CN115567789B - 一种图像信号的处理方法 - Google Patents

Abstract

本发明公开了一种图像信号的处理方法，应用于图像传感器，包括：比较器将像素单元的输出信号与斜坡信号进行比较，输出比较结果；在每个处理周期内，执行如下处理：计数器根据比较结果，确定像素单元从斜坡信号的起点时刻到相交点时刻之间的时段内的初始数字信号，所述相交点时刻为所述斜坡信号和像素单元的输出信号数值相同时对应的时刻；计数器将所述初始数字信号输入至读出逻辑电路，所述读出逻辑电路中的乘法器和加法器对所述初始数字信号进行乘加处理；当计数器停止计数时，所述读出逻辑电路中的存储单元存储经过所述读出逻辑电路中的乘法器和加法器乘加后的数字信号。该方法用以降低图像传感器的噪声和暗电流，优化图像质量。

Description

一种图像信号的处理方法

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种图像信号的处理方法。

背景技术

目前，CMOS图像传感器(CMOS image sensor，CIS)已广泛应用于视频、监控、工业制造、汽车、家电等成像领域，在图像领域具有不可替代性，被广泛应用于安防监控、消费电子、车载设备、科学测量等领域中。CIS的基本发展方向包括：多像素、低噪声、高动态范围、高图像帧率。在应用场景上，目前微弱光线环境、高温场景是比较关心的图像场景。在微弱光线环境下，图像传感器的噪声是影响图像传感器性能的重要指标；在高温场景下，暗电流是影响图像传感器的重要指标。为了降低噪声，一方面可以借助双相关采样(CorrelatedDouble Sampling，CDS)降噪技术来降低暗电流，另一方面是通过相关多次采样(correlated multiple sampling，CMS)来多次降低瞬态噪声，但是CMS需要在不同时刻进行多次采样，需要更多的转换时间，导致2阶误差大大增加，影响图像质量。

为此，亟需提供一种新的图像信号的处理方法以改善上述问题。

发明内容

本发明实施例提供一种图像信号的处理方法，用以降低图像传感器的噪声和暗电流，优化图像质量。

第一方面，本发明提供一种图像信号的处理方法，包括：比较器将像素单元的输出信号与斜坡信号进行比较，输出比较结果；在每个处理周期内，执行如下处理：计数器根据比较结果，确定像素单元从斜坡信号的起点时刻到相交点时刻之间的时段内的初始数字信号，所述相交点时刻为所述斜坡信号和像素单元的输出信号数值相同时对应的时刻；其中，相邻处理周期的斜坡信号起点的时延是相等的，或者相邻处理周期的斜坡信号起点的时延是最小时延的整数倍，所述最小时延是相邻处理周期的斜坡信号起点的时延中的最小数值；计数器将所述初始数字信号输入至读出逻辑电路，所述读出逻辑电路中的乘法器和加法器对所述初始数字信号进行乘加处理；当计数器停止计数时，所述读出逻辑电路中的存储单元存储经过所述读出逻辑电路中的乘法器和加法器乘加后的数字信号。

在一种可能的实施方式中，当所述计数器采用斜率变化的方式，根据比较结果确定像素单元从斜坡信号的起点时刻到相交点时刻之间的时段内的初始数字信号，计数器将所述初始数字信号输入至读出逻辑电路，所述读出逻辑电路中的乘法器和加法器对所述初始数字信号进行乘加处理，包括：

将计数器的初始数字信号输入至乘法器，乘法器的输出结果为所述乘数因子和所述初始数字信号之间的乘积；加法器的输入包括存储单元的输出结果和乘法器的输出结果，加法器的输出为存储单元的输出结果和乘法器的输出结果之和，使得所述读出逻辑电路中的乘法器和加法器对所述初始数字信号进行乘加处理；将加法器的输出作为存储单元的输入。

在另一种可能的实施方式中，当所述计数器采用固定斜率的方式，根据比较结果确定像素单元从斜坡信号的起点时刻到相交点时刻之间的时段内的初始数字信号，计数器将所述初始数字信号输入至读出逻辑电路，所述读出逻辑电路中的乘法器和加法器对所述初始数字信号进行乘加处理，包括：

将计数器的初始数字信号和乘法器的输出输入至加法器，加法器的输出是计数器的初始数字信和乘法器的输出之和；将加法器的输出作为存储单元的输入；将乘数因子和存储单元的输出作为乘法器的输入；乘法器的输出作为加法器的输入，使得所述读出逻辑电路中的乘法器和加法器对所述初始数字信号进行乘加处理。

在其它可能的实施方式中，所述数字信号经过Z变换后满足H(z)＝F(z)(1-z^-1)²，z^-1表示相邻两个处理周期的斜坡信号起点之间最小时延，F(z)表示任意一种不为0的z变换。

例如，H(z)可以满足如下H1、H2、H3或H4四个传递函数中的任意一个公式：

其中，H1、H2是完全对称的传递函数；H3、H4是完全对称的传递函数，Z表示Z变换，V2为像素转换过程中的输出信号，V1为像素复位过程中的输出信号，其中，乘法器的乘数因子为所述传递函数的系数。

本发明提供的图像信号的处理方法的有益效果在于：不改动原有的模拟电路架构，主要针对读出逻辑进行改动，因相邻处理周期的斜坡信号起点的时延是相等的，所以可以减小读取过程中的2阶误差，通过消除二阶误差，有效的消除了暗电流噪声，减小了由于暗电流造成的图像传感器动态范围的减小，有效的提高了图像传感器的图像质量。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术提供的一种像元单元的电路结构示意图；

图2为现有技术提供的一种像素单元的时序控制方法流程示意图；

图3A为现有技术提供的一种CIS读出电路架构示意图；

图3B为目前常用的图像传感器的电路结构示意图；

图4为现有技术提供的一种CDS读出操作操作时序示意图；

图5为现有技术提供的一种CMS读出操作时序示意图；

图6A为本发明实施例提供的一种图像信号的处理方法流程示意图；

图6B为本发明实施例提供的一种CIS读出操作时序示意图；

图7为本发明实施例提供的两种不同的计数过程示意图；

图8为图7对应的读出电路操作时序示意图；

图9是本发明提供的读出逻辑对应的时序图；

图10为本发明提供的结合CMS后的读出时序示意图；

图11为本发明实施例提供的读出逻辑与CDS技术、CMS技术之间的比较结果示意图；

图12为本发明实施例提供的仿真结果对比示意图。

具体实施方式

图1是目前CIS标准四管像素单元电路结构，该结构普遍应用于行曝光方式CIS，它由感光二极管PD、传输管Mtg、复位管Mrst、放大管Msf、选通管Msel组成。感光二极管PD会感光，并生成与光照强度成正比的光电子。Mtg作用是转移感光二极管PD内的光电子，当传输信号TX为高电平时，传输管Mtg导通，会将感光二极管PD内的光电子转移到浮置扩散区FD上。复位管Mrst作用是在复位信号RX为高电平时，对像素单元进行复位。当选通信号SEL为高电位，选通管Msel导通时，放大管Msf、选通管Msel与到地的电流源形成通路，此时放大管Msf本质上为一个源极跟随器，跟随浮置扩散区FD电位的变化并最终输出像素输出电压VPIX，该像素输出电压VPIX可以作为比较器CM的一个输入信号，比较器CM的另一个输入信号为斜坡信号VRAMP。

图2示意了上述四管像素单元的操作时序，分为复位(Rst)阶段、曝光(Exp)阶段、信号读取(Read)阶段。在复位阶段，传输信号TX和复位信号RX均为高电平，传输管Mtg和复位管Mrst均导通，像素单元复位且其电位被拉高到电源电压VDD。之后，传输信号TX和复位信号RX均为低电平，进入曝光(Exp)阶段，光电二极管PD感光并积累电子。进入信号读取(Read)阶段，选通信号SEL为高电平，复位信号RX先为高电平复位像素单元，复位信号RX再拉为低电平，传输信号TX保持为低电平，此时放大管Msf受控于像素单元电位并通过PIX_OUT输出复位信号VRST(以下简称VR)。之后，传输信号TX切换为高电平，将光电二极管PD上的电子转移到浮置扩散区FD，此时放大管Msf受控于浮置扩散区FD电位并通过PIX_OUT输出积分信号VSIG(以下简称VS)。复位信号VRST、积分信号VSIG由后续读取模数转换单元(Analog-to-Digital Converter，ADC)电路转换为数字量并进行减法操作，得到光电二极管PD上光电子实际对应的数字量。若ADC的位宽为12位，ADC参考电压范围为VREF，则最终输出为DOUT＝(VRST-VSIG)×2¹²/VREF。

图3A为本发明实施例提供的一种CIS读出电路的整体架构设计图，主要包括像素阵列、ADC阵列、读出逻辑电路和并转串电路。其中：

像素阵列包括c列r行的像素，用于通过光电效应将光信号转换为电信号从而实现图像的采集。图1中的像素单元可以为标准四管像素单元电路结构，标准四管像素单元电路结构包括传输管Mtg、复位管Mrst、放大管Msf、选通管Msel。应理解，本发明并不局限于应用于标准四管像素单元电路结构。

模数转换单元(Analog-to-Digital Converter，ADC)阵列一共包括c列ADC电路，用于将像素阵列所采集得到的电信号转换为数字信号。模数转换单元主要由比较器(Comparator)和计数器(Counter)构成。该模数转换单元可以根据设计需求设置在并转串电路之前或设置在并转串电路之后。比较器的输入为斜坡发生器产生的RAMP波和光电变换结果(Pixel Signal)。计数器在斜坡产生时开始计数，在VRAMP与VPIX交点处停止计数，从而实现将对电压的测量转化为对时间的测量。目前最常见的为斜坡型ADC。目前用于CIS的ADC主要由两种结构，单斜模数转换器(single slope ADC，SS-ADC)和逐次逼近模数转换器(successive approximation register ADC，SAR-ADC)。应理解，本发明并不限定ADC的种类。

读出逻辑电路主要包括乘法器、取反逻辑、存储单元、加法器或减法器，用于将ADC输出的数字信号重新组合成新的数字信号。目前通用的读出逻辑技术主要为CDS(Correlated Double Sampling，双相关采样)技术。

并转串电路通常用灵敏放大器(sense amplifier，SA)实现，亦可以通过其他电路来实现，主要用于将列上并行的的数字输出通过列上的译码器转换为串行的数字输出。

具体来说，目前常用的图像传感器的电路结构如图3B所示，包括像素阵列、模数转换单元(Analog-to-Digital Converter，ADC)、斜坡发生器、时序控制器、译码驱动器和输出信号处理器。其中，所述像素阵列由若干个如图3B所示的像素单元“P”组成。所述像素阵列在译码驱动器的控制下，按照从下至上依次读取，具体顺序为ROW[0]、ROW[1]、……ROW[N-2]、ROW[K]。所述像素阵列的每一列有一个输出总线，分别为PIX_OUT[0]、PIX_OUT[1]、…PIX_OUT[N-2]、PIX_OUT[N-1]，这些输出总线将所述像素阵列划分为N列像素单元，即具有同一输出总线的像素单元为一列。这些输出总线分别接到模数转换器上对应的模数转换单元(Analog-to-Digital Converter，ADC)。ADC由比较器、计数器组成，比较器将像素输出与斜坡信号(RAMP)进行比较，比较结果决定了计数器计数值的大小。计数器用于根据比较结果确定像素单元的曝光数字量。ADC将上述VRST、VSIG电位分别进行判断，并将VRST-VSIG差值转换为数字量后输出。输出信号处理器包括图3A所示的读出逻辑电路和并转串电路，用于完成对ADC输出的数字信号的进一步处理。

图4为图3所示传统的CIS读出电路对应的工作时序，也即是图2所述时序的信号读取(Read)阶段。进入读取阶段，SEL信号拉“高”，RX信号为“高”对像素单元进行复位。RST_CM为比较器复位控制，RST_CM也拉“高”使所有的ADC比较器进入复位状态。RX、RST_CM由“高”变“低”，ADC进入正常工作状态。ADC工作过程由比较和计数两个过程组成，首先斜坡RAMP开始下降时计数器CNT开始计数，直到比较器信号发生“低”到“高”翻转时(CM_OUT为比较器输出)，CNT停止计数并存储当前计数值(CNT输出为CN)。要完成像素信号的模数转换，ADC需要进行两次上述操作，斜坡作为ADC基准会产生两次，第一次斜坡阶段(也即图4的“VR”阶段)ADC将判断并存储复位信号VRST，ADC计数器CNT将在t1时间内计数并存储该t1时间段对应的计数值CN1；第二次斜坡阶段(也即图4的“VS”阶段)ADC将判断并存储积分信号VSIG，ADC计数器CNT将在t2时间内计数并存储该t2时间段对应的计数值CN2。最终计数器CNT将输出计数差值ΔCN＝CN2-CN1，对应VRST-VSIG的差值量。

目前ADC所采用的CDS(Correlated Double Sampling，双相关采样)是一种广泛用于CIS的降噪技术，图4所示意的两次采样分别包括复位信号VRST和积分信号VSIG。

1)复位信号v₁:

2)像素信号v₂:

其中，v₀表示ADC自动归零(auto zero，AZ)过程的电压大小，当前时刻为t0；v₁表示ADC第1次转换的电压大小(即复位信号VRST)，当前时刻为t1；v₂表示ADC第2次转换的电压大小(即积分信号VSIG)，当前时刻为t2；i_FD表示复位信号RST为低电平、传输信号TX为低电平时，浮置扩散区FD点的漏电流，由于芯片制造的时候存在工艺上的偏差，此时漏电流大小将存在不均匀性；i_exp表示曝光过程中的电流大小(该电流与光信号大小成正比关系)；t_exp表示曝光时间；i_PD表示传输信号TX为低电平时光电二极管PD的漏电流。C_FD表示浮置扩散区FD的容值。

最终CDS的输出结果为：

用Z变换表示CDS过程为：H_cds(z)＝z^-1-1。

其中，v₀为1阶误差，i_FD(t₂-t₁)为2阶误差，类似暗电流，该误差与温度有较大的关系，因此采用CDS读出方法可以有效抵消掉v₀。

近年来，在CDS上的基础上还发展出了多次相关采样(Correlated MultipleSampling，CMS)技术，其中：

1)、原有的v₁、v₂之间的时间差t₂-t₁为t_cds。

2)、v₁、v₂内部多次采样的次数为N，多次采样的间隔时间为t_cms。

假设t_cds＝Mt_cms,那么可以得到用Z变换表示CMS的传递函数为：

其中，M表示延迟的次数，N表示v₁、v₂内部多次采样的次数。

相对于CDS，CMS技术通过多次采样可以有效降低瞬态噪声，但是由于该技术需要更多的转换时间，因此2阶误差会增加。

图5为相关多次采样(CMS)读出时序，将复位VR阶段、积分VS阶段分别多进行一次相同的转换，也即VR1、VR2阶段读出的对应计数器计数值CN1、CN2求平均得到CN12；VS1、VS2阶段读出的对应计数器计数值CN3、CN4求平均得到CN34，最终的ADC转换结果为ΔCN＝CN34-CN12，根据CMS的原理，最终输出数据中噪声会降低为传统读出方式的M代表采样数，这里代表ADC转换次数，例如图4中完成“VS”和“VR”转换，可以看作为ADC完成一次转换，M为1。值得说明的是，本实施例完成一次上述读出操作需要的时间扩大到了VR+VS阶段的时间，若ADC为12位，需要的计数器计数周期所占一个行读周期约90％的时间，那么图5所示的相关两次采样会使读周期拉长约2倍，也即会使CIS帧率下降几乎1/2(若ADC计数时钟频率不变)。可见，虽然CMS技术能够有效抑制图像传感器的噪声，但是CMS需要在不同时刻进行多次采样，需要更多的转换时间，导致2阶误差大大增加，影响图像质量。

有鉴于此，本发明提供的CIS读出电路的的读出方法，ADC等时延采样或者读出复位信号VR和积分信号VS，读出过程需满足传递函数H(z)＝F(z)×(1-z^-1)²的形式，本发明主要采用新的读出逻辑替代现有的CDS过程，以减小像素信号读取过程中的2阶误差，达到减小暗电流和减小像素的1/f噪声的目的，这样能降低像素小信号时的噪声，能有效降低读出噪声，优化图像质量。和传统CDS技术相比，本发明的像素固定模式噪声很小，且基本没有失调，和CMS技术相比，本发明的瞬态噪声会略微增加，但是通过与CMS结合可以减小瞬态噪声，且最后固定噪声不会增加。

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。

从图4和图5可见，读出逻辑电路的计数结果取决于斜坡产生的时间点到VRAMP与VPIX产生交点处之间的时间差，这段时间差越长，计数值越大，图像的亮度越大。而本发明通过调整RAMP波的斜率，可以改变VRAMP与VPIX产生交点的位置，从而实现调整计数值的目的。本实施例中斜坡发生器产生的RAMP波中相邻斜坡信号起点的延迟相等，示例性的，斜坡发生器产生的RAMP波如图6B中的VRAMP所示，从图6B中可见，相邻斜坡信号起点的延迟1、延迟2和延迟3是相等的时长。其中，本实施例中将复位信号RST下降沿与传输信号TX上升沿之间的时段内像素单元的输出结果称为像素复位信号(即上述公式中的V1)，ADC对像素复位信号进行采样得到的输出记录记为doutnA，nA表示第n次像素复位信号的读取。本实施例中将传输信号TX下降沿到选通信号SEL下降沿之间的时段内像素单元的输出结果称为像素传输信号(即上述公式中的V2)，ADC对像素传输信号进行采样得到的输出记录记为doutmB，其中，mB为第m次像素传输信号的读取。

如图6A所示，本发明提供一种图像信号的处理方法，应用于上述图像传感器，包括：

S601，比较器将像素单元的输出信号与斜坡信号进行比较，输出比较结果。

S602，在每个处理周期内，执行如下处理：

计数器根据比较结果，确定像素单元从斜坡信号的起点时刻到相交点时刻之间的时段内的初始数字信号，所述相交点时刻为所述斜坡信号和像素单元的输出信号数值相同时对应的时刻；其中，相邻处理周期的斜坡信号起点的时延是最小时延的整数倍，所述最小时延是相邻处理周期的斜坡信号起点的时延中的最小数值；计数器将所述初始数字信号输入至读出逻辑电路，所述读出逻辑电路中的乘法器和加法器对所述初始数字信号进行乘加处理；当计数器停止计数时，所述读出逻辑电路中的存储单元存储经过所述读出逻辑电路中的乘法器和加法器乘加后的数字信号。

如图6B所示，从斜坡的起点T0，计数器开始计数，并且斜坡发生器发出的斜坡信号VRAMP开始变化，当比较器发生翻转时，计数器停止计数，ADC输出数字信号dout_1A，之后在另一斜坡的起点T1时刻，计数器开始计数，并且斜坡发生器发出的斜坡信号VRAMP开始变化，当比较器发生翻转时，计数器停止计数，ADC输出数字信号dout_1B。依次类推，ADC输出数字信号dout_2B和dout_3B。相邻处理周期的斜坡信号起点的时延是相等的，即斜坡发生器产生的RAMP波中相邻斜坡信号起点的延迟相等，所以ADC对像素复位信号doutnA和像素传输信号doutnB的采样或者读出也是等时延。值得说明的是，实际操作中也可能会出现某一个时延内的系数为0。

本实施例中，上述计数器存在两种可能的计数过程。图7中的(a)示意了所述计数器采用斜率变化方式的计数过程1，图7中的(b)示意了所述计数器采用固定斜率方式的计数过程2。图7中的数字输入为ADC的数字输出结果，即doutnA和doutmB。图7中的数字输出为存储单元的输出。

如图7中的(a)所示，针对计数过程1，读出逻辑电路的处理过程包括如下步骤：a)ADC的数字输出结果先经过乘法器，乘法器的乘数因子由dout对应选择模块来确定，乘法器的输出结果为所述乘数因子和ADC的数字输出结果之间的积。b)加法器的输入参数为存储单元的输出结果和乘法器的输出结果，加法器的输出为存储单元的输出结果和乘法器的输出结果之和，加法器的输出作为存储单元的输入，c)存储单元的输出为加法器的输出，通过读取存储单元的输出，将读取的信号作为最终的数字输出。当存储单元输入一个清零信号，则将数据恢复为初始值。

如图7中的(b)所示，针对计数过程2，读出逻辑电路的处理过程包括如下步骤：a)加法器的输入为ADC的数字输出结果和乘法器的输出，加法器的输出作为存储单元的输入。加法器的输出是ADC的数字输出结果和乘法器的输出之和。b)存储单元包括一个清零信号(即将数据恢复为初始值)，输入为加法器的输入、输出为乘法器的输入；c)乘法器的输入为乘数因子和存储单元的输出，乘法器的乘数因子由dout对应选择模块来确定，乘法器的输出为加法器的输入，通过读取乘法器的输出，将读取的信号作为最终的数字输出。

结合图8来说，上述技术过程1是采用了斜率变化的方式进行计数(如计数过程的1对应的虚线所示)，但计数过程2是采用了固定斜率的计数过程(如计数过程2对应的虚线所示)，然后通过信号在计数结束后引入乘法器或移位逻辑来实现翻转效果。技术过程1中计数采用的V1、V2的斜率和数量不一致，与传统一致的是V1、V2的斜率之和为0，与传统技术过程相比较(如计数过程的1对应的实线所示)，可见传统的计数过程采用了V1、V2的斜率正好相反，数量相等。从图8可见，计时器在VRAMP斜坡开始时开始计数，分为P/D两次计数过程。在P相向下计数(0→负数)，在D相向上计数(负数→0或负数→0→正数)。c.最终的计数结果为D-P(信号)，其中D为信号+噪声，P为噪声(这里的噪声主要指固定噪声)。

图9是本发明提供的读出逻辑对应的时序图，图9中：1)在一次完整的像素信号读取过程之前，需要通过清零信号对图7中的存储单元进行复位。2)Dout对应选择1为：计数过程1中dout所对应的乘数。计数过程1中的乘法发生在加法器对应时刻之前；Dout对应选择2为：计数过程2中dout所对应的乘数。计数过程1中的乘法发生在加法器对应时刻之后。

理论上，本发明经过读出逻辑电路处理后的数字信号经过Z变换后必须满足:

H(z)＝F(z)(1-z^-1)²

其中，z^-1表示相邻两个处理周期的斜坡信号起点之间最小时延，F(z)表示任意一种不为0的z变换。当满足的Z变换满足上式时，理论上可以有效抵消二阶误差，假设PD管无电流，同时假设像素信号的采样时间为等距。

t_n＝nΔt+t₀

那么有：

当该电压经过(1-z^-1)²的传递函数后，会被完全抵消，因此该读出方法将不存在2阶误差。

以下为本发明所采用的4种示例(式中为了方便归纳，将v1、v2的积和归一化为-1、1)：

其中H1、H2是完全对称的传递函数。H3、H4是完全对称的传递函数。

上文图8所示的计数过程主要以采用传递函数H3为例，对读出电路逻辑进行阐述。

由于像素信号普遍较大，采用双斜ADC时V2的读出时间长，采用H3可以有效利用该读出时间。具体方法为逻辑组合切换斜坡来实现。

图10为本发明进一步结合CMS后的读出时序说明，其时序的基础与图6B类似，其中：

ADC一共进行了8次转换，分别为dout1A、dout2A、dout1B、dout2B、…、dout6B.用数学表达输出应当为：

Dout＝-[(dout1A+dout2A)+4/3(dout1B+dout2B)+1/3(dout3B+dout4B)-2/3(dout5B+dout6B)]/2

此时整体的传递函数应当为：

H(z)＝(1+z^-1)(-1+4/3z^-2+1/3z^-4-2/3z^-6)＝-(1+z^-1)(1-z^-2)2(1+2/3z^-2)2

其中1-z^-n＝(1-z^-1)(1+…+z^-n+1)，因此CMS技术可以结合该发明使用。其中结合CMS的方式为：

H(z)＝(1+…+z^-n)F(zⁿ+1)(1-zⁿ+1)2

上式中n为CMS技术的阶数。

综上所述，本发明通过消除二阶误差，有效的消除了暗电流噪声，减小了由于暗电流造成的图像传感器动态范围的减小，有效的提高了图像传感器的图像质量。

图11是当前发明、CDS技术、CMS技术、以及本发明的传递函数对比，结合之前的数据有以下结论：固定模式噪声：本发明<CDS<CMS；白噪声：CMS<CDS<本发明；1/f噪声：本发明<CMS<CDS。

图12是通过仿真结果对比，从图中可以看出：光线不足环境条件下，本发明的像素固定模式噪声很小，且基本没有失调。本发明的瞬态噪声会略微增加，但是通过与CMS结合可以减小瞬态噪声，且最后固定噪声不会增加。具体统计结果如下表：

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。

对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (2)

1.一种图像信号的处理方法，应用于图像传感器，其特征在于，包括：

比较器将像素单元的输出信号与斜坡信号进行比较，输出比较结果；

在每个处理周期内，执行如下处理：

计数器根据比较结果，确定像素单元从斜坡信号的起点时刻到相交点时刻之间的时段内的初始数字信号，所述相交点时刻为所述斜坡信号和像素单元的输出信号数值相同时对应的时刻；其中，相邻处理周期的斜坡信号起点的时延是最小时延的整数倍，所述最小时延是相邻处理周期的斜坡信号起点的时延中的最小数值；

计数器将所述初始数字信号输入至读出逻辑电路，当所述计数器采用斜率变化的方式，所述读出逻辑电路中的乘法器的输出结果为乘数因子和所述初始数字信号之间的乘积；所述读出逻辑电路中的加法器的输入包括存储单元的输出结果和乘法器的输出结果，加法器的输出为存储单元的输出结果和乘法器的输出结果之和，使得所述读出逻辑电路中的乘法器和加法器对所述初始数字信号进行乘加处理；将加法器的输出作为存储单元的输入；当所述计数器采用固定斜率的方式，将计数器的初始数字信号和乘法器的输出输入至加法器，加法器的输出是计数器的初始数字信和乘法器的输出之和；将加法器的输出作为存储单元的输入；将乘数因子和存储单元的输出作为乘法器的输入；乘法器的输出作为加法器的输入，使得所述读出逻辑电路中的乘法器和加法器对所述初始数字信号进行乘加处理；

当计数器停止计数时，所述读出逻辑电路中的存储单元存储经过所述读出逻辑电路中的乘法器和加法器处理后的数字信号，其中经过读出逻辑电路处理后的数字信号经过Z变换后满足:

H(z)＝F(z)(1-z^-1)²

其中，z^-1表示相邻两个处理周期的斜坡信号起点之间最小时延，F(z)表示任意一种不为0的z变换。

2.根据权利要求1所述的方法，其特征在于，相邻处理周期的斜坡信号起点的时延是相等的。