JP6053362B2

JP6053362B2 - 撮像素子及び撮像装置

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Publication number: JP6053362B2
Application number: JP2012155881A
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Inventors: 峰雄内田
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Description

本発明は、撮像素子及び撮像装置に関する。

近年のデジタルカメラやデジタルビデオカメラなどの撮像装置では、画素数の増大や連写速度の向上のため、撮像素子から画像信号を高速に読み出す技術が要求されている。従って、高速に読み出される信号を画素毎にアナログ−デジタル（ＡＤ）変換する場合、画素データあたりの変換時間もまた短時間であることが要求され、短時間に高精度な変換を行うことができる高性能なＡＤ変換回路が必要である。

この課題を解決するため、ＣＭＯＳイメージセンサと同様のプロセスで製造できるＣＭＯＳ集積回路技術によるＡＤ変換回路を撮像素子の画素の列毎に配置し、１行分の画素信号のＡＤ変換を同時に行うカラムＡＤ変換型の撮像素子の研究開発がなされている。カラムＡＤ変換型の撮像素子では、ＡＤ変換回路の変換レートを１画素の読出しレートから１行の読出しレートまで落とすことができるため、撮像素子の１画面の読出しレートを高速化し易いという利点がある。

このようなカラムＡＤ変換型の撮像素子として、特許文献１で示されるようにランプ信号と画素信号を比較器で順次比較し、画素信号を、比較器の出力が反転するまでの時間に対応したデジタル値に変換するランプ型のＡＤ変換回路を採用しているものがある。しかし、このランプ型のＡＤ変換回路は、画素信号の値が大きいほど比較器の出力が反転するまで時間を要するという問題がある。例えば、（Ｎ＋２）ビットのＡＤ変換時間は、Ｎビット変換時のおよそ４倍になる。

ＡＤ変換時間を短くするためには特許文献２のような方法が考えられる。特許文献２では、ｎビットのＡＤ変換において、まずアナログ信号の振幅を、フルスケールのアナログ信号の振幅を２^ｋ（ｋはｎより小さい整数）で除算した閾値と比較する。ＡＤ変換は、ランプ電圧との比較により行う。２種類の傾きのランプ信号を生成し、画素信号が閾値より大きい場合には傾きが大きいランプ信号を使用し、画素信号が閾値以下の場合には傾きが小さいランプ信号を使用して、画素信号を（ｎ−ｋ）ビットのデジタル値にＡＤ変換する。画素信号が閾値より大きい場合には、このＡＤ変換結果をｎビットのデジタルデータのＭＳＢ側の（ｎ−ｋ）ビットとし、画素信号が上記閾値以下である場合、ｎビットのデジタルデータのＬＳＢ側の（ｎ−ｋ）ビットとする。

特開平０５−０４８４６０号公報特開２０１０−４５７８９号公報

通常、ＡＤ変換回路に入力されるランプ信号は、画素の列毎に配置される比較器に対して共通に供給されている。しかしながら、画素信号の大きさに応じて異なる傾斜のランプ信号発生回路を選択した場合、各々のランプ信号発生回路に接続される比較器の数は被写体によって異なりうる。接続される比較器の数が異なると、ランプ信号線に接続される負荷が変化するため、一定の変化量で高速に変化するランプ信号のリニアリティが崩れる可能性がある。この結果、ＡＤ変換特性が列毎に異なってしまう可能性がある。ランプ信号発生回路を列毎に配置すればこの問題は解決できるが、回路規模が増大するため好ましくない。また、使用するランプ信号を選択するためのスイッチが列毎に必要となるため、スイッチが発生するノイズによってランプ信号の品質が劣化し、ノイズやリニアリティなどのＡＤ変換特性に影響を与える可能性がある。

そこで、本発明の目的は、ランプ信号を用いてＡＤ変換するＡＤ変換回路を列毎に有する撮像素子において、良好なＡＤ変換特性を保ちつつ、高速かつ多ビットのＡＤ変換を行うことを可能とすることである。

上記目的を達成するために、本発明の撮像素子は、複数の画素が行方向及び列方向に配置された画素領域と、前記複数の画素から画素信号を読み出す手段と、前記画素信号の信号レベルに応じて前記画素信号の振幅を制御する振幅制御手段と、前記振幅制御手段により振幅を制御された前記画素信号を時間の経過とともに一定方向に信号レベルが変化するランプ信号と比較する比較手段とを備えたＡＤ変換手段と、を有する撮像素子であって、前記ＡＤ変換手段に入力される前記画素信号のフルスケール振幅の１／Ｎに相当する電圧が参照電圧として設定され、前記振幅制御手段は、前記画素信号の信号レベルが前記参照電圧未満である場合に前記画素信号の振幅を変更しないように制御し、前記画素信号の信号レベルが前記参照電圧以上である場合に前記画素信号の振幅が１／Ｎになるように制御することを特徴とする。

本発明によれば、ランプ信号を用いてＡＤ変換するＡＤ変換手段を有する撮像素子において、良好なＡＤ変換特性を保ちつつ、高速且つ多ビットのＡＤ変換を行うことを可能にした撮像素子を提供することができる。

本発明の第１実施形態に係るサンプルホールド回路及びＡＤ変換回路の構成を示す図本発明の第１〜３の実施形態に係る撮像装置の全体構成を示す図本発明の第１〜３の実施形態に係る撮像素子の全体構成を示す図本発明の第１〜３の実施形態に係る信号振幅制御部の構成例を示す図本発明の第１実施形態に係る読出し動作のタイミングを示す図本発明の第１〜２の実施形態に係るＡＤ変換に要する時間を模式的に示した図本発明の第２実施形態に係るサンプルホールド回路及びＡＤ変換回路の構成を示す図本発明の第２実施形態に係る読出し動作のタイミングを示す図本発明の第３実施形態に係るサンプルホールド回路及びＡＤ変換回路の構成を示す図本発明の第３実施形態に係るＡＤ変換に要する時間を模式的に示した図

［第１実施形態］
以下に、第１実施形態を、添付の図面に基づいて説明する。図２は、本発明の第１実施形態に係る撮像素子を備えた撮像装置１００の全体構成を示した図である。被写体からの光は、撮像レンズ１０１などで構成された結像光学系により撮像素子１０２に結像される。結像された被写体像はＣＭＯＳイメージセンサなどの撮像素子１０２で光電変換される。撮像素子１０２には、撮像素子１０２からのアナログ信号（画素信号）をデジタルデータに変換するアナログーデジタル変換回路（ＡＤ変換回路）が内蔵されている。デジタル信号処理回路ＤＳＰ（ＤｉｓｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｅｒ）１０３は、撮像素子１０２から出力されるデジタル画像信号に対する各種画像処理や圧縮・伸張処理などを行なう。

記録媒体１０４には、ＤＳＰ１０３から出力された画像データが記録される。表示部１０５には、撮影した画像や各種メニュー画面などが表示される。表示部１０５には、液晶ディスプレイ（ＬＣＤ）などが使用される。タイミングジェネレータ（ＴＧ）１０６は、撮像素子１０２やＣＰＵ１０７に各種駆動信号を供給する。ＣＰＵ１０７は、ＤＳＰ１０３，ＴＧ１０６などの制御を行う。ＲＡＭ１０８は、ＤＳＰ１０３と接続されており、画像データなどを一時記憶する。

図３は、撮像素子１０２の全体構成を示す図である。画素領域ＰＡには、行方向にｉ個、列方向にj個の複数の画素２０１が配置されている。画素２０１は、入射した被写体の光像を光電変換して画素信号を出力する。各画素２０１で光電変換された画素信号は、垂直走査回路２０２から駆動線Ｖ１〜Ｖｊを介して供給される駆動信号によって、垂直出力線Ｈ１〜Ｈｉへ１行毎に転送される。

画素２０１から読み出された画素信号は、各列の相関二重サンプリング回路（ＣＤＳ回路）２０３に入力され、画素ノイズが除去される。ＣＤＳ回路２０３の出力は、サンプルホールド回路２０４によって列毎にサンプルホールドされる。サンプルホールド回路２０４でホールドされた各信号は、その後、ＡＤ変換回路（ＡＤＣ）２０５に転送され、各画素信号は、アナログ値からデジタル値に変換され、ＡＤ変換データとして出力される。

各列のＡＤ変換回路２０５は、ランプ型のＡＤ変換回路である。画素信号との比較に用いる時間的に一定方向に変化するランプ信号が、ランプ信号発生回路２０６から共通に供給される。また、カウンタ２０７の出力も各列のＡＤ変換回路２０５に共通に接続され、カウント値を供給する。ＡＤ変換回路２０５は、カウント値をＡＤ変換の結果として出力し、結果はＡＤ変換データとしてデータメモリ２０８へ格納される。その後、水平走査回路２０９によって、データメモリ２０８から１列分ずつのデータが撮像素子１０２から選択／転送され、出力される。

次に、図１に、各列のサンプルホールド回路２０４及びＡＤ変換回路２０５の構成を示す。図１において、サンプルホールド回路２０４は、第１の信号転送スイッチ３０１と第１の記憶容量３０２から構成される。サンプルホールド回路２０４に入力された画素信号は、ＴＧ１０６の駆動信号ｔｓ１によって制御される第１の信号転送スイッチ３０１を介して第１の記憶容量３０２にホールドされる。

第１の記憶容量３０２は、バッファ３０３を経由して信号振幅制御部３０４に接続されると共に、第１のコンパレータ（ＣＭＰ）３０５にも接続されている。第１のコンパレータ３０５では、第１の記憶容量３０２の信号が参照電圧Ｖｍと比較され、その比較結果は、フリップフロップ（ＦＦ）３０６を経由して信号振幅制御部３０４に伝達される。ＦＦ３０６は、データ入力端子に第１のコンパレータ３０５の出力が接続され、信号ｃｋ１の立ち上がりでデータを取り込み保持し、信号ｒｅｓ＿ｌによってリセットされる。参照電圧Ｖｍは、本実施形態では画素信号のフルスケール振幅の１／４に相当する電圧とする。

信号振幅制御部３０４では、ＦＦ３０６から入力される比較結果に基づいて、画素信号の振幅を制御する。具体的には、画素信号が参照電圧Ｖｍ未満である場合は、振幅をそのまま（１倍）とし、画素信号が参照電圧Ｖｍ以上である場合は、振幅を１／４倍する。信号振幅制御部３０４の出力は、第２のコンパレータ３０７の入力端子に接続される。

図４は、信号振幅制御部３０４の詳細な全体構成を説明する図である。ここで、信号振幅制御部３０４の動作について図１及び図４を参照して説明する。まず、バッファ３０３を経由して入力される画素信号は、ＴＧ１０６からの駆動信号ｔｓ２により第２の信号転送スイッチ４０１を閉じることにより、第２の記憶容量４０２及び第３の記憶容量４０３に記憶される。第２の記憶容量４０２と第３の記憶容量４０３は直列に接続されている。第２の記憶容量４０２と第３の記憶容量には、それぞれの容量の両端をショートする第１の短絡スイッチ４０４及び第２の短絡スイッチ４０５がそれぞれ接続されている。

画素信号が参照電圧Ｖｍ以上である場合には、第１のコンパレータ３０５の出力がＨｉｇｈレベルになり、信号ｃｋ１のタイミングでＦＦ３０６の出力もＨｉｇｈとなるため、ＯＲゲート４０６を介して第２の短絡スイッチ４０５がショートされる。この際、第２の記憶容量４０２と第３の記憶容量４０３の接続配線上にあるＢ点は、直接ＧＮＤへ接続されるので、第２の信号転送スイッチ４０１と第２の記憶容量４０２の接続配線上にあるＡ点の電位が変わる。ここでは、第２の記憶容量４０２の容量値を第３の記憶容量４０３の容量値の３倍にしているため、第２の短絡スイッチ４０５をショートした場合のＡ点の電位は元の１／４倍になる。つまり信号振幅制御部３０４は、入力された信号の振幅を１／４にすることができる。

図１に戻り、第２のコンパレータ３０７では、振幅制御後の画素信号とランプ信号のレベルが比較される。第２のコンパレータ３０７の出力は、ラッチ回路３０８へ入力されており、ランプ信号が画素信号のレベルを超えると第２のコンパレータ３０７の出力が反転する。ランプ信号を発生するタイミングに合わせてカウンタが動作し、カウンタの出力がラッチ回路（Ｌａｔｃｈ）３０８に入力される。第２のコンパレータ３０７の出力が反転すると、その時のカウンタのカウント値がラッチ回路３０８に保持される。第２のコンパレータ３０７の出力が反転するまでの時間を計測することにより、ＡＤ変換が実行される。計測される時間は、カウンタのカウント値に対応している。画素信号が参照電圧未満Ｖｍの場合は、第１及び第２の短絡スイッチを制御せずに、第２のコンパレータ３０７に画素信号を１倍のまま入力される。ＡＤ変換は画素信号が参照電圧Ｖｍ以上の場合と同様に行われる。

このとき、ＡＤ変換出力がＮビットであるのに対して、カウンタは（Ｎ−２）ビット分、即ち、２^{（Ｎ−２）}−１までのカウントを行うよう構成されている。ラッチ回路３０８に保持されたデータは、画素信号が参照電圧Ｖｍ未満の場合は、データ拡張部３０９においてデータの上位に２ビットの‘０’が付加される。画素信号が参照電圧Ｖｍ以上の場合は、ラッチ回路３０８に保持されたデータは実際の値の１／４になっているため、データ拡張部３１０において下位に２ビットの‘０’が付加される。続いて、ＦＦ３０６の出力に応じて出力データ選択部３１１が、データ拡張部３０９、３１０の一方のデータを選択してデータメモリ２０８へ出力する。

次に、この撮像素子１０２の動作タイミングについての概略を説明する。図５は、撮像素子１０２の動作を示すタイミングチャートである。ｋ行目の読出し動作期間において、駆動信号ｔｓ１がＨｉｇｈレベルとなり、第１の転送スイッチ３０１を経由してｋ行目の各画素の信号が第１の記憶容量３０２に記憶される。駆動信号ｔｓ１がＬｏｗレベルとなった後、駆動信号ｔｓ２をＨｉｇｈレベルにする。第２の転送スイッチ４０１がオンになり、第１の記憶容量３０２の信号がバッファ３０３を経由して、第２の記憶容量４０２及び第３の記憶容量４０３へ転送される。

一方、駆動信号ｔｓ２をＬｏｗレベルにして第２の信号転送スイッチ４０１をオフにした後、ＦＦ３０６に信号ｃｋ１を入力し、画素信号と参照電圧Ｖｍとの比較結果である第１のコンパレータ３０５の出力値をＦＦ３０６に取り込む。ＦＦ３０６の出力端子Ｑの信号によって、信号振幅制御部３０４で画素信号の信号振幅が変更される。

その後、ランプ信号発生回路２０６によってランプ信号を発生し、ｋ行目のＡＤ変換動作を行う。このときｋ行目のＡＤ変換動作とｋ＋１行目の読出し動作とは並行して行われ、ｋ＋１行目の画素信号が第１の記憶容量３０２へ転送される。ｋ行目のＡＤ変換動作が終了すると、ＡＤ変換後のデジタルデータがデータメモリ２０８へ転送される。その後、水平走査回路２０９の動作によってデータメモリ２０８に格納されたｋ行目のデータは順次読み出されて、撮像素子１０２から出力される。ｋ行目のデータがデータメモリへ転送された後、ｋ＋１行目のＡＤ変換に備えて、信号ｒｅｓ＿ｌ及びｒｅｓ＿ｃをＨｉｇｈレベルにすることにより、ＦＦ３０６と第２の記憶容量４０２及び第３の記憶容量４０３などをリセットする。

図６は、縦軸に画素信号の信号レベル、横軸にＡＤ変換に要する時間に対応したカウント値をとり、両者の関係を表した模式的な図である。一点鎖線で示すのが、参照電圧Ｖｍのレベルである。図６（Ａ）のように画素信号が参照電圧Ｖｍ未満である場合、画素信号とランプ信号のレベルを比較して、ランプ信号の値が画素信号を超えた時点のカウンタ２０７のカウント値Ｔａが、ラッチ回路３０８に記憶される。このとき、カウント値Ｔａの上位２ビットに‘０’を付加した値がＡＤ変換回路２０５からの最終的な出力値になる。

次に、図６（Ｂ）のように画素信号が参照電圧Ｖｍ以上である場合、第１のコンパレータ３０５の出力により、信号振幅制御部３０４の短絡スイッチ４０５がショートされる。この結果、画素信号の振幅は１／４倍に変更された後にＡＤ変換されて、カウンタ２０７のカウント値Ｔｂがラッチ回路３０８に記憶される。この値Ｔｂの下位２ビットに‘０’を付加した値がＡＤ変換回路２０５からの最終的な出力値になる。

図に示すように、ＡＤ変換において、出力されるデータは１４ビットの幅であるが、実際のカウントは１２ビット分、４０９６カウントまでである。１４ビットをカウントする場合に対して、変換時間は１／４で済むことになる。また、列毎に画素信号の振幅レベルに応じて使用するランプ信号の種類を切り換えることはしないので、ランプ信号線に接続される負荷が一定であり、ランプ信号の品質も確保し易い。これにより、良好なＡＤ変換特性を保ちつつ、高速且つ多ビットのＡＤ変換を行うことが可能となる。

なお、列毎のＡＤ変換回路２０５が有する比較器３０７の出力の論理積信号をカウンタ２０７に供給し、全てのＡＤ変換回路２０５でＡＤ変換が完了した時点でカウント動作を終了するようにしてもよい。これにより、ＡＤ変換に要する時間をさらに短縮することができる。

［第２実施形態］
第１実施形態においては、第１のコンパレータ３０５を用いて画素信号と参照電圧Ｖｍとの比較を行った。このため、ランプ信号との比較用の第２のコンパレータ３０７と合わせて、列毎に２つのコンパレータが必要であった。ここでは、参照電圧Ｖｍとの比較用コンパレータをランプ信号との比較用コンパレータと兼用し、回路規模を抑えた構成について説明する。

図７に、各列のサンプルホールド回路２０４、ＡＤ変換回路２０５の構成を示す。サンプルホールド回路２０４の構成は図１と同じである。第１の記憶容量３０２の信号は、バッファ３０３を経由して信号振幅制御部３０４に伝達される。信号振幅制御部３０４の出力はコンパレータ３０７に接続され、参照電圧Ｖｍ或いはランプ信号と比較される。

コンパレータ３０７の出力は、ラッチ回路（Ｌａｔｃｈ）３０８に入力されると共に、フリップフロップ（ＦＦ）３０６の入力にも接続される。ＦＦ３０６のクロック端子には信号ｃｋ１が、リセット端子には信号ｒｅｓ＿ｌが各々入力される。ＦＦ３０６の出力は、図１と同様に信号振幅制御部３０４及び出力データ選択部３１１に接続される。他は図１と同じであるため、説明を割愛する。

ここで、図８を用いて動作タイミングについて説明する。図８は、撮像素子１０２の動作を示すタイミングチャートである。まず、k行目のＡＤ変換動作に先立ち、ランプ信号発生回路２０６の出力を一定の参照電圧Ｖｍとする。このとき信号振幅制御部３０４は入力された画素信号をそのまま（１倍）出力している。コンパレータ３０７を使用して、画素信号と参照電圧Ｖｍのレベルを比較する。コンパレータ３０７による参照電圧Ｖｍとの比較結果は、信号ｃｋ１からパルスが入力された時点でＦＦ３０６に保持される。

画素信号が参照電圧Ｖｍ以上の場合には、ＦＦ３０６の出力はＨｉｇｈレベルとなるため、信号振幅制御部３０４で信号振幅が１／４倍される。画素信号が参照電圧Ｖｍ未満の場合には、ＦＦ３０６の出力はＬｏｗレベルであり、信号振幅制御部３０４は信号振幅をそのまま（１倍）とする。その後、ＡＤ変換動作が開始され、ランプ信号発生回路２０６はランプ信号を発生し、カウンタ２０７はＡＤ変換のためのカウント動作を開始する。ＡＤ変換終了後の動作は第１実施形態で説明したのと同様である。

以上により、参照電圧Ｖｍとの比較とランプ信号との比較とを、コンパレータ３０７を時分割で使用することによって、第１実施形態の第１のコンパレータ３０５を不要とし、回路規模を抑制することが可能である。

［第３実施形態］
上述の第１および第２実施形態においては、参照電圧Ｖｍをフルスケール振幅（Ｎビット）のうちの（Ｎ−Ｍ）ビットに相当する電圧とし、例としてＮ＝１４，Ｍ＝２として説明してきた。しかし、画質に対する量子化誤差の与える影響と、仕様から要求されるＡＤ変換速度のバランスから、適用するシステムによっては、フルスケール振幅に対して１／（２のべき乗）が最適な参照電圧Ｖｍになるとは限らない。

ここでは図９、図１０を用いて、参照電圧Ｖｍがフルスケール振幅に対して１／（２のべき乗）でない場合の構成について説明する。図９は、本実施形態におけるサンプルホールド回路２０４及びＡＤ変換回路２０５の構成を示す図である。図１と異なるのは、データ拡張部３０９において上位側に付加するビットが１ビットであることと、データ拡張部３１０において下位側に２ビットを付加した後にクリップ処理部６０１が配されていることである。この理由については後述する。参照電圧Ｖｍは、フルスケール振幅×１／３のレベルとする。また、図１０に示すように、ランプ信号の変化する範囲はフルスケール振幅の１／３までを包含し、カウンタのカウント動作は１４ビット（１６３８３）の１／３をカバーする５４６２までカウントするものとする。従って、カウンタは１３ビットのフルスケールに対して途中までカウントすることになる。

画素信号が参照電圧Ｖｍ未満と判定された場合、ＦＦ３０６の出力はＬｏｗレベルとなるため、信号振幅はそのままでカウント動作が行われる。カウント結果のカウント値Ｔａの上位に‘０’を１ビット付加した１４ビットのデータがデータメモリへ出力される。これはカウントを１３ビットの途中まで行っているためである。

画素信号が参照電圧Ｖｍ以上と判定された場合には、信号振幅を１／４倍した後にカウント動作が行われ、カウント結果のカウント値Ｔｂの下位に‘０’を２ビット付加する。その後、クリップ処理部６０１で一定のビット数以上のデータの上限をクリップしてデータ幅を制限し、結果はデータメモリへ出力される。カウンタ２０７がカウントを１３ビットの途中（５４６２）まで行っているため、下位２ビットを付加した場合に結果がカウント動作の上限値の１４ビットに相当する１６３８３を超えてしまう可能性がある。このため、クリップ処理部６０１は、出力データが１６３８３を超えていた場合に出力データを１６３８３に制限する。

以上、参照電圧Ｖｍをフルスケール振幅の１／（２のべき乗）以外のレベルに設定する場合を説明した。この場合においても、ＡＤ変換時間は１４ビットをカウントする場合に比べ、１／３の時間とすることができ、多ビットでも高速なＡＤ変換を実現することが可能である。量子化誤差と光ショットノイズのバランスから、画質的に問題のないレベルに参照電圧Ｖｍを設定することが可能となる。もちろん本実施形態でもコンパレータを１つにしてもよい。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。例えば、上述の実施形態ではデータ拡張部において上位或いは下位に所定数の‘０’を付加してデータ拡張を行う構成としたが、本発明はこれに限られるものではない。撮像素子において画素信号の振幅が大きい場合（高輝度信号の場合）には、光ショットノイズの影響が大きくなり、量子化誤差が画質に与える影響は小さくなる。よって、下位に付加するビットについては‘０’だけでなく‘１’が含まれていても構わない。また、ランダムなデータを発生する回路をデータ拡張部に配し、下位にはこのランダムデータを付加するようにしても構わない。

また、上述の実施形態では最終的なデジタルデータの出力値を１４ビット、実際のカウント動作は１２ビットとして記載したが、これに限られるものではなく、システムに応じて好適なビット数で構成して構わない。勿論、信号振幅制御部で制御する振幅とデータビットの幅やカウンタのビット数はそれに応じて設定する必要がある。

また、上述の実施形態ではデータ拡張部を上位或いは下位にビットを付加する簡単な構成としているが、乗算器で構成しても構わない。例えば、実施形態３のように参照電圧Ｖｍをフルスケール振幅の１／３とした場合、画素信号が参照電圧以上である場合には振幅制御部で振幅を１／３にし、データ拡張部で３倍のゲインを掛けるようにしても構わない。

Claims

複数の画素が行方向及び列方向に配置された画素領域と、
前記複数の画素から画素信号を読み出す手段と、
前記画素信号の信号レベルに応じて前記画素信号の振幅を制御する振幅制御手段と、前記振幅制御手段により振幅を制御された前記画素信号を時間の経過とともに一定方向に信号レベルが変化するランプ信号と比較する比較手段とを備えたＡＤ変換手段と、を有する撮像素子であって、
前記ＡＤ変換手段に入力される前記画素信号のフルスケール振幅の１／Ｎに相当する電圧が参照電圧として設定され、
前記振幅制御手段は、前記画素信号の信号レベルが前記参照電圧未満である場合に前記画素信号の振幅を変更しないように制御し、前記画素信号の信号レベルが前記参照電圧以上である場合に前記画素信号の振幅が１／Ｎになるように制御することを特徴とする撮像素子。
前記ＡＤ変換手段は、前記複数の画素の列毎に設けられていることを特徴とする請求項１に記載の撮像素子。
前記比較手段は、前記画素信号の信号レベルと前記参照電圧との比較及び前記振幅を制御された前記画素信号と前記ランプ信号との比較を時分割で行うことを特徴とする請求項１または２に記載の撮像素子。
前記振幅制御手段は、前記画素信号が記憶される、直列に接続された複数の容量と、前記複数の容量の少なくとも１つの両端を短絡するスイッチ手段とを備え、
前記スイッチ手段によって前記少なくとも1つの容量の両端を短絡することによって前記画素信号の振幅を変更することを特徴とする請求項１乃至３のいずれか１項に記載の撮像素子。
前記ＡＤ変換手段は、さらに、ＡＤ変換されたデータの上位または下位に所定数のビットを付加するデータ拡張手段を備えることを特徴とする請求項１乃至４のいずれか１項に記載の撮像素子。
前記データ拡張手段は、前記画素信号の信号レベルが前記参照電圧以上である場合に、前記ＡＤ変換されたデータの下位に前記所定数のビットを付加し、前記画素信号の信号レベルが前記参照電圧未満である場合に前記ＡＤ変換されたデータの上位に前記所定数のビットを付加することを特徴とする請求項５に記載の撮像素子。
前記データ拡張手段は、前記画素信号の信号レベルが前記参照電圧以上である場合に、前記ＡＤ変換されたデータの下位に‘０’および‘１’の少なくともいずれかからなる前記所定数のビットを付加し、前記画素信号の信号レベルが前記参照電圧未満である場合に前記ＡＤ変換されたデータの上位に‘０’からなる前記所定数のビットを付加することを特徴とする請求項５に記載の撮像素子。
前記データ拡張手段における前記ＡＤ変換されたデータの下位への前記所定数のビットの付加は、前記ＡＤ変換されたデータの乗算によることを特徴とする請求項５乃至７のいずれか１項に記載の撮像素子。
前記データ拡張手段は、前記ＡＤ変換されたデータの下位へ前記所定数のビットが付加された場合に、前記所定数のビットが付加されたデータの一定のビット数以上をクリップする手段を含むことを特徴とする請求項５乃至８のいずれか１項に記載の撮像素子。
請求項１乃至９のいずれか１項に記載された撮像素子と、
前記撮像素子へ光を結像する結像光学系と、
前記撮像素子からの出力を処理する信号処理回路と、
を有することを特徴とする撮像装置。