CN110784212B - 一种锁相环的频率锁定方法及电路 - Google Patents

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Abstract

本发明公开了一种锁相环的频率锁定方法，属于新一代信息技术领域，主要解决的是现有锁相环锁定时间长的技术问题，所述方法包括如下步骤：S1.频率控制模块控制数字控制振荡器得到最大输出频率、最小输出频率；S2.通过时间数字转换器和频率控制模块得到最小频率比、最大频率比；S3.根据最小频率比、最大频率比求解第一个频率控制字、第一个频率比；S4.频率控制模块利用牛顿迭代法重新计算新的频率控制字；S5.根据新的频率控制字得到新的频率比；S6.若新的频率比在误差范围内，则结束迭代并稳定输出新的频率控制字；否则，跳转至步骤S4。本发明公开了一种锁相环的频率锁定电路。本发明可以有效减少锁定时间。

Description

一种锁相环的频率锁定方法及电路
技术领域
本发明涉及新一代信息技术领域，更具体地说，它涉及一种锁相环的频率锁定方法及电路。
背景技术
随着EDA工具和先进半导体技术的发展，数字电路辅助的射频电路设计已成为一种趋势，传统的模拟锁相环从启动到频率稳定，一般需要耗费较长时间。锁相环的另一个重要性能是相位噪声，模拟锁相环采用的LC压控振荡器的压控增益越大，锁定时间越少，但相位噪声也显著增大。对于频率分辨率要求更高的锁相环，需要的锁定时间也会更长。
常见的锁相环快速锁定频率数字电路如图1所示，包括数字控制振荡器A、时间数字转换器B以及频率控制模块C，数字控制振荡器A为为LC振荡器，输出振荡信号dco的频率满足：
Figure BDA0002277034720000011
dco的频率与电容C呈反比例关系，频率控制字ctrl_code通过控制电容阵列控制振荡器的输出频率，所以dco的频率和ctrl_code也呈近似的反比例关系，实际的频率控制曲线类似于双曲线的一支，实际频率控制曲线g(ctrl_code)如图2所示。
相位锁定的过程分为粗调和细调阶段，频率控制字在粗调阶段控制数字控制振荡器A的输出频率，但一般频率控制字与振荡器输出频率是非线性状态，也采用一些算法来找寻频率控制字，比如二分法，但是由于锁定时间的限制，一般二分法会限制频率控制字迭代的次数，频率精度要求越高，迭代次数越多，耗费的时间也越久。时间数字转换器一般用于将相位误差转换为数字表示，用于在细调阶段对相位进行更加精确的锁定。
发明内容
本发明要解决的技术问题是针对现有技术的上述不足，本发明的目的一是提供一种可以有效减少锁定时间的锁相环的频率锁定方法。
本发明的目的二是提供一种可以有效减少锁定时间的锁相环的频率锁定电路。
为实现上述目的一，本发明提供一种锁相环的频率锁定方法，包括如下步骤：
S1.频率控制模块输出最小输出频率控制字min_code到数字控制振荡器得到最大输出频率，所述频率控制模块输出最大输出频率控制字max_code到所述数字控制振荡器得到最小输出频率；
S2.时间数字转换器根据所述最小输出频率输出计数信息到所述频率控制模块得到最小频率比min_ratio，所述时间数字转换器根据所述最大输出频率输出计数信息到所述频率控制模块得到最大频率比max_ratio；
S3.根据所述最小输出频率控制字min_code、最大输出频率控制字max_code、最小频率比min_ratio、最大频率比max_ratio得到理想频率控制曲线并计算得到第一个频率控制字target_code和第一个频率比target_ratio；
S4.根据频率控制字target_code和频率比target_ratio利用牛顿迭代法计算得到新的频率控制字ctrl_code；
S5.将步骤S4中的ctrl_code传给所述数字控制振荡器，并通过所述时间数字转换器和频率控制模块得到新的频率比target_ratio；
S6.若target_ratio与div_ratio的误差在设定范围内，则频率控制模块结束迭代并稳定输出ctrl_code；否则，令target_code＝ctrl_code，并跳转至步骤S4。
作为进一步地改进，所述最小输出频率控制字min_code为十六进制数000，所述最大输出频率控制字max_code为十六进制数FFF。
进一步地，在步骤S3中，所述理想频率控制曲线为
frequency_ratio＝k*ctrl_code+max_ratio，
其中，k＝(max_raio-min_ratio)/(min_code-max_code)，根据目标频率比div_ratio和理想频率控制曲线计算得到第一个频率控制字target_code，满足以下关系式：
div_ratio＝k*target_code+max_ratio。
进一步地，在步骤S3中，根据目标频率比div_ratio及对应的实际频率控制字ctrl_code得到偏差公式：
H(ctrl_code)＝g(ctrl_code)-div_ratio，
第一个频率控制字target_code和第一个频率比target_ratio满足以下关系式：
H(ctrl_code)＝H(target_code)。
进一步地，在步骤S4中，根据牛顿迭代法得到以下关系式：
Figure BDA0002277034720000031
H(target_code)＝target_ratio-div_ratio
计算得到新的频率控制字
Figure BDA0002277034720000032
为实现上述目的二，本发明提供一种锁相环的频率锁定电路，包括数字控制振荡器、时间数字转换器以及频率控制模块，所述时间数字转换器包括相互连接的延时链和计数器；所述频率控制模块的输出端连接所述数字控制振荡器的输入端，所述数字控制振荡器的输出端连接所述延时链的输入端，所述计数器的输出端连接所述频率控制模块的输入端。
作为进一步地改进，所述数字控制振荡器为LC振荡器。
进一步地，所述延时链包括多个延时门以及与各所述延时门对应连接的触发器，所述触发器的控制端为所述延时链的输入端，所述触发器的输出端为所述延时链的输出端。
有益效果
本发明与现有技术相比，具有的优点为：本发明先根据最小频率比、最大频率比得到理想频率控制曲线并计算第一个频率控制字和第一个频率比，然后利用牛顿迭代法计算设目标频率比对应的实际频率控制字，效率高，可以有效减少锁定时间。
附图说明
图1为传统技术的方框图；
图2为实际频率控制曲线图；
图3为本发明中延时链的电路结构图；
图4为本发明中牛顿迭代运算曲线图；
图5为本发明的仿真结果图；
图6为本发明中时间数字转换器的工作原理图。
具体实施方式
下面结合附图中的具体实施例对本发明做进一步的说明。
参阅图1-6，一种锁相环的频率锁定电路，包括数字控制振荡器A、时间数字转换器B以及频率控制模块C，时间数字转换器B包括相互连接延时链D和计数器；频率控制模块C的输出端连接数字控制振荡器A的输入端，数字控制振荡器A的输出端连接延时链D的输入端，计数器的输出端连接频率控制模块C的输入端。
在本实施例中，数字控制振荡器A为LC振荡器。延时链D包括多个延时门E以及与各延时门E对应连接的触发器F，触发器F的控制端为延时链D的输入端，触发器F的输出端为延时链D。延时门E的个数取决于单位延时门E的延时和数字控制振荡器A输出振荡信号的周期，作为优选，延时链由64个延时门E构成。
一种锁相环的频率锁定方法，包括如下步骤：
S1.频率控制模块C输出最小输出频率控制字min_code到数字控制振荡器A得到最大输出频率，频率控制模块C输出最大输出频率控制字max_code到数字控制振荡器A得到最小输出频率；
S2.时间数字转换器B根据最小输出频率输出计数信息到频率控制模块C得到最小频率比min_ratio，时间数字转换器B根据最大输出频率输出计数信息到频率控制模块C得到最大频率比max_ratio；
S3.根据最小输出频率控制字min_code、最大输出频率控制字max_code、最小频率比min_ratio、最大频率比max_ratio得到理想频率控制曲线并计算得到第一个频率控制字target_code和第一个频率比target_ratio；
S4.根据频率控制字target_code和频率比target_ratio利用牛顿迭代法计算得到新的频率控制字ctrl_code；
S5.将步骤S4中的ctrl_code传给数字控制振荡器A，并通过时间数字转换器B和频率控制模块C得到新的频率比target_ratio；
S6.若target_ratio与div_ratio的误差在设定范围内，则频率控制模块C结束迭代并稳定输出ctrl_code；否则，令target_code＝ctrl_code，并跳转至步骤S4。
在本实施中，最小输出频率控制字min_code为十六进制数000，最大输出频率控制字max_code为十六进制数FFF。
在步骤S3中，理想频率控制曲线为
frequency_ratio＝k*ctrl_code+max_ratio，
其中，k＝(max_raio-min_ratio)/(min_code-max_code)，根据目标频率比div_ratio和理想频率控制曲线计算得到第一个频率控制字target_code，满足以下关系式：
div_ratio＝k*target_code+max_ratio。
在步骤S3中，根据目标频率比div_ratio及对应的实际频率控制字ctrl_code得到偏差公式：
H(ctrl_code)＝g(ctrl_code)-div_ratio，
第一个频率控制字target_code和第一个频率比target_ratio满足以下关系式：
H(ctrl_code)＝H(target_code)。
在步骤S4中，根据牛顿迭代法得到以下关系式：
Figure BDA0002277034720000061
H(target_code)＝target_ratio-div_ratio
计算得到新的频率控制字
Figure BDA0002277034720000062
如图6所示，时间数字转换器B具体工作过程：
(1)当检测到参考信号ref_clk的上升沿时，启动时间数字转换器B，延时链D开始工作，在数字控制振荡器A输出第一个振荡信号dco的上升沿来临时，读出延时链的值start_code，并对延时链复位，start_code记录起始部分不满dco一个周期的时长；
(2)在下一个dco上升沿来临时，再次读出延时链的值period_code，并对延时链复位，period_code记录dco一个周期的时长；
(3)在参考时钟ref_clk的下降沿时再次读出延时链的值stop_code，并关闭延时链，stop_code为结束部分不满dco一个周期的时长；
(4)计数器在参考信号ref_clk的上升沿后对每一个dco上升沿计数，在ref_clk下降沿截止，得到计数结果counter_code。延时链输出的值都是温度计码的形式。
频率控制模块C在接收到时间数字转换器发送的四个值：start_code、period_code、stop_code和counter_code后，先将延时链的温度计码转化为二进制码，分别对应为start_num、period_num和stop_num，再按下面公式计算出频率比frequency_ratio，
Figure BDA0002277034720000071
Figure BDA0002277034720000072
frequency_ratio＝counter_code+fraction
以上第一个公式的结果分为整数部分integer和小数部分fraction，整数部分用于校正计数器的计数结果，输出振荡信号dco和参考信号ref_clk的频率比frequency_ratio包含整数部分和小数部分，当工艺使得延时单元的延时变化时，以上第一个公式可以减小工艺对测量结果的影响。
应用实例
以参考信号为26MHz时钟，要求分频比为47.75为例，设定目标频率比与振荡器输出频率比的差值为二进制数101时，即可判定采用上述快速锁定频率的电路结构，仿真结果如图5所示。其中，fcw对应于本发明中的ctrl_code，clk对应于ref_clk，div_rate对应与div_ratio，target_rate对应数字控制振荡器的输出信号与参考信号的频率比。预先设定好div_rate，将分频比用11位二进制数表示，其中前6位表示整数部分，后面5位表示小数部分，则47.75对应的二进制数为十六进制数5F8。在启动该快速锁定频率环路之后，频率控制字fcw在每2个参考时钟周期更新一次值，fcw更新后的半个参考周期，即可算出频率比target_rate，通过比较target_rate(11位二进制数据)和div_rate(11位二进制数据)之间的差值，当差值在设定范围二进制数101内时，判断频率锁定，频率控制字fcw不再变化。图5仿真结果表明，频率锁定时间在1us以下，所以本发明可以提高锁相环锁定频率的速度，并且初步锁定频率的精度较高。
以上仅是本发明的优选实施方式，应当指出对于本领域的技术人员来说，在不脱离本发明结构的前提下，还可以作出若干变形和改进，这些都不会影响本发明实施的效果和专利的实用性。

Claims (8)

1.一种锁相环的频率锁定方法，其特征在于，包括如下步骤：
S1.频率控制模块(C)输出最小输出频率控制字min_code到数字控制振荡器(A)得到最大输出频率，所述频率控制模块(C)输出最大输出频率控制字max_code到所述数字控制振荡器(A)得到最小输出频率；
S2.时间数字转换器(B)根据所述最小输出频率输出计数信息到所述频率控制模块(C)得到最小频率比min_ratio，所述时间数字转换器(B)根据所述最大输出频率输出计数信息到所述频率控制模块(C)得到最大频率比max_ratio；
S3.根据最小输出频率控制字min_code、最大输出频率控制字max_code、最小频率比min_ratio、最大频率比max_ratio得到理想频率控制曲线并计算得到第一个频率控制字target_code和第一个频率比target_ratio；
S4.根据频率控制字target_code和频率比target_ratio利用牛顿迭代法计算得到新的频率控制字ctrl_code；
S5.将步骤S4中的ctrl_code传给所述数字控制振荡器(A)，并通过所述时间数字转换器(B)和频率控制模块(C)得到新的频率比target_ratio；
S6.若步骤S5中得到的target_ratio与div_ratio的误差在设定范围内，则频率控制模块(C)结束迭代并稳定输出ctrl_code；否则，更新target_code的值，使其等于步骤S4获得的ctrl_code，并跳转至步骤S4，重新计算ctrl_code。
2.根据权利要求1所述的一种锁相环的频率锁定方法，其特征在于，所述最小输出频率控制字min_code为十六进制数000，所述最大输出频率控制字max_code为十六进制数FFF。
3.根据权利要求1所述的一种锁相环的频率锁定方法，其特征在于，在步骤S3中，所述理想频率控制曲线为
frequency_ratio＝k*ctrl_code+max_ratio，
其中，k＝(max_raio-min_ratio)/(min_code-max_code)，根据目标频率比div_ratio和理想频率控制曲线计算得到第一个频率控制字target_code，满足以下关系式：
div_ratio＝k*target_code+max_ratio。
4.根据权利要求1所述的一种锁相环的频率锁定方法，其特征在于，在步骤S3中，根据目标频率比div_ratio及对应的实际频率控制字ctrl_code得到偏差公式：
H(ctrl_code)＝g(ctrl_code)-div_ratio，
第一个频率控制字target_code和第一个频率比target_ratio满足以下关系式：
H(ctrl_code)＝H(target_code)。
5.根据权利要求1所述的一种锁相环的频率锁定方法，其特征在于，在步骤S4中，根据牛顿迭代法得到以下关系式：
Figure FDA0002453747080000021
H(target_code)＝target_ratio-div_ratio，
计算得到新的频率控制字
Figure FDA0002453747080000022
6.一种实现权利要求1所述方法的锁相环的频率锁定电路，包括数字控制振荡器(A)、时间数字转换器(B)以及频率控制模块(C)，其特征在于，所述时间数字转换器(B)包括相互连接的延时链(D)和计数器；所述频率控制模块(C)的输出端连接所述数字控制振荡器(A)的输入端，所述数字控制振荡器(A)的输出端连接所述延时链(D)的输入端，所述计数器的输出端连接所述频率控制模块(C)的输入端；
所述频率控制模块(C)用于输出最小输出频率控制字min_code到所述数字控制振荡器(A)得到最大输出频率，所述频率控制模块(C)用于输出最大输出频率控制字max_code到所述数字控制振荡器(A)得到最小输出频率；
所述时间数字转换器(B)用于根据所述最小输出频率输出计数信息到所述频率控制模块(C)得到最小频率比min_ratio，所述时间数字转换器(B)用于根据所述最大输出频率输出计数信息到所述频率控制模块(C)得到最大频率比max_ratio；根据最小输出频率控制字min_code、最大输出频率控制字max_code、最小频率比min_ratio、最大频率比max_ratio得到理想频率控制曲线并计算得到第一个频率控制字target_code和第一个频率比target_ratio，利用牛顿迭代法计算得到新的频率控制字ctrl_code并传给所述数字控制振荡器(A)得到新的频率比target_ratio。
7.根据权利要求6所述的一种锁相环的频率锁定电路，其特征在于，所述数字控制振荡器(A)为LC振荡器。
8.根据权利要求6所述的一种锁相环的频率锁定电路，其特征在于，所述延时链包括多个延时门(E)以及与各所述延时门(E)对应连接的触发器(F)，所述触发器(F)的控制端为所述延时链(D)的输入端，所述触发器(F)的输出端为所述延时链(D)的输出端。
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Application publication date: 20200211

Assignee: SHENZHEN JOINTWAY IC DESIGN CO.,LTD.

Assignor: SOUTH CHINA University OF TECHNOLOGY

Contract record no.: X2022440000142

Denomination of invention: A frequency locking method and circuit of a phase-locked loop

Granted publication date: 20200630

License type: Common License

Record date: 20220914

EE01 Entry into force of recordation of patent licensing contract
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Application publication date: 20200211

Assignee: GUANGDONG BOIL ELECTRONIC TECHNOLOGY CO.,LTD.

Assignor: SOUTH CHINA University OF TECHNOLOGY

Contract record no.: X2022440000153

Denomination of invention: A frequency locking method and circuit of a phase-locked loop

Granted publication date: 20200630

License type: Common License

Record date: 20220919