WO2010150311A1 - Ｔｄｃ回路及びａｄｐｌｌ回路 - Google Patents

Ｔｄｃ回路及びａｄｐｌｌ回路 Download PDF

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WO2010150311A1
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pulse signal
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松田篤
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富士通株式会社
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
    • G01R25/08—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents by counting of standard pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Definitions

  • This relates to a circuit that measures the time difference using a pulse signal.
  • the RF circuit is composed of an analog circuit, and the baseband circuit is composed of a digital circuit.
  • the analog circuit has a large area and power consumption. Therefore, it is considered that the RF circuit is composed of a digital circuit, and an ADPLL (All Digital Phase Locked Loop) circuit corresponding to a PLL (Phase Locked Loop) circuit that is important for processing an RF signal.
  • ADPLL All Digital Phase Locked Loop
  • PLL Phase Locked Loop
  • the phase difference between two different clocks that is, the time difference between the rising edges of the two pulse signals is detected, and the resolution of a TDC (Time-To-Digital Converter) circuit represented by a digital value is increased.
  • TDC Time-To-Digital Converter
  • the time difference between the rising edges of the two pulse signals is detected as follows. First, one pulse signal is first propagated to a delay circuit constituted by connecting a plurality of stages of logic circuits continuously. Next, the other pulse signal is propagated with a time difference to a delay circuit formed by connecting logic circuits having a short signal delay time to the logic circuit. Therefore, the rise of the pulse signal propagated from one pulse signal coincides with the rise of the pulse signal propagated from the other pulse signal depending on what stage of the logic circuit the pulse signal propagates. The time difference can be determined.
  • a loop-like delay circuit is configured by a logic circuit that outputs a small number of stages of inverted logic
  • the pulse period of the oscillation clock generated in the loop-like delay circuit by one pulse signal and the other loop shape by the other pulse signal The product of the difference between the pulse period of the oscillation clock generated in the delay circuit and the clock count when the rising edges of both oscillation clocks coincide is the input timing of one pulse signal and the other pulse signal. It becomes equal to the time difference from the input time.
  • the difference in the period of the oscillation clock is formed by changing the signal delay time of the loop-like delay circuit. This is because the period of the oscillation clock is determined according to the sum of the signal delay times of the plurality of delay circuits.
  • the loop-like delay circuit is configured in an odd number of stages.
  • the logic of the output signal repeats rising and falling.
  • the period from the rising edge to the falling edge of the logic is not necessarily half of one cycle. Therefore, the difference between the rising timings of both oscillation clocks cannot be detected from the rising edge of one oscillation clock and the falling edge of the other oscillation clock.
  • An object of the present invention is to use a delay circuit in which a pulse signal caused by one input signal propagates and a delay circuit in which a pulse signal caused by the other input signal propagates, and the input timing of one input signal and the other An object of the present invention is to provide a TDC circuit that accurately detects a time difference between input timings of input signals.
  • a first delay circuit formed by serially connecting a signal obtained by inverting the logic of an input signal after the first signal delay time, and outputting an even number of first inversion delay elements in a loop; An even number of second inversion delay elements for outputting a signal obtained by inverting the logic of an input signal after a second signal delay time different from the first signal delay time, A second delay circuit formed in series with the same number of inverting delay elements as a loop; A first pulse signal driving circuit for receiving a first input signal and generating a first pulse signal from any of the first inversion delay elements; A second pulse signal drive circuit for receiving a second input signal and generating a second pulse signal from any of the second inversion delay elements; The first pulse corresponding to each of the second inversion delay elements by the fourth pulse signal including the pulse signal from the second inversion delay element generated due to the second pulse signal or the second pulse signal.
  • a first flip-flop circuit Latching logic of the first pulse signal output from the first inversion delay element or the third pulse signal including the pulse signal from the first inversion delay element generated due to the first pulse signal, A first flip-flop circuit; A first counter for counting a third pulse signal generated by any one of the first inversion delay elements; A second counter for counting a fourth pulse signal generated by any one of the second inversion delay elements; When the third pulse signal is latched by each of the plurality of first flip-flops by the fourth pulse signal, the signal latched by any of the plurality of first flip-flops is changed from logic “L” to logic “L”.
  • a TDC circuit comprising: a detection result output circuit for storing a count number of the first counter and a count number of the second counter when a first change is made to “H”.
  • the present invention by using a delay circuit in which a pulse signal caused by one input signal propagates and a delay circuit in which a pulse signal caused by the other input signal propagates, the input timing of one input signal and the other It is possible to provide a TDC circuit that accurately detects a time difference between input timings of input signals.
  • FIG. 1 shows a TDC circuit 50 according to the first embodiment.
  • FIG. 2 shows a circuit diagram of the inverter 90 constituting the inverter 11.
  • FIG. 3 is a diagram for explaining the operation of the pulse width setting circuit A70.
  • FIG. 4 is a diagram for explaining the principle of time interval measurement by the TDC circuit 50.
  • FIG. 5 is a diagram for explaining the operation of the first flip-flop train 30 and the second flip-flop train 40.
  • 6A and 6B are diagrams for explaining processing when a metastable state occurs in the flip-flops 31 to 36 constituting the first flip-flop array 30.
  • FIG. FIG. 7 is a diagram illustrating the detection result output circuit 110.
  • 8A and 8B are a circuit diagram and an operation explanatory diagram of the TDC circuit 130 according to the second embodiment.
  • FIG. 9 shows a circuit diagram of the ADPLL 200 of the third embodiment.
  • the present invention includes the embodiments described below that have been modified by the design that can be conceived by those skilled in the art, and those in which the components shown in the embodiments have been recombined. Further, the present invention includes those in which the constituent elements are replaced with other constituent elements having the same operational effects, and are not limited to the following embodiments.
  • FIG. 1 shows a TDC circuit 50 according to the first embodiment.
  • the TDC circuit 50 includes an edge detection circuit 51 and a detection result output circuit 110.
  • the TDC circuit 50 according to the first embodiment is a TDC circuit that measures a time difference when the time difference with respect to the input timing between the input signal INA and the input signal INB is positive.
  • the time difference being positive means that the input signal INA is input after the input signal INB.
  • the edge detection circuit 51 includes a first delay circuit 10, a second delay circuit 20, a first flip-flop array 30, a second flip-flop array 40, a counter A61, a counter B62, a pulse width setting circuit A70, a pulse width. It consists of a setting circuit B80.
  • the first delay circuit 10 includes an inverter 11, an inverter 12, an inverter 13, an inverter 14, an inverter 15, and an inverter 16.
  • the inverter 12 receives the output signal of the inverter 11, the inverter 13 receives the output signal of the inverter 12, the inverter 14 receives the output signal of the inverter 13, the inverter 15 receives the output signal of the inverter 14, and the output of the inverter 15
  • the inverter 16 receives the signal, and the inverter 11 receives the output signal of the inverter 16. That is, the inverters 11, 12, 13, 14, 15, and 16 are connected in series in a ring shape.
  • the first delay circuit 10 is composed of six inverters as described above, but the number of components is not limited to that, and may be composed of an even number of inverters. Note that, as will be described later, in the first delay circuit 10, pulse signals with a time interval between signals of Tf are continuously generated.
  • the inverter 11 includes an input terminal XRSTa.
  • a logic “H” signal is input to the input terminal XRSTa
  • the inverter 11 inputs two complementary input signals and outputs a complementary output signal having an inverted logic of them. It is.
  • the logic “L” signal is further input to the input terminal XRSTa
  • the inverter 11 is an inverter that outputs a logic “H” output signal and the other outputs a logic “L” signal regardless of the input signal. 2 will be described in detail later with reference to FIG.
  • the inverters 12, 13, 14, 15, and 16 also have the same function as the inverter 11.
  • the second delay circuit 20 includes an inverter 21, an inverter 22, an inverter 23, an inverter 24, an inverter 25, and an inverter 26.
  • the inverters 21, 22, 23, 24, 25, and 26 are connected in series in a ring shape.
  • the second delay circuit 20 is configured by six inverters as described above, but the number of components is not limited thereto, and may be configured by an even number of inverters. However, the number of inverters constituting the second delay circuit 20 is the same as the number of inverters constituting the first delay circuit 10. It is desirable that the signal delay time from when the input signal is input to the inverters 21, 22, 23, 24, 25, and 26 until the output signal is output is substantially the same.
  • the signal delay times of the inverters 11, 12, 13, 14, 15, 16 and the inverters 21, 22, 23, 24, 25 are compared, the signal delay times of the inverters 21, 22, 23, 24, 25 are longer. .
  • the inverters 21, 22, 23, 24, 25, and 26 also have the same function as the inverter 11.
  • the pulse signal is continuously generated with the time interval between signals being Ts. From the interval Tf between the pulse signals of the first delay circuit 10, Ts is long.
  • the time interval of the pulse signal in the first delay circuit 10 and the time interval of the pulse signal in the second delay circuit 20 are different because the signal delay times of the inverters constituting each delay circuit are different. This is because the time required for the signal to propagate through the six stages of the inverter, that is, the time for determining one cycle is different.
  • the first flip-flop array 30 includes a flip-flop 31, a flip-flop 32, a flip-flop 33, a flip-flop 34, a flip-flop 35, and a flip-flop 36.
  • the flip-flop 31 has a D (data) terminal, a CLK (clock) terminal, and a Q (output data) terminal.
  • a logic signal from a logic “L” to a logic “H” is input to the CLK terminal.
  • the D-type flip-flop latches the logic of the input signal to the D terminal and outputs the latched signal as an output signal from the Q terminal.
  • each of the D terminal, Q terminal, and CLK terminal of the D flip-flop has a function of receiving a complementary signal.
  • the D terminal is composed of a D terminal and an XD terminal
  • the Q terminal is composed of a Q terminal and an XQ terminal
  • the CLK terminal is composed of a CLK terminal and an XCLK terminal.
  • the flip-flop 32, the flip-flop 33, the flip-flop 34, the flip-flop 35, and the flip-flop 36 are similar D-type flip-flops.
  • the flip-flop 31 receives the output signal from the inverter 11 through the D terminal, receives the output signal from the inverter 21 through the CLK terminal, and outputs the output signal from the Q terminal toward the CLK terminal of the flip-flop 41 and the D terminal of the flip-flop 46.
  • the flip-flop 32 receives the output signal from the inverter 12 through the D terminal, receives the output signal from the inverter 22 through the CLK terminal, and outputs the output signal from the Q terminal toward the CLK terminal of the flip-flop 42 and the D terminal of the flip-flop 41. Output.
  • the flip-flop 33 receives the output signal from the inverter 13 through the D terminal, receives the output signal from the inverter 23 through the CLK terminal, and outputs the output signal from the Q terminal toward the CLK terminal of the flip-flop 43 and the D terminal of the flip-flop 42. Output.
  • the flip-flop 34 receives the output signal from the inverter 14 through the D terminal, receives the output signal from the inverter 24 through the CLK terminal, and outputs the output signal from the Q terminal toward the CLK terminal of the flip-flop 44 and the D terminal of the flip-flop 43. Output.
  • the flip-flop 35 receives the output signal from the inverter 15 through the D terminal, receives the output signal from the inverter 25 through the CLK terminal, and outputs the output signal from the Q terminal toward the CLK terminal of the flip-flop 45 and the D terminal of the flip-flop 44. Output.
  • the flip-flop 36 receives the output signal from the inverter 16 through the D terminal, receives the output signal from the inverter 26 through the CLK terminal, and outputs the output signal from the Q terminal toward the CLK terminal of the flip-flop 46 and the D terminal of the flip-flop 45. Output. Note that the flip-flops 31 to 36 are reset by the signal Xrst.
  • the second flip-flop array 40 includes a flip-flop 41, a flip-flop 42, a flip-flop 43, a flip-flop 44, a flip-flop 45, and a flip-flop 46.
  • the flip-flops 41 to 46 are reset by the signal Xrst.
  • the flip-flops 41, 42, 43, 44, 45, and 46 are D-type flip-flops similar to the flip-flop 31.
  • the input signals to the D terminal and the CLK terminal of the flip-flops 41, 42, 43, 44, 45, and 46 are output signals from the flip-flops 31, 32, 33, 34, 35, and 36. Is described above and is omitted.
  • the operations of the first flip-flop train 30 and the second flip-flop train 40 will be described with reference to FIG.
  • the counter A61 is a counter that receives the complementary signal output from the inverter 16 and counts up when the logic of the positive logic signal rises from “L” to “H”.
  • the counter B62 is a counter that receives the complementary signal output from the inverter 26 and counts up when the logic of the positive logic signal rises from "L” to “H”.
  • the pulse width setting circuit A70 includes a flip-flop 71, an inverter 72, a NAND 73, a pulse generation circuit 74, and an input terminal to which a signal INA is input.
  • a logic “H” signal is input to the D terminal of the flip-flop 71.
  • a signal output from the inverter 13 is input to the CLK terminal of the flip-flop 71.
  • An output signal from the pulse generation circuit 74 is input to the PR terminal of the flip-flop 71.
  • the inverter 72 receives an output signal output from the Q terminal of the flip-flop 71.
  • An output signal from the inverter 72 is input to one input terminal of the NAND 73.
  • a signal INA is input to the other input terminal of the NAND 73.
  • the output signal of the NADN 73 is input to the input terminal XRSTa of the inverter 11.
  • the pulse width setting circuit B80 includes a flip-flop 81, an inverter 82, a NAND 83, a path generation circuit 84, and an input terminal to which a signal INB is input.
  • a logic “H” signal is input to the D terminal of the flip-flop 81.
  • a signal output from the inverter 23 is input to the CLK terminal of the flip-flop 81.
  • the output signal from the pulse generation circuit 84 is input to the PR terminal of the flip-flop 81.
  • the inverter 82 receives an output signal output from the Q terminal of the flip-flop 81.
  • An output signal from the inverter 82 is input to one input terminal of the NAND 83.
  • the signal INB is input to the other input terminal of the NAND 83.
  • the output signal of NADN 83 is input to the input terminal XRSTa of the inverter 21.
  • the detection result output circuit 110 represents n signals (n is a positive integer) corresponding to each bit when the count number of the counter A61 is represented in binary, and the count number of the counter A62 in binary.
  • M signals corresponding to each bit (m is a positive integer), a reference CLK (reference clock), a signal INB used as a count start edge signal, a signal Q1 from the Q terminal of the flip-flop 32, and a flip-flop
  • the signals QQ1, QQ2, QQ3, QQ4, QQ5, QQ6 from the Q terminals of the terminals 41, 42, 43, 44, 45, 46 are received as input signals.
  • the edge detection circuit 110 has S (s is a positive integer) number of signals having the logic corresponding to each bit when the reference CLK (reference clock) count number Nref is expressed in binary, the first delay A plurality of signals having logic corresponding to each bit when the signal Xrst to the circuit 10 and the second delay circuit 20 and the number of laps 1stCA at the first detection output from the count A61 are expressed in binary , A plurality of signals having logic corresponding to each bit when the number of laps 2ndCA at the time of the second detection output from the count A61 is expressed in binary, and at the time of the first detection output from the count B62 A plurality of signals having logic corresponding to each bit when the number of laps 1stCB is expressed in binary, and the number of laps 2ndCB in the second detection output from the count B62 are binary A plurality of signals having logic corresponding to each bit when expressed, and a logic corresponding to each bit when the calibration frequency 3irdCB at the time of the second detection output from the count B
  • the detection result output circuit 110 uses the numerical values expressed in the binary system necessary to obtain the time difference between the signal INA and the signal INB in the equation (1), as shown in the counter A61, the counter A62, the flip-flop 32, and the flip-flop. This circuit is obtained from signals from the circuits 41, 42, 43, 44, 45, and 46. The detailed operation will be described with reference to FIG.
  • FIG. 2 shows a circuit diagram of the inverter 90 constituting the inverter 11.
  • the inverter 90 includes P-type MOS transistors 91, 92, 93, 94, 95 and N-type MOS transistors 96, 97, 98, 99, 100, 101, 102.
  • P-type MOS transistor 91 includes a source connected to high potential power supply Vcc, a drain connected to the source of P-type MOS transistor 94, and a gate for receiving signal RST.
  • P-type MOS transistor 92 includes a source connected to high potential power supply Vcc, a drain connected to the drain of N-type MOS transistor 98, and a gate connected to input terminal XRSTa receiving input signal Xrst.
  • the drain of the N-type MOS transistor 98 is connected to the output signal terminal OP, the drain of the P-type MOS transistor 95, the drain of the N-type MOS transistor 99, and the gate of the N-type MOS transistor 97.
  • P-type MOS transistor 93 includes a source connected to high potential power supply Vcc, a drain connected to the source of P-type MOS transistor 95, and a gate for receiving signal RST.
  • P-type MOS transistor 94 includes a source connected to the drain of P-type MOS transistor 91, a drain connected to the drain of N-type MOS transistor 96, and a gate for receiving input signal terminal IP.
  • the drain of the N-type MOS transistor 96 is connected to the output signal terminal OM, the drain of the N-type MOS transistor 101, the drain of the N-type MOS transistor 97, and the gate of the N-type MOS transistor 98.
  • P-type MOS transistor 95 includes a source connected to the drain of P-type MOS transistor 93, a drain connected to the drain of N-type MOS transistor 99, and a gate for receiving input signal terminal IM.
  • N-type MOS transistor 96 includes a source connected to the drain of N-type MOS transistor 100, a drain connected to the drain of P-type MOS transistor 94, and a gate connected to input signal terminal IP.
  • N-type MOS transistor 97 includes a drain connected to the drain of P-type MOS transistor 94, a source connected to ground potential Vss, and a gate connected to the drain of P-type MOS transistor 92.
  • N-type MOS transistor 98 includes a drain connected to the drain of P-type MOS transistor 95, a source connected to ground potential Vss, and a gate connected to the drain of N-type MOS transistor 101.
  • N-type MOS transistor 99 includes a drain connected to the drain of P-type MOS transistor 95, a source connected to N-type MOS transistor 102, and a gate connected to output terminal IM.
  • N-type MOS transistor 100 includes a drain connected to the source of N-type MOS transistor 96, a source connected to ground potential Vss, and a gate connected to input terminal XRSTa.
  • N-type MOS transistor 101 includes a drain connected to the drain of N-type MOS transistor 96, a source connected to ground potential Vss, and a gate connected to signal RST.
  • N-type MOS transistor 102 includes a drain connected to the source of N-type MOS transistor 99, a source connected to ground potential Vss, and a gate connected to input terminal XRSTa.
  • the inverter 103 receives the input signal Xrst at the input terminal XRSTa and outputs a signal RST obtained by inverting the logic.
  • the inverter 90 receives the complementary signal from the input terminal IP and the input terminal IM, and outputs the inverted output signal of the output signal OP and the output terminal OM. Is output. This is because the P-type MOS transistors 91 and 93 supply the high potential Vcc to the P-type MOS transistors 94 and 95, and the N-type MOS transistors 100 and 102 supply the ground potential Vss to the N-type MOS transistors 96 and 99.
  • the inverter 90 outputs a signal of logic “L” from the output terminal OM regardless of the logic of the signal input from the input terminals IP and IM.
  • a logic “H” signal is output from the output terminal OP.
  • FIG. 3 is a diagram for explaining the operation of the pulse width setting circuit A70.
  • the operation of the pulse width setting circuit B80 and the operation of the pulse width setting circuit A70 are the same.
  • the signal INA is input to one input terminal of the NAND 73.
  • the logic of the signal INA rises from logic “L” to logic “H”.
  • the flip-flop 71 is a D-type flip-flop with a PR (preset) terminal. Therefore, when the pulse signal from the pulse generation circuit 74 is received at the PR terminal at time T2, the flip-flop 71 outputs a logic “L” signal from the Q terminal.
  • the inverter 72 outputs an inverted signal of the signal output from the Q terminal of the flip-flop 71. Therefore, at time T ⁇ b> 2, when the inverter 72 receives a logic “L” signal from the Q terminal, the inverter 72 outputs a logic “H” signal to the other input terminal of the NAND 73.
  • the NAND 73 calculates the logical product of the signal input from one terminal and the signal input from the other terminal, and outputs a signal obtained by inverting the logic to the input terminal XRSTa of the inverter 11. Therefore, at time T2, the inverter 72 outputs a logic “H” signal and the signal INA is a logic “H”. To change.
  • the output terminal OP of the inverter 11 outputs a signal having an inverted logic of the input signal while receiving a logic “H” signal at the input terminal XRSTa. That is, before the time T2, the inverter 11 outputs a logic “L” signal. When a logic “L” signal is received at the input terminal XRSTa at time T2, the output terminal OP of the inverter 11 outputs a logic “H” signal regardless of the logic of the input signal.
  • the inverter 12 receives a logic “H” signal from the output terminal OP of the inverter 11, and a logic “L” signal is output from the output terminal OP of the inverter 12 at time T 3.
  • the inverter 13 receives a logic “L” signal from the output terminal OP of the inverter 12, and a logic “H” signal is output from the output terminal OP of the inverter 13 at time T 4.
  • a logic “H” signal is input to the input terminal XRSTa.
  • the signal Xrst output from the detection result output circuit 110 is connected to the input terminal XRSTa.
  • the logic of the signal Xrst is the logic “H” at the first detection and the second detection, but becomes the logic “L” after the third detection is completed. Then, at time T4, when the signal from the output terminal OP of the inverter 13 rises from logic “L” to logic “H”, the flip-flop 71 receives the rise of logic at the CLK terminal, and the signal output from the Q terminal The logic rises from logic “L” to logic “H”. Next, the logic of the signal output from the inverter 72 falls from logic “H” to logic “L”, and the logic of the signal output from the NAND 73 rises from logic “L” to logic “H”.
  • the inverter 11 receives a logic “H” signal at the input terminal XRSTa, and outputs a signal having an inverted logic of the input signal. That is, at time T5, the inverter 11 outputs a logic “L” signal. If the logic “H” signal Xrst is not input to the input terminal XRSTa of the inverter 11, the output signal of the inverter 16, that is, the input signal of the inverter 11 becomes logic “L” at time T 7. The inverter 11 continues to output a logic “H” signal. As a result, since the number of inverters from inverter 11 to inverter 16 is six, the logic of the signal output from inverter 11 to inverter 16 is fixed.
  • the inverter 11 receives a logic “H” signal at the input terminal XRSTa and the logic of the output signal changes at time T5, that is, before the logic of the inverter 16 becomes logic “L”, the time T2
  • the logic change of the inverter 11 that occurred at time T5 follows the logic change of the inverter 11 that occurred at time T5, and propagates through the inverter train (inverter 11 to inverter 16).
  • the logic of the output signal of the inverter in the inverter train is not fixed.
  • the inverter 14 receives a logic “H” signal from the output terminal OP of the inverter 13, and a logic “L” signal is output from the output terminal OP of the inverter 14 at time T 5.
  • the inverter 15 receives a logic “L” signal from the output terminal OP of the inverter 14, and a logic “H” signal is output from the output terminal OP of the inverter 15 at time T 6.
  • the inverter 16 receives a logic “H” signal from the output terminal OP of the inverter 15, and a logic “L” signal is output from the output terminal OP of the inverter 16 at time T 7.
  • the pulse generation circuit 74 outputs a pulse signal toward the PR terminal of the flip-flop 71.
  • the output terminal OP of the inverter 16 outputs a signal that rises from logic “L” to logic “H” at time T9. This is because the signal of logic “L” output from the inverter 11 at time T5 is propagated.
  • the counter circuit A61 counts up in response to the signal from the output terminal OP of the inverter 16 rising from logic "L” to logic “H”.
  • the XSRT terminal of the inverter 11 receives a logic “L” signal, and a logic “H” signal is output from the output terminal OP of the inverter 11 at time T8.
  • the pulse signal is repeatedly output from the output terminals OP and OM of the inverter 11.
  • the logic “H” is generated at a constant cycle determined by the signal propagation period from the inverter 11 to the inverter 16 as shown in the period from T 8 to T 9 and from T 9 to T 10.
  • a clock signal that repeats “L” is generated.
  • the logic “H” period of the signal output from the output terminals OP and OM of the inverter 11 is determined by the period during which the signal propagates from the inverter 11 to the inverter 13 and through the pulse width setting circuit A70.
  • the number of inverter stages that determine the logic “H” period is half the number of inverter stages that determine the period of one cycle, and therefore, the logic “H” period of the signal output from the inverter 11 and the logic The “L” period is substantially equal.
  • the first delay circuit 10 generates a pulse signal whose time interval is T10 to T12, that is, Tf, and whose pulse width is about half of the time interval T10 to T12.
  • a pulse signal having a time interval of Ts and a pulse width of about half of that is generated.
  • FIG. 4 is a diagram for explaining the principle of time interval measurement by the TDC circuit 50. Therefore, the rising of the input signal INA to the first delay circuit 10 from the logic “H” to the logic “L” and the input signal INB to the second delay circuit 20 from the logic “H” to the logic “L”. Taking the case of measuring the time interval from the rise as an example, the measurement principle will be described below.
  • a clock signal having a period Tf is generated in the first delay circuit 10 by a pulse signal having a pulse interval Tf output from the inverter 11 constituting the first delay circuit 10.
  • a pulse signal having a period Ts is propagated in the second delay circuit 20 by the pulse signal output from the inverter 21 constituting the second delay circuit 20.
  • the input signal INB changes from logic “H” to logic “L”.
  • the count numbers of the counter A61 and the counter B62 are 0, that is, in a period before the pulse signals generated by the input of the input signals INA and INB reach the counter circuits A61 and B62, the fourth-stage inverter 24
  • the time at which the fourth stage inverter 14 outputs the pulse signal is later than the time at which the fourth stage inverter 14 outputs the pulse signal, and the time at which the fifth stage inverter 15 outputs the pulse signal, the fifth stage inverter 25 outputs the pulse signal.
  • the output time is early. That is, since the interval between the pulse signals that run through the second delay circuit 20 is long in the circulation of the first pulse signal, the first delay circuit 10 runs between the fourth stage inverter and the fifth stage inverter. It is assumed that the generation timing of the pulse signal in which the pulse signal runs through the second delay circuit 20 is reversed.
  • the third-stage inverter 13 outputs the pulse signal from the time when the third-stage inverter 23 outputs the pulse signal. Assume that the output time is late and the time at which the fourth-stage inverter 24 outputs the pulse signal is earlier than the time at which the fourth-stage inverter 14 outputs the pulse signal.
  • the pulse signal that runs in the first delay circuit 10 between the third-stage inverter and the fourth-stage inverter in the k rounds of the pulse signal in the first delay circuit 10 is the second delay circuit 20. Assume that the pulse signal that runs inside rises quickly.
  • the period between the pulse signals of the first delay circuit 10 is Tf
  • the period between the pulse signals of the second delay circuit 20 is Ts.
  • Ts is long in the period between the pulse signals of the second delay circuit 20
  • the pulse signal that runs in the first delay circuit 10 that has circulated C runs in the second delay circuit 20 for the first time.
  • A be the position of the inverter generating the pulse signal when it rises earlier than the pulse signal.
  • B be the position of the inverter.
  • the difference between the pulse interval Tf of the pulse signal generated in the first delay circuit 10 and the pulse interval Ts of the pulse signal generated in the second delay circuit 20 is given by Expression (3).
  • the time interval Ts is measured by the reference clock, and the measuring method will be described with reference to FIG.
  • FIG. 5 is a diagram for explaining the operation of the first flip-flop train 30 and the second flip-flop train 40.
  • the input signal INA and the input signal INB are input with a positive time difference, that is, the input signal INB is input before the input signal INA is input.
  • An input signal INA is input to the first delay circuit 10 and propagates through the inverters 11, 12, 13, 14, 15 and 16.
  • the logic rise of the signal output from the inverter 11 is at times T2, T8, T14, and T20. Further, the logic fall of the signal output from the inverter 11 is at times T5, T11, T17, and T23.
  • the logic rise of the signal output from the inverter 12 is at times T6, T12, T18, and T24. Further, the logic fall of the signal output from the inverter 12 is at times T3, T9, T15, and T21.
  • the logic rise of the signal output from the inverter 13 is at times T4, T10, T16, and T22.
  • the logic falling of the signal output from the inverter 13 is at times T7, T13, and T19.
  • the logic rise of the signal output from the inverter 14 is at times T8, T14, and T20. Further, the logic fall of the signal output from the inverter 14 is at times T5, T11, T17, and T23.
  • the logic rise of the signal output from the inverter 15 is at times T6, T12, T18, and T24. Further, the logic fall of the signal output from the inverter 15 is at times T9, T15, and T21.
  • the rise of the logic of the signal output from the inverter 16 is at times T10, T16, and T22. Further, the logic falling of the signal output from the inverter 16 is at times T7, T13, and T19.
  • the inverter 11 is a pulse signal having a rising logic, and thereafter, from the inverter 16, a pulse signal having a falling logic and a pulse signal having a rising logic are alternately generated.
  • an input signal INB is input to the second delay circuit 20 and propagates through the inverters 21, 22, 23, 24, 25, and 26.
  • the logic rise of the signal output from the inverter 21 is at times T1, T9, and T17.
  • the logic fall of the signal output from the inverter 11 is at times T5, T13, and T21.
  • the logic rise of the signal output from the inverter 22 is between times T6 and T7, between T14 and T15, and between T22 and T23. Further, the logic fall of the signal output from the inverter 22 is between times T2 and T3, between T10 and T11, and between T18 and T19.
  • the logic rise of the signal output from the inverter 23 is between times T3 and T4, between T11 and T12, and between T19 and T20.
  • the logic falling of the signal output from the inverter 23 is between times T7 and T8, between T15 and T16, and between T23 and T24.
  • the logic rise of the signal output from the inverter 24 is at times T9, T17, and T25.
  • the logic fall of the signal output from the inverter 24 is at times T5, T13, and T21.
  • the logic rise of the signal output from the inverter 25 is between times T6 and T7, between T14 and T15, and between T22 and T23.
  • the logic falling of the signal output from the inverter 25 is between time T10 and T11 and between T18 and T19.
  • the logic rise of the signal output from the inverter 26 is between times T11 and T12 and between T19 and T20.
  • the logic fall of the signal output from the inverter 26 is between times T7 and T8, between T15 and T16, and between T23 and T24.
  • the inverter 21 is a pulse signal having a rising logic, and thereafter, from the inverter 26, a pulse signal having a falling logic and a pulse signal having a rising logic are alternately generated.
  • the first flip-flop train 30 latches the pulse signal generated from each inverter train of the first delay circuit 20 by the pulse signal generated from each inverter train of the second delay circuit 10. It consists of a flip-flop train.
  • the flip-flops belonging to the first flip-flop row 30 are in logic "L""" Signal is output.
  • the logic change means both the rise of logic and the fall of logic.
  • the flip-flops belonging to the first flip-flop row 30 are logically " H "signal is output. Therefore, when the logic change of the pulse signal in the second delay circuit 20 is in an early state, the flip-flops of all the first flip-flop trains once output a signal of logic “L”, but the second delay When the logic change of the pulse signal in the circuit 20 is slow, the logic “H” is received from the flip-flops that have received the signals from the inverters of the first delay circuit 10 and the second delay circuit 20 in the state. "" Signal is output.
  • the flip-flops belonging to the first flip-flop row 30 are in the logic state.
  • An “L” signal is output. Therefore, in this embodiment, the Q terminals from the flip-flop 31 to the flip-flop 36 output the signals Q1 to Q6, respectively. Therefore, as can be seen from the above description, in this embodiment, the signal Q5 is between the times T6 and T7, the signal Q6 is between the times T7 and T8, the signal Q1 is at the time T9, and the signal Q2 is Between time T10 and T11, the signal Q3 rises between time T11 and T12, and the signal Q4 rises at time T13.
  • the signal Q2 is between time T18 and T19
  • the signal Q3 is between time T19 and T20
  • the signal Q4 is at time T21
  • the signal Q5 is between time T22 and T23
  • the signal Q6 is between time T23 and T24. Meanwhile, the logic of the signal Q1 falls at time T25, respectively.
  • the second flip-flop row 40 outputs an output signal output from one of the flip-flop rows of the first flip-flop row 30 as an output signal output from the previous flip-flop. It consists of flip-flops 41, 42, 43, 44, 45, 46 to latch. Therefore, the output signal output from the flip-flop of the first flip-flop row whose output logic has changed from logic “L” to logic “H” first is a state in which the rise of the pulse signal in the second delay circuit 20 is slow. And when the output signal output from the previous flip-flop changes from logic "L” to logic “H”, it is latched by the flip-flop of the second flip-flop row 40, and the second The logic of the output signal output from the flip-flop of the flip-flop array 40 changes. Therefore, in this embodiment, the Q terminals from the flip-flop 41 to the flip-flop 46 output the signals QQ1 to QQ6, respectively. Only the signal QQ4 rises in logic at time T13.
  • the second flip-flop train 40 recognizes that the pulse signal running through the first delay circuit 10 has risen earlier than the pulse signal running through the second delay circuit 20, and the second flip-flop train 40 To detect. Then, the position information of the inverter generating the pulse signal is detected when the pulse signal in the first delay circuit 10 rises early. Therefore, in deriving the above equation (3), the position information indicating the fast logic change of the pulse signal at the number of inverters used in the above equation (1) in the circulation of the first pulse signal, and
  • the second flip-flop row 40 is a circuit that detects position information indicating the number of inverters at which the pulse signal has risen quickly in the k-th turn of the pulse signal.
  • FIG. 6A and 6B are diagrams for explaining processing when a metastable state occurs in the flip-flops 31 to 36 constituting the first flip-flop array 30.
  • FIG. 6A a metastable state occurs in the flip-flop 35 of the first flip-flop row 30, the logic of the output signal Q5 of the flip-flop 35 becomes unstable, and the rise of the logic of the output signal Q5 is It is a figure which shows the place after the logic rising of the output signal Q1.
  • the metastable state is a state in which the output signal of the flip-flop becomes unstable when the setup time and hold time of the input signal to the flip-flop are not satisfied.
  • the logics of the output signals Q6, Q1, Q2, Q3, and Q4 of the flip-flops 36, 31, 32, 33, and 34 rise in order.
  • the logic of the output signal QQ4 of the flip-flop 44 rises after the logic of the output signal QQ5 of the flip-flop 45 of the second flip-flop row 40 rises.
  • the logic of the output signal QQ5 of the flip-flop 45 rises because the logic of the flip-flop 35 rises before the logic of the output signal of the flip-flop 36 of the first flip-flop row rises from logic “L” to logic “H”. This is because when the logic rises from “L” to logic “H”, the logic rise order is reversed. Thereafter, the state of the early logic change of the pulse signal in the inverters 11 to 16 of the first delay circuit ends, and the logic of the output signal Q1 to the output signal Q5 sequentially falls.
  • FIG. 6B shows the second delay circuit 20 in which the logic state from the output signals QQ1 to QQ6 from the flip-flop 41 to the flip-flop 46 and the state where the rise of the pulse signal in the second delay circuit 20 is delayed have started.
  • It is a table
  • the logical state ( ⁇ 00001) from the output signal QQ1 to the output signal QQ6 is position 0, (00001 ⁇ ) is position 5, (0001 ⁇ 0) is position 4, (001 ⁇ 00) is position 3, 01 ⁇ 000) indicates position 2, and (1 ⁇ 0000) indicates position 1.
  • x represents a state where the logical state may be “1” or “0”, that is, a so-called don't care state.
  • the rise of the pulse signal output from the inverter of the second delay circuit 20 is The first delay circuit 10 receives the output signal of the inverter of the second delay circuit 20 and the output signal of the inverter of the first delay circuit 10 when the state is later than the pulse signal in the first delay circuit 10.
  • the time interval between the output signals is shortened, and the rise of the pulse signal output from the inverter of the second delay circuit 20 is delayed even when the metastable state is reached.
  • the position of the inverter of the second delay circuit 20 can be determined. That is, in the state shown in FIG.
  • FIG. 7 is a diagram illustrating the detection result output circuit 110.
  • the detection result output circuit 110 includes a counter 111, flip-flops 112, 113, 114, flip-flops 115a to 115c, inverters 115d, 115f, 115h, AND 115g, OR 115g, flip-flops 116a1 to 116an (n is a positive integer), flip-flop 117a1 to 117an (n is a positive integer), flip-flops 118a1 to 118an (n is a positive integer), flip-flops 119a1 to flip-flop 119am (m is a positive integer), flip-flops 120a1 to flip-flop 120am (m is A positive integer), flip-flop 121a1 to flip-flop 121am (m is a positive integer), flip-flop 122a1 to flip-flop 122a6, flip-flop 12 And it is configured from from a1 to flip-flop 123a6.
  • the counter 111 receives the signal INB, the reference CLK (reference clock), and the signal from the Q terminal of the flip-flop 114.
  • the logic of the signal INB rises from logic “L” to logic “H”
  • the counter 111 starts counting the reference CLK, and then the signal from the Q terminal of the flip-flop 114 changes from logic “L” to logic “H”.
  • the reference CLK count ends.
  • the counter 111 has logic corresponding to each bit when the reference CLK count Nref counted from the start to the end of the reference CLK is expressed in binary. (S is a positive integer) number of signals are output.
  • the flip-flops 112, 113, and 114 When the flip-flops 112, 113, and 114 receive the signal Q1 from the Q terminal of the flip-flop 31 at the CLK terminal, the flip-flops 112, 113, and 114 latch the signal input to the D terminal of the flip-flops 112, 113, and 114. Are output from the Q terminals of the terminals 112, 113 and 114. The initial logic of the signals output from the Q terminals of the flip-flops 112, 113, and 114 is “L”. A logic “H” signal is always input to the D terminal of the flip-flop 112.
  • the Q terminal of the flip-flop 112 is connected to the D terminal of the flip-flop 113, the Q terminal of the flip-flop 113 is connected to the D terminal of the flip-flop 114, and the Q terminal of the flip-flop 114 is connected to the input terminal of the inverter 115.
  • the signal INB is an input signal to the pulse width setting circuit B80, and the inverter 21 generates a pulse signal by the output signal from the NAND 73 that has received the signal INB.
  • the signal Q 1 output from the Q terminal of the flip-flop 31 is changed.
  • Logic rises from logic “L” to logic “H”. Accordingly, when the rise of the pulse signal output from the inverter 21 of the second delay circuit 20 coincides with the pulse signal in the first delay circuit 10 three times, the Q terminal of the flip-flop 114 The logic of the output signal is “H”.
  • the output signal from the Q terminal of the flip-flop 114 is connected to the D terminal of the flip-flop 115a, the Q terminal of the flip-flop 115a is connected to the D terminal of the flip-flop 115b, and the Q terminal of the flip-flop 115b is the flip-flop 115c. Connect to the D terminal.
  • the reference clock CLK is input to the CLK terminals of the flip-flops 115a, 115b, and 115c. Accordingly, the logic “H” from the Q terminal of the flip-flop 114 is sequentially latched by the reference clock CLK in the flip-flops 115a, 115b, and 115c, and the logic “H” signal is sequentially output from each Q terminal. .
  • the Q terminal of the flip-flop 115c is connected to one terminal of the AND 115e through the inverter 115d, and the Q terminal of the flip-flop 115b is connected to the other terminal of the AND 115e. Then, the AND 115e outputs a logic “H” pulse signal for one cycle of the reference clock CLK.
  • the output signal of the AND 115e is connected to one terminal of the OR 115g and becomes the signal Xrst via the inverter 115h. Therefore, when a logic “H” pulse signal is output from the AND 115e, the signal Xrst is “L”. As a result, the logic of signals output from the inverters 12, 14, 16, 22, 24, and 26 is fixed.
  • the signal masterxrst is a signal that is logic “H” during the operation of the TDC 50 and is logic “L” during standby, and is input to the other terminal of the OR circuit 115g via the inverter 115f.
  • the OR 115g outputs a logic “L” unless the pulse signal from the AND 115e is input, so that the signal Xrst is a logic “H” signal when the TDC 50 operates.
  • the inverters 12, 14, 16, 22, 24, and 26 function as normal inverters.
  • the signal masterxrst is logic “L”, and the logic of signals output from the inverters 12, 14, 16, 22, 24, and 26 is fixed.
  • the logic of the signal Xrst is “L”
  • the counter A61 and the counter B62 are reset from the flip-flops 31 to 36 and the flip-flops 41 to 46, as shown in FIG.
  • the flip-flops 116a1 to 116an (n is a positive integer), the flip-flops 117a1 to 117an (n is a positive integer), and the flip-flops 118a1 to 118an (n is a positive integer) are flip-flops at the CLK terminal.
  • each flip-flop latches the signal input to the D terminal and outputs it from the Q terminal of each flip-flop.
  • Each D terminal of the flip-flop 116a1 to the flip-flop 116an (n is a positive integer) receives a signal having the logic of each digit when the counter number is expressed in binary.
  • the Q terminals of the flip-flops 116a1 to 116an are connected to the D terminals of the flip-flops 117a1 to 117an (n is a positive integer).
  • the Q terminals of the flip-flops 117a1 to 117an are connected to the D terminals of the flip-flops 118a1 to 118an (n is a positive integer).
  • Each Q terminal of the flip-flops 117a1 to 117an (n is a positive integer) outputs one of the N signals 2ndCA.
  • the signal 2ndCA represents the number of rounds of the pulse signal when the pulse signal in the first delay circuit 10 changes logically earlier than the pulse in the second delay 20 for the second time.
  • the Q terminals of the flip-flops 118a1 to 118an (n is a positive integer) output one of N signals 1stCA.
  • the signal 1stCA represents the number of rounds of the pulse signal when the pulse signal in the first delay circuit 10 is earlier than the pulse signal in the second delay 20 for the first time.
  • the flip-flops 119a1 to 119am (m is a positive integer), the flip-flops 120a1 to 120am (m is a positive integer), and the flip-flops 121a1 to 121am (m is a positive integer) are flip-flops at the CLK terminal.
  • each flip-flop latches the signal input to the D terminal and outputs it from the Q terminal of each flip-flop.
  • the D terminals of the flip-flops 119a1 to 119am receive a signal having the logic of each digit when the counter number is expressed in binary, output from the counter B62.
  • the Q terminals of the flip-flops 119a1 to 119am are connected to the D terminals of the flip-flops 120a1 to 120am (m is a positive integer).
  • Each Q terminal of the flip-flops 119a1 to 119am outputs one of the M signals 3irdCB.
  • the Q terminals of the flip-flops 120a1 to 120am are connected to the D terminals of the flip-flops 121a1 to 121am (m is a positive integer).
  • Each Q terminal of the flip-flops 120a1 to 120am outputs one of the M signals 2ndCB.
  • Each Q terminal of the flip-flops 121a1 to 121am outputs one of M signals 1stCA.
  • the binary number represented by the M signals 3irdCB is obtained when the logic value of the pulse signal in the first delay circuit 10 changes earlier than the pulse signal in the second delay circuit 20 for the third time.
  • each flip-flop When the flip-flop 122a1 to the flip-flop 122a6 and the flip-flops 123a1 to 123a6 receive the signal XQ1 from the XQ terminal of the flip-flop 31 at the CLK terminal, each flip-flop latches the signal input to the D terminal, Output from the Q terminal of the flip-flop.
  • Flip-flops 122a1 to 122a6 receive output signals QQ1 to QQ6 from the Q terminals from flip-flop 41 to flip-flop 46, respectively, via their D terminals.
  • the Q terminals of the flip-flops 122a1 to 122a6 are connected to the D terminals of the flip-flops 123a1 to 123a6, respectively.
  • the Q terminals of the flip-flops 122a1 to 122a6 output signals 2ndQQ1dt to 2ndQQ6dt, respectively. From the signal 2ndQQ1dt to the signal 2ndQQ6dt, when the pulse signal in the first delay circuit 10 has a logic change earlier than the pulse signal in the second delay circuit 20, the fast logic change occurs. This is a signal representing a digit having a binary number representing the position of the inverter in the first delay circuit 10 that has occurred.
  • the Q terminals of the flip-flops 123a1 to 123a6 output the signals 1stQQ1dt to 1stQQ6dt, respectively. From the signal 1stQQ1dt to the signal 1stQQ6dt, when the pulse signal in the first delay circuit 10 has a logic change earlier than the pulse signal in the second delay circuit 20, the fast logic change occurs. This is a signal representing a digit having a binary number representing the position of the inverter in the first delay circuit 10 that has occurred. Therefore, the binary number represented by the signal 1stQQ1dt to the signal 1stQQ6dt represents A in Expression (3).
  • the binary number represented by the signal 2ndQQ1dt to the signal 2ndQQ6dt represents B in the equation (3).
  • k described in Expression (3) can be derived.
  • M 1stCBs the binary number represented by the M 2nd CBs
  • (k + 1) described in Expression (3) can be derived.
  • ⁇ t can be calculated from the equation (3) with the period of the pulse signal of the second delay circuit 20 as Ts. .
  • the time difference between the input signal INA and the input signal INB can be obtained from Expression (4).
  • the TDC circuit 50 of the first embodiment is A first delay circuit in which an even number of first inversion delay elements (inverters 11 and the like) that output a signal obtained by inverting the logic of an input signal after a first signal delay time are connected in a loop (First delay circuit); An even number of second inversion delay elements (inverters 21 and the like) for outputting a signal obtained by inverting the logic of an input signal after a second signal delay time different from the first signal delay time, A second delay circuit (second delay circuit) formed by connecting the same number of first inversion delay elements as a loop; A first pulse signal driving circuit (pulse width setting circuit A70) for receiving a first input signal (signal INA) and generating a first pulse signal from any of the first inversion delay elements; A second pulse signal driving circuit (pulse width setting circuit B80) for receiving a second input signal (signal INB) and generating a second pulse signal from any of the second inversion delay elements; The first pulse corresponding to each of the second inversion delay
  • a first flip-flop circuit (first flip-flop train 30); A first counter (counter A61) that counts a pulse signal generated by any one of the first inversion delay elements; A second counter (counter B62) that counts a pulse signal generated by any one of the second inversion delay elements;
  • a TDC circuit comprising a storage circuit (detection result output circuit 110) for storing the count numbers of the first counter and the second counter when it changes to "H”.
  • the pulse signal generated by the first pulse signal driving circuit propagates through the first delay circuits connected in a loop.
  • the pulse signal generated by the second pulse signal driving circuit also propagates in the second delay circuit connected in a loop.
  • the interval between the fourth pulse signals in the second delay circuit becomes longer. Become. Therefore, even if there is a time difference in the pulse generation timing, the third pulse signal propagating in the first delay circuit has a logic change earlier than the fourth pulse signal propagating in the second delay circuit, and further, the loop The second fast logic change occurs through the inverting delay element. Then, the first signal delay time is calculated from the number of first inversion delay elements and the number of second inversion delay elements involved in pulse propagation from the first early logic change to the second early logic change. And the ratio between the second signal delay time and the difference between the second signal delay time and the second signal delay time.
  • the difference between the first signal delay time and the second signal delay time can be obtained.
  • the time difference between the input timings of the first input signal and the second input signal is that of the second inverting element of the second delay circuit involved in the propagation of the pulse until the first fast logic change. And the difference between the first signal delay time and the second signal delay time.
  • the TDC circuit 50 further receives one output of the plurality of first flip-flops at the CLK terminal and receives an output from one of the other first flip-flops at the D terminal.
  • a TDC circuit including a plurality of second flip-flops (from the flip-flop 41 to the flip-flop 46, that is, the second flip-flop row 40).
  • the logic of the output signal of the first flip-flop causes a logic change when the logic change of the pulse signal in the first delay circuit is earlier than the logic change of the pulse signal in the second delay circuit.
  • the second flip-flop latches the signal from the first flip-flop that first changed in logic by the signal from the first flip-flop that caused the next logic change. Therefore, according to the second flip-flop, it is possible to detect the position of the first flip-flop at which the logic change of the signal to be output first occurred.
  • a first inverting delay element such as the inverter 11
  • a second inverting delay element such as the inverter 21
  • a plurality of first flip-flop circuits first flip-flop array 30
  • a plurality of The second flip-flop second flip-flop row 40
  • the first inversion delay element that generates the first pulse signal has a reset terminal, and when a signal of logic “L” is input to the reset terminal, Regardless of the logic of the input signal of the inverting delay element, it outputs a signal with a fixed logic,
  • the first pulse signal driving circuit (pulse width setting circuit A70) is connected to the reset terminal of the first inversion delay element that generates the first pulse signal when the first input signal (signal INA) is input.
  • the third pulse signal generated from the first inversion delay element that generates the first pulse signal propagates half the number of the plurality of first inversion delay elements connected in a ring shape, and the propagation
  • the first pulse signal drive circuit pulse width setting circuit A70
  • the period of the third pulse signal in the first delay circuit is determined by the time during which the pulse signal propagates through the total number of first inversion delay elements.
  • the first pulse signal drive circuit releases the reset state of the first inversion delay element that generates the first pulse signal by the signal after the third pulse signal has propagated through half of the first inversion delay element. is doing.
  • the period during which the first inversion delay element is in the reset state and the period during which the first inversion delay element is in the release state are substantially the same. Then, since the pulse is formed when the first inversion delay element is in the reset state, the pulse width becomes almost half of one cycle.
  • the TDC circuit includes a detection result output circuit (detection result output circuit 110).
  • the rising edge of the first pulse signal generated by the first inversion delay element is earlier than the rising edge of the second pulse signal generated by the second inversion delay element.
  • a first register to store flip-flop 118a1-an, flip-flop 121a1-an, flip-flop 123a1-a6; The first time when the rising edge of the first pulse signal generated by the first inversion delay element in the second time becomes earlier than the rising edge of the second pulse signal generated by the second inversion delay element.
  • a second register (flip-flop) that stores the number of counters of the second counter, the number of counters of the second counter, and the position of the second inversion delay element that has generated the second pulse signal in the second delay circuit 117a1-an, flip-flop 120a1-an, flip-flop 122a1-a6), The second time when the rising edge of the first pulse signal generated by the first inversion delay element in the third time is earlier than the rising edge of the second pulse signal generated by the second inversion delay element.
  • a third register (flip-flop 119a1-an) for storing the counter number of The rising edge of the first pulse signal generated by the first inversion delay element for the third time from the input of the second input signal (signal INB) is generated by the second inversion delay element.
  • a counter (counter 111) that counts the clock of the reference clock input to the detection result output circuit and stores the number of counts by the time when the pulse signal rises earlier.
  • the detection result output circuit stores “the number of counters of the first counter, the number of counters of the second counter, and the second inversion that generated the second pulse signal at the first early rise time”
  • the number of counters of the first counter, the number of counters of the second counter, and the position of the second inversion delay element that has generated the second pulse signal in the second delay circuit The positive time difference between the input signal INA and the input signal INB can be calculated from the “number of clocks of the reference clock input to the detection result output circuit at the time of the third early rise”. Further, the effects of the TDC circuit according to the first embodiment can be summarized as follows.
  • each of the first delay circuit and the second delay circuit through which the pulse signal propagates is configured by connecting even logic elements that output an inverted signal of a small number of stages in a loop. Therefore, the first delay circuit and the second delay circuit through which the third pulse signal and the fourth pulse signal propagate can be reduced in scale. Then, since the logic elements that output the inverted signals constituting the first and second delay circuits are even numbers, when attention is paid to each logic element, the logic of the output signal is fixed at the rising edge or the rising edge. Furthermore, the pulse width of the pulse signal propagating through the first delay circuit and the second delay circuit is approximately 1 ⁇ 2 of the period of the pulse signal.
  • the propagating third and fourth pulse signals include a falling pulse from the rising edge of the logic and a falling pulse from the rising edge of the logic. Both pulse signals have a time difference at the logic change edge. This reflects the difference in the input timing of the input signal to be detected.
  • the third and fourth pulse signals are propagated from the inverters 11 and 21 that have generated the first pulse signal and the second pulse to the inverters 16 and 26 by the pulse width setting circuit A70 and the pulse width setting circuit B80.
  • the pulse width setting circuit A70 and the pulse width setting circuit B80 further cause the inverters 11 and 21 to generate the first pulse signal and the second pulse.
  • the time difference of the input timing of the input signal is detected by the difference in the period of the oscillation clock.
  • the time difference of the input timing of the input signal is detected by the signal delay time difference between the logic circuit of the first delay circuit and the logic circuit of the second delay circuit. Since the difference in the signal delay time can be set small, the TDC circuit of the embodiment can accurately detect the time difference in the input timing of the input signal. Note that the flip-flops 31 to 36 cannot react unless there is a certain time difference between the logic change edge of the third pulse signal and the logic change edge of the fourth pulse signal.
  • the logical change of the third pulse signal of the first delay circuit is faster than the logical change of the fourth pulse signal of the second delay circuit at the second and third times.
  • the reaction time of the flip-flop is cancelled.
  • the flip-flop 31 to the flip-flop 36 do not have a sufficient difference between the logic change edge of the third pulse signal and the logic change edge of the fourth pulse signal, and the metastable as shown in FIG. 6A.
  • the logic change of the third pulse signal of the first delay circuit is accurately changed at the first time in the second delay circuit. It can be detected that the change is faster than the logic change of the 4-pulse signal.
  • the TDC circuit 50 uses the delay circuit in which the pulse signal caused by one input signal propagates and the delay circuit in which the pulse signal caused by the other input signal propagates.
  • the time difference between the input time and the input time of the other input signal can be detected with high accuracy.
  • the TDC circuit 130 according to the second embodiment includes an edge detection circuit 51 and a detection result output circuit 140. However, since the edge detection circuit 51 has been described in the first embodiment, description thereof is omitted.
  • the TDC circuit 130 according to the second embodiment is a TDC circuit that can measure the time difference even when the time difference with respect to the input timing between the input signal INA and the input signal INB is negative. Note that the time difference is negative means that the input signal INB is input later than the input signal INA.
  • FIGS. 8A and 8B the principle of measuring a negative time difference and the TDC circuit 130 according to the second embodiment will be described with reference to FIGS. 8A and 8B.
  • the detection result output circuit 140 includes a counter 131, flip-flops 132, 133, 134, 135, flip-flops 136a, 136b, 136c, inverters 136d, 136f, 136h, AND 136e, OR 136g, and flip-flop 137a1.
  • the counter 131 receives the signal INB, the reference CLK (reference clock), and the signal from the Q terminal of the flip-flop 114.
  • the logic of the signal INB rises from logic “L” to logic “H”
  • the counter 131 starts counting the reference CLK, and then the signal from the Q terminal of the flip-flop 114 changes from logic “L” to logic “H”.
  • the reference CLK count ends.
  • the counter 131 has a logic corresponding to each bit when the reference CLK count Nref counted from the start to the end of the reference CLK is expressed in binary. (S is a positive integer) number of signals are output.
  • the flip-flops 132, 133, 134, and 135 When the flip-flops 132, 133, 134, and 135 receive the signal Q1 from the Q terminal of the flip-flop 31 at the CLK terminal, the signals input to the D terminals of the flip-flops 132, 133, 134, and 135 are changed. Latch and output from the Q terminals of flip-flops 132, 133, 134, and 135. The initial logic of the signals output from the Q terminals of the flip-flops 132, 133, 134, and 135 is “L”. A logic “H” signal is always input to the D terminal of the flip-flop 132.
  • the Q terminal of the flip-flop 132 is connected to the D terminal of the flip-flop 133, the Q terminal of the flip-flop 133 is connected to the D terminal of the flip-flop 134, and the Q terminal of the flip-flop 134 is connected to the D terminal of the flip-flop 135.
  • the Q terminal of the flip-flop 135 is connected to the D terminal of the flip-flop 136a.
  • the Q terminal of the flip-flop 136a is connected to the D terminal of the flip-flop 136b, the Q terminal of the flip-flop 136b is connected to the D terminal of the flip-flop 136c, and the Q terminal of the flip-flop 136c is one of the AND 136e via the inverter 136d. Connect to the terminal.
  • the Q terminal of the flip-flop 136b is connected to the other terminal of the AND 136e.
  • the output of the AND 136e is connected to one input terminal of the OR 136g.
  • the signal masterxrst is connected to the other input terminal of the OR 136g through the inverter 136f.
  • the output signal of the OR 136g is output as the signal Xrst through the inverter 136h.
  • the signal Q1 is logically matched with the pulse signal output from the inverter 21 of the second delay circuit 20 with respect to the pulse signal in the first delay circuit 10. Is a signal that rises from logic "L" to logic "H".
  • the flip-flops 136a, 136b, 136c, the inverters 136d, 136f, 136h, the AND 136e, and the OR 136g operate in the same manner as the flip-flops 115a, 115b, 115c, the inverters 115d, 115f, 115h, the AND 115e, and the OR 115g in FIG. To do.
  • the signal masterxrst is also a signal having the same logic as described in FIG.
  • Flip-flops 137a1 to 137an receives the signal Q1 from the Q terminal of the flip-flop 31 at the CLK terminal, and each flip-flop latches the signal input to the D terminal, and the Q of each flip-flop Output from the terminal.
  • Each D terminal of the flip-flops 137a1 to 137an receives a signal having the logic of each digit when the counter number is expressed in binary.
  • the Q terminals of the flip-flops 137a1 to 137an are connected to the D terminals of the flip-flops 138a1 to 138an (n is a positive integer).
  • the Q terminals of the flip-flops 138a1 to 138an are connected to the D terminals of the flip-flops 139a1 to 139an (n is a positive integer).
  • Each Q terminal of the flip-flops 138a1 to 138an (n is a positive integer) outputs one of the N signals 3irdCA2.
  • the signal 3irdCA2 represents the number of rounds of the pulse signal when the pulse signal in the first delay circuit 10 rises earlier than the pulse in the second delay circuit 20 for the third time.
  • Each Q terminal of the flip-flops 139a1 to 139an (n is a positive integer) outputs one of the N signals 2ndCA2.
  • the signal 2ndCA2 represents the number of rounds of the pulse signal when the pulse signal in the first delay circuit 10 changes logic earlier than the pulse in the second delay 20 for the second time.
  • the Q terminals of the flip-flops 140a1 to 140an (n is a positive integer) output one of N signals 1stCA2.
  • the signal 1stCA2 represents the number of rounds of the pulse signal when the pulse signal in the first delay circuit 10 changes logically earlier than the pulse in the second delay 20 for the first time.
  • Flip-flop 141a1 to flip-flop 141am (m is a positive integer)
  • flip-flop 142a1 to flip-flop 142am (m is a positive integer)
  • flip-flop 143a1 to flip-flop 143am (m is a positive integer)
  • flip-flop 144a1 to flip-flop When 144 am (m is a positive integer) receives the signal Q1 from the Q terminal of the flip-flop 31 at the CLK terminal, each flip-flop latches the signal input to the D terminal, and the Q of each flip-flop Output from the terminal.
  • Each D terminal of the flip-flop 141a1 to flip-flop 141am (m is a positive integer) outputs M signals having the logic of each digit when the number of counters is expressed in binary. receive.
  • the Q terminals of the flip-flops 141a1 to 141am are connected to the D terminals of the flip-flops 142a1 to 142am (m is a positive integer).
  • Each Q terminal of the flip-flops 141a1 to 141am (m is a positive integer) outputs one of the M signals 4thCB.
  • the Q terminals of the flip-flops 142a1 to 142am are connected to the D terminals of the flip-flops 143a1 to 143am (m is a positive integer).
  • Each Q terminal of the flip-flops 142a1 to 142am (m is a positive integer) outputs one of M signals 3irdCB.
  • the Q terminals of the flip-flops 143a1 to 143am are connected to the D terminals of the flip-flops 144a1 to 144am (m is a positive integer).
  • Each Q terminal of the flip-flops 143a1 to 143am outputs one of the M signals 2ndCA.
  • Each Q terminal of the flip-flops 144a1 to 144am outputs one of the M signals 1stCA.
  • the binary number represented by the M signals 4thCB is the value of the counter B62 when the pulse signal in the first delay circuit 10 rises earlier than the pulse signal in the second delay circuit 20 for the fourth time. This represents the count number Nb.
  • each flip-flop When the flip-flop 145a1 to the flip-flop 145a6, the flip-flop 146a1 to the flip-flop 146a6, and the flip-flops 147a1 to 147a6 receive the signal XQ1 from the XQ terminal of the flip-flop 31 at the CLK terminal, each flip-flop is connected to the D terminal. The input signal is latched and output from the Q terminal of each flip-flop. Flip-flops 145a1 to 145a6 receive output signals QQ1 to QQ6 from the Q terminals from flip-flop 41 to flip-flop 46, respectively, through their D terminals.
  • the Q terminals of the flip-flops 145a1 to 145a6 are connected to the D terminals of the flip-flops 146a1 to 146a6, respectively, and output the signals 3irdQQ1dt2 to 3rdQQ6dt2. From the signal 3irdQQ1dt2 to the signal 3irdQQ6dt2, when the pulse signal in the first delay circuit 10 has a third earlier logic change than the pulse signal in the second delay circuit 20, the earlier logic change occurs. 2 is a signal representing a digit of a binary number representing the position of the inverter in the first delay circuit 10.
  • the Q terminals of the flip-flops 146a1 to 146a6 are connected to the D terminals of the flip-flops 146a1 to 146a6, respectively, and output signals 2ndQQ1dt2 to 2ndQQ6dt2. From the signal 2ndQQ1dt to the signal 2ndQQ6dt, when the pulse signal in the first delay circuit 10 has a second earlier logic change than the pulse signal in the second delay circuit 20, the logic change occurred. This is a signal representing a digit of a binary number representing the position of the inverter in the first delay circuit 10.
  • the Q terminals of the flip-flops 147a1 to 147a6 respectively output signals 1stQQ1dt2 to 1stQQ6dt2. From the signal 1stQQ1dt to the signal 1stQQ6dt, when the pulse signal in the first delay circuit 10 rises earlier than the pulse signal in the second delay circuit 20 for the first time, the first logical change has occurred. This is a signal representing a digit of a binary number representing the position of the inverter in the delay circuit 10.
  • FIG. 8B shows the relationship between the input timing of the input signal INA and the input signal INB when measuring a negative time difference.
  • the input timing of the input signal INA is T1
  • the input timing of the input signal INB is T2 after that.
  • the inverter 11 also outputs a pulse signal at approximately time T1
  • the inverter 21 also outputs a pulse signal at approximately T2.
  • the time T3 when the inverter 11 generates the next pulse signal comes after the time T3. Therefore, it is possible to measure a positive time difference in the relationship between the pulse signal generated next by the inverter 11 and the input signal INB.
  • the time difference between the pulse signal generated next by the inverter 11 and the input signal INB signal is subtracted from the cycle Ts of the pulse signal propagating through the first delay circuit 10 to obtain a difference between the input signal INA and the input signal INB. You can see the negative time difference.
  • TT minus indicates a negative time difference
  • a minus indicates that the logic of the pulse signal propagating in the first delay circuit 10 rises earlier than the pulse signal propagating in the second delay circuit 20 for the second time.
  • B minus is the position of the inverter when it is detected that the logic of the pulse signal propagating in the first delay circuit 10 rises earlier than the pulse signal propagating in the second delay circuit 20 for the third time. is there.
  • a minus or B minus the logic of the pulse signal propagating in the first delay circuit 10 in the second or third time rises earlier than the pulse signal propagating in the second delay circuit 20.
  • the inverter 21 when the inverter 21 generates a pulse signal at time T2, if the inverter 11 outputs a logic "H" signal as part of the pulse signal, the signal output from the Q terminal of the flip-flop 31 The logic of Q1 rises. However, the rise of the logic of the signal Q1 is the result of the propagation of the next pulse signal of the inverter 11, so that the rise of the pulse signal in the first delay circuit 10 is greater than the rise of the pulse signal of the second delay circuit 20. It does not indicate that you have stood up early.
  • the flip-flop Even when the signal Q1 generated from the Q terminal of 31 rises, it is necessary to ignore the signal 1stCA2, the signal 1stCB2, the signal 1stQQ1dt2 to the signal 1stQQ6dt2 latched in the detection result output circuit 140. Therefore, the binary number represented by the signal 2ndQQ1dt2 to the signal 2ndQQ6dt2 represents A minus in the equation (9).
  • the binary number represented by the signal 3irdQQ1dt2 to the signal 3irdQQ6dt2 represents B minus in the equation (9). Further, by subtracting the binary number represented by N 2ndCA2 from the binary number represented by N 3rdCA2, k described in Expression (9) can be derived. Further, when the binary number represented by M 2ndCB2 is subtracted from the binary number represented by M 3rdCB2, (k + 1) described in the equation (9) can be derived. Then, the time difference TT minus between the input signal INA and the input signal INB can be obtained by actually putting the numerical values A minus, B minus, k, and Nref and Nb obtained by the detection result circuit 140 into the expression (10). it can.
  • the TDC circuit 50 according to the first embodiment and the TDC circuit 130 according to the second embodiment are similar circuits except for the detection result output circuit 140.
  • the TDC circuit 130 includes a detection result output circuit (detection result output circuit 140).
  • the rise of the first pulse signal generated by the first inversion delay element at the second time is earlier than the rise of the second pulse signal generated by the second inversion delay element.
  • First registers flip-flops 139a1-an, flip-flops 143a1-an, flip-flops 146a1-a6
  • a second register (flip-flop) that stores the number of counters of the second counter, the number of counters of the second counter, and the position of the second inversion delay element that has generated the second pulse signal in the second delay circuit 138a1-an, flip-flop 142a1-an, flip-flop 145a1-a6), The second time when the rising edge of the first pulse signal generated by the first inversion delay element becomes earlier than the rising edge of the second pulse signal generated by the second inversion delay element in the fourth time.
  • a third register for storing the number of counters of The rising edge of the first pulse signal generated by the first inversion delay element in the third time from the input of the second input signal (signal INB) is generated by the second inversion delay element.
  • a counter (counter 131) that counts the clock of the reference clock input to the detection result output circuit and stores the count by the time the pulse signal rises earlier than the rising edge of the pulse signal;
  • the detection result output circuit stores “the number of counters of the first counter, the number of counters of the second counter, and the second inversion that generated the second pulse signal at the second early rise time”
  • the position of the delay element in the second delay circuit and“ at the time of the third early rise,
  • the negative time difference between the input signal INA and the input signal INB can be calculated from the “number of clocks of the reference clock input to the detection result output circuit at the time of the fourth early rise”.
  • a circuit for digitizing a numerical value related to a time difference obtained from an output signal from the TDC circuit 50 can be added to the TDC circuit 50 of the first embodiment to configure a TDC circuit that outputs a digital signal.
  • an ADPLL All Digital Phase Locked Loop: all-digital PLL
  • FIG. 9 is a circuit diagram of the ADPLL 200 according to the third embodiment.
  • the ADPLL 200 includes an accumulator 210, a mixer and phase comparator 220, a loop filter 230, a DCO (Digitally Controlled Oscillator) 240, a TDC circuit 250, and a counter 260.
  • the accumulator 210 is a circuit that receives the reference clock 251, accumulates and adds the frequency setting word signal 211, and outputs a digital signal representing the reference phase according to the voltage.
  • the frequency setting word signal 211 has a voltage value related to the oscillation frequency of the DCO 240.
  • the mixer and phase comparator 220 is a digital signal representing the difference between the reference phase represented by the output signal from the TDC circuit 250 and the phase of the output signal of the DOC 240, and the digital representing the phase of the output signal of the DOC 240 from the counter 260.
  • This is a circuit that outputs to the loop filter 230 a phase error signal that controls the oscillation frequency of the output signal of the DOC 240 in accordance with the signal and the signal representing the reference phase.
  • the loop filter 230 removes harmonic components and noise included in the phase difference error signal and outputs a control signal to the DOC 240 in consideration of the control sensitivity of the DCO 240.
  • the counter 260 detects the phase of the output signal of the DCO 240 and outputs a digital signal corresponding to the phase of the output signal of the DCO 240 to the mixer and phase comparator 220.
  • the TDC circuit 250 compares the rising phase of the reference clock 251 with the rising phase of the output signal of the DCO 240, and outputs a digital signal corresponding to the phase difference, that is, the rising of the reference clock 251 A time difference from the rise of the output signal of the DCO 240 is detected, and a digital signal corresponding to the time difference is output to the mixer and phase comparator 220.
  • the TDC circuit 250 includes a TDC circuit 50 according to the first embodiment and a circuit that digitizes the result obtained by the TDC circuit 50.
  • the numerical value related to the time difference obtained by Equation (6) is obtained.
  • the TDC circuit 250 outputs a digital signal corresponding to each digit when expressed using the binary system.
  • the ADPLL circuit 200 of the third embodiment is An oscillation circuit (DOC240) for outputting an oscillation signal having an oscillation frequency corresponding to the input digital signal; An accumulator that cumulatively adds frequency setting words and outputs a signal representing the reference phase; A phase difference detection circuit (TDC circuit 250) that compares the phase of the oscillation signal with the phase of a reference clock and outputs a digital signal corresponding to the phase difference; A counter that detects a phase of the oscillation signal output by the oscillation circuit and outputs a signal obtained by digitizing the phase; A signal for controlling the oscillation frequency of the oscillation circuit in accordance with the digital signal corresponding to the phase difference output from the phase difference detection circuit and the signal obtained by digitizing the phase of the oscillation signal output from the oscillation circuit A phase comparator that outputs A filter circuit that removes harmonic components contained in the control signal output from the phase comparator and outputs a control signal obtained by changing the control signal to the oscillation circuit in accordance with the control sensitivity of the oscillation circuit.
  • DOC240 oscil
  • the TDC circuit 50 of the first embodiment it is possible to accurately detect the phase difference between the reference clock and the oscillation signal from the oscillator (DCO 240), that is, the time difference between the rise and fall of the logic. Further, by using the TDC circuit 50 according to the first embodiment, an ADPLL in which all of the PLL is configured by a digital circuit can be configured. In the ADPLL, the oscillation signal is obtained by the DCO 240 controlled by the digital signal, so that the phase noise of the DCO 240 is suppressed. This is because delay variations due to analog circuits are eliminated, and variations in signal generation and transmission are suppressed. Therefore, there is an effect of reducing the phase noise that affects the oscillation signal output from the ADPLL, that is, the clock obtained by dividing the reference clock.
  • a circuit for detecting a time difference between two pulse signals is relatively small, it is possible to provide a TDC circuit having a high resolution for detecting a time difference between two pulse signals.
  • first delay circuit 20 second delay circuit 11, 12, 13, 14, 15, 16 inverter 21, 22, 23, 24, 25, 26 inverter 30 first flip-flop train 31, 32, 33, 34 , 35, 36, 41, 42, 43, 44, 45, 46
  • Second flip-flop array 50 130 TDC circuit A61, A62 Counter A70, B80 Pulse width setting circuit 110, 140 Detection result output circuit 200

Abstract

　第１反転遅延素子を偶数個、ループ状に接続した第１遅延回路と、第２反転遅延素子を偶数個、ループ状に接続した第２遅延回路と、第１入力信号を受け、第１反転遅延素子から第１パルス信号を発生させる第１パルス信号駆動回路と、第２入力信号を受け、第２の反転遅延素子から第２パルス信号を発生させる第２パルス信号駆動回路と、第２反転遅延素子からの第４パルス信号によって、第１反転遅延素子からの第３パルス信号の論理をラッチする、複数の第１フリップフロップ回路と、第３パルス信号をカウントする第１カウンタと、第４パルス信号をカウントする第２カウンタと、第３パルス信号を、第４パルス信号によって、第１フリップフロップよってラッチし、第１フリップフロップがラッチした信号が第１の変化をした場合に、第１のカウンタのカウント数及び第２カウンタのカウント数を記憶する検出結果出力回路と、を備えることを特徴とするＴＤＣ回路。

Description

ＴＤＣ回路及びＡＤＰＬＬ回路
　パルス信号を用いて時間差の計測を行う回路に関する。
　無線通信装置において、ＲＦ回路はアナログ回路により構成され、ベースバンド回路はデジタル回路により構成されていた。しかし、アナログ回路は面積が大きく、消費電力も大きい。そこで、ＲＦ回路をデジタル回路で構成することが検討されており、ＲＦ信号を処理する上で重要なＰＬＬ（Phase Locked Loop）回路に対応する、ＡＤＰＬＬ（All Digitalphase Locked Loop: ディジタルフェーズロックドループ）回路が提案されている。
　ＡＤＰＬＬ回路において、２つの異なるクロックの位相差、すなわち、２つのパルス信号の論理の立ち上がり間の時間差を検出し、デジタル値であらわすＴＤＣ（Time-To-Digital Converter）回路の分解能を高めることが、課題の一つとなっている。
　ここで、２つのパルス信号の論理の立ち上がりの時間差は、以下のように検出する。まず、複数段の論理回路を連続して接続して構成された遅延回路に、一方のパルス信号を先に伝搬させる。次いで、上記の論理回路とは信号遅延時間が短い論理回路を連続して接続して構成された遅延回路に、時間差をおいて他方のパルス信号も伝搬させる。そこで、一方のパルス信号から伝搬したパルス信号の立ち上がりと、他方のパルス信号から伝搬したパルス信号の立ち上がりが一致するのが、何段目の論理回路にパルス信号が伝搬したときに起きるかによって、上記の時間差を判断することができる。なぜなら、一方のパルス信号が伝搬する論理回路の信号遅延時間と、他方のパルス信号が伝搬する論理回路の信号遅延時間との差と、一致した論理回路の段数との積が時間差と等しくなるからである。
　ここで、ＴＤＣ回路において、２つのパルス信号間の時間差を検出するための、パルス信号を伝搬させる遅延回路を構成するのに、論理回路を直列に接続して構成すると、遅延回路は大規模となる。
　そこで、パルス信号の伝搬が連続して起きるように、反転論理を出力する論理回路を奇数段、ループ状に接続して、遅延回路を構成すると、遅延回路は小規模になる（特許文献１参照。）。少数段の反転論理を出力する論理回路によってループ状の遅延回路を構成する場合、一方のパルス信号によってループ状の遅延回路に発生した発振クロックのパルス周期と、他方のパルス信号によって他方のループ状の遅延回路に発生した発振クロックのパルス周期との差と、双方の発振クロックの立ち上がりが一致したときのクロックのカウント数との積が、一方のパルス信号の入力時期と、他方のパルス信号の入力時期との時間差と等しくなる。
　ここで、発振クロックの周期の差は、ループ状の遅延回路の信号遅延時間を変化させて形成することになる。発振クロックの周期は、複数の遅延回路の信号遅延時間の和に応じて決まるからである。そうすると、信号遅延時間の変化を非常に小さくしない限り、発振クロックの周期の差を小さくすることは困難である。
　また、一方の発振クロックの立ち上がりから、他方の発振クロックの立ち上がりを検出するため、発振クロックの周期の差を、フリップフロップの反応時間より、小さくすることができない。従って、双方の発振クロックの周期の時間差により、入力信号の時間差を検出するため、検出の精度は上がらない。
　なお、双方の発振クロックの立ち上がりにより、入力信号の時間差を検出するのは以下の理由による。発振クロック信号が発生しているループ状の遅延回路において、一つの反転論理を出力する論理回路（例えばインバータ）について着目すると、奇数段でループ状の遅延回路は構成されているため、そのインバータが出力する信号の論理は立ち上がりと、立ち下がりとを繰り返すことになる。しかし、論理の立ち上がりから立ち下がりまでの期間は、１周期の半分とは限らない。そのため、双方の発振クロックの立ち上がり時期の差を、一方の発振クロックの立ち上がりと他方の発振クロックの立ち下がりから検出することができないからである。
　上記のように、反転論理を出力する論理回路を、ループ状に接続して形成した遅延回路によって時間差を検出するＴＤＣ回路の分解能を高めることは困難である。
特表２００５－５２１０５９号
　本発明の課題は、一方の入力信号に起因するパルス信号が伝搬する遅延回路、他方の入力信号に起因するパルス信号が伝搬する遅延回路を用いて、一方の入力信号の入力時期と、他方の入力信号の入力時期の時間差を精度よく検出するＴＤＣ回路を提供することである。
　上記の課題を解決するため、
　入力される信号の論理を反転させた信号を、第1の信号遅延時間後に、出力する第１の反転遅延素子を偶数個、ループ状に直列接続して形成された第１の遅延回路と、
　入力される信号の論理を反転させた信号を、前記第1の信号遅延時間とは異なる第２の信号遅延時間後に、出力する第２の反転遅延素子を偶数個であって、前記第１の反転遅延素子と同数、ループ状に直列接続して形成された第２の遅延回路と、
　第１の入力信号を受け、前記第１の反転遅延素子のいずれかから第１パルス信号を発生させる第１パルス信号駆動回路と、
　第２の入力信号を受け、前記第２の反転遅延素子のいずれかから第２パルス信号を発生させる第２パルス信号駆動回路と、
　前記第２パルス信号又は前記第２パルス信号に起因して発生した前記第２の反転遅延素子からのパルス信号を含む第４パルス信号によって、前記第２の反転遅延素子それぞれに対応する前記第１の反転遅延素子が出力する前記第１のパルス信号又は前記第１パルス信号に起因して発生した前記第１の反転遅延素子からのパルス信号を含む第３パルス信号の論理をラッチする、複数の第１フリップフロップ回路と、
　第１の反転遅延素子のいずれか一つが発生する第３パルス信号をカウントする第１のカウンタと、
　第２の反転遅延素子のいずれか一つが発生する第４パルス信号をカウントする第２のカウンタと、
　前記第３パルス信号を、前記第４パルス信号によって、前記複数の第１フリップフロップのそれぞれによってラッチしたときに、前記複数の第１フリップフロップのいずれかがラッチした信号が論理”Ｌ”から論理”Ｈ”へ第１の変化をしたときに、前記第１のカウンタのカウンタ数及び前記第２のカウンタのカウント数を記憶する検出結果出力回路と、を備えることを特徴とするＴＤＣ回路。
　本発明によれば、一方の入力信号に起因するパルス信号が伝搬する遅延回路、他方の入力信号に起因するパルス信号が伝搬する遅延回路を用いて、一方の入力信号の入力時期と、他方の入力信号の入力時期の時間差を精度よく検出するＴＤＣ回路を提供することができる。
図１は実施例１のＴＤＣ回路５０を示す。 図２は、インバータ１１を構成するインバータ９０の回路図を示す。 図３は、パルス幅設定回路Ａ７０の動作を説明する図である。 図４は、ＴＤＣ回路５０による時間間隔の計測原理を説明する図である。 図５は、第１のフリップフロップ列３０及び第２のフリップフロップ列４０の動作について説明する図である。 図６Ａ、Ｂは第１のフリップフロップ列３０を構成するフリップフロップ３１から３６までにメタステーブル状態が発生したときの処理を説明する図である。 図７は、検出結果出力回路１１０を示す図である。 図８Ａ、図８Ｂは、実施例２のＴＤＣ回路１３０の回路図及び動作説明図である。 図９は実施例３のＡＤＰＬＬ２００の回路図を示す。
　本発明は、以下に説明する実施例に対し、当業者が想到可能な、設計上の変更が加えられたもの、及び、実施例に現れた構成要素の組み換えが行われたものも含む。また、本発明は、その構成要素が同一の作用効果を及ぼす他の構成要素へ置き換えられたもの等も含み、以下の実施例に限定されない。
　図１は実施例１のＴＤＣ回路５０を示す。ＴＤＣ回路５０は、エッジ検出回路５１、及び、検出結果出力回路１１０を備える。ここで、実施例１のＴＤＣ回路５０は、入力信号ＩＮＡと入力信号ＩＮＢ間の入力時期に対する時間差がプラスであるときに、その時間差を計測するＴＤＣ回路である。なお、ここで、時間差がプラスであるとは、入力信号ＩＮＡが、入力信号ＩＮＢより後に入力される場合をいう。
　エッジ検出回路５１は、第１の遅延回路１０、第２の遅延回路２０、第１のフリップフロップ列３０、第２のフリップフロップ列４０、カウンタＡ６１、カウンタＢ６２、パルス幅設定回路Ａ７０、パルス幅設定回路Ｂ８０から構成されている。
　第１の遅延回路１０は、インバータ１１、インバータ１２、インバータ１３、インバータ１４、インバータ１５、インバータ１６を備える。そして、インバータ１１の出力信号をインバータ１２が受け、インバータ１２の出力信号をインバータ１３が受け、インバータ１３の出力信号をインバータ１４が受け、インバータ１４の出力信号をインバータ１５が受け、インバータ１５の出力信号をインバータ１６が受け、インバータ１６の出力信号をインバータ１１が受ける。すなわち、インバータ１１、１２、１３、１４、１５、１６はリング状に直列に接続されている。そして、インバータ１１、１２、１３、１４、１５、１６に入力信号が入力されてから、出力信号が出力されるまでの信号遅延時間はほぼ同様であることが望ましい。第１の遅延回路１０は、上記のように６個のインバータから構成されているが、構成個数はそれだけに限られず、偶数のインバータから構成されていればよい。なお、後述するように、第１の遅延回路１０においては、信号間の時間間隔がＴｆとなる、パルス信号が連続的に発生する。
　インバータ１１は、入力端子ＸＲＳＴａを備え、入力端子ＸＲＳＴａに論理”Ｈ”の信号を入力されると、２つの相補な入力信号を入力とし、それらの反転論理を有する相補な出力信号を出力するインバータである。インバータ１１は、さらに入力端子ＸＲＳＴａに論理”Ｌ”の信号を入力されると、入力信号に関わらず、一方は論理”Ｈ”、他方は論理”Ｌ”の出力信号を出力するインバータである。なお、図２によって、後にインバータ１１を構成するインバータを、詳細に説明する。
　インバータ１２、１３、１４、１５、及び、１６もインバータ１１と同様な機能を有する。
　第２の遅延回路２０は、インバータ２１、インバータ２２、インバータ２３、インバータ２４、インバータ２５、インバータ２６を備える。インバータ２１、２２、２３、２４、２５、２６はリング状に直列に接続されている。第２の遅延回路２０は、上記のように６個のインバータから構成されているが、構成個数はそれだけに限られず、偶数のインバータから構成されていればよい。ただし、第２の遅延回路２０を構成するインバータの数は、第１の遅延回路１０を構成するインバータの数と同数である。そして、インバータ２１、２２、２３、２４、２５、２６に入力信号が入力されてから、出力信号が出力されるまでの信号遅延時間はほぼ同様であることが望ましい。なお、インバータ１１、１２、１３、１４、１５、１６とインバータ２１、２２、２３、２４、２５の信号遅延時間を比較すると、インバータ２１、２２、２３、２４、２５の信号遅延時間のほうが長い。インバータ２１、２２、２３、２４、２５、及び、２６もインバータ１１と同様な機能を有する。なお、後述するように、第２の遅延回路２０においては、信号間の時間間隔がＴｓとなる、パルス信号が連続的に発生し、第１の遅延回路１０のパルス信号間の間隔Ｔｆより、Ｔｓは長い。なお、第１の遅延回路１０におけるパルス信号の時間間隔と、第２の遅延回路２０におけるパルス信号の時間間隔とが異なるのは、それぞれの遅延回路を構成するインバータの信号遅延時間が異なるため、信号がインバータ６段分を伝搬するのに要する時間、すなわち、１周期を決めている時間が異なるものとなるからである。
　第１のフリップフロップ列３０は、フリップフロップ３１、フリップフロップ３２、フリップフロップ３３、フリップフロップ３４、フリップフロップ３５、及び、フリップフロップ３６を備える。フリップフロップ３１は、Ｄ（データ）端子と、ＣＬＫ（クロック）端子と、Ｑ（出力データ）端子とを有し、ＣＬＫ端子への入力信号に論理”Ｌ”から論理”Ｈ”への論理の立ち上がりがあると、Ｄ端子への入力信号の論理をラッチし、ラッチした信号をＱ端子から出力信号として出力する、Ｄ型フリップフロップである。なお、上記のＤ型フリップフロップのＤ端子、Ｑ端子、ＣＬＫ端子それぞれが相補信号を受ける機能を有する。すなわち、Ｄ端子はＤ端子、ＸＤ端子からなり、Ｑ端子はＱ端子、ＸＱ端子からなり、ＣＬＫ端子はＣＬＫ端子、ＸＣＬＫ端子からなっている。
　なお、フリップフロップ３２、フリップフロップ３３、フリップフロップ３４、フリップフロップ３５、及び、フリップフロップ３６も同様なＤ型フリップフロップである。
　フリップフロップ３１は、Ｄ端子によってインバータ１１からの出力信号を受け、ＣＬＫ端子によってインバータ２１からの出力信号を受け、フリップフロップ４１のＣＬＫ端子及びフリップフロップ４６のＤ端子に向けＱ端子から出力信号を出力する。
　フリップフロップ３２は、Ｄ端子によってインバータ１２からの出力信号を受け、ＣＬＫ端子によってインバータ２２からの出力信号を受け、フリップフロップ４２のＣＬＫ端子及びフリップフロップ４１のＤ端子に向けＱ端子から出力信号を出力する。
　フリップフロップ３３は、Ｄ端子によってインバータ１３からの出力信号を受け、ＣＬＫ端子によってインバータ２３からの出力信号を受け、フリップフロップ４３のＣＬＫ端子及びフリップフロップ４２のＤ端子に向けＱ端子から出力信号を出力する。
　フリップフロップ３４は、Ｄ端子によってインバータ１４からの出力信号を受け、ＣＬＫ端子によってインバータ２４からの出力信号を受け、フリップフロップ４４のＣＬＫ端子及びフリップフロップ４３のＤ端子に向けＱ端子から出力信号を出力する。
　フリップフロップ３５は、Ｄ端子によってインバータ１５からの出力信号を受け、ＣＬＫ端子によってインバータ２５からの出力信号を受け、フリップフロップ４５のＣＬＫ端子及びフリップフロップ４４のＤ端子に向けＱ端子から出力信号を出力する。
　フリップフロップ３６は、Ｄ端子によってインバータ１６からの出力信号を受け、ＣＬＫ端子によってインバータ２６からの出力信号を受け、フリップフロップ４６のＣＬＫ端子及びフリップフロップ４５のＤ端子に向けＱ端子から出力信号を出力する。
　なお、フリップフロップ３１から３６までは信号Ｘｒｓｔによりリセットされる。
　第２のフリップフロップ列４０は、フリップフロップ４１、フリップフロップ４２、フリップフロップ４３、フリップフロップ４４、フリップフロップ４５、及び、フリップフロップ４６を備える。フリップフロップ４１から４６までは信号Ｘｒｓｔによりリセットされる。フリップフロップ４１、４２、４３、４４、４５、及び、４６もフリップフロップ３１と同様なＤ型フリップフロップである。なお、フリップフロップ４１、４２、４３、４４、４５、及び、４６のＤ端子及びＣＬＫ端子への入力信号はフリップフロップ３１、３２、３３、３４、３５、３６からの出力信号であるが、詳細は上記に記載されているので、省略する。なお、第１のフリップフロップ列３０及び第２フリップフロップ列４０の動作については、図５を用いて説明する。
　カウンタＡ６１は、インバータ１６から出力される相補信号を受け、正論理の信号の論理が”Ｌ”から”Ｈ”へ立ち上がったときにカウントアップするカウンタである。
　カウンタＢ６２は、インバータ２６から出力される相補信号を受け、正論理の信号の論理が”Ｌ”から”Ｈ”へ立ち上がったときにカウントアップするカウンタである。
　パルス幅設定回路Ａ７０はフリップフロップ７１、インバータ７２、ＮＡＮＤ７３、パルス発生回路７４、及び、信号ＩＮＡが入力される入力端子を備える。
　フリップフロップ７１のＤ端子には論理”Ｈ”の信号が入力されている。フリップフロップ７１のＣＬＫ端子には、インバータ１３から出力される信号が入力される。フリップフロップ７１のＰＲ端子にはパルス発生回路７４からの出力信号が入力される。
　インバータ７２はフリップフロップ７１のＱ端子から出力される出力信号が入力される。
　ＮＡＮＤ７３の一方の入力端子にはインバータ７２からの出力信号が入力される。ＮＡＮＤ７３の他方の入力端子には信号ＩＮＡが入力される。ＮＡＤＮ７３の出力信号はインバータ１１の入力端子ＸＲＳＴａに入力される。
　パルス幅設定回路Ａ７０の動作については、図３を参照しながら、後に詳細に説明する。
　パルス幅設定回路Ｂ８０は、フリップフロップ８１、インバータ８２、ＮＡＮＤ８３、パツス発生回路８４、及び、信号ＩＮＢが入力される入力端子を備える。
　フリップフロップ８１のＤ端子には論理”Ｈ”の信号が入力されている。フリップフロップ８１のＣＬＫ端子には、インバータ２３から出力される信号が入力される。フリップフロップ８１のＰＲ端子にはパルス発生回路８４からの出力信号が入力される。
　インバータ８２はフリップフロップ８１のＱ端子から出力される出力信号が入力される。
　ＮＡＮＤ８３の一方の入力端子にはインバータ８２からの出力信号が入力される。ＮＡＮＤ８３の他方の入力端子には信号ＩＮＢが入力される。ＮＡＤＮ８３の出力信号はインバータ２１の入力端子ＸＲＳＴａに入力される。
　検出結果出力回路１１０は、カウンタＡ６１のカウント数を２進法で表したときの各ビットに対応するｎ本の信号（ｎは正の整数）、カウンタＡ６２のカウント数を２進法で表したときの各ビットに対応するｍ本の信号（ｍは正の整数）、基準ＣＬＫ（基準クロック）、カウント開始エッジ信号として使用される信号ＩＮＢ、フリップフロップ３２のＱ端子からの信号Ｑ１と、フリップフロップ４１、４２、４３、４４、４５、４６のＱ端子からの信号ＱＱ１、ＱＱ２、ＱＱ３、ＱＱ４、ＱＱ５、ＱＱ６を入力信号として受ける。また、エッジ検出回路１１０は、基準ＣＬＫ（基準クロック）カウント数Ｎｒｅｆを２進法で表したときの各ビットに対応する論理を有するＳ（ｓは正の整数）本の信号、第１の遅延回路１０及び第２の遅延回路２０への信号Ｘｒｓｔ、カウントＡ６１から出力される１回目検出のときの周回数１ｓｔＣＡを２進法で表したときの各ビットに対応する論理を有する複数本の信号、カウントＡ６１から出力される２回目検出のときの周回数２ｎｄＣＡを２進法で表したときの各ビットに対応する論理を有する複数本の信号、カウントＢ６２から出力される１回目検出のときの周回数１ｓｔＣＢを２進法で表したときの各ビットに対応する論理を有する複数本の信号、カウントＢ６２から出力される２回目検出のときの周回数２ｎｄＣＢを２進法で表したときの各ビットに対応する論理を有する複数本の信号、カウントＢ６２から出力される２回目検出のときの校正用周回数３ｉｒｄＣＢを２進法で表したときの各ビットに対応する論理を有する複数本の信号、１回目検出のときのインバータの位置が何番目であったかを２進法の数（１ｓｔＱＱ１ｄｔ－１ｓｔＱＱ６ｄｔ）で表したときの各ビットに対応する論理を有する信号、２回目検出のときのインバータの位置が何番目であったかを２進法の数（２ｎｄＱＱ１ｄｔ－２ｎｄＱＱ６ｄｔ）で表したときの各ビットに対応する論理を有する信号を出力する。
　すなわち、検出結果出力回路１１０は、式（１）において、信号ＩＮＡ及び信号ＩＮＢ間の時間差を求めるのに必要な、２進法で表した数値を、カウンタＡ６１、カウンタＡ６２、フリップフロップ３２、フリップフロップ４１、４２、４３、４４、４５、４６からの信号から得る回路である。なお、詳細動作については、図７を用いて説明する。
　図２は、インバータ１１を構成するインバータ９０の回路図を示す。インバータ９０はＰ型ＭＯＳトランジスタ９１、９２、９３、９４、９５、及び、Ｎ型ＭＯＳトランジスタ９６、９７、９８、９９、１００、１０１、１０２とを備える。
　Ｐ型ＭＯＳトランジスタ９１は、高電位電源Ｖｃｃと接続するソース、Ｐ型ＭＯＳトランジスタ９４のソースと接続するドレイン、信号ＲＳＴを受けるゲートを備える。
　Ｐ型ＭＯＳトランジスタ９２は、高電位電源Ｖｃｃと接続するソース、Ｎ型ＭＯＳトランジスタ９８のドレインと接続するドレイン、入力信号Ｘｒｓｔを受ける入力端子ＸＲＳＴａに接続するゲートを備える。なお、Ｎ型ＭＯＳトランジスタ９８のドレインは、出力信号端子ＯＰ、Ｐ型ＭＯＳトランジスタ９５のドレイン、Ｎ型ＭＯＳトランジスタ９９のドレイン、及び、Ｎ型ＭＯＳトランジスタ９７のゲートに接続している。
　Ｐ型ＭＯＳトランジスタ９３は、高電位電源Ｖｃｃと接続するソース、Ｐ型ＭＯＳトランジスタ９５のソースと接続するドレイン、信号ＲＳＴを受けるゲートを備える。
　Ｐ型ＭＯＳトランジスタ９４は、Ｐ型ＭＯＳトランジスタ９１のドレインと接続するソース、Ｎ型ＭＯＳトランジスタ９６のドレインと接続するドレイン、入力信号端子ＩＰを受けるゲートを備える。なお、Ｎ型ＭＯＳトランジスタ９６のドレインは、出力信号端子ＯＭ、Ｎ型ＭＯＳトランジスタ１０１のドレイン、Ｎ型ＭＯＳトランジスタ９７のドレイン、及び、Ｎ型ＭＯＳトランジスタ９８のゲートに接続している。
　Ｐ型ＭＯＳトランジスタ９５は、Ｐ型ＭＯＳトランジスタ９３のドレインと接続するソース、Ｎ型ＭＯＳトランジスタ９９のドレインと接続するドレイン、入力信号端子ＩＭを受けるゲートを備える。
　Ｎ型ＭＯＳトランジスタ９６は、Ｎ型ＭＯＳトランジスタ１００のドレインと接続するソース、Ｐ型ＭＯＳトランジスタ９４のドレインと接続するドレイン、入力信号端子ＩＰと接続するゲートを備える。
　Ｎ型ＭＯＳトランジスタ９７は、Ｐ型ＭＯＳトランジスタ９４のドレインと接続するドレイン、グランド電位Ｖｓｓと接続するソース、Ｐ型ＭＯＳトランジスタ９２のドレインと接続するゲートを備える。
　Ｎ型ＭＯＳトランジスタ９８は、Ｐ型ＭＯＳトランジスタ９５のドレインと接続するドレイン、グランド電位Ｖｓｓと接続するソース、Ｎ型ＭＯＳトランジスタ１０１のドレインと接続するゲートを備える。
　Ｎ型ＭＯＳトランジスタ９９は、Ｐ型ＭＯＳトランジスタ９５のドレインと接続するドレイン、Ｎ型ＭＯＳトランジスタ１０２と接続するソース、出力端子ＩＭと接続するゲートを備える。
　Ｎ型ＭＯＳトランジスタ１００は、Ｎ型ＭＯＳトランジスタ９６のソースと接続するドレイン、グランド電位Ｖｓｓと接続するソース、入力端子ＸＲＳＴａと接続するゲートを備える。
　Ｎ型ＭＯＳトランジスタ１０１は、Ｎ型ＭＯＳトランジスタ９６のドレインと接続するドレイン、グランド電位Ｖｓｓと接続するソース、信号ＲＳＴと接続するゲートを備える。
　Ｎ型ＭＯＳトランジスタ１０２は、Ｎ型ＭＯＳトランジスタ９９のソースと接続するドレイン、グランド電位Ｖｓｓと接続するソース、入力端子ＸＲＳＴａと接続するゲートを備える。
　インバータ１０３は、入力信号Ｘｒｓｔを入力端子ＸＲＳＴａに受け、その論理を反転させた信号ＲＳＴを出力する。
　上記より、インバータ９０は、入力信号Ｘｒｓｔの論理が”Ｈ”であるときは、相補信号を入力端子ＩＰ及び入力端子ＩＭにより受け、その論理を反転させた出力信号を出力端子ＯＰ及び出力端子ＯＭを出力する。Ｐ型ＭＯＳトランジスタ９１、９３は高電位ＶｃｃをＰ型ＭＯＳトランジスタ９４、９５に供給し、Ｎ型ＭＯＳトランジスタ１００、１０２はグランド電位ＶｓｓをＮ型ＭＯＳトランジスタ９６、９９に供給するからである。また、インバータ９０は、入力信号Ｘｒｓｔの論理が”Ｌ”であるときは、入力端子ＩＰ、ＩＭから入力される信号の論理に関わらず、出力端子ＯＭから論理”Ｌ”の信号を出力し、出力端子ＯＰから論理”Ｈ”の信号を出力する。
　図３は、パルス幅設定回路Ａ７０の動作を説明する図である。なお、パルス幅設定回路Ｂ８０の動作とパルス幅設定回路Ａ７０の動作は同様である。
　信号ＩＮＡはＮＡＮＤ７３の一方の入力端子に入力されている。時刻Ｔ１に信号ＩＮＡの論理が論理”Ｌ”から論理”Ｈ”に立ち上がる。
　フリップフロップ７１はＰＲ（プリセット）端子付きのＤ型フリップフロップである。そこで、時刻Ｔ２において、フリップフロップ７１は、パルス発生回路７４からのパルス信号をＰＲ端子で受けると、論理”Ｌ”の信号をＱ端子より出力する。
　インバータ７２はフリップフロップ７１のＱ端子から出力される信号の反転信号を出力する。そこで、時刻Ｔ２において、インバータ７２は、Ｑ端子より論理”Ｌ”の信号を受けると、論理”Ｈ”の信号をＮＡＮＤ７３の他方の入力端子に出力する。
　ＮＡＮＤ７３は一方の端子から入力された信号と、他方の端子から入力された信号の論理積をとり、その論理を反転させた信号をインバータ１１の入力端子ＸＲＳＴａに出力する。そこで、時刻Ｔ２において、インバータ７２は論理”Ｈ”の信号を出力し、信号ＩＮＡが論理”Ｈ”であるから、ＮＡＤＮ７３がインバータ１１へ出力する信号の論理は、論理”Ｈ”から論理”Ｌ”へ変化する。
　そうすると、時刻Ｔ２以前において、インバータ１１の出力端子ＯＰは、入力端子ＸＲＳＴａに論理”Ｈ”の信号を受けている間は、入力信号の反転論理を有する信号を出力する。すなわち、時刻Ｔ２以前において、インバータ１１は、論理”Ｌ”の信号を出力する。時刻Ｔ２において、入力端子ＸＲＳＴａに論理”Ｌ”の信号を受けると、インバータ１１の出力端子ＯＰは、入力信号の論理に関わらず、論理”Ｈ”の信号を出力する。
　そこで、インバータ１１の出力端子ＯＰからの論理”Ｈ”の信号をインバータ１２が受けて、時刻Ｔ３において、インバータ１２の出力端子ＯＰからは論理”Ｌ”の信号が出力される。
　次いで、インバータ１２の出力端子ＯＰからの論理”Ｌ”の信号をインバータ１３が受けて、時刻Ｔ４において、インバータ１３の出力端子ＯＰからは論理”Ｈ”の信号が出力される。
　なお、インバータ１３、１５については、入力端子ＸＲＳＴａに論理”Ｈ”の信号が入力されている。また、インバータ１２、１４、１６については、検出結果出力回路１１０が出力する信号Ｘｒｓｔが入力端子ＸＲＳＴａに接続されている。信号Ｘｒｓｔの論理は、１回目の検出、２回目の検出のときには論理”Ｈ”であるが、３回目の検出終了後に論理”Ｌ”となる。
　そうすると、時刻Ｔ４において、インバータ１３の出力端子ＯＰからの信号が論理”Ｌ”から論理”Ｈ”へ立ち上がると、フリップフロップ７１はＣＬＫ端子における論理の立ち上がりを受けて、Ｑ端子から出力する信号の論理は論理”Ｌ”から論理”Ｈ”に立ち上がる。次いで、インバータ７２が出力する信号の論理は論理”Ｈ”から論理”Ｌ”に立ち下がり、ＮＡＮＤ７３が出力する信号の論理は論理”Ｌ”から論理”Ｈ”に立ち上がる。
　その結果、インバータ１１は入力端子ＸＲＳＴａに論理”Ｈ”の信号を受けることになり、入力信号の反転論理を有する信号を出力する。すなわち、時刻Ｔ５において、インバータ１１は、論理”Ｌ”の信号を出力する。
　ここで、インバータ１１の入力端子ＸＲＳＴａに論理”Ｈ”の信号Ｘｒｓｔが入力されなかったとしたならば、インバータ１６の出力信号、すなわち、インバータ１１の入力信号が時刻Ｔ７に論理”Ｌ”となるため、インバータ１１は論理”Ｈ”の信号を出力し続けることになる。その結果、インバータ１１からインバータ１６までのインバータの数は６個なので、インバータ１１からインバータ１６までが出力する信号の論理は固定となる。
　しかし、時刻Ｔ５において、すなわち、インバータ１６の論理が論理”Ｌ”となる前に、インバータ１１が入力端子ＸＲＳＴａに論理”Ｈ”の信号を受けて、その出力信号の論理が変化すると、時刻Ｔ２において発生したインバータ１１の論理変化を、時刻Ｔ５において発生したインバータ１１の論理変化が追っかけて、インバータ列（インバータ１１からインバータ１６まで）を伝搬することになる。その結果、ループ上に接続されているインバータ列が偶数のインバータから構成されている場合でも、インバータ列内のインバータが出力信号の論理が固定しない。
　次いで、インバータ１３の出力端子ＯＰからの論理”Ｈ”の信号をインバータ１４が受けて、時刻Ｔ５において、インバータ１４の出力端子ＯＰからは論理”Ｌ”の信号が出力される。
　次いで、インバータ１４の出力端子ＯＰからの論理”Ｌ”の信号をインバータ１５が受けて、時刻Ｔ６において、インバータ１５の出力端子ＯＰからは論理”Ｈ”の信号が出力される。
　次いで、インバータ１５の出力端子ＯＰからの論理”Ｈ”の信号をインバータ１６が受けて、時刻Ｔ７において、インバータ１６の出力端子ＯＰからは論理”Ｌ”の信号が出力される。すなわち、インバータ１６から出力される信号の論理が論理”Ｈ”から論理”Ｌ”に立ち下がるので、パルス発生回路７４は、フリップフロップ７１のＰＲ端子に向け、パルス信号を出力する。なお、インバータ１６の出力端子ＯＰは時刻Ｔ９において、論理”Ｌ”から論理”Ｈ”に立ち上がる信号を出力する。インバータ１１が時刻Ｔ５において、出力した論理”Ｌ”の信号が伝搬したためである。そうすると、カウンタ回路Ａ６１はインバータ１６の出力端子ＯＰからの信号が論理”Ｌ”から論理”Ｈ”に立ち上がることに応じてカウントアップする。
　その結果、インバータ１１のＸＳＲＴ端子が論理”Ｌ”の信号を受けることになり、時刻Ｔ８において、インバータ１１の出力端子ＯＰからは論理”Ｈ”の信号が出力される。
　その後、上記の動作を、インバータ１１からインバータ１６まで、及び、パルス幅設定回路Ａ７０は繰り返すので、インバータ１１の出力端子ＯＰ、ＯＭから、パルス信号は繰り返し出力される。その結果、インバータ１１からインバータ１６までには、Ｔ８からＴ９までの期間、Ｔ９からＴ１０までの期間に示すように、インバータ１１からインバータ１６までの信号伝搬期間で決定される一定周期で論理”Ｈ”、論理”Ｌ”を繰り返すクロック信号が発生する。また、インバータ１１の出力端子ＯＰ、ＯＭから出力される信号の論理”Ｈ”の期間は、インバータ１１からインバータ１３まで、及びパルス幅設定回路Ａ７０を信号が伝搬する期間で決定される。その結果、論理”Ｈ”の期間を決定するインバータの段数が１周期の期間を決定するインバータの段数の半分となるため、インバータ１１から出力される信号の論理”Ｈ”の期間、及び、論理”Ｌ”の期間はほぼ等しいものとなる。
　以上より、第１の遅延回路１０において、時間間隔がＴ１０からＴ１２、すなわち、Ｔｆとなるパルス信号であって、パルス幅が時間間隔Ｔ１０からＴ１２までの約半分となるパルス信号が発生する。また、同様に、第２の遅延回路２０においても、時間間隔がＴｓであり、また、パルス幅が約その半分のパルス信号が発生する。
　図４は、ＴＤＣ回路５０による時間間隔の計測原理を説明する図である。そこで、第１の遅延回路１０への入力信号ＩＮＡの論理”Ｈ”から論理”Ｌ”への立ち上がりと、第２の遅延回路２０への入力信号ＩＮＢの論理”Ｈ”から論理”Ｌ”の立ち上がりとの時間間隔を測定する場合を例にとって、以下、計測原理を説明する。
　ここで、図４に示すように、第１の遅延回路１０を構成するインバータ１１から出力される、パルス間隔Ｔｆのパルス信号により、第１の遅延回路１０において、周期Ｔｆのクロック信号が発生する。また、第２の遅延回路２０を構成するインバータ２１から出力されるパルス信号により、第２の遅延回路２０において、周期Ｔｓのパルス信号が伝搬する。
　そこで、図４の最初の段に示すように、入力信号ＩＮＡの論理”Ｈ”から論理”Ｌ”の立ち上がり後、ある時間の経過後、入力信号ＩＮＢの論理”Ｈ”から論理”Ｌ”の立ち上がりがあったとする。そして、カウンタＡ６１及びカウンタＢ６２のカウント数が０であるとき、すなわち、入力信号ＩＮＡ、ＩＮＢの入力により発生するパルス信号がカウンタ回路Ａ６１、Ｂ６２に達しない前の期間において、４段目のインバータ２４がパルス信号を出力する時刻より、４段目のインバータ１４がパルス信号を出力する時刻が遅く、５段目のインバータ１５がパルス信号を出力する時刻より、５段目のインバータ２５がパルス信号を出力する時刻が早いとする。すなわち、最初のパルス信号の周回において、第２の遅延回路２０を走るパルス信号間の間隔が長いため、４段目のインバータと５段目のインバータの間で、第１の遅延回路１０を走るパルス信号が第２の遅延回路２０を走るパルス信号の発生時期が逆転したとする。
　その後、図４の次の段に示すように、カウンタ回路Ａ６１、カウンタ回路Ｂ６２のカウント数が１であるとき、すなわち、第１の遅延回路１０において発生したパルス信号及び第２の遅延回路２０において発生したパルス信号が第１周回にあるとき、第１の遅延回路１０中のパルス信号は、第２の遅延回路２０中のパルス信号に比較し、少しづつ早めに立ち上がるようになる。第２の遅延回路２０中のパルス信号間の間隔が長いためである。
　次いで、図４の最終の段に示すように、カウンタ回路Ａ６１のカウント数はｋ、及びカウンタ回路Ｂ６２のカウント数は（ｋ＋１）であるとき、すなわち、入力信号ＩＮＡ、ＩＮＢの入力により発生するパルス信号がカウンタ回路Ａ６１においてｋ周回目、カウンタ回路Ｂ６２において（ｋ＋１）周回目に入った時において、３段目のインバータ２３がパルス信号を出力する時刻より、３段目のインバータ１３がパルス信号を出力する時刻が遅く、４段目のインバータ１４がパルス信号を出力する時刻より、４段目のインバータ２４がパルス信号を出力する時刻が速いとする。すなわち、第１の遅延回路１０中のパルス信号のｋ周回において、３段目のインバータと４段目のインバータの間で、第１の遅延回路１０中を走るパルス信号が第２の遅延回路２０中を走るパルス信号に対して早く立ち上がったとする。
　ここで、第１の遅延回路１０のパルス信号間の周期をＴｆ、第２の遅延回路２０のパルス信号間の周期をＴｓとする。次いで、第２の遅延回路２０のパルス信号間の周期をＴｓが長いために、第１回目に、Ｃ周回した第１の遅延回路１０中を走るパルス信号が第２の遅延回路２０中を走るパルス信号より早く立ち上がることとなったときに、そのパルス信号を発生しているインバータの位置をＡとする。さらに、第２回目に、Ｄ周回した第１の遅延回路１０中を走るパルス信号が第２の遅延回路２０中を走るパルス信号より早く立ち上がることとなったときに、そのパルス信号を発生しているインバータの位置をＢとする。さらに、ｋ＝（Ｄ－Ｃ）とすると、第２の遅延回路２０中のインバータのパルス信号間の周期が長いため、第２の遅延回路２０中のパルス信号に対して、第１の遅延回路１０中のパルス信号が早く立ち上がるようになるためには、第１の遅延回路１０中のパルス信号のほうが１周多くループをまわることになるため、次の式（１）の関係式が成立する。
（６ｋ－Ａ＋Ｂ）Ｔｓ＝（６（ｋ＋１）－Ａ＋Ｂ）Ｔｆ―――式（１）
　Ｔｆ＝Ｔｓ－Δｔとすると、さらに、式（１）から式（２）が導かれる。
（６ｋ－Ａ＋Ｂ）Ｔｓ＝（６（ｋ＋１）－Ａ＋Ｂ）×（Ｔｓ－Δｔ）―――式（２）
　そうすると、式（３）が導かれる。
　Δｔ＝６Ｔｓ／（６ｋ＋６－Ａ＋Ｂ）――――式（３）
　さらに、入力信号ＩＮＡの論理の立ち上がりと入力信号ＩＮＢの論理の立ち上がりとの時間差ＴＴは次の式より表される。
　ＴＴ＝Ａ×Δｔ―――――――式（４）
　上記の実例では、最初の周回において５段目のインバータで、１回目に、第１の遅延回路１０のパルス信号が早く立ち上がることとなった後、第１の遅延回路１０におけるｋ＋１周回目のパルス信号を、第２の遅延回路２０におけるパルス信号が再び、ｋ周回して、４段目のインバータにおいて第１の遅延回路１０のパルス信号が早く立ち上がることとなるため、式（３）は式（３Ａ）となる。
　Δｔ＝６Ｔｓ／（６ｋ＋５）――――式（３Ａ）
　以上より、第１の遅延回路１０において発生するパルス信号のパルス間隔Ｔｆと、第２の遅延回路２０において発生するパルス信号のパルス間隔Ｔｓとの差が式（３）により、与えられる。また、図４に示す例では、インバータ５段分を通過することにより、入力信号ＩＮＡから発生したパルス信号が、入力信号ＩＮＢから発生したパルス信号より、早く立ち上がることになるため、式（３Ａ）より入力信号ＩＮＡの論理の立ち上がりと入力信号ＩＮＢの論理の立ち上がりとの時間差は式（４）より、５×Δｔ＝３０Ｔｓ／（６ｋ＋５）となる。
　ここで、時間間隔Ｔｓは基準クロックにより測定することになるが、その測定方法は、図７を用いて説明する。
　図５は、第１のフリップフロップ列３０及び第２のフリップフロップ列４０の動作について説明する図である。
　図５においては、入力信号ＩＮＡと入力信号ＩＮＢとは、プラスの時間差をもって入力されている、すなわち、入力信号ＩＮＡの入力より前に入力信号ＩＮＢが入力されている。
　入力信号ＩＮＡが第１の遅延回路１０に入力され、インバータ１１、１２、１３、１４、１５、１６と伝搬して行く様子を示す。
　インバータ１１が出力する信号の論理の立ち上がりは時間Ｔ２、Ｔ８、Ｔ１４、Ｔ２０にある。また、インバータ１１が出力する信号の論理の立ち下がりは、時間Ｔ５、Ｔ１１、Ｔ１７、Ｔ２３にある。
　インバータ１２が出力する信号の論理の立ち上がりは時間Ｔ６、Ｔ１２、Ｔ１８、Ｔ２４にある。また、インバータ１２が出力する信号の論理の立ち下がりは、時間Ｔ３、Ｔ９、Ｔ１５、Ｔ２１にある。
　インバータ１３が出力する信号の論理の立ち上がりは時間Ｔ４、Ｔ１０、Ｔ１６、Ｔ２２にある。また、インバータ１３が出力する信号の論理の立ち下がりは、時間Ｔ７、Ｔ１３、Ｔ１９にある。
　インバータ１４が出力する信号の論理の立ち上がりは時間Ｔ８、Ｔ１４、Ｔ２０にある。また、インバータ１４が出力する信号の論理の立ち下がりは、時間Ｔ５、Ｔ１１、Ｔ１７、Ｔ２３にある。
　インバータ１５が出力する信号の論理の立ち上がりは時間Ｔ６、Ｔ１２、Ｔ１８、Ｔ２４にある。また、インバータ１５が出力する信号の論理の立ち下がりは、時間Ｔ９、Ｔ１５、Ｔ２１にある。
　インバータ１６が出力する信号の論理の立ち上がりは時間Ｔ１０、Ｔ１６、Ｔ２２にある。また、インバータ１６が出力する信号の論理の立ち下がりは、時間Ｔ７、Ｔ１３、Ｔ１９にある。
　インバータ１１は立ち上がり論理を有するパルス信号であり、その後からインバータ１６までは、立ち下がり論理を有するパルス信号と立ち上がり論理を有するパルス信号を交互に発生する。
　また、入力信号ＩＮＢが第２の遅延回路２０に入力され、インバータ２１、２２、２３、２４、２５、２６と伝搬して行く様子を示す。
　インバータ２１が出力する信号の論理の立ち上がりは時間Ｔ１、Ｔ９、Ｔ１７にある。また、インバータ１１が出力する信号の論理の立ち下がりは、時間Ｔ５、Ｔ１３、Ｔ２１にある。
　インバータ２２が出力する信号の論理の立ち上がりは時間Ｔ６とＴ７の間、Ｔ１４とＴ１５の間、Ｔ２２とＴ２３の間にある。また、インバータ２２が出力する信号の論理の立ち下がりは、時間Ｔ２とＴ３の間、Ｔ１０とＴ１１の間、Ｔ１８とＴ１９の間にある。
　インバータ２３が出力する信号の論理の立ち上がりは時間Ｔ３とＴ４の間、Ｔ１１とＴ１２の間、Ｔ１９とＴ２０の間にある。また、インバータ２３が出力する信号の論理の立ち下がりは、時間Ｔ７とＴ８の間、Ｔ１５とＴ１６の間、Ｔ２３とＴ２４の間にある。
　インバータ２４が出力する信号の論理の立ち上がりは時間Ｔ９、Ｔ１７、Ｔ２５にある。また、インバータ２４が出力する信号の論理の立ち下がりは、時間Ｔ５、Ｔ１３、Ｔ２１にある。
　インバータ２５が出力する信号の論理の立ち上がりは時間Ｔ６とＴ７の間、Ｔ１４とＴ１５の間、Ｔ２２とＴ２３の間にある。また、インバータ２５が出力する信号の論理の立ち下がりは、時間Ｔ１０とＴ１１の間、Ｔ１８とＴ１９の間にある。
　インバータ２６が出力する信号の論理の立ち上がりは時間Ｔ１１とＴ１２の間、Ｔ１９とＴ２０の間にある。また、インバータ２６が出力する信号の論理の立ち下がりは、時間Ｔ７とＴ８の間、Ｔ１５とＴ１６の間、Ｔ２３とＴ２４の間にある。
　インバータ２１は立ち上がり論理を有するパルス信号であり、その後からインバータ２６までは、立ち下がり論理を有するパルス信号と立ち上がり論理を有するパルス信号を交互に発生する。
　図１における説明から、第１のフリップフロップ列３０は、第２の遅延回路１０のインバータ列それぞれから発生するパルス信号によって、第１の遅延回路２０のインバータ列それぞれから発生するパルス信号をラッチするフリップフロップ列から構成されている。
　ここで、第１の遅延回路１０中のパルス信号より、第２の遅延回路２０中のパルス信号の論理変化が早い状態であるときには、第１のフリップフロップ列３０に属するフリップフロップは論理”Ｌ”の信号を出力する。ここで、論理変化とは、論理の立ち上がり、及び、論理の立ち下がりの双方をいう。
　その逆に、第１の遅延回路１０中のパルス信号より、第２の遅延回路２０中のパルス信号の論理変化が遅い状態であるときには、第１のフリップフロップ列３０に属するフリップフロップは論理”Ｈ”の信号を出力する。
　従って、第２の遅延回路２０中のパルス信号の論理変化が早い状態のときに、すべての第１のフリップフロップ列のフリップフロップは一旦論理”Ｌ”の信号を出力するが、第２の遅延回路２０中のパルス信号の論理変化が遅い状態であるときには、その状態となった第１の遅延回路１０、及び、第２の遅延回路２０のインバータからの信号を受け取ったフリップフロップから論理”Ｈ”の信号を出力する。
　その後、さらに、第１の遅延回路１０中のパルス信号より、第２の遅延回路２０中のパルス信号の論理変化が早い状態となったときには、第１のフリップフロップ列３０に属するフリップフロップは論理”Ｌ”の信号を出力する。
　従って、本実施例においては、フリップフロップ３１からフリップフロップ３６までのＱ端子それぞれは、信号Ｑ１から信号Ｑ６までを出力する。従って、上記の説明からわかるように、本実施例においては、信号Ｑ５は時間Ｔ６とＴ７との間で、信号Ｑ６は時間Ｔ７とＴ８との間で、信号Ｑ１は時間Ｔ９で、信号Ｑ２は時間Ｔ１０とＴ１１の間で、信号Ｑ３は時間Ｔ１１とＴ１２との間で、信号Ｑ４は時間Ｔ１３で、それぞれ信号の論理が立ち上がる。そして、信号Ｑ２は時間Ｔ１８とＴ１９の間で、信号Ｑ３は時間Ｔ１９とＴ２０の間で、信号Ｑ４は時間Ｔ２１で、信号Ｑ５は時間Ｔ２２とＴ２３の間で、信号Ｑ６は時間Ｔ２３とＴ２４の間で、信号Ｑ１は時間Ｔ２５においてそれぞれ、信号の論理が立ち下がる。
　第２のフリップフロップ列４０は、第１のフリップフロップ列３０のフリップフロップ列の内の一つから出力される出力信号を、そのフリップフロップの一つ前のフリップフロップから出力される出力信号でラッチするフリップフロップ４１、４２、４３、４４、４５、４６から構成されている。従って、最初に出力論理が論理”Ｌ”から論理”Ｈ”に変化した第１フリップフロップ列のフリップフロップから出力される出力信号は、第２の遅延回路２０中のパルス信号の立ち上がりが遅い状態が続き、その一つ前のフリップフロップからの出力される出力信号が論理”Ｌ”から論理”Ｈ”に変化した時に、第２のフリップフロップ列４０のフリップフロップによってラッチされ、その第２のフリップフロップ列４０のフリップフロップが出力する出力信号の論理が変化する。
　従って、本実施例においては、フリップフロップ４１からフリップフロップ４６までのＱ端子それぞれは、信号ＱＱ１から信号ＱＱ６までを出力する。そして、信号ＱＱ４のみが、時間Ｔ１３においてその論理が立ち上がる。
　すなわち、第１の遅延回路１０を走るパルス信号が、第２の遅延回路２０を走るパルス信号より早く立ち上がったと認識した、第１のフリップフロップ列のフリップフロップを、第２のフリップフロップ列４０は検出する。そうすると、第１の遅延回路１０中のパルス信号が早く立ち上がったときにパルス信号を発生しているインバータの位置情報を検出する。
　従って、上記の式（３）を導くにあたり、上記の式（１）で使用した、最初のパルス信号の周回において、何段目のインバータでパルス信号の早い論理変化があったかを示す位置情報、及び、パルス信号のｋ周回目において、何段目のインバータでパルス信号の早い論理の立ち上がりがあったかを示す位置情報を、第２のフリップフロップ列４０は検出する回路である。
　図６Ａ、Ｂは第１のフリップフロップ列３０を構成するフリップフロップ３１から３６までにメタステーブル状態が発生したときの処理を説明する図である。図６Ａは第１のフリップフロップ列３０のフリップフロップ３５にメタステーブル状態が発生し、フリップフロップ３５の出力信号Ｑ５の論理が不安定となり、その出力信号Ｑ５の論理の立ち上がりが、フリップフロップ３１の出力信号Ｑ１の論理の立ち上がりの後になったところを示す図である。なお、メタステーブル状態とはフリップフロップへの入力信号のセットアップ時間やホールド時間が満たされない場合に、フリップフロップの出力信号が不安定となる状態をいう。
　そして、フリップフロップ３６、３１、３２、３３、３４の出力信号Ｑ６、Ｑ１、Ｑ２、Ｑ３、Ｑ４の論理は、順に立ち上がっている。
　その結果、第２のフリップフロップ列４０のフリップフロップ４５の出力信号ＱＱ５の論理が立ち上がってからフリップフロップ４４の出力信号ＱＱ４の論理が立ち上がることになる。フリップフロップ４５の出力信号ＱＱ５の論理が立ち上がるのは、第１のフリップフロップ列のフリップフロップ３６の出力信号の論理が論理”Ｌ”から論理”Ｈ”に立ち上がる前にフリップフロップ３５の論理が論理”Ｌ”から論理”Ｈ”に立ち上がるに立ち上がるところ、論理の立ち上がり順序が逆になってしまうからである。
　その後、第１の遅延回路のインバータ１１から１６における、パルス信号の早い論理変化の状態が終了して、出力信号Ｑ１から出力信号Ｑ５の論理が、順次、立ち下がる。
　図６Ｂは、フリップフロップ４１からフリップフロップ４６までの出力信号ＱＱ１からＱＱ６までの論理の状態と、第２の遅延回路２０中のパルス信号の立ち上がりが遅い状態が始まった、第２の遅延回路２０のインバータの位置との関係を示す表である。図６Ｂが示す表の最左端の欄から順に、出力信号ＱＱ１から出力信号ＱＱ６までの論理状態を示し、表の最右端の欄には、出力信号ＱＱ１から出力信号ＱＱ６までの論理状態によって判定されるインバータの位置を示す。出力信号ＱＱ１から出力信号ＱＱ６までの論理状態（×００００１）は位置０を、（００００１×）は位置５を、（０００１×０）は位置４を、（００１×００）は位置３を、（０１×０００）は位置２を、（１×００００）は位置１を示す。なお、論理状態で×は論理状態が”１”であっても”０”であってもよい状態、いわゆる、don’t care状態を表す。
　出力信号の状態が論理”１”であったときに、その出力信号に引き続く出力信号の状態をdon’t care状態とすると、第２の遅延回路２０のインバータが出力するパルス信号の立ち上がりが、第１の遅延回路１０中のパルス信号より、遅い状態となった場合において、第２の遅延回路２０のインバータの出力信号と、第１の遅延回路１０のインバータの出力信号を受ける、第１のフリップフロップ列３０のフリップフロップにおいて、出力信号間の時間間隔が短くなり、メタステーブル状態となっても、第２の遅延回路２０のインバータが出力するパルス信号の立ち上がりが遅い状態となった、第２の遅延回路２０のインバータの位置を判定できる。
　すなわち、図６Ａに示した状態において、出力信号ＱＱ４と出力信号ＱＱ５の双方に、論理の立ち上がりがあっても、出力信号ＱＱ５の論理の立ち上がりは無視され、出力信号ＱＱ４の論理の立ち上がりの結果のみから、第２の遅延回路２０のインバータの位置は５番目であることがわかる。
　図７は、検出結果出力回路１１０を示す図である。検出結果出力回路１１０はカウンタ１１１、フリップフロップ１１２、１１３、１１４、フリップフロップ１１５ａから１１５ｃ、インバータ１１５ｄ、１１５ｆ、１１５ｈ、アンド１１５ｅ、オア１１５ｇ、フリップフロップ１１６ａ１から１１６ａｎ（ｎは正の整数）、フリップフロップ１１７ａ１から１１７ａｎ（ｎは正の整数）、フリップフロップ１１８ａ１から１１８ａｎ（ｎは正の整数）、フリップフロップ１１９ａ１からフリップフロップ１１９ａｍ（ｍは正の整数）、フリップフロップ１２０ａ１からフリップフロップ１２０ａｍ（ｍは正の整数）、フリップフロップ１２１ａ１からフリップフロップ１２１ａｍ（ｍは正の整数）、フリップフロップ１２２ａ１からフリップフロップ１２２ａ６まで、フリップフロップ１２３ａ１からフリップフロップ１２３ａ６までから構成されている。
　カウンタ１１１は、信号ＩＮＢ、基準ＣＬＫ（基準クロック）、及び、フリップフロップ１１４のＱ端子からの信号を受ける。信号ＩＮＢの論理が論理”Ｌ”から論理”Ｈ”に立ち上がると、カウンタ１１１は基準ＣＬＫのカウントを開始し、その後、フリップフロップ１１４のＱ端子からの信号が論理”Ｌ”から論理”Ｈ”に立ち上がると、基準ＣＬＫのカウントを終了する。そして、基準クロックのカウントを終了すると、カウンタ１１１は基準ＣＬＫのカウント開始から終了までの間にカウントした基準ＣＬＫのカウント数Ｎｒｅｆを２進法で表したときの各ビットに対応する論理を有するＳ（ｓは正の整数）本の信号を出力する。
　フリップフロップ１１２、１１３、及び、１１４はＣＬＫ端子でフリップフロップ３１のＱ端子からの信号Ｑ１を受け取ると、フリップフロップ１１２、１１３、及び、１１４のＤ端子に入力されている信号をラッチし、フリップフロップ１１２、１１３、及び、１１４のＱ端子から出力する。フリップフロップ１１２、１１３、及び、１１４のＱ端子から出力される信号の初期論理は”Ｌ”である。また、フリップフロップ１１２のＤ端子には常に論理”Ｈ”の信号が入力されている。フリップフロップ１１２のＱ端子はフリップフロップ１１３のＤ端子に接続し、フリップフロップ１１３のＱ端子はフリップフロップ１１４のＤ端子に接続し、フリップフロップ１１４のＱ端子はインバータ１１５の入力端子に接続している。ここで、信号ＩＮＢはパルス幅設定回路Ｂ８０に対する入力信号であり、信号ＩＮＢを受けたＮＡＮＤ７３からの出力信号により、インバータ２１はパルス信号を発生する。その結果、第１の遅延回路１０中のパルス信号に対して、第２の遅延回路２０のインバータ２１が出力するパルス信号の立ち上がりが一致すると、フリップフロップ３１のＱ端子から出力される信号Ｑ１の論理が論理”Ｌ”から論理”Ｈ”に立ち上がる。従って、第１の遅延回路１０中のパルス信号に対して、第２の遅延回路２０のインバータ２１が出力するパルス信号の立ち上がりが一致することが、３回起きると、フリップフロップ１１４のＱ端子から出力される信号の論理が”Ｈ”となる。
　フリッフフロップ１１４のＱ端子からの出力信号は、フリップフロップ１１５ａのＤ端子に接続し、フリップフロップ１１５ａのＱ端子はフリップフロップ１１５ｂのＤ端子に接続し、フリップフロップ１１５ｂのＱ端子はフリップフロップ１１５ｃのＤ端子に接続する。フリップフロップ１１５ａ、１１５ｂ、１１５ｃのＣＬＫ端子は基準クロックＣＬＫが入力される。従って、フリッフフロップ１１４のＱ端子からの論理”Ｈ”は順次、フリップフロップ１１５ａ、１１５ｂ、１１５ｃにおいて基準クロックＣＬＫによってラッチされ、それぞれのＱ端子より、論理”Ｈ”の信号が順次出力される。フリップフロップ１１５ｃのＱ端子は、インバータ１１５ｄを介してアンド１１５ｅの一方の端子に接続し、フリップフロップ１１５ｂのＱ端子はアンド１１５ｅの他方の端子に接続する。そうすると、アンド１１５ｅからは、基準クロックＣＬＫの１周期分の論理”Ｈ”のパルス信号が出力される。アンド１１５ｅの出力信号はオア１１５ｇの一方の端子に接続し、インバータ１１５ｈを介して信号Ｘｒｓｔとなるので、アンド１１５ｅから論理”Ｈ”のパルス信号が出力されると、信号Ｘｒｓｔはその期間、論理”Ｌ”となる。その結果、インバータ１２、１４、１６、２２、２４、２６が出力する信号の論理が固定される。
　一方、信号ｍａｓｔｅｒｘｒｓｔはＴＤＣ５０の動作時に論理”Ｈ”であり、待機時には論理”Ｌ”となる信号であり、インバータ１１５ｆを介して、オア回路１１５ｇの他方の端子に入力される。その結果、オア１１５ｇはアンド１１５ｅからのパルス信号が入力されない限り、論理”Ｌ”を出力するので、信号Ｘｒｓｔは、ＴＤＣ５０の動作時には、論理”Ｈ”の信号をである。その結果、インバータ１２、１４、１６、２２、２４、２６は通常のインバータとして機能する。なお、ＴＤＣ５０の待機時には、信号ｍａｓｔｅｒｘｒｓｔは論理”Ｌ”であり、インバータ１２、１４、１６、２２、２４、２６が出力する信号の論理は固定される。
　なお、信号Ｘｒｓｔの論理が”Ｌ”であるときには、図１に示すように、フリップフロップ３１から３６まで、フリップフロップ４１から４６まで、カンウンタＡ６１、カウンタＢ６２はリセットされる。
　フリップフロップ１１６ａ１からフリップフロップ１１６ａｎ（ｎは正の整数）、フリップフロップ１１７ａ１からフリップフロップ１１７ａｎ（ｎは正の整数）、フリップフロップ１１８ａ１からフリップフロップ１１８ａｎ（ｎは正の整数）はＣＬＫ端子でフリップフロップ３１のＱ端子からの信号Ｑ１を受け取ると、それぞれのフリップフロップはＤ端子に入力されている信号をラッチし、それぞれのフリップフロップのＱ端子から出力する。
　フリップフロップ１１６ａ１からフリップフロップ１１６ａｎ（ｎは正の整数）のそれぞれのＤ端子は、カウンタＡ６１から出力される、カウンタ数を２進方で表した場合の各デジットの論理を有する信号を受け取る。また、フリップフロップ１１６ａ１からフリップフロップ１１６ａｎ（ｎは正の整数）のそれぞれのＱ端子は、フリップフロップ１１７ａ１からフリップフロップ１１７ａｎ（ｎは正の整数）のＤ端子と接続している。
　フリップフロップ１１７ａ１からフリップフロップ１１７ａｎ（ｎは正の整数）のそれぞれのＱ端子は、フリップフロップ１１８ａ１からフリップフロップ１１８ａｎ（ｎは正の整数）のＤ端子と接続している。フリップフロップ１１７ａ１からフリップフロップ１１７ａｎ（ｎは正の整数）のそれぞれのＱ端子は、Ｎ本の信号２ｎｄＣＡの内の一つを出力する。信号２ｎｄＣＡは、２回目に第１の遅延回路１０中のパルス信号が第２の遅延２０中のパルスに対して早く論理変化したときのパルス信号の周回数を表す。
　フリップフロップ１１８ａ１からフリップフロップ１１８ａｎ（ｎは正の整数）のそれぞれのＱ端子は、Ｎ本の信号１ｓｔＣＡの内の一つを出力する。信号１ｓｔＣＡは、１回目に第１の遅延回路１０中のパルス信号が第２の遅延２０中のパルス信号に対して早いときのパルス信号の周回数を表す。
　フリップフロップ１１９ａ１からフリップフロップ１１９ａｍ（ｍは正の整数）、フリップフロップ１２０ａ１からフリップフロップ１２０ａｍ（ｍは正の整数）、フリップフロップ１２１ａ１からフリップフロップ１２１ａｍ（ｍは正の整数）はＣＬＫ端子でフリップフロップ３１のＱ端子からの信号Ｑ１を受け取ると、それぞれのフリップフロップはＤ端子に入力されている信号をラッチし、それぞれのフリップフロップのＱ端子から出力する。
　フリップフロップ１１９ａ１からフリップフロップ１１９ａｍ（ｍは正の整数）のそれぞれのＤ端子は、カウンタＢ６２から出力される、カウンタ数を２進方で表した場合の各デジットの論理を有する信号を受け取る。また、フリップフロップ１１９ａ１からフリップフロップ１１９ａｍ（ｍは正の整数）のそれぞれのＱ端子は、フリップフロップ１２０ａ１からフリップフロップ１２０ａｍ（ｍは正の整数）のＤ端子と接続している。フリップフロップ１１９ａ１からフリップフロップ１１９ａｍ（ｍは正の整数）のそれぞれのＱ端子は、Ｍ本の信号３ｉｒｄＣＢの内の一つを出力する。フリップフロップ１２０ａ１からフリップフロップ１２０ａｍ（ｍは正の整数）のそれぞれのＱ端子は、フリップフロップ１２１ａ１からフリップフロップ１２１ａｍ（ｍは正の整数）のＤ端子と接続している。フリップフロップ１２０ａ１からフリップフロップ１２０ａｍ（ｍは正の整数）のそれぞれのＱ端子は、Ｍ本の信号２ｎｄＣＢの内の一つを出力する。フリップフロップ１２１ａ１からフリップフロップ１２１ａｍ（ｍは正の整数）のそれぞれのＱ端子は、Ｍ本の信号１ｓｔＣＡの内の一つを出力する。
　ここで、Ｍ本の信号３ｉｒｄＣＢで表される２進数は、３回目に第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルス信号より早く論理変化があったときのカウンタＢ６２のカウント数Ｎｂを表す。また、基準ＣＬＫカウント終了エッジがカウンタ１１１に入力され、基準ＣＬＫのカウントが終了した時は、３回目に第１の遅延回路１０中のパルス信号が第２の遅延回路２０中のパルス信号より早く論理変化があったときと一致する。そうすると、基準ＣＬＫの周期をＴｒｅｆ、基準ＣＬＫのカウント数Ｎｒｅｆ、第２の遅延回路２０中のパルス信号の周期をＴｓとすると、以下の式が成立する。
　Ｔｓ＝Ｔｒｅｆ×Ｎｒｅｆ／（６Ｎｂ＋１）―――――式（５）
　従って、基準ＣＬＫのクロック周期Ｔｒｅｆがわかっていれば、式（５）より、第２の遅延回路２０中のパルス信号の周期Ｔｓを計算することができる。
　フリップフロップ１２２ａ１からフリップフロップ１２２ａ６及びフリップフロップ１２３ａ１から１２３ａ６は、ＣＬＫ端子でフリップフロップ３１のＸＱ端子からの信号ＸＱ１を受け取ると、それぞれのフリップフロップはＤ端子に入力されている信号をラッチし、それぞれのフリップフロップのＱ端子から出力する。
　フリップフロップ１２２ａ１からフリップフロップ１２２ａ６はそれぞれのＤ端子により、フリップフロップ４１からフリップフロップ４６までのＱ端子からの出力信号ＱＱ１からＱＱ６までをそれぞれ受ける。
　フリップフロップ１２２ａ１からフリップフロップ１２２ａ６のＱ端子それぞれは、フリップフロップ１２３ａ１から１２３ａ６のＤ端子それぞれに接続している。
　フリップフロップ１２２ａ１からフリップフロップ１２２ａ６のＱ端子それぞれは信号２ｎｄＱＱ１ｄｔから信号２ｎｄＱＱ６ｄｔまでをそれぞれ出力する。信号２ｎｄＱＱ１ｄｔから信号２ｎｄＱＱ６ｄｔまでは、第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルス信号より、２回目に早く論理の変化があったときに、その早い論理変化が起こった第１の遅延回路１０中のインバータの位置を表す２進数が有するデジットを表す信号である。
　フリップフロップ１２３ａ１からフリップフロップ１２３ａ６のＱ端子それぞれは信号１ｓｔＱＱ１ｄｔから信号１ｓｔＱＱ６ｄｔまでをそれぞれ出力する。信号１ｓｔＱＱ１ｄｔから信号１ｓｔＱＱ６ｄｔまでは、第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルス信号より、１回目に早く論理の変化があったときに、その早い論理変化が起こった第１の遅延回路１０中のインバータの位置を表す２進数が有するデジットを表す信号である。
　従って、信号１ｓｔＱＱ１ｄｔから信号１ｓｔＱＱ６ｄｔまでによって表される２進数は、式（３）のＡを表示している。また、信号２ｎｄＱＱ１ｄｔから信号２ｎｄＱＱ６ｄｔまでによって表される２進数は、式（３）のＢを表示している。
　さらに、Ｎ本の２ｎｄＣＡが表す２進数からＮ本の１ｓｔＣＡが表す２進数を差し引くと、式（３）において説明したｋを導くことができる。また、Ｍ本の２ｎｄＣＢが表す２進数からＭ本の１ｓｔＣＢが表す２進数を差し引くと、式（３）において説明した（ｋ＋１）を導くことができる。そうすると、数値Ａ、Ｂ、ｋ、ｋ＋１を式（３）に実際にいれることにより、式（３）より、第２の遅延回路２０のパルス信号の周期をＴｓとして、Δｔを計算することができる。また、式（４）より、入力信号ＩＮＡと入力信号ＩＮＢの入力の時間差を求めることができる。
　すでに、式（５）より、Ｔｓは基準クロックの周期Ｔｒｅｆとの関係で、求められているので、最終的に、入力信号ＩＮＡと入力信号ＩＮＢの入力の時間差ＴＴをＴｒｅｆによって、次の式より求めることができる。
　ＴＴ＝６Ａ×Ｔｒｅｆ×（６Ｎｂ＋１）／Ｎｒｅｆ／（６ｋ＋６－Ａ＋Ｂ）――式（６）
　以上より、実施例１のＴＤＣ回路５０は、
　入力される信号の論理を反転させた信号を、第１の信号遅延時間後に、出力する第１の反転遅延素子（インバータ１１等）を偶数個、ループ状に接続してなる第１の遅延回路（第１の遅延回路）と、
　入力される信号の論理を反転させた信号を、前記第1の信号遅延時間とは異なる第２の信号遅延時間後に、出力する第２の反転遅延素子（インバータ２１等）を偶数個であって、前記第１の反転遅延素子と同数、ループ状に接続してなる第２の遅延回路（第２の遅延回路）と、
　第１の入力信号(信号ＩＮＡ)を受け、前記第１の反転遅延素子のいずれかから第１パルス信号を発生させる第１パルス信号駆動回路（パルス幅設定回路Ａ７０）と、
　第２の入力信号（信号ＩＮＢ）を受け、前記第２の反転遅延素子のいずれかから第２パルス信号を発生させる第２パルス信号駆動回路（パルス幅設定回路Ｂ８０）と、
　前記第２パルス信号又は前記第２パルス信号に起因して発生した前記第２の反転遅延素子からのパルス信号を含む第４パルス信号によって、前記第２の反転遅延素子それぞれに対応する前記第１の反転遅延素子が出力する前記第１のパルス信号又は前記第１パルス信号に起因して発生した前記第１の反転遅延素子からのパルス信号を含む第３パルス信号の論理をラッチする、複数の第１フリップフロップ回路（第１のフリップフロップ列３０）と、
　第１の反転遅延素子のいずれか一つが発生するパルス信号をカウントする第１のカウンタ（カウンタＡ６１）と、
　第２の反転遅延素子のいずれか一つが発生するパルス信号をカウントする第２のカウンタ（カウンタＢ６２）と、
　前記第３パルス信号を、前記第４パルス信号によって、前記複数の第１フリップフロップのそれぞれによってラッチしたときに、前記複数の第１フリップフロップのいずれかがラッチした信号が論理”Ｌ”から論理”Ｈ”へ変化したときに、前記第１のカウンタ及び前記第２のカウンタのカウント数を記憶する記憶回路（検出結果出力回路１１０）と、を備えることを特徴とするＴＤＣ回路である。
　そうすると、まず、第１パルス信号駆動回路により発生させられたパルス信号が、ループ状に接続された第１遅延回路内を伝搬する。また、第２パルス信号駆動回路により発生させられたパルス信号も、ループ状に接続された第２遅延回路内を伝搬する。
　第１の入力信号が先に入力され、第２の入力信号が、その後、時間差をもって入力された場合、第１パルス信号駆動回路と、第２パルス信号駆動回路の動作開始に時間差が生じるので、第１遅延回路中の第３パルス信号の発生と、第２遅延回路中の第４パルス信号の発生に時間差が生じる。
　ここで、第１の反転遅延素子の第１信号遅延時間に比較し、第２の反転遅延素子の第２信号遅延時間が長いと、第２の遅延回路中の第４パルス信号の間隔が長くなる。
　従って、パルス発生の時期に時間差があっても、第１の遅延回路中を伝搬する第３パルス信号が第２の遅延回路中を伝搬する第４パルス信号より早く論理変化があり、さらに、ループ状の反転遅延素子を伝搬して、２回目の早い論理変化が起こる。
　そうすると、一回目の早い論理変化から、２回目の早い論理変化までのパルスの伝搬に関わった第１の反転遅延素子の数と、第２の反転遅延素子の数から、第１の信号遅延時間と第２の信号遅延時間との差と、第２の信号遅延時間との比率を求めることができる。
　一方、第２の信号遅延時間は基準クロックとの比較により、求めることができるので、第１の信号遅延時間と第２の信号遅延時間との差を求めることができる。
　その結果、第１の入力信号と第２の入力信号との入力時期の時間差は、第１回目の早い論理変化までのパルスの伝搬に関わった、第２の遅延回路の第２の反転素子の数と、第１の信号遅延時間と第２の信号遅延時間との差から求めることができる。
　次に、ＴＤＣ回路５０は、さらに、前記複数の第１フリップフロップの内の一つの出力をＣＬＫ端子に受けるとともに、その他の第１フリップフロップの内の一つからの出力をＤ端子で受ける、複数の第２フリップフロップ（フリップフロップ４１からフリップフロップ４６まで、すなわち、第２のフリップフロップ列４０）を備えることを特徴とするＴＤＣ回路である。
　第１フリップフロップの出力信号の論理は、第１の遅延回路中のパルス信号の論理変化が第２の遅延回路中のパルス信号の論理変化より早いときに、論理変化を起こす。そうすると、第２フリップフロップは、最初に論理の変化があった第１フリップフロップからの信号を、次に論理の変化を起こした第１のフリップフロップからの信号によってラッチすることになる。従って、第２フリップフロップによれば、出力する信号の論理の変化が最初にあった、第１フリップフロップの位置を検出することができる。
　次いで、ＴＤＣ回路５０における、第１の反転遅延素子（インバータ１１等）、第２の反転遅延素子（インバータ２１等）、複数の第１フリップフロップ回路（第１のフリップフロップ列３０）、複数の第２フリップフロップ（第２のフリップフロップ列４０）は相補信号により駆動される回路であることを特徴とする。
　上記のそれぞれの回路が相補信号を扱えることとすると、単相信号を扱う場合に比較し、論理の変化を容易にとらえることができる。
　次いで、ＴＤＣ回路５０における、前記第１パルス信号を発生する前記第１の反転遅延素子は、リセット端子を有し、前記リセット端子に論理”Ｌ”の信号が入力されると、前記第１の反転遅延素子の入力信号の論理に関わらず、論理が固定した信号を出力し、
　第１パルス信号駆動回路（パルス幅設定回路Ａ７０）は第１の入力信号（信号ＩＮＡ）が入力されたときに、前記第１パルス信号を発生する前記第１の反転遅延素子の前記リセット端子に論理”Ｌ”の信号を入力し、
　前記第１パルス信号を発生する前記第１の反転遅延素子から発生した第３パルス信号が、リング状に接続された複数の第１の反転遅延素子の内の半分の数を伝搬し、前記伝搬後のパルス信号を受けて、第１のパルス信号駆動回路（パルス幅設定回路Ａ７０）は、前記第１パルス信号を発生する前記第１の反転遅延素子の前記リセット端子に論理”Ｈ”の信号を入力することを特徴とする。
　第１の遅延回路中の第３パルス信号の周期は、第１の反転遅延素子の全数をパルス信号が伝搬する時間で決定されている。そこで、第１の反転遅延素子の半数を第３パルス信号が伝搬した後の信号によって、第１のパルス信号駆動回路は、第１パルス信号を発生する第１の反転遅延素子のリセット状態を解除している。その結果、第１の反転遅延素子がリセット状態の期間と、解除状態の期間はほぼ同一となる。そうすると、第１の反転遅延素子がリセット状態のときに、パルスが形成されるため、パルス幅は１周期のほぼ半分となる。
　次いで、ＴＤＣ回路は、検出結果出力回路（検出結果出力回路１１０）を備え、
前記検出結果出力回路は、第１回目に前記第１の反転遅延素子が発生する前記第１パルス信号の立ち上がりが、前記第２の反転遅延素子が発生する前記第２パルス信号の立ち上がりより早くなったときの、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置を記憶する第１レジスタ（フリップフロップ１１８ａ１－ａｎ、フリップフロップ１２１ａ１－ａｎ、フリップフロップ１２３ａ１－ａ６）と、
　第２回目に前記第１の反転遅延素子が発生する前記第１パルス信号の立ち上がりが、前記第２の反転遅延素子が発生する前記第２パルス信号の立ち上がりより早くなったときの、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置を記憶する第２レジスタ（フリップフロップ１１７ａ１－ａｎ、フリップフロップ１２０ａ１－ａｎ、フリップフロップ１２２ａ１－ａ６）と、
　第３回目に前記第１の反転遅延素子が発生する前記第１パルス信号の立ち上がりが、前記第２の反転遅延素子が発生する前記第２パルス信号の立ち上がりより早くなったときの、前記第２のカウンタのカウンタ数を記憶する第３レジスタ（フリップフロップ１１９ａ１－ａｎ）と、
　前記第２の入力信号（信号ＩＮＢ）の入力から、第３回目に前記第１の反転遅延素子が発生する前記第１パルス信号の立ち上がりが、前記第２の反転遅延素子が発生する前記第２パルス信号の立ち上がりより早くなったときまでに、前記検出結果出力回路に入力されている基準クロックのクロックをカウントし、カウント数を記憶するカウンタ（カウンタ１１１）と、を備えることを特徴とする。
　検出結果出力回路が記憶する、「１回目の早期立ち上がり時の、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置」と、「２回目の早期立ち上がり時の、
前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置」と、「第３回目の早期立ち上がり時の、前記検出結果出力回路に入力されている基準クロックのクロックのカウント数」とから、入力信号ＩＮＡと入力信号ＩＮＢのプラスの時間差を算出することができる。
　さらに以上より、実施例１のＴＤＣ回路の効果をまとめると、以下のようになる。まず、パルス信号が伝搬する第１の遅延回路と、第２の遅延回路は、それぞれ、偶数であって少数段の反転信号を出力する論理素子がループ状に接続されて構成されている。従って、第３パルス信号、第４パルス信号が伝搬する第１の遅延回路、第２の遅延回路を小規模とすることができる。
　そうすると、第１、第２の遅延回路を構成する反転信号を出力する論理素子が偶数であることから、各論理素子に着目した場合、出力する信号の論理は立ち上がり又は立ち上がりに固定される。
　さらに、第１の遅延回路と、第２の遅延回路を伝搬するパルス信号のパルス幅は、パルス信号の周期のほぼ１／２である。
　従って、伝搬する第３、第４のパルス信号は、論理の立ち上がりから立ち下がりパルスと、論理の立ち上がりから立ち下がりパルスを含むことになるが、いずれのパルス信号も、論理の変化エッジにおいて、時間差を検出したい入力信号の入力時期の差を反映している。
　また、パルス幅設定回路Ａ７０、パルス幅設定回路Ｂ８０によって、第１のパルス信号、第２のパルスを発生したインバータ１１、２１から、インバータ１６、２６へ第３、第４のパルス信号が伝搬したことを受けて、パルス幅設定回路Ａ７０、パルス幅設定回路Ｂ８０はさらに、第１のパルス信号、第２のパルスをインバータ１１、２１に発生させる。
　さらに、奇数段の論理回路をループ状に接続して遅延回路を形成した場合は、発振クロックの周期の差によって、入力信号の入力時期の時間差を検出していたが、実施例１のＴＤＣ回路においては、式（３）に示すように、第１の遅延回路の論理回路と、第２の遅延回路の論理回路の信号遅延時間差によって、入力信号の入力時期の時間差を検出することになる。上記の信号遅延時間の差は、小さく設定することが可能なため、実施例のＴＤＣ回路は入力信号の入力時期の時間差を精度よく検出することができる。
　なお、フリップフロップ３１からフリップフロップ３６は、第３のパルス信号の論理の変化エッジと第４のパルス信号の論理の変化エッジとの間に、ある程度時間差がないと、反応することができない。しかし、信号遅延時間の差の算出は、２回目と３回目に第１の遅延回路の第３パルス信号の論理の変化が、第２の遅延回路の第４パルス信号の論理の変化より早いことの検出によって行っているため、フリップフロップの反応時間は相殺されている。また、フリップフロップ３１からフリップフロップ３６は、第３のパルス信号の論理の変化エッジと第４のパルス信号の論理の変化エッジとの間に充分な差がなく、図６Ａに示すようなメタステーブル状態がフリップフロップに起きても、図６Ｂに示すように判断することにより、正確に、第１回目に第１の遅延回路の第３パルス信号の論理の変化が、第２の遅延回路の第４パルス信号の論理の変化より早いことを検出することができる。
　以上より、実施例１のＴＤＣ回路５０は、一方の入力信号に起因するパルス信号が伝搬する遅延回路、他方の入力信号に起因するパルス信号が伝搬する遅延回路を用いて、一方の入力信号の入力時期と、他方の入力信号の入力時期の時間差を精度よく検出することができる。
　実施例２のＴＤＣ回路１３０は、エッジ検出回路５１、及び、検出結果出力回路１４０を備える。ただし、エッジ検出回路５１については、実施例１で説明したため、説明を省略する。ここで、実施例２のＴＤＣ回路１３０は、入力信号ＩＮＡと入力信号ＩＮＢとの間の入力時期に対する時間差がマイナスであっても、時間差を計測できるＴＤＣ回路である。なお、時間差がマイナスであるとは、入力信号ＩＮＡより入力信号ＩＮＢの入力が後である場合をいう。以下、マイナスの時間差を測定する原理及び、実施例２のＴＤＣ回路１３０を図８Ａ、図８Ｂを用いて説明する。
　図８Ａ、図８Ｂは、実施例２のＴＤＣ回路１３０の回路図及び動作説明図である。図８Ａにおける回路において、検出結果出力回路１４０はカウンタ１３１、フリップフロップ１３２、１３３、１３４、１３５、フリップフロップ１３６ａ、１３６ｂ、１３６ｃ、インバータ１３６ｄ、１３６ｆ、１３６ｈ、アンド１３６ｅ、オア１３６ｇ、フリップフロップ１３７ａ１から１３７ａｎ（ｎは正の整数）、フリップフロップ１３８ａ１から１３８ａｎ（ｎは正の整数）、フリップフロップ１３９ａ１から１３９ａｎ（ｎは正の整数）、フリップフロップ１４０ａ１から１４０ａｎ（ｎは正の整数）、フリップフロップ１４１ａ１からフリップフロップ１４１ａｎ（ｎは正の整数）、フリップフロップ１４２ａ１からフリップフロップ１４２ａｍ（ｍは正の整数）、フリップフロップ１４３ａ１からフリップフロップ１４３ａｍ（ｍは正の整数）、フリップフロップ１４４ａ１からフリップフロップ１４４ａｍ（ｍは正の整数）、フリップフロップ１４５ａ１からフリップフロップ１４５ａ６まで、フリップフロップ１４６ａ１からフリップフロップ１４６ａ６まで、フリップフロップ１４７ａ１からフリップフロップ１４７ａ６までから構成されている。
　カウンタ１３１は、信号ＩＮＢ、基準ＣＬＫ（基準クロック）、及び、フリップフロップ１１４のＱ端子からの信号を受ける。信号ＩＮＢの論理が論理”Ｌ”から論理”Ｈ”に立ち上がると、カウンタ１３１は基準ＣＬＫのカウントを開始し、その後、フリップフロップ１１４のＱ端子からの信号が論理”Ｌ”から論理”Ｈ”に立ち上がると、基準ＣＬＫのカウントを終了する。そして、基準クロックのカウントを終了すると、カウンタ１３１は基準ＣＬＫのカウント開始から終了までの間にカウントした基準ＣＬＫのカウント数Ｎｒｅｆを２進法で表したときの各ビットに対応する論理を有するＳ（ｓは正の整数）本の信号を出力する。
　フリップフロップ１３２、１３３、１３４、及び、１３５はＣＬＫ端子でフリップフロップ３１のＱ端子からの信号Ｑ１を受け取ると、フリップフロップ１３２、１３３、１３４、及び、１３５のＤ端子に入力されている信号をラッチし、フリップフロップ１３２、１３３、１３４、及び、１３５のＱ端子から出力する。フリップフロップ１３２、１３３、１３４、及び、１３５のＱ端子から出力される信号の初期論理は”Ｌ”である。また、フリップフロップ１３２のＤ端子には常に論理”Ｈ”の信号が入力されている。フリップフロップ１３２のＱ端子はフリップフロップ１３３のＤ端子に接続し、フリップフロップ１３３のＱ端子はフリップフロップ１３４のＤ端子に接続し、フリップフロップ１３４のＱ端子はフリップフロップ１３５のＤ端子に接続し、フリップフロップ１３５のＱ端子はフリップフロップ１３６ａのＤ端子に接続している。
　フリップフロップ１３６ａのＱ端子はフリップフロップ１３６ｂのＤ端子に接続し、フリップフロップ１３６ｂのＱ端子はフリップフロップ１３６ｃのＤ端子に接続し、フリップフロップ１３６ｃのＱ端子はインバータ１３６ｄを介してアンド１３６ｅの一方の端子に接続する。フリップフロップ１３６ｂのＱ端子はアンド１３６ｅの他方の端子に接続する。アンド１３６ｅの出力はオア１３６ｇの一方の入力端子に接続する。信号ｍａｓｔｅｒｘｒｓｔはインバータ１３６ｆを介してオア１３６ｇの他方の入力端子に接続する。オア１３６ｇの出力信号はインバータ１３６ｈを介して信号Ｘｒｓｔとして出力される。
　ここで、信号Ｑ１は実施例１で説明したように、第１の遅延回路１０中のパルス信号に対して、第２の遅延回路２０のインバータ２１が出力するパルス信号の立ち上がりが一致すると、論理が論理”Ｌ”から論理”Ｈ”に立ち上がる信号である。
　フリップフロップ１３６ａ、１３６ｂ、１３６ｃ、インバータ１３６ｄ、１３６ｆ、１３６ｈ、アンド１３６ｅ、オア１３６ｇは、図７のフリップフロップ１１５ａ、１１５ｂ、１１５ｃ、インバータ１１５ｄ、１１５ｆ、１１５ｈ、アンド１１５ｅ、オア１１５ｇと同様な動作をする。信号ｍａｓｔｅｒｘｒｓｔも、図７における説明と同様な論理を有する信号である。
　フリップフロップ１３７ａ１からフリップフロップ１３７ａｎ（ｎは正の整数）、フリップフロップ１３８ａ１からフリップフロップ１３８ａｎ（ｎは正の整数）、フリップフロップ１３９ａ１からフリップフロップ１３９ａｎ（ｎは正の整数）、フリップフロップ１４０ａ１からフリップフロップ１４０ａｎ（ｎは正の整数）はＣＬＫ端子でフリップフロップ３１のＱ端子からの信号Ｑ１を受け取ると、それぞれのフリップフロップはＤ端子に入力されている信号をラッチし、それぞれのフリップフロップのＱ端子から出力する。
　フリップフロップ１３７ａ１からフリップフロップ１３７ａｎ（ｎは正の整数）のそれぞれのＤ端子は、カウンタＡ６１から出力される、カウンタ数を２進方で表した場合の各デジットの論理を有する信号を受け取る。また、フリップフロップ１３７ａ１からフリップフロップ１３７ａｎ（ｎは正の整数）のそれぞれのＱ端子は、フリップフロップ１３８ａ１からフリップフロップ１３８ａｎ（ｎは正の整数）のＤ端子と接続している。
　フリップフロップ１３８ａ１からフリップフロップ１３８ａｎ（ｎは正の整数）のそれぞれのＱ端子は、フリップフロップ１３９ａ１からフリップフロップ１３９ａｎ（ｎは正の整数）のＤ端子と接続している。
　フリップフロップ１３８ａ１からフリップフロップ１３８ａｎ（ｎは正の整数）のそれぞれのＱ端子は、Ｎ本の信号３ｉｒｄＣＡ２の内の一つを出力する。信号３ｉｒｄＣＡ２は、３回目に第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルスより早く立ち上がったときのパルス信号の周回数を表す。
　フリップフロップ１３９ａ１からフリップフロップ１３９ａｎ（ｎは正の整数）のそれぞれのＱ端子は、Ｎ本の信号２ｎｄＣＡ２の内の一つを出力する。信号２ｎｄＣＡ２は、２回目に第１の遅延回路１０中のパルス信号が、第２の遅延２０中のパルスより早く論理変化をしたときのパルス信号の周回数を表す。
　フリップフロップ１４０ａ１からフリップフロップ１４０ａｎ（ｎは正の整数）のそれぞれのＱ端子は、Ｎ本の信号１ｓｔＣＡ２の内の一つを出力する。信号１ｓｔＣＡ２は、１回目に第１の遅延回路１０中のパルス信号が、第２の遅延２０中のパルスより早く論理変化があったときのパルス信号の周回数を表す。
　フリップフロップ１４１ａ１からフリップフロップ１４１ａｍ（ｍは正の整数）、フリップフロップ１４２ａ１からフリップフロップ１４２ａｍ（ｍは正の整数）、フリップフロップ１４３ａ１からフリップフロップ１４３ａｍ（ｍは正の整数）、フリップフロップ１４４ａ１からフリップフロップ１４４ａｍ（ｍは正の整数）はＣＬＫ端子でフリップフロップ３１のＱ端子からの信号Ｑ１を受け取ると、それぞれのフリップフロップはＤ端子に入力されている信号をラッチし、それぞれのフリップフロップのＱ端子から出力する。
　フリップフロップ１４１ａ１からフリップフロップ１４１ａｍ（ｍは正の整数）のそれぞれのＤ端子は、カウンタＢ６２から出力される、カウンタ数を２進方で表した場合の各デジットの論理を有するＭ本の信号を受け取る。また、フリップフロップ１４１ａ１からフリップフロップ１４１ａｍ（ｍは正の整数）のそれぞれのＱ端子は、フリップフロップ１４２ａ１からフリップフロップ１４２ａｍ（ｍは正の整数）のＤ端子と接続している。
　フリップフロップ１４１ａ１からフリップフロップ１４１ａｍ（ｍは正の整数）のそれぞれのＱ端子は、Ｍ本の信号４ｔｈＣＢの内の一つを出力する。
　フリップフロップ１４２ａ１からフリップフロップ１４２ａｍ（ｍは正の整数）のそれぞれのＱ端子は、フリップフロップ１４３ａ１からフリップフロップ１４３ａｍ（ｍは正の整数）のＤ端子と接続している。フリップフロップ１４２ａ１からフリップフロップ１４２ａｍ（ｍは正の整数）のそれぞれのＱ端子は、Ｍ本の信号３ｉｒｄＣＢの内の一つを出力する。
　フリップフロップ１４３ａ１からフリップフロップ１４３ａｍ（ｍは正の整数）のそれぞれのＱ端子は、フリップフロップ１４４ａ１からフリップフロップ１４４ａｍ（ｍは正の整数）のＤ端子と接続している。フリップフロップ１４３ａ１からフリップフロップ１４３ａｍ（ｍは正の整数）のそれぞれのＱ端子は、Ｍ本の信号２ｎｄＣＡの内の一つを出力する。
　フリップフロップ１４４ａ１からフリップフロップ１４４ａｍ（ｍは正の整数）のそれぞれのＱ端子は、Ｍ本の信号１ｓｔＣＡの内の一つを出力する。
　ここで、Ｍ本の信号４ｔｈＣＢで表される２進数は、４回目に第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルス信号より早く立ち上がったときのカウンタＢ６２のカウント数Ｎｂを表す。また、基準ＣＬＫカウント終了エッジがカウンタ１１１に入力され、基準ＣＬＫのカウントが終了した時は、４回目に第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルス信号より早く立ち上がったときと一致する。そうすると、基準ＣＬＫの周期をＴｒｅｆ、基準ＣＬＫのカウント数Ｎｒｅｆ、第２の遅延回路２０中のパルス信号の周期をＴｓとすると、以下の式が成立する。
　Ｔｓ＝Ｔｒｅｆ×Ｎｒｅｆ／（６Ｎｂ＋１）―――――式（７）
　従って、基準ＣＬＫのクロック周期Ｔｒｅｆがわかっていれば、式（７）より、第２の遅延回路２０中のパルス信号の周期Ｔｓを計算することができる。
　フリップフロップ１４５ａ１からフリップフロップ１４５ａ６、フリップフロップ１４６ａ１からフリップフロップ１４６ａ６、及び、フリップフロップ１４７ａ１から１４７ａ６は、ＣＬＫ端子でフリップフロップ３１のＸＱ端子からの信号ＸＱ１を受け取ると、それぞれのフリップフロップはＤ端子に入力されている信号をラッチし、それぞれのフリップフロップのＱ端子から出力する。
　フリップフロップ１４５ａ１からフリップフロップ１４５ａ６はそれぞれのＤ端子により、フリップフロップ４１からフリップフロップ４６までのＱ端子からの出力信号ＱＱ１からＱＱ６までをそれぞれ受ける。
　フリップフロップ１４５ａ１からフリップフロップ１４５ａ６のＱ端子それぞれは、フリップフロップ１４６ａ１から１４６ａ６のＤ端子それぞれに接続し、かつ、信号３ｉｒｄＱＱ１ｄｔ２から信号３ｉｒｄＱＱ６ｄｔ２までを出力する。信号３ｉｒｄＱＱ１ｄｔ２から信号３ｉｒｄＱＱ６ｄｔ２までは、第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルス信号より、３回目に早い論理変化があったときに、その早い論理変化が起こった第１の遅延回路１０中のインバータの位置を表す２進数が有するデジットを表す信号である。
　フリップフロップ１４６ａ１からフリップフロップ１４６ａ６のＱ端子それぞれは、フリップフロップ１４６ａ１から１４６ａ６のＤ端子それぞれに接続し、かつ、信号２ｎｄＱＱ１ｄｔ２から信号２ｎｄＱＱ６ｄｔ２までを出力する。信号２ｎｄＱＱ１ｄｔから信号２ｎｄＱＱ６ｄｔまでは、第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルス信号より、２回目に早い論理変化があったときに、その論理変化が起こった第１の遅延回路１０中のインバータの位置を表す２進数が有するデジットを表す信号である。
　フリップフロップ１４７ａ１からフリップフロップ１４７ａ６のＱ端子それぞれは信号１ｓｔＱＱ１ｄｔ２から信号１ｓｔＱＱ６ｄｔ２までをそれぞれ出力する。信号１ｓｔＱＱ１ｄｔから信号１ｓｔＱＱ６ｄｔまでは、第１の遅延回路１０中のパルス信号が、第２の遅延回路２０中のパルス信号より、１回目に早く立ち上がったときに、その早い論理変化が起こった第１の遅延回路１０中のインバータの位置を表す２進数が有するデジットを表す信号である。
　図８Ｂは、マイナスの時間差を測定するときの入力信号ＩＮＡ及び入力信号ＩＮＢの入力時期の関係を示す。入力信号ＩＮＡの入力時期はＴ１であり、入力信号ＩＮＢの入力時期はそれより後のＴ２である。その結果、インバータ１１もほぼ時間Ｔ１にパルス信号を出力し、インバータ２１もほぼＴ２においてパルス信号を出力する。
　そうすると、インバータ１１が次のパルス信号を発生する時期Ｔ３は、時間Ｔ３の後になる。従って、インバータ１１が次に発生するパルス信号と、入力信号ＩＮＢとの関係において、プラスの時間差を測定することが可能である。そして、インバータ１１が次に発生したパルス信号と、入力信号ＩＮＢ信号との時間差を、第１の遅延回路１０中を伝搬するパルス信号の周期Ｔｓから差し引けは、入力信号ＩＮＡと入力信号ＩＮＢのマイナスの時間差をわかる。
　すなわち、式（４）を使用して、次の式が導かれる。
　ＴＴマイナス＝Ｔｓ－Ａマイナス×ΔＴ――――――――――式（８）
すなわち、
　ＴＴマイナス＝（６ｋ＋５－６Ａマイナス）Ｔｓ／（６ｋ＋６－Ａマイナス＋Ｂマイナス）――――式（９）
　さらに、式（７）を考慮すると、
　ＴＴマイナス＝（６ｋ＋５－６Ａマイナス）×Ｔｒｅｆ×（６Ｎｂ＋１）／Ｎｒｅｆ／（６ｋ＋６－Ａマイナス＋Ｂマイナス）―――――――――――式（１０）
　ここで、ＴＴマイナスはマイナスの時間差、Ａマイナスは２回目に第１の遅延回路１０中を伝搬するパルス信号の論理が、第２の遅延回路２０中を伝搬するパルス信号より早く立ち上がったことを検出したときのインバータの位置である。また、Ｂマイナスは３回目に第１の遅延回路１０中を伝搬するパルス信号の論理が、第２の遅延回路２０中を伝搬するパルス信号より早く立ち上がったことを検出したときのインバータの位置である。
　ここで、Ａマイナス又はＢマイナスとして、２回目又は３回目に第１の遅延回路１０中を伝搬するパルス信号の論理が、第２の遅延回路２０中を伝搬するパルス信号より早く立ち上がったことを検出したときのインバータの位置を採用する理由は以下である。
　まず、時間Ｔ２にインバータ２１がパルス信号を発生したときに、インバータ１１がパルス信号の一部として、論理”Ｈ”の信号を出力していると 、フリップフロップ３１のＱ端子から出力される信号Ｑ１の論理が立ち上がってしまう。しかし、この信号Ｑ１の論理の立ち上がりは、インバータ１１の次のパルス信号が伝搬した結果、第１の遅延回路１０中のパルス信号の立ち上がりが、第２の遅延回路２０のパルス信号の立ち上がりより、早く立ち上がったことを示すのではない。
　そこで、１回目に、第１の遅延回路１０中を伝搬するパルス信号の論理が、第２の遅延回路２０中を伝搬するパルス信号より早く立ち上がったことを検出したとしても、その結果、フリップフロップ３１のＱ端子から発生される信号Ｑ１が立ち上がっても、検出結果出力回路１４０においてラッチされた、信号１ｓｔＣＡ２、信号１ｓｔＣＢ２、信号１ｓｔＱＱ１ｄｔ２から信号１ｓｔＱＱ６ｄｔ２までは無視する必要がある。
　従って、信号２ｎｄＱＱ１ｄｔ２から信号２ｎｄＱＱ６ｄｔ２までによって表される２進数は、式（９）のＡマイナスを表示している。また、信号３ｉｒｄＱＱ１ｄｔ２から信号３ｉｒｄＱＱ６ｄｔ２までによって表される２進数は、式（９）のＢマイナスを表示している。
　さらに、Ｎ本の３ｉｒｄＣＡ２が表す２進数からＮ本の２ｎｄＣＡ２が表す２進数を差し引くと、式（９）において説明したｋを導くことができる。また、Ｍ本の３ｉｒｄＣＢ２が表す２進数からＭ本の２ｎｄＣＢ２が表す２進数を差し引くと、式（９）において説明した（ｋ＋１）を導くことができる。そうすると、数値Ａマイナス、Ｂマイナス、ｋ、検出結果回路１４０で求めたＮｒｅｆ、Ｎｂを式（１０）に実際にいれることにより、入力信号ＩＮＡと入力信号ＩＮＢの入力の時間差ＴＴマイナスを求めることができる。
　以上より、実施例１のＴＤＣ回路５０と、実施例２のＴＤＣ回路１３０とは、検出結果出力回路１４０を除いて、同様な回路である。
　しかし、ＴＤＣ回路１３０は、検出結果出力回路（検出結果出力回路１４０）を備え、
前記検出結果出力回路１４０は、第２回目に前記第１の反転遅延素子が発生する前記第１パルス信号の立ち上がりが、前記第２の反転遅延素子が発生する前記第２パルス信号の立ち上がりより早くなったときの、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置を記憶する第１レジスタ（フリップフロップ１３９ａ１－ａｎ、フリップフロップ１４３ａ１－ａｎ、フリップフロップ１４６ａ１－ａ６）と、
　第３回目に前記第１の反転遅延素子が発生する前記第１パルス信号の立ち上がりが、前記第２の反転遅延素子が発生する前記第２パルス信号の立ち上がりより早くなったときの、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置を記憶する第２レジスタ（フリップフロップ１３８ａ１－ａｎ、フリップフロップ１４２ａ１－ａｎ、フリップフロップ１４５ａ１－ａ６）と、
　第４回目に前記第１の反転遅延素子が発生する前記第１パルス信号の立ち上がりが、前記第２の反転遅延素子が発生する前記第２パルス信号の立ち上がりより早くなったときの、前記第２のカウンタのカウンタ数を記憶する第３レジスタ（フリップフロップ１４１ａ１－ａｎ）と、
　前記第２の入力信号（信号ＩＮＢ）の入力から、第３回目に前記第１の反転遅延素子が発生する前記第１パルス信号の立ち上がりが、前記第２の反転遅延素子が発生する前記第２パルス信号の立ち上がりより早くなったときまでに、前記検出結果出力回路に入力されている基準クロックのクロックをカウントし、カウント数を記憶するカウンタ（カウンタ１３１）と、を備えることを特徴とする。
　検出結果出力回路が記憶する、「２回目の早期立ち上がり時の、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置」と、「３回目の早期立ち上がり時の、
前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置」と、「第４回目の早期立ち上がり時の、前記検出結果出力回路に入力されている基準クロックのクロックのカウント数」とから、入力信号ＩＮＡと入力信号ＩＮＢのマイナスの時間差を算出することができる。
　実施例１のＴＤＣ回路５０に、ＴＤＣ回路５０からの出力信号から求められる時間差に関する数値をデジタル化する回路を付加し、デジタル信号を出力するＴＤＣ回路を構成することができる。そのＴＤＣ回路を使用すると、ＡＤＰＬＬ（All Digital Phase Locked Loop：全デジタルＰＬＬ）を構成することが可能となる。
　図９は実施例３のＡＤＰＬＬ２００の回路図を示す。ＡＤＰＬＬ２００は、アキュムレータ２１０、ミキサ及び位相比較器２２０、ループフィルタ２３０、ＤＣＯ（Digitally Controlled Oscillator：デジタル発振回路）２４０、ＴＤＣ回路２５０、カウンタ２６０とから構成されている。
　アキュムレータ２１０は、基準クロック２５１を受けて、周波数設定ワード信号２１１を累積加算し、その電圧に応じて基準位相を表すデジタル信号を出力する回路である。なお、周波数設定ワード信号２１１は、ＤＣＯ２４０の発振周波数に関する電圧値を有する。
　ミキサ及び位相比較器２２０は、ＴＤＣ回路２５０からの出力信号により表された基準位相とＤＯＣ２４０の出力信号の位相との差分を表すデジタル信号と、カウンタ２６０からのＤＯＣ２４０の出力信号の位相を表すデジタル信号と、基準位相を表す信号に応じて、ＤＯＣ２４０の出力信号の発振周波数を制御する位相誤差信号をループフィルタ２３０へ出力する回路である。
　ループフィルタ２３０は、位相差誤差信号に含まれる高調波成分や雑音を除去するともに、ＤＣＯ２４０の制御感度を考慮して、ＤＯＣ２４０への制御信号を出力する。
　カウンタ２６０は、ＤＣＯ２４０の出力信号の位相を検出し、ＤＣＯ２４０の出力信号の位相に応じたデジタル信号をミキサ及び位相比較器２２０へ出力する。
　ＴＤＣ回路２５０は、基準クロック２５１のクロックの立ち上がりの位相と、ＤＣＯ２４０の出力信号の立ち上がりの位相を比較し、位相差に応じたデジタル信号を出力する、すなわち、基準クロック２５１のクロックの立ち上がりと、ＤＣＯ２４０の出力信号の立ち上がりとの時間差を検出し、その時間差に応じたデジタル信号をミキサ及び位相比較器２２０へ出力する。
　また、ＴＤＣ回路２５０は、実施例１のＴＤＣ回路５０及びＴＤＣ回路５０により得た結果をデジタル化する回路から構成されている。従って、実施例１のＴＤＣ回路５０により得たＮｒｅｆ、１ｓｔＣＡ、２ｎｄＣＡ、３ｉｒｄＣＢ、２ｎｄＣＢ、１ｓｔＣＢ、２ｎｄＱＱ１ｄｔ－２ｎｄＱＱ６ｄｔ、１ｓｔＱＱ１ｄｔ－１ｓｔＱＱ６ｄｔまでの信号を利用して、式（６）により得た時間差に関する数値を２進法を使用して表した場合の各デジットに対応するデジタル信号を、ＴＤＣ回路２５０は出力する。
　以上より、
実施例３のＡＤＰＬＬ回路２００は、
　入力されたデジタル信号に応じた発振周波数を有する発振信号を出力する発振回路（ＤＯＣ２４０）と、
　周波数設定ワードを累積加算し、基準位相を表す信号を出力するアキュムレータと、
　前記発振信号の位相と、基準クロックの位相とを比較し、その位相差に応じたデジタル信号を出力する位相差検出回路（ＴＤＣ回路２５０）と、
　前記発振回路が出力する前記発振信号の位相とを検出し、位相をデジタル化した信号を出力するカウンタと、
　前記位相差検出回路から出力される位相差に応じた前記デジタル信号と、前記発振回路が出力する前記発振信号の位相をデジタル化した信号とに応じて、前記発振回路の発振周波数を制御する信号を出力する位相比較器と、
　位相比較器から出力される制御信号に含まれる高調成分を除去するとともに、前記発振回路の制御感度に応じて、前記制御信号を変更した制御信号を前記発振回路に出力するフィルタ回路と、を備えることを特徴とするＡＤＰＬＬ回路である。
　実施例１のＴＤＣ回路５０によれば、基準クロックと発振器（ＤＣＯ２４０）からの発振信号との位相差、すなわち、論理の立ち上がり又は立ち下がり間の時間差を、精度よく検出することができる。また、実施例１のＴＤＣ回路５０を利用することにより、ＰＬＬのすべてをデジタル回路で構成したＡＤＰＬＬを構成することができる。ＡＤＰＬＬにおいては、デジタル信号によって制御されるＤＣＯ２４０によって発振信号が得られるため、ＤＣＯ２４０の位相雑音が抑制される。アナログ的な回路による遅延ばらつきがなくなるため、信号の発生、伝達におけるばらつきが抑制されるからである。従って、ＡＤＰＬＬから出力される発振信号、すなわち、基準クロックを分周したクロックに対して影響する位相雑音が減少する効果がある。
　本発明によれば、２つのパルス信号間の時間差を検出するための回路が比較的小規模ではあるが、２つのパルス信号間の時間差の検出分解能が高いＴＤＣ回路を提供することができる。
１０　第１の遅延回路
２０　第２の遅延回路
１１、１２、１３、１４、１５、１６　インバータ
２１、２２、２３、２４、２５、２６　インバータ
３０　第１のフリップフロップ列
３１、３２、３３、３４、３５、３６、４１、４２、４３、４４、４５、４６　フリップフロップ
４０　第２のフリップフロップ列
５０、１３０　ＴＤＣ回路
Ａ６１、Ａ６２　カウンタ
Ａ７０、Ｂ８０　パルス幅設定回路
１１０、１４０　検出結果出力回路
２００　ＡＤＰＬＬ回路
２１０　アキュムレータ
２２０　ミキサ及び位相比較器
２３０　ループフィルタ
２４０　ＤＣＯ
２５０　ＴＤＣ回路
２６０　カウンタ

Claims (7)

  1. 　入力される信号の論理を反転させた信号を、第1の信号遅延時間後に、出力する第１の反転遅延素子を偶数個、ループ状に直列接続して形成された第１の遅延回路と、
    　入力される信号の論理を反転させた信号を、前記第1の信号遅延時間とは異なる第２の信号遅延時間後に、出力する第２の反転遅延素子を偶数個であって、前記第１の反転遅延素子と同数、ループ状に直列接続して形成された第２の遅延回路と、
    　第１の入力信号を受け、前記第１の反転遅延素子のいずれかから第１パルス信号を発生させる第１パルス信号駆動回路と、
    　第２の入力信号を受け、前記第２の反転遅延素子のいずれかから第２パルス信号を発生させる第２パルス信号駆動回路と、
    　前記第２パルス信号又は前記第２パルス信号に起因して発生した前記第２の反転遅延素子からのパルス信号を含む第４パルス信号によって、前記第２の反転遅延素子それぞれに対応する前記第１の反転遅延素子が出力する前記第１のパルス信号又は前記第１パルス信号に起因して発生した前記第１の反転遅延素子からのパルス信号を含む第３パルス信号の論理をラッチする、複数の第１フリップフロップ回路と、
    　第１の反転遅延素子のいずれか一つが発生する前記第３パルス信号をカウントする第１のカウンタと、
    　第２の反転遅延素子のいずれか一つが発生する前記第４パルス信号をカウントする第２のカウンタと、
    　前記第３パルス信号を、前記第４パルス信号によって、前記複数の第１フリップフロップのそれぞれによってラッチし、前記複数の第１フリップフロップのいずれかがラッチした信号の論理が第１の変化をした場合に、前記第１のカウンタのカウント数及び前記第２のカウンタのカウント数を記憶する検出結果出力回路と、を備えることを特徴とするＴＤＣ回路。
  2. 　前記複数の第１フリップフロップの内の一つの出力をＣＬＫ端子に受けるとともに、その他の第１フリップフロップの内の一つからの出力をＤ端子で受ける、複数の第２フリップフロップを備えることを特徴とする請求項１記載のＴＤＣ回路。
  3. 　前記第１の反転遅延素子、前記第２の反転遅延素子、前記複数の第１フリップフロップ回路、及び、前記複数の第２フリップフロップは相補信号により駆動される回路であることを特徴とする請求項１記載のＴＤＣ回路。
  4. 　前記第１パルス信号を発生する前記第１の反転遅延素子は、リセット端子を有し、前記リセット端子に論理”Ｌ”の信号が入力されると、前記第１の反転遅延素子に入力される信号の論理に関わらず、論理が固定した信号を出力し、
    　前記第１パルス信号駆動回路は前記第１の入力信号が入力されたときに、前記第１パルス信号を発生する前記第１の反転遅延素子の前記リセット端子に論理”Ｌ”の信号を入力し、
    　前記第１パルス信号を発生する前記第１の反転遅延素子から発生したパルス信号が、リング状に接続された複数の第１の反転遅延素子の内の半分の数を伝搬し、伝搬後の前記第３パルス信号を受けて、第１のパルス信号駆動回路は、前記第１パルス信号を発生する前記第１の反転遅延素子の前記リセット端子に論理”Ｈ”の信号を入力することを特徴とする請求項１記載のＴＤＣ回路。
  5. 　前記検出結果出力回路は、第１回目に前記第１の変化があったときに、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号又は前記第４パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置を記憶する第１レジスタと、
    　第２回目に前記第１の変化があったときに、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号又は前記第４パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置を記憶する第２レジスタと、
    　第３回目に前記第１の変化があったときに、前記第２のカウンタのカウンタ数を記憶する第３レジスタと、
    　前記第２の入力信号の入力から、前記第３回目に前記第１の変化があったときまでに、前記検出結果出力回路に入力されている基準クロックのクロックをカウントし、カウント数を記憶するカウンタと、を備えることを特徴とする請求項１記載のＴＤＣ回路。
  6. 　前記検出結果出力回路は、第２回目に前記第１の変化があったときに、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号又は前記第４パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置を記憶する第１レジスタと、
    　第３回目に前記第１の変化があったときに、前記第１のカウンタのカウンタ数、前記第２のカウンタのカウンタ数、及び、前記第２パルス信号及び前記第４パルス信号を発生した前記第２の反転遅延素子の前記第２の遅延回路中の位置を記憶する第２レジスタと、
    　第４回目に前記第１の変化があったときに、前記第２のカウンタのカウンタ数を記憶する第３レジスタと、
    　前記第２の入力信号の入力から、前記第４回目に前記第１の変化があったときまでに、前記検出結果出力回路に入力されている基準クロックのクロックをカウントし、カウント数を記憶するカウンタと、を備えることを特徴とする請求項１記載のＴＤＣ回路。
  7. 　入力されたデジタル信号に応じた発振周波数を有する発振信号を出力する発振回路１１と、
    　周波数設定ワードを累積加算し、基準位相を表す信号を出力するアキュムレータと、
    　前記発振信号の位相と、基準クロックの位相とを比較し、前記位相差に応じたデジタル信号を出力する位相差検出回路と、
    　前記発振回路が出力する前記発振信号の位相とを検出し、前記位相を表したデジタル信号を出力するカウンタと、
    　前記位相差検出回路から出力される位相差に応じた前記デジタル信号と、前記発振回路が出力する前記発振信号の位相をデジタル化した信号とに応じて、前記発振回路の発振周波数を制御する信号を出力する位相比較器と、
    　前記位相比較器から出力される制御信号に含まれる高調成分を除去するとともに、前記発振回路の制御感度に応じて、前記制御信号を変更した制御信号を前記発振回路に出力するフィルタ回路と、を備えることを特徴とするＡＤＰＬＬ回路。
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