JP2008131659A - タイムトゥデジタルコンバータ - Google Patents

Abstract

【課題】タイムトゥデジタルコンバータを提供する。
【解決手段】タイムトゥデジタルコンバータは、高い解像度と広い測定範囲のために低解像度タイムトゥデジタルコンバータと高解像度タイムトゥデジタルコンバータとを含む。低解像度タイムトゥデジタルコンバータは、第１信号と第２信号との時間差を第１量子化間隔で測定する。高解像度タイムトゥデジタルコンバータは、第１信号と第２信号との時間差を第１量子化間隔よい更に小さい第２量子化間隔で測定する。低解像度タイムトゥデジタルコンバータは、高解像度タイムトゥデジタルコンバータより広い測定範囲を有する。
【選択図】 図６

Description

本発明は、タイムトゥデジタルコンバータに係り、より詳細には高い解像度と広い測定範囲とを有する、低解像度タイムトゥデジタルコンバータと高解像度タイムトゥデジタルコンバータとを含むタイムトゥデジタルコンバータに関する。

タイムトゥデジタルコンバータ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ；ＴＤＣ）は、基準信号に対する比較信号の時間差を測定するのに用いられる。伝統的に、ＴＤＣはレーザ距離測定器（ｌａｓｅｒ ｒａｎｇｅ ｆｉｎｄｅｒ）に用いられており、最近ではデジタル位相固定ループ（Ａｌｌ−Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ； ＡＤＰＬＬ）にも用いられている。例えば、このようなタイムトゥデジタルコンバータに係る技術は、非特許文献１に開示されている。

図１は、タイムトゥデジタルコンバータの基本動作を説明する図である。タイムトゥデジタルコンバータは、二つの信号を比較して時間差に対応するデジタルコードを生成する。タイムトゥデジタルコンバータは、時間解像度（ｔｉｍｉｎｇ ｒｅｓｏｌｕｔｉｏｎ、ｔｒｅｓ）間隔で第１信号と第２信号との時間差を求める。したがって、実際の時間差（ｔａ）と測定された時間差（ｔｍ）とは異なることがあり、両者の差が量子化エラーである。量子化エラーは、最大量子化間隔（ｔｑ）だけ大きくなることがある。高解像度のタイムトゥデジタルコンバータは、量子化間隔（ｔｑ）が小さく、低解像度のタイムトゥデジタルコンバータは量子化間隔（ｔｑ）が大きい。

図２は、従来の単一遅延ライン（ｓｉｎｇｌｅ ｄｅｌａｙ ｌｉｎｅ）を有するタイムトゥデジタルコンバータを示す図である。タイムトゥデジタルコンバータ２００は、第１信号が伝達される遅延ライン２１０、第２信号が伝達される基準ライン２２０、及び遅延ライン２１０のノードの電圧とこれに対応する基準ライン２２０のノードの電圧とを比較する比較器２３０、を含む。比較器２３０は、複数のフリップフロップ（２３１、２３２、２３３、２３４）を含んでおり、各フリップフロップ（２３１、２３２、２３３、２３４）は遅延ライン２１０の各ノードと入力端子とが接続され、基準ライン２２０とクロック端子とが接続される。

第１信号と第２信号との時間差は、比較器２３０の出力信号から計算される。遅延ライン２１０に含まれた各遅延素子（２１１、２１２、２１３）はインバータで具現されるが、インバータの遅延時間は５０ピコ秒程度である。したがって、図２のタイムトゥデジタルコンバータ２００は、５０ピコ秒の解像度を有することができる。

図３は、図２のタイムトゥデジタルコンバータ２００の出力と時間差を示す。図示したように、第１信号と第２信号との時間差は量子化間隔単位で測定される。したがって、第１信号と第２信号との時間差が量子化間隔内の誤差を有する場合、タイムトゥデジタルコンバータ２００は、第１信号及び第２信号の位相が異なっても第１信号及び第２信号の位相が同一であると認識する。タイムトゥデジタルコンバータ２００は、図３に示したようにデッドゾーンを有する。

高周波ＡＤＰＬＬを具現するとき、図３のようなデッドゾーンが存在する場合にＡＤＰＬＬの出力信号はジッタが発生する可能性がある。デッドゾーンの大きさを減少させるためにはタイムトゥデジタルコンバータの解像度を高くする必要がある。

図４は、従来のバーニア遅延ライン（Ｖｅｒｎｉｅｒ ｄｅｌａｙ ｌｉｎｅ）を有するタイムトゥデジタルコンバータを示す図である。タイムトゥデジタルコンバータ３００は、図２のタイムトゥデジタルコンバータ２００と違って二つの遅延ライン（３１０、３２０）を有する。第１遅延ライン３１０に含まれた遅延素子（３１１、３１２、３１３）と第２遅延ライン３２０に含まれた遅延素子（３２１、３２２、３２３）の遅延時間には差がある。例えば、第１遅延ライン３１０に含まれた遅延素子は５０ピコ秒の遅延時間を有し、第２遅延ライン３２０に含まれた遅延素子は５５ピコ秒の遅延時間を有する。

比較器３３０に含まれたそれぞれのフリップフロップ（３３１、３３２、３３３、３３４）は、第１遅延ライン３１０の各ノードと入力端子が接続され、第２遅延ライン３２０の各ノードとクロック端子とが接続される。このようなバーニア遅延ラインを有するタイムトゥデジタルコンバータ３００は、５ピコ秒の量子化間隔（解像度）を有することができる。

図５は、図４のタイムトゥデジタルコンバータ３００の出力と時間差との関係を示す。図示したように、第１信号と第２信号との時間差は、量子化間隔単位で測定される。タイムトゥデジタルコンバータ３００の量子化間隔は、図２のタイムトゥデジタルコンバータ２００の量子化間隔に比べて非常に小さい。

したがって、タイムトゥデジタルコンバータ３００は、デッドゾーンの問題が少ない。しかし、タイムトゥデジタルコンバータ３００は、量子化間隔が非常に小さいので、二つの信号間の時間差の最大測定の範囲が小さい。したがって、最大測定の範囲を超える時間差に対してタイムトゥデジタルコンバータ３００は、正確に測定することができない。勿論、これを解決するために遅延素子とフリップフロップの個数を増やせばいいが、これはチップ面積の増加を招来する。

一方、同じ個数のフリップフロップを有しても、バーニア遅延ラインを有するタイムトゥデジタルコンバータはシングル遅延ラインを有するタイムトゥデジタルコンバータに比べて占めるチップの面積が非常に大きい。
"Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ ｆｏｒ ＲＦ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｓ ｉｎ ９０ ｎｍ ＣＭＯＳ"、ＩＥＥＥ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｓｙｍｐｏｓｉｕｍ、２００５、Ｒｏｂｅｒｔ Ｂｏｇｄａｎ Ｓｔａｓｚｅｗｓｋｉ

本発明は、前述した必要に応じて提案されたものであって、本発明の目的は、測定しうる二つの信号の時間差の範囲が広く、二つの信号の時間差を高解像度で測定しうるタイムトゥデジタルコンバータを提供することにある。
また、本発明の他の目的は、小さいチップ面積を有し、二つの信号の時間差を高解像度で測定しうるタイムトゥデジタルコンバータを提供することにある。
なお、本発明の更に他の目的は、ジッタがほぼ存在しない出力クロックを生成するデジタル位相固定ループを提供することにある。
しかし、以上の目的は例示的なものであって、本発明の目的はこれに限定されない。

前述した技術的課題を達成するために、本発明の一実施例によるタイムトゥデジタルコンバータは、高い解像度と広い測定の範囲とを有する低解像度タイムトゥデジタルコンバータと高解像度タイムトゥデジタルコンバータとを含む。低解像度タイムトゥデジタルコンバータは、第１信号と第２信号との時間差を第１量子化間隔で測定する。高解像度タイムトゥデジタルコンバータは、第１信号と第２信号との時間差を前記第１量子化間隔より小さい第２量子化間隔で測定する。低解像度タイムトゥデジタルコンバータは、高解像度タイムトゥデジタルコンバータより広い測定範囲を有する。

前記低解像度タイムトゥデジタルコンバータと前記高解像度タイムトゥデジタルコンバータとは、同一の集積回路ダイで製造される。 前記低解像度タイムトゥデジタルコンバータと前記高解像度タイムトゥデジタルコンバータそれぞれから提供を受けたコードから前記第１信号と前記第２信号との時間差に相応するデジタルコードを生成する少なくとも一つのエンコーダを更に含むことができる。

前記低解像度タイムトゥデジタルコンバータは、前記高解像度タイムトゥデジタルコンバータより広い測定範囲を有することができる。
前記第１信号は、前記高解像度タイムトゥデジタルコンバータを通じる遅延の後に前記低解像度タイムトゥデジタルコンバータに印加され、前記第２信号は同時に前記低解像度タイムトゥデジタルコンバータと前記高解像度タイムトゥデジタルコンバータとに印加される。

また、前記第１信号と前記第２信号とは、前記低解像度タイムトゥデジタルコンバータと前記高解像度タイムトゥデジタルコンバータとに同時に印加され、前記第１信号及び前記第２信号は、それぞれ前記高解像度タイムトゥデジタルコンバータを通じる遅延の後に前記低解像度タイムトゥデジタルコンバータに印加される。

前記低解像度タイムトゥデジタルコンバータは、前記第１信号を伝送するために直列に接続された能動遅延部を含む第１伝送ラインと、前記第２信号を伝送するための第２伝送ラインと、前記能動遅延部の間のノードそれぞれと入力端子とが接続され、前記第２伝送ラインにクロック端子が接続されたフリップフロップと、前記フリップフロップの出力値に基づいて低解像度デジタルコードを生成するエンコーダと、を含むことができる。

前記能動遅延部は、それぞれ所定の同一の遅延を提供するインバータであってもよい。

前記高解像度タイムトゥデジタルコンバータは、前記第１信号を伝送するために直列に接続された第１抵抗を含む第１高解像度伝送ラインと、前記第２信号を伝送するために直列に接続された第２抵抗を含む第２高解像度伝送ラインと、前記第１高解像度伝送ライン上の第１ノードの第１電圧及び前記第１ノードに対応する前記第２高解像度伝送ライン上の第２ノードの第２電圧を比較する比較回路と、前記比較回路の出力に基づいて高解像度デジタルコードを生成するエンコーダと、を含むことができる。

前記高解像度デジタルコードを生成するエンコーダは、低解像度デジタルコードを生成するエンコーダと同一の一つのエンコーダであってもよく、分離された他のエンコーダであってもよい。

前記第１伝送ラインを通じて前記第１信号が伝送される第１伝送方向は、前記第２伝送ラインを通じて前記第２信号が伝送される第２伝送方向と同一であってもよく、この場合、前記第１抵抗それぞれの第１抵抗値及び前記第２抵抗それぞれの第２抵抗値は、同一である。

一方、前記第１伝送ラインを通じて前記第１信号が伝送される第１伝送方向は、前記第２伝送ラインを通じて前記第２信号が伝送される第２伝送方向と反対方向であってもよく、この場合、前記第１抵抗それぞれの第１抵抗値と前記第２抵抗それぞれの第２抵抗値とは互いに異なってもよい。前記第１抵抗と前記第２抵抗とは、メタルライン及びビアプラグにより具現され、前記比較回路それぞれは、前記第１高解像度伝送ラインと第２高解像度伝送ラインとの間で対称的なレイアウトを有することができる。

前記タイムトゥデジタルコンバータは、デジタル位相固定ループの内部に接続される。前記デジタル位相固定ループは、前記低解像度タイムトゥデジタルコンバータから提供を受けた低解像度コード及び高解像度タイムトゥデジタルコンバータから提供を受けた高解像度コードに基づいてデジタル制御コードを生成するデジタルフィルタと、前記デジタル制御コードに対応する周波数の出力クロックを生成するデジタル制御発振器と、前記デジタル制御発振器の出力クロックより低い周波数の分周クロックを生成する周波数分周器と、を含んでもよく、前記分周クロックは前記第１信号であり、前記第２信号は基準信号であってもよい。

このように、タイムトゥデジタルコンバータは、前記高解像度タイムトゥデジタルコンバータの小さい量子化間隔からデッドゾーン特性を減少させることができ、低解像度タイムトゥデジタルコンバータから大きい量子化間隔から広い測定範囲を得ることができる。

前述したように、本発明の実施例によるタイムトゥデジタルコンバータは、測定しうる二つの信号の時間差の範囲が広く、二つの信号の時間差を高解像度で測定することができる。このために、タイムトゥデジタルコンバータは、高解像度タイムトゥデジタルコンバータと低解像度タイムトゥデジタルコンバータとを含む。高解像度タイムトゥデジタルコンバータは、メタルライン及びビアに具現された非常に小さい抵抗を含んでいるので、小さいチップ面積を占める。このようなタイムトゥデジタルコンバータを含むデジタル位相固定ループは、ジッタがほぼ発生しない出力クロックを生成することができる。

以下、添付する図面を参照して、本発明の望ましい実施例をより詳細に説明する。

図６は、本発明の一実施例によるタイムトゥデジタルコンバータの構成を示す図である。タイムトゥデジタルコンバータ４００は、第１信号と第２信号との時間差を測定して時間差コードを生成する。このために、タイムトゥデジタルコンバータ４００は、第１エンコーダ４１２を有する高解像度タイムトゥデジタルコンバータ４１０と第２エンコーダ４２２を有する低解像度タイムトゥデジタルコンバータ４２０とを含む。

また、タイムトゥデジタルコンバータ４００は、第１エンコーダ４１２と第２エンコーダ４２２とに接続されたデータプロセッサ４３０を含む。タイムトゥデジタルコンバータ４００は、データプロセッサ４３０に接続されたメモリ装置４４０をさらに含む。メモリ装置４４０は、一連の命令語を保存し、データプロセッサ４３０は、メモリ装置４４０に保存された命令語を実行して図２１に示すフローチャートの各段階を行う。

タイムトゥデジタルコンバータ４００に含まれた多様な構成要素（４１０、４１２、４２０、４２２、４３０、４４０）は、同一の集積回路ダイ４２５で製造することができる。
高解像度タイムトゥデジタルコンバータ４１０は、第１信号と第２信号との時間差を高解像度で測定し、低解像度タイムトゥデジタルコンバータ４２０は、第１信号と第２信号との時間差を低解像度で測定する。

低解像度タイムトゥデジタルコンバータ４２０は、第１信号と第２信号との時間差を第１量子化間隔で測定し、高解像度タイムトゥデジタルコンバータ４１０は、第１信号と第２信号との時間差を第１量子化間隔より更に小さい第２量子化間隔で測定する。したがって、低解像度タイムトゥデジタルコンバータ４２０は、高解像度タイムトゥデジタルコンバータ４１０に比べて広い測定範囲を有する。

高解像度タイムトゥデジタルコンバータ４１０に含まれた第１エンコーダ４１２は、第１信号と第２信号との時間差を小さい量子化間隔で測定した値を示す高解像度デジタルコードを生成し、低解像度タイムトゥデジタルコンバータ４２０に含まれた第２エンコーダ４２２は、第１信号と第２信号との時間差を大きい量子化間隔で測定した値を示す低解像度デジタルコードを生成する。

図７は、図６のタイムトゥデジタルコンバータの出力と第１信号と第２信号との時間差を示すグラフである。第１信号と第２信号との時間差が小さくて低解像度タイムトゥデジタルコンバータ４２０によってはデッドゾーンが発生する可能性がある場合には、高解像度タイムトゥデジタルコンバータ４１０の出力が用いられデッドゾーン特性を顕著に減少させることができる。

また、低解像度タイムトゥデジタルコンバータ４２０の大きい量子化間隔は第１信号と第２信号との時間差を広い測定範囲で測定することができる。互いに異なる量子化間隔を有する低解像度タイムトゥデジタルコンバータ４１０と高解像度タイムトゥデジタルコンバータ４２０とを含むことによって従来の単一量子化間隔で時間差を測定することに比べて集積回路４２５の面積を最小化することができる。

図６、図７、及び図２１を参照すると、タイムトゥデジタルコンバータ４００の動作を行う期間、高解像度タイムトゥデジタルコンバータ４１０と低解像度タイムトゥデジタルコンバータ４２０とは、それぞれ第１信号と第２信号とから高解像度デジタルコードと低解像度デジタルコードとを生成する。データプロセッサ４３０は、高解像度タイムトゥデジタルコンバータ４１０と低解像度タイムトゥデジタルコンバータ４２０それぞれの第１及び第２エンコーダ（４１２、４２２）から高解像度デジタルコードと低解像度デジタルコードの入力を受ける（図２１のＳ４５２）。

データプロセッサ４２０は、低解像度デジタルコードが低解像度タイムトゥデジタルコンバータ４２０のデッドゾーン以内にあるかを判断する（図２１のＳ４５４）。低解像度デジタルコードが低解像度タイムトゥデジタルコンバータ４２０のデッドゾーン以内にないと、データプロセッサ４３０は、低解像度タイムトゥデジタルコンバータ４２０の第２エンコーダ４２２から提供される低解像度デジタルコードを用いて第１信号と第２信号との差を決定する（図２１のＳ４５６）。一方、低解像度デジタルコードが低解像度タイムトゥデジタルコンバータ４２０のデッドゾーン以内にあると、データプロセッサ４３０は、高解像度タイムトゥデジタルエンコーダ４１０の第１エンコーダ４１２から提供される高解像度デジタルコードを用いて第１信号と第２信号との時間差を決定する（図２１のＳ４５８）。

図８は、本発明の一実施例によるタイムトゥデジタルコンバータ５００の高解像度タイムトゥデジタルコンバータ５１０と低解像度タイムトゥデジタルコンバータ５２０とに第１信号と第２信号とが印加される方法を示す。図８の高解像度タイムトゥデジタルコンバータ５１０と低解像度タイムトゥデジタルコンバータ５２０は、それぞれ図６の高解像度タイムトゥデジタルコンバータ４１０と低解像度タイムトゥデジタルコンバータ４２０であってもよい。

図８を参照すると、タイムトゥデジタルコンバータ５００に含まれた高解像度タイムトゥデジタルコンバータ５１０と低解像度タイムトゥデジタルコンバータ５２０とに第２信号が同時に提供される。一方、第１信号は高解像度タイムトゥデジタルコンバータ５１０に先に提供され、高解像度タイムトゥデジタルコンバータ５１０を経由して遅延された第１信号が低解像度タイムトゥデジタルコンバータ５２０に提供される。この場合、データプロセッサ４３０は、高解像度タイムトゥデジタルコンバータ５１０を経由した遅延時間についての情報から測定された時間差を決定する。

図９は、本発明の一実施例によるタイムトゥデジタルコンバータ６００の高解像度タイムトゥデジタルコンバータ６１０と低解像度タイムトゥデジタルコンバータ６２０とに第１信号と第２信号とが印加される方法を示す図である。図９の高解像度タイムトゥデジタルコンバータ６１０と低解像度タイムトゥデジタルコンバータ６２０とは、それぞれ図６の高解像度タイムトゥデジタルコンバータ４１０と低解像度タイムトゥデジタルコンバータ４２０であってもよい。図９を参照すると、タイムトゥデジタルコンバータ６００に含まれた高解像度タイムトゥデジタルコンバータ６１０と低解像度タイムトゥデジタルコンバータ６２０とに第１信号が同時に提供される。同様に、高解像度タイムトゥデジタルコンバータ６１０と低解像度タイムトゥデジタルコンバータ６２０とに第２信号も同時に提供される。

図１０は、本発明の一実施例によるタイムトゥデジタルコンバータ７００の高解像度タイムトゥデジタルコンバータ７１０と低解像度タイムトゥデジタルコンバータ７２０とに第１信号と第２信号とが印加される方法を示す図である。図１０の高解像度タイムトゥデジタルコンバータ７１０と低解像度タイムトゥデジタルコンバータ７２０とは、それぞれ図６の高解像度タイムトゥデジタルコンバータ４１０と低解像度タイムトゥデジタルコンバータ４２０とであってもよい。図１０を参照すると、タイムトゥデジタルコンバータ７００に含まれた高解像度タイムトゥデジタルコンバータ７１０に第１信号と第２信号とが先に提供される。高解像度タイムトゥデジタルコンバータ７１０を経由して遅延された第１信号と第２信号とは低解像度タイムトゥデジタルコンバータ７２０に提供される。

一実施例で、図６の低解像度タイムトゥデジタルコンバータ４２０は、図１１に示したように単一遅延ラインを有するタイムトゥデジタルコンバータにより具現することができる。図１１は、本発明の一実施例による低解像度タイムトゥデジタルコンバータ８００を示す図である。

図１１を参照すると、低解像度タイムトゥデジタルコンバータティング回路８００は、第１信号が伝達される第１伝送ライン８１０と第２信号が伝達される第２伝送ライン８２０と第１伝送ライン８１０のノードの電圧とこれに対応する第２伝送ライン８２０のノードの電圧とを比較する比較器８３０及び比較器８３０の出力を受けて低解像度コードを生成するエンコーダ８４０を含む。

第１伝送ライン８１０に含まれた遅延素子（８１１、８１２、８１３）は、能動素子で構成された能動遅延部（ａｃｔｉｖｅ ｄｅｌａｙ ｕｎｉｔ）により具現することができる。もっとも簡単に遅延素子（８１１、８１２，８１３）はインバータにより具現することができる。通常インバータにより具現された個別遅延素子の遅延時間は数十ピコ秒を有する。第１伝送ライン８１０は、遅延ラインに該当する。第２伝送ライン８２０は、遅延素子を含まない通常の伝送ラインに該当する。

比較器８３０は、複数のフリップフロップ（８３１、８３２、８３３、８３４）を含み、各フリップフロップ（８３１、８３２、８３３、８３４）は、第１伝送ライン８１０の各ノードと入力端子とが接続され、第２伝送ライン８２０とクロック端子とが接続される。

遅延素子がインバータにより具現された場合、奇数番目のフリップフロップは第２信号の上昇エッジに同期して動作し、偶数番目のフリップフロップは第２信号の下降エッジに同期して動作する。エンコーダ８４０は、比較器８３０の出力信号から第１信号と第２信号との時間差に対する低解像度コードを生成する。例えば、比較器８３０は、温度計コード（ｔｈｅｒｍｏｍｅｔｅｒ ｃｏｄｅ）を出力し、エンコーダ８４０は温度計コードをバイナリコードに変換して低解像度コードを生成することができる。

図１２は、本発明の一実施例による高解像度タイムトゥデジタルコンバータ９００を示す図である。高解像度タイムトゥデジタルコンバータ９００は、それぞれ直列接続された抵抗を含む第１高解像度伝送ライン９１０と第２高解像度伝送ライン９２０とを含む。また、高解像度タイムトゥデジタルコンバータ９００は、比較器９３０及びエンコーダ９４０を含む。

第１信号は、第１高解像度伝送ライン９１０の開始ノードに入力され、抵抗（９１１、９１２、９１３、９１４）を経て最後のノードまで伝達される。第２信号は、第１高解像度伝送ライン９１０の最後のノードに対応する第２高解像度伝送ライン９２０の開始ノードに入力され、抵抗（９２１、９２２、９２３、９２４）を経て第１高解像度伝送ライン９１０の開始ノードに対応する第２高解像度伝送ライン９２０の最後のノードまで伝達される。

第１高解像度伝送ライン９１０と第２高解像度伝送ライン９２０は、すべて遅延ラインに該当する。第１高解像度伝送ライン９１０の抵抗と第２高解像度電装ライン９２０の抵抗は全て同一の抵抗値を有する。

第１高解像度伝送ライン９１０の開始ノードは、同一の比較器９３１の入力端子と接続される第２高解像度伝送ライン９２０の最後のノードに対応する。同様に第１高解像度伝送ライン９１０の最後のノードは同一の比較器９３４の入力端子と接続される第２高解像度伝送ライン９２０の開始ノードに対応する。

このような方式で、第１信号と第２信号はノード間の遅延時間の不均衡を減少させるために第１高解像度伝送ライン９１０と第２高解像度伝送ライン９２０とを通じて互いに反対の方向に印加される。例えば、第１信号が抵抗９１１を通る時の遅延時間は抵抗９１２を通る時の遅延時間より長い。同様に、第１信号が抵抗９１２を通る時の遅延時間は抵抗９１３を通るときの遅延時間より長く、第１信号が抵抗９１３を通るときの遅延時間は抵抗９１４を通る時の遅延時間より長い。

一方、第２信号が抵抗９２１を通る時の遅延時間は抵抗９２２を通る時の遅延時間より長い。同様に、第２信号が抵抗９２２を通るときの遅延時間は抵抗９２３を通る時の遅延時間より長く、第２信号が抵抗９２３を通る時の遅延時間は抵抗９２４を通る時の遅延時間より長い。第１信号と第２信号とは入力される方向が異なるため、このようなノード間の遅延時間の不均衡は減少するようになる。

比較器９３０は、第１高解像度伝送ライン９１０上のノードの第１電圧と、第１電圧に対応する第２高解像度伝送ライン９２０上のノードの第２電圧とを比較する。このために、比較器９３０は複数の比較回路を含む。比較回路９３１は、第１高解像度伝送ライン９１０の開始ノードの電圧と第２高解像度伝送ライン９２０の最後ノードの電圧とを比較し、比較回路９３２は、抵抗９１１と抵抗９１２とのノードの電圧と、抵抗９２４と抵抗９２３とのノードの電圧とを比較する。

比較回路９３３は、抵抗９１３と抵抗９１４との間のノード電圧と、抵抗９２２と抵抗９２１との間のノード電圧とを比較し、比較回路９３４は、第１高解像度伝送ライン９１０の最後のノードの電圧と、第２高解像度伝送ライン９２０の開始ノードとを比較する。

比較器９３０の出力は、エンコーダ９４０に提供され、エンコーダ９４０は第１信号と第２信号の時間遅延に対応する高解像度コードを生成する。例えば、エンコーダ９４０は、第１信号と第２信号の遅延時間に対応するバイナリコードを生成することができる。

１ピコ秒以下の解像度を有するＴＤＣを具現するために伝送ラインに含まれた抵抗の抵抗値を、数オーム程度に小さくする必要がある。通常の半導体工程で提供される抵抗は、数百オーム程度に並列接続して小さい抵抗値を得ることができるが、この場合に伝送ラインの面積が大きくなる。

図１３及び図１４は、伝送ライン（９１０、９２０）内の小さい抵抗値を有する抵抗を形成するためのメタルライン及びビアプラグの平面図及び断面図である。
図１３を参照すると、伝送ライン１０００は三つのメタル層により具現される。中央のメタル層のメタルラインは、抵抗１０３０及び比較回路（９３１、９３２、９３３、９３４）との接続のためのノード１０４０を含む。抵抗１０３０の抵抗値はメタルラインの幅（Ｗ）に沿って決定することができる。

メタルラインの幅（Ｗ）が狭いと、抵抗１０３０の抵抗値は大きくなり、メタルラインの幅（Ｗ）が広いと、抵抗１０３０の抵抗値は小さくなる。ノード１０４０はビアまたはコンタクトプラグを通じて比較器の入力端子と接続することができる。各ノードから各比較器の入力端子からの抵抗値を減らすために並列で接続された複数のビアまたはコンタクトプラグを用いることができる。

図１４は、三つのメタル層を用いて一つの抵抗を具現した例を示す。Ｍ２は、最下部のメタル層の直上にあるメタル層を示し、Ｍ３は、Ｍ２の直上にあるメタル層を示し、Ｍ４は、Ｍ３の直上にあるメタル層を示す。

抵抗１１００の抵抗値は、主にビア１１１０によって決定され、メタルライン１１２０の抵抗値はビア１１１０に比べて非常に小さい。一つのビアが約１オームである場合に３オームの抵抗を具現するには三つのビアを直列で接続して具現することができる。しかし、ビアの抵抗値は位置によって偏差を有するので、このような方式で抵抗の抵抗値を精密に制御しにくいことがある。その代わり、例えば、２１個のビアを直列に接続して単位抵抗を作り、７個の単位抵抗を並列に接続して３オームの抵抗を具現することができる。このように、具現された複数の抵抗を直列に接続して伝送ラインを具現することができる。

一方、図１４には示していないが、伝送ラインは図１３の伝送ライン４００と同様に外部のノイズを防止する役割を果たす二本のメタルライン、即ち、Ｍ２の直下にあるメタル層のメタルラインとＭ４の直上にあるメタル層のメタルラインと、を含むことができる。

図１５は、図１２の高解像度タイムトゥデジタルコンバータのレイアウトを示す図である。高解像度タイムトゥデジタルコンバータ１２００は、平行に配列された第１高解像度の伝送ライン１２１０と、第２高解像度伝送ライン１２２０と、第１高解像度の伝送ライン１２１０と第２高解像度伝送ライン１２２０との間に配置された比較器１２３０と、を含む。

第１高解像度伝送ライン１２１０は、直列で接続された第１抵抗を含み、第２高解像度伝送ライン１２２０は直列で接続された第２抵抗を含む。第１抵抗と第２抵抗との抵抗値によって高解像度タイムトゥデジタルコンバータ１２００の量子化間隔が決定される。高解像度タイムトゥデジタルコンバータを具現するには非常に小さい抵抗が必要であるが、図１３及び図１４を参照して前述したように、メタルライン及びビアプラグを用いて非常に小さい抵抗を具現することができる。

比較器１２３０は、第１高解像度伝送ライン１２１０上のノードの電圧（第１電圧）、及び対応する第２高解像度伝送ライン１２２０上のノードの電圧（第２電圧）を比較する。一実施例において、各比較回路（１２３１、１２３２、１２３３）は伝送ライン（１２１０、１２２０）の間で対称的な構造を有する。比較器のレイアウトについては図１６を参照して後述する。

第１高解像度伝送ライン１２１０に入力される第１信号と第２高解像度伝送ライン１２２０に入力される第２信号とが同一の方向に入力される場合に、第１高解像度伝送ライン１２１０に含まれた第１抵抗の抵抗値はＲ１として同一の値を有し、第２高解像度伝送ライン１２２０に含まれた第２抵抗の抵抗値はＲ１と異なるＲ２で同一の値を有するよう高解像度タイムトゥデジタルコンバータ１２００を具現することができる。

第１高解像度伝送ライン１２１０に入力される第１信号と第２高解像度伝送ライン１２２０に入力される第２信号とが他の方向に入力される場合に、第１高解像度伝送ライン１２１０に含まれた第１抵抗及び第２高解像度伝送ライン１２２０に含まれた第２抵抗の抵抗値は全て同一の値を有するように高解像度タイムトゥデジタルコンバータ１２００を具現することができる。

図１６は、図１５の比較回路の例示的な回路（図１５の１２３１）を示す図である。他の比較回路（１２３２、１２３３）なども図１６と同様に具現することができる。第１ＮＭＯＳトランジスタ（Ｑ１）のゲートは第１高解像度伝送ライン１２１０に接続され、第２ＮＭＯＳトランジスタ（Ｑ２）のゲートは第２高解像度伝送ライン１２２０に接続される。第１高解像度伝送ライン１２１０の電圧（ＩＮ１）は第２高解像度伝送ライン１２２０の電圧（ＩＮ２）と比較される。

比較回路１２３１の出力端子（Ａ、Ｂ）は二つの電圧（ＩＮ１、ＩＮ２）を比較した結果（ＯＵＴ１、ＯＵＴ２）を提供する。比較回路１２３１は、図１６のように具現されたＰＭＯＳトランジスタ（Ｑ３、Ｑ４、Ｑ５、Ｑ６）も含む。接続部分１３１０を経てＰＭＯＳトランジスタ(Ｑ４)のゲートは出力端子（Ａ）に接続され、ＰＭＯＳトランジスタ（Ｑ３）のゲートは出力端子（Ｂ）に接続される。タイムトゥデジタルコンバータ１２００によって測定された第１信号と第２信号との時間差の誤差を減少させるために接続部分１３１０で対称性を有するよう比較回路１２３１を具現することが望ましい。

図１７は、本発明の一実施例による図１６の比較回路１２３１に含まれたトランジスタ（Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６）のレイアウトを示す図である。図１７を参照すると、比較回路１２３１のトランジスタ（Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６）と接続部分１３１０は、第１伝送ライン１２１０と第２伝送ライン１２２０との間で対称構造を有する。

再度、図１６を参照すると、接続部分１３１０でＡからＤまでのラインはＢからＣまでのラインと電気的に分離する必要がある。言い換えれば、ＡからＤまでのラインとＢからＣまでのラインの交差点は互いに異なるメタル層で具現される必要がある。このとき、接続部分１３１０は、第１高解像度伝送ライン１２１０と第２光高解像度伝送ライン１２２０とを基準に対称的な構造を有しなくてもよい。

図１８は、接続部分１３１０が、第１高解像度伝送ライン１２１０と第２高解像度伝送ライン１２２０との間のノードＡからノードＤまでのラインとノードＢからノードＣまでのラインの対称的な構造のレイアウトを示す。図１８を参照すると、接続部分１３１０でＡからＤまで単一ラインではない２本のラインで接続され、ＢからＣまでも単一ラインではない２本のラインで接続されていることがわかる。ここで、斜線を引いた部分と引いてない部分とは互いに異なるメタル層のメタルラインを示す。

図１９は、本発明の他の実施例による高解像度タイムトゥデジタルコンバータ１４００を示す図である。高解像度タイムトゥデジタルコンバータ１４００は、それぞれ直列接続された抵抗を含む第１高解像度伝送ライン１４１０と第２高解像度伝送ライン１４２０とを含む。第１高解像度伝送ライン１４１０の抵抗は互いに同一であるＲ１値を有し、第２高解像度伝送ライン１４２０の抵抗は互いに同一であるＲ１と異なるＲ２値を有する。高解像度タイムトゥデジタルコンバータ１４００は、抵抗で構成された２本伝送ライン（１４１０、１４２０）と比較器１４３０、及びエンコーダ１４４０（図６の４１２に該当）とを含む。

しかし、図１２の高解像度タイムトゥデジタルコンバータ９００と違って、高解像度タイムトゥデジタルコンバータ１４００で第１信号と第２信号とは同一の方向に入力される。第１信号は第１高解像度伝送ライン１４１０の開始ノードに入力され、抵抗（１４１１、１４１２、１４１３、１４１４）を経て最後ノードまで伝達される。第２信号は、第１高解像度伝送ライン１４１０の開始ノードに対応するノードに入力され、抵抗（１４２１、１１２２、１１２３、１１２４）を経て第１高解像度伝送ライン１４１０の最後ノードに対応するノードまで伝達される。

第１伝送ラインライン１４１０の開始ノードと第２伝送ラインライン１４２０の開始ノードとは比較回路１４３１の入力に接続され、二つのノードの電圧が比較される。第１伝送ライン１４１０の最後ノードと第２伝送ライン１４２０の最後ノードとは、比較回路１４３４の入力に接続されて二つのノードの電圧が比較される。

比較回路１４３２は、抵抗１４１１と抵抗１４１２とのノードの電圧と、抵抗１４２１と抵抗１４２２とのノードの電圧とを比較し、比較回路１４３３は、抵抗１４１３と抵抗１４１４とのノードの電圧と、抵抗１４２３と抵抗１４２４とのノードの電圧とを比較する。

比較器１４３０の出力は、エンコーダ１４４０に抵抗され、エンコーダ１４４０は、第１信号と第２信号との時間遅延に対応する高解像度コードを生成する。例えば、エンコーダ１４４０は、デジタルコードで第１信号と第２信号の時間遅延に対応するバイナリコードを生成することができる。

図１２の高解像度タイムトゥデジタルコンバータ９００と同様に高解像度タイムトゥデジタルコンバータ１４００は、１ピコ秒以下の解像度を有するために数オーム程度の抵抗値を有する抵抗を用いる。このような抵抗は、メタルライン及びビアプラグを用いて具現することができる。

図６の実施例で、高解像度タイムトゥデジタルコンバータ４１０と低解像度タイムトゥデジタルコンバータ４２０とは、分離した別途のエンコーダ（４１２、４２２）を有する。しかし、これは例示的なものであって、本発明が属する技術分野において通常の知識を有する者は、図１１のフリップフロップ（８３１、８３２、８３３、８３４）の出力と図１２または図１９の比較器（９３０、１４３０）の出力から一つの時間差コードを生成する統合されたエンコーダを具備するタイムトゥデジタルコンバータも容易に具現することができるだろう。

図２０は、本発明の一実施例によるデジタル位相固定ループ１５００を示す。デジタル位相固定ループ１５００は、タイムトゥデジタルコンバータ１５１０、デジタルフィルタ１５２０、デジタル制御発振器１５３０、及び周波数分周器１５４０を含む。

タイムトゥデジタルコンバータ１５１０は、第１量子化間隔を有する低解像度タイムトゥデジタル１５１２と第２量子化間隔を有する高解像度タイムトゥデジタルコンバータ１５１１とを含む。低解像度タイムトゥデジタルコンバータ１５１２と高解像度タイムトゥデジタルコンバータ１５１１とは、それぞれ図６の低解像度タイムトゥデジタルコンバータ４２０、及び高解像度タイムトゥデジタルコンバータ４１０と類似である。

低解像度タイムトゥデジタルコンバータ１５１２と高解像度タイムトゥデジタルコンバータ１５１１とは、基準クロックとフィードバッククロックとの時間差を比較して時間差に対応するデジタルコード（低解像度コードと高解像度コード）を生成する。デジタルフィルタ１５２０は、低解像度タイムトゥデジタルコンバータ１５１２と高解像度タイムトゥデジタルコンバータ１５１１の出力信号（デジタルコード）を処理してデジタル制御コードを生成する。例えば、デジタルフィルタ１５２０は、図２１の順序図に示した段階を行うデータプロセッサを含むことができる。

デジタル制御発振器１５３０は、デジタル制御コードに相応する周波数の出力クロックを生成する。周波数分周器１５４０は、出力クロックの周波数を分周してフィードバッククロックを生成する。しかし、本発明の一実施例によるデジタル位相固定ループ１５００は、周波数分周器１５４０を含まなくてもよい。この場合には、デジタル制御発振器１５３０の出力クロックがタイムトゥデジタルコンバータ１５１０のフィードバッククロックになる。

以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

タイムトゥデジタルコンバータの基本動作を示す。 従来の単一遅延ラインを有するタイムトゥデジタルコンバータを示す。 図２のタイムトゥデジタルコンバータの出力を示すグラフである。 従来のバーニア遅延ラインを有するタイムトゥデジタルコンバータを示す。 図４のタイムトゥデジタルコンバータの出力を示すグラフである。 本発明の一実施例によるタイムトゥデジタルコンバータを示す。 本発明の一実施例による図６のタイムトゥデジタルコンバータ出力を示すグラフである。 本発明の一実施例による図６のタイムトゥデジタルコンバータから低解像度タイムトゥデジタルコンバータと高解像度タイムトゥデジタルコンバータに第１信号は互いに異なるように印加され、第２信号は類似に印加される実施例を示す図である。 本発明の一実施例による図６のタイムトゥデジタルコンバータから低解像度タイムトゥデジタルコンバータと高解像度タイムトゥデジタルコンバータに第１信号と第２信号とが類似に印加される実施例を示す図である。 本発明の一実施例による図６のタイムトゥデジタルコンバータから低解像度タイムトゥデジタルコンバータと高解像度タイムトゥデジタルコンバータに第１信号と第２信号とが互いに相違して印加される実施例を示す図である。 本発明の一実施例による図６の低解像度タイムトゥデジタルコンバータを示す。 本発明の一実施例による図６の高解像度タイムトゥデジタルコンバータを示す。 本発明の一実施例による図１２の高解像度タイムトゥデジタルコンバータの抵抗を形成するためのメタルレイヤの平面図である。 本発明の一実施例による図１２の高解像度タイムトゥデジタルコンバータの抵抗を形成するためのメタルラインとビアプラグの断面図を示す。 本発明の一実施例による図１２の高解像度タイムトゥデジタルコンバータのレイアウトを示す。 本発明の一実施例による図１５の高解像度タイムトゥデジタルコンバータで比較器の回路を示す。 本発明の一実施例による図１６の比較器のトランジスタのレイアウトを示す。 本発明の一実施例による図１７の接続部分のレイアウトを示す。 本発明の他の実施例による図６の高解像度タイムトゥデジタルコンバータを示す。 本発明の一実施例による図６のタイムトゥデジタルコンバータを含むデジタル位相固定ループを示す。 本発明の一実施例による図６のタイムトゥデジタルコンバータのデータプロセッサによって行われる段階を示す。

符号の説明

４００ タイムトゥデジタルコンバータ
４１０ 高解像度タイムトゥデジタルコンバータ
４１２ 第１エンコーダ
４２０ 低解像度タイムトゥデジタルコンバータ
４２２ 第２エンコーダ
４２５ ダイ
４３０ データプロセッサ
４４０ メモリ装置

Claims (20)

1. 第１信号と第２信号との時間差を第１量子化間隔で測定する低解像度タイムトゥデジタルコンバータと、
   前記第１信号と前記第２信号との時間差を前記第１量子化間隔より小さい第２量子化間隔で測定する高解像度タイムトゥデジタルコンバータと、を含むことを特徴とするタイムトゥデジタルコンバータ。
2. 前記低解像度タイムトゥデジタルコンバータと前記高解像度タイムトゥデジタルコンバータとは、同一の集積回路ダイで製造されることを特徴とする請求項１に記載のタイムトゥデジタルコンバータ。
3. 前記低解像度タイムトゥデジタルコンバータと前記高解像度タイムトゥデジタルコンバータそれぞれから提供を受けたコードから前記第１信号と前記第２信号との時間差に相応するデジタルコードを生成する少なくとも一つのエンコーダを更に含むことを特徴とする請求項１に記載のタイムトゥデジタルコンバータ。
4. 前記低解像度タイムトゥデジタルコンバータは、前記高解像度タイムトゥデジタルコンバータより広い測定範囲を有することを特徴とする請求項１に記載のタイムトゥデジタルコンバータ。
5. 前記第１信号は、前記高解像度タイムトゥデジタルコンバータを通じる遅延の後に前記低解像度タイムトゥデジタルコンバータに印加され、前記第２信号は同時に前記低解像度タイムトゥデジタルコンバータと前記高解像度タイムトゥデジタルコンバータとに印加されることを特徴とする請求項１に記載のタイムトゥデジタルコンバータ。
6. 前記第１信号と前記第２信号とは、前記低解像度タイムトゥデジタルコンバータと前記高解像度タイムトゥデジタルコンバータとに同時に印加されることを特徴とする請求項１に記載のタイムトゥデジタルコンバータ。
7. 前記第１信号及び前記第２信号は、それぞれ前記高解像度タイムトゥデジタルコンバータを通じる遅延の後に前記低解像度タイムトゥデジタルコンバータに印加されることを特徴とする請求項１に記載のタイムトゥデジタルコンバータ。
8. 前記低解像度タイムトゥデジタルコンバータは、
   前記第１信号を伝送するために直列で接続された能動遅延部を含む第１伝送ラインと、
   前記第２信号を伝送するための第２伝送ラインと、
   前記能動遅延部の間のノードそれぞれと入力端子が接続され、前記第２伝送ラインにクロック端子が接続されたフリップフロップと、
   前記フリップフロップの出力値に基づいて低解像度デジタルコードを生成するエンコーダと、を含むことを特徴とする請求項１に記載のタイムトゥデジタルコンバータ。
9. 前記能動遅延部は、それぞれ所定の同一の遅延を提供するインバータであることを特徴とする請求項８に記載のタイムトゥデジタルコンバータ。
10. 前記高解像度タイムトゥデジタルコンバータは、
    前記第１信号を伝送するために直列に接続された第１抵抗を含む第１高解像度伝送ラインと、
    前記第２信号を伝送するために直列に接続された第２抵抗を含む第２高解像度伝送ラインと、
    前記第１高解像度伝送ライン上の第１ノードの第１電圧と、前記第１ノードに対応する前記第２高解像度伝送ライン上の第２ノードの第２電圧とを比較する比較回路と、
    前記比較回路の出力に基づいて高解像度デジタルコードを生成するエンコーダと、を含むことを特徴とする請求項１に記載のタイムトゥデジタルコンバータ。
11. 前記高解像度デジタルコードを生成するエンコーダは、低解像度デジタルコードを生成するエンコーダと同一の一つのエンコーダであることを特徴とする請求項１０に記載のタイムトゥデジタルコンバータ。
12. 前記高解像度デジタルコードを生成するエンコーダは、低解像度デジタルコードを生成するエンコーダと分離された他のエンコーダであることを特徴とする請求項１０に記載のタイムトゥデジタルコンバータ。
13. 前記第１伝送ラインを通じて前記第１信号が伝送される第１伝送方向は、前記第２伝送ラインを通じて前記第２信号が伝送される第２伝送方向と同一であることを特徴とする請求項１０に記載のタイムトゥデジタルコンバータ。
14. 前記第１抵抗それぞれの第１抵抗値及び前記第２抵抗それぞれの第２抵抗値は、同一であることを特徴とする請求項１３に記載のタイムトゥデジタルコンバータ。
15. 前記第１伝送ラインを通じて前記第１信号が伝送される第１伝送方向は、前記第２伝送ラインを通じて前記第２信号が伝送される第２伝送方向と反対方向であることを特徴とする請求項１０に記載のタイムトゥデジタルコンバータ。
16. 前記第１抵抗それぞれの第１抵抗値と、前記第２抵抗それぞれの第２抵抗値とは互いに異なることを特徴とする請求項１５に記載のタイムトゥデジタルコンバータ。
17. 前記第１抵抗と前記第２抵抗とは、メタルライン及びビアプラグにより具現されることを特徴とする請求項１０に記載のタイムトゥデジタルコンバータ。
18. 前記比較回路それぞれは、前記第１高解像度伝送ラインと第２高解像度伝送ラインとの間で対称的なレイアウトを有することを特徴とする請求項１０に記載のタイムトゥデジタルコンバータ。
19. 前記タイムトゥデジタルコンバータは、デジタル位相固定ループの内部に接続されることを特徴とする請求項１に記載のタイムトゥデジタルコンバータ。
20. 前記デジタル位相固定ループは、
    前記高解像度タイムトゥデジタルコンバータから提供を受けた低解像度コード及び高解像度タイムトゥデジタルコンバータから提供を受けた高解像度コードに基づいてデジタル制御コードを生成するデジタルフィルタと、
    前記デジタル制御コードに対応する周波数の出力クロックを生成するデジタル制御発振器と、
    前記デジタル制御発振器の出力クロックより低い周波数の分周クロックを生成する周波数分周器と、を含み、
    前記分周クロックは前記第１信号であり、前記第２信号は基準信号であることを特徴とする請求項１９に記載のタイムトゥデジタルコンバータ。

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