JP2011023804A - 位相同期ループ回路および通信機 - Google Patents
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Abstract
【解決手段】PLL回路の位相比較器2は、カウンタ16と時間デジタル変換器13とを含む。カウンタ16は、参照クロック信号REFと、デジタル制御発振器の出力を分周した低周波クロック信号CLKAおよび高周波クロック信号CLKBとを受ける。カウンタ16は、高周波クロック信号CLKBのクロック数をカウントすることによって参照クロック信号REFと低周波クロック信号CLKAとの位相差を検出する。時間デジタル変換器13は、参照クロック信号REFと低周波クロック信号CLKAとを受ける。時間デジタル変換器13は、カウンタ16の出力が所定範囲になってから、参照クロック信号REFと低周波クロック信号CLKAとの位相差を、高周波クロック信号CLKBの周期よりも短い時間の精度で検出する。
【選択図】図2
Description
(ADPLL回路1の構成)
図1は、この発明の実施の形態1によるADPLL回路1の構成を示すブロック図である。図1を参照して、ADPLL回路1は、たとえば、RF−ICチップ内で高精度の高周波クロックを生成する回路である。ADPLL回路1は、デジタル制御発振器4(DCO:Digital Controlled Oscillator)と、分周器5(DIV:Divider)と、デジタル位相比較器2(DPFD:Digital Phase Frequency Detector)と、デジタルループフィルタ3(DLF:Digital Loop Filter)とを含む。
図2は、図1のデジタル位相比較器2の構成を示すブロック図である。図2を参照して、デジタル位相比較器2は、第1の検出部15と、第2の検出部12と、スイッチ部11と、加算部18(位相差信号生成部)とを含む。
次にADPLL回路1の動作モードについて説明する。図1のADPLL回路1は動作モードとしてモード1(高トラッキングレンジモード)とモード2(省電力モード)とを有する。
図4は、モード1におけるデジタル位相比較器2の動作を説明するためのブロック図である。
図6を参照して、カウンタ16は、高周波クロック信号CLKBを反転させるインバータ22と、インバータ22の出力を積分する積分器23と、第1、第2のDフリップフロップ24,25と、減算器26とを含む。積分器23の出力信号CNは、高周波クロック信号CLKBのカウント数に対応する。出力信号CNは、高周波クロック信号CLKBの立下りのタイミングで1ずつカウントアップされる。
図8を参照して、時刻t1で図1のADPLL回路1に電源が投入される。次の時刻t2までの期間は電子回路が起動するまでの待機時間である。
次に、モード2におけるADPLL回路1の動作について説明する。図3で説明したように、モード2の場合、ADPLL回路1がロッキングするまでの期間は、粗調整期間と微調整期間とに分けられる。
図16は、図2のデジタル位相比較器2の比較例としてのデジタル位相比較器502の構成を示すブロック図である。図16のデジタル位相比較器502は、時間デジタル変換器13のみを含む点で、図2のデジタル位相比較器2と異なる。時間デジタル変換器13の構成は図5の場合と同じである。図16の場合、時間デジタル変換器13の第1の入力ノードIN1には低周波クロック信号CLKAが入力され、第2の入力ノードIN2には参照クロック信号REFが入力される。
第1に、ADPLL回路1をモード2で動作させることによって、低消費電力化が可能になる。このモード2のロッキングレンジはモード1の場合と変わらないので、低消費電力化のためにロッキングの性能が低下することはない。
近年、携帯電話機は、WCDMA(Wideband Code Division Multiple Access)、GSM(Global System for Mobile Communications)、およびEDGE(Enhanced Data GSM Environment)など多種多様な無線規格に対応する必要がある。このため、RF−ICの内部でこれまでアナログ回路で実装されてきた部分をデジタル回路に置き換える必要性が増している。デジタル回路に変更することによって、回路面積の縮小、動作電圧の低減、および素子特性のばらつき抑制などが期待できる。
RF部73は、WCDMA方式の送信用として、D/A(Digital-to-Analog)変換器92I,92Qと、直交変調器93A〜93Cと、プログラマブル利得増幅器94A〜94Cと、パワーアンプ95A〜95Cと、アイソレータ96A〜96Cと、PLL周波数シンセサイザ151とを含む。直交変調器93A〜93Cは、バンド1,2,5にそれぞれ対応して設けられる。プログラマブル利得増幅器94A〜94C、パワーアンプ95A〜95C、およびアイソレータ96A〜96Cについても同様である。
RF部73は、GSM/EDGE方式の送信用として、PLL周波数シンセサイザ152と、パワーアンプ103D,103Eと、D/A変換器105Aと、増幅器106Aとを含む。パワーアンプ103DはDCS1800/PCS1900の周波数帯に対応して設けられ、パワーアンプ103EはGSM850/GSM950の周波数帯に対応して設けられる。
図20に示すように、DPFD制御部125は、比較器127、インバータ128、およびOR回路129,130を含む論理回路である。DPFD制御部125への入力信号は、デジタル位相比較器2からのモニタ信号MON(位相差信号)と、ベースバンド回路122から出力された動作モードの選択値および参照値のデータである。DPFD制御部125からの出力信号は、制御信号SWとイネーブル信号EN1,EN2である。
図22は、この発明の実施の形態2によるデジタル位相比較器2Aの構成を示すブロック図である。
図23を参照して、位相判定部41は、Dフリップフロップ42,43と、AND回路44とを含む。Dフリップフロップ42のクロック端子には参照クロック信号REFが入力され、Dフリップフロップ43のクロック端子には低周波クロック信号CLKAが入力される。Dフリップフロップ42,43の入力端子は、“1”(Hレベル)に固定される。AND回路44は、Dフリップフロップ42,43の出力を受け、これらの出力が共に“1”(Hレベル)のとき、Dフリップフロップ42,43をリセットする。Dフリップフロップ42の出力が位相判定部41の出力信号45として用いられる。
PLLをロックさせる場合に、参照クロック信号REFと低周波クロック信号CLKAとの位相差(時間差)がほぼ0の状態でロックしたとする。この場合、温度変化などの外乱によって位相差がマイナス側にシフトすると、図14の入出力特性のグラフで示すように、デジタル位相比較器2の出力の値が急激に変化する。この結果、PLLのロックが外れる可能性があり問題となる。実施の形態3では、カウンタ16および時間デジタル変換器13の出力にオフセットを付加することによって、カウンタ16および時間デジタル変換器13の出力が線形出力範囲の中心でロックするようにする。
図27は、この発明の実施の形態4によるADPLL回路1Cの構成を示すブロック図である。
Claims (9)
- 位相差信号に応じた周波数で発振する発振器と、
前記発振器の出力を分周した第1のクロックおよび前記第1のクロックよりも周波数の高い第2のクロックを生成する分周器と、
位相比較部とを備え、
前記位相比較部は、
前記第1および第2のクロックならびに参照クロックを受け、前記第1のクロックと前記参照クロックとの位相差を前記第2のクロックの周期である第1の時間の精度で検出し、検出した位相差が所定範囲内になるまで、検出した位相差に対応した前記位相差信号を出力する第1の検出部と、
前記第1のクロックおよび前記参照クロックを受け、前記第1の検出部によって検出された位相差が前記所定範囲内となってから、前記第1のクロックと前記参照クロックとの位相差を前記第1の時間よりも短い第2の時間の精度で検出し、検出した位相差に対応した前記位相差信号を出力する第2の検出部とを含む、位相同期ループ回路。 - 前記第1の検出部は、前記第2のクロックのクロック数をカウントすることによって前記第1のクロックと前記参照クロックとの位相差を検出し、
前記第2の検出部は、前記第1のクロックおよび前記参照クロックのうちの一方を前記第2の時間ずつ遅延させた信号と他方とを比較することによって、前記第1のクロックと前記参照クロックとの位相差を検出する、請求項1に記載の位相同期ループ回路。 - 前記位相比較部は、前記第1のクロックおよび前記参照クロックのうち一方が他方に対して位相進みか位相遅れかを判定する位相判定部をさらに含み、
前記第2の検出部は、前記位相判定部の判定結果に応じて、位相進みの場合に前記第1のクロックと前記参照クロックとの位相差に対応した前記位相差信号を出力し、位相遅れの場合に位相差零に対応した前記位相差信号を出力する、請求項1または2に記載の位相同期ループ回路。 - 前記位相比較部は、
前記第1の検出部に入力される第1のクロックおよび前記参照クロックのいずれか一方の位相を所定量シフトさせる位相シフタと、
前記第1の検出部の出力が出力範囲の中央値付近でロックするように、前記第1の検出部の出力にオフセットを付加する第1のオフセット付加部と、
前記第2の検出部の出力が出力範囲の中央値付近でロックするように、前記第2の検出部の出力にオフセットを付加する第2のオフセット付加部とをさらに含む、請求項1〜3のいずれか1項に記載の位相同期ループ回路。 - 前記位相同期ループ回路は、前記位相比較部から出力された前記位相差信号を可変の帯域幅に制限し、帯域制限された前記位相差信号を前記発振器に出力するループフィルタをさらに備え、
前記第1の検出部によって検出された位相差が前記所定範囲内になる第1の時点から後の前記ループフィルタの帯域幅は、前記第1の時点より前の帯域幅よりも狭い、請求項1〜4のいずれか1項に記載の位相同期ループ回路。 - 第1および第2の動作モードを有する位相同期ループ回路であって、
位相差信号に応じた周波数で発振する発振器と、
前記発振器の出力を分周することによって、第1のクロックおよび前記第1のクロックよりも周波数の高い第2のクロックを生成する分周器と、
位相比較部とを備え、
前記位相比較部は、
前記第1および第2のクロックならびに参照クロックを受け、前記第1のクロックと前記参照クロックとの位相差を前記第2のクロックの周期である第1の時間の精度で検出する第1の検出部と、
前記第1および第2のクロックを受け、前記第2の動作モードの場合に前記第1のクロックを出力し、前記第1の動作モードの場合に前記第2のクロックを出力するスイッチ部と、
前記スイッチ部の出力および前記参照クロックを受け、前記スイッチ部の出力と前記参照クロックとの位相差を前記第1の時間よりも短い第2の時間の精度で検出する第2の検出部と、
前記位相差信号を生成する位相差信号生成部とを含み、
前記第1の動作モードの場合、前記第2の検出部は、前記第1の検出部と並行して位相差を検出し、前記位相差信号生成部は、前記第1および第2の検出部によって検出された位相差を合成することによって前記位相差信号を生成し、
前記第2の動作モードの場合、前記第2の検出部は、前記第1の検出部によって検出された位相差が所定範囲内になる第1の時点から位相差の検出を開始し、前記位相差信号生成部は、前記第1の時点までは前記第1の検出部によって検出された位相差に対応した前記位相差信号を出力し、前記第1の時点からは前記第2の検出部によって検出された位相差に対応した前記位相差信号を出力する、位相同期ループ回路。 - 前記第1の検出部は、前記第2のクロックのクロック数をカウントすることによって前記第1のクロックと前記参照クロックとの位相差を検出し、
前記第2の検出部は、前記スイッチ部の出力と前記参照クロックのうちの一方を前記第2の時間ずつ遅延させた信号と他方とを比較することによって、前記スイッチ部の出力と前記参照クロックとの位相差を検出する、請求項6に記載の位相同期ループ回路。 - 第1および第2の動作モードを有し、送信データを送信するための通信機であって、
位相差信号に応じた周波数で発振する発振器と、
前記発振器の出力を受け、前記第2の動作モードの場合に前記発振器の発振周波数の安定後に前記発振器の出力を前記送信データで変調する変調器と、
前記発振器の出力を分周した第1のクロックおよび前記第1のクロックよりも周波数の高い第2のクロックを生成する分周器と、
前記第1の動作モードの場合に前記発振器の発振周波数の安定後に前記分周器の分周比を前記送信データに応じて変化させる分周比制御部と、
位相比較部とを備え、
前記位相比較部は、
前記第1および第2のクロックならびに参照クロックを受け、前記第1のクロックと前記参照クロックとの位相差を前記第2のクロックの周期である第1の時間の精度で検出する第1の検出部と、
前記第1および第2のクロックを受け、前記第2の動作モードの場合に前記第1のクロックを出力し、前記第1の動作モードの場合に前記第2のクロックを出力するスイッチ部と、
前記スイッチ部の出力および前記参照クロックを受け、前記スイッチ部の出力と前記参照クロックとの位相差を前記第1の時間よりも短い第2の時間の精度で検出する第2の検出部と、
前記位相差信号を生成する位相差信号生成部とを含み、
前記第1の動作モードの場合、前記第2の検出部は、前記第1の検出部と並行して位相差を検出し、前記位相差信号生成部は、前記第1および第2の検出部によって検出された位相差を合成することによって前記位相差信号を生成し、
前記第2の動作モードの場合、前記第2の検出部は、前記第1の検出部によって検出された位相差が所定範囲内になる第1の時点から位相差の検出を開始し、前記位相差信号生成部は、前記第1の時点までは前記第1の検出部によって検出された位相差に対応した前記位相差信号を出力し、前記第1の時点からは前記第2の検出部によって検出された位相差に対応した前記位相差信号を出力する通信機。 - 送信データを送信するための第1の動作モードと、受信信号を受信する第2の動作モードとを有する通信機であって、
位相差信号に応じた周波数で発振する発振器と、
前記第2の動作モードの場合に前記発振器の発振周波数の安定後に前記発振器の出力と前記受信信号とを混合する混合器と、
前記発振器の出力を分周した第1のクロックおよび前記第1のクロックよりも周波数の高い第2のクロックを生成する分周器と、
前記第1の動作モードの場合に前記分周器の分周比を前記送信データに応じて変化させる分周比制御部と、
位相比較部とを備え、
前記位相比較部は、
前記第1および第2のクロックならびに参照クロックを受け、前記第1のクロックと前記参照クロックとの位相差を前記第2のクロックの周期である第1の時間の精度で検出する第1の検出部と、
前記第1および第2のクロックを受け、前記第2の動作モードの場合に前記第1のクロックを出力し、前記第1の動作モードの場合に前記第2のクロックを出力するスイッチ部と、
前記スイッチ部の出力および前記参照クロックを受け、前記スイッチ部の出力と前記参照クロックとの位相差を前記第1の時間よりも短い第2の時間の精度で検出する第2の検出部と、
前記位相差信号を生成する位相差信号生成部とを含み、
前記第1の動作モードの場合、前記第2の検出部は、前記第1の検出部と並行して位相差を検出し、前記位相差信号生成部は、前記第1および第2の検出部によって検出された位相差を合成することによって前記位相差信号を生成し、
前記第2の動作モードの場合、前記第2の検出部は、前記第1の検出部によって検出された位相差が所定範囲内になる第1の時点から位相差の検出を開始し、前記位相差信号生成部は、前記第1の時点までは前記第1の検出部によって検出された位相差に対応した前記位相差信号を出力し、前記第1の時点からは前記第2の検出部によって検出された位相差に対応した前記位相差信号を出力する通信機。
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