CN104639159B

CN104639159B - 一种超低功耗且无亚稳态的频率数字转换器

Info

Publication number: CN104639159B
Application number: CN201510049433.0A
Authority: CN
Inventors: 李巍; 胡诣哲
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2015-01-31
Filing date: 2015-01-31
Publication date: 2018-01-12
Anticipated expiration: 2035-01-31
Also published as: CN104639159A

Abstract

本发明属于频率数字综合器技术领域，具体为一种超低功耗且无亚稳态的频率数字转换器。其结构包括：采用“REF上升沿预测”技术的时间数字转换器及其归一化模块、采用门控时钟的同步器、高速计数器、采样和校准模块，以及差分器；本发明利用“门控时钟”技术降低同步器的功耗，利用“参考时钟上升沿预测”技术降低时间数字转换器的功耗；并提出防止时间数字转换器亚稳态和同步器亚稳态原则，提出超低功耗同步器“校准算法”，从而得到超低功耗且无亚稳态的频率数字转换器。

Description

一种超低功耗且无亚稳态的频率数字转换器

技术领域

本发明属于频率数字综合器技术领域，具体涉及一种无亚稳态的频率数字转换器。

背景技术

频率数字转换器是一种能够将频率信号转换为数字量的电路，是全数字锁相环中的核心部件。但是，传统的频率数字转换器存在较高功耗和亚稳态问题。高功耗来自于时间数字转换器中反相器链时时刻刻的高速信号以及同步器的高功耗。亚稳态来自于同步器中的高频信号采样低频信号和时间数字转换器中的低频信号采样高频信号。

发明内容

本发明的目的在于提出一种超低功耗且无亚稳态的频率数字转换器。

本发明提出无亚稳态的频率数字转换器，利用“门控时钟”技术降低同步器的功耗，利用“参考时钟上升沿预测”技术降低时间数字转换器的功耗；并提出防止时间数字转换器亚稳态和同步器亚稳态原则，和超低功耗同步器“校准算法”。其架构如图1所示，它主要包括：采用“REF上升沿预测”技术的低功耗时间数字转换器及其归一化模块、采用门控时钟的低功耗同步器、高速计数器、采样和校准模块，以及差分器。

本发明中，采用“REF上升沿预测”技术的低功耗时间数字转换器的结构如图2（a）所示，它主要包括：传统时间数字转换器和REF上升沿预测模块；传统时间数字转换器包含：反相器链、灵敏放大器D触发器；传统时间数字转换器可以在每个系统时钟周期给出输入高频信号CKV相位信息的小数部分；REF上升沿预测模块是用于预测参考时钟REF到来的电路。

当高频待测信号CKV输入时，每一个时钟（CKR）周期时间数字转换器将记录CKV的相位信息的小数部分PH _frac，而高速计数器用于记录CKV的相位信息的整数部分PH _int，这两部分组成完整的相位信息，再通过差分器将相位信息转化成频率信息FCW _fb；同步器使用CKV采样REFD得到统一的系统时钟CKR，供时间数字转换器，采样、校准模块用于对CKV的相位信息进行采样，并对采样计数进行校准；计数器和差分器使用，以使得各个模块拥有统一的时钟。

附图说明

图1 超低功耗无亚稳态频率数字转换器的结构图。

图2 超低功耗时间数字转换器结构图。

图3 门控时钟同步器。

图4门控时钟同步器误采样机理。

具体实施方式

下面结合附图和实施例进一步具体描述本发明。

通常情况下，传统时间数字转换器的反相器链上一直有高速信号，消耗大量功耗，但实际上只需要在参考时钟到来之前反向器链上有信号就行。于是，本发明采用一个能预测参考时钟REF到来的电路。本发明采用的方式是延迟参考时钟REF，得到参考时钟延迟信号REFD。这时，如果将REFD作为参考时钟，则可视REF为参考时钟的预测信号。如图2（b）所示，REFD与REF生成一个使能信号EN。信号EN在REFD到来之前，使能反相器链，使得CKV信号进入反相器链；在REFD到来之后，关闭反相器链节省大量功耗。理论研究发现，EN的时间长度应该至少大于一个CKV信号的周期，这样REFD对反相器链各点进行采样时，才不会出现未知信号。一般而言，我们取EN时间长度为1.5被CKV的周期。

本发明中，同步器是使得整个系统有一个统一的时钟，一般采用CKV采样参考时钟REFD，生成系统时钟CKR。一般而言，REFD在几十MHz，而CKV在几GHz。传统的多个D触发器串联的同步器方案，会消耗大量功耗。图3显示了采用门控技术的同步器，由D触发器A、D触发器B和或门组成，其中，D触发器B是主采样器，D触发器A和或门构成门控信号生成器。REFD上升沿到来后，D触发器A和或门才会让CKV进入D触发器B的时钟端，此时CKV完成对REFD的采样，生成CKR。完成采样后，D触发器A和或门将阻止CKV进入D触发器B的时钟端，用以节省功耗。这种同步器，不会有电路工作在几GHz，所以能节省功耗。另外，因为CKV对REFD的采样是在REFD稳定后才进行的，所以该同步器不会有亚稳态发生。

但是，“门控时钟”技术可能导致：CKR并不是对齐下一个CKV，而是下下个CKV，如图4所示。这是由于D触发器 A和或门的延时导致了死区（dead zone）。于是，本发明设置了一个采样、校准模块，其中使用一个校准算法，用于对采样计数的校准；具体校准方法如下：

（1）当TDC的输出ε_r小于某一个阈值时，则判定为REFD远离CKV，这时产生的CKR会对齐最近的CKV上升沿，采样正确，如图4（a）；

（2）当TDC的输出ε_r大于某一个阈值时，则判定为REFD非常靠近CKV，这时产生的CKR会对齐下下个CKV。因此，高速计数器的计数值会比正常值多1，因此，需要减掉这个1，如图4（b）。

为了解决TDC中低频采样高频所造成的亚采样，本发明中，TDC的D触发器采用具有更低建立时间的灵敏放大器型D触发器； REFD对SAFF采样后，CKR会再采样一次。我们使CKR的上升沿远离REFD一定距离，即：让SAFF有更多的时间在CKR到来之前产生正确的数值。一般而言，CKR远离REFD 8个CKV的周期时间即可。即：图3中采用8个D触发器B串联，如图1中同步器电路。

Claims

1.一种超低功耗且无亚稳态的频率数字转换器，其特征在于包括：采用“REF上升沿预测”技术的时间数字转换器及其归一化模块、采用门控时钟的同步器、高速计数器、采样和校准模块，以及差分器；其中：

所述采用“REF上升沿预测”技术的时间数字转换器，其结构包括：传统时间数字转换器和REF上升沿预测模块；传统时间数字转换器包含：反相器链、灵敏放大器D触发器；传统时间数字转换器用于在每个系统时钟周期给出输入高频信号CKV相位信息的小数部分；REF上升沿预测模块用于预测参考时钟REF到来的电路；

其中，预测REF上升沿的方法为：延迟参考时钟REF，得到参考时钟延迟信号REFD；REFD与REF生成一个使能信号EN；信号EN在REFD到来之前，使能反相器链，使得CKV信号进入反相器链；在REFD到来之后，关闭反相器链节省大量功耗；

当高频待测信号CKV输入时，每一个时钟（CKR）周期，时间数字转换器将记录CKV的相位信息的小数部分PH _frac，高速计数器用于记录CKV的相位信息的整数部分PH _int，这两部分组成完整的相位信息，再通过差分器将相位信息转化成频率信息FCW _fb；同步器使用CKV采样REFD得到统一的系统时钟CKR，供时间数字转换器、采样和校准模块、高速计数器和差分器使用，以使得各个模块拥有统一的时钟；采样和校准模块用于对CKV的相位信息进行采样，并对采样计数进行校准；

所述采用门控时钟的同步器，由D触发器A、D触发器B和或门组成，其中，D触发器B是主采样器，D触发器A和或门构成门控信号生成器；REFD上升沿到来后，D触发器A和或门才会让CKV进入D触发器B的时钟端，此时CKV完成对REFD的采样，生成CKR；完成采样后，D触发器A和或门阻止CKV进入D触发器B的时钟端，用以节省功耗。

2.根据权利要求1所述的频率数字转换器，其特征在于所述采样和校准模块，其中使用一个校准算法，用于对采样计数的校准；具体校准方法如下：

（1）当TDC的输出ε_r小于某一个阈值时，则判定为REFD远离CKV，这时产生的CKR会对齐最近的CKV上升沿，采样正确；

（2）当TDC的输出ε_r大于某一个阈值时，则判定为REFD非常靠近CKV，这时产生的CKR会对齐下下个CKV，高速计数器的计数值会比正常值多1，因此，减掉这个1。