KR102510515B1

KR102510515B1 - Sof 패턴에 기초하여 분석된 수신 특성을 참조하여 데이터를 디코딩하도록 구성되는 통신 회로 칩 및 전자 장치

Info

Publication number: KR102510515B1
Application number: KR1020160027105A
Authority: KR
Inventors: 성혁준; 강현재; 김도형; 최재훈
Original assignee: 삼성전자주식회사
Priority date: 2016-03-07
Filing date: 2016-03-07
Publication date: 2023-03-16
Also published as: US20170257233A1; KR20170104699A; US10177944B2

Abstract

본 발명은 클록 복원 회로, 변환기 회로, 및 디코더 회로를 포함하는 전자 장치를 제공한다. 클록 복원 회로는 기준 클록을 생성하고, 변환기 회로는 수신 데이터의 위상과 기준 클록의 위상 사이의 위상 차에 대응하는 변환 값을 생성한다. 디코더 회로는 수신 데이터의 시작을 나타내는 SOF(Start-of-Frame) 마커의 검출에 응답하여, SOF 마커에 대응하는 변환 값들에 기초하여 수신 특성을 분석한다. 디코더는 위 분석된 수신 특성을 참조하여, 수신 데이터에서 SOF 마커를 뒤잇는 인코딩된 데이터에 대응하는 변환 값을 디코딩한다. 본 발명에 따르면, 디코더 회로는 수신 특성에 기초하여, 수신 데이터를 정확하게 디코딩할 수 있다.

Description

SOF 패턴에 기초하여 분석된 수신 특성을 참조하여 데이터를 디코딩하도록 구성되는 통신 회로 칩 및 전자 장치 {COMMUNICATION CIRCUIT CHIP AND ELECTRONIC DEVICE CONFIGURED TO DECODE DATA WITH REFERENCE TO RECEPTION CHARACTERISTIC ANALYZED BASED ON START-OF-FRAME PATTERN}

본 발명은 전자 장치/시스템에 관한 것으로, 좀 더 구체적으로는 전자 장치들 사이의 통신을 위해 데이터를 처리하는 스킴(Scheme)에 관한 것이다.

근래 다양한 유형의 전자 장치들이 이용되고 있다. 전자 장치는 단독으로 동작하면서 사용자에게 서비스를 제공할 수 있다. 또는, 전자 장치는 다른 전자 장치와 통신하면서 사용자에게 서비스를 제공할 수 있다.

전자 장치들 사이의 통신은 다양한 유선/무선 통신 규약 중 하나 이상에 따라 수행된다. 전자 장치는 다른 전자 장치와 교환되는 데이터/정보를 이해하기 위해, 통신 규약에 정의된 통신 과정을 채용할 수 있다.

전자 장치들 사이의 통신은 다양하게 발전해 왔다. 특히, 전자 장치들 사이에서 교환되는 데이터/정보의 양이 증가하고, 이 데이터/정보의 크기가 증가하고 있다. 많은 양의 데이터/정보를 교환하기 위해, 전자 장치들 사이의 통신의 속도가 점점 빨라지고 있다. 통신의 성능을 향상시키고 사용자의 만족도를 극대화시키기 위해, 통신 규약에 정의된 통신 과정은 빠른 속도의 통신이 수행될 수 있도록 발전하고 있다.

그러나, 통신 속도가 빨라지는 경우, 데이터를 안정적으로 샘플링하기 위한 시간 여유(Time Margin)가 짧아질 수 있다. 게다가, 휴대용/이동식 전자 장치는 전력 소모의 이슈에 민감하기 때문에, 적은 양의 전력을 소모하면서 통신을 수행한다. 결과적으로, 좁은 채널 대역폭(Channel Bandwidth)에서 데이터/정보를 빠르고 안정적으로 교환하는 것은 어려울 수 있다. 따라서, 통신 성능을 극대화시키면서도 통신을 안정적으로 수행하기 위한 통신 방식이 요구된다.

본 발명의 실시 예들은 빠른 속도로 수행되는 통신을 안정적으로 처리하기 위한 통신 회로 및 전자 장치의 구성들 및 동작들을 제공할 수 있다.

본 발명의 일 실시 예에 따른 전자 장치는 클록 복원 회로, 변환기 회로, 및 디코더 회로를 포함할 수 있다. 클록 복원 회로는 안테나를 통해 수신되는 수신 데이터에 기초하여 기준 클록을 생성할 수 있다. 변환기 회로는 수신 데이터의 위상과 기준 클록의 위상 사이의 위상 차에 대응하는 변환 값을 생성할 수 있다. 디코더 회로는 변환 값을 디지털 값으로 디코딩할 수 있다. 디코더 회로는 시작 패턴 검출기, 특성 분석기, 및 디코더를 포함할 수 있다. 시작 패턴 검출기는 수신 데이터의 시작을 나타내는 SOF(Start-of-Frame) 마커의 데이터 패턴을 검출할 수 있다. 특성 분석기는 SOF 마커의 데이터 패턴에 대응하는 변환 값들에 기초하여, 안테나의 수신 특성을 분석할 수 있다. 디코더는 위 분석된 수신 특성을 참조하여, 수신 데이터에서 SOF 마커를 뒤잇는 인코딩된 데이터에 대응하는 변환 값을 디코딩하여 디지털 값을 생성할 수 있다.

본 발명의 일 실시 예에서, 안테나의 수신 특성은, 수신 데이터의 위상이 감소하는 시간 구간에서 수신 데이터의 위상이 목표 값 미만으로 감소하는지 여부, 수신 데이터의 위상이 증가하는 시간 구간에서 수신 데이터의 위상이 목표 값을 초과하여 증가하는지 여부, 및 수신 데이터에서 인접하는 데이터 심볼들에 대응하는 변환 값들 사이의 차이가 변경되는지 여부 중 적어도 하나와 관련될 수 있다.

본 발명의 일 실시 예에서, 디코더는 위 분석된 수신 특성에 기초하여, 인코딩된 데이터의 데이터 심볼에 대응하는 변환 값을 보상할 수 있고, 보상된 변환 값을 디지털 값으로 디코딩할 수 있다.

본 발명의 일 실시 예에서, 특성 분석기는 수신 데이터의 위상이 감소하는 시간 구간에 관한 수신 특성과 수신 데이터의 위상이 증가하는 시간 구간에 관한 수신 특성을 별개로 분석할 수 있다.

본 발명의 일 실시 예에서, 특성 분석기는 시작 패턴 검출기가 SOF 마커의 데이터 패턴을 검출할 때마다 수신 특성을 분석할 수 있다.

본 발명의 일 실시 예에서, 시작 패턴 검출기는 SOF 마커에 포함되는 제 1 데이터 패턴을 검출할 수 있고, 특성 분석기는 SOF 마커에 포함되는 제 2 데이터 패턴에 대응하는 변환 값들에 기초하여 수신 특성을 분석할 수 있다. 제 2 데이터 패턴은 SOF 마커에서 제 1 데이터 패턴을 뒤잇고 제 1 데이터 패턴과 중첩하지 않을 수 있다.

본 발명의 일 실시 예에서, SOF 마커는 제 2 데이터 패턴을 뒤잇고 제 1 및 제 2 데이터 패턴들과 중첩하지 않는 제 3 데이터 패턴을 더 포함할 수 있다. 특성 분석기는 제 3 데이터 패턴에 대응하는 변환 값들에 기초하여, 위 분석된 수신 특성을 검증할 수 있다.

본 발명의 일 실시 예에서, 인코딩된 데이터는 수신 데이터에서 제 3 데이터 패턴을 뒤잇고 제 1 내지 제 3 데이터 패턴들과 중첩하지 않을 수 있다. 디코더는 제 3 데이터 패턴의 완료에 응답하여, 인코딩된 데이터에 대응하는 변환 값을 디코딩할 수 있다.

본 발명의 일 실시 예에서, 디코더 회로는 수신 데이터에 포함되는 제 1 데이터 심볼에 대응하는 제 1 변환 값과 수신 데이터에서 제 1 데이터 심볼을 뒤잇는 제 2 데이터 심볼에 대응하는 제 2 변환 값 사이의 차이를 디지털 값으로 디코딩할 수 있다.

본 발명의 일 실시 예에서, 디코더 회로는 수신 데이터의 종료를 나타내는 EOF(End-of-Frame) 마커의 데이터 패턴을 검출하기 위한 종료 패턴 검출기를 더 포함할 수 있다. 디코더는 종료 패턴 검출기에 의한 EOF 마커의 데이터 패턴의 검출에 응답하여 디코딩을 끝낼 수 있다.

본 발명의 다른 실시 예에 따른 통신 회로 칩은 시작 패턴 검출기, 특성 분석기, 및 디코더를 포함할 수 있다. 시작 패턴 검출기는 안테나를 통해 수신된 수신 데이터의 시작을 나타내는 SOF 마커에 포함되는 제 1 데이터 패턴을 검출할 수 있다. 특성 분석기는 SOF 마커에서 제 1 데이터 패턴을 뒤잇는 제 2 데이터 패턴의 위상들과 기준 클록의 위상 사이의 위상 차들에 기초하여, 안테나의 수신 특성을 분석할 수 있다. 디코더는 위 분석된 수신 특성을 참조하여, 수신 데이터에서 SOF 마커를 뒤잇는 인코딩된 데이터의 위상과 기준 클록의 위상 사이의 위상 차에 대응하는 디지털 값을 생성할 수 있다.

본 발명의 다른 실시 예에 따른 통신 회로 칩은 래치 및 감산기를 더 포함할 수 있다. 래치는 수신 데이터에 포함되는 제 1 데이터 심볼에 관한 위상 차에 대응하는 제 1 값을 저장할 수 있다. 감산기는 수신 데이터에서 제 1 데이터 심볼을 뒤잇는 제 2 데이터 심볼에 관한 위상 차에 대응하는 제 2 값과 래치에 저장된 제 1 값 사이의 차이를 산출할 수 있다.

본 발명의 다른 실시 예에서, 시작 패턴 검출기는 제 1 값과 제 2 값 사이의 차이에 기초하여 제 1 데이터 패턴을 검출할 수 있고, 특성 분석기는 제 1 값과 제 2 값 사이의 차이에 기초하여 수신 특성을 분석할 수 있고, 디코더는 제 1 값과 제 2 값 사이의 차이에 기초하여 디지털 값을 생성할 수 있다.

본 발명의 다른 실시 예에서, 시작 패턴 검출기는 제 1 데이터 패턴을 검출하기 위해, 제 1 값과 제 2 값 사이의 차이에 기초하여, 수신 데이터의 위상이 양의 방향으로 기준 값 이상만큼 증가하는지 여부 및 수신 데이터의 위상이 음의 방향으로 기준 값 이상만큼 감소하는지 여부를 판별할 수 있다.

본 발명의 다른 실시 예에 따른 통신 회로 칩은 기준 값 및 기준 패턴에 관한 정보를 저장하기 위한 메모리를 더 포함할 수 있다. 시작 패턴 검출기는 수신 데이터의 위상의 증가 및 감소가 기준 패턴을 따르는 것으로 판별한 경우에 제 1 데이터 패턴의 수신을 검출할 수 있다.

본 발명의 실시 예들에 따르면, 통신 회로 또는 전자 장치의 수신 특성이 인지될 수 있다. 따라서, 통신 회로 또는 전자 장치에서 수신되는 수신 데이터가 수신 특성에 기초하여 정확하게 디코딩될 수 있다. 결과적으로, 전자 장치들 사이의 통신이 빠르면서도 안정적으로 수행될 수 있다.

도 1은 본 발명의 실시 예에 따라 통신하는 전자 장치들을 포함하는 통신 시스템을 보여주는 블록도이다.
도 2는 도 1의 통신 시스템에서 교환되는 데이터를 변조하는 예시적인 방식을 설명하기 위한 개념도이다.
도 3은 도 2의 변조 방식에 기초하여 구현된 데이터 심볼(Data Symbol)들의 예시를 보여주는 개념도이다.
도 4는 도 1의 수신 측 장치에서 수신 데이터를 복조하는 예시적인 방식을 설명하기 위한 타이밍도이다.
도 5는 도 1의 수신 측 장치의 예시적인 구성을 보여주는 블록도이다.
도 6은 도 5의 클록 복원(Clock Recovery) 회로의 예시적인 구성을 보여주는 블록도이다.
도 7은 도 5의 위상-디지털 변환기(Phase-to-Digital Converter) 회로의 예시적인 구성을 보여주는 블록도이다.
도 8은 도 5의 위상-디지털 변환기 회로의 예시적인 구성을 보여주는 블록도이다.
도 9는 도 1의 수신 측 장치에서 수신되는 수신 데이터의 예시적인 구성을 보여주는 타이밍도이다.
도 10은 도 9의 수신 데이터에 포함되는 SOF(Start-of-Frame) 마커의 예시적인 구성을 보여주는 표이다.
도 11은 도 5의 디코더 회로의 예시적인 구성을 보여주는 블록도이다.
도 12 내지 도 15는 도 1의 수신 측 장치의 안테나의 예시적인 수신 특성을 설명하기 위한 그래프들이다.
도 16은 도 5의 디코더 회로의 예시적인 동작을 설명하는 흐름도이다.
도 17은 도 5의 디코더 회로의 예시적인 구성을 보여주는 블록도이다.
도 18 및 도 19는 도 5의 위상-디지털 변환기 회로에 의해 생성되는 변환 값의 오프셋(Offset)을 설명하기 위한 그래프들이다.
도 20은 도 5의 디코더 회로의 예시적인 구성을 보여주는 블록도이다.
도 21은 도 20의 디코더 회로의 예시적인 동작을 설명하기 위한 그래프이다.
도 22 및 도 23은 도 20의 디코더 회로의 예시적인 동작들을 설명하기 위한 개념도들이다.
도 24는 도 20의 디코더 회로의 예시적인 동작을 설명하기 위한 그래프이다.
도 25는 본 발명의 실시 예에 따른 통신 회로 칩을 포함하는 이동식 전자 장치를 보여주는 블록도이다.

상술한 특성들 및 이하 상세한 설명들은 모두 본 발명의 설명 및 이해를 돕기 위한 예시적인 사항들이다. 즉, 본 발명은 이와 같은 실시 예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 다음 실시 형태들은 단지 본 발명을 완전히 개시하기 위한 예시이며, 본 발명이 속하는 기술 분야의 통상의 기술자들에게 본 발명을 전달하기 위한 설명이다. 따라서, 본 발명의 구성 요소들을 구현하기 위한 방법이 여럿 있는 경우에는, 이 방법들 중 특정한 것 또는 이와 동일성 있는 것 가운데 어떠한 것으로든 본 발명의 구현이 가능함을 분명히 할 필요가 있다.

본 명세서에서 어떤 구성이 특정 요소들을 포함한다는 언급이 있는 경우, 또는 어떤 과정이 특정 단계들을 포함한다는 언급이 있는 경우는, 그 외 다른 요소 또는 다른 단계들이 더 포함될 수 있음을 의미한다. 즉, 본 명세서에서 사용되는 용어들은 특정 실시 형태를 설명하기 위한 것일 뿐이고, 본 발명의 개념을 한정하기 위한 것이 아니다. 나아가, 발명의 이해를 돕기 위해 설명한 예시들은 그것의 상보적인 실시 예도 포함한다.

본 명세서에서 사용되는 용어들은 본 발명이 속하는 기술 분야의 통상의 기술자들이 일반적으로 이해하는 의미를 갖는다. 보편적으로 사용되는 용어들은 본 명세서의 맥락에 따라 일관적인 의미로 해석되어야 한다. 또한, 본 명세서에서 사용되는 용어들은, 그 의미가 명확히 정의된 경우가 아니라면, 지나치게 이상적이거나 형식적인 의미로 해석되지 않아야 한다. 이하 첨부된 도면들을 통하여 본 발명의 실시 예들이 설명될 것이다.

도 1은 본 발명의 실시 예에 따라 통신하는 전자 장치들을 포함하는 통신 시스템을 보여주는 블록도이다.

예로서, 통신 시스템(1000)은 서로 통신할 수 있는 두 장치들(1100, 1300)을 포함할 수 있다. 통신 시스템(1000)은 데이터 신호를 송신하는 송신 측 장치(1100)를 포함할 수 있다. 나아가, 통신 시스템(1000)은 송신 측 장치(1100)로부터 데이터 신호를 수신하는 수신 측 장치(1300)를 포함할 수 있다.

송신 측 장치(1100) 및 수신 측 장치(1300)는 다양한 유선/무선 통신 규약 중 하나 이상에 따라 서로 통신할 수 있다. 예로서, 송신 측 장치(1100) 및 수신 측 장치(1300)는 서로 통신하기 위해, TCP/IP(Transfer Control Protocol/Internet Protocol), PCIe(Peripheral Component Interconnect Express), USB(Universal Serial Bus), Firewire 등과 같은 다양한 유선 통신 규약 중 적어도 하나, 및/또는 GSM(Global System for Mobile communication), CDMA(Code Division Multiple Access), WCDMA(Wideband CDMA), HSPA(High Speed Packet Access), EV-DO(Evolution-Data Optimized), LTE(Long Term Evolution), WiMax(Worldwide Interoperability for Microwave Access), WiFi(Wireless Fidelity), WiFi 다이렉트(WiFi Direct), WiBro(Wireless Broadband), RFID(Radio Frequency Identification), Bluetooth, NFC(Near Field Communication) 등과 같은 다양한 무선 통신 규약 중 적어도 하나를 채용할 수 있다.

송신 측 장치(1100) 및 수신 측 장치(1300) 각각은 전자 장치로 구현될 수 있다. 예로서, 송신 측 장치(1100) 및 수신 측 장치(1300) 각각은 컴퓨터, 스마트폰, NFC 또는 RFID 태그, IC(Integrated Circuit) 칩 또는 카드, NFC 카드나 IC(Integrated Circuit) 카드 등을 위한 카드 리더(Card Reader) 장치 등과 같은 다양한 전자 장치들 중 하나로 구현될 수 있다.

이하의 설명에서, 송신 측 장치(1100) 및 수신 측 장치(1300)가 NFC 통신 규약에 따라 서로 무선으로 통신하는 것으로 가정될 것이다. 그러나, 이러한 가정은 더 나은 이해를 돕기 위한 것이고, 본 발명을 한정하기 위한 것은 아니다. 이하에서 설명될 다양한 실시 예들은 NFC 통신 규약 외의 다른 통신 규약에도 적용될 수 있다.

몇몇 실시 예에서, 송신 측 장치(1100)는 인코더 회로(1110), 디지털-위상 변환기(Digital-to-Phase Converter) 회로(1130), 임피던스 매칭(Impedance Matching) 블록(1150), 및 안테나(1170)를 포함할 수 있다. 몇몇 실시 예에서, 수신 측 장치(1300)는 안테나(1310), 임피던스 매칭 블록(1330), 위상-디지털 변환기(Phase-to-Digital Converter) 회로(1350), 및 디코더 회로(1370)를 포함할 수 있다. 송신 측 장치(1100) 및 수신 측 장치(1300)에 포함되는 구성 요소들 각각은 뒤에서 설명될 기능들을 수행하기 위해 하나 이상의 아날로그 회로들/디지털 회로들을 포함할 수 있다.

인코더 회로(1110)는 송신 디지털 값(TX_DV)을 수신할 수 있다. 송신 디지털 값(TX_DV)은 수신 측 장치(1300)로 송신될 정보를 포함할 수 있다. 송신 디지털 값(TX_DV)은 송신 측 장치(1100) 내부에서 생성되거나 다른 장치로부터 제공될 수 있다. 인코더 회로(1110)는 송신 디지털 값(TX_DV)에 포함되는 정보를 수신 측 장치(1300)로 송신하기 위해, 송신 디지털 값(TX_DV)을 적절히 인코딩할 수 있다.

디지털-위상 변환기 회로(1130)는 인코딩된 송신 디지털 값(TX_DV)을 변조할 수 있다. 예로서, 디지털-위상 변환기 회로(1130)는 VHBR(Very High Bitrate) 통신을 위한 위상 변조를 수행할 수 있다. 디지털-위상 변환기 회로(1130)는 인코딩된 송신 디지털 값(TX_DV)을 변조함으로써 아날로그 신호를 생성할 수 있다. 디지털-위상 변환기 회로(1130)에 의해 수행되는 위상 변조는 도 2 및 도 3을 참조하여 설명될 것이다.

디지털-위상 변환기 회로(1130)에 의해 생성된 아날로그 신호는 안테나(1170)를 통해 수신 측 장치(1300)로 송신될 수 있다. 임피던스 매칭 블록(1150)은 송신 측 장치(1100) 내부의 임피던스와 안테나(1170)의 임피던스를 매칭할 수 있다. 임피던스 매칭 블록(1150)은 송신될 신호의 왜곡 및 손실을 최소화하기 위해 제공될 수 있다.

수신 측 장치(1300)는 안테나(1310)를 통해 송신 측 장치(1100)로부터 아날로그 신호를 수신할 수 있다. 임피던스 매칭 블록(1330)은 안테나(1310)의 임피던스와 수신 측 장치(1300) 내부의 임피던스를 매칭할 수 있다. 임피던스 매칭 블록(1330)은 수신되는 신호의 왜곡 및 손실을 최소화하기 위해 제공될 수 있다.

안테나(1310)를 통해 수신된 아날로그 신호는 수신 데이터를 포함할 수 있다. 위상-디지털 변환기 회로(1350)는 수신 데이터를 복조할 수 있다. 위상-디지털 변환기 회로(1350)는 디지털-위상 변환기(1130)에 의해 수행된 위상 변조에 대응하는 위상 복조를 수행할 수 있다. 위상-디지털 변환기 회로(1350)는 수신 데이터를 복조함으로써 변환 값(Conversion Value)을 생성할 수 있다. 위상-디지털 변환기 회로(1350)에 의해 수행되는 위상 복조는 도 4를 참조하여 설명될 것이다.

디코더 회로(1370)는 위상-디지털 변환기 회로(1350)로부터 변환 값을 수신할 수 있다. 디코더 회로(1370)는 인코더 회로(1110)에 의해 채용된 인코딩 기법에 대응하는 디코딩 기법에 따라, 변환 값을 디코딩할 수 있다. 디코더 회로(1370)는 변환 값을 디코딩함으로써 수신 디지털 값(RX_DV)을 생성할 수 있다. 수신 디지털 값(RX_DV)에 포함되는 정보는 송신 디지털 값(TX_DV)에 포함되는 정보에 대응할 수 있다. 따라서, 수신 측 장치(1300)는 송신 측 장치(1100)로부터 송신되는 데이터를 수신할 수 있다.

도 1에서, 송신 측 장치(1100)가 수신 측 장치(1300)로 데이터 신호를 송신하는 것으로 설명되었다. 그러나, 몇몇 경우, 수신 측 장치(1300)가 송신 측 장치(1100)로 데이터 신호 또는 응답 신호를 송신할 수 있다. 이를 위해, 송신 측 장치(1100)가 수신 측 장치(1300)의 구성 요소들을 더 포함할 수 있고, 수신 측 장치(1300)가 송신 측 장치(1100)의 구성 요소들을 더 포함할 수 있다. 몇몇 전자 장치는 송신 측 장치(1100) 및 수신 측 장치(1300) 모두의 기능들을 수행할 수 있다.

도 2는 도 1의 통신 시스템에서 교환되는 데이터를 변조하는 예시적인 방식을 설명하기 위한 개념도이다. 도 3은 도 2의 변조 방식에 기초하여 구현된 데이터 심볼(Data Symbol)들의 예시를 보여주는 개념도이다. 더 나은 이해를 돕기 위해, 도 1이 도 2 및 도 3과 함께 참조될 것이다.

예로서, 디지털-위상 변환기 회로(1130)는 수신 측 장치(1300)로 데이터를 송신하기 위해 위상 변조를 수행할 수 있다. 위상 변조는 서로 구별되는 데이터 값들이 상이한 위상들을 갖는 데이터 심볼들에 각각 대응하도록 데이터 값을 변환하기 위해 수행될 수 있다. 예로서, 제 1 데이터 값은 제 1 위상을 갖는 데이터 심볼에 대응하도록 변환될 수 있다. 한편, 제 2 데이터 값은 제 2 위상을 갖는 데이터 심볼에 대응하도록 변환될 수 있다. 여기서, 데이터 심볼은 특정 데이터 값을 갖는 데이터를 수신 측 장치(1300)로 송신하기 위해 생성된 데이터 상태(Data State)를 나타낼 수 있다. 데이터 심볼은 특정 데이터 상태에 대응하는 위상을 가질 수 있다.

예로서, 송신 측 장치(1100)는 4비트의 데이터 값을 갖는 데이터를 수신 측 장치(1300)로 송신할 수 있다. 데이터 값이 4비트의 비트 열에 기반하는 경우, 데이터는 16(=2⁴)개의 데이터 값들 중 하나를 가질 수 있다. 따라서, 송신 측 장치(1100)는 16개의 데이터 심볼들에 기초하여 수신 측 장치(1300)로 데이터를 송신할 수 있다. 이 16개의 데이터 심볼들은 16개의 상이한 위상들에 기초하여 서로 구별될 수 있다.

예로서, 도 2에 나타낸 것과 같이, 송신 측 장치(1100)는 16개의 데이터 심볼들(D0 내지 D15)을 이용하여 수신 측 장치(1300)로 데이터를 송신할 수 있다. 데이터 심볼들(D0 내지 D15)은 상이한 위상들을 가질 수 있다.

예로서, 데이터 심볼(D0)은 음(Negative)의 방향으로 가장 치우친(Shifted) 위상(PL)을 가질 수 있고, 데이터 심볼(D15)은 양(Positive)의 방향으로 가장 치우친 위상(PH)을 가질 수 있다. 데이터 심볼(D0)의 위상(PL)과 데이터 심볼(D15)의 위상(PH) 사이에 위상 범위(Phase Range, PR)가 제공될 수 있다.

데이터 심볼들(D0 내지 D15)의 위상들 사이에는 위상 간격(Phase Interval, PI)들이 제공될 수 있다. 데이터 심볼들(D0 내지 D15) 각각은 위상 간격(PI)에 기초하여 서로 구별될 수 있다. 예로서, 위상 간격(PI)은 위상 범위(PR) 및 데이터 심볼들(D0 내지 D15)의 개수를 고려하여 선택될 수 있다.

몇몇 위상 변조에 따르면, 위상 범위(PR)의 값이 360°일 수 있다. 이러한 위상 변조에 따르면, 송신 측 장치(1100)는 수신 측 장치(1300)로 데이터를 송신하기 위해, 위상의 값을 360°의 위상 범위(PR) 내에서 조절할 수 있다. 그러나, 위상의 변화가 큰 경우, 위상의 조절에 기인하는 지연(Delay)이 길어질 수 있다. 따라서, 송신 측 장치(1100)와 수신 측 장치(1300) 사이의 통신이 빠른 속도로 수행되지 못할 수 있다. 게다가, 위상의 변화가 큰 경우, 송신 측 장치(1100) 및 수신 측 장치(1300) 각각에서 소모되는 전력의 양이 증가할 수 있다.

본 발명의 실시 예에서, 송신 측 장치(1100) 및 수신 측 장치(1300)는 VHBR 통신을 위한 위상 변조 및 복조를 수행할 수 있다. 이를 위해, 위상 범위(PR)는 360°보다 작은 값을 가질 수 있다.

예로서, 도 3에 나타낸 것과 같이, 위상 범위(PR)의 값이 60°로 선택될 수 있다. 예로서, 음의 방향으로 가장 치우친 위상(PL)의 값은 -28°일 수 있고, 양의 방향으로 가장 치우친 위상(PH)의 값은 +32°일 수 있다. 예로서, 16개의 PSK(Phase Shift Keying)가 채용되는 경우(즉, 16개의 데이터 심볼들(D0 내지 D15)이 제공되는 경우), 위상 간격(PI)의 값은 4°(=60°/(16-1))일 수 있다. 몇몇 경우, 데이터 심볼들(D0 내지 D15) 사이의 위상 간격(PI)들이 균일하지 않을 수 있으나, 더 나은 이해를 돕기 위해, 데이터 심볼들(D0 내지 D15) 사이의 위상 간격(PI)들이 균일한 것으로 가정될 것이다.

예로서, 데이터 심볼(D0)은 -28°의 위상을 가질 수 있고, '0000'의 데이터 값에 대응할 수 있다. 예로서, 데이터 심볼(D0)에 인접하는 데이터 심볼(D1)은 -24°의 위상을 가질 수 있고, '0001'의 데이터 값에 대응할 수 있다. 인접하는 데이터 심볼들의 위상들 사이의 차이는 위상 간격(PI)에 대응할 수 있다. 예로서, 데이터 심볼들(D0, D1)의 위상들 사이의 차이는 4°일 수 있다. 이러한 방식으로, 데이터 심볼들(D0 내지 D15)은 상이한 위상들을 가질 수 있고, 상이한 데이터 값들에 대응할 수 있다.

송신 측 장치(1100)는 '0000'의 데이터를 수신 측 장치(1300)로 송신하기 위해, -28°의 위상을 갖는 신호(즉, 데이터 심볼(D0)에 대응하는 신호)를 출력할 수 있다. 한편, 송신 측 장치(1100)는 '0001'의 데이터를 수신 측 장치(1300)로 송신하기 위해, -24°의 위상을 갖는 신호(즉, 데이터 심볼(D1)에 대응하는 신호)를 출력할 수 있다. 이러한 방식으로, 송신 측 장치(1100)는 데이터를 수신 측 장치(1300)로 송신하기 위해, 상이한 16개의 위상들을 갖는 신호들을 출력할 수 있다.

위상 범위(PR)가 360°보다 좁아지는 경우(예컨대, 60°), 위상의 조절에 기인하는 지연이 짧아질 수 있다. 따라서, 송신 측 장치(1100)와 수신 측 장치(1300) 사이의 통신이 빠른 속도로 수행될 수 있고, 통신 성능이 향상될 수 있다. 게다가, 위상의 조절에 소모되는 전력의 양이 감소할 수 있다.

도 2 및 도 3을 참조하여 위상 변조의 예시가 설명되었다. 도 2 및 도 3을 참조하여 설명된 값들(예컨대, 데이터 심볼들의 개수, 위상 범위(PR)의 값, 위상 간격(PI)의 값, 위상들(PH, PL)의 값들 등), 및 도 3에 나타낸 데이터 심볼, 위상, 및 데이터 사이의 대응 관계는 본 발명을 한정하기 위한 것은 아니다. 위상 변조를 위한 파라미터들 및 대응 관계는 다양하게 변경 또는 수정될 수 있다. 다만, 더 나은 이해를 돕기 위해, 이하 예시들 및 실시 예들은 도 2 및 도 3을 참조하여 설명된 방식에 기초하여 설명될 것이다.

도 4는 도 1의 수신 측 장치에서 수신 데이터를 복조하는 예시적인 방식을 설명하기 위한 타이밍도이다. 더 나은 이해를 돕기 위해, 도 1 내지 도 3이 도 4와 함께 참조될 것이다.

도 2 및 도 3을 참조하여 설명된 것과 같이, 송신 측 장치(1100)는 상이한 위상들을 갖는 신호들을 출력할 수 있다. 수신 측 장치(1300)는 수신되는 신호의 위상에 기초하여, 송신 측 장치(1100)로부터 송신되는 데이터의 값을 이해할 수 있다.

도 1을 참조하여 설명된 것과 같이, 수신 측 장치(1300)는 안테나(1310)를 통해 송신 측 장치(1100)로부터 수신 데이터(RX_DATA)를 수신할 수 있다. 수신 데이터(RX_DATA)는 수신 데이터(RX_DATA)의 데이터 값에 의존하여 가변(Vary)하는 위상을 가질 수 있다.

예로서, 수신 측 장치(1300)는 기준 클록(Reference Clock, REF)을 생성할 수 있다. 기준 클록(REF)은 수신 데이터(RX_DATA)의 위상을 판별하기 위해 참조되는 기준 위상을 가질 수 있다. 수신 데이터(RX_DATA)의 위상을 정확히 판별하기 위해, 기준 클록(REF)은 실질적으로 일정한 주기, 주파수, 및 위상을 가질 수 있다.

수신 측 장치(1300)는 기준 클록(REF)의 위상과 수신 데이터(RX_DATA)의 위상 사이의 위상 차에 기초하여, 수신 데이터(RX_DATA)의 위상을 판별할 수 있다. 기준 클록(REF)의 위상은 실질적으로 일정하게 유지될 수 있기 때문에, 기준 클록(REF)의 위상과 수신 데이터(RX_DATA)의 위상 사이의 위상 차는 수신 데이터(RX_DATA)의 위상을 판별하기 위해 참조될 수 있다.

예로서, 도 4의 제 1 경우를 참조하면, 수신 데이터(RX_DATA)의 위상이 음의 방향으로 치우칠 수 있다. 제 1 경우에서, 기준 클록(REF)과 수신 데이터(RX_DATA) 사이에 제 1 위상 차(PD1)가 제공될 수 있다. 한편, 도 4의 제 2 경우를 참조하면, 수신 데이터(RX_DATA)의 위상이 양의 방향으로 치우칠 수 있다. 제 2 경우에서, 기준 클록(REF)과 수신 데이터(RX_DATA) 사이에 제 2 위상 차(PD2)가 제공될 수 있다.

제 1 경우와 제 2 경우를 비교하면, 제 1 위상 차(PD1)가 제 2 위상 차(PD2)보다 작음을 알 수 있다. 예로서, 수신 데이터(RX_DATA)가 음의 방향으로 치우칠수록, 기준 클록(REF)의 위상과 수신 데이터(RX_DATA)의 위상 사이의 위상 차가 작아질 수 있다. 예로서, 수신 데이터(RX_DATA)가 양의 방향으로 치우칠수록, 기준 클록(REF)의 위상과 수신 데이터(RX_DATA)의 위상 사이의 위상 차가 커질 수 있다. 따라서, 수신 측 장치(1300)는 기준 클록(REF)의 위상과 수신 데이터(RX_DATA)의 위상 사이의 위상 차에 기초하여, 수신 데이터(RX_DATA)의 위상을 판별할 수 있다. 나아가, 수신 측 장치(1300)는 수신 데이터(RX_DATA)의 판별된 위상에 기초하여, 수신 데이터(RX_DATA)의 데이터 값을 이해할 수 있다.

한편, 도 2 및 도 3을 참조하여 설명된 것과 같이, VHBR 통신을 수행하기 위해, 위상 범위(PR)가 좁아질 수 있다. 따라서, 위상 간격(PI) 역시 좁아질 수 있고, 이는 기준 클록(REF)의 위상과 수신 데이터(RX_DATA)의 위상 사이의 위상 차를 정확히 판별하는 것을 어렵게 만들 수 있다. 게다가, 통신 속도가 빨라지는 경우, 수신 데이터(RX_DATA)를 안정적으로 샘플링하기 위한 시간 여유(Time Margin)가 짧아질 수 있다. 이러한 이유들에 기인하여, 몇몇 경우, 송신 측 장치(1100)와 수신 측 장치(1300) 사이의 통신이 안정적으로 수행되지 못할 수 있다.

따라서, 본 발명의 실시 예에서, 수신 측 장치(1300)는 빠르고 안정적인 통신을 수행하기 위해, 수신 데이터(RX_DATA)에 기초하여 수신 특성을 분석할 수 있다. 나아가, 수신 측 장치(1300)는 분석된 수신 특성에 기초하여, 수신 데이터(RX_DATA)를 디코딩할 수 있다. 본 발명의 실시 예에 따른 수신 측 장치(1300)의 예시적인 구성들 및 동작들은 도 5 내지 도 24를 참조하여 설명될 것이다.

도 5는 도 1의 수신 측 장치의 예시적인 구성을 보여주는 블록도이다.

몇몇 실시 예에서, 수신 측 장치(1300)는 클록 복원 회로(1340), 위상-디지털 변환기 회로(1350), 및 디코더 회로(1370)를 포함할 수 있다. 수신 측 장치(1300)는 도 1의 안테나(1310)를 통해 수신 데이터(RX_DATA)를 수신할 수 있다. 수신 데이터(RX_DATA)의 예시적인 구성은 도 9 및 도 10을 참조하여 설명될 것이다.

클록 복원 회로(1340)는 수신 데이터(RX_DATA)에 기초하여 기준 클록(REF)을 생성할 수 있다. 클록 복원 회로(1340)는 수신 데이터(RX_DATA)의 패턴에 기초하여, 수신 데이터(RX_DATA)를 위한 클록 주파수를 추출할 수 있다. 클록 복원 회로(1340)는 추출된 클록 주파수를 갖는 기준 클록(REF)을 생성할 수 있다. 이러한 클록 복원 회로(1340)의 예시적인 구성은 도 6을 참조하여 설명될 것이다.

도 5에서, 기준 클록(REF)이 클록 복원 회로(1340)에 의해 생성되는 것으로 설명되었다. 그러나, 본 발명은 도 5에 의해 한정되지 않는다. 기준 클록(REF)은 수신 측 장치(1300)에 포함되는 클록 생성기(미도시)로부터 제공되거나, 도 1의 송신 측 장치(1100) 또는 그 외 다른 장치로부터 제공될 수 있다.

위상-디지털 변환기 회로(1350)는 수신 데이터(RX_DATA) 및 기준 클록(REF)을 수신할 수 있다. 위상-디지털 변환기 회로(1350)는 수신 데이터(RX_DATA)의 위상과 기준 클록(REF)의 위상 사이의 위상 차를 산출할 수 있다. 수신 데이터(RX_DATA)의 위상과 기준 클록(REF)의 위상 사이의 위상 차는 도 4를 참조하여 설명되었다. 위상-디지털 변환기 회로(1350)는 산출된 위상 차에 대응하는 변환 값을 생성할 수 있다. 위상-디지털 변환기 회로(1350)의 예시적인 구성들은 도 7 및 도 8을 참조하여 설명될 것이다.

디코더 회로(1370)는 변환 값을 수신할 수 있다. 디코더 회로(1370)는 변환 값을 디코딩할 수 있다. 디코더 회로(1370)는 디코딩 결과로서, 수신 디지털 값(RX_DV)을 생성할 수 있다. 수신 디지털 값(RX_DV)은 수신 측 장치(1300)의 사용자에게 서비스를 제공하기 위해 참조될 수 있다. 또는, 수신 디지털 값(RX_DV)은 다른 장치로 제공될 수 있다.

본 발명의 실시 예에서, 디코더 회로(1370)는 수신 측 장치(1300)의 수신 특성(예컨대, 안테나(1310)의 수신 특성))을 분석할 수 있다. 디코더 회로(1370)는 분석된 수신 특성에 기초하여, 디코딩 동작을 수행할 수 있다. 따라서, 수신 측 장치(1300)는 수신 특성에 기초하여, 수신 데이터(RX_DATA)를 정확하게 디코딩할 수 있다. 결과적으로, 빠르고 안정적인 통신이 수행될 수 있다. 이러한 디코더 회로(1370)의 예시적인 구성들 및 동작들이 도 11 내지 도 24를 참조하여 설명될 것이다.

도 6은 도 5의 클록 복원 회로의 예시적인 구성을 보여주는 블록도이다. 몇몇 실시 예에서, 클록 복원 회로(1340)는 위상 검출기(1341), 루프 필터(Loop Filter, 1343), 오실레이터(Oscillator, 1345), 및 커패시터(C)를 포함할 수 있다.

위상 검출기(1341)는 수신 데이터(RX_DATA)를 수신할 수 있다. 위상 검출기(1341)는 수신 데이터(RX_DATA)의 위상을 검출할 수 있다. 예로서, 위상 검출기(1341)는 기준 신호를 참조하여 수신 데이터(RX_DATA)의 위상을 판별할 수 있다. 예로서, 기준 신호는 위상 검출기(1341) 내부에서 생성되거나 위상 검출기(1341) 외부에서 제공될 수 있다.

루프 필터(1343)는 클록 복원 회로(1340)의 루프를 따라 흐르는 신호의 특정 주파수 성분(들)을 필터링할 수 있다. 예로서, 루프 필터(1343)는 클록 복원 회로(1340)의 루프를 따라 흐르는 노이즈 성분을 차단할 수 있다. 따라서, 루프 필터(1343)는 기준 클록(REF)을 위한 기준 클록 주파수를 갖는 주파수 성분을 추출할 수 있다.

오실레이터(1345)는 루프 필터(1343)에 의해 추출된 주파수 성분에 기초하여, 기준 클록(REF)을 출력할 수 있다. 따라서, 기준 클록(REF)은 기준 클록 주파수를 갖도록 생성될 수 있다. 오실레이터(1345)로부터 출력된 기준 클록(REF)은 위상 검출기(1341)로 피드백될 수 있다. 이러한 음의 피드백 루프는 기준 클록(REF)의 기준 클록 주파수가 일정하게 유지되도록 만들 수 있다.

나아가, 몇몇 실시 예에서, 커패시터(C)가 루프 필터(1343)의 출력단에 연결될 수 있다. 커패시터(C)는 루프 필터(1343)의 출력에 응답하여 충전될 수 있다. 충전된 커패시터(C)의 양단 사이의 전압은 루프 필터(1343)의 출력에 기초하여, 실질적으로 일정한 값으로 유지될 수 있다. 따라서, 커패시터(C)는 기준 클록(REF)의 기준 클록 주파수를 더욱 일정하게 고정시킬 수 있다.

도 7은 도 5의 위상-디지털 변환기 회로의 예시적인 구성을 보여주는 블록도이다. 몇몇 실시 예에서, 위상-디지털 변환기 회로(1350a)는 위상 차 검출기(1351a), 주파수 분주기(Frequency Divider, 1353a), 및 아날로그-디지털 변환기(Analog-to-Digital Converter, 1355a)를 포함할 수 있다. 몇몇 실시 예에서, 도 5의 위상-디지털 변환기 회로(1350)는 도 7의 위상-디지털 변환기 회로(1350a)를 포함할 수 있다.

위상 차 검출기(1351a)는 수신 데이터(RX_DATA) 및 기준 클록(REF)을 수신할 수 있다. 위상 차 검출기(1351a)는, 도 4를 참조하여 설명된 것과 같이, 수신 데이터(RX_DATA)의 위상과 기준 클록(REF)의 위상 사이의 위상 차를 검출할 수 있다.

위상 차 산출기(1351a)는 수신 데이터(RX_DATA)의 위상과 기준 클록(REF)의 위상 사이의 위상 차에 대응하는 크기를 갖는 전압을 출력할 수 있다. 이를 위해, 예로서, 위상 차 산출기(1351a)는 전하 펌프(Charge Pump, 미도시)를 포함할 수 있다. 예로서, 수신 데이터(RX_DATA)의 위상과 기준 클록(REF)의 위상 사이의 위상 차가 클수록, 위상 차 산출기(1351a)는 더 큰 크기를 갖는 전압을 출력할 수 있다.

주파수 분주기(1353a)는 기준 클록(REF)의 기준 클록 주파수를 분주할 수 있다. 주파수 분주기(1353a)는 분주된 주파수를 갖는 클록을 아날로그-디지털 변환기(1355a)로 제공할 수 있다.

아날로그-디지털 변환기(1355a)는 주파수 분주기(1353a)로부터 수신된 클록에 동기하여 동작할 수 있다. 아날로그-디지털 변환기(1355a)는 위상 차 산출기(1351a)로부터 출력된 전압의 크기에 기초하여, 변환 값(CV)을 생성할 수 있다. 변환 값(CV)은 위상 차 산출기(1351a)로부터 출력된 전압의 크기에 의존하여 가변할 수 있다. 즉, 변환 값(CV)은 수신 데이터(RX_DATA)의 위상과 기준 클록(REF)의 위상 사이의 위상 차에 의존하여 가변할 수 있다.

도 8은 도 5의 위상-디지털 변환기 회로의 예시적인 구성을 보여주는 블록도이다. 몇몇 실시 예에서, 위상-디지털 변환기 회로(1350b)는 위상 차 검출기(1351b), 오버샘플링(Oversampling) 클록 생성기(1353b), 및 카운터(Counter, 1355b)를 포함할 수 있다. 몇몇 실시 예에서, 도 5의 위상-디지털 변환기 회로(1350)는 도 8의 위상-디지털 변환기 회로(1350b)를 포함할 수 있다.

위상 차 검출기(1351b)는 수신 데이터(RX_DATA) 및 기준 클록(REF)을 수신할 수 있다. 위상 차 검출기(1351b)는, 도 4를 참조하여 설명된 것과 같이, 수신 데이터(RX_DATA)의 위상과 기준 클록(REF)의 위상 사이의 위상 차를 검출할 수 있다.

예로서, 위상 차 검출기(1351b)는 디리미터(Delimiter)를 포함할 수 있다. 이 예에서, 위상 차 검출기(1351b)는 수신 데이터(RX_DATA)의 위상과 기준 클록(REF)의 위상 사이의 위상 차가 발생하는 시간 구간 동안(예로서, 도 4의 위상 차들(PD1, PD2)이 발생하는 시간 구간들 동안) 제 1 논리 값을 출력할 수 있고, 나머지 시간 구간 동안 제 2 논리 값을 출력할 수 있다.

오버샘플링 클록 생성기(1353b)는 기준 클록(REF)의 기준 클록 주파수를 분주함으로써 오버샘플링 클록을 생성할 수 있다. 오버샘플링 클록은 기준 클록(REF)의 기준 클록 주파수보다 높은 주파수(예컨대, 기준 클록 주파수의 8배의 주파수)를 가질 수 있다. 오버샘플링 클록 생성기(1353b)는 오버샘플링 클록을 카운터(1355b)로 제공할 수 있다.

카운터(1355b)는 오버샘플링 클록 생성기(1353b)로부터 수신된 오버샘플링 클록에 동기하여 동작할 수 있다. 예로서, 카운터(1355b)는 위상 차 검출기(1351b)가 제 1 논리 값을 출력하는 동안(즉, 수신 데이터(RX_DATA)의 위상과 기준 클록(REF)의 위상 사이의 위상 차가 발생하는 시간 구간 동안) 카운팅 동작을 수행할 수 있다. 카운터(1355b)는 카운팅 결과로서, 변환 값(CV)을 생성할 수 있다.

오버샘플링 클록은 기준 클록 주파수보다 높은 주파수를 갖기 때문에, 변환 값(CV)은 위상차 검출기(1351b)가 제 1 논리 값을 출력하는 동안 점점 증가할 수 있다. 변환 값(CV)은 수신 데이터(RX_DATA)의 위상과 기준 클록(REF)의 위상 사이의 위상 차가 발생하는 시간 구간의 길이에 의존하여 가변할 수 있다. 즉, 변환 값(CV)은 수신 데이터(RX_DATA)의 위상과 기준 클록(REF)의 위상 사이의 위상 차에 의존하여 가변할 수 있다.

도 9는 도 1의 수신 측 장치에서 수신되는 수신 데이터의 예시적인 구성을 보여주는 타이밍도이다. 예로서, 수신 데이터(RX_DATA)는 연속 전파(Continuous Wave, CW), SOF 마커(Start-of-Frame Marker, SOF), 인코딩된 데이터(ENC_DATA), 및 EOF 마커(End-of-Frame Marker, EOF)를 포함할 수 있다. 연속 전파(CW), SOF 마커(SOF), 인코딩된 데이터(ENC_DATA), 및 EOF 마커(EOF)는 시간 영역에서 순차적으로 계속하여(Succeedingly) 수신될 수 있다.

예로서, 연속 전파(CW)는 도 1의 송신 측 장치(1100)로부터 송신되는 반송파(Carrier Wave)를 포함할 수 있다. 도 1의 수신 측 장치(1300)는 연속 전파(CW)에 응답하여, 수신 데이터(RX_DATA)를 수신할 것을 준비할 수 있다.

SOF 마커(SOF)는 수신 데이터(RX_DATA)의 시작을 나타낼 수 있다. 수신 측 장치(1300)는 SOF 마커(SOF)에 응답하여, 인코딩된 데이터(ENC_DATA)가 곧 수신될 것임을 인지할 수 있다. SOF 마커(SOF)는 송신 측 장치(1100) 및 수신 측 장치(1300)에 의해 채용된 통신 규약에서 미리 정의된 특정 데이터 패턴을 포함할 수 있다. 예로서, SOF 마커(SOF)의 데이터 패턴은 통신 규약에서 미리 정의된 N개의 데이터 심볼들을 포함할 수 있다. 따라서, 수신 측 장치(1300)는 SOF 마커(SOF)에 대응하는 데이터 패턴의 수신에 응답하여, SOF 마커(SOF)가 수신되었음을 인지할 수 있다.

인코딩된 데이터(ENC_DATA)는 송신 측 장치(1100)로부터 수신 측 장치(1300)로 제공되는 메인 데이터(Main Data)에 대응할 수 있다. 즉, 인코딩된 데이터(ENC_DATA)는 송신 측 장치(1100)로부터 수신 측 장치(1300)로 송신될 것이 요청된 데이터를 포함할 수 있다. 수신 측 장치(1300)는 인코딩된 데이터(ENC_DATA)를 디코딩할 수 있다. 수신 측 장치(1300)는 디코딩된 데이터에 기초하여 사용자에게 서비스를 제공하거나, 디코딩된 데이터를 다른 장치로 제공할 수 있다.

수신 데이터(RX_DATA)의 앞쪽 부분은 노이즈를 포함할 수 있다. 따라서, 수신 데이터(RX_DATA)는 인코딩된 데이터(ENC_DATA)에 선행하여 SOF 마커(SOF)를 포함할 수 있다. SOF 마커(SOF)의 미리 정해진 N개의 데이터 심볼들이 모두 수신된 후, 시점(TP)에서 인코딩된 데이터(ENC_DATA)가 수신되기 시작할 수 있다. 따라서, SOF 마커(SOF)는 인코딩된 데이터(ENC_DATA)가 수신되기 시작하는 시점(TP)의 싱크(Sync)를 결정하기 위해 참조될 수 있다.

나아가, 본 발명의 실시 예에서, SOF 마커(SOF)는 수신 측 장치(1300)의 수신 특성(예컨대, 도 1의 안테나(1310)의 수신 특성)을 분석하기 위해 참조될 수 있다. 이러한 실시 예는 뒤에서 더 상세히 설명될 것이다.

EOF 마커(EOF)는 수신 데이터(RX_DATA)의 종료를 나타낼 수 있다. 수신 측 장치(1300)는 EOF 마커(EOF)에 응답하여, 인코딩된 데이터(ENC_DATA)의 수신이 완료되었음을 인지할 수 있다. EOF 마커(EOF)는 송신 측 장치(1100) 및 수신 측 장치(1300)에 의해 채용된 통신 규약에서 미리 정의된 특정 데이터 패턴을 포함할 수 있다. 예로서, EOF 마커(EOF)의 데이터 패턴은 통신 규약에서 미리 정의된 P개의 데이터 심볼들을 포함할 수 있다. 따라서, 수신 측 장치(1300)는 EOF 마커(EOF)에 대응하는 데이터 패턴의 수신에 응답하여, EOF 마커(EOF)가 수신되었음을 인지할 수 있다.

도 10은 도 9의 수신 데이터에 포함되는 SOF 마커의 예시적인 구성을 보여주는 표이다.

도 9를 참조하여 설명된 것과 같이, SOF 마커(SOF)는 통신 규약에서 미리 정의된 N개의 데이터 심볼들을 포함할 수 있다. 예로서, SOF 마커(SOF)는 140개의 데이터 심볼들을 포함할 수 있다.

예로서, SOF 마커(SOF)의 첫 번째 데이터 심볼 및 두 번째 데이터 심볼 각각은 +28°의 위상을 가질 수 있고, SOF 마커(SOF)의 세 번째 데이터 심볼 및 네 번째 데이터 심볼 각각은 -28°의 위상을 가질 수 있다. 예로서, SOF 마커(SOF)의 52번째 데이터 심볼은 +8°의 위상을 가질 수 있고, SOF 마커(SOF)의 마지막 140번째 데이터 심볼은 +32°의 위상을 가질 수 있다. 설명의 편의를 위해, 그 외 다른 데이터 심볼들에 관한 상세한 설명들은 이하 생략될 것이다.

예로서, 도 9의 SOF 마커(SOF)는 도 10에 나타낸 140개의 데이터 심볼들을 포함하도록 설계될 수 있다. 도 1의 수신 측 장치(1300)가 도 10에 나타낸 140개의 데이터 심볼들을 도 10에 나타낸 순서(Sequence)에 따라 수신하는 경우, 수신 측 장치(1300)는 SOF 마커(SOF)가 수신되었음을 인지할 수 있다. 이를 위해, 수신 측 장치(1300)는 SOF 마커(SOF)에 포함되는 데이터 심볼들에 관한 정보를 (메모리, 스토리지 등의 매체에) 미리 준비할 수 있다.

도 10은 SOF 마커(SOF)의 예시적인 구성을 보여주기 위한 것이고, 본 발명을 한정하기 위한 것은 아니다. SOF 마커(SOF)는 도 1의 송신 측 장치(1100) 및 수신 측 장치(1300)에 의해 채용된 통신 규약에 의존하여 다른 구성을 가질 수 있고, SOF 마커(SOF)에 포함되는 데이터 심볼들의 개수 역시 통신 규약에 의존하여 변경 또는 수정될 수 있다. 다만, 더 나은 이해를 돕기 위해, 이하 예시들 및 실시 예들은 도 10에 나타낸 SOF 마커(SOF)의 예시적인 구성에 기초하여 설명될 것이다.

도 10을 참조하여 SOF 마커(SOF)의 예시적인 구성이 설명되었다. 한편, 도 9의 EOF 마커(EOF) 역시 도 1의 송신 측 장치(1100) 및 수신 측 장치(1300)에 의해 채용된 통신 규약에 의존하여 미리 정해진 데이터 심볼들을 포함할 수 있다. 수신 측 장치(1300)가 미리 정해진 데이터 심볼들을 미리 정해진 순서에 따라 수신하는 경우, 수신 측 장치(1300)는 EOF 마커(EOF)가 수신되었음을 인지할 수 있다. 설명의 편의를 위해, EOF 마커(EOF)에 관한 상세한 설명들은 이하 생략될 것이다.

도 11은 도 5의 디코더 회로의 예시적인 구성을 보여주는 블록도이다. 몇몇 실시 예에서, 디코더 회로(1370a)는 시작 패턴 검출기(1373a), 특성 분석기(1374a), 및 디코더(1375a)를 포함할 수 있다. 몇몇 실시 예에서, 도 5의 디코더 회로(1370)는 도 11의 디코더 회로(1370a)를 포함할 수 있다.

시작 패턴 검출기(1373a)는 변환 값(CV)을 수신할 수 있다. 시작 패턴 검출기(1373a)는 변환 값(CV)에 기초하여, SOF 마커(SOF)의 데이터 패턴을 검출할 수 있다.

위에서 설명된 것과 같이, 변환 값(CV)은 수신 데이터(RX_DATA)의 위상과 기준 클록(REF)의 위상 사이의 위상 차에 의존하여 가변할 수 있다. 나아가, SOF 마커(SOF)는 미리 정해진 데이터 심볼들을 포함할 수 있다. 따라서, 시작 패턴 검출기(1373a)는 가변하는 변환 값(CV)을 참조하여, SOF 마커(SOF)가 수신되었는지 여부를 검출할 수 있다.

몇몇 실시 예에서, 시작 패턴 검출기(1373a)는 SOF 마커(SOF)에 포함되는 제 1 데이터 패턴을 검출할 수 있다. SOF 마커(SOF)의 제 1 데이터 패턴은 SOF 마커(SOF)의 앞쪽 부분의 몇몇 데이터 심볼들을 포함할 수 있다.

SOF 마커(SOF)는 인코딩된 데이터(ENC_DATA)가 수신되기 시작하는 시점(TP)의 싱크를 결정하기 위해 미리 정해진 개수(예컨대, 140개)의 데이터 심볼들을 포함할 수 있다. 그러나, SOF 마커(SOF)에 포함되는 모든 데이터 심볼들이 관찰되지 않더라도, 시작 패턴 검출기(1373a)는 SOF 마커(SOF)에 포함되는 독특한 데이터 패턴에 기초하여 SOF 마커(SOF)가 수신됨을 인지할 수 있다. 예로서, 시작 패턴 검출기(1373a)가 SOF 마커(SOF)의 첫 번째 데이터 심볼 내지 16번째 데이터 심볼만을 인지하더라도, 시작 패턴 검출기(1373a)는 SOF 마커(SOF)가 수신됨을 인지할 수 있다. 이 예에서, 제 1 데이터 패턴은 첫 번째 데이터 심볼 내지 16번째 데이터 심볼을 포함하도록 설계될 수 있다.

다만, 위 예는 더 나은 이해를 돕기 위해 제공된 것이고, 본 발명을 한정하기 위한 것은 아니다. 제 1 데이터 패턴은 SOF 마커(SOF)를 식별하기 위해 참조될 수 있는 독특한 데이터 패턴을 포함하도록 다양하게 변경 또는 수정될 수 있다.

특성 분석기(1374a)는 변환 값(CV)을 수신할 수 있다. 특성 분석기(1374a)는 변환 값(CV)에 기초하여, 도 1의 안테나(1310)의 수신 특성을 분석할 수 있다. 좀 더 구체적으로, 특성 분석기(1374a)는 SOF 마커(SOF)의 데이터 패턴에 대응하는 변환 값(CV)들에 기초하여, 안테나(1310)의 수신 특성을 분석할 수 있다.

위에서 설명된 것과 같이, 변환 값(CV)은 수신 데이터(RX_DATA)의 위상과 기준 클록(REF)의 위상 사이의 위상 차에 의존하여 가변할 수 있다. 한편, 디코더 회로(1370a)는 SOF 마커(SOF)에 포함되는 데이터 심볼들에 관한 정보를 미리 준비할 수 있다. 따라서, 특성 분석기(1374a)는 특정 데이터 심볼과 관련하여 수신될 변환 값(CV)을 예측할 수 있다. 나아가, 특성 분석기(1374a)는 예측된 변환 값(CV)과 수신된 변환 값(CV)을 비교함으로써, 안테나(1310)의 수신 특성을 분석할 수 있다.

예로서, 도 10을 함께 참조하면, SOF 마커(SOF)의 세 번째 데이터 심볼은 -28°의 위상을 가질 수 있다. 따라서, 특성 분석기(1374a)는 세 번째 데이터 심볼과 관련하여, -28°의 위상에 대응하는 변환 값(CV)이 수신될 것을 예측할 수 있다.

그러나, 몇몇 경우, 안테나(1310)의 수신 특성에 오프셋(Offset) 또는 왜곡이 발생할 수 있다. 이러한 경우, 특성 분석기(1374a)는 세 번째 데이터 심볼과 관련하여, -28°의 위상에 대응하는 변환 값(CV)과 다른 변환 값(CV)을 수신할 수 있다. 이러한 수신 특성을 설명하기 위해, 도 12 내지 도 15가 함께 참조될 것이다.

도 12 내지 도 15는 도 1의 수신 측 장치의 안테나의 예시적인 수신 특성을 설명하기 위한 그래프들이다.

도 12 내지 도 15에서, 더 나은 이해를 돕기 위해, -28°, -24°, -16°, -8°, 0°, +8°, +16°, +24°, 및 +32°의 위상들이 각각 6, 10, 18, 26, 34, 42, 50, 58, 및 66의 변환 값(CV)들에 대응하는 것으로 가정될 것이다. 도 12 내지 도 15에 나타내지 않은 다른 위상은 위 대응 관계의 선형성에 기초하여 산출되는 변환 값(CV)에 대응할 수 있다. 예로서, +4°의 위상은 38의 변환 값(CV)에 대응할 수 있다. 다만, 이 가정은 예시일 뿐이고, 본 발명을 한정하기 위한 것은 아니다. 데이터 심볼의 위상과 변환 값(CV) 사이의 대응 관계는 다양하게 변경 또는 수정될 수 있다.

도 12의 그래프는 도 10의 SOF 마커(SOF)의 첫 번째 데이터 심볼 내지 여섯 번째 데이터 심볼이 정상적으로 수신되는 경우를 보여준다. 도 12를 참조하면, 시각 't1'에서, 수신 측 장치(1300)는 SOF 마커(SOF)의 첫 번째 데이터 심볼을 수신할 수 있다. 나아가, 수신 측 장치(1300)는 SOF 마커(SOF)의 두 번째 데이터 심볼 내지 여섯 번째 데이터 심볼을 시각 't2' 내지 시각 't6'에서 각각 수신할 수 있다.

도 10을 참조하여 가정된 것과 같이, 첫 번째 데이터 심볼, 두 번째 데이터 심볼, 다섯 번째 데이터 심볼, 및 여섯 번째 데이터 심볼 각각은 +28°의 위상을 가질 수 있다. 따라서, 첫 번째 데이터 심볼, 두 번째 데이터 심볼, 다섯 번째 데이터 심볼, 및 여섯 번째 데이터 심볼 각각에 대응하는 변환 값(CV)은 62일 수 있다. 한편, 세 번째 데이터 심볼 및 네 번째 데이터 심볼 각각은 -28°의 위상을 가질 수 있다. 따라서, 세 번째 데이터 심볼 및 네 번째 데이터 심볼 각각에 대응하는 변환 값(CV)은 6일 수 있다.

안테나(1310)의 수신 특성이 정상적인 경우, 시작 패턴 검출기(1373a) 및 특성 분석기(1374a)는 첫 번째 데이터 심볼 내지 여섯 번째 데이터 심볼과 관련하여, 62, 62, 6, 6, 62, 및 62의 변환 값(CV)들을 순차적으로 수신할 수 있다. 그러나, 안테나(1310)의 수신 특성에 오프셋 또는 왜곡이 발생하는 경우, 시작 패턴 검출기(1373a) 및 특성 분석기(1374a)는 62, 62, 6, 6, 62, 및 62의 시퀀스와 다른 변환 값(CV)들을 수신할 수 있다.

예로서, 도 13의 그래프는 수신 데이터(RX_DATA)의 위상이 감소하는 시간 구간에서 수신 데이터(RX_DATA)의 위상이 목표 값 미만으로 감소하는 경우(즉, 수신 데이터(RX_DATA)의 위상이 "언더댐핑(Underdamping)"하는 경우)를 보여준다.

예로서, 안테나들(1170, 1310) 사이의 거리, 안테나(1310)의 품질 척도(Quality Factor) 등과 같은 통신 조건이 변하는 경우, 안테나(1310)의 수신 특성에 오프셋 또는 왜곡이 발생할 수 있다. 안테나(1310)의 수신 특성이 변하는 경우, 예로서, 시각 't3'에서, -32°의 위상을 갖는 세 번째 데이터 심볼이 수신될 수 있다. 따라서, -32°의 위상에 대응하는 2의 변환 값(CV)이 생성될 수 있다. 그러나, 세 번째 데이터 심볼과 관련하여 원래 의도된 변환 값(CV)은 6일 수 있다. 이러한 오류는 통신의 신뢰성 및 성능에 영향을 미칠 수 있다.

특성 분석기(1374a)는 안테나(1310)의 이러한 수신 특성을 분석할 수 있다. 예로서, 특성 분석기(1374a)는 위상의 "언더댐핑율(Underdamping Rate)"에 관한 정보를 수집할 수 있다. 예로서, 시각 't2'와 시각 't3' 사이에서, 변환 값(CV)의 정상적인 변화는 56(=62-6)일 수 있는 반면, 변환 값(CV)의 실제 변화는 60(=62-2)일 수 있다. 이 예에서, 특성 분석기(1374a)는 7.14%(=100%×(60-56)/56)의 언더댐핑율을 산출할 수 있다.

0%를 초과하는 언더댐핑율은 안테나(1310)의 수신 특성에 오프셋 또는 왜곡이 발생하였음을 의미할 수 있다. 언더댐핑율이 0%를 초과하는 경우, 수신 데이터(RX_DATA)의 위상이 감소하는 시간 구간에서, 수신 데이터(RX_DATA)의 위상이 목표 값(즉, 원래 의도된 값) 미만으로 감소할 수 있다. 특성 분석기(1374a)는 언더댐핑율의 값에 기초하여, 수신 데이터(RX_DATA)의 위상이 언더댐핑하는지 여부에 관한 정보를 수집할 수 있다.

다른 예로서, 도 14의 그래프는 수신 데이터(RX_DATA)의 위상이 증가하는 시간 구간에서 수신 데이터(RX_DATA)의 위상이 목표 값을 초과하여 증가하는 경우(즉, 수신 데이터(RX_DATA)의 위상이 "오버댐핑(Overdamping)"하는 경우)를 보여준다.

안테나(1310)의 수신 특성이 변하는 경우, 예로서, 시각 't5'에서, +32°의 위상을 갖는 다섯 번째 데이터 심볼이 수신될 수 있다. 따라서, +32°의 위상에 대응하는 66의 변환 값(CV)이 생성될 수 있다. 그러나, 다섯 번째 데이터 심볼과 관련하여 원래 의도된 변환 값(CV)은 62일 수 있다.

특성 분석기(1374a)는 안테나(1310)의 이러한 수신 특성을 분석할 수 있다. 예로서, 특성 분석기(1374a)는 위상의 "오버댐핑율(Overdamping Rate)"에 관한 정보를 수집할 수 있다. 예로서, 시각 't4'와 시각 't5' 사이에서, 변환 값(CV)의 정상적인 변화는 56(=62-6)일 수 있는 반면, 변환 값(CV)의 실제 변화는 60(=66-6)일 수 있다. 이 예에서, 특성 분석기(1374a)는 7.14%(=100%×(60-56)/56)의 오버댐핑율을 산출할 수 있다.

0%를 초과하는 오버댐핑율은 안테나(1310)의 수신 특성에 오프셋 또는 왜곡이 발생하였음을 의미할 수 있다. 오버댐핑율이 0%를 초과하는 경우, 수신 데이터(RX_DATA)의 위상이 증가하는 시간 구간에서, 수신 데이터(RX_DATA)의 위상이 목표 값(즉, 원래 의도된 값)을 초과하여 증가할 수 있다. 특성 분석기(1374a)는 오버댐핑율의 값에 기초하여, 수신 데이터(RX_DATA)의 위상이 오버댐핑하는지 여부에 관한 정보를 수집할 수 있다.

또 다른 예로서, 도 15의 그래프는 수신 데이터(RX_DATA)에서 인접하는 데이터 심볼들에 대응하는 변환 값들 사이의 차이가 변경되는 경우를 보여준다.

원래 의도된 가정에 따르면, 인접하는 데이터 심볼들은 4°의 위상 간격(PI)에 기초하여 구별될 수 있고(도 3 참조), 인접하는 데이터 심볼들에 대응하는 변환 값(CV)들 사이의 차이는 4일 수 있다. 그러나, 안테나(1310)의 수신 특성이 변하는 경우, 인접하는 데이터 심볼들을 구별하기 위해 참조되는 위상 간격(PI)(및 변환 값(CV)들 사이의 차이)이 변할 수 있다.

시각 't2'에서 수신되는 두 번째 데이터 심볼에 대응하는 변환 값(CV)은 62일 수 있다. 시각 't3' 및 시각 't4'에서 각각 수신되는 세 번째 데이터 심볼 및 네 번째 데이터 심볼과 관련하여 원래 의도된 변환 값(CV)은 6일 수 있다. 그러나, 안테나(1310)의 수신 특성이 변하는 경우, 예로서, -24°의 위상을 갖는 세 번째 데이터 심볼 및 네 번째 데이터 심볼이 수신될 수 있다. 따라서, -24°의 위상에 대응하는 10의 변환 값(CV)이 생성될 수 있다.

시각 't2'에서 수신되는 두 번째 데이터 심볼과 시각 't3'에서 수신되는 세 번째 데이터 심볼 사이에는 14개의 위상 간격(PI)들이 제공될 수 있다. 원래 의도된 가정에 따르면, 인접하는 데이터 심볼들에 대응하는 변환 값(CV)들 사이의 차이는 4(=(62-6)/14)일 수 있다. 그러나, 안테나(1310)의 수신 특성이 변하는 경우, 인접하는 데이터 심볼들에 대응하는 변환 값(CV)들 사이의 차이는 3.71(=(62-10)/14)로 변할 수 있다.

유사하게, 시각 't5' 및 시각 't6'에서 각각 수신되는 다섯 번째 데이터 심볼 및 여섯 번째 데이터 심볼과 관련하여 원래 의도된 변환 값(CV)은 62일 수 있다. 그러나, 안테나(1310)의 수신 특성이 변하는 경우, 예로서, +24°의 위상을 갖는 다섯 번째 데이터 심볼 및 여섯 번째 데이터 심볼이 수신될 수 있다. 따라서, +24°의 위상에 대응하는 58의 변환 값(CV)이 생성될 수 있다.

시각 't4'에서 수신되는 네 번째 데이터 심볼과 시각 't5'에서 수신되는 다섯 번째 데이터 심볼 사이에는 14개의 위상 간격(PI)들이 제공될 수 있다. 원래 의도된 가정에 따르면, 인접하는 데이터 심볼들에 대응하는 변환 값(CV)들 사이의 차이는 4(=(62-6)/14)일 수 있다. 그러나, 안테나(1310)의 수신 특성이 변하는 경우, 인접하는 데이터 심볼들에 대응하는 변환 값(CV)들 사이의 차이는 3.43(=(58-10)/14)으로 변할 수 있다.

특성 분석기(1374a)는 안테나(1310)의 이러한 수신 특성을 분석할 수 있다. 특성 분석기(1374a)는 인접하는 데이터 심볼들에 대응하는 변환 값들 사이의 차이가 변경되는지 여부에 관한 정보를 수집할 수 있다.

도 12 내지 도 15를 참조하여 설명된 것과 같이, 특성 분석기(1374a)는 안테나(1310)의 수신 특성을 분석하고 관련된 정보를 수집할 수 있다. 예로서, 안테나(1310)의 수신 특성은 수신 데이터(RX_DATA)의 위상의 언더댐핑, 수신 데이터(RX_DATA)의 위상의 오버댐핑, 및 인접하는 데이터 심볼들에 대응하는 변환 값들 사이의 차이 중 적어도 하나와 관련될 수 있다. 그러나, 위 예시들은 더 나은 이해를 돕기 위해 제공되는 것이고, 본 발명을 한정하기 위한 것은 아니다. 특성 분석기(1374a)는 안테나(1310)의 다양한 다른 수신 특성을 더 분석할 수 있다.

몇몇 경우, 수신 데이터(RX_DATA)의 위상이 감소하는 시간 구간에 관한 수신 특성은 수신 데이터(RX_DATA)의 위상이 증가하는 시간 구간에 관한 수신 특성과 상이할 수 있다. 예로서, 도 15를 참조하여 설명된 것과 같이, 수신 데이터(RX_DATA)의 위상이 감소하는 시간 구간에서의 인접하는 데이터 심볼들에 대응하는 변환 값(CV)들 사이의 차이는 수신 데이터(RX_DATA)의 위상이 증가하는 시간 구간에서의 인접하는 데이터 심볼들에 대응하는 변환 값(CV)들 사이의 차이와 상이할 수 있다. 예로서, 도 13을 참조하여 설명된 언더댐핑율의 값은 도 14를 참조하여 설명된 오버댐핑율의 값과 상이할 수 있다. 따라서, 몇몇 실시 예에서, 특성 분석기(1374a)는 수신 데이터(RX_DATA)의 위상이 감소하는 시간 구간에 관한 수신 특성과 수신 데이터(RX_DATA)의 위상이 증가하는 시간 구간에 관한 수신 특성을 별개로 분석할 수 있다.

다시 도 11을 참조하면, 특성 분석기(1374a)는 위에서 설명된 수신 특성(들)을 분석하기 위해 변환 값(CV)을 수신할 수 있다. 시작 패턴 검출기(1373a)가 SOF 마커(SOF)를 검출한 경우, 특성 분석기(1374a)는 SOF 마커(SOF)의 검출에 응답하여 수신 특성(들)을 분석할 수 있다.

한편, 수신 데이터(RX_DATA)가 수신될 때마다, 통신 환경이 변경될 수 있고 안테나(1310)의 수신 특성이 변경될 수 있다. 따라서, 몇몇 실시 예에서, 특성 분석기(1374a)는 시작 패턴 검출기(1373a)가 SOF 마커를 검출할 때마다(즉, 수신 데이터(RX_DATA)가 수신될 때마다) 안테나(1310)의 수신 특성을 분석할 수 있다.

몇몇 실시 예에서, 특성 분석기(1374a)는 SOF 마커(SOF)에 포함되는 제 2 데이터 패턴을 수신할 수 있다. SOF 마커(SOF)의 제 2 데이터 패턴은 SOF 마커(SOF)에서 제 1 데이터 패턴을 뒤잇고 제 1 데이터 패턴과 중첩하지 않을 수 있다. 예로서, 도 10을 함께 참조하면, 제 1 데이터 패턴이 첫 번째 데이터 심볼 내지 16번째 데이터 심볼을 포함하는 경우, 제 2 데이터 패턴은 17번째 데이터 심볼 내지 68번째 데이터 심볼을 포함할 수 있다. 다만, 본 발명은 이 예시에 의해 한정되지 않고, 제 2 데이터 패턴은 다양하게 변경 또는 수정될 수 있다.

위 실시 예에서, 특성 분석기(1374a)는 제 2 데이터 패턴의 위상들과 기준 클록(REF)의 위상 사이의 위상 차들에 기초하여, 수신 특성을 분석할 수 있다. 다시 말하자면, 특성 분석기(1374a)는 제 2 데이터 패턴에 대응하는 변환 값(CV)들에 기초하여 수신 특성을 분석할 수 있다. 시작 패턴 검출기(1373a)가 제 1 데이터 패턴을 검출한 경우, 특성 분석기(1374a)는 제 1 데이터 패턴을 뒤잇는 제 2 데이터 패턴에 기초하여 동작할 수 있다.

도 10을 함께 참조하면, 제 1 데이터 패턴이 첫 번째 데이터 심볼 내지 16번째 데이터 심볼을 포함하고 제 2 데이터 패턴이 17번째 데이터 심볼 내지 68번째 데이터 심볼을 포함하는 경우, SOF 마커(SOF)는 제 1 데이터 패턴 및 제 2 데이터 패턴과 중첩하지 않는 제 3 데이터 패턴을 더 포함할 수 있다. 예로서, 제 3 데이터 패턴은 제 2 데이터 패턴을 뒤이을 수 있고, 69번째 데이터 심볼 내지 140번째 데이터 심볼을 포함할 수 있다.

몇몇 실시 예에서, 특성 분석기(1374a)는 제 2 데이터 패턴에 기초하여 수신 특성을 분석한 후, 제 3 데이터 패턴이 수신되는 동안 SOF 마커(SOF)의 완료를 대기할 수 있다. 인코딩된 데이터(ENC_DATA)가 수신되기 시작하는 시점(TP)의 싱크를 결정하기 위해, 특성 분석기(1374a)는 단순히 SOF 마커(SOF)의 완료를 대기할 수 있다.

몇몇 실시 예에서, 특성 분석기(1374a)는 제 3 데이터 패턴에 대응하는 변환 값(CV)들에 기초하여, 분석된 수신 특성을 검증할 수 있다. 특성 분석기(1374a)는 분석된 수신 특성을 제 3 데이터 패턴에 적용할 수 있고, 안테나(1310)의 수신 특성이 정확히 분석되었는지 여부를 검사할 수 있다. 분석된 수신 특성에 오차가 있는 경우, 제 3 데이터 패턴이 수신되는 동안, 특성 분석기(1374a)는 분석된 수신 특성을 교정할 수 있다.

디코더(1375a)는 변환 값(CV)을 수신할 수 있다. 디코더(1375a)는 수신 데이터(RX_DATA)에서 SOF 마커(SOF)를 뒤잇는 인코딩된 데이터(ENC_DATA)에 대응하는 변환 값(CV)을 디코딩할 수 있다. 예로서, 인코딩된 데이터(ENC_DATA)는 SOF 마커(SOF)의 제 3 데이터 패턴을 뒤이을 수 있고, 제 1 데이터 패턴 내지 제 3 데이터 패턴과 중첩하지 않을 수 있다. 디코더(1375a)는 제 3 데이터 패턴의 완료에 응답하여, 인코딩된 데이터(ENC_DATA)에 대응하는 변환 값(CV)을 디코딩할 수 있다.

디코더(1375a)는 변환 값(CV)을 디코딩함으로써 수신 디지털 값(RX_DV)을 생성할 수 있다. 디코더(1375a)는 수신 데이터(RX_DATA)에서 SOF 마커(SOF)를 뒤잇는 인코딩된 데이터(ENC_DATA)의 위상과 기준 클록(REF)의 위상 사이의 위상 차에 대응하는 수신 디지털 값(RX_DV)을 생성할 수 있다.

도 12 내지 도 15를 참조하여 설명된 것과 같이, 안테나(1310)의 수신 특성이 변경되는 경우, 변환 값(CV)은 원래 의도된 값과 상이한 값을 가질 수 있다. 따라서, 본 발명의 실시 예에서, 디코더(1375a)는 특성 분석기(1374a)에 의해 분석된 수신 특성을 참조하여, 변환 값(CV)을 디코딩할 수 있다.

몇몇 실시 예에서, 디코더(1375a)는 특성 분석기(1374a)에 의해 분석된 수신 특성에 기초하여, 인코딩된 데이터(ENC_DATA)의 몇몇 데이터 심볼에 대응하는 변환 값(CV)(들)을 보상할 수 있다. 디코더(1375a)는 보상된 변환 값(CV)(들)을 수신 디지털 값(RX_DV)으로 디코딩할 수 있다.

예로서, 도 13 및 도 14를 참조하여 설명된 것과 같이, 수신 데이터(RX_DATA)의 위상이 언더댐핑하거나 오버댐핑할 수 있다. 디코더(1375a)는 언더댐핑율 및/또는 오버댐핑율을 고려하여, 몇몇 변환 값(CV)(들)을 원래 의도된 값으로 조절(즉, 보상)할 수 있다. 디코더(1375a)는 조절된 변환 값(CV)을 디코딩함으로써 수신 디지털 값(RX_DV)을 생성할 수 있다. 예로서, 도 15를 참조하여 설명된 것과 같이, 인접하는 데이터 심볼들에 대응하는 변환 값(CV)들 사이의 차이가 변경될 수 있다. 디코더(1375a)는 이러한 변경을 고려하여, 변환 값(CV)을 수신 디지털 값(RX_DV)으로 디코딩할 수 있다.

몇몇 실시 예에서, 디코더(1375a)는 특성 분석기(1374a)에 의해 분석된 수신 특성을 참조하지 않을 수 있다. 예로서, 오버댐핑율 또는 언더댐핑율이 기준 값 미만인 경우(즉, 무시할만한 경우), 디코더(1375a)는 그러한 수신 특성을 참조하지 않고 디코딩 동작을 수행할 수 있다.

몇몇 실시 예에서, 디코더 회로(1370a)는 메모리(1377a)를 더 포함할 수 있다. 메모리(1377a)는 디코더 회로(1370a)의 동작에 이용되는 데이터를 일시적으로 또는 반영구적으로 저장할 수 있다. 이를 위해, 메모리(1377a)는 SRAM(Static Random Access Memory), DRAM(Dynamic RAM) 등과 같은 휘발성 메모리, 및/또는 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM) 등과 같은 불휘발성 메모리를 포함할 수 있다.

예로서, 메모리(1377a)는 SOF 마커(SOF)에 포함되는 데이터 심볼들에 관한 정보를 저장할 수 있다. 시작 패턴 검출기(1373a) 및 특성 분석기(1374a)는 메모리(1377a)에 저장된 정보를 참조하여 동작할 수 있다. 예로서, 메모리(1377a)는 특성 분석기(1374a)에 의해 분석된 수신 특성에 관한 정보를 저장할 수 있다. 디코더(1375a)는 메모리(1377a)에 저장된 정보를 참조하여 동작할 수 있다.

몇몇 실시 예에서, 디코더 회로(1370a)는 종료 패턴 검출기(1379a)를 더 포함할 수 있다. 종료 패턴 검출기(1379a)는 변환 값(CV)을 수신할 수 있다. 종료 패턴 검출기(1379a)는 변환 값(CV)에 기초하여, EOF 마커(EOF)의 데이터 패턴을 검출할 수 있다. 위에서 설명된 것과 같이, EOF 마커(EOF)는 미리 정해진 데이터 심볼들을 포함할 수 있다. 따라서, 종료 패턴 검출기(1379a)는 가변하는 변환 값(CV)을 참조하여, EOF 마커(EOF)가 수신되었는지 여부를 검출할 수 있다.

EOF 마커(EOF)의 수신은 인코딩된 데이터(ENC_DATA)의 완료를 의미할 수 있다. 따라서, EOF 마커(EOF)가 수신되는 경우, 디코더(1375a)는 디코딩 동작을 끝낼 수 있다. 디코더(1375a)는 종료 패턴 검출기(1379a)에 의한 EOF 마커(EOF)의 검출에 응답하여, 디코딩을 끝낼 수 있다.

도 16은 도 5의 디코더 회로의 예시적인 동작을 설명하는 흐름도이다. 더 나은 이해를 돕기 위해, 도 5 및 도 11이 도 16과 함께 참조될 것이다.

S110 동작에서, 디코더 회로(1370)의 시작 패턴 검출기(1373a)는 SOF 마커(SOF)가 수신되었는지 여부를 검출할 수 있다. 몇몇 실시 예에서, 시작 패턴 검출기(1373a)는 SOF 마커(SOF)의 제 1 데이터 패턴을 검출할 수 있다. SOF 마커(SOF)가 검출되지 않은 경우, 디코더 회로(1370)는 SOF 마커(SOF)가 검출될 때까지 대기할 수 있다. 반면, SOF 마커(SOF)가 검출된 경우, S120 동작이 수행될 수 있다.

S120 동작에서, 디코더 회로(1370)의 특성 분석기(1374a)는 SOF 마커(SOF)에 기초하여 안테나(1310)의 수신 특성을 분석할 수 있다. 몇몇 실시 예에서, 특성 분석기(1374a)는 SOF 마커(SOF)의 제 2 데이터 패턴에 기초하여 수신 특성을 분석할 수 있다.

S130 동작에서, 디코더 회로(1370)는 시작 패턴 검출기(1373a) 및/또는 특성 분석기(1374a)의 제어에 따라, SOF 마커(SOF)가 완료되었는지 여부를 판별할 수 있다. SOF 마커(SOF)가 완료되지 않은 경우, 특성 분석기(1374a)는 SOF 마커(SOF)가 완료될 때까지 대기하거나 분석된 수신 특성을 교정할 수 있다. 반면, SOF 마커(SOF)가 완료된 경우, S140 동작이 수행될 수 있다.

S140 동작에서, 디코더 회로(1370)의 디코더(1375a)는 인코딩된 데이터(ENC_DATA)를 수신할 수 있다. 디코더(1375a)는 인코딩된 데이터(ENC_DATA)를 디코딩할 수 있다. 본 발명의 실시 예에서, 디코더(1375a)는 S120 동작에서 분석된 수신 특성을 참조하여, 인코딩된 데이터(ENC_DATA)를 수신 디지털 값(RX_DV)으로 디코딩할 수 있다.

S150 동작에서, 디코더 회로(1370)의 종료 패턴 검출기(1379a)는 EOF 마커(EOF)가 수신되었는지 여부를 검출할 수 있다. EOF 마커(EOF)가 검출되지 않은 경우, 디코더(1375a)는 S140 동작에서, 인코딩된 데이터(ENC_DATA)를 계속 디코딩할 수 있다. 반면, EOF 마커(EOF)가 검출된 경우, S160 동작에서, 디코더(1375a)는 디코딩을 끝낼 수 있다.

본 발명의 실시 예에서, 디코딩 동작은 수신 특성(예컨대, 안테나(1310)의 수신 특성)에 기초하여 수행될 수 있다. 따라서, 통신 환경의 변화에 기인하여 수신 특성에 오프셋 또는 왜곡이 발생하더라도, 디코딩 동작이 정확하게 수행될 수 있다. 결과적으로, 전자 장치들 사이의 통신이 빠르고 안정적으로 수행될 수 있다.

도 17은 도 5의 디코더 회로의 예시적인 구성을 보여주는 블록도이다. 몇몇 실시 예에서, 디코더 회로(1370b)는 컨트롤러(1373b) 및 메모리(1377b)를 포함할 수 있다. 몇몇 실시 예에서, 도 5의 디코더 회로(1370)는 도 17의 디코더 회로(1370b)를 포함할 수 있다.

도 11을 참조하여 설명된 것과 같이, 도 5의 디코더 회로(1370)는 시작 패턴 검출기(1373a), 특성 분석기(1374a), 디코더(1375a), 및 종료 패턴 검출기(1379a)를 포함할 수 있다. 도 11의 시작 패턴 검출기(1373a), 특성 분석기(1374a), 디코더(1375a), 및 종료 패턴 검출기(1379a)는 도 11을 참조하여 설명된 기능들을 제공하기 위해 하나 이상의 아날로그 회로들/논리 회로들을 포함할 수 있다. 즉, 도 11의 시작 패턴 검출기(1373a), 특성 분석기(1374a), 디코더(1375a), 및 종료 패턴 검출기(1379a)는 하드웨어로 구현될 수 있다.

한편, 몇몇 실시 예에서, 도 11의 시작 패턴 검출기(1373a), 특성 분석기(1374a), 디코더(1375a), 및 종료 패턴 검출기(1379a)는 소프트웨어로 구현될 수 있다. 도 17은 이러한 실시 예를 설명할 수 있다.

컨트롤러(1373b)는 하나 이상의 프로세서들을 포함할 수 있다. 컨트롤러(1373b)의 프로세서는 프로그램 코드(Program Code)를 컴파일/번역(Compile/Interpret)함으로써 생성되는 명령어 집합(Instruction Set)을 실행할 수 있다. 이를 위해, 컨트롤러(1373b)의 프로세서는 전용 논리 회로(예컨대, FPGA(Field Programmable Gate Array), ASICs(Application Specific Integrated Circuits) 등)를 포함하도록 구현될 수 있다.

메모리(1377b)는 디코더 회로(1370b)의 동작에 이용되는 데이터를 일시적으로 또는 반영구적으로 저장할 수 있다. 이를 위해, 메모리(1377b)는 SRAM, DRAM 등과 같은 휘발성 메모리, 및/또는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다.

예로서, 메모리(1377b)는 컨트롤러(1373b)의 프로세서에 의해 실행되는 프로그램 코드를 저장할 수 있다. 예로서, 메모리(1377b)는 컨트롤러(1373b)의 프로세서에 의해 처리된 또는 처리될 데이터를 저장할 수 있다.

컨트롤러(1373b)의 프로세서는 메모리(1377b)에 저장된 프로그램 코드를 실행함으로써, 도 11을 참조하여 설명된 시작 패턴 검출기(1373a), 특성 분석기(1374a), 디코더(1375a), 및 종료 패턴 검출기(1379a)의 기능들을 제공할 수 있다. 따라서, 컨트롤러(1373b)는 SOF 마커(SOF)의 데이터 패턴을 검출할 수 있고, 수신 특성을 분석할 수 있다. 나아가, 컨트롤러(1373b)는 분석된 수신 특성에 기초하여 변환 값(CV)을 디코딩함으로써 수신 디지털 값(RX_DV)을 생성할 수 있고, EOF 마커(EOF)의 데이터 패턴을 검출할 수 있다. 이를 위해, 예로서, 메모리(1377b)는 SOF 마커(SOF) 및 EOF 마커(EOF) 각각에 포함되는 데이터 심볼들에 관한 정보, 및 컨트롤러(1373b)에 의해 분석된 수신 특성에 관한 정보를 저장할 수 있다.

몇몇 실시 예에서, 도 11의 시작 패턴 검출기(1373a), 특성 분석기(1374a), 디코더(1375a), 및 종료 패턴 검출기(1379a)는 하드웨어와 소프트웨어의 하이브리드(Hybrid) 형태로 구현될 수 있다. 도 5의 디코더 회로(1370)의 구성은 다양하게 변경 또는 수정될 수 있고, 본 발명은 첨부된 도면들에 의해 한정되지 않는다.

도 18 및 도 19는 도 5의 위상-디지털 변환기 회로에 의해 생성되는 변환 값의 오프셋을 설명하기 위한 그래프들이다.

먼저 도 18을 참조하면, 도 18의 그래프는 두 개의 선들(G1, G2)을 보여준다. 두 개의 선들(G1, G2)은 데이터 심볼들(D0 내지 D15)과 변환 값(CV)들 사이의 대응 관계를 나타낸다.

제 1 선(G1)은 도 3 및 도 12의 예시들에 기초하는 대응 관계를 나타낸다. 제 1 선(G1)을 참조하면, 도 3 및 도 12의 예시들에 따라, 데이터 심볼들(D0 내지 D15)은 각각 6, 10, 14, 18, 22, 26, 30, 34, 38, 42, 46, 50, 54, 58, 62 및 66의 변환 값(CV)들에 대응할 수 있다.

한편, 몇몇 경우, 변환 값(CV)의 오프셋이 발생할 수 있다. 예로서, 도 6을 참조하여 설명된 클록 복원 회로(1340)가 채용되는 경우, 실질적으로 일정한 위상을 갖는 기준 클록 신호(REF)가 생성될 수 있다. 그러나, 수신 데이터(RX_DATA)의 위상이 시간의 흐름에 따라 가변할 수 있고, 기준 클록 신호(REF)의 위상은 수신 데이터(RX_DATA)에 포함되는 데이터 심볼들의 위상들의 평균에 대응하도록 다소 흔들릴(Flunctuate) 수 있다.

게다가, 클록 복원 회로(1340)의 동작 시간이 길어질 경우, 커패시터(C)에 충전된 전하들이 조금씩 누설될 수 있다. 따라서, 기준 클록 신호(REF)의 위상이 조금씩 치우쳐질 수 있다. 이러한 이유들에 기인하여, 변환 값(CV)의 오프셋이 발생할 수 있다.

제 2 선(G2)은 데이터 심볼들(D0 내지 D15)과 오프셋된 변환 값(CV)들 사이의 대응 관계를 나타낸다. 제 2 선(G2)을 참조하면, 예로서, 데이터 심볼들(D0 내지 D15)은 각각 3, 7, 11, 15, 19, 23, 27, 31, 35, 39, 43, 47, 51, 55, 59 및 63의 변환 값(CV)들에 대응할 수 있다. 몇몇 경우, 제 2 선(G2)은 오프셋의 레벨에 의존하여, 변환 값(CV) 축의 양의 방향 또는 음의 방향을 따라 움직일 수 있다.

다음으로 도 19를 참조하면, 도 19의 그래프는 두 개의 선들(G1, G3)을 보여준다. 두 개의 선들(G1, G3)은 데이터 심볼들(D0 내지 D15)과 변환 값(CV)들 사이의 대응 관계를 나타낸다. 도 18과 유사하게, 제 1 선(G1)은 도 3 및 도 12의 예시들에 기초하는 대응 관계를 나타낸다.

한편, 제 3 선(G3)은 데이터 심볼들(D0 내지 D15)과 오프셋된 변환 값(CV)들 사이의 대응 관계를 나타낸다. 제 3 선(G3)의 기울기는 제 1 선(G1)의 기울기와 상이할 수 있다. 예로서, 안테나들(1170, 1310) 사이의 거리, 안테나(1310)의 품질 척도 등과 같은 통신 조건이 변하는 경우, 데이터 심볼들(D0 내지 D15)과 변환 값(CV)들 사이의 대응 관계가 변경될 수 있다. 따라서, 변경된 기울기를 갖는 제 3 선(G3)이 얻어질 수 있다.

오프셋된 변환 값(CV)들에 기인하여 도 18 또는 도 19에 나타낸 대응 관계가 관찰되는 경우, 수신 데이터(RX_DATA)를 빠르고 정확하게 디코딩하는 것이 어려울 수 있다. 따라서, 몇몇 실시 예에서, 도 20을 참조하여 설명될 구성이 채용될 수 있다.

도 20은 도 5의 디코더 회로의 예시적인 구성을 보여주는 블록도이다. 몇몇 실시 예에서, 디코더 회로(1370c)는 래치(1371c), 감산기(1372c), 시작 패턴 검출기(1373c), 특성 분석기(1374c), 디코더(1375c), 및 메모리(1377c)를 포함할 수 있다. 몇몇 실시 예에서, 도 5의 디코더 회로(1370)는 도 20의 디코더 회로(1370c)를 포함할 수 있다.

시작 패턴 검출기(1373c), 특성 분석기(1374c), 디코더(1375c), 및 메모리(1377c)는 도 11의 시작 패턴 검출기(1373a), 특성 분석기(1374a), 디코더(1375a), 및 메모리(1377a)와 실질적으로 동일 또는 유사하게 구성되고 동작할 수 있다. 따라서, 설명의 편의를 위해, 시작 패턴 검출기(1373c), 특성 분석기(1374c), 디코더(1375c), 및 메모리(1377c)에 관한 불필요한 설명들은 이하 생략될 것이다.

래치(1371c)는 변환 값(CV)을 수신할 수 있다. 래치(1371c)는 하나의 심볼 주기 동안 변환 값(CV)을 저장할 수 있다. 래치(1371c)에 저장된 변환 값(CV)은 다음 심볼 주기에 감산기(1372c)로 제공될 수 있다.

감산기(1372c)는 변환 값(CV)을 수신할 수 있다. 나아가, 감산기(1372c)는 래치(1371c)에 저장된 변환 값(CV)을 수신할 수 있다. 감산기(1372c)는 현재 수신된 변환 값(CV)과 래치(1371c)로부터 수신된 변환 값(CV) 사이의 차이를 산출할 수 있다. 즉, 감산기(1372c)는 현재 수신된 변환 값(CV)과 이전 심볼 주기의 변환 값(CV) 사이의 차이를 산출할 수 있다.

예로서, 래치(1371c)는 제 1 심볼 주기에, 수신 데이터(RX_DATA)에 포함되는 제 1 데이터 심볼에 관한 위상 차에 대응하는 제 1 변환 값을 저장할 수 있다. 래치(1371c)는 제 1 심볼 주기 동안 제 1 변환 값을 저장할 수 있다. 나아가, 래치(1371c)는 제 1 심볼 주기를 뒤잇는 제 2 심볼 주기에, 제 1 변환 값을 감산기(1372c)로 제공할 수 있다.

예로서, 감산기(1372c)는 제 2 심볼 주기에, 수신 데이터(RX_DATA)에서 제 1 데이터 심볼을 뒤잇는 제 2 데이터 심볼에 관한 위상 차에 대응하는 제 2 변환 값을 수신할 수 있다. 즉, 감산기(1372c)는 제 2 심볼 주기에, 제 1 변환 값과 함께 제 2 변환 값을 수신할 수 있다. 감산기(1372c)는 제 1 변환 값과 제 2 변환 값 사이의 차이를 산출할 수 있다.

감산기(1372c)에 의해 산출된 차이는 시작 패턴 검출기(1373c), 특성 분석기(1374c), 및 디코더(1375c)로 제공될 수 있다. 시작 패턴 검출기(1373c), 특성 분석기(1374c), 및 디코더(1375c)는 변환 값(CV) 대신, 제 1 변환 값과 제 2 변환 값 사이의 차이를 수신할 수 있다.

이러한 실시 예에서, 시작 패턴 검출기(1373c)는 제 1 변환 값과 제 2 변환 값 사이의 차이에 기초하여, SOF 마커(SOF)를 검출할 수 있다(예컨대, SOF 마커(SOF)의 제 1 데이터 패턴을 검출할 수 있다). 특성 분석기(1374c)는 제 1 변환 값과 제 2 변환 값 사이의 차이에 기초하여, 안테나(1310)의 수신 특성을 분석할 수 있다. 디코더(1375c)는 제 1 변환 값과 제 2 변환 값 사이의 차이에 기초하여, 수신 디지털 값(RX_DV)을 생성할 수 있다. 따라서, 디코더 회로(1370c)는 제 1 데이터 심볼에 대응하는 제 1 변환 값과 제 2 데이터 심볼에 대응하는 제 2 변환 값 사이의 차이를 수신 디지털 값(RX_DV)으로 디코딩할 수 있다.

도 21은 도 20의 디코더 회로의 예시적인 동작을 설명하기 위한 그래프이다. 더 나은 이해를 돕기 위해, 도 20이 도 21과 함께 참조될 것이다.

도 21은, 도 14와 유사하게, 수신 데이터(RX_DATA)의 위상이 오버댐핑하는 경우를 보여준다. 예로서, 디코더 회로(1370c)는 시각 't3' 내지 시각 't6'에서 각각 6, 6, 66, 및 62의 변환 값(CV)들을 수신할 수 있다.

도 20을 참조하여 설명된 것과 같이, 디코더 회로(1370c)는 변환 값(CV) 자체 대신, 현재 데이터 심볼에 대응하는 변환 값과 이전 데이터 심볼에 대응하는 변환 값 사이의 차이에 기초하여 동작할 수 있다. 예로서, 디코더 회로(1370c)는 시각 't4'에서 수신된 6의 변환 값(CV) 대신, 시각 't3'에서 수신된 6의 변환 값(CV)과 시각 't4'에서 수신된 6의 변환 값(CV) 사이의 차이(즉, 0)를 수신 디지털 값(RX_DV)으로 디코딩할 수 있다.

유사하게, 예로서, 디코더 회로(1370c)는 시각 't5'에서 수신된 66의 변환 값(CV) 대신, 시각 't4'에서 수신된 6의 변환 값(CV)과 시각 't5'에서 수신된 66의 변환 값(CV) 사이의 차이(즉, +60)를 수신 디지털 값(RX_DV)으로 디코딩할 수 있다. 나아가, 예로서, 디코더 회로(1370c)는 시각 't6'에서 수신된 62의 변환 값(CV) 대신, 시각 't5'에서 수신된 66의 변환 값(CV)과 시각 't6'에서 수신된 62의 변환 값(CV) 사이의 차이(즉, -4)를 수신 디지털 값(RX_DV)으로 디코딩할 수 있다.

도 18을 참조하여 설명된 오프셋이 발생하더라도, 현재 데이터 심볼에 대응하는 변환 값과 이전 데이터 심볼에 대응하는 변환 값 사이의 차이는 일정할 수 있다. 도 19를 참조하여 설명된 오프셋이 발생하는 경우, 현재 데이터 심볼에 대응하는 변환 값과 이전 데이터 심볼에 대응하는 변환 값 사이의 차이는 심볼 순서에 비례하여 증가할 수 있다. 따라서, 디코더 회로(1370c)가 현재 데이터 심볼에 대응하는 변환 값과 이전 데이터 심볼에 대응하는 변환 값 사이의 차이에 기초하여 동작하는 경우, 오프셋이 발생하더라도 수신 데이터(RX_DATA)가 빠르게 디코딩될 수 있다.

도 22는 도 20의 디코더 회로의 예시적인 동작을 설명하기 위한 개념도이다. 도 22는 디코더 회로(1370c)에서 SOF 마커(SOF)를 검출하는 예시를 보여준다.

메모리(1377c)는 SOF 마커(SOF)를 검출하기 위해 참조되는 검출 기준 정보(DR1)를 저장할 수 있다. 시작 패턴 검출기(1373c)는 검출 기준 정보(DR1)에 기초하여 SOF 마커(SOF)를 검출할 수 있다.

예로서, 검출 기준 정보(DR1)는 기준 차이(Reference Difference)의 값을 포함할 수 있다. 기준 차이는 이전 데이터 심볼에 대응하는 제 1 변환 값과 현재 데이터 심볼에 대응하는 제 2 변환 값 사이의 차이와 비교될 수 있다.

예로서, 시작 패턴 검출기(1373c)는 제 1 변환 값과 제 2 변환 값 사이의 차이가 기준 차이 이상인지 여부를 판별할 수 있다. 따라서, 시작 패턴 검출기(1373c)는 수신 데이터(RX_DATA)의 위상이 양의 방향으로 기준 차이 이상만큼 증가하는지 여부를 검출할 수 있다. 또는, 시작 패턴 검출기(1373c)는 수신 데이터(RX_DATA)의 위상이 음의 방향으로 기준 차이 이상만큼 감소하는지 여부를 검출할 수 있다.

예로서, 검출 기준 정보(DR1)는 기준 패턴(Reference Pattern)의 값을 포함할 수 있다. 기준 패턴은 제 1 변환 값과 제 2 변환 값 사이의 차이의 변경 패턴과 비교될 수 있다.

예로서, 기준 패턴에서, '01'의 값은 제 1 변환 값과 제 2 변환 값 사이의 차이가 양의 방향으로 기준 차이 이상임을 의미할 수 있고, '00'의 값은 제 1 변환 값과 제 2 변환 값 사이의 차이가 양의 방향으로 기준 차이 미만임을 의미할 수 있다. 예로서, 기준 패턴에서, '11'의 값은 제 1 변환 값과 제 2 변환 값 사이의 차이가 음의 방향으로 기준 차이 이상임을 의미할 수 있고, '10'의 값은 제 1 변환 값과 제 2 변환 값 사이의 차이가 음의 방향으로 기준 차이 미만임을 의미할 수 있다.

시작 패턴 검출기(1373c)는 SOF 마커(SOF)를 검출하기 위해, 기준 패턴이 관찰되는지 여부를 검출할 수 있다. 도 22에 나타낸 예시에 따르면, 시작 패턴 검출기(1373c)는 (a) 도 20의 감산기(1372c)에 의해 산출된 차이가 양의 방향으로 32 미만인지 여부('00'), (b) 감산기(1372c)에 의해 산출된 차이가 양의 방향으로 32 이상인지 여부('01'), (c) 감산기(1372c)에 의해 산출된 차이가 음의 방향으로 32 미만인지 여부('10'), (d) 감산기(1372c)에 의해 산출된 차이가 음의 방향으로 32 이상인지 여부('11')를 순차적으로 검출할 수 있다. 이러한 패턴들이 검출되는 경우, 시작 패턴 검출기(1373c)는 SOF 마커(SOF)가 수신된 것으로 인지할 수 있다. (예로서, 이러한 패턴들은 도 10의 예시에 나타낸 첫 번째 데이터 심볼 내지 16번째 데이터 심볼로부터 관찰될 수 있다.)

즉, 시작 패턴 검출기(1373c)는 SOF 마커(SOF)를 검출하기 위해, 수신 데이터(RX_DATA)의 위상의 증가 및 감소가 기준 패턴을 따르는지 여부를 판별할 수 있다. 이를 위해, 시작 패턴 검출기(1373c)는 이전 데이터 심볼에 대응하는 제 1 변환 값과 현재 데이터 심볼에 대응하는 제 2 변환 값 사이의 차이에 기초하여, 수신 데이터(RX_DATA)의 위상이 양의 방향으로 기준 차이 이상만큼 증가하는지 여부 및 음의 방향으로 기준 차이 이상만큼 감소하는지 여부를 판별할 수 있다. 기준 패턴이 관찰된 경우, 시작 패턴 검출기(1373c)는 SOF 마커(SOF)의 수신을 검출할 수 있다.

몇몇 경우, 검출 기준 정보(DR1)는 기준 패턴 마스크(Reference Pattern Mask)의 값을 포함할 수 있다. 기준 패턴 마스크는 대응하는 기준 패턴이 참조될 것인지 여부를 나타낼 수 있다. 예로서, 기준 패턴 마스크에서, '11'의 값은 SOF 마커(SOF)를 검출하기 위해 대응하는 기준 패턴이 참조될 것임을 의미할 수 있다. 반면, '00'의 값은 대응하는 기준 패턴이 참조되지 않을 것임을 의미할 수 있다.

도 22에 나타낸 예시에 따르면, 기준 패턴의 '00' 및 '10'의 값들 각각은 기준 패턴 마스크의 '00'의 값에 대응할 수 있다. 이 예에서, 시작 패턴 검출기(1373c)는 기준 패턴의 '00' 및 '10'의 값들을 무시할 수 있다. 이 경우, 시작 패턴 검출기(1373c)는 감산기(1372c)에 의해 산출된 차이가 양의 방향으로 32 미만인지 여부('00') 및 음의 방향으로 32 미만인지 여부('10')를 검출하지 않을 수 있다.

한편, 기준 패턴의 '01' 및 '11'의 값들 각각은 기준 패턴 마스크의 '11'의 값에 대응할 수 있다. 이 예에서, 시작 패턴 검출기(1373c)는 기준 패턴의 '01' 및 '11'의 값들을 참조할 수 있다. 즉, 시작 패턴 검출기(1373c)는 감산기(1372c)에 의해 산출된 차이가 양의 방향으로 32 이상인지 여부('01') 및 음의 방향으로 32 이상인지 여부('11')를 검출할 수 있다.

예로서, 시작 패턴 검출기(1373c)가 SOF 마커(SOF)를 검출하기 위해 엄격하게(Tight) 동작하는 경우, 기준 패턴 마스크는 '11'의 값들만을 포함할 수 있다. 반면, 시작 패턴 검출기(1373c)가 다소 느슨하게(Rough) 동작하는 경우, 기준 패턴 마스크는 몇몇 기준 패턴을 무시하기 위해 '00'의 값(들)을 포함할 수 있다.

검출 기준 정보(DR1)에 포함되는 값들은 SOF 마커(SOF)가 적절히 검출되도록 다양하게 변경 또는 수정될 수 있다. 몇몇 실시 예에서, 검출 기준 정보(DR1)는 프로그램 가능한(Programmable) 값들을 포함할 수 있다. 예로서, 설계자, 제조사, 및/또는 사용자는 검출 기준 정보(DR1)에 포함되는 값들을 유연성있게 변경할 수 있다.

도 23은 도 20의 디코더 회로의 예시적인 동작을 설명하기 위한 개념도이다. 도 23은 디코더 회로(1370c)에서 EOF 마커(EOF)를 검출하는 예시를 보여준다.

메모리(1377c)는 EOF 마커(EOF)를 검출하기 위해 참조되는 검출 기준 정보(DR2)를 저장할 수 있다. 종료 패턴 검출기(1379c)는 검출 기준 정보(DR2)에 기초하여 EOF 마커(EOF)를 검출할 수 있다.

예로서, 검출 기준 정보(DR2)는 기준 차이의 값을 포함할 수 있다. 기준 차이는 이전 데이터 심볼에 대응하는 제 1 변환 값과 현재 데이터 심볼에 대응하는 제 2 변환 값 사이의 차이와 비교될 수 있다. 종료 패턴 검출기(1379c)는 제 1 변환 값과 제 2 변환 값 사이의 차이가 기준 차이 이상인지 여부를 판별할 수 있다. 이 기준 차이는 도 22를 참조하여 설명된 기준 차이와 실질적으로 동일 또는 유사하게 참조될 수 있다.

예로서, 검출 기준 정보(DR2)는 기준 패턴의 값을 포함할 수 있다. 기준 패턴은 제 1 변환 값과 제 2 변환 값 사이의 차이의 변경 패턴과 비교될 수 있다. 종료 패턴 검출기(1379c)는 EOF 마커(EOF)를 검출하기 위해, 기준 패턴이 관찰되는지 여부를 검출할 수 있다. 이 기준 패턴은 도 22를 참조하여 설명된 기준 패턴과 실질적으로 동일 또는 유사하게 참조될 수 있다.

도 23에 나타낸 예시에 따르면, 종료 패턴 검출기(1379c)는 도 20의 감산기(1372c)에 의해 산출된 차이가 양의 방향으로 96 미만인지 여부('00') 및 음의 방향으로 96 이상인지 여부('11')를 검출할 수 있다. 이러한 패턴들이 검출되는 경우, 종료 패턴 검출기(1379c)는 EOF 마커(EOF)가 수신된 것으로 인지할 수 있다.

몇몇 경우, 검출 기준 정보(DR2)는 기준 패턴 마스크의 값을 포함할 수 있다. 기준 패턴 마스크는 대응하는 기준 패턴이 참조될 것인지 여부를 나타낼 수 있다. 이 기준 패턴 마스크는 도 22를 참조하여 설명된 기준 패턴 마스크와 실질적으로 동일 또는 유사하게 참조될 수 있다.

검출 기준 정보(DR2)에 포함되는 값들은 EOF 마커(EOF)가 적절히 검출되도록 다양하게 변경 또는 수정될 수 있다. 몇몇 실시 예에서, 검출 기준 정보(DR2)는 프로그램 가능한 값들을 포함할 수 있다. 예로서, 설계자, 제조사, 및/또는 사용자는 검출 기준 정보(DR2)에 포함되는 값들을 유연성있게 변경할 수 있다.

도 24는 도 20의 디코더 회로의 예시적인 동작을 설명하기 위한 그래프이다. 더 나은 이해를 돕기 위해, 도 20이 도 24와 함께 참조될 것이다.

디코더 회로(1370c)는 변환 값(CV)을 수신할 수 있다. 위에서 설명된 것과 같이, 안테나(1310)의 수신 특성이 변경되는 경우, 디코더 회로(1370c)는 원래 의도된 값과 상이한 변환 값(CV)을 수신할 수 있다. 몇몇 경우, 디코더 회로(1370c)는 지나치게 바이어스된(Biased) 변환 값(CV)을 수신할 수 있다.

예로서, 시각 't5'에서, 디코더 회로(1370c)는 66을 초과하는 변환 값(CV)을 수신할 수 있다(P1 참조). 예로서, 디코더 회로(1370c)는 시작 패턴 검출기(1373c) 및/또는 특성 분석기(1374c)의 제어에 따라, 시각 't5'에서 수신된 변환 값(CV)이 지나치게 바이어스된 것으로 판별할 수 있다. 예로서, 통신 오류가 발생하거나 변환 값(CV)의 생성에 오류가 발생하는 경우, 지나치게 바이어스된 변환 값(CV)이 생성될 수 있다.

지나치게 바이어스된 변환 값(CV)은 디코더 회로(1370c)의 동작에 오류를 야기할 수 있다. 또는, 디코더 회로(1370c)는 지나치게 바이어스된 변환 값(CV)을 적절하게 처리하지 못할 수 있다. 따라서, 몇몇 실시 예에서, 디코더 회로(1370c)는 지나치게 바이어스된 변환 값(CV)의 절대값을 교정할 수 있다(P2 참조). 디코더 회로(1370c)는 교정된 변환 값(CV)에 기초하여 동작할 수 있다.

위에서 설명된 것과 같이, 디코더 회로(1370c)는 SOF 마커(SOF)로서 수신될 데이터 심볼들의 정보를 미리 준비할 수 있다. 따라서, 디코더 회로(1370c)는 수신될 변환 값(CV)을 예측할 수 있다. 실제로 수신된 변환 값(CV)이 예측된 값으로부터 기준량 또는 기준 비율만큼 벗어나는 경우, 디코더 회로(1370c)는 그 변환 값(CV)이 지나치게 바이어스된 것으로 판별할 수 있다. 이를 위해, 디코더 회로(1370c)는 지나치게 바이어스된 변환 값(CV)을 검출하고 교정하도록 구성되는 회로를 포함할 수 있다.

몇몇 경우, 디코더 회로(1370c)는 지나치게 바이어스된 변환 값(CV)에 관한 정보를 메모리(1377c)에 저장할 수 있다. 저장된 정보는 디코더(1375c)에 의해 참조될 수 있다. 또는, 제조사 및/또는 설계자는 장치를 수리하거나 회로/프로그램을 디버깅하기 위해, 저장된 정보를 참조할 수 있다.

도 25는 본 발명의 실시 예에 따른 통신 회로 칩을 포함하는 이동식 전자 장치를 보여주는 블록도이다. 이동식 전자 장치(2000)는 영상 처리기(2100), 무선 통신 블록(2200), 오디오 처리기(2300), 불휘발성 메모리(2400), RAM(2500), 유저 인터페이스(2600), 메인 프로세서(2700), 및 전력 관리 집적 회로(2800)를 포함할 수 있다. 예로서, 이동식 전자 장치(2000)는 이동 통신 단말기, PDA(Portable Digital Assistant), PMP(Personal Media Player), 디지털 카메라, 스마트폰, 태블릿, 웨어러블(Wearable) 장치 등 중 하나일 수 있다.

영상 처리기(2100)는 렌즈(2110)를 통해 빛을 제공받을 수 있다. 영상 처리기(2100)에 포함되는 이미지 센서(2120) 및 영상 신호 처리기(2130)는 제공받은 빛에 기초하여 영상을 생성할 수 있다.

무선 통신 블록(2200)은 안테나(2210), 송수신기(2220), 및 모뎀(2230)을 포함할 수 있다. 무선 통신 블록(2200)은 GSM, CDMA, WCDMA, HSPA, EV-DO, LTE, WiMax, WiFi, WiFi 다이렉트, WiBro, RFID, Bluetooth, NFC 등과 같은 다양한 무선 통신 규약들 중 적어도 하나에 따라 이동식 전자 장치(2000)의 외부와 통신할 수 있다.

모뎀(2230)은 무선 통신 규약을 처리하기 위해 통신 회로(들)를 포함할 수 있다. 예로서, 모뎀(2230)은 통신 회로 칩으로 구현될 수 있고 이동식 전자 장치(2000)에 장착될 수 있다.

모뎀(2230)은 본 발명의 실시 예들에 기초하여 구성되고 동작할 수 있다. 예로서, 모뎀(2230)은 VHBR 통신을 위해, 360°보다 좁은 위상 범위(PR) 내에서 위상 변조/위상 복조를 수행할 수 있다. 모뎀(2230)은 안테나(2210)를 통해 수신된 수신 데이터의 SOF 마커의 제 1 데이터 패턴을 검출할 수 있다. 모뎀(2230)은 SOF 마커에서 제 1 데이터 패턴을 뒤잇는 제 2 데이터 패턴에 기초하여, 안테나(2210)의 수신 특성을 분석할 수 있다. 모뎀(2230)은 분석된 수신 특성에 기초하여, 수신 데이터를 디코딩할 수 있다.

본 발명의 실시 예들에 따르면, 모뎀(2230)은 안테나(2210)의 수신 특성을 인지할 수 있다. 안테나(2210)의 수신 특성에 오프셋 또는 왜곡이 발생하더라도, 모뎀(2230)은 분석된 수신 특성을 참조하여, 수신 데이터를 정확하게 디코딩할 수 있다. 결과적으로, 모뎀(2230)은 빠르고 안정적인 통신을 수행할 수 있다.

오디오 처리기(2300)는 오디오 신호 처리기(2310)를 이용하여 오디오 신호를 처리할 수 있다. 오디오 처리기(2300)는 마이크(2320)를 통해 오디오 입력을 수신하거나, 스피커(2330)를 통해 오디오 출력을 제공할 수 있다.

불휘발성 메모리(2400)는 전원 공급과 무관하게 보존을 필요로 하는 데이터를 저장할 수 있다. 예로서, 불휘발성 메모리(2400)는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등 중 하나 이상을 포함할 수 있다. 메모리 컨트롤러(2410)의 제어에 따라, 메모리 장치(2420)는 데이터를 저장하거나 저장된 데이터를 출력할 수 있다.

RAM(2500)은 이동식 전자 장치(2000)의 동작에 이용되는 데이터를 일시적으로 저장할 수 있다. 예로서, RAM(2500)은 이동식 전자 장치(2000)의 워킹(Working) 메모리, 연산(Operation) 메모리, 버퍼(Buffer) 메모리 등으로 이용될 수 있다. RAM(2500)은 메인 프로세서(2700)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다.

유저 인터페이스(2600)는 메인 프로세서(2700)의 제어에 따라 사용자와 이동식 전자 장치(2000) 사이의 인터페이싱을 처리할 수 있다. 예로서, 유저 인터페이스(2600)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서 등과 같은 입력 인터페이스를 포함할 수 있다. 예로서, 유저 인터페이스(2600)는 표시 장치, 모터 등과 같은 출력 인터페이스를 포함할 수 있다. 예로서, 표시 장치는 LCD(Liquid Crystal Display), LED(Light Emitting Diode) 디스플레이, OLED(Organic LED) 디스플레이, AMOLED(Active Matrix OLED) 디스플레이 등 중 하나 이상을 포함할 수 있다.

메인 프로세서(2700)는 이동식 전자 장치(2000)의 전반적인 동작들을 제어할 수 있다. 영상 처리기(2100), 무선 통신 블록(2200), 오디오 처리기(2300), 불휘발성 메모리(2400), 및 RAM(2500)은 메인 프로세서(2700)의 제어에 따라 유저 인터페이스(2600)를 통해 제공되는 사용자 명령을 수행할 수 있다. 영상 처리기(2100), 무선 통신 블록(2200), 오디오 처리기(2300), 불휘발성 메모리(2400), 및 RAM(2500)은 메인 프로세서(2700)의 제어에 따라 유저 인터페이스(2600)를 통해 사용자에게 서비스를 제공할 수 있다.

메인 프로세서(2700)는 SoC(System on Chip)로 구현될 수 있다. 예로서, 메인 프로세서(2700)는 어플리케이션 프로세서(Application Processor)를 포함할 수 있다.

전력 관리 집적 회로(2800)는 이동식 전자 장치(2000)의 동작에 이용되는 전력을 관리할 수 있다. 예로서, 전력 관리 집적 회로(2800)는 배터리(미도시) 또는 외부 전원(미도시)으로부터 제공되는 전력을 적절히 변환할 수 있다. 나아가, 전력 관리 집적 회로(2800)는 변환된 전력을 이동식 전자 장치(2000)의 구성 요소들로 제공할 수 있다.

각각의 개념도에 나타낸 구성은 단지 개념적인 관점에서 이해되어야 한다. 본 발명의 이해를 돕기 위해, 개념도에 나타낸 구성 요소 각각의 형태, 구조, 크기 등은 과장 또는 축소되어 표현되었다. 실제로 구현되는 구성은 각각의 개념도에 나타낸 것과 다른 물리적 형상을 가질 수 있다. 각각의 개념도는 구성 요소의 물리적 형상을 제한하기 위한 것이 아니다.

각각의 블록도에 나타낸 장치 구성은 발명의 이해를 돕기 위한 것이다. 각각의 블록은 기능에 따라 더 작은 단위의 블록들로 형성될 수 있다. 또는, 복수의 블록들은 기능에 따라 더 큰 단위의 블록을 형성할 수 있다. 즉, 본 발명의 기술 사상은 블록도에 도시된 구성에 의해 한정되지 않는다.

이상에서, 본 발명에 관한 실시 예들을 중심으로 본 발명이 설명되었다. 다만, 본 발명이 속하는 기술 분야의 특성상, 본 발명이 이루고자 하는 목적은 본 발명의 요지를 포함하면서도 위 실시 예들과 다른 형태로 달성될 수 있다. 따라서, 위 실시 예들은 한정적인 것이 아니라 설명적인 측면에서 이해되어야 한다. 즉, 본 발명의 요지를 포함하면서 본 발명과 같은 목적을 달성할 수 있는 기술 사상은 본 발명의 기술 사상에 포함되는 것으로 해석되어야 한다.

따라서, 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 수정 또는 변형된 기술 사상은 본 발명이 청구하는 보호 범위에 포함되는 것이다. 또한, 본 발명의 보호 범위는 위 실시 예들로 한정되는 것이 아니고, 청구항으로부터 읽히는 기술 사상을 커버하는 것으로 이해되어야 한다.

1000 : 통신 시스템 1100 : 송신 측 장치
1110 : 인코더 회로 1130 : 디지털-위상 변환기 회로
1150 : 임피던스 매칭 블록 1170 : 안테나
1300 : 수신 측 장치 1310 : 안테나
1330 : 임피던스 매칭 블록 1340 : 클록 복원 회로
1341 : 위상 검출기 1343 : 루프 필터
1345 : 오실레이터
1350, 1350a, 1350b : 위상-디지털 변환기 회로
1351a : 위상 차 검출기 1351b : 위상 차 검출기
1353a : 주파수 분주기 1353b : 오버샘플링 클록 생성기
1355a : 아날로그-디지털 변환기 1355b : 카운터
1370, 1370a, 1370b, 1370c : 디코더 회로
1371c : 래치 1372c : 감산기
1373a, 1373c : 시작 패턴 검출기 1373b : 컨트롤러
1374a, 1374c : 특성 분석기 1375a, 1375c : 디코더
1377a, 1377b, 1377c : 메모리 1379a : 종료 패턴 검출기
2000 : 이동식 전자 장치
2100 : 영상 처리기 2110 : 렌즈
2120 : 이미지 센서 2130 : 영상 신호 처리기
2200 : 무선 통신 블록 2210 : 안테나
2220 : 송수신기 2230 : 모뎀
2300 : 오디오 처리기 2310 : 오디오 신호 처리기
2320 : 마이크 2330 : 스피커
2400 : 불휘발성 메모리 2410 : 메모리 컨트롤러
2420 : 메모리 장치 2500 : RAM
2600 : 유저 인터페이스 2700 : 메인 프로세서
2800 : 전력 관리 집적 회로

Claims

안테나를 통해 수신되는 수신 데이터에 기초하여 기준 클록을 생성하도록 구성되는 클록 복원 회로;
상기 수신 데이터의 위상과 상기 기준 클록의 위상 사이의 위상 차에 대응하는 변환 값을 생성하도록 구성되는 변환기 회로; 및
상기 변환 값을 디지털 값으로 디코딩하도록 구성되는 디코더 회로를 포함하되,
상기 디코더 회로는:
상기 수신 데이터의 시작을 나타내는 SOF(Start-of-Frame) 마커의 데이터 패턴을 검출하도록 구성되는 시작 패턴 검출기;
상기 SOF 마커의 상기 데이터 패턴에 대응하는 변환 값들에 기초하여, 상기 안테나의 수신 특성을 분석하도록 구성되는 특성 분석기; 및
상기 디지털 값이 생성되도록, 상기 분석된 수신 특성을 참조하여, 상기 수신 데이터에서 상기 SOF 마커를 뒤잇는 인코딩된 데이터에 더 대응하는 상기 변환 값을 디코딩하도록 구성되는 디코더를 포함하는 전자 장치.
제 1 항에 있어서,
상기 수신 특성은,
상기 수신 데이터의 상기 위상이 감소하는 시간 구간에서, 상기 수신 데이터의 상기 위상이 목표 값 미만으로 감소하는지 여부;
상기 수신 데이터의 상기 위상이 증가하는 시간 구간에서, 상기 수신 데이터의 상기 위상이 목표 값을 초과하여 증가하는지 여부; 및
상기 수신 데이터에서 인접하는 데이터 심볼들에 대응하는 변환 값들 사이의 차이가 변경되는지 여부;
중 적어도 하나와 관련되는 전자 장치.
제 1 항에 있어서,
상기 디코더는 상기 분석된 수신 특성에 기초하여 상기 인코딩된 데이터의 데이터 심볼에 대응하는 변환 값을 보상하고, 상기 보상된 변환 값을 상기 디지털 값으로 디코딩하도록 더 구성되는 전자 장치.
제 1 항에 있어서,
상기 특성 분석기는 상기 수신 데이터의 상기 위상이 감소하는 시간 구간에 관한 상기 수신 특성과 상기 수신 데이터의 상기 위상이 증가하는 시간 구간에 관한 상기 수신 특성을 별개로 분석하도록 구성되는 전자 장치.
제 1 항에 있어서,
상기 특성 분석기는 상기 시작 패턴 검출기가 상기 SOF 마커의 상기 데이터 패턴을 검출할 때마다 상기 수신 특성을 분석하도록 구성되는 전자 장치.
제 1 항에 있어서,
상기 시작 패턴 검출기는 상기 SOF 마커에 포함되는 제 1 데이터 패턴을 검출하도록 구성되고,
상기 특성 분석기는 상기 SOF 마커에 포함되는 제 2 데이터 패턴에 대응하는 변환 값들에 기초하여 상기 수신 특성을 분석하도록 구성되고,
상기 제 2 데이터 패턴은 상기 SOF 마커에서 상기 제 1 데이터 패턴을 뒤잇고, 상기 제 1 데이터 패턴과 중첩하지 않는 전자 장치.
제 6 항에 있어서,
상기 SOF 마커는 상기 제 2 데이터 패턴을 뒤잇고 상기 제 1 및 제 2 데이터 패턴들과 중첩하지 않는 제 3 데이터 패턴을 더 포함하고,
상기 특성 분석기는 상기 제 3 데이터 패턴에 대응하는 변환 값들에 기초하여, 상기 분석된 수신 특성을 검증하도록 더 구성되는 전자 장치.
제 7 항에 있어서,
상기 인코딩된 데이터는 상기 수신 데이터에서 상기 제 3 데이터 패턴을 뒤잇고, 상기 제 1 내지 제 3 데이터 패턴들과 중첩하지 않고,
상기 디코더는 상기 제 3 데이터 패턴의 완료에 응답하여 상기 인코딩된 데이터에 대응하는 변환 값을 디코딩하도록 구성되는 전자 장치.
제 1 항에 있어서,
상기 디코더 회로는 상기 수신 데이터에 포함되는 제 1 데이터 심볼에 대응하는 제 1 변환 값과 상기 수신 데이터에서 상기 제 1 데이터 심볼을 뒤잇는 제 2 데이터 심볼에 대응하는 제 2 변환 값 사이의 차이를 상기 디지털 값으로 디코딩하도록 구성되는 전자 장치.
안테나를 통해 수신된 수신 데이터의 시작을 나타내는 SOF(Start-of-Frame) 마커에 포함되는 제 1 데이터 패턴을 검출하도록 구성되는 시작 패턴 검출기;
상기 SOF 마커에서 상기 제 1 데이터 패턴을 뒤잇는 제 2 데이터 패턴의 위상들과 기준 클록의 위상 사이의 위상 차들에 기초하여, 상기 안테나의 수신 특성을 분석하도록 구성되는 특성 분석기; 및
상기 분석된 수신 특성을 참조하여, 상기 수신 데이터에서 상기 SOF 마커를 뒤잇는 인코딩된 데이터의 위상과 상기 기준 클록의 상기 위상 사이의 위상 차에 대응하는 디지털 값을 생성하도록 구성되는 디코더를 포함하는 통신 회로 칩.