KR101296311B1 - 다수의 조정 루프들을 갖는 주파수 합성기 - Google Patents

다수의 조정 루프들을 갖는 주파수 합성기 Download PDF

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Abstract

다수의 조정 루프들, 예를 들어 미세 조정 루프 및 대략 조정 루프를 갖는 주파수 합성기가 설명된다. 미세 조정 루프는 제한된 조정 범위에 걸쳐 동작할 수 있고 미세한 주파수 해상도를 가질 수 있다. 대략 조정 루프는 넓은 조정 범위에 걸쳐 동작할 수 있고 대략적인 주파수 해상도를 가질 수 있다. 미세 조정 루프는 기준 주파수의 기준 신호를 수신하여 미세 단계들로 조정 가능한 제 1 주파수의 미세 조정 신호를 생성할 수 있다. 대략 조정 루프는 기준 신호를 수신하여 출력 주파수의 출력 신호를 생성하고, 출력 신호와 미세 조정 신호에 기초하여 제 2 주파수의 대략 조정 신호를 생성할 수 있다. 제 2 주파수는 대략적인 단계들로, 예를 들어 기준 주파수의 정수배들로 조정 가능할 수 있다. 출력 주파수는 제 1 주파수 및 제 2 주파수에 기초하여 결정될 수 있다.

Description

다수의 조정 루프들을 갖는 주파수 합성기{FREQUENCY SYNTHESIZER WITH MULTIPLE TUNING LOOPS}
본 개시는 일반적으로 전자기기에 관한 것으로, 보다 구체적으로는, 주파수 합성기에 관한 것이다.
주파수 합성기는 기준 주파수의 기준 신호를 수신하고 출력 주파수의 출력 신호를 생성하는 회로이다. 출력 주파수는 원하는 출력 주파수 및 주어진 기준 주파수에 따라 정수비 또는 비-정수비로 기준 주파수에 관련될 수 있다.
주파수 합성기들은 일반적으로 다양한 전자 디바이스들에 사용된다. 예를 들어, 셀룰러폰과 같은 무선 디바이스는 주파수 하향 변환 또는 상향 변환에 사용되는 로컬 오실레이터(LO: local oscillator) 신호를 발생시키기 위한 주파수 합성기를 포함할 수 있다. 주파수 합성기는 고정 주파수의 기준 신호를 수신하여 원하는 출력 주파수의 LO 신호를 생성할 수 있다. 출력 주파수는 가변적이며 통신에 사용되는 주파수 채널에 좌우될 수 있다. 우수한 성능을 얻기 위해 정확한 주파수를 갖는 깔끔한 LO 신호를 발생시키는 것이 바람직하다.
여기서는 다수의 조정 루프들을 가지며 우수한 성능 및 미세한 주파수 해상도를 이룰 수 있는 주파수 합성기가 설명된다. 예시적인 설계에서, 주파수 합성기는 미세 조정 루프 및 대략(coarse) 조정 루프를 포함한다. 각각의 조정 루프는 피드백 루프에 연결되어 해당 조정 루프에 의해 제공되는 신호의 주파수를 조정할 수 있는 한 세트의 회로 블록들을 포함할 수 있다. 각각의 조정 루프는 위상 고정 루프(PLL: phase-locked loop)나 다른 어떤 설계로 구현될 수 있다. 미세 조정 루프는 제한된 조정 범위에 걸쳐 동작할 수 있고 미세한 주파수 해상도를 가질 수 있다. 대략 조정 루프는 넓은 조정 범위에 걸쳐 동작할 수 있고 대략적인 주파수 해상도를 가질 수 있다. 조정 범위는 조정 루프가 동작할 수 있는 주파수들의 범위, 따라서 조정 루프에 의해 제공되는 신호에 대한 주파수들의 범위를 지칭한다. 미세 조정 루프와 대략 조정 루프의 결합에 의해 미세한 주파수 해상도를 갖는 넓은 조정 범위는 물론, 다른 이점들도 얻어질 수 있다.
예시적인 설계에서, 미세 조정 루프는 기준 주파수의 기준 신호를 수신하여 제 1 주파수의 미세 조정 신호를 생성할 수 있는데, 제 1 주파수는 미세 단계들로 조정 가능할 수 있다. 대략 조정 루프는 기준 신호를 수신하여 출력 주파수의 출력 신호를 생성할 수 있다. 대략 조정 루프는 또한 출력 신호와 미세 조정 신호를(예를 들어, 결합함으로써) 기초로 제 2 주파수의 대략 조정 신호를 생성할 수 있다. 제 2 주파수는 대략적인 단계들로, 예를 들어 기준 주파수의 정수배들로 조정 가능할 수 있다. 제 1 주파수 및 제 2 주파수에 기초하여 출력 주파수가 결정될 수 있다. 미세 조정 루프 및 대략 조정 루프는 후술하는 바와 같이 구현될 수 있다.
본 개시의 다양한 형태들과 특징들이 뒤에 더 상세히 설명된다.
도 1은 단일 조정 루프를 갖는 소수-N 주파수 합성기를 나타낸다.
도 2는 다수의 조정 루프들을 갖는 주파수 합성기의 예시적인 설계를 나타낸다.
도 3은 도 2의 주파수 합성기 내의 미세 조정 루프와 대략 조정 루프의 블록도를 나타낸다.
도 4는 도 2의 주파수 합성기 내의 다양한 신호의 스펙트럼도를 나타낸다.
도 5는 미세 조정 루프와 대략 조정 루프의 주파수 응답들을 나타낸다.
도 6은 다수의 조정 루프들을 갖는 주파수 합성기의 다른 예시적인 설계를 나타낸다.
도 7a, 도 7b 및 도 7c는 출력 신호를 생성하기 위한 프로세스를 나타낸다.
도 8은 무선 통신 디바이스의 블록도를 나타낸다.
"예시적인"이란 단어는 여기서 예시, 실례 또는 예증이 되는 것의 의미로 사용된다. 여기서 "예시적인" 것으로서 설명하는 어떤 설계도 다른 설계들보다 바람직하거나 유리한 것으로 해석되는 것은 아니다.
도 1은 단일 조정 루프를 갖는 소수-N(fractional-N) 주파수 합성기(100)의 블록도를 나타낸다. 기준 오실레이터(110)는 f ref 의 정확한 주파수를 갖는 기준 신호를 발생시킨다. 오실레이터(110)는 수정 오실레이터(XO), 전압 제어 XO(VCXO: voltage-controlled XO), 온도 보상 XO(TCXO) 또는 다른 어떤 타입의 오실레이터일 수 있다. 위상-주파수 검출기(132)는 멀티-모듈러스 디바이더(144)로부터 기준 신호 및 피드백 신호를 수신하여, 두 신호의 위상을 비교하고, 두 입력 신호 간의 위상 차/에러를 나타내는 에러 신호를 제공한다. 충전 펌프(134)는 에러 신호를 수신하여 에러 신호에 비례하는 전류 신호(또는 충전)를 발생시킨다. 루프 필터(136)는 전류 신호를 필터링하여 제어 신호를 제공한다. 전압 제어 오실레이터(VCO)(138)는 제어 신호를 수신하여, 제어 신호에 의해 결정되는 f out 의 주파수를 갖는 출력 신호를 발생시킨다. 디바이더(144)는 출력 신호를 N의 분주비(divider ratio)로 주파수 분할하여 위상-주파수 검출기(132)에 피드백 신호를 제공한다. "분주비", "비" 및 "인수(factor)"라는 용어들이 종종 교환 가능하게 사용된다.
분주비(N)는 비-정수 값일 수 있으며 정수부(Q)와 소수부(K)로 분해될 수 있는데, 여기서 1≤Q, 0<K<1, N=Q+K이다. 델타-시그마 변조기(DSM: delta-sigma modulator)(150)는 소수부(K)를 수신하여 '1'들과 '0'들의 비트 시퀀스를 생성하는데, 1들의 비율은 소수부(K)에 좌우된다. 그러나 양자화 잡음의 대부분이 고주파에서 나타나도록 성형되어 루프 필터(136)에 의해 보다 쉽게 필터링될 수 있도록 비트 시퀀스에 1들과 0들이 분배된다. 합산기(152)는 델타-시그마 변조기(150)로부터의 비트 시퀀스를 정수부(Q)와 더하여 디바이더(144)에 순간 분주비(instaneous divider ratio)를 제공한다. 순간 분주비는 델타-시그마 변조기(150)에 의해 0이 제공되는지 1이 제공되는지에 따라 Q 또는 Q+1과 같을 수 있다.
루프 필터(136) 및 주파수 합성기(100)의 개루프 이득은 주파수 합성기(100)의 폐루프 대역폭을 결정한다. 우수한 동적 성능, 예를 들어 출력 신호에 대한 기준 신호로의 더 빠른 로킹(locking), VCO(138)로부터의 잡음의 더 우수한 억제, (존재한다 하더라도) 인접 송신기로부터의 주파수 당김(pulling) 효과의 더 우수한 거부 등을 얻기 위해 넓은 폐루프 대역폭을 갖는 것이 바람직할 수 있다. 넓은 폐루프 대역폭은 또한 루프 필터(136)의 커패시터를 더 작게 하고 그리고/또는 저항을 더 크게 할 수 있는데, 이는 집적 회로(IC: integrated circuit) 상에서의 루프 필터(136)의 집적화를 용이하게 할 수 있다.
주파수 합성기(100)는 소수-N 주파수 합성기로서 동작할 수 있다. 기준 주파수의 레이트로 Q와 Q+1의 정수값들 간의 순간 분주비를 변경/디더링(dithering)함으로써 소수 분주비(N)가 얻어질 수 있는데, 여기서 Q는 N보다 작은 최대 정수값이다. 순간 분주비는 기준 신호의 사이클마다 한 번씩 변경될 수 있다. 순간 분주비는 소수 분주비(N)와 같다. 소수 분주비(N)를 정수 분주비들(Q, Q+1)의 시퀀스로 근사화함으로써 발생하는 양자화 잡음은 주파수 합성기(100)의 폐루프 대역폭 밖의 고주파들에 집중되도록 델타-시그마 변조기(150)에 의해 성형될 수 있다. 그 다음, 양자화 잡음은 주파수 합성기(100)의 저역 통과 응답에 의해 필터링될 수 있다.
소수-N 주파수 합성기(100)는 어떤 제한들을 가질 수도 있다. 첫째, 델타-시그마 변조기(150)에 의한 잡음 성형은 주파수 합성기(100)의 폐루프 대역폭에 어떤 제한을 둘 수도 있다. 잡음 성형은 델타-시그마 변조기(150)에 대한 클록 주파수(즉, 도 1의 기준 주파수) 대 주파수 합성기(100)의 폐루프 대역폭의 비인 오버샘플링 비(OSR: oversampling ratio)에 좌우된다. 일반적으로, 더 높은 OSR에 의해 더 우수한 잡음 성형이 이루어질 수 있다. 주어진 기준 주파수에 대해, 폐루프 대역폭을 감소시킴으로써 높은 OSR이 얻어질 수 있다. 그러나 더 작은 폐루프 대역폭은 바람직하지 않을 수도 있다. 더 작은 OSR에 의해 더 넓은 폐루프 대역폭이 얻어질 수 있다. 그러나 더 작은 OSR은 주파수 합성기의 폐루프 대역폭 내에 더 많은 양자화 잡음이 통합되게 할 수 있다. 따라서 폐루프 대역폭은 잡음 성형 사정에 의해 제한될 수 있다. 둘째, 주파수 합성기(100)의 멀티-모듈러스 디바이더(144), 위상-주파수 검출기(132) 및 충전 펌프(134)에 대해 더 높은 선형성이 요구될 수도 있다. 이러한 회로 블록들에서의 비선형성은 델타-시그마 변조기(150)로부터의 양자화 잡음이 기저대역에 포개지게 하여 잡음 성능을 열화시킬 수 있다. 소수-N 주파수 합성기(100)는 또한 다른 제한들을 가질 수도 있다.
주파수 합성기(100)는 또한 정수-N 주파수 합성기로서 동작할 수도 있다. 이 경우, 델타-시그마 변조기(150)는 제거될 수도 있고 또는 소수부에 대해 K=0이 제공될 수도 있다. 디바이더(144)는 출력 신호를 고정된 정수 분주비로 주파수 분할할 수 있으며, 출력 주파수는 기준 주파수의 정수배일 수 있다. 출력 신호에 대한 미세한 주파수 해상도를 달성하기 위해 낮은 기준 주파수가 사용될 수도 있다. 그러나 낮은 기준 주파수는 여러 가지 이유로 바람직하지 않을 수도 있다. 첫째, 낮은 기준 주파수는 주파수 합성기(100)의 폐루프 대역폭을 제한할 수 있으며, 이는 기준 신호를 충분히 감쇠시키기 위해 통상적으로 기준 주파수보다 훨씬 낮게 설계된다. 둘째, 낮은 기준 주파수로 원하는 출력 주파수를 얻기 위해 큰 분주비가 사용될 수도 있다. 분주비는 기준 잡음 소스들, 예를 들어 기준 오실레이터(110), 위상-주파수 검출기(132), 충전 펌프(134) 등에 대한 곱셈기 역할을 한다. 따라서 큰 분주비는 큰 곱셈기와 같다고 할 수 있으며, 이는 바람직하지 않을 수도 있다.
한 형태에서, 우수한 동적 성능 및 미세한 주파수 해상도를 달성하기 위해 다수의 조정 루프들을 갖는 주파수 합성기가 사용될 수 있다. 한 예시적인 설계에서, 주파수 합성기는 대략 조정 루프 및 미세 조정 루프를 포함한다. 미세 조정 루프는 버니어(Vernier) 루프로도 지칭될 수 있다. 대략 조정 루프는 넓은 조정 범위에 걸쳐 동작할 수 있고, 기준 주파수의 정수배로 주어질 수 있는 대략적인 주파수 해상도를 가질 수 있다. 대략 조정 루프는 느슨한 선형도 요건들을 가질 수 있으며, 느슨한 양자화 잡음 필터링 요건들로 인해 넓은 폐루프 대역폭으로 설계될 수 있다. 미세 조정 루프는 제한된 조정 범위에 걸쳐 동작할 수 있으며, 예를 들어 100만분의 1(ppm: parts per million) 정도의 미세한 주파수 해상도를 가질 수 있다.
도 2는 다수의 조정 루프들을 갖는 주파수 합성기(200)의 예시적인 설계의 블록도를 나타낸다. 주파수 합성기(200)는 대략 조정 루프(220) 및 미세 조정 루프(250)를 포함한다. 대략 조정 루프(220)는 기준 오실레이터(210)로부터 fref 의 주파수를 갖는 기준 신호를 수신하고 미세 조정 루프(250)로부터 ffine 의 주파수를 갖는 미세 조정 신호를 수신한다. 대략 조정 루프(220)는 fout 의 주파수를 갖는 출력 신호를 생성하며, 이는 다음과 같이 주어질 수 있다:
f out = f coarse + f fine = M·f ref + f fine 식(1)
여기서 f coarse = M·f ref 이고, M은 정수 분주비이다.
대략 조정 루프(220) 내에서, 위상-주파수 검출기(232)는 기준 신호 및 디바이더(244)로부터의 피드백 신호를 수신하고, 두 신호의 위상을 비교하여, 두 입력 신호 간의 위상 에러를 나타내는 에러 신호를 제공한다. 충전 펌프(234)는 에러 신호를 수신하여 에러 신호에 비례하는 전류 신호를 발생시킨다. 루프 필터(236)는 전류 신호를 필터링하여 제어 신호를 제공한다. VCO(238)는 제어 신호에 의해 결정되는 주파수를 갖는 출력 신호를 발생시킨다. 믹서(242)는 출력 신호와 미세 조정 루프(250)로부터의 미세 조정 신호를 결합하여 대략 조정 신호를 제공한다. 디바이더(244)를 대략 조정 신호를 M의 정수 분주비로 주파수 분할하여 위상-주파수 검출기(232)에 피드백 신호를 제공한다.
미세 조정 루프(250)는 기준 오실레이터(210)로부터 기준 신호를 수신하여 미세 조정 신호를 발생시킨다. 미세 조정 루프(250)는 후술하는 바와 같이 구현될 수 있다. 식(1)에 나타낸 바와 같이, 적당한 정수 분주비(M) 및 적당한 미세 주파수(f fine )를 선택함으로써 원하는 출력 주파수가 얻어질 수 있다.
도 3은 도 2의 주파수 합성기(200)에서 미세 조정 루프(250)의 예시적인 설계의 블록도를 나타낸다. 이러한 예시적인 설계에서, 미세 조정 루프(250)는 소수-N PLL로 구현된다.
미세 조정 루프(250) 내에서, 위상-주파수 검출기(332)는 기준 오실레이터(210)로부터의 기준 신호 및 멀티-모듈러스 디바이더(344)로부터의 피드백 신호를 수신하여, 두 신호의 위상을 비교하고, 에러 신호를 제공한다. 충전 펌프(334)는 에러 신호를 수신하여 전류 신호를 발생시킨다. 루프 필터(336)는 전류 신호를 필터링하여 제어 신호를 제공한다. VCO(338)는 제어 신호를 수신하고 제어 신호에 의해 결정되는 주파수를 갖는 미세 조정 신호를 발생시킨다. 한 예시적인 설계에서, VCO(338)는 도 3에 나타낸 것과 같이, 루프에 연결되는 다수(예를 들어, 3개)의 지연 셀들을 포함하는 링 오실레이터로 구현될 수 있다. 링 오실레이터의 발진 주파수는 각 지연 셀의 지연에 좌우될 수 있으며, 이는 루프 필터(336)로부터의 제어 신호에 의해 제어될 수 있다. 디바이더(344)는 미세 조정 신호를 P의 분주비로 주파수 분할하여 위상-주파수 검출기(332)에 피드백 신호를 제공한다.
미세 조정 신호의 주파수는 다음과 같이 주어질 수 있다:
f fine = P·f ref 식(2)
여기서 1<P는 미세 조정 신호에 대한 분주비이다.
분주비(P)는 비정수 값일 수도 있고 정수부(L)와 소수부(K)로 분할될 수 있는데, 여기서 1≤L, 1<K<1, P=L+K이다. 델타-시그마 변조기(350)는 소수부(K)를 수신하여 소수부(K)에 기초하여 1들과 0들의 비트 시퀀스를 생성한다. 합산기(352)는 델타-시그마 변조기(350)로부터의 비트 시퀀스를 정수부(L)와 더하여 디바이더(344)에 순간 분주비를 제공한다. 순간 분주비는 델타-시그마 변조기(150)에 의해 0이 제공되는지 1이 제공되는지에 따라 L 또는 L+1과 같을 수 있다.
대략 조정 루프(220)로부터의 출력 신호의 주파수는 다음과 같이 주어질 수 있다:
f out = f coarse + f fine = M·f ref + (L+K)·f ref = N·f ref 식(3)
여기서 N = L+M+K이고, L과 M은 정수 분주비이며, K는 N의 소수부이다.
일례로, 주파수 합성기(200) 내의 다양한 신호들의 주파수들은 다음과 같을 수 있다:
f ref = 40 ㎒, f out = 4003.33 ㎒, f coarse = 3000.00 ㎒, f fine = 1003.33 ㎒
상기에 주어진 예시의 경우, 분주비들은 다음과 같을 수 있다: M = 75, L = 25, K = 0.08325
도 4는 도 2와 도 3에서 주파수 합성기(200) 내의 다양한 신호들의 예시적인 스펙트럼도를 나타낸다. VCO(238)로부터의 출력 신호는 fout 의 주파수를 갖고, 미세 조정 루프(250)로부터의 미세 조정 신호는 ffine 의 주파수를 갖는다. 믹서(242)는 출력 신호와 미세 조정 신호를 결합하여 대략 조정 신호를 제공하며, 이는 (ⅰ) fcoarse = fout - ffine 의 대략 주파수에서 하측파대(lower sideband)를, 그리고 (ⅱ) fout + ffine 의 주파수에서 상측파대(upper sideband)를 가질 수 있다. 하측파대는 원하는 측대역일 수 있고, 상측파대는 원하지 않는 측대역일 수 있다.
원하지 않는 측대역은 대략 조정 루프(220) 내의 위상-주파수 검출기(232)에 의해 서브샘플링될 수 있으며, 이는 저주파에서 스퍼(spur)가 나타나게 할 수 있다. 상기에 주어진 예시에서, 원하지 않는 측대역은 5006.66 ㎒가 되며, 위상-주파수 검출기(232)에 의해 서브샘플링되어 6.66 ㎒에서 스퍼를 발생시킬 수 있다. 이러한 스퍼는 루프 필터(236)에 의해 필터링/감쇠될 수 있다. 원하지 않는 측대역의 서브샘플링으로부터 발생하는 스퍼가 주파수에서 충분히 높아 루프 필터(236)에 의해 감쇠될 수 있도록 기준 주파수와 출력 주파수가 선택될 수 있다.
한 예시적인 설계에서, 대략 조정 루프(220) 내의 믹서(242)는 상측 또는 하측에 원하는 측대역을 제공할 수 있는 단측대역(SSB: single-sideband) 믹서로 구현될 수 있다. SSB 믹서는 원하지 않는 측대역을 충분한 양만큼, 예를 들어 약 40 데시벨(㏈)만큼 감쇠시키는 것이 가능할 수 있다. 다른 예시적인 설계에서, 믹서(242)는, 예를 들어 도 4에 나타낸 것과 같이 원하는 측대역과 원하지 않는 측대역을 모두 제공할 수 있는 양측대역(DSB: double sideband) 믹서로 구현될 수 있다. 진폭 변조(AM: amplitude modulation) 포락선으로부터 디바이더(244)의 감퇴(failure)를 피하기 위해, 원하지 않는 측대역은 충분한 양만큼(예를 들어, 약 10 ㏈만큼) 감쇠될 수 있다. 필터는 믹서(242)와 디바이더(244) 사이에 배치되어 원하지 않는 측대역을 감쇠시킬 수 있다.
도 5는 도 2와 도 3의 주파수 합성기(200)에 대한 미세 조정 루프와 대략 조정 루프의 예시적인 주파수 응답들을 나타낸다. 도표(510)는 대략 조정 루프(220)의 폐루프 응답을 나타내며, 이는 fBWc 의 대역폭을 가질 수 있다. 도표(520)는 미세 조정 루프(250)의 폐루프 응답을 나타내며, 이는 fBWf 의 대역폭을 가질 수 있다. 미세 조정 루프(250)의 폐루프 대역폭은 대략 조정 루프(220)의 폐루프 대역폭보다 훨씬(예를 들어, 적어도 2배) 더 넓을 수 있다. 도표(530)는 주파수 합성기(200)의 유효 폐루프 응답을 나타내며, 이는 fBWeff 의 대역폭을 가질 수 있다. 유효 폐루프 대역폭은 대략 조정 루프(220)의 폐루프 대역폭과 거의 동일할 수 있다.
대략 조정 루프에 대해 우수한 동적 성능을 얻기 위해 대략 조정 루프(220)의 폐루프 대역폭은 비교적 높게(예를 들어, 상기에 주어진 예시에서는 약 400 ㎑로) 설정될 수 있다. 미세 조정 루프에 대해 우수한 동적 성능을 얻기 위해 미세 조정 루프(250)의 폐루프 대역폭 또한 비교적 높게(예를 들어, 상기에 주어진 예시에서는 약 4 ㎒로) 설정될 수 있다. 일반적으로, 각각의 조정 루프의 폐루프 대역폭은 원하는 동적 성능을 얻도록 선택될 수 있다.
다시 도 3을 참조하면, VCO(338)는 상술한 바와 같이 링 오실레이터로 구현될 수 있다. 링 오실레이터는 낮은 전력을 소비할 수 있고 작은 면적을 차지할 수 있으며, 이는 둘 다 바람직할 수 있다. 그러나 링 오실레이터는 열악한 위상 잡음 특성들을 가질 수 있다. 미세 조정 루프(250)는 넓은 폐루프 대역폭으로 설계되어 링 오실레이터로부터의 잡음을 억제할 수 있다. 델타-시그마 변조기(350)로부터의 더 많은 양자화 잡음이 미세 조정 루프(250)의 넓은 폐루프 대역폭을 통과하여 대략 조정 루프(220)에 제공될 수 있다. 그러나 양자화 잡음은 대략 조정 루프(220)의 폐루프 대역폭에 의해 필터링될 것이다. 따라서 대략 조정 루프(220)의 더 좁은 폐루프 대역폭에 의해 유효 잡음 대역폭이 결정될 수 있다.
도 6은 다수의 조정 루프들을 갖는 주파수 합성기(202)의 예시적인 설계의 블록도를 나타낸다. 주파수 합성기(202)는 매우 높은 주파수, 예를 들어 10 ㎓보다 높은 주파수의 출력 신호를 제공하도록 설계될 수 있다. 주파수 합성기(202)는 대략 조정 루프(222) 및 미세 조정 루프(250)를 포함한다.
대략 조정 루프(222)는 위상-주파수 검출기(232), 충전 펌프(234), 루프 필터(236), VCO(238), 믹서(242) 및 디바이더(244)를 포함하며, 이들은 도 2에 대해 상술한 바와 같이 동작할 수 있다. 대략 조정 루프(222)는 또한 VCO(238)로부터 출력 신호를 수신하고, 출력 신호를 정수 분주비(S)로(예를 들어, 2 또는 4로) 주파수 분할하여, 디바이더 출력 신호를 제공하는 디바이더(240)를 포함한다. 믹서(242)는 디바이더 출력 신호를 미세 조정 루프(250)로부터의 미세 조정 신호와 결합하여 대략 조정 신호를 제공한다. 디바이더(244)는 대략 조정 신호를 정수비 또는 비-정수비로 주파수 분할하여 위상-주파수 검출기(232)에 피드백 신호를 제공한다.
고정 모듈러스 디바이더(240)가 출력 신호를 분할하는데 사용될 수 있으며, 이는 고주파 프리-스칼라(pre-scalar)를 설계할 필요성을 피할 수 있다. 프리-스칼라는 2개의 분주비로(예를 들어, 2와 3으로) 나눌 수 있는 디바이더이다. 디바이더(244)가 고정된 정수비로 나눈다면, 출력 주파수는 S·fref 의 대략적인 단계들로 조정될 수 있으며, 여기서 S는 디바이더(240)의 분주비이다. 따라서 디바이더(240)의 사용은 대략적인 단계들을 더 크게 할 수 있으며, 이는 여러 가지 방법으로 다뤄질 수 있다. 첫째, 디바이더(244)에 대한 위상 스위칭 프리-스칼라를 사용함으로써 대략적인 단계들이 개선될 수 있다. 그러면, 디바이더(244)는 대략 조정 신호를 정수 분주비(예를 들어, 8) 또는 중간 비-정수(mid non-integer) 분주비(예를 들어, 8.5)로 분할하는 것이 가능할 수 있다. 중간 비-정수 분주비는 2개의 연속한 정수값의 중간에 있는 분주비이다. 둘째, 델타-시그마 변조기(350)에 제공되는 소수부(K)에 충분한 수의 여분 비트들을 사용하고 링 오실레이터(338)의 조정 범위를 확장함으로써 미세 조정 루프(250)의 조정 범위가 fref 에서 S·fref 로 증대할 수 있다.
도 3과 도 6은 다수의 조정 루프들을 갖는 주파수 합성기에 대한 대략 조정 루프의 2개의 예시적인 설계를 나타낸다. 대략 조정 루프는 다른 설계들로 구현될 수도 있다. 예를 들어, 위상-주파수 검출기 및 충전 펌프는 믹서 및/또는 다른 회로들로 구현될 수 있다.
도 3과 도 6은 또한 다수의 조정 루프들을 갖는 주파수 합성기에 대한 미세 조정 루프의 예시적인 설계를 나타낸다. 미세 조정 루프는 다른 설계들로 구현될 수도 있다. 예를 들어, 링 로실레이터 대신 다른 타입의 오실레이터들이 사용될 수도 있다. 델타-시그마 변조기(350) 및/또는 멀티-모듈러스 디바이더(344) 또한 다른 회로들로 구현될 수 있다. 미세 조정 루프 또한 수치 제어 오실레이터(NCO: numerically controlled oscillator)로 제어될 수도 있고 또는 NCO를 기반으로 할 수 있다. 미세 조정 루프는 또한 LC 탱크 오실레이터나 다른 어떤 타입의 오실레이터를 사용할 수도 있다. 미세 조정 신호는 또한 외부 프로그래밍 가능 주파수 소스로부터 발생할 수도 있다.
도 3과 도 6에 나타낸 예시적인 설계들에서, 미세 조정 루프(250)는 기준 신호를 수신하며 기준 주파수로 동작한다. 다른 예시적인 설계에서, 미세 조정 루프(250)는 기준 주파수보다 낮은 주파수에서, 예를 들어 기준 주파수의 1/2에서 동작할 수 있다. 미세 조정 루프(250)에 대한 더 낮은 동작 주파수는 위상-주파수 검출기(332) 및 충전 펌프(334)에 의한 전력 소비를 더 낮게 할 수 있고, 또한 델타-시그마 변조기(350)에 대한 주어진 워드 길이에 대해 더 미세한 주파수 해상도를 제공할 수 있다.
도 3과 도 6에 나타낸 예시적인 설계들에서, 소수부(K)는 원하는 출력 주파수를 얻도록 선택될 수 있고 고정된 값일 수 있다. 다른 예시적인 설계에서, 위상 변조(PM: phase modulation) 또는 주파수 변조(FM: frequency modulation)가 소수부(K) 대신, 또는 추가로 델타-시그마 변조기(350)에 적용될 수도 있다. 따라서 주파수 합성기들(200, 202)이 위상 또는 주파수 변조에 사용될 수 있다.
여기서 설명하는 다수의 루프를 갖는 주파수 합성기는 어떤 이점들을 제공할 수 있다. 다중 루프 주파수 합성기는 문제를 2개의 관리 가능한 부분들 ― 대략 조정 루프 및 미세 조정 루프로 나눔으로써 단일 루프 소수-N 주파수 합성기의 설계 상충(trade-off)을 피할 수 있다. 각각의 조정 루프는 우수한 동적 성능을 얻기 위해 비교적 넓은 폐루프 대역폭으로 설계될 수 있다. 미세 조정 루프로부터의 양자화 잡음은 미세 조정 루프의 폐루프 대역폭과 대략 조정 루프의 폐루프 대역폭 모두에 의해 필터링될 수 있다. 미세 조정 루프에 의한 양자화 잡음의 필터링은 통계적 잡음 분산을 감소시킨다. 그리고 대략 조정 루프는 느슨한 선형성 요건들을 가질 수 있다. 유효 잡음 대역폭은 상당히(예를 들어, 상술한 예에서는 4 ㎒ 아래에서 400 ㎑까지) 감소할 수 있다. 더 낮은 유효 잡음 대역폭은 미세 조정 루프 내의 디바이더, 위상-주파수 검출기 및 충전 펌프의 선형성 요건들을 느슨하게 할 수 있다. 미세 조정 루프는 차동 회로들, 예를 들어 차동 위상-주파수 검출기, 차동 충전 펌프, 차동 루프 필터 등으로 구현될 수 있다. 이는 잡음 결합에 대한 민감성을 감소시킬 수 있고, 정확한 대역폭 제어를 가능하게 할 수 있으며, 링 오실레이터의 사용을 허용할 수 있다. 미세 조정 루프는 또한 IC 상에 구현되어 비용 및 크기를 줄일 수 있다.
예시적인 설계에서, 장치는 예를 들어 도 3에 나타낸 것과 같이 미세 조정 루프 및 대략 조정 루프를 포함하는 주파수 합성기를 포함할 수 있다. 미세 조정 루프는 기준 주파수(fref )의 기준 신호를 수신하여 미세 단계들로 조정 가능한 제 1 주파수(예를 들어, ffine )의 미세 조정 신호를 생성할 수 있다. 대략 조정 루프는 기준 신호를 수신하여 출력 주파수(예를 들어, fout )의 출력 신호를 생성할 수 있다. 출력 주파수는 제 1 주파수 및 대략적인 단계들로 조정 가능할 수 있는 제 2 주파수(예를 들어, fcoarse )에 기초하여 결정될 수 있다. 예시적인 설계에서, 대략적인 단계들은 기준 주파수의 정수배들일 수 있다. 예시적인 설계에서, 미세 단계들은 기준 주파수의 일부에 대응할 수 있는 최소 단계 크기의 정수배일 수 있다. 예를 들어, 최소 단계 크기는 fmin = fref /2B일 수 있으며, 여기서 B는 소수부(K)에 대한 비트 수이다.
예시적인 설계에서, 대략 조정 루프는 예를 들어 도 2에 나타낸 것과 같이 위상-주파수 검출기, 충전 펌프, 루프 필터, VCO 및 믹서를 포함할 수 있다. 믹서는 출력 신호 및 미세 조정 신호를 수신하여 제 2 주파수의 대략 조정 신호를 제공할 수 있다. 디바이더는 대략 조정 신호를 (예를 들어, 정수비로) 주파수 분할하여 기준 주파수의 피드백 신호를 제공할 수 있다. 위상-주파수 검출기는 기준 신호 및 피드백 신호를 수신하여 에러 신호를 제공할 수 있다. 충전 펌프는 에러 신호를 수신하여 전류 신호를 제공할 수 있다. 루프 필터는 전류 신호를 필터링하여 제어 신호를 제공할 수 있다. VCO는 제어 신호를 수신하여 출력 신호를 제공할 수 있다. 대략 조정 루프는 또한 제 2 디바이더를 포함할 수 있으며, 이는 예를 들어 도 6에 나타낸 것과 같이 출력 신호를 정수비로 주파수 분할하여 디바이더 출력 신호를 제공할 수 있다. 그 다음, 믹서는 (출력 신호 대신) 디바이더 출력 신호 및 미세 조정 신호를 수신하여 대략 조정 신호를 제공할 수 있다.
예시적인 설계에서, 미세 조정 루프는 예를 들어 도 3에 나타낸 것과 같이 링 오실레이터, 멀티-모듈러스 디바이더, 델타-시그마 변조기, 합산기, 제 2 위상-주파수 검출기, 제 2 충전 펌프 및 제 2 루프 필터를 포함할 수 있다. 멀티-모듈러스 디바이더는 미세 조정 신호를 비-정수비로 주파수 분할하여 제 2 피드백 신호를 제공할 수 있다. 제 2 위상-주파수 검출기는 기준 신호 및 제 2 피드백 신호를 수신하여 제 2 에러 신호를 제공할 수 있다. 제 2 충전 펌프는 제 2 에러 신호를 수신하여 제 2 전류 신호를 제공할 수 있다. 제 2 루프 필터는 제 2 전류 신호를 필터링하여 제 2 제어 신호를 제공할 수 있다. 링 오실레이터는 제 2 제어 신호를 수신하여 미세 조정 신호를 생성할 수 있다. 델타-시그마 변조기는 비-정수비의 소수부를 수신하여 변조기 출력, 예를 들어 비트 시퀀스를 제공할 수 있다. 합산기는 변조기 출력과 비-정수비의 정수부를 더하여 멀티-모듈러스 디바이더에 순간 분주비를 제공할 수 있다. 미세 조정 루프의 폐루프 대역폭은 대략 조정 루프의 폐루프 대역폭보다, 예를 들어 적어도 2의 인수만큼 더 넓을 수 있다.
다른 예시적인 설계에서, 장치는 기준 주파수의 기준 신호를 수신하여 출력 주파수의 출력 신호를 생성할 수 있는 주파수 합성기를 포함할 수 있다. 주파수 합성기는 기준 신호에 기초하여 제 1 주파수의 미세 조정 신호를 생성할 수도 있고 또는 외부 소스로부터 미세 조정 신호를 수신할 수도 있다. 주파수 합성기는 출력 신호 및 미세 조정 신호에 기초하여 제 2 주파수의 대략 조정 신호를 생성할 수 있다. 제 2 주파수는 기준 주파수의 정수배일 수 있다. 출력 주파수는 기준 주파수의 비-정수배일 수 있으며, 제 1 주파수 및 제 2 주파수에 의해 결정될 수 있다.
도 7a는 출력 신호를 생성하기 위한 프로세스(700)의 예시적인 설계를 나타낸다. 기준 주파수의 기준 신호에 기초하여 제 1 주파수의 미세 조정 신호가 생성될 수 있다(블록(712)). 제 1 주파수는 미세 단계들로 조정 가능할 수 있다. 미세 조정 신호 및 기준 신호에 기초하여 출력 주파수의 출력 신호가 생성될 수 있다(블록(714)). 출력 주파수는 제 1 주파수 및 제 2 주파수에 기초하여 결정될 수 있다. 제 2 주파수는 대략적인 단계들로 조정 가능할 수 있다. 출력 신호는 제 1 폐루프 대역폭을 갖는 대략 조정 루프에 의해 생성될 수 있다. 미세 조정 신호는 제 1 폐루프 대역폭보다, 예를 들어 적어도 2의 인수만큼 넓을 수도 있는 제 2 폐루프 대역폭을 갖는 미세 조정 루프에 의해 생성될 수 있다.
도 7b는 도 7a의 블록(712)의 예시적인 설계를 나타낸다. 미세 조정 신호가 비-정수비로 주파수 분할되어 피드백 신호를 획득할 수 있다(블록(722)). 비-정수비는 소수부(예를 들어, K) 및 정수부(예를 들어, L)를 포함할 수 있다. 비-정수비의 소수부에 기초하여, 예를 들어 델타-시그마 변조기에 기초하여 비트 시퀀스가 생성될 수 있다(블록(724)). 비트 시퀀스 및 비-정수비의 정수부에 기초하여 미세 조정 신호를 분할하기 위한 순간 분주비가 결정될 수 있다(블록(726)). 순간 분주비는 소수부를 획득하여 양자화 잡음의 잡음 성형을 달성하는 방식으로 2개의 연속한 정수 값들 사이에서(예를 들어, L과 L+1 사이에서) 토글링(toggle)할 수 있다.
도 7c는 도 7a의 블록(714)의 예시적인 설계를 나타낸다. 출력 신호 및 미세 조정 신호에 기초하여 제 2 주파수의 대략 조정 신호가 생성될 수 있다(블록(732)). 대략 조정 신호가 (예를 들어, 정수비로) 주파수 분할되어 기준 주파수의 피드백 신호를 획득할 수 있다(블록(734)). 기준 신호 및 피드백 신호에 기초하여 에러 신호가 생성될 수 있다(블록(736)). 에러 신호가 필터링되어, 출력 신호의 출력 주파수를 조정하기 위한 제어 신호를 획득할 수 있다(블록(738)).
도 7c에 나타내지 않았지만, 출력 신호는 예를 들어 도 6에 나타낸 것과 같이 정수비로 주파수 분할되어 디바이더 출력 신호를 획득할 수 있다. 그 다음, (출력 신호 대신) 디바이더 출력 신호 및 미세 조정 신호에 기초하여 대략 조정 신호가 생성될 수 있다.
여기서 설명한 다수의 루프를 갖는 주파수 합성기는 무선 통신, 연산, 네트워킹, 가전제품 등과 같은 다양한 애플리케이션들에 사용될 수 있다. 주파수 합성기는 또한 무선 통신 디바이스들, 셀룰러폰들, 방송 수신기들, 개인 디지털 보조기기(PDA: personal digital assistant)들, 핸드헬드 디바이스들, 무선 모뎀들, 랩탑 컴퓨터들, 무선 전화들, 블루투스 디바이스들, 무선 로컬 루프(WLL: wireless local loop) 스테이션들, 가전제품들 등과 같은 다양한 전자 디바이스들에 사용될 수 있다. 간결하게 하기 위해, 셀룰러폰이나 다른 어떤 디바이스일 수 있는 무선 통신 디바이스에서 주파수 합성기의 사용은 뒤에 설명된다. 주파수 합성기는 무선 디바이스에서 송신기에 대한 송신 로컬 오실레이터(LO) 신호를 수신하고 그리고/또는 수신기에 대한 수신 LO 신호를 수신하는데 사용될 수 있다.
도 8은 무선 통신 디바이스(800)의 예시적인 설계의 블록도를 나타낸다. 이 설계에서, 무선 디바이스(800)는 데이터 및 프로그램 코드들을 저장하기 위한 메모리(812)를 갖는 데이터 프로세서(810) 및 트랜시버(820)를 포함한다. 트랜시버(820)는 양방향 통신을 지원하는 송신기(830) 및 수신기(850)를 포함한다. 일반적으로, 무선 디바이스(800)는 임의의 수의 통신 시스템들 및 임의의 수의 주파수 대역폭에 대한 임의의 수의 송신기들 및 임의의 수의 수신기들을 포함할 수 있다.
송신기 또는 수신기는 수퍼-헤테로다인(super-heterodyne) 구조 또는 직접 변환 구조로 구현될 수 있다. 수퍼-헤테로다인 구조에서, 신호는 다수의 스테이지에서 무선 주파수(RF: radio frequency)와 기저대역 간에, 예를 들어 한 스테이지에서는 RF에서 중간 주파수(IF: intermediate frequency)로, 그리고 수신기에 대한 다른 스테이지에서 IF에서 기저대역으로 주파수 변환된다. 제로-IF 구조로도 지칭되는 직접 변환 구조에서는, 신호가 한 스테이지에서 RF와 기저대역 간에 주파수 변환된다. 수퍼-헤테로다인 구조 및 직접 변환 구조는 서로 다른 회로 블록들을 사용할 수도 있고 그리고/또는 서로 다른 요건들을 가질 수도 있다. 도 8에 나타낸 예시적인 설계에서, 송신기(830)와 수신기(850)는 직접 변환 구조로 구현된다.
송신 경로에서, 데이터 프로세서(810)는 전송될 데이터를 처리하여 동상(I: inphase) 및 직교(Q: quadrature) 아날로그 출력 신호들을 송신기(830)에 제공한다. 송신기(830) 내에서, 저역 통과 필터들(832a, 832b)은 I 및 Q 아날로그 출력 신호들을 각각 필터링하여, 이전 디지털-아날로그 변환에 의해 발생한 원하지 않는 이미지들을 제거한다. 증폭기들(Amp)(834a, 834b)은 저역 통과 필터들(832a, 832b)로부터의 신호들을 각각 증폭하여 I 및 Q 기저대역 신호들을 제공한다. 상향 변환기(840)는 I 및 Q 기저대역 신호들을 수신하여 송신(TX) LO 발생기(872)로부터의 복소 송신 LO 신호에 의해 상향 변환하여 상향 변환된 신호를 제공한다. 필터(842)는 상향 변환된 신호를 필터링하여, 주파수 상향 변환에 의해 발생한 원하지 않는 이미지들을 제거하고 수신 주파수 대역에서 잡음을 제거한다. 전력 증폭기(PA: power amplifier)(844)는 필터(842)로부터의 신호를 증폭하여 원하는 출력 전력 레벨을 획득하고 송신 RF 신호를 제공한다. 송신 RF 신호는 듀플렉서 또는 스위치(846)로 라우팅되어 안테나(848)를 통해 전송된다.
수신 경로에서, 안테나(848)는 기지국들 및/또는 다른 송신기국들에 의해 전송된 신호들을 수신하여 수신된 무선 주파수(RF) 신호를 제공하고, 이 신호는 듀플렉서 또는 스위치(846)로 라우팅되어 저잡음 증폭기(LNA: low noise amplifier)(852)에 제공된다. 수신된 RF 신호는 LNA(852)에 의해 증폭되고 필터(854)에 의해 필터링되어 입력 RF 신호를 획득한다. 하향 변환기(860)는 입력 RF 신호를 수신(RX) LO 발생기(882)로부터의 복소 수신 LO 신호에 의해 하향 변환하여 I 및 Q 기저대역 신호들을 제공한다. I 및 Q 기저대역 신호들은 증폭기(862a, 862b)에 의해 증폭되고 저역 통과 필터들(864a, 864b)에 의해 추가 필터링되어 I 및 Q 아날로그 입력 신호들을 획득하고, 이는 데이터 프로세서(810)에 제공된다.
TX 주파수 합성기(870)는 데이터 프로세서(810)로부터 제어 정보(예를 들어, 원하는 송신 주파수에 대한 정수부(L), 소수부(K) 및 정수 분주비(M))를 수신하여 원하는 송신 주파수의 제 1 출력 신호를 생성한다. 주파수 합성기(870)는 도 3의 주파수 합성기(200), 도 6의 주파수 합성기(202) 또는 다수의 루프를 갖는 다른 어떤 주파수 합성기로 구현될 수 있다. LO 발생기(872)는 제 1 출력 신호에 기반한 주파수 상향 변환에 사용되는 복소 송신 LO 신호를 생성한다.
RX 주파수 합성기(880)는 데이터 프로세서(810)로부터 제어 정보(예를 들어, 원하는 수신 주파수에 대한 정수부(L), 소수부(K) 및 정수 분주비(M))를 수신하여 원하는 수신 주파수의 제 2 출력 신호를 생성한다. 주파수 합성기(880)는 도 3의 주파수 합성기(200), 도 6의 주파수 합성기(202) 또는 다수의 루프를 갖는 다른 어떤 주파수 합성기로 구현될 수 있다. LO 발생기(882)는 제 2 출력 신호에 기반한 주파수 하향 변환에 사용되는 복소 수신 LO 신호를 생성한다.
도 8은 예시적인 트랜시버 설계를 나타낸다. 일반적으로, 송신기 및 수신기에서의 신호들의 조정(conditioning)은 증폭기, 필터, 상향 변환기, 하향 변환기 등의 하나 이상의 스테이지들에 의해 수행될 수 있다. 이러한 회로 블록들은 도 8에 나타낸 구성과 다르게 배치될 수도 있다. 더욱이, 도 8에 도시하지 않은 다른 회로 블록들이 송신기 및 수신기에서 신호들을 조정하는데 사용될 수도 있다. 또한, 도 8의 어떤 회로 블록들은 생략될 수도 있다. 트랜시버(820)의 전부 또는 일부는 하나 이상의 아날로그 집적 회로(IC)들, RF IC(RFIC)들, 합성 신호 IC들 등에 구현될 수 있다.
여기서 설명한 다수의 루프를 갖는 주파수 합성기는 IC, 아날로그 IC, RFIC, 합성 신호 IC, 주문형 집적 회로(ASIC: application specific integrated circuit), 인쇄 회로 기판(PCB: printed circuit board), 전자 디바이스 등에 구현될 수 있다. 주파수 합성기는 또한 상보형 금속 산화물 반도체(CMOS: complementary metal oxide semiconductor), N-채널 MOS(NMOS), P-채널 MOS(PMOS), 바이폴라 접합 트랜지스터(BJT: bipolar junction transistor), 바이폴라-CMOS(BiCMOS), 실리콘 게르마늄(SiGe), 비화갈륨(GaAs) 등과 같은 다양한 IC 프로세스 기술들로 제조될 수 있다.
여기서 설명한 주파수 합성기를 구현하는 장치는 독립형 디바이스일 수도 있고 또는 더 큰 디바이스의 부품일 수도 있다. 디바이스는 (ⅰ) 독립형 IC, (ⅱ) 데이터 및/또는 명령들을 저장하기 위한 메모리 IC들을 포함할 수 있는 하나 이상의 IC들의 세트, (ⅲ) RF 수신기(RFR)나 RF 송신기/수신기(RTR)와 같은 RFIC, (ⅳ) 이동국 모뎀(MSM: mobile station modem)과 같은 ASIC, (ⅴ) 다른 디바이스들 내에 임베드될 수 있는 모듈, (ⅵ) 수신기, 셀룰러폰, 무선 디바이스, 핸드셋 또는 모바일 유닛, (ⅶ) 등등일 수도 있다.
하나 이상의 예시적인 설계들에서, 설명한 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 소프트웨어로 구현된다면, 이 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령들이나 코드로서 저장될 수도 있고 이들을 통해 전송될 수도 있다. 컴퓨터 판독 가능 매체는 컴퓨터 저장 매체 및 한 장소에서 다른 장소로 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 통신 매체를 모두 포함한다. 저장 매체는 컴퓨터에 의해 액세스 가능한 임의의 물리적 매체들일 수 있다. 한정이 아닌 예시로, 이러한 컴퓨터 판독 가능 매체들은 RAM, ROM, EEPROM, CD-ROM이나 다른 광 디스크 저장소, 자기 디스크 저장소 또는 다른 자기 저장 디바이스들, 또는 명령들이나 데이터 구조들의 형태로 원하는 프로그램 코드를 운반 또는 저장하는데 사용될 수 있으며 컴퓨터에 의해 액세스 가능한 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터 판독 가능 매체로 적절히 지칭된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 꼬임 쌍선, 디지털 가입자 회선(DSL: digital subscriber line), 또는 적외선, 라디오 및 초고주파와 같은 무선 기술을 이용하여 웹사이트, 서버 또는 다른 원격 소스로부터 전송된다면, 동축 케이블, 광섬유 케이블, 꼬임 쌍선, DSL, 또는 적외선, 라디오 및 초고주파와 같은 무선 기술들이 전송 매체의 정의에 포함된다. 여기서 사용된 것과 같은 디스크(disk 및 disc)는 콤팩트 디스크(CD: compact disc), 레이저 디스크, 광 디스크, 디지털 다목적 디스크(DVD: digital versatile disc), 플로피디스크 및 블루레이 디스크를 포함하며, 디스크(disk)들은 보통 데이터를 자기적으로 재생하는 반면, 디스크(disc)들은 데이터를 레이저에 의해 광학적으로 재생한다. 상기의 조합들 또한 컴퓨터 판독 가능 매체의 범위 내에 포함되어야 한다.
본 개시의 상기 설명은 어떠한 당업자도 본 개시를 제작 또는 사용할 수 있도록 제공된다. 이 개시에 대한 다양한 변형이 당업자들에게 쉽게 명백할 것이며, 본원에 정의된 일반 원리들은 개시의 범위를 벗어나지 않으면서 다른 변형들에 적용될 수 있다. 따라서 본 개시는 여기서 설명한 예시들 및 설계들로 한정되는 것이 아니라 본원에 개시된 원리들 및 신규한 특징들에 부합하는 가장 넓은 범위에 따르는 것이다.

Claims (33)

  1. 출력 주파수의 출력 신호를 생성하기 위한 장치로서,
    주파수 합성기를 포함하며, 상기 주파수 합성기는,
    기준 주파수의 기준 신호를 수신하고
    미세 단계들로 조정 가능한 제 1 주파수의 미세 조정 신호를 생성하도록 동작 ― 상기 제 1 주파수는 비-정수비(non-integer ratio)로 상기 기준 주파수를 곱함으로써 결정됨 ― 하는 미세 조정 루프; 및
    상기 미세 조정 루프에 연결되며:
    상기 기준 신호를 수신하고;
    상기 출력 주파수의 상기 출력 신호를 생성하도록 동작하는 대략(coarse) 조정 루프를 포함하며,
    상기 출력 주파수는 상기 제 1 주파수 및 제 2 주파수에 기초하여 결정되고, 상기 제 2 주파수는 대략적인 단계들로 조정 가능하고,
    상기 대략 조정 루프는 상기 제 2 주파수로 대략 조정 신호를 생성하도록 동작가능한 믹서(mixer)를 포함하고,
    상기 대략 조정 신호는 상기 출력 주파수 및 상기 제 1 주파수 사이의 차이에 대응하는 제 1 측파대(sideband)를 가지고,
    상기 대략 조정 신호는 상기 출력 주파수 및 상기 제 1 주파수의 합에 대응하는 제 2 측파대를 가지는,
    장치.
  2. 제 1 항에 있어서,
    상기 믹서는 상기 출력 신호 및 상기 미세 조정 신호를 수신하도록 추가적으로 동작가능한,
    장치.
  3. 제 2 항에 있어서,
    상기 대략 조정 신호는 상기 출력 신호 및 상기 미세 조정 신호에 기초하여 생성되는,
    장치.
  4. 제 1 항에 있어서,
    상기 대략 조정 루프는,
    상기 대략 조정 신호를 주파수 분할하고 상기 기준 주파수의 피드백 신호를 제공하도록 동작하는 디바이더(divider);
    상기 기준 신호 및 상기 피드백 신호를 수신하고 에러 신호를 제공하도록 동작하는 위상-주파수 검출기;
    상기 에러 신호를 수신하고 전류 신호를 제공하도록 동작하는 충전 펌프;
    상기 전류 신호를 필터링하고 제어 신호를 제공하도록 동작하는 루프 필터; 및
    상기 제어 신호를 수신하고 상기 출력 신호를 제공하도록 동작하는 전압 제어 오실레이터(VCO: 전압 제어 oscillator)를 더 포함하는,
    장치.
  5. 제 4 항에 있어서,
    상기 디바이더는 상기 대략 조정 신호를 정수비로 주파수 분할하도록 동작하는,
    장치.
  6. 제 4 항에 있어서,
    상기 디바이더는 상기 대략 조정 신호를 정수비 또는 중간 비-정수비(mid non-integer ratio)로 주파수 분할하도록 동작하는,
    장치.
  7. 제 1 항에 있어서,
    상기 대략 조정 루프는 상기 출력 신호를 정수비로 주파수 분할하고 디바이더 출력 신호를 제공하도록 동작하는 디바이더를 더 포함하는,
    장치.
  8. 제 1 항에 있어서,
    상기 미세 조정 루프는 상기 미세 조정 신호를 생성하도록 동작하는 링 오실레이터(ring oscillator)를 포함하는,
    장치.
  9. 제 1 항에 있어서,
    상기 미세 조정 루프는,
    상기 미세 조정 신호를 비-정수비로 주파수 분할하고 피드백 신호를 제공하도록 동작하는 멀티-모듈러스 디바이더;
    소수 부분 입력(fractional portion input)에 기초하여 비트 시퀀스를 생성하도록 동작하는 델타-시그마(delta-sigma) 변조기; 및
    상기 비-정수 비를 생성하기 위해 정수 부분 입력과 상기 비트 시퀀스를 합산하도록 동작하는 합산기를 포함하는,
    장치.
  10. 제 9 항에 있어서,
    상기 델타-시그마 변조기는 위상 변조 신호 또는 주파수 변조 신호를 수신하도록 동작하는,
    장치.
  11. 제 1 항에 있어서,
    상기 미세 조정 루프의 폐루프 대역폭이 상기 대략 조정 루프의 폐루프 대역폭보다 적어도 2의 인수(factor)만큼 더 넓은,
    장치.
  12. 제 1 항에 있어서,
    상기 대략적인 단계들은 상기 기준 주파수의 정수배들을 포함하는,
    장치.
  13. 제 1 항에 있어서,
    상기 미세 단계들은 상기 기준 주파수의 일부(fraction)에 대응하는 특정한 단계 크기의 정수배들을 포함하는,
    장치.
  14. 장치로서,
    기준 주파수의 제 1 기준 신호 및 제 2 기준 주파수의 제 2 기준 신호를 수신하고― 상기 제 1 기준 주파수는 상기 제 2 기준 주파수 보다 낮음 ―;
    출력 주파수의 출력 신호를 생성하고 ― 상기 출력 주파수는 제 1 주파수 및 제 2 주파수에 의해 결정됨 ―;
    정수 부분 및 소수 부분을 포함하는 비-정수 비로 상기 제 1 기준 주파수를 곱함으로써 결정되는 상기 제 1 주파수의 미세 조정 신호를 생성하고; 그리고
    상기 출력 신호와 상기 미세 조정 신호에 기초하여 상기 제 2 주파수의 대략 조정 신호를 생성하도록 동작하는 주파수 합성기를 포함하며,
    상기 제 2 주파수는 상기 제 2 기준 주파수의 정수배이고,
    상기 대략 조정 신호는 상기 출력 주파수 및 상기 제 1 주파수 사이의 차이에 대응하는 제 1 측파대를 가지고,
    상기 대략 조정 신호는 상기 출력 주파수 및 상기 제 1 주파수의 합에 대응하는 제 2 측파대를 가지는,
    장치.
  15. 제 14 항에 있어서,
    상기 제 1 주파수는 상기 제 1 기준 주파수의 일부에 대응하는 특정한 단계 크기의 정수배들로 조정 가능하며,
    상기 제 2 주파수는 상기 제 2 기준 주파수의 정수배들로 조정 가능한,
    장치.
  16. 제 14 항에 있어서,
    상기 주파수 합성기는,
    상기 출력 신호 및 상기 미세 조정 신호를 수신하고 상기 대략 조정 신호를 제공하도록 동작하는 믹서를 포함하는,
    장치.
  17. 제 14 항에 있어서,
    상기 주파수 합성기는 상기 제 1 기준 신호에 기초하여 상기 미세 조정 신호를 생성하도록 추가 동작하는,
    장치.
  18. 무선 디바이스로서,
    기준 주파수의 기준 신호에 기초하여 제 1 주파수의 미세 조정 신호를 생성하고 ― 상기 제 1 주파수는 비-정수 비로 상기 기준 주파수를 곱함으로써 결정됨 ―;
    상기 제 1 주파수 및 제 2 주파수에 기초하여 출력 주파수의 출력 신호를 생성하고 ― 상기 제 1 주파수는 미세 단계들로 조정 가능하고, 상기 제 2 주파수는 대략적인 단계들로 조정 가능함 ―;
    상기 출력 신호 및 상기 미세 조정 신호에 기초하여 상기 제 2 주파수의 대략 조정 신호를 생성 ― 상기 대략 조정 신호는 상기 출력 주파수 및 상기 제 1 주파수 사이의 차이에 대응하는 제 1 측파대를 가지고,
    상기 대략 조정 신호는 상기 출력 주파수 및 상기 제 1 주파수의 합에 대응하는 제 2 측파대를 가짐 ― 하도록 동작가능한 주파수 합성기;
    상기 주파수 합성기에 연결되며, 상기 출력 신호를 수신하고 LO 신호를 생성하도록 동작하는 로컬 오실레이터(LO: local oscillator) 발생기;
    상기 LO 발생기에 연결되며, 상기 LO 신호에 의해 입력 신호를 주파수 변환하여 주파수 변환된 신호를 제공하도록 동작하는 주파수 변환기; 및
    상기 주파수 변환기에 동작 가능하게 연결되는 안테나를 포함하는,
    무선 디바이스.
  19. 제 18 항에 있어서,
    상기 주파수 변환기는 상기 LO 신호에 의해 입력 무선 주파수(RF: radio frequency) 신호를 주파수 하향 변환하여 하향 변환된 신호를 제공하도록 동작하는 하향 변환기를 포함하는,
    무선 디바이스.
  20. 제 18 항에 있어서,
    상기 주파수 변환기는 상기 LO 신호에 의해 입력 기저대역 신호를 주파수 상향 변환하여 상향 변환된 신호를 제공하도록 동작하는 상향 변환기를 포함하는,
    무선 디바이스.
  21. 제 18 항에 있어서,
    상기 주파수 합성기에 상기 제 1 주파수에 대한 제 1 정수비 및 상기 비-정수비를 제공하고 상기 제 2 주파수에 대한 제 2 정수비를 제공하도록 동작하는 프로세서를 더 포함하는,
    무선 디바이스.
  22. 방법으로서,
    주파수 합성기에서, 기준 주파수의 기준 신호에 기초하여 제 1 주파수의 미세 조정 신호를 생성하는 단계 ― 상기 제 1 주파수는 비-정수비(non-integer ratio)로 상기 기준 주파수를 곱함으로써 결정되고, 상기 제 1 주파수는 미세 단계들로 조정가능함 ―
    상기 미세 조정 신호와 상기 기준 신호에 기초하여 출력 주파수의 출력 신호를 생성하는 단계 ― 상기 출력 주파수는 상기 제 1 주파수 및 제 2 주파수에 기초하여 결정되고, 상기 제 2 주파수는 대략적인 단계들로 조정가능함 ―; 및
    상기 출력 신호 및 상기 미세 조정 신호에 기초하여 상기 제 2 주파수의 대략 조정 신호를 생성하는 단계 ― 상기 대략 조정 신호는 상기 출력 주파수 및 상기 제 1 주파수 사이의 차이에 대응하는 제 1 측파대를 가지고, 상기 대략 조정 신호는 상기 출력 주파수 및 상기 제 1 주파수의 합에 대응하는 제 2 측파대를 가짐 ― 를 포함하는, 방법.
  23. 제 22 항에 있어서,
    상기 출력 신호를 생성하는 단계는,
    상기 기준 주파수의 피드백 신호를 획득하도록 상기 대략 조정 신호를 주파수 분할하는 단계;
    상기 기준 신호 및 상기 피드백 신호에 기초하여 에러 신호를 생성하는 단계; 및
    상기 출력 신호의 상기 출력 주파수를 조정하기 위한 제어 신호를 획득하도록 상기 에러 신호를 필터링하는 단계를 더 포함하는,
    방법.
  24. 제 23 항에 있어서,
    대략 조정 신호를 분할하는 단계는 상기 대략 조정 신호를 정수비로 주파수 분할하는 단계를 포함하는
    방법.
  25. 제 22 항에 있어서,
    상기 출력 신호를 생성하는 단계는 디바이더 출력 신호를 획득하도록 상기 출력 신호를 정수비로 주파수 분할하는 단계를 더 포함하며, 상기 대략 조정 신호는 상기 디바이더 출력 신호 및 상기 미세 조정 신호에 기초하여 생성되는,
    방법.
  26. 제 22 항에 있어서,
    상기 미세 조정 신호를 생성하는 단계는,
    피드백 신호를 획득하도록 상기 미세 조정 신호를 상기 비-정수비로 주파수 분할하는 단계를 포함하는,
    방법.
  27. 제 22 항에 있어서,
    상기 출력 신호를 생성하는 단계는 제 1 폐루프 대역폭을 갖는 대략 조정 루프에 의해 상기 출력 신호를 생성하는 단계를 포함하고,
    상기 미세 조정 신호를 생성하는 단계는 상기 제 1 폐루프 대역폭보다 적어도 2의 인수만큼 더 넓은 제 2 폐루프 대역폭을 갖는 미세 조정 루프에 의해 상기 미세 조정 신호를 생성하는 단계를 포함하는,
    방법.
  28. 장치로서,
    기준 주파수의 기준 신호에 기초하여 제 1 주파수의 미세 조정 신호를 생성하기 위한 수단 ― 상기 제 1 주파수는 비-정수비(non-integer ratio)로 상기 기준 주파수를 곱함으로써 결정되고, 상기 제 1 주파수는 미세 단계들로 조정가능함 ―
    상기 미세 조정 신호와 상기 기준 신호에 기초하여 출력 주파수의 출력 신호를 생성하기 위한 수단 ― 상기 출력 주파수는 상기 제 1 주파수 및 제 2 주파수에 기초하여 결정되고, 상기 제 2 주파수는 대략적인 단계들로 조정가능하며, 상기 제 2 주파수는 상기 기준 주파수의 정수배임 ―; 및
    상기 출력 신호 및 상기 미세 조정 신호에 기초하여 상기 제 2 주파수의 대략 조정 신호를 생성하기 위한 수단 ― 상기 대략 조정 신호는 상기 출력 주파수 및 상기 제 1 주파수 사이의 차이에 대응하는 제 1 측파대를 가지고, 상기 대략 조정 신호는 상기 출력 주파수 및 상기 제 1 주파수의 합에 대응하는 제 2 측파대를 가짐 ― 을 포함하는, 주파수 합성기를 포함하는,
    장치.
  29. 제 28 항에 있어서,
    상기 출력 신호를 생성하기 위한 수단은,
    상기 기준 주파수의 피드백 신호를 획득하도록 상기 대략 조정 신호를 주파수 분할하기 위한 수단;
    상기 기준 신호 및 상기 피드백 신호에 기초하여 에러 신호를 생성하기 위한 수단; 및
    상기 출력 신호의 상기 출력 주파수를 조정하기 위한 제어 신호를 획득하도록 상기 에러 신호를 필터링하기 위한 수단을 더 포함하는,
    장치.
  30. 제 28 항에 있어서,
    상기 미세 조정 신호를 생성하기 위한 수단은,
    피드백 신호를 획득하도록 상기 미세 조정 신호를 상기 비-정수비로 주파수 분할하기 위한 수단을 포함하는,
    장치.
  31. 적어도 하나의 컴퓨터로 하여금, 제 1 기준 주파수의 제 1 기준 신호 및 제 2 기준 주파수의 제 2 기준 신호를 수신하게 하도록 하기 위한 코드 ― 상기 제 1 기준 주파수는 상기 제 2 기준 주파수 보다 낮음 ―;
    상기 적어도 하나의 컴퓨터로 하여금, 상기 제 1 기준 주파수의 상기 제 1 기준 신호에 기초하여 제 1 주파수의 미세 조정 신호를 생성하기 위해 제 1 제어를 제공하게 하도록 하기 위한 코드 ― 상기 제 1 주파수는 상기 제 1 기준 주파수를 비-정수 비로 곱함으로써 결정되고, 델타-시그마 변조기는 소수 부분 입력에 기초하여 비트 시퀀스를 생성하고, 합산기는 상기 비-정수 비를 생성하기 위해 정수 부분 입력과 상기 비트 시퀀스를 합산하고, 상기 제 1 주파수는 미세 단계들로 조정가능하고, 상기 미세 단계들은 상기 소수 부분 입력에 포함된 다수의 비트들에 적어도 부분적으로 기초하는 단계 크기의 정수 배들에 대응함 ―;
    상기 적어도 하나의 컴퓨터로 하여금, 상기 제 1 주파수 및 제 2 주파수에 기초하여 결정되는 출력 주파수의 출력 신호를 생성하기 위해 제 2 제어를 제공하게 하도록 하기 위한 코드 ― 상기 제 2 주파수는 대략적인 단계들에서 조정가능함 ―;
    상기 적어도 하나의 컴퓨터로 하여금, 상기 출력 신호 및 상기 미세 조정 신호에 기초하여 상기 제 2 주파수의 대략 조정 신호를 생성하기 위해 제 3 제어를 제공하게 하도록 하기 위한 코드 ― 상기 제 2 주파수는 상기 제 2 기준 주파수의 정수배이고, 상기 대략 조정 신호는 상기 출력 주파수 및 상기 제 1 주파수 사이의 차이에 대응하는 제 1 측파대를 가지고, 상기 대략 조정 신호는 상기 출력 주파수 및 상기 제 1 주파수의 합에 대응하는 제 2 측파대를 가짐 ― 를 포함하는,
    컴퓨터 판독 가능 매체.
  32. 삭제
  33. 삭제
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8044742B2 (en) 2009-03-11 2011-10-25 Qualcomm Incorporated Wideband phase modulator
US8588720B2 (en) * 2009-12-15 2013-11-19 Qualcomm Incorproated Signal decimation techniques
JP5121905B2 (ja) * 2010-09-13 2013-01-16 株式会社東芝 位相同期回路および無線受信装置
US8391803B2 (en) 2010-12-23 2013-03-05 Intel Corporation Device, system and method of configurable frequency signal generation
EP2659590B1 (en) * 2010-12-31 2016-12-07 Greenpeak Technologies B.V. Transceiver with sub-sampling based frequency synthesizer
US8653869B2 (en) * 2011-10-20 2014-02-18 Media Tek Singapore Pte. Ltd. Segmented fractional-N PLL
US8666012B2 (en) 2011-10-20 2014-03-04 Broadcom Corporation Operating a frequency synthesizer
US9000858B2 (en) 2012-04-25 2015-04-07 Qualcomm Incorporated Ultra-wide band frequency modulator
RU2490788C1 (ru) * 2012-09-06 2013-08-20 Олег Фёдорович Меньших Система автоматической подстройки частоты рассредоточенных лазеров
CN102931984B (zh) * 2012-09-26 2014-11-19 成都嘉纳海威科技有限责任公司 一种用于毫米波超宽带频率合成器
US9035682B2 (en) 2012-12-29 2015-05-19 Motorola Solutions, Inc. Method and apparatus for single port modulation using a fractional-N modulator
CN103580686B (zh) * 2013-10-29 2016-07-06 中国电子科技集团公司第四十一研究所 用于宽带高性能频率合成器的振荡器预调谐电路及方法
US9407060B2 (en) 2014-05-07 2016-08-02 Honeywell International Inc. Mutually-referenced optical frequency combs
US9407373B2 (en) * 2014-05-07 2016-08-02 Honeywell International Inc. Optical synthesizer tuning using fine and coarse optical frequency combs
US9590590B2 (en) * 2014-11-10 2017-03-07 Analog Devices Global Delta-sigma modulator having transconductor network for dynamically tuning loop filter coefficients
US9484936B2 (en) * 2015-02-25 2016-11-01 Freescale Semiconductor, Inc. Phase locked loop having fractional VCO modulation
ES2719545T3 (es) * 2015-04-15 2019-07-11 Mitsubishi Electric Corp Sintetizador
US9705511B2 (en) * 2015-06-18 2017-07-11 Yekutiel Josefsberg Ultra low phase noise frequency synthesizer
US9954705B2 (en) * 2015-12-28 2018-04-24 Texas Instruments Incorporated Phase noise improvement techniques for wideband fractional-N synthesizers
JP6329196B2 (ja) * 2016-03-22 2018-05-23 アンリツ株式会社 発振回路及び発振方法
US9979408B2 (en) 2016-05-05 2018-05-22 Analog Devices, Inc. Apparatus and methods for phase synchronization of phase-locked loops
KR102516357B1 (ko) 2016-08-09 2023-03-31 삼성전자주식회사 외부 신호에 응답하여 발진기의 주파수를 보정하는 장치 및 방법
US10523214B1 (en) * 2017-04-28 2019-12-31 Hqphotonics Inc. Stabilized microwave-frequency source
US10291386B2 (en) * 2017-09-29 2019-05-14 Cavium, Llc Serializer/deserializer (SerDes) lanes with lane-by-lane datarate independence
GB2567463B (en) * 2017-10-12 2022-08-24 Communications Audit Uk Ltd Phase locked loop circuit
US11082051B2 (en) 2018-05-11 2021-08-03 Analog Devices Global Unlimited Company Apparatus and methods for timing offset compensation in frequency synthesizers
US10205457B1 (en) 2018-06-01 2019-02-12 Yekutiel Josefsberg RADAR target detection system for autonomous vehicles with ultra lowphase noise frequency synthesizer
US10404261B1 (en) 2018-06-01 2019-09-03 Yekutiel Josefsberg Radar target detection system for autonomous vehicles with ultra low phase noise frequency synthesizer
CN108712171B (zh) * 2018-08-13 2024-02-02 成都能通科技股份有限公司 一种多次内插混频环的频率合成电路及其实现方法
US20200195262A1 (en) * 2018-12-12 2020-06-18 Industrial Technology Research Institute Frequency synthesizer and method thereof
CN109756225A (zh) * 2018-12-27 2019-05-14 复旦大学 一种应用于多模式毫米波通信的频率综合器
US10693569B1 (en) * 2019-03-08 2020-06-23 Rohde & Schwarz Gmbh & Co. Kg Method of providing a phase reference, method for establishing known phase relationships as well as phase reference system
CN109981100A (zh) * 2019-03-08 2019-07-05 电子科技大学 一种嵌入混频器的低相位噪声锁相环结构
KR20230079723A (ko) * 2021-11-29 2023-06-07 삼성전자주식회사 위상 쉬프터를 포함하는 분수 분주기 및 이를 포함하는 분수 분주형 위상 고정 루프
US11990913B2 (en) * 2022-09-22 2024-05-21 Apple Inc. Systems and methods for providing a delay-locked loop with coarse tuning technique

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060170505A1 (en) * 2005-01-31 2006-08-03 Rf Micro Devices, Inc. Fractional-n offset phase locked loop

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL163396C (nl) * 1974-04-22 1980-08-15 Philips Nv Meerkanaalgenerator.
US4114110A (en) * 1977-12-01 1978-09-12 The United States Of America As Represented By The Secretary Of The Army Frequency synthesizer
US4912432A (en) * 1989-04-17 1990-03-27 Raytheon Company Plural feedback loop digital frequency synthesizer
JPH0374930A (ja) * 1989-08-15 1991-03-29 Sony Corp 位相制御型発振装置
JPH03171822A (ja) * 1989-11-29 1991-07-25 Fujitsu Ltd 周波数シンセサイザ
JPH03270512A (ja) * 1990-03-20 1991-12-02 Fujitsu Ltd 周波数シンセサイザ
US5128633A (en) * 1991-07-08 1992-07-07 Motorola, Inc. Multi-loop synthesizer
US5267182A (en) * 1991-12-31 1993-11-30 Wilke William G Diophantine synthesizer
US5422604A (en) * 1993-12-07 1995-06-06 Nec Corporation Local oscillation frequency synthesizer for vibration suppression in the vicinity of a frequency converging value
JPH0865159A (ja) * 1994-08-17 1996-03-08 Nippon Telegr & Teleph Corp <Ntt> 周波数シンセサイザ
US5535432A (en) * 1994-09-14 1996-07-09 Ericsson Ge Mobile Communications Inc. Dual-mode satellite/cellular phone with a frequency synthesizer
US6366620B1 (en) * 1994-12-13 2002-04-02 Hughes Electronics Corporation VSAT system
JPH08307255A (ja) * 1995-05-11 1996-11-22 Nec Corp 位相同期発振器
US5717730A (en) * 1995-12-22 1998-02-10 Microtune, Inc. Multiple monolithic phase locked loops
US5856766A (en) * 1997-06-30 1999-01-05 Motorola Inc. Communication device with a frequency compensating synthesizer and method of providing same
GB2354383A (en) * 1999-09-17 2001-03-21 Sony Uk Ltd Dual loop phase-locked loop
US6977556B1 (en) * 2000-05-25 2005-12-20 Broadband Innovations, Inc. Rational frequency synthesizers
JP2002016494A (ja) * 2000-06-28 2002-01-18 Ando Electric Co Ltd 位相同期ループ回路
US7072633B2 (en) 2002-05-31 2006-07-04 Broadcom Corporation Double-conversion television tuner using a Delta-Sigma Fractional-N PLL
US20030190903A1 (en) * 2002-07-22 2003-10-09 Envara Ltd. Zero-loss front end for wireless communication
JP2004104228A (ja) * 2002-09-05 2004-04-02 Matsushita Electric Ind Co Ltd 信号処理装置および信号処理方法、デルタ・シグマ変調型分数分周ｐｌｌ周波数シンセサイザ、無線通信機器、デルタ・シグマ変調型ｄ／ａ変換器
US7024171B2 (en) * 2003-02-25 2006-04-04 Icom America, Incorporated Fractional-N frequency synthesizer with cascaded sigma-delta converters
US7349514B2 (en) * 2003-04-01 2008-03-25 Seiko Epson Corporation Frequency/phase locked loop clock synthesizer using an all digital frequency detector and an analog phase detector
JP4691024B2 (ja) * 2003-05-02 2011-06-01 シリコン・ラボラトリーズ・インコーポレーテツド 低ジッタ２ループフラクショナルｎ合成器のための方法および装置
JP2006033414A (ja) * 2004-07-16 2006-02-02 Yokogawa Electric Corp 位相同期回路
JP4421467B2 (ja) * 2004-12-24 2010-02-24 パナソニック株式会社 位相同期回路
US7324789B2 (en) * 2005-01-20 2008-01-29 Broadcom Corporation PLL frequency synthesizer architecture for low phase noise and reference spurs
JP4464346B2 (ja) * 2005-11-08 2010-05-19 日本放送協会 Ｐｌｌ周波数シンセサイザ
US7379522B2 (en) * 2006-01-11 2008-05-27 Qualcomm Incorporated Configurable multi-modulus frequency divider for multi-mode mobile communication devices
JP2007221773A (ja) * 2006-01-19 2007-08-30 Matsushita Electric Ind Co Ltd Ｐｌｌ変調回路、無線送信装置及び無線通信装置
US7518455B2 (en) * 2006-07-28 2009-04-14 Mstar Semiconductor, Inc. Delta-sigma modulated fractional-N PLL frequency synthesizer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060170505A1 (en) * 2005-01-31 2006-08-03 Rf Micro Devices, Inc. Fractional-n offset phase locked loop

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