JPH03270512A - 周波数シンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目　次〕 概要 産業上の利用分野 従来の技術（第５図、第６図） 発明が解決しようとする課題（第７図）課題を解決する
ための手段（第１図） 作用 実施例（第２図〜第４図） 発明の効果 〔概　要〕 広い周波数範囲にわたる信号を出力する周波数シンセサ
イザに関し、 出力信号の周波数間隔を小さくした場合に、ループ帯域
内の位相雑音特性およびスプリアス特性を共に改善する
ことを目的とし、 それぞれ所定の比較周波数ＦＲ１、Ｆ’＊ｚの信号を取
り込み、それぞれ対応する周波数間隔で発振周波数を制
御する第一の位相同期ループ回路および第二の位相同期
ループ回路を備え、各位相同期ループ回路の出力を混合
し、所定の周波数間隔で所定の出力周波数Ｆ０□の信号
を出力する周波数シンセサイザにおいて、各位相同期ル
ープ回路の比較周波数ＦＲ１およびＦ、を互いに因数の
関係にない値に設定し、各位相同期ループ回路の分周数
Ｎ、、Ｎ２を、比較周波数ＦＲ１とＦｌｉｔとの最大公
約数の周波数間隔で出力周波数Ｆ。６ｔを可変する所定
の組み合わせに応じた値に設定する。

〔産業上の利用分野〕 本発明は、広い周波数範囲にわたる信号を出力する周波
数シンセサイザに関する。

衛星通信の分野では、例えば５００ＭＨｚの広帯域を複
数のチャネルに分割して使用しているが、近年大容量伝
送のためにチャネル数の増加が求められている。したが
って、出力周波数間隔が細かく設定でき、かつ低雑音の
信号源が要求されている。

〔従来の技術〕

第５図は、位相同期ループ（ＰＬＬ）回路を用いた従来
の周波数シンセサイザの構成を示すブロック図である。

図において、位相比較器５１は２人力の位相あるいは周
波数差を検出し、その位相差を積分して直流を得るため
のループフィルタ（ＬＦ）５３を介して、電圧制御発振
器（ＶＣＯ）５５の発振周波数を制御する。電圧制御発
振器５５の出力は、周波数シンセサイザの出力として取
り出されるとともに、可変分周器（１／Ｎ）５７を介し
て位相比較器５１の一方の入力に取り込まれる。また、
位相比較器５１の他方の入力には、基準周波数信号ＲＥ
Ｆが比較周波数Ｆｌｌの信号として取り込まれる。

ここで、出力周波数Ｆ。ａｔは、比較周波数Ｆｍ、分周
数Ｎとすると、ループが完全にロックしたときにはＦ。

ａｔ＝ＦＲ１・Ｎの関係をもち、周波数シンセサイザは
、この分周数Ｎに応じた出力周波数Ｆ　ｏｕＬを発生す
る構成である。したがって、例えば出力周波数間隔を１
２５ｋｌ（ｚにする場合には、比較周波数Ｆｍｌを１２
５ｋＨｚにする必要がある。

ところで、ＰＬＬ回路では、位相雑音とともに近接チャ
ネルのスプリアスが問題となる。なお、位相雑音は、Ｐ
ＬＬ回路の自然角周波数ω７の内側と外側でその性格が
異なり、ωゎの内側では位相比較器のノイズフロアＰａ
ｒがＰＬＬ回路によって逓倍された雑音が主であり、こ
の出力位相雑音Ｐ７は、 Ｐ　−＝　Ｐ　ｆｌｒ　＋　２０　ＬｏｇＮ　　（ｄＢ
ｃ／Ｈｚ）　　　　−（１）で表すことができる。さら
に、分周数Ｎによる雑音劣化量Ｐ２は、 Ｐｒ　＝２０　ｔｏｇＮ　（ｄＢ）　　　　　　　　　
　＝（２）であり、ともにＮが大きくなるとループ帯域
内の雑音特性が劣化することがわかる。

ここで、出力周波数Ｆｏｕｔ＝ＩＧＨｚ、比較周波数Ｆ
　Ｒ＝　１２５ｋＨｚ　とすると、分周数Ｎは８０００
　（Ｆｏｔ／Ｆ、）となり、ループ帯域内の雑音劣化Ｉ
Ｐ、は、１Ｂ、ＩＣ＝２０Ｌｏｇ８０００）　ｄＢとな
る。

一方、自然角周波数ω７の外側では、電圧制御発振器（
ＶＣＯ）の雑音が主であるが、ここでは特に問題としな
い。

また、スプリアスは、位相比較器から出力される位相誤
差信号に含まれる比較周波数ＦＩＩＦ！ｉ分がループフ
ィルタにより完全に除去できず、電圧制御発振器の制御
信号にリプルとして残留するために発生する。ここで、
ループフィルタ時定数τ０、τ２、比較周波数Ｆｍの高
調波の次数ｎ、位相誤差信号に残留するパルスのデユー
ティ比り、、、ｖＣＯ変調感度に０、位相比較器利得に
４とすると、スプリアスレベルＰ。は、 となる。なお、スプリアスレベルは基本波（ｎ＝１）が
最大であるので、それに直接関係しない部分をＡとする
と、 と表すことができる。したがって、比較周波数Ｆ。

を小さくすれば、スプリアスレベルは大きくなり信号純
度は低下する。

ここで、スプリアスの発生位置は、キャリア信号から比
較周波数Ｆ８と同じたけ離れたところになるので、Ｆ　
ａ　＝　１２５ｋＨｚとすると、オフキャリア１２５ｋ
Ｈｚにスプリアスが発生する。

一方、ＰＬＬ回路のループフィルタ５３は低域通過特性
をもち、ループ帯域Ｆ７は通常数十ｋ）ｌｚ程度である
。したがって、比較周波数Ｆ、を小さくすることにより
、比較周波数Ｆｍとループ帯域Ｆ７が接近すると、ルー
プフィルタではこのスプリアスが十分に減衰できなくな
る。

一般に、周波数シンセサイザに要求されるスプリアスレ
ベルは、必要とする信号と不要波のレベル比ＣＤ／Ｕ）
で７０〜８０ｄＢｃであり、ループフィルタによるスプ
リアス除去が十分でない場合には、さらに低域通過フィ
ルタを追加する必要がある。

ところが、比較周波数Ｆｍとループ帯域Ｆｆｉが接近し
ていると、追加した低域通過フィルタの位相まわりによ
り、ループの応答に悪影響が表れて位相雑音が悪化する
。

また、Ｆ、＜Ｆ、となった場合には、低域通過フィルタ
を追加しても比較周波数Ｆｍによるスプリアスを減衰さ
せることはできない。すなわち、低域通過フィルタのカ
ットオフ周波数ＦＣをループ帯域Ｆ、より低域にとるこ
とは、ループ応答がカットオフ周波数ＦＣにより決定さ
れることにより、希望するＰＬＬ特性が得られなくなる
ために、比較周波数Ｆｍによるスプリアスの除去は困難
といえる。

このような信号純度の劣化を改善する方法として、第６
図に示すＰＬＬ回路を二重ループにする構成が知られて
いる。

すなわち、第一ループに出力周波数間隔の粗を分担させ
、第二ループに出力周波数間隔の密を分担させて第一ル
ープを補間させるＰＬＬ回路の二重ループを構成するこ
とにより、各分周器の分周数を低減させ雑音特性の改善
を図っている。

第６図において、位相比較器６１１、ループフィルタ（
ＬＦ）６３＋　、ｉｉ電圧制御発振器ＶＣＯ）６５、お
よび可変分周器（１／Ｎｌ　）６７、で構成される第一
ループと、位相比較器６１□、ループフィルタ（ＬＦ）
６３□、電圧制御発振器（ＶＣＯ）６５□および可変分
周器（１／Ｎ！　）６７□で構成される第二ループとを
備え、各電圧制御発振器６５．．６ｊＪ□の出力をミキ
サ６９を介して第一のループの可変分周器６７、に取り
込む構成である。

なお、基準周波数信号ＲＥＦは、第一ループの位相比較
器６１．に比較周波数ＦＲ１を与え、固定分周器（１／
Ｍ）７１を介して第二ループの位相比較器６１．に比較
周波数Ｆ０を与える。

ここで、例えば比較周波数Ｆｍ＋＝２ＭＨｚ、出力周波
数Ｆ。ｕｔ−１〜１．５ＧＨｚ　、出力周波数間隔を１
２５ｋ）ｌｚとするには、第二ループの固定分局器７１
の分周数Ｍを１６として比較周波数Ｆ　＊ｚ＝１２５ｋ
Ｈｚとし、電圧制御発振器６５□の出力周波数Ｆ、（＝
Ｆ、□・Ｎｚ）を８００〜８０２　ＭＨｚ　とする。

周波数シンセサイザの出力周波数Ｆ。ｕｔの周波数間隔
は、第二ループの比較周波数ＦＩＩ２によって決められ
るので、第一ループの周波数間隔は２　ＭＨｚとするこ
とができる。したがって、可変分周器６７１の分周数Ｎ
、は、ξキサロ９の出力周波数ＦｔがＦｏｕｔＦｚとな
るミクスダウン効果により、最大で、 となり、ループ帯域内の雑音劣化量ＰＰＩを５０．１　
（＝　２０Ｌｏｇ３５０）　ｄＢに低減できる。

また、第二ループの可変分周器６７□の分周数Ｎ２は、 となり、ループ帯域内の雑音劣化量ＰＰ２は、７６．１
（＝２０１０ｇ６４００）　ｄＢとなる。

このように、二重ループのＰＬＬ回路により構成される
周波数シンセサイザでは、単一ループの権威に比べて分
周数の低減が可能となり、雑音特性の改善が可能になっ
ている。

〔発明が解決しようとする課題〕

ところで、全体のループ帯域内の雑音劣化量は、各ルー
プの雑音劣化量の和となるが、第二ｌレープの雑音劣化
量ｐ＋”ｚが圧倒的に大きいために、はぼＰ、ｚに支配
される。したがって、第二ループの出力周波数Ｆ８を下
げれば、その分周数Ｎ２を小さくすることができ、延い
ては雑音劣化量Ｐ２□が小さくなって特性改善に寄与す
るところが大となる。

しかし、ミキサ６９で第一ループの出力周波数Ｆ　ｏａ
ｔとミキシングされるために、一方向に下げることはで
きない。

第７図は、えキサロ９の出力周波数Ｆｔの範囲を示す図
である。

なお、ここでは第一ループの出力周波数Ｆ。ｕｔが１〜
１．５ＧＨｚ、第二ループの出力周波数Ｆ２が８００Ｍ
Ｈｚの場合において、対応するミキサ６９の出力周波数
Ｆ、−（＝Ｆ、、Ｌ−Ｆ、）、Ｆ　Ｌ”（＝　Ｆ　６ｕ
ｔ　＋　Ｆ　ｚ）を示す。

第７図（ａ）において、Ｆｌは２００〜７００ＭＨｚ、
　Ｆ　ｔは１８００〜２３００ＭＨｚとなり、各周波数
成分は周波数軸上で重なりを持たないためにフィルタに
より切り分けが可能である。したがって、各周波数成分
に他の周波数成分が干渉することはない。

ところが、第二ループの出力周波数Ｆ２を仮に１　／　
２　（４００ＭＨｚ）とした場合には、分周数Ｎ２は３
２００（＝４００１０．１２５）となり、雑音劣化量Ｐ
Ｐ□は７０．１　（＝　２０１０ｇ３２００）　ｄＢと
なって６ｄＢの改善効果が見込めるが、第７図（ｂ）に
示すように、ＦＬ−は６００〜１００１００Ｏ，Ｆｔ＋
は１４００〜１９００ＭＨｚとなり、第一ループの出力
周波数Ｆ。、ｔ（１〜１．５ＧＨｚ）と周波数軸上で重
なる。

したがって、フィルタでは各周波数成分を切り分けるこ
とができず、第一ループの帰還信号中に出力周波数Ｆ０
°、成分が混入し、ミキサ６９の後段にある可変分周器
６７、の誤動作を招くことになる。また、出力周波数Ｆ
。工、内にもミキサ出力周波数Ｆｔ−５ＦＬ＋の成分が
混入し、除去不能の不要波となる。

一方、第一ループで発生するスプリアスは、比較周波数
ＦＲ１を２　ＭＨｚとしたことによりそのレベルが下が
り、発生位置もオフキャリア２　ＭＨｚとなるために、
単一ループと比較して除去は容易となる。すなわち、ス
プリアスレベルＰ　ｓｂの改善量は、他の条件が同一で
あれば、 ２０ｉ０ｇ（Ｆ　＊／　ＦＲ１）＝２０Ｌｏｇ（０，１
２５／２）　＝　−２４（ｄＢ）となり、二重ループに
することにより２４ｄＢの改善が見込める。

しかし、これは第一ループで発生するスプリアスについ
てのみ言えることであり、第二ループの比較周波数Ｆ８
□は１２５ｋＨｚでなければならないために、第二ルー
プのスプリアスは改善されず、同様に除去は困難になっ
ている。

ところで、第二ループの出力はミキサ６９に入力される
ために、そのスプリアスが十分に除去されていなければ
、ごキサロ９により非常に多くの不要波を発生すること
になり、結果として信号純度の劣化を引き起こすことに
なる。

このように、従来の周波数シンセサイザでは、その周波
数間隔を小さくしようとすると、ループ帯域内の位相雑
音を十分に小さくできないばかりでなく、スプリアスが
十分に抑圧できない問題点が生じていた。

本発明は、出力信号の周波数間隔を小さくする場合に、
ループ帯域内の位相雑音特性およびスプリアス特性の劣
化を回避することができる周波数シンセサイザを提供す
ることを目的とする。

〔課題を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、第一の位相同期ループ回路１１および第二
の位相同期ループ回路１３は、それぞれ所定の比較周波
数ＦＲ１、Ｆ、□の信号を取り込み、それぞれ対応する
周波数間隔で発振周波数を制御する。

第一の位相同期ループ回路１１および第二の位相同期ル
ープ回路１３を備える周波数シンセサイザは、各位相同
期ループ回路の出力を混合し、所定の周波数間隔で所定
の出力周波数Ｆｏｕｔの信号を出力する。

本発明は、各位相同期ループ回路１１．１３の比較周波
数ＦＲ１およびＦ’ｍｚを互いに因数の関係にない値に
設定する。

さらに、各位相同期ループ回路１１．１３の分周数Ｎ＋
　、Ｎｚを、比較周波数ＦＲ１とＦｏとの最大公約数の
周波数間隔で出力周波数Ｆ。ｕｔを可変する所定の組み
合わせに応じた値に設定する。

また、一方の位相同期ループ回路の分周数は、その出力
周波数が少なくとも各位相同期ループ回路１１．１３の
比較周波数ＦＲ１およびＦｌａｔの最小公倍数の可変幅
となる値に設定される。

〔作　用〕

本発明は、各位相同期ループ回路１１、■３の比較周波
数ＦＲ１およびＦＩＩＺを互いに因数の関係にない値に
設定し、さらに分周数Ｎ、、Ｎ、を所定の組み合わせに
応じた値に設定し、各位相同期ループ回路の出力を混合
することにより、比較周波数ＦＲ１とＦＩＩ□との最大
公約数の周波数間隔で、出力周波数Ｆ。ｕｔを可変する
ことができる。

すなわち、従来方式は一方の位相同期ループ回路の比較
周波数に応じた周波数間隔で、出力周波数Ｆ。＋＋Ｌの
周波数間隔が決定されていたが、本発明では、各位相同
期ループ回路１１．１３の比較周波数ＦＲ１、Ｆｉｚの
最大公約数で出力周波数Ｆ。ｕｔの周波数間隔が設定可
能になるので、少なくとも一方の比較周波数を高くする
ことができる。したがって、分周数を小さくすることが
でき、ループ帯域内での雑音特性を改善することができ
る。

なお、一方の位相同期ループ回路の出力周波数は、各位
相同期ループ回路１１．１３の比較周波数ＦＲ１、Ｆ’
ｔｚの最大公倍数の可変幅を有する。

〔実施例〕

二重ループのＰ、ＬＬ回路により構成された周波数シン
セサイザにおいて、各ループの出力を混合するミキサの
出力周波数Ｆ１は、上述したように周波数シンセサイザ
の出力周波数をＦ。ｕＬ、第二ループの出力周波数をＦ
７としたときに、Ｆｔ−＝Ｆａ−Ｆｔ となる。

一方、第一ループの比較周波数がＦＲ１、分周数がＮ３
、第二ループの比較周波数がＦ８□、分周数がＮ２であ
る場合には、 ＦＬ−＝Ｎ、・ＦＲ１ Ｆｚ＝Ｎｚ・ＦＲ２ である。したがって、周波数シンセサイザの出力周波数
Ｆ。、ｔは、 Ｆ、、ｔ　＝Ｆｔ−＋Ｆｔ ＝Ｎ＋　・Ｆ＊＋＋Ｎｚ　・Ｆｔｚ　　　　　−００と
なる。ここで、第一項は第一ループの周波数ステップ（
ＦＲ１）による出力周波数Ｆｏｕｔの周波数間隔となり
、第二項は第二ループの周波数ステップ（ＦＲＹ）によ
る出力周波数Ｆ。１の周波数間隔となる。

なお、従来の構成では、第一ループの比較周波数ＦＲ１
が大きく変化する出力周波数Ｆ。ｕｔの周波数間隔を示
し、第二ループの比較周波数Ｆ。がその範囲内で補間調
整される出力周波数Ｆ　ｏａｔの周波数間隔を示してい
た。すなわち、従来の周波数シンセサイザでは、第一ル
ープの分周数Ｎ、あるいは第二ループの分周数Ｎ２の何
れか一方を増減させることにより出力周波数Ｆ。ｕｔを
決め、また第二ループの比較周波数ＦＲ２がその周波数
間隔を決定していた。

本発明では、第一ループの分周数Ｎ、および第二ループ
の分周数Ｎ２を同時に変化させることにより、各ループ
の比較周波数ＦＲ１、Ｆ、ｌ□の最大公約数を出力周波
数Ｆ。ｕｔの周波数間隔とするものである。なお、第二
ループの出力周波数Ｆ２は、比較周波数ＦＲ１、ＦＩＩ
Ｚの最小公倍数の周波数可変幅を有する。

ここで、各ループの比較周波数ＦＲ１、ＦｌＨの最大公
約数をＦｅ２互いに素の関係にある整数をＰおよびＱと
し、 とすると、００式から出力周波数Ｆ０□は、Ｆ　ｏｕｃ
　＝Ｎ　Ｈ・Ｐ、Ｆ０＋Ｎ、Ｑ、Ｆ０＝（Ｎ１Ｐ＋Ｎ２
・Ｑ）・Ｆｏ　　・・・０つと表すことができる。

すなわち、この０式は、各ループの分周数Ｎ。

およびＮ２を適宜設定することにより、出力周波数Ｆ０
□が各ループの比較周波数ＦＲ１、ＦＩＩ２に比べて１
／Ｐおよび１／Ｑの周波数間隔Ｆ０で変更できることを
示している。

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明周波数シンセサイザの実施例構成を示
すブロック図である。

なお、本実施例の基本構成は、第６図に示すＰＬＬ回路
を二重ループにした従来構成と同様であるので同一番号
を付与して説明に代える。

本実施例の特徴とするところは、各ループの位相比較器
６１．．６１２に入力される比較周波数ＦＲ１、Ｆ１２
の信号がα９式の関係を満たすために、それぞれ互いに
素の関係の分周数Ｍ＋　、Ｎ２を有する固定分周器２１
１．２ｈを備え、基準周波数信号ＲＥＦをそれぞれ分周
して各ループの位相比較器６１１．６１ｚに接続し、さ
らに各ループの可変分周器６７、．６７□の分周数Ｎｒ
　、Ｎ−を所定の関係に従って切り替えるところにある
。

以下、説明を容易にするために、具体的数値を用いて説
明する。

基準周波数信号ＲＥＦの周波数がｌＱＭＨｚ　、　Ｍ＋
＝５およびＭＺ　＝１６とすることにより得られる比較
周波数Ｆ　Ｒ１＝　２　ＭＨｚ　、　Ｆ　１ｚ＝６２５
ｋＨｚを用いて、第二ループの出力周波数Ｆ２を８００
〜８１０ＭＨｚとし、分周数Ｎｚを１２８０　（＝　８
００１０．６２５）〜１２９６　（＝　８１０１０．６
２５）として、第一ループの電圧制御発振器６３１で１
０００〜１５００ＭＨｚの出力周波数Ｆｏｕｔおよび周
波数間隔１２５ｋＦＩｚを実現する構成とする。なお、
第二ループの出力周波数Ｆ２の周波数可変幅（電圧制御
発振器６３□の発振周波数可変幅）　１０ＭＨｚは、Ｆ
　＊＋　＝　２　Ｍ）ｌｚとＦ　１ｚ＝６２５ｋＨｚの
最小公倍数である。

また、この場合には、ミキサ６９の出力周波数Ｆ　ｔ、
−（＝　Ｆ　−−ｔ　　Ｆ　ｚ）を１９２〜７００ＭＨ
ｚとし、分周数Ｎ、を９６　（＝１９２／２）〜３５０
　（＝　７００／２）とする。

以上の関係に基づく本発明実施例の各周波数関係を第３
図に示す。

ミキサ６９の出力周波数Ｆ　Ｌ−（＝　ＦＲ１・Ｎ、）
は、分周数Ｎ１を９６から１増加するごとに１９２ＭＨ
ｚ、１９４ＭＨｚ　、・・・と２　ＭＨｚずつ異なる値
をとり、第二ループの出力周波数Ｆｚ（＝Ｆｍｚ・Ｎ２
）は分周数Ｎ２を１２８０から１増加するごとに８００
ＭＨｚ、８００．６２５ＭＨｚ、・・・と６２ＳｋＨｚ
ずつ異なる値となる。

ここで、０式において、Ｆ　ｏ　＝　１２５ｋＨｚ、　
Ｐ　＝　１６、Ｑ＝５であり、（１３１式において、例
えばＮ、＝９６、Ｎｔ＝１２９３とした場合には、Ｆ　
Ｌ−＝　１９２ＭＨｚ、　Ｆ　。

−８０８、１２５ＭＨｚとなり、Ｆ　０−Ｌ　＝　１０
００．１２５ＭＨｚとなる。また、Ｎ、＝９７、Ｎｚ　
〜１２９０とした場合には、Ｆ　ｔ−＝　１９４ＭＨｚ
、　Ｆ　ｚ　＝　８０６．２５ＭＨｚ　となり、Ｆ　ｏ
ｕｔ＝１０００．２５ＭＨｚとなる。

このように、各ループの比較周波数Ｆ　１１１％　Ｆ　
１２がそれぞれ２　ＭＨｚ、６２５　ｋＨｚであっても
、分周数Ｎ、　、Ｎ、を適宜選択することにより、出力
周波数Ｆ。、、Ｌの周波数間隔を１２５ｋＨｚにするこ
とができる。

表は、出力周波数Ｆ。ｕｔ　（ＭＨｚ）と各ループの分
周数Ｎｌ、Ｎ２との関係を示す。

（以下本頁余白） 表 このように、第一ループの可変分周器６７、の分周数Ｎ
、は従来とほぼ同様の値であるが、第二ループの可変分
周器６１ｔの分周数Ｎ２は、比較周波数ＦＲ２が６２５
ｋＨｚであるので、出力周波数Ｆｔが８００ＭＨｚにお
いては１２８０　（８００１０，６２５）　となり、（
２）式よりループ帯域内の雑音劣化量ＰＰは、Ｐ　Ｐ　
＝２０Ｌｏｇ１２８０＝６２．１　（ｄＢ）となり、従
来の分周数６４００に対応する雑音劣化量（ＰＰ、）　
７６．１ｄＢに比べて１４ｄＢの改善となる。

また、スプリアスレベルＰ。の改善量は、比較周波数Ｆ
Ｉ２が１２５ｋＨｚから６２５ｋＨｚになることにより
、２０Ｌｏｇ（１２５／６２５）＝　−１４（ｄＢ）と
なり、１４ｄＢの改善となる。

さらに、スプリアスの発生位置も従来のオフキャリア１
２５ｋＨｚから６２５ｋＨｚと５倍になることにより、
フィルタなどを用いたスプリアスの抑圧が容易となる。

たとえば、−６ｄＢ／。、Ｔの減衰特性をもつ低域通過
フィルタを追加してスプリアスを抑圧を行った場合に、
従来と同様のカットオフ周波数であるとすれば、スプリ
アスの発生位置がキャリアから５倍離れることにより約
１４ｄＢの大きな減衰が得られる。

第４図は、本発明周波数シンセサイザの他の実施例構成
を示すブロック図である。

本実施例の特徴とするところは、第２図に示した実施例
が第一ループの帰還信号（Ｆ、、ｔ）に第二ループの出
力（Ｆ２）を台底し、ミクスダウン方式で所望の周波数
間隔で出力周波数を制御する槽底に対して、第一ループ
と第二ループとを独立させ、ループ外に〔キサ４１をも
ち、各ループの出力を台底して出力周波数Ｆ。、を得る
外部混合方式をとる槽底にある。

すなわち、第一ループの電圧制御発振器６１゜が上述の
例では、１０００〜１５００ＭＨｚの範囲を１２５ｋＨ
ｚ間隔で発振制御されていたものを、本実施例では１９
２〜７００ＭＨｚの範囲を２ＭＨｚ間隔で発振制御され
る他は、第一ループおよび第二ループとも第２図に示す
実施例と同様である。したがって、各可変分周器６７、
．６７□の分周数Ｎ＋、Ｎｚを表に示す組み合わせによ
って設定することにより、同様に１００１００Ｏ−１５
００の範囲を１２５ｋＨｚ間隔で発振制御させることが
できる。

〔発明の効果〕

上述したように、本発明によれば、二重ループのＰＬＬ
回路で構成される周波数シンセサイザにおいて、出力周
波数Ｆ。ｕＬの周波数間隔がＰＬＬ回路の比較周波数の
最小公倍数とすることができるので、周波数間隔に比べ
て比較周波数を大きくとることが可能になる。

したがって、各ＰＬＬ回路の分周数を小さくすることが
でき、ループ帯域内での位相雑音特性およびスプリアス
特性をともに改善することができる。すなわち、位相雑
音特性およびスプリアス特性を劣化させることなく、限
られた帯域内でのチャネル数の増加を容易にすることが
できる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例構成を示すブロック図、第３図
は本実施例における各同波数関係を説明する図、 第４図は本発明の他の実施例構成を示すブロック図、 第５図はＰＬＬ回路を用いた従来構成を示すブロック図
、 第６図は二重ループによる従来構成を示すブロック図、 第７図はミキサの出力周波数の範囲を示す図である。 １ ３ ５ ７ ９ １ は位相比較器、 はループフィルタ（ＬＦ）、 は電圧制御発振器（ＶＣＯ）、 は可変分周器（１／Ｎ、　、Ｉ／Ｎ、）はミキサ、 は固定分周器（１／Ｍ）。

Claims (2)

【特許請求の範囲】
1. （１）それぞれ所定の比較周波数Ｆ＿Ｒ＿１、Ｆ＿Ｒ＿
   ２の信号を取り込み、それぞれ対応する周波数間隔で発
   振周波数を制御する第一の位相同期ループ回路（１１）
   および第二の位相同期ループ回路（１３）を備え、 各位相同期ループ回路の出力を混合し、所定の周波数間
   隔で所定の出力周波数Ｆ＿ｏ＿ｕ＿ｔの信号を出力する
   周波数シンセサイザにおいて、 前記各位相同期ループ回路（１１、１３）の比較周波数
   Ｆ＿Ｒ＿１およびＦ＿Ｒ＿２を互いに因数の関係にない
   値に設定し、 前記各位相同期ループ回路（１１、１３）の分周数Ｎ＿
   １、Ｎ＿２を、前記比較周波数Ｆ＿Ｒ＿１、とＦ＿Ｒ＿
   ２との最大公約数の周波数間隔で前記出力周波数Ｆ＿ｏ
   ＿ｕ＿ｔを可変する所定の組み合わせに応じた値に設定
   することを特徴とする周波数シンセサイザ。
2. （２）請求項１に記載の周波数シンセサイザにおいて、 一方の位相同期ループ回路の分周数は、その出力周波数
   が少なくとも各位相同期ループ回路（１１、１３）の比
   較周波数Ｆ＿Ｒ＿１およびＦ＿Ｒ＿２の最小公倍数の可
   変幅となる値に設定される ことを特徴とする周波数シンセサイザ。