JPH03270512A - 周波数シンセサイザ - Google Patents

周波数シンセサイザ

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JPH03270512A
JPH03270512A JP2071226A JP7122690A JPH03270512A JP H03270512 A JPH03270512 A JP H03270512A JP 2071226 A JP2071226 A JP 2071226A JP 7122690 A JP7122690 A JP 7122690A JP H03270512 A JPH03270512 A JP H03270512A
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frequency
loop
phase
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JP2071226A
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Yoichi Endo
洋一 遠藤
Eiji Itaya
英治 板谷
Yoshiaki Kumagai
熊谷 佳晶
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Fujitsu Ltd
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Fujitsu Ltd
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [目 次〕 概要 産業上の利用分野 従来の技術(第5図、第6図) 発明が解決しようとする課題(第7図)課題を解決する
ための手段(第1図) 作用 実施例(第2図〜第4図) 発明の効果 〔概 要〕 広い周波数範囲にわたる信号を出力する周波数シンセサ
イザに関し、 出力信号の周波数間隔を小さくした場合に、ループ帯域
内の位相雑音特性およびスプリアス特性を共に改善する
ことを目的とし、 それぞれ所定の比較周波数FR1、F’*zの信号を取
り込み、それぞれ対応する周波数間隔で発振周波数を制
御する第一の位相同期ループ回路および第二の位相同期
ループ回路を備え、各位相同期ループ回路の出力を混合
し、所定の周波数間隔で所定の出力周波数F0□の信号
を出力する周波数シンセサイザにおいて、各位相同期ル
ープ回路の比較周波数FR1およびF、を互いに因数の
関係にない値に設定し、各位相同期ループ回路の分周数
N、、N2を、比較周波数FR1とFlitとの最大公
約数の周波数間隔で出力周波数F。6tを可変する所定
の組み合わせに応じた値に設定する。
〔産業上の利用分野〕 本発明は、広い周波数範囲にわたる信号を出力する周波
数シンセサイザに関する。
衛星通信の分野では、例えば500MHzの広帯域を複
数のチャネルに分割して使用しているが、近年大容量伝
送のためにチャネル数の増加が求められている。したが
って、出力周波数間隔が細かく設定でき、かつ低雑音の
信号源が要求されている。
〔従来の技術〕
第5図は、位相同期ループ(PLL)回路を用いた従来
の周波数シンセサイザの構成を示すブロック図である。
図において、位相比較器51は2人力の位相あるいは周
波数差を検出し、その位相差を積分して直流を得るため
のループフィルタ(LF)53を介して、電圧制御発振
器(VCO)55の発振周波数を制御する。電圧制御発
振器55の出力は、周波数シンセサイザの出力として取
り出されるとともに、可変分周器(1/N)57を介し
て位相比較器51の一方の入力に取り込まれる。また、
位相比較器51の他方の入力には、基準周波数信号RE
Fが比較周波数Fllの信号として取り込まれる。
ここで、出力周波数F。atは、比較周波数Fm、分周
数Nとすると、ループが完全にロックしたときにはF。
at=FR1・Nの関係をもち、周波数シンセサイザは
、この分周数Nに応じた出力周波数F ouLを発生す
る構成である。したがって、例えば出力周波数間隔を1
25kl(zにする場合には、比較周波数Fmlを12
5kHzにする必要がある。
ところで、PLL回路では、位相雑音とともに近接チャ
ネルのスプリアスが問題となる。なお、位相雑音は、P
LL回路の自然角周波数ω7の内側と外側でその性格が
異なり、ωゎの内側では位相比較器のノイズフロアPa
rがPLL回路によって逓倍された雑音が主であり、こ
の出力位相雑音P7は、 P −= P flr + 20 LogN  (dB
c/Hz)    −(1)で表すことができる。さら
に、分周数Nによる雑音劣化量P2は、 Pr =20 togN (dB)         
 =(2)であり、ともにNが大きくなるとループ帯域
内の雑音特性が劣化することがわかる。
ここで、出力周波数Fout=IGHz、比較周波数F
 R= 125kHz とすると、分周数Nは8000
 (Fot/F、)となり、ループ帯域内の雑音劣化I
P、は、1B、IC=20Log8000) dBとな
る。
一方、自然角周波数ω7の外側では、電圧制御発振器(
VCO)の雑音が主であるが、ここでは特に問題としな
い。
また、スプリアスは、位相比較器から出力される位相誤
差信号に含まれる比較周波数FIIF!i分がループフ
ィルタにより完全に除去できず、電圧制御発振器の制御
信号にリプルとして残留するために発生する。ここで、
ループフィルタ時定数τ0、τ2、比較周波数Fmの高
調波の次数n、位相誤差信号に残留するパルスのデユー
ティ比り、、、vCO変調感度に0、位相比較器利得に
4とすると、スプリアスレベルP。は、 となる。なお、スプリアスレベルは基本波(n=1)が
最大であるので、それに直接関係しない部分をAとする
と、 と表すことができる。したがって、比較周波数F。
を小さくすれば、スプリアスレベルは大きくなり信号純
度は低下する。
ここで、スプリアスの発生位置は、キャリア信号から比
較周波数F8と同じたけ離れたところになるので、F 
a = 125kHzとすると、オフキャリア125k
Hzにスプリアスが発生する。
一方、PLL回路のループフィルタ53は低域通過特性
をもち、ループ帯域F7は通常数十k)lz程度である
。したがって、比較周波数F、を小さくすることにより
、比較周波数Fmとループ帯域F7が接近すると、ルー
プフィルタではこのスプリアスが十分に減衰できなくな
る。
一般に、周波数シンセサイザに要求されるスプリアスレ
ベルは、必要とする信号と不要波のレベル比CD/U)
で70〜80dBcであり、ループフィルタによるスプ
リアス除去が十分でない場合には、さらに低域通過フィ
ルタを追加する必要がある。
ところが、比較周波数Fmとループ帯域Ffiが接近し
ていると、追加した低域通過フィルタの位相まわりによ
り、ループの応答に悪影響が表れて位相雑音が悪化する
また、F、<F、となった場合には、低域通過フィルタ
を追加しても比較周波数Fmによるスプリアスを減衰さ
せることはできない。すなわち、低域通過フィルタのカ
ットオフ周波数FCをループ帯域F、より低域にとるこ
とは、ループ応答がカットオフ周波数FCにより決定さ
れることにより、希望するPLL特性が得られなくなる
ために、比較周波数Fmによるスプリアスの除去は困難
といえる。
このような信号純度の劣化を改善する方法として、第6
図に示すPLL回路を二重ループにする構成が知られて
いる。
すなわち、第一ループに出力周波数間隔の粗を分担させ
、第二ループに出力周波数間隔の密を分担させて第一ル
ープを補間させるPLL回路の二重ループを構成するこ
とにより、各分周器の分周数を低減させ雑音特性の改善
を図っている。
第6図において、位相比較器611、ループフィルタ(
LF)63+ 、ii電圧制御発振器VCO)65、お
よび可変分周器(1/Nl )67、で構成される第一
ループと、位相比較器61□、ループフィルタ(LF)
63□、電圧制御発振器(VCO)65□および可変分
周器(1/N! )67□で構成される第二ループとを
備え、各電圧制御発振器65..6jJ□の出力をミキ
サ69を介して第一のループの可変分周器67、に取り
込む構成である。
なお、基準周波数信号REFは、第一ループの位相比較
器61.に比較周波数FR1を与え、固定分周器(1/
M)71を介して第二ループの位相比較器61.に比較
周波数F0を与える。
ここで、例えば比較周波数Fm+=2MHz、出力周波
数F。ut−1〜1.5GHz 、出力周波数間隔を1
25k)lzとするには、第二ループの固定分局器71
の分周数Mを16として比較周波数F *z=125k
Hzとし、電圧制御発振器65□の出力周波数F、(=
F、□・Nz)を800〜802 MHz とする。
周波数シンセサイザの出力周波数F。utの周波数間隔
は、第二ループの比較周波数FII2によって決められ
るので、第一ループの周波数間隔は2 MHzとするこ
とができる。したがって、可変分周器671の分周数N
、は、ξキサロ9の出力周波数FtがFoutFzとな
るミクスダウン効果により、最大で、 となり、ループ帯域内の雑音劣化量PPIを50.1 
(= 20Log350) dBに低減できる。
また、第二ループの可変分周器67□の分周数N2は、 となり、ループ帯域内の雑音劣化量PP2は、76.1
(=2010g6400) dBとなる。
このように、二重ループのPLL回路により構成される
周波数シンセサイザでは、単一ループの権威に比べて分
周数の低減が可能となり、雑音特性の改善が可能になっ
ている。
〔発明が解決しようとする課題〕
ところで、全体のループ帯域内の雑音劣化量は、各ルー
プの雑音劣化量の和となるが、第二lレープの雑音劣化
量p+”zが圧倒的に大きいために、はぼP、zに支配
される。したがって、第二ループの出力周波数F8を下
げれば、その分周数N2を小さくすることができ、延い
ては雑音劣化量P2□が小さくなって特性改善に寄与す
るところが大となる。
しかし、ミキサ69で第一ループの出力周波数F oa
tとミキシングされるために、一方向に下げることはで
きない。
第7図は、えキサロ9の出力周波数Ftの範囲を示す図
である。
なお、ここでは第一ループの出力周波数F。utが1〜
1.5GHz、第二ループの出力周波数F2が800M
Hzの場合において、対応するミキサ69の出力周波数
F、−(=F、、L−F、)、F L”(= F 6u
t + F z)を示す。
第7図(a)において、Flは200〜700MHz、
 F tは1800〜2300MHzとなり、各周波数
成分は周波数軸上で重なりを持たないためにフィルタに
より切り分けが可能である。したがって、各周波数成分
に他の周波数成分が干渉することはない。
ところが、第二ループの出力周波数F2を仮に1 / 
2 (400MHz)とした場合には、分周数N2は3
200(=40010.125)となり、雑音劣化量P
P□は70.1 (= 2010g3200) dBと
なって6dBの改善効果が見込めるが、第7図(b)に
示すように、FL−は600〜100100O,Ft+
は1400〜1900MHzとなり、第一ループの出力
周波数F。、t(1〜1.5GHz)と周波数軸上で重
なる。
したがって、フィルタでは各周波数成分を切り分けるこ
とができず、第一ループの帰還信号中に出力周波数F0
°、成分が混入し、ミキサ69の後段にある可変分周器
67、の誤動作を招くことになる。また、出力周波数F
。工、内にもミキサ出力周波数Ft−5FL+の成分が
混入し、除去不能の不要波となる。
一方、第一ループで発生するスプリアスは、比較周波数
FR1を2 MHzとしたことによりそのレベルが下が
り、発生位置もオフキャリア2 MHzとなるために、
単一ループと比較して除去は容易となる。すなわち、ス
プリアスレベルP sbの改善量は、他の条件が同一で
あれば、 20i0g(F */ FR1)=20Log(0,1
25/2) = −24(dB)となり、二重ループに
することにより24dBの改善が見込める。
しかし、これは第一ループで発生するスプリアスについ
てのみ言えることであり、第二ループの比較周波数F8
□は125kHzでなければならないために、第二ルー
プのスプリアスは改善されず、同様に除去は困難になっ
ている。
ところで、第二ループの出力はミキサ69に入力される
ために、そのスプリアスが十分に除去されていなければ
、ごキサロ9により非常に多くの不要波を発生すること
になり、結果として信号純度の劣化を引き起こすことに
なる。
このように、従来の周波数シンセサイザでは、その周波
数間隔を小さくしようとすると、ループ帯域内の位相雑
音を十分に小さくできないばかりでなく、スプリアスが
十分に抑圧できない問題点が生じていた。
本発明は、出力信号の周波数間隔を小さくする場合に、
ループ帯域内の位相雑音特性およびスプリアス特性の劣
化を回避することができる周波数シンセサイザを提供す
ることを目的とする。
〔課題を解決するための手段〕
第1図は、本発明の原理ブロック図である。
図において、第一の位相同期ループ回路11および第二
の位相同期ループ回路13は、それぞれ所定の比較周波
数FR1、F、□の信号を取り込み、それぞれ対応する
周波数間隔で発振周波数を制御する。
第一の位相同期ループ回路11および第二の位相同期ル
ープ回路13を備える周波数シンセサイザは、各位相同
期ループ回路の出力を混合し、所定の周波数間隔で所定
の出力周波数Foutの信号を出力する。
本発明は、各位相同期ループ回路11.13の比較周波
数FR1およびF’mzを互いに因数の関係にない値に
設定する。
さらに、各位相同期ループ回路11.13の分周数N+
 、Nzを、比較周波数FR1とFoとの最大公約数の
周波数間隔で出力周波数F。utを可変する所定の組み
合わせに応じた値に設定する。
また、一方の位相同期ループ回路の分周数は、その出力
周波数が少なくとも各位相同期ループ回路11.13の
比較周波数FR1およびFlatの最小公倍数の可変幅
となる値に設定される。
〔作 用〕
本発明は、各位相同期ループ回路11、■3の比較周波
数FR1およびFIIZを互いに因数の関係にない値に
設定し、さらに分周数N、、N、を所定の組み合わせに
応じた値に設定し、各位相同期ループ回路の出力を混合
することにより、比較周波数FR1とFII□との最大
公約数の周波数間隔で、出力周波数F。utを可変する
ことができる。
すなわち、従来方式は一方の位相同期ループ回路の比較
周波数に応じた周波数間隔で、出力周波数F。++Lの
周波数間隔が決定されていたが、本発明では、各位相同
期ループ回路11.13の比較周波数FR1、Fizの
最大公約数で出力周波数F。utの周波数間隔が設定可
能になるので、少なくとも一方の比較周波数を高くする
ことができる。したがって、分周数を小さくすることが
でき、ループ帯域内での雑音特性を改善することができ
る。
なお、一方の位相同期ループ回路の出力周波数は、各位
相同期ループ回路11.13の比較周波数FR1、F’
tzの最大公倍数の可変幅を有する。
〔実施例〕
二重ループのP、LL回路により構成された周波数シン
セサイザにおいて、各ループの出力を混合するミキサの
出力周波数F1は、上述したように周波数シンセサイザ
の出力周波数をF。uL、第二ループの出力周波数をF
7としたときに、Ft−=Fa−Ft となる。
一方、第一ループの比較周波数がFR1、分周数がN3
、第二ループの比較周波数がF8□、分周数がN2であ
る場合には、 FL−=N、・FR1 Fz=Nz・FR2 である。したがって、周波数シンセサイザの出力周波数
F。、tは、 F、、t =Ft−+Ft =N+ ・F*++Nz ・Ftz     −00と
なる。ここで、第一項は第一ループの周波数ステップ(
FR1)による出力周波数Foutの周波数間隔となり
、第二項は第二ループの周波数ステップ(FRY)によ
る出力周波数F。1の周波数間隔となる。
なお、従来の構成では、第一ループの比較周波数FR1
が大きく変化する出力周波数F。utの周波数間隔を示
し、第二ループの比較周波数F。がその範囲内で補間調
整される出力周波数F oatの周波数間隔を示してい
た。すなわち、従来の周波数シンセサイザでは、第一ル
ープの分周数N、あるいは第二ループの分周数N2の何
れか一方を増減させることにより出力周波数F。utを
決め、また第二ループの比較周波数FR2がその周波数
間隔を決定していた。
本発明では、第一ループの分周数N、および第二ループ
の分周数N2を同時に変化させることにより、各ループ
の比較周波数FR1、F、l□の最大公約数を出力周波
数F。utの周波数間隔とするものである。なお、第二
ループの出力周波数F2は、比較周波数FR1、FII
Zの最小公倍数の周波数可変幅を有する。
ここで、各ループの比較周波数FR1、FlHの最大公
約数をFe2互いに素の関係にある整数をPおよびQと
し、 とすると、00式から出力周波数F0□は、F ouc
 =N H・P、F0+N、Q、F0=(N1P+N2
・Q)・Fo  ・・・0つと表すことができる。
すなわち、この0式は、各ループの分周数N。
およびN2を適宜設定することにより、出力周波数F0
□が各ループの比較周波数FR1、FII2に比べて1
/Pおよび1/Qの周波数間隔F0で変更できることを
示している。
以下、図面に基づいて本発明の実施例について詳細に説
明する。
第2図は、本発明周波数シンセサイザの実施例構成を示
すブロック図である。
なお、本実施例の基本構成は、第6図に示すPLL回路
を二重ループにした従来構成と同様であるので同一番号
を付与して説明に代える。
本実施例の特徴とするところは、各ループの位相比較器
61..612に入力される比較周波数FR1、F12
の信号がα9式の関係を満たすために、それぞれ互いに
素の関係の分周数M+ 、N2を有する固定分周器21
1.2hを備え、基準周波数信号REFをそれぞれ分周
して各ループの位相比較器611.61zに接続し、さ
らに各ループの可変分周器67、.67□の分周数Nr
 、N−を所定の関係に従って切り替えるところにある
以下、説明を容易にするために、具体的数値を用いて説
明する。
基準周波数信号REFの周波数がlQMHz 、 M+
=5およびMZ =16とすることにより得られる比較
周波数F R1= 2 MHz 、 F 1z=625
kHzを用いて、第二ループの出力周波数F2を800
〜810MHzとし、分周数Nzを1280 (= 8
0010.625)〜1296 (= 81010.6
25)として、第一ループの電圧制御発振器631で1
000〜1500MHzの出力周波数Foutおよび周
波数間隔125kFIzを実現する構成とする。なお、
第二ループの出力周波数F2の周波数可変幅(電圧制御
発振器63□の発振周波数可変幅) 10MHzは、F
 *+ = 2 M)lzとF 1z=625kHzの
最小公倍数である。
また、この場合には、ミキサ69の出力周波数F t、
−(= F −−t  F z)を192〜700MH
zとし、分周数N、を96 (=192/2)〜350
 (= 700/2)とする。
以上の関係に基づく本発明実施例の各周波数関係を第3
図に示す。
ミキサ69の出力周波数F L−(= FR1・N、)
は、分周数N1を96から1増加するごとに192MH
z、194MHz 、・・・と2 MHzずつ異なる値
をとり、第二ループの出力周波数Fz(=Fmz・N2
)は分周数N2を1280から1増加するごとに800
MHz、800.625MHz、・・・と62SkHz
ずつ異なる値となる。
ここで、0式において、F o = 125kHz、 
P = 16、Q=5であり、(131式において、例
えばN、=96、Nt=1293とした場合には、F 
L−= 192MHz、 F 。
−808、125MHzとなり、F 0−L = 10
00.125MHzとなる。また、N、=97、Nz 
〜1290とした場合には、F t−= 194MHz
、 F z = 806.25MHz となり、F o
ut=1000.25MHzとなる。
このように、各ループの比較周波数F 111% F 
12がそれぞれ2 MHz、625 kHzであっても
、分周数N、 、N、を適宜選択することにより、出力
周波数F。、、Lの周波数間隔を125kHzにするこ
とができる。
表は、出力周波数F。ut (MHz)と各ループの分
周数Nl、N2との関係を示す。
(以下本頁余白) 表 このように、第一ループの可変分周器67、の分周数N
、は従来とほぼ同様の値であるが、第二ループの可変分
周器61tの分周数N2は、比較周波数FR2が625
kHzであるので、出力周波数Ftが800MHzにお
いては1280 (80010,625) となり、(
2)式よりループ帯域内の雑音劣化量PPは、P P 
=20Log1280=62.1 (dB)となり、従
来の分周数6400に対応する雑音劣化量(PP、) 
76.1dBに比べて14dBの改善となる。
また、スプリアスレベルP。の改善量は、比較周波数F
I2が125kHzから625kHzになることにより
、20Log(125/625)= −14(dB)と
なり、14dBの改善となる。
さらに、スプリアスの発生位置も従来のオフキャリア1
25kHzから625kHzと5倍になることにより、
フィルタなどを用いたスプリアスの抑圧が容易となる。
たとえば、−6dB/。、Tの減衰特性をもつ低域通過
フィルタを追加してスプリアスを抑圧を行った場合に、
従来と同様のカットオフ周波数であるとすれば、スプリ
アスの発生位置がキャリアから5倍離れることにより約
14dBの大きな減衰が得られる。
第4図は、本発明周波数シンセサイザの他の実施例構成
を示すブロック図である。
本実施例の特徴とするところは、第2図に示した実施例
が第一ループの帰還信号(F、、t)に第二ループの出
力(F2)を台底し、ミクスダウン方式で所望の周波数
間隔で出力周波数を制御する槽底に対して、第一ループ
と第二ループとを独立させ、ループ外に〔キサ41をも
ち、各ループの出力を台底して出力周波数F。、を得る
外部混合方式をとる槽底にある。
すなわち、第一ループの電圧制御発振器61゜が上述の
例では、1000〜1500MHzの範囲を125kH
z間隔で発振制御されていたものを、本実施例では19
2〜700MHzの範囲を2MHz間隔で発振制御され
る他は、第一ループおよび第二ループとも第2図に示す
実施例と同様である。したがって、各可変分周器67、
.67□の分周数N+、Nzを表に示す組み合わせによ
って設定することにより、同様に100100O−15
00の範囲を125kHz間隔で発振制御させることが
できる。
〔発明の効果〕
上述したように、本発明によれば、二重ループのPLL
回路で構成される周波数シンセサイザにおいて、出力周
波数F。uLの周波数間隔がPLL回路の比較周波数の
最小公倍数とすることができるので、周波数間隔に比べ
て比較周波数を大きくとることが可能になる。
したがって、各PLL回路の分周数を小さくすることが
でき、ループ帯域内での位相雑音特性およびスプリアス
特性をともに改善することができる。すなわち、位相雑
音特性およびスプリアス特性を劣化させることなく、限
られた帯域内でのチャネル数の増加を容易にすることが
できる。
【図面の簡単な説明】
第1図は本発明の原理ブロック図、 第2図は本発明の実施例構成を示すブロック図、第3図
は本実施例における各同波数関係を説明する図、 第4図は本発明の他の実施例構成を示すブロック図、 第5図はPLL回路を用いた従来構成を示すブロック図
、 第6図は二重ループによる従来構成を示すブロック図、 第7図はミキサの出力周波数の範囲を示す図である。 1 3 5 7 9 1 は位相比較器、 はループフィルタ(LF)、 は電圧制御発振器(VCO)、 は可変分周器(1/N、 、I/N、)はミキサ、 は固定分周器(1/M)。

Claims (2)

    【特許請求の範囲】
  1. (1)それぞれ所定の比較周波数F_R_1、F_R_
    2の信号を取り込み、それぞれ対応する周波数間隔で発
    振周波数を制御する第一の位相同期ループ回路(11)
    および第二の位相同期ループ回路(13)を備え、 各位相同期ループ回路の出力を混合し、所定の周波数間
    隔で所定の出力周波数F_o_u_tの信号を出力する
    周波数シンセサイザにおいて、 前記各位相同期ループ回路(11、13)の比較周波数
    F_R_1およびF_R_2を互いに因数の関係にない
    値に設定し、 前記各位相同期ループ回路(11、13)の分周数N_
    1、N_2を、前記比較周波数F_R_1、とF_R_
    2との最大公約数の周波数間隔で前記出力周波数F_o
    _u_tを可変する所定の組み合わせに応じた値に設定
    することを特徴とする周波数シンセサイザ。
  2. (2)請求項1に記載の周波数シンセサイザにおいて、 一方の位相同期ループ回路の分周数は、その出力周波数
    が少なくとも各位相同期ループ回路(11、13)の比
    較周波数F_R_1およびF_R_2の最小公倍数の可
    変幅となる値に設定される ことを特徴とする周波数シンセサイザ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06224958A (ja) * 1992-08-25 1994-08-12 Nec Corp デジタル無線通信における直交変調回路
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JP2014195295A (ja) * 2009-02-13 2014-10-09 Qualcomm Incorporated 複数の同調ループを有する周波数シンセサイザ

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