CN102273066B - 具有两点调制和自适应延迟匹配的数字锁相回路 - Google Patents

具有两点调制和自适应延迟匹配的数字锁相回路 Download PDF

Info

Publication number
CN102273066B
CN102273066B CN200980153932.7A CN200980153932A CN102273066B CN 102273066 B CN102273066 B CN 102273066B CN 200980153932 A CN200980153932 A CN 200980153932A CN 102273066 B CN102273066 B CN 102273066B
Authority
CN
China
Prior art keywords
delay
modulation
path
signal
modulation path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200980153932.7A
Other languages
English (en)
Other versions
CN102273066A (zh
Inventor
耿吉峰
加里·约翰·巴兰坦
丹尼尔·F·菲利波维奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN102273066A publication Critical patent/CN102273066A/zh
Application granted granted Critical
Publication of CN102273066B publication Critical patent/CN102273066B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03CMODULATION
    • H03C3/00Angle modulation
    • H03C3/02Details
    • H03C3/09Modifications of modulator for regulating the mean frequency
    • H03C3/0908Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0916Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
    • H03C3/0925Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop applying frequency modulation at the divider in the feedback loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03CMODULATION
    • H03C3/00Angle modulation
    • H03C3/02Details
    • H03C3/09Modifications of modulator for regulating the mean frequency
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03CMODULATION
    • H03C3/00Angle modulation
    • H03C3/02Details
    • H03C3/09Modifications of modulator for regulating the mean frequency
    • H03C3/0908Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0916Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop
    • H03C3/0933Modifications of modulator for regulating the mean frequency using a phase locked loop with frequency divider or counter in the loop using fractional frequency division in the feedback loop of the phase locked loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03CMODULATION
    • H03C3/00Angle modulation
    • H03C3/02Details
    • H03C3/09Modifications of modulator for regulating the mean frequency
    • H03C3/0908Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0941Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation at more than one point in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03CMODULATION
    • H03C3/00Angle modulation
    • H03C3/02Details
    • H03C3/09Modifications of modulator for regulating the mean frequency
    • H03C3/0908Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/095Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation to the loop in front of the voltage controlled oscillator
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03CMODULATION
    • H03C3/00Angle modulation
    • H03C3/02Details
    • H03C3/09Modifications of modulator for regulating the mean frequency
    • H03C3/0908Modifications of modulator for regulating the mean frequency using a phase locked loop
    • H03C3/0966Modifications of modulator for regulating the mean frequency using a phase locked loop modulating the reference clock
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00Modulated-carrier systems

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明描述一种支持两点调制具有自适应延迟匹配的数字锁相回路(DPLL)。所述DPLL包括分别支持振荡器的频率和/或相位的宽带和窄带调制的高通调制路径和低通调制路径。所述DPLL可自适应地调整一个调制路径的延迟以与另一调制路径的延迟匹配。在一个设计中,所述DPLL包括自适应延迟单元,其为所述两个调制路径中的一者提供可变延迟。在所述自适应延迟单元内,延迟计算单元基于施加到所述两个调制路径的调制信号和所述DPLL中的相位误差信号确定所述可变延迟。内插器提供所述可变延迟的分数部分,且可编程延迟单元提供所述可变延迟的整数部分。

Description

具有两点调制和自适应延迟匹配的数字锁相回路
技术领域
本发明大体涉及电子设备,且更具体来说,涉及具有两点调制的数字锁相回路(DPLL)。
背景技术
DPLL为通常用以调整振荡器的频率和/或相位的电路。在一个普通应用中,DPLL可用以将振荡器的频率和/或相位锁定到具有精确频率的参考信号。
在另一应用中,DPLL可用以用调制信号调制振荡器的频率和/或相位。如果调制信号的带宽比DPLL的闭合回路带宽小得多,那么可在DPLL内的回路滤波器前施加调制信号。然而,如果调制信号的带宽比闭合回路带宽宽,那么可执行两点调制,且可将调制信号施加到DPLL中的两个调制路径。一个调制路径可连接到回路滤波器前,且可用于窄带调制。另一调制路径可连接到回路滤波器后,且可用于宽带调制。可使用两点调制有效地增加DPLL的带宽,使得可用宽带调制信号对振荡器进行频率调制,同时最低限度地干扰DPLL的正常操作。然而,两点调制的性能视正对每一调制路径施加的适当增益和延迟而定。
发明内容
本文中描述支持两点调制与自适应延迟匹配的DPLL。DPLL包括(i)高通调制路径,其支持振荡器的频率和/或相位的宽带调制,以及(ii)低通调制路径,其支持所述振荡器的频率和/或相位的窄带调制。所述DPLL可自适应地调整一个调制路径的延迟以与另一调制路径的延迟匹配。自适应延迟匹配/调整是指基于在正常操作期间在DPLL中可用的一个或一个以上信号的延迟的动态调整。
在一个设计中,所述DPLL可包括自适应延迟单元,其可提供两个调制路径中的一者的可变延迟。在一个设计中,所述自适应延迟单元可包括延迟计算单元、内插器和可编程延迟单元。所述延迟计算单元可基于施加到所述两个调制路径的调制信号和在所述DPLL中的相位误差信号确定所述可变延迟。可将所述可变延迟分解为(i)整数部分,其包含整数数目个样本周期,以及(ii)分数部分,其包含一个样本周期的分数。所述内插器可提供所述可变延迟的所述分数部分,且所述可编程延迟单元可提供所述可变延迟的所述整数部分。所述DPLL可进一步包括自适应按比例缩放单元,其可提供用于所述高通调制路径的可变增益以与所述低通调制路径的增益匹配。
以下进一步详细地描述本发明的各个方面和特征。
附图说明
图1展示具有两点调制和自适应延迟匹配的DPLL。
图2和图3展示具有两点调制和自适应延迟匹配的两个DPLL。
图4展示性能降级与延迟失配。
图5展示用以获得分数延迟的线性内插。
图6展示自适应延迟单元。
图7展示延迟计算单元和内插器。
图8展示自适应按比例缩放单元。
图9展示用于执行两点调制与自适应延迟匹配的过程。
图10展示无线通信装置的框图。
具体实施方式
词语“示范性”在本文中用以表示“充当实例、例子或说明”。本文中描述为“示范性”的任一设计未必被看作比其它设计优选或有利。
图1展示具有两点调制和自适应延迟匹配的DPLL 100的设计的框图。两点调制通常也被称作双端口调制。在DPLL 100内,将调制信号fm(t)提供到低通调制路径和高通调制路径两者。在高通调制路径中,自适应按比例缩放单元110用增益按比例缩放调制信号,且提供经按比例缩放的调制信号fms(t)。自适应延迟单元120将经按比例缩放的调制信号延迟合适的量且提供经延迟的调制信号fmd(t)。在低通调制路径中,累积器130累积调制信号(其将频率转换为相位)且提供调制相位信号pm(t)。自适应延迟单元140将调制相位信号延迟合适的量且提供经延迟的调制相位信号pmd(t)。
求和器142从经延迟的调制相位信号减去反馈信号pfb(t),且提供相位误差信号pe(t)。回路滤波器150对相位误差信号进行滤波,且提供经滤波的相位误差信号。回路滤波器150设定DPLL 100的回路动力性质,且确定闭合回路带宽、DPLL 100的获取时间和获取范围、相位噪声性能等。求和器152对来自回路滤波器150的经滤波的相位误差信号与来自自适应延迟单元120的经延迟的调制信号求和,且为振荡器160提供控制信号。所述控制信号调整振荡器160的频率,使得振荡器的相位遵循调制的相位。振荡器160提供经调制的信号m(t),其具有由调制信号调制的频率。分频器170对经调制的信号进行分频,且将反馈信号提供到求和器142。
图1展示高通调制路径中的自适应延迟单元120和低通调制路径中的自适应延迟单元140。图1还展示可将自适应延迟单元放置于高通调制路径和低通调制路径中的可能位置。图1展示自适应延迟单元120在高通调制路径中放置于自适应按比例缩放单元110后。一般来说,可将自适应延迟单元120放置于自适应按比例缩放单元110前或后。
在图1中展示的设计中,自适应延迟单元可用于高通调制路径和低通调制路径两者中。在另一设计中,仅一个自适应延迟单元可用于一个调制路径中—通常,在具有较短延迟的调制路径中。此自适应延迟单元可改变其调制路径的延迟以与另一调制路径的延迟匹配。对于两个设计,一旦锁定了DPLL 100,延迟匹配就可允许在回路滤波器150的输入端处取消经由高通调制路径和低通调制路径的两点调制的效果。DPLL 100可接着如同未应用低通和高通调制一样操作。
如图1中所示,用于低通调制路径的调制点可处于在回路滤波器150前的求和器142的输入端处。用于高通调制路径的调制点可处于在回路滤波器150后的求和器152的输入端处。调制信号的带宽可由针对其使用DPLL 100的应用确定,且可比DPLL的闭合回路带宽宽。低通调制路径的带宽由回路滤波器150确定,且可相对窄(例如,小于100KHz)以便实现所要的噪声滤波和回路动力性质。通过经由单独的高通调制路径和低通调制路径施加调制信号,DPLL 100可用比DPLL的闭合回路带宽宽的信号带宽调制振荡器160。
振荡器160可为数字控制振荡器(DCO)、电压控制振荡器(VCO)、电流控制振荡器(ICO)、数值控制振荡器(NCO)或其频率可由控制信号调整的某一其它类型的振荡器。振荡器160可在fosc的标称频率下操作,所述标称频率可由针对其使用DPLL 100的应用确定。举例来说,DPLL 100可用于无线通信装置,且fosc可为数百兆赫(MHz)或几千兆赫(GHz)。
图1还展示与DPLL 100中的各种电路块相关联的延迟。在低通调制路径中,累积器130具有延迟τ1,且自适应延迟单元140具有可变延迟τLP。在高通调制路径中,按比例缩放单元110具有延迟τ2,且自适应延迟单元120具有可变延迟τHP。振荡器160具有延迟τ3,且分频器170具有延迟τ4。可将从调制信号经由高通调制路径到回路滤波器150的输入端的总延迟τHPM表达为:
τHPM=τ234HP,                                    等式(1)
其中如果自适应延迟单元120不存在,那么τHP可等于零。
可将从调制信号经由低通调制路径到回路滤波器150的输入端的总延迟τLPM表达为:
τLPM=τ1LP,                                       等式(2)
其中如果自适应延迟单元140不存在,那么τLP可等于零。
两个调制路径的总延迟应匹配,使得τHPM=τLPM。如果仅在高通调制路径中使用自适应延迟单元120,那么可如下设定此单元的延迟:
τHP=τ1234,其中τLP=0。                    等式(3)
如果仅在低通调制路径中使用自适应延迟单元140,那么可如下设定此单元的延迟:
τLP=τ2341,其中τHP=0。                    等式(4)
图4展示误差向量量值(EVM)与在8元相移键控(8-PSK)的高通调制路径与低通调制路径之间的延迟失配的曲线410。EVM通常用以测量调制性能。按用以更新DPLL内的各种数字电路块的时钟的样本周期为单位给出失配。举例来说,对于在57.6MHz下的时钟,样本周期可等于17.4纳秒(ns)。如图4中所示,EVM的降级对于小于0.2个样本周期的延迟失配可为最小限度,但对于逐渐较大的延迟失配可能逐渐恶化。
返回参看图1,振荡器160的延迟τ3通常未知且可为样本周期的分数。自适应延迟单元120或140可用以解决振荡器160的延迟,且可具有样本周期的分数的分辨率。自适应延迟单元120或140还可用以解决DPLL 100内的其它电路块的延迟。
图1展示具有两点调制和自适应延迟匹配的DPLL的模型。图1中的DPLL可以各种设计实施。
图2展示具有基于Δ-∑调制器(delta-sigma modulator,DSM)的两点调制和自适应延迟匹配的DPLL 200的设计的框图。在DPLL 200内,将调制信号fm(t)提供到低通调制路径和高通调制路径两者。在高通调制路径中,自适应按比例缩放单元210用可变增益g(t)按比例缩放调制信号,且提供经按比例缩放的调制信号fms(t)。自适应延迟单元220将经按比例缩放的调制信号延迟可变延迟τ(t)且提供经延迟的调制信号fmd(t)。在低通调制路径中,Δ-∑调制器230按相对低的输入速率接收具有多个位(例如,10个或10个以上位)的分辨率的调制信号,且按高输出速率产生具有相同分辨率但使用一个或几个位的DSM输出信号。
多模分频器270接收来自DCO 260的经调制的信号m(t),用由DSM输出信号确定的可变分频器因数(frequency divider factor)对经调制的信号进行分频,且提供反馈信号pfb(t)。相位-数字转换器(PDC)240将反馈信号的相位与参考(Ref)时钟fref的相位进行比较,且提供相位误差信号pe(t)。回路滤波器250对相位误差信号进行滤波,且提供经滤波的相位误差信号。求和器252对经滤波的相位误差信号与来自自适应延迟单元220的经延迟的调制信号求和,且为DCO 260提供控制信号。
自适应按比例缩放单元210可基于调制信号和相位误差信号自适应地改变用于高通调制路径的增益g(t),如下文所描述。自适应延迟单元220可基于经按比例缩放的调制信号和相位误差信号自适应地改变用于高通调制路径的延迟τ(t),也如下文所描述。在图2中展示的设计中,仅在高通调制路径中使用自适应延迟单元220,且无自适应延迟单元用于低通调制路径中。在另一设计中,可省略自适应延迟单元220,且可在相位-数字转换器240后插入自适应延迟单元。
可基于晶体振荡器(XO)、电压控制晶体振荡器(VCXO)、温度补偿晶体振荡器(TCXO)或具有准确频率的某一其它类型的振荡器产生参考时钟。参考时钟的频率可比DCO 260的频率低得多。举例来说,fref可为数十MHz,而fosc可为几GHz。
图3展示具有基于累积器的两点调制和自适应延迟匹配的DPLL 300的设计的框图。在DPLL 300内,将调制信号fm(t)提供到低通调制路径和高通调制路径两者。在高通调制路径中,自适应按比例缩放单元310用可变增益g(t)按比例缩放调制信号,且提供经按比例缩放的调制信号fms(t)。自适应延迟单元320将经按比例缩放的调制信号延迟可变延迟τ(t)且提供经延迟的调制信号fmd(t)。在低通调制路径中,累积器330累积调制信号(其将频率转换为相位)且提供调制相位信号pm(t)。
相位-数字转换器340将反馈信号ffb(t)的相位与参考时钟fref的相位进行比较,且提供PDC输出信号。求和器342对PDC输出信号与来自累积器330的调制相位信号求和,且提供相位误差信号pe(t)。回路滤波器350对相位误差信号进行滤波,且提供经滤波的相位误差信号。求和器352对经滤波的相位误差信号与来自自适应延迟单元320的经延迟的调制信号求和,且为DCO 360提供控制信号。分频器370接收来自DCO 360的经调制的信号,用固定因数对经调制的信号进行分频,且提供反馈信号。可基于振荡频率fosc和参考频率fref确定固定分频器因数。
自适应按比例缩放单元310可自适应地改变用于高通调制路径的增益g(t),如下文所描述。自适应延迟单元320可自适应地改变用于高通调制路径的延迟τ(t),也如下文所描述。在图3中展示的设计中,仅在高通调制路径中使用自适应延迟单元320,且无自适应延迟单元用于低通调制路径中。在另一设计中,可省略自适应延迟单元320,且可在累积器330后插入自适应延迟单元。
图2和图3展示具有两点调制和自适应延迟匹配的DPLL的两个示范性设计。具有两点调制和自适应延迟匹配的DPLL也可以其它设计实施。DPLL 200和DPLL 300可以所有或大多数数字电路实施。举例来说,图2和图3中的所有电路块(可能除了DCO 260和DCO 360外)可以数字电路实施。所有数字电路块(可能除了分频器270和分频器370外)可基于在合适的频率fsamp下的样本时钟操作。提供到数字电路块或由数字电路块提供的信号因此可由在样本速率fsamp下的样本序列构成。数字电路块可经设计以具有足够的位宽度和分辨率。
对于具有两点调制的DPLL,可执行自适应延迟匹配以使两个调制路径的延迟匹配。对于自适应延迟匹配,可自适应地调整一个调制路径(例如,在图2和图3中展示的设计中的高通调制路径)的延迟以解决两个调制路径之间的任何延迟差(例如,归因于DCO260或DCO 360的延迟的波动)。自适应延迟调整可基于各种自适应算法,例如,最小均方(LMS)算法、最小平方(LS)算法、最小均方误差(MMSE)算法等。这些各种自适应算法由西蒙赫金(Simon Haykin)在题为“自适应滤波器理论(Adaptive FilterTheory)”的书(第三版,普伦蒂斯霍尔出版社(Prentice Hall),1996)中描述。为了清晰起见,下文描述基于LMS算法的自适应延迟调整。
LMS算法可试图使相位误差信号pe(t)的均方误差(MSE)最小化,可将其表达为:
E [ p e 2 ( t ) ] = E [ ( p ref ( t ) - p fb ( t , τ ) ) 2 ] , 等式(5)
其中pref(t)为参考相位信号,其为参考时钟的相位,
pfb(t,τ)为随延迟τ而变的来自分频器的反馈信号,且
E[]表示期望运算。
为了使MSE最小化,可如下自适应地更新延迟:
τ(t)=τ(t-1)+Δτ(t)
                                                        等式(6)
=τ(t-1)+μ·fms(t)·pe(t)
其中μ为自适应步长,
Δτ(t)为针对样本周期t的延迟更新值,且
τ(t)为针对样本周期t的延迟。
较大自适应步长可导致延迟τ(t)较快地收敛到其最终值,但也可导致较多抖动。相反,较小的自适应步长可导致较慢的收敛,但较少的抖动。可基于收敛速率与抖动之间的折衷选择合适的自适应步长。也可改变自适应步长。举例来说,可将较大自适应步长用于获取,且可将较小自适应步长用于跟踪收敛。
如在等式(6)中所示,可用视自适应步长μ、按比例缩放的调制信号fms(t)和相位误差信号pe(t)而定的量Δτ(t)更新延迟τ(t)。为了避免在计算延迟更新值的过程中的乘法,可如下自适应地更新延迟:
τ(t)=τ(t-1)+μ·sign[fms(t)]·pe(t),                等式(7)
其中sign[fms(t)]为经按比例缩放的调制信号的正负号。可将自适应步长选择为二的幂。在此情况下,可按以下方法获得延迟更新值:(i)将pe(t)移位由自适应步长确定的特定数目个位,以及(ii)如果fms(t)小于零,那么使经移位的pe(t)的正负号相反。
可按样本周期为单位给出延迟τ(t),且τ(t)可分解为整数部分和分数部分。可通过可提供延迟的整数数目个样本周期的可编程延迟单元获得τ(t)的整数部分。可通过可提供为一个样本周期的分数的延迟的内插器获得τ(t)的分数部分。
对于任一给定延迟τ(其中τ可为正值或负值),可将经按比例缩放的调制信号fms(t)延迟τ以获得经延迟的调制信号fmd(t)=fms(t-τ)。可通过选择最靠近fms(t-τ)的经按比例缩放的调制信号中的样本来获得τ的整数部分。可通过内插位于fms(t-τ)的两侧上的两个或两个以上样本来获得τ的分数部分。
在一个设计中,可使用线性内插来获得分数延迟。为了简单起见,以下描述假定-1≤τ(t)≤1和可利用三个频率调制样本f(t-1)、f(t)和f(t+1),其中f(t)为当前样本,f(t-1)为先前/较旧的样本,且f(t+1)为下一个/将来的样本。可通过延迟经按比例缩放的调制信号且将此信号的最新近样本用作f(t+1)来获得这三个样本。
可如下执行线性内插以获得分数延迟:
等式(8)
图5展示获得分数延迟的基于等式(8)的线性内插。三个频率调制样本f(t-1)、f(t)和f(t+1)由三个暗点展示且由最适曲线510连接。虚直线520连接f(t-1)和f(t)的两个点,且是基于等式(8)的上半部而产生。当0≤τ(t)≤1时,线520可用于线性内插。虚直线530连接f(t)和f(t+1)的两个点,且是基于等式(8)的下半部而产生。当-1≤τ(t)<0时,线530可用于线性内插。
等式(8)中的设计使用两个乘法来针对τ(t)的正值和负值两者计算fmd(t)。可通过重新排列等式(8)中的项来将乘法的数目减少到一,如下:
等式(9)
等式(9)等效于等式(8)。然而,仅使用一个与τ(t)的乘法来计算fmd(t)。
等式(8)和等式(9)使用线性内插来获得分数延迟。也可通过较高阶内插(例如,二次内插、样条内插等)来获得分数延迟。
图6展示自适应延迟单元600的一设计的框图,所述设计可用于图2中的自适应延迟单元220和图3中的自适应延迟单元320。在自适应延迟单元600内,延迟计算单元610接收经按比例缩放的调制信号fms(t)和相位误差信号pe(t),且计算针对每一样本周期的延迟τ(t),例如,如在等式(6)或(7)中所示。可编程延迟单元620接收经按比例缩放的调制信号和来自单元610的延迟的整数部分,且将经按比例缩放的调制信号延迟整数数目个样本周期。内插器630接收来自可编程延迟单元620的输出信号和来自单元610的延迟的分数部分。内插器630执行内插以获得分数延迟(例如,如在等式(8)或(9)中所示),且提供经延迟的调制信号fmd(t)。
图7展示图6中的延迟计算单元610和内插器630的一设计的框图。在此设计中,延迟计算单元610实施等式(7)。在延迟计算单元610内,单元710接收经按比例缩放的调制信号且在每一样本周期中提供此信号的正负号(例如,+1或-1)。乘法器712将相位误差信号乘以增益g1,且单元714使乘法器712的输出饱和。乘法器716将单元714的输出乘以来自单元710的经按比例缩放的调制信号的正负号。乘法器718将乘法器716的输出乘以增益g2,且在每一样本周期中提供延迟更新值Δτ(t)。求和器720对先前延迟值τ(t-1)与延迟更新值求和,且提供针对当前样本周期的当前延迟值τ(t)。寄存器722存储当前延迟值,且在下一个样本周期中将此值提供到求和器720。
在图7中展示的设计中,自适应步长μ以两个增益g1和g2实施,其可简化硬件,同时提供所要的分辨率。每一增益可为二的幂,且乘法器712和718可以移位器实施。每一移位器可将每一输入值移位由对应的增益确定的特定数目个位。乘法器716可仅使单元714的输出的正负号相反。寄存器722可具有足够数目个位(例如,大于10个位)来累积小的延迟改变。可将求和器720的输出的预定数目个最高有效位(MSB)(例如,3到5个MSB)作为延迟τ(t)提供。
在图7中展示的设计中,内插器630实施等式(9)。内插器630可接收(i)经按比例缩放的调制信号(如果自适应延迟单元600不包括可编程延迟单元620),或(ii)来自可编程延迟单元620的中间调制信号(如果其存在)。在内插器630内,将经按比例缩放的或中间调制信号提供到串联耦合的两个延迟单元730a和730b。每一延迟单元730提供一个样本周期的延迟。单元732接收当前延迟值τ(t),如果τ(t)≥0,那么提供逻辑高(“1”),且否则提供逻辑低(“0”)。乘法器742在两个输入端处接收先前样本f(t-1)和下一个样本f(t+1),如果τ(t)≥0,那么提供先前样本,且否则提供下一个样本。求和器744从乘法器742的输出中减去当前样本f(t),且提供等式(9)中的方括号内的量。单元734接收当前延迟值,且提供绝对延迟值|τ(t)|。乘法器746将绝对延迟值乘以求和器744的输出且提供Δ值。求和器748对Δ值与样本f(t)求和,且提供经延迟的调制信号fmd(t)的当前样本。
图7展示分别基于等式(7)和(9)的延迟计算单元610和内插器630的特定设计。也可以其它方式实施延迟计算单元610和内插器630。举例来说,延迟计算可基于不同于LMS的自适应算法。内插可基于较高阶内插,而非线性内插。
图8展示自适应按比例缩放单元800的一设计的框图,所述设计可用于图2中的自适应按比例缩放单元210和图3中的自适应按比例缩放单元310。在此设计中,可根据LMS算法基于调制信号fm(t)和相位误差信号pe(t)自适应地确定用于高通调制路径的增益g(t),如下:
g(t)=g(t-1)+γ·fm(t)·pe(t),                           等式(10)
其中γ为确定增益到最终值的收敛速率的自适应因数。在2005年6月21日发布的题目为“具有前向增益自适应模块的锁相回路(PHASE LOCKED LOOP HAVING AFORWARD GAIN ADAPTATION MODULE)”的第6,909,331号美国专利中进一步详细描述了基于LMS算法的增益g(t)的计算。
在自适应按比例缩放单元800内,乘法器812将调制信号乘以相位误差信号。乘法器814用自适应因数γ按比例缩放乘法器812的输出。累积器816累积乘法器814的输出且提供增益g(t)。乘法器818将调制信号乘以增益,且提供经按比例缩放的调制信号。
一般来说,一设备(例如,集成电路、无线通信装置等)可包括DPLL,其可执行经由第一调制路径和第二调制路径的两点调制且可自适应地调整第一调制路径的延迟以与第二调制路径的延迟匹配。第一调制路径和第二调制路径中的一者可为支持振荡器的频率的宽带调制的高通调制路径。第一调制路径和第二调制路径中的另一者可为支持振荡器的频率的窄带调制的低通调制路径。在一个设计中,DPLL可自适应地调整高通调制路径的延迟,例如,如在图2和图3中所展示。在另一设计中,DPLL可自适应地调整低通调制路径的延迟。
DPLL可包括自适应延迟单元,其可提供第一调制路径的可变延迟。在一个设计中,自适应延迟单元可包括延迟计算单元、内插器和可编程延迟单元,例如,如在图6中所示。延迟计算单元可基于施加到第一调制路径和第二调制路径的调制信号和DPLL中的相位误差信号确定可变延迟,例如,如在等式(6)或(7)中所示。在一个设计中,延迟计算单元可基于相位误差信号、调制信号的正负号和自适应步长来确定延迟更新值,例如,如在等式(7)中所示。延迟计算单元可接着用延迟更新值更新可变延迟。自适应延迟单元可根据LMS算法(如上所述)、LS算法、MMSE算法等来确定可变延迟。
内插器可提供可变延迟的分数部分,其中分数部分处于-1样本周期与+1样本周期之间。在一个设计中,内插器可基于以下各者来执行线性内插:(i)对于正分数延迟,当前样本和先前样本,或(ii)对于负分数延迟,当前样本和将来样本,例如,如在等式(8)或(9)中所示。可编程延迟单元可提供可变延迟的整数部分,其中整数部分包含整数数目个样本周期。
所述DPLL可进一步包括自适应按比例缩放单元,其可提供用于高通调制路径的可变增益以与低通调制路径的增益匹配。自适应按比例缩放单元可基于调制信号和DPLL中的相位误差信号确定可变增益,例如,如在等式(10)中所示。
两点调制可以各种设计实施。高通调制路径可包括按比例缩放单元,其按比例缩放调制信号且提供经按比例缩放的调制信号,例如,如在图2和图3中所示。在一个设计中,低通调制路径可包括Δ-∑调制器,其接收调制信号且提供用以改变DPLL中的分频器比率的输出信号,例如,如在图2中所示。在另一设计中,低通调制路径可包括累积器,其累积调制信号且提供调制相位信号,例如,如在图3中所示。两点调制还可以其它设计实施。
图9展示用于执行两点调制与自适应延迟匹配的过程900的设计。可将调制信号施加到支持两点调制的DPLL的第一调制路径(框912)。还可将调制信号施加到DPLL的第二调制路径(框914)。可自适应地调整第一调制路径的延迟以与第二调制路径的延迟匹配(框916)。第一调制路径和第二调制路径可分别为高通调制路径和低通调制路径,或可分别为低通调制路径和高通调制路径。可自适应地调整高通调制路径的增益以与低通调制路径的增益匹配(框918)。
在框916的一个设计中,可基于调制信号和DPLL中的相位误差信号确定第一调制路径的可变延迟。在一个设计中,可基于相位误差信号、调制信号的正负号和自适应步长来确定延迟更新值,例如,如在等式(7)中所示。可接着用延迟更新值更新可变延迟。可通过内插提供可变延迟的分数部分。可通过可编程延迟单元提供可变延迟的整数部分。
本文中描述的具有两点调制和自适应延迟匹配的DPLL可用于各种应用,例如,通信、计算、网络连接、个人电子设备等。举例来说,DPLL可用于无线通信装置、蜂窝式电话、个人数字助理(PDA)、手持式装置、游戏装置、计算装置、膝上型计算机、消费者电子装置、个人计算机、无绳电话等中。下文描述在无线通信装置中的DPLL的示范性用途。
图10展示用于无线通信系统的无线通信装置1000的设计的框图。无线装置1000可为蜂窝式电话、终端、手持机、无线调制解调器等。无线通信系统可为码分多址(CDMA)系统、全球移动通信系统(GSM)系统、正交频分多址(OFDMA)系统等。
无线装置1000能够提供经由接收路径和发射路径的双向通信。在接收路径中,由基站(未图示)发射的信号由天线1010接收,且经提供到接收器1012。接收器1012调节并数字化所接收的信号且将样本提供到模块1020用于进一步处理。在发射路径中,发射器1016从模块1020接收待发射的数据,处理且调节所述数据,且产生经调制的信号,经由天线1010将所述经调制的信号发射到基站。接收器1012和发射器1016可支持CDMA、GSM、OFDMA等。
模块1020包括各种处理、接口和存储器单元,例如,调制解调器处理器1022、精简指令集计算机/数字信号处理器(RISC/DSP)1024、控制器/处理器1026、存储器1028、输入/输出(I/O)电路1030和DPLL 1032。调制解调器处理器1022可执行用于数据发射和接收的处理,例如,编码、调制、解调、解码等。RISC/DSP 1024可为无线装置1000执行一般和专门处理。控制器/处理器1026可指导模块1020内的各种单元的操作。存储器1028可存储用于模块1020内的各种单元的数据和/或指令。I/O电路1030可与外部I/O装置1040通信。DPLL 1032可产生用于模块1020内的处理单元的时钟。
DPLL 1014可产生由接收器1012用于降频转换和/或解调的接收本机振荡器(LO)信号。DPLL 1018可产生由发射器1016用于升频转换和/或调制的发射LO信号。DPLL1014和/或1018可以图2中的DPLL 200、图3中的DPLL 300或具有两点调制(TPM)和自适应延迟匹配(ADM)的某一其它DPLL实施。参考振荡器1042可产生用于DPLL1014、1018和/或1032的准确参考时钟。参考振荡器1042可为XO、VCXO、TCXO等。
可将本文中描述的具有两点调制和自适应延迟匹配的DPLL实施于集成电路(IC)、模拟IC、射频IC(RFIC)、混合信号IC、专用集成电路(ASIC)、印刷电路板(PCB)、电子装置等上。还可通过例如互补金属氧化物半导体(CMOS)、N通道MOS(NMOS)、P通道MOS(PMOS)、双极结型晶体管(BJT)、双极CMOS(BiCMOS)、硅锗(SiGe)、砷化镓(GaAs)等各种IC工艺技术制造DPLL。
实施本文中描述的DPLL的设备可为独立装置或可为较大装置的一部分。一装置可为(i)独立IC,(ii)可包括用于存储数据和/或指令的存储器IC的一个或一个以上IC的集合,(iii)例如RF接收器(RFR)或RF发射器/接收器(RTR)等RFIC,(iv)例如移动台调制解调器(MSM)等ASIC,(v)可嵌入于其它装置内的模块,(vi)接收器、蜂窝式电话、无线装置、手持机或移动单元,(vii)等等。
在一个或一个以上示范性设计中,所描述的功能可实施于硬件、软件、固件或其任何组合中。如果实施于软件中,那么可将所述功能作为一个或一个以上指令或代码而存储于计算机可读媒体上或经由计算机可读媒体来发射。计算机可读媒体包括计算机存储媒体和通信媒体两者,通信媒体包括促进计算机程序从一位置传送到另一位置的任何媒体。存储媒体可为可由计算机存取的任何可用媒体。作为实例而非限制,此类计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置,或可用于以指令或数据结构的形式载运或存储所要程序代码且可由计算机存取的任何其它媒体。并且,将任何连接恰当地称为计算机可读媒体。举例来说,如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或无线技术(例如红外线、无线电和微波)从网站、服务器或其它远程源发射软件,那么同轴电缆、光纤电缆、双绞线、DSL或无线技术(例如红外线、无线电和微波)包括于媒体的定义中。如本文中所使用,磁盘(Disk)和光盘(disc)包括紧密光盘(CD)、激光光盘、光学光盘、数字多功能光盘(DVD)、软性磁盘和蓝光光盘,其中磁盘通常以磁性方式再现数据,而光盘通过激光以光学方式再现数据。以上内容的组合也应包括于计算机可读媒体的范围内。
提供本发明的先前描述,以使所属领域的任何技术人员能够制造或使用本发明。所属领域的技术人员将容易了解对本发明的各种修改,且在不脱离本发明的范围的情况下,本文中界定的一般原理可适用于其它变型。因此,本发明并不希望限于本文中描述的实例和设计,而是应被赋予与本文中揭示的原理和新颖特征一致的最广范围。

Claims (27)

1.一种电子设备,其包含:
数字锁相回路DPLL,其配置以执行经由第一和第二调制路径的两点调制且使用自适应延迟单元来自适应地调整所述第一调制路径的延迟以与所述第二调制路径的延迟匹配,该自适应延迟单元包括:
延迟计算单元,其配置接收相位误差信号和经按比例缩放调制信号并提供可变延迟;
可编程延迟单元,其配置以接收所述可变延迟的整数部分,并以整数数目个样本周期来延迟所述经按比例缩放调制信号;以及
内插器,其配置以接收所述可变延迟的分数部分,获取分数延迟,并提供经延迟调制信号。
2.根据权利要求1所述的设备,其中所述DPLL包含累积器。
3.根据权利要求1所述的设备,其中所述内插器接收来自所述可编程延迟单元的输出并根据所述整数数目个样本周期和所述分数延迟来提供所述经延迟调制信号。
4.根据权利要求1所述的设备,其中所述延迟计算单元基于所述相位误差信号、所述调制信号的正负号和自适应步长确定延迟更新值,且用所述延迟更新值更新所述可变延迟。
5.根据权利要求1所述的设备,其中所述自适应延迟单元根据最小均方(LMS)算法、最小平方(LS)算法或最小均方误差(MMSE)算法确定所述可变延迟。
6.根据权利要求1所述的设备,其中所述可变延迟的分数部分处于-1样本周期与+1样本周期之间。
7.根据权利要求6所述的设备,其中所述内插器对于正分数延迟基于当前样本和先前样本执行线性内插且对于负分数延迟基于所述当前样本和将来样本执行线性内插。
8.根据权利要求1所述的设备,其中所述第一调制路径为高通调制路径,且所述第二调制路径为低通调制路径,且其中所述DPLL自适应地调整所述高通调制路径的所述延迟。
9.根据权利要求1所述的设备,其中所述第一调制路径为低通调制路径,且所述第二调制路径为高通调制路径,且其中所述DPLL自适应地调整所述低通调制路径的所述延迟。
10.根据权利要求1所述的设备,其中所述第一和第二调制路径中的一者为高通调制路径,且其中所述第一和第二调制路径中的另一者为低通调制路径。
11.根据权利要求10所述的设备,其中所述DPLL包含累积器。
12.根据权利要求10所述的设备,其中所述自适应按比例缩放单元基于施加到所述高通和低通调制路径的所述调制信号和所述DPLL中的相位误差信号确定所述可变增益。
13.根据权利要求10所述的设备,其中所述高通调制路径包含配置以按比例缩放所述调制信号且提供经按比例缩放调制信号的按比例缩放单元,且其中所述低通调制路径包含操作以接收所述调制信号且提供用以改变所述DPLL中的分频器因数的输出信号的△-∑调制器。
14.根据权利要求10所述的设备,其中所述高通调制路径包含配置以按比例缩放所述调制信号且提供经按比例缩放调制信号的按比例缩放单元,且其中所述低通调制路径包含操作以累积所述调制信号且提供调制相位信号的累积器。
15.根据权利要求1所述的设备,其中所述设备为集成电路。
16.根据权利要求1所述的设备,其中所述设备为无线通信装置。
17.一种电子设备,其包含:
处理器,其配置以执行经由数字锁相回路(DPLL)的第一和第二调制路径的两点调制且使用自适应延迟单元来自适应地调整所述第一调制路径的延迟以与所述第二调制路径的延迟匹配,该自适应延迟单元包括:
延迟计算单元,其配置接收相位误差信号和经按比例缩放调制信号并提供可变延迟;
可编程延迟单元,其配置以接收所述可变延迟的整数部分,并以整数数目个样本周期来延迟所述经按比例缩放调制信号;以及
内插器,其配置以接收所述可变延迟的分数部分,获取分数延迟,并提供经延迟调制信号。
18.一种用于操作电子设备的方法,其包含:
将调制信号施加到支持两点调制的数字锁相回路(DPLL)的第一调制路径;
将所述调制信号施加到所述DPLL的第二调制路径;
使用自适应延迟单元来自适应地调整所述第一调制路径的延迟以与所述第二调制路径的延迟匹配,该自适应延迟单元包括:
延迟计算单元,其配置接收相位误差信号和经按比例缩放调制信号并提供可变延迟;
可编程延迟单元,其配置以接收所述可变延迟的整数部分,并以整数数目个样本周期来延迟所述经按比例缩放调制信号;以及
内插器,其配置以接收所述可变延迟的分数部分,获取分数延迟,并提供经延迟调制信号。
19.根据权利要求18所述的方法,其中所述自适应地调整所述第一调制路径的延迟包含:
确定第一调制路径的所述可变延迟并使用所述自适应延迟单元来调整所述第一调制路径的所述延迟。
20.根据权利要求19所述的方法,其中所述确定所述可变延迟包含:
基于所述相位误差信号、所述调制信号的正负号和自适应步长确定延迟更新值,以及
用所述延迟更新值更新所述可变延迟。
21.根据权利要求19所述的方法,其中所述可变延迟的所述分数部分处于-1样本周期与+1样本周期之间。
22.根据权利要求19所述的方法,其中所述自适应地调整所述第一调制路径的延迟包含:
所述内插器接收来自所述可编程延迟单元的输出并根据所述整数数目个样本周期和所述分数延迟来提供所述经延迟调制信号。
23.根据权利要求18所述的方法,其进一步包含:
自适应地调整高通调制路径的增益以与低通调制路径的增益匹配,其中所述第一和第二调制路径中的一者为所述高通调制路径,且其中所述第一和第二调制路径中的另一者为所述低通调制路径。
24.一种电子设备,其包含:
用于将调制信号施加到支持两点调制的数字锁相回路(DPLL)的第一调制路径的装置;
用于将所述调制信号施加到所述DPLL的第二调制路径的装置;
用于使用自适应延迟单元来自适应地调整所述第一调制路径的延迟以与所述第二调制路径的延迟匹配的装置,该自适应延迟单元包括:
延迟计算单元,其配置接收相位误差信号和经按比例缩放调制信号并提供可变延迟;
可编程延迟单元,其配置以接收所述可变延迟的整数部分,并以整数数目个样本周期来延迟所述经按比例缩放调制信号;以及
内插器,其配置以接收所述可变延迟的分数部分,获取分数延迟,并提供经延迟调制信号。
25.根据权利要求24所述的设备,其中所述用于自适应地调整所述第一调制路径的延迟的装置包含:
用于确定第一调制路径的所述可变延迟并使用所述自适应延迟单元来调整所述第一调制路径的所述延迟的装置。
26.根据权利要求25所述的设备,其中,所述可变延迟的所述分数部分处于-1样本周期与+1样本周期之间。
27.根据权利要求24所述的设备,其进一步包含:
用于自适应地调整高通调制路径的增益以与低通调制路径的增益匹配的装置,其中所述第一和第二调制路径中的一者为所述高通调制路径,且其中所述第一和第二调制路径中的另一者为所述低通调制路径。
CN200980153932.7A 2008-12-09 2009-12-09 具有两点调制和自适应延迟匹配的数字锁相回路 Active CN102273066B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/330,885 US7868672B2 (en) 2008-12-09 2008-12-09 Digital phase-locked loop with two-point modulation and adaptive delay matching
US12/330,885 2008-12-09
PCT/US2009/067354 WO2010068679A2 (en) 2008-12-09 2009-12-09 Digital phase-locked loop with two-point modulation and adaptive delay matching

Publications (2)

Publication Number Publication Date
CN102273066A CN102273066A (zh) 2011-12-07
CN102273066B true CN102273066B (zh) 2014-12-10

Family

ID=42230378

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980153932.7A Active CN102273066B (zh) 2008-12-09 2009-12-09 具有两点调制和自适应延迟匹配的数字锁相回路

Country Status (7)

Country Link
US (1) US7868672B2 (zh)
EP (1) EP2374209B1 (zh)
JP (1) JP5571098B2 (zh)
KR (1) KR101304367B1 (zh)
CN (1) CN102273066B (zh)
TW (1) TW201101695A (zh)
WO (1) WO2010068679A2 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8634512B2 (en) * 2011-02-08 2014-01-21 Qualcomm Incorporated Two point modulation digital phase locked loop
KR20140113216A (ko) 2013-03-15 2014-09-24 삼성전자주식회사 위상-디지털 컨버터를 이용한 디지털 위상 동기 루프 회로, 그 동작 방법 및 이를 포함하는 장치
US9484859B2 (en) * 2014-11-05 2016-11-01 Mediatek Inc. Modulation circuit and operating method thereof
KR102210324B1 (ko) 2014-12-03 2021-02-01 삼성전자주식회사 디지털 위상 고정 루프 및 그 동작방법
US9209815B1 (en) * 2014-12-22 2015-12-08 Opel Solar, Inc. Thyristor-based optical charge pump for an optical phase lock loop
CN107342738A (zh) * 2015-08-26 2017-11-10 深圳清华大学研究院 支持高数据率的两点调制器
US9819479B2 (en) * 2015-09-29 2017-11-14 Intel IP Corporation Digitally controlled two-points edge interpolator
US9832011B1 (en) * 2016-06-30 2017-11-28 Intel IP Corporation Performance indicator for phase locked loops
CN107968687B (zh) * 2016-10-20 2021-08-24 国民技术股份有限公司 一种两点调制发射机校准电路及校准方法
US10056912B1 (en) * 2017-02-23 2018-08-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Simultaneous cancellation of multiple spurs from different sources
CN108134754B (zh) * 2018-01-09 2019-02-01 西安科技大学 一种吉比特连续可变速率的中频差分解调器
CN110474639B (zh) * 2019-08-07 2022-10-11 上海东软载波微电子有限公司 两点调制器及其控制方法、dac增益校准方法及装置
KR20220032365A (ko) 2020-09-07 2022-03-15 삼성전자주식회사 위상 고정 루프 및 이를 포함하는 전자 장치
KR102470031B1 (ko) * 2020-11-26 2022-11-23 한국전자기술연구원 고속 광대역 fmcw 주파수 변조기 및 그 비선형성 보상 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1420653A (zh) * 2001-11-15 2003-05-28 华为技术有限公司 利用pll控制无线基带调制多通道相位匹配的方法与电路

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0408238B1 (en) 1989-07-08 1996-03-27 Plessey Semiconductors Limited A frequency synthesiser
EP0718963A1 (en) * 1994-12-22 1996-06-26 AT&T Corp. Method and apparatus for broadband frequency modulation of a phase-locked frequency synthesizer
DE69826835T2 (de) * 1998-05-29 2006-02-23 Motorola Semiconducteurs S.A. Frequenzsynthetisierer
GB2354649A (en) * 1999-09-22 2001-03-28 Cadence Design Systems Inc Method and apparatus for generating a modulated radio frequency output signal
US6809598B1 (en) * 2000-10-24 2004-10-26 Texas Instruments Incorporated Hybrid of predictive and closed-loop phase-domain digital PLL architecture
DE10127612A1 (de) * 2001-06-07 2003-01-02 Infineon Technologies Ag Zwei-Punkt-Modulator mit PLL-Schaltung und vereinfachter digitaler Vorfilterung
US6892057B2 (en) * 2002-08-08 2005-05-10 Telefonaktiebolaget Lm Ericsson (Publ) Method and apparatus for reducing dynamic range of a power amplifier
US6909331B2 (en) * 2002-08-28 2005-06-21 Qualcomm Incorporated Phase locked loop having a forward gain adaptation module
US6700447B1 (en) * 2002-09-06 2004-03-02 Telefonaktiebolaget Lm Ericsson (Publ) Trimming of a two point phase modulator
KR100976375B1 (ko) * 2002-09-06 2010-08-18 텔레포나크티에볼라게트 엘엠 에릭슨(피유비엘) 2점 위상변조기의 트리밍
US7460499B2 (en) * 2003-01-17 2008-12-02 Texas Instruments Incorporated Modulation noise estimation mechanism
JP3934585B2 (ja) * 2003-08-22 2007-06-20 松下電器産業株式会社 広帯域変調pll、広帯域変調pllのタイミング誤差補正システム、変調タイミング誤差補正方法および広帯域変調pllを備えた無線通信装置の調整方法
JP4437097B2 (ja) * 2004-03-02 2010-03-24 パナソニック株式会社 2点変調型周波数変調装置及び無線送信装置
JP2006050573A (ja) * 2004-06-28 2006-02-16 Sanyo Electric Co Ltd 送信方法および装置ならびに受信方法および装置
EP1830533A1 (en) * 2004-12-24 2007-09-05 Matsushita Electric Industrial Co., Ltd. Phase modulating apparatus, communication device, mobile wireless unit, and phase modulating method
US7403750B2 (en) * 2005-04-25 2008-07-22 Nokia Corporation Reuse of digital-to-analog converters in a multi-mode transmitter
WO2006118056A1 (ja) 2005-04-27 2006-11-09 Matsushita Electric Industrial Co., Ltd. 2点変調型位相変調装置、ポーラ変調送信装置、無線送信装置及び無線通信装置
US7522011B2 (en) * 2005-08-15 2009-04-21 Nokia Corporation High pass modulation of a phase locked loop
US7542519B2 (en) * 2005-12-29 2009-06-02 Crestcom, Inc. Radio frequency transmitter and method therefor
JP2007221773A (ja) * 2006-01-19 2007-08-30 Matsushita Electric Ind Co Ltd Pll変調回路、無線送信装置及び無線通信装置
US20070189431A1 (en) * 2006-02-15 2007-08-16 Texas Instruments Incorporated Delay alignment in a closed loop two-point modulation all digital phase locked loop
US7365609B2 (en) * 2006-07-26 2008-04-29 Texas Instruments Incorporated Hybrid stochastic gradient based digitally controlled oscillator gain KDCO estimation
US7535311B2 (en) * 2006-11-30 2009-05-19 Infineon Technologies Ag Direct wideband modulation of a frequency synthesizer
US20080205571A1 (en) * 2007-02-27 2008-08-28 Khurram Muhammad System and Method for Time Aligning Signals in Transmitters
US7728690B2 (en) * 2007-10-19 2010-06-01 Qualcomm, Incorporated Method and apparatus for compensating for tuning nonlinearity of an oscillator
US7760042B2 (en) * 2008-06-26 2010-07-20 Infineon Technologies Ag Phase locked loop based frequency modulator with accurate oscillator gain adjustment
US7974807B2 (en) * 2008-09-18 2011-07-05 Qualcomm Incorporated Adaptive calibration for digital phase-locked loops

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1420653A (zh) * 2001-11-15 2003-05-28 华为技术有限公司 利用pll控制无线基带调制多通道相位匹配的方法与电路

Also Published As

Publication number Publication date
JP2012511881A (ja) 2012-05-24
EP2374209A2 (en) 2011-10-12
US20100141313A1 (en) 2010-06-10
KR20110094220A (ko) 2011-08-22
TW201101695A (en) 2011-01-01
EP2374209B1 (en) 2016-08-17
WO2010068679A3 (en) 2011-02-17
US7868672B2 (en) 2011-01-11
WO2010068679A2 (en) 2010-06-17
JP5571098B2 (ja) 2014-08-13
KR101304367B1 (ko) 2013-09-11
CN102273066A (zh) 2011-12-07

Similar Documents

Publication Publication Date Title
CN102273066B (zh) 具有两点调制和自适应延迟匹配的数字锁相回路
CN102414980B (zh) 具有使用累加器和相位-数字转换器的两点调制的数字锁相环
KR101296311B1 (ko) 다수의 조정 루프들을 갖는 주파수 합성기
US9154143B2 (en) Semiconductor device
CN101213783B (zh) 采用自适应参考频率校正的同步方案
US20160099720A1 (en) Wideband Digitally Controlled Injection-Locked Oscillator
US8669816B2 (en) Integrated circuit device, electronic device and method therefor
CN103348644A (zh) 两点调制数字锁相环
EP2713510B1 (en) Hybrid AFC using DCXO and RF PLL
US6876874B2 (en) Process for reducing the electrical consumption of a transmitter/receiver of digital information, in particular a cellular mobile telephone, and corresponding transmitter/receiver
US20120074998A1 (en) Integrated circuit device, electronic device and method for compensating frequency drift of a controllable oscillator
Quinlan et al. A multimode 0.3-200-kb/s transceiver for the 433/868/915-MHz bands in 0.25-/spl mu/m CMOS
CN103095291A (zh) 快速锁相环设置
Staszewski et al. Digital Signal Processing for RF at 45-nm CMOS and Beyond

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant