KR101304367B1 - 2-지점 변조 및 적응 지연 정합을 이용하는 디지털 위상-동기 루프 - Google Patents

2-지점 변조 및 적응 지연 정합을 이용하는 디지털 위상-동기 루프 Download PDF

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Abstract

적응 지연 정합을 이용하여 2-지점 변조를 지원하는 디지털 위상-동기 루프(DPLL)가 제시된다. DPLL은 오실레이터의 주파수 및/또는 위상의 광대역 변조 및 협대역 변조를 각각 지원할 수 있는 하이패스 및 로우패스 변조 경로들을 포함한다. DPLL은 다른 변조 경로의 지연과 정합시키기 위해 하나의 변조 경로의 지연을 선택적으로 조정할 수 있다. 일 설계에서, DPLL은 두 개의 변조 경로들에 대하여 가변 지연을 제공하는 적응 지연 유닛을 포함한다. 적응 지연 유닛 내에서, 지연 계산 유닛은 DPLL 내의 두 개의 변조 경로들에 인가되는 변조 신호 및 위상 오차 신호에 기반하여 가변 지연을 결정한다. 보간기는 가변 지연의 일부 부분(fractional portion)을 제공하고, 프로그래머블 지연 유닛은 가변 지연의 정수 부분을 제공한다.

Description

2-지점 변조 및 적응 지연 정합을 이용하는 디지털 위상-동기 루프 {DIGITAL PHASE-LOCKED LOOP WITH TWO-POINT MODULATION AND ADAPTIVE DELAY MATCHING}
본 개시는 일반적으로 전자분야와 관련되고, 더욱 상세하게는 2-지점 변조를 이용하는 디지털 위상-동기 루프(DPLL)와 관련된다.
DPLL(Digital Phase-Locked Loop)은 오실레이터(oscillator)의 주파수 및/또는 위상을 조정하는데 사용된다. 일반적인 일 예에서, DPLL은 정확한 주파수를 갖는 기준 신호로 오실레이터의 주파수 및/또는 위상을 록킹(lock)하는데 사용될 수 있다.
다른 어플리케이션에서, DPLL은 오실레이터의 주파수 및/또는 위상을 변조 신호로 변조하는데 사용될 수 있다. 변조 신호의 대역폭이 폐루프 대역폭보다 훨씬 작다면, 변조 신호는 DPLL내의 루프 필터 이전에 인가될 수 있다. 그러나, 변조 신호의 대역폭이 폐루프 신호 대역폭보다 넓다면, 2-지점 변조가 수행될 수 있고, 변조 신호는 DPLL에서의 두 개의 변조 경로들에 인가될 수 있다. 일 변조 경로는 루프 필터 이전에 연결될 수 있고 협대역 변조를 위하여 사용될 수 있다. 다른 변조 경로는 루프 필터 이후에 연결될 수 있고 광대역 변조를 위하여 사용될 수 있다. 2-지점 변조는 DPLL의 대역폭을 효과적으로 증가시킬 수 있어서, 오실레이터는 광대역 변조 신호로 주파수 변조될 수 있고, DPLL의 정상 동작을 최소로 방해한다. 그러나, 2-지점 변조의 성능은 각각의 변조 경로에 대하여 적용되는 적절한 이득 및 지연에 종속된다.
적응 지연 정합을 이용하여 2-지점 변조를 지원하는 DPLL이 여기서 개시된다. DPLL은 (i) 오실레이터의 주파수 및/또는 위상의 광대역 변조를 지원하는 하이패스 변조 경로 및 (ii) 오실레이터의 주파수 및/또는 위상의 협대역 변조를 지원하는 로우패스 변조 경로를 포함한다. DPLL은 다른 변조 경로의 지연을 정합시키기 위해 하나의 변조 경로의 지연을 적응적으로 조정할 수 있다. 적응적인 지연 정합/조정은 정상 동작 동안에 DPLL에서 이용가능한 하나 이상의 신호들에 기반하여 지연의 동적인 조정을 지칭한다.
일 설계에서, DPLL은 2 지점 변조 경로들에 대하여 가변 지연을 제공할 수 있는 적응적인 지연을 포함할 수 있다. 일 설계에서, 적응적인 지연은 지연 계산 유닛, 보간기(interpolator), 및 프로그램 가능한(programmable) 지연 유닛을 포함할 수 있다. 지연 계산 유닛은 DPLL에서의 두 개의 변조 경로들에 인가되는 변조 신호 및 위상 오차 신호에 기반하여 가변 지연을 결정할 수 있다. 가변 지연은 (i) 정수 개의 샘플 기간들을 포함하는 정수 부분 (ii) 하나의 샘플 기간의 일부를 포함하는 일부 부분으로 분해될 수 있다. 보간기는 가변 지연의 일부 부분을 제공할 수 있고, 프로그래머블 지연 유닛은 가변 지연의 정수 부분을 제공할 수 있다. DPLL은 로우패스 변조 경로의 이득과 정합시키기 위해 하이패스 변조 경로에 대하여 가변 이득을 제공할 수 있다.
본 개시의 다양한 양상들 및 특징들이 아래에 더 상세하게 기술된다.
도 1은 2-지점 변조 및 적응 지연 정합을 이용하는 DPLL을 도시한다.
도 2 및 3은 2-지점 변조 및 적응 지연 정합을 이용하는 두 개의 DPLL을 도시한다.
도 4는 성능 열화 대 지연 부정합을 도시한다.
도 5는 일부 지연을 획득하기 위한 선형 보간기를 도시한다.
도 6은 적응 지연 유닛을 도시한다.
도 7은 지연 계산 유닛 및 보간기를 도시한다.
도 8은 적응 스케일링 유닛을 도시한다.
도 9는 적응 지연 정합을 이용하여 2-지점 변조를 수행하기 위한 프로세스를 도시한다.
도 10은 무선 통신 시스템의 블록도를 도시한다.
여기서 "예시적인"이라는 단어는 "예(example)", "예(instance)", 또는 "설명(illustration)"을 의미하는 것으로 사용된다. 여기서 기술되는 임의의 설계는 다른 설계들에 비하여 우선적이거나 또는 유리하도록 반드시 구성되는 것은 아니다.
도 1은 2-지점 변조 및 적응 지연 정합을 이용하는 DPLL 설계의 블록도를 도시한다. 2-지점 변조는 또한 일반적으로 듀얼-포트 변조로 지칭된다. DPLL(100)내에서, 변조 신호
Figure 112011052991349-pct00001
는 로우패스 변조 경로 및 하이패스 변조 경로로 모두 제공된다. 하이패스 변조 경로에서, 적응 스케일링 유닛(110)은 이득을 갖는 변조 신호를 스케일링하고 스케일된 신호
Figure 112011052991349-pct00002
를 제공한다. 적응 지연 유닛(120)은 스케일된 변조 신호를 적절한 양만큼 지연시키고 지연된 변조 신호
Figure 112011052991349-pct00003
를 제공한다. 로우패스 변조 경로에서, 누적기(130)는 변조 신호를 누적하고, 이는 주파수를 위상으로 변환하고, 변조 신호
Figure 112011052991349-pct00004
를 제공한다. 적응 지연 유닛(140)은 변조 위상 신호를 적절한 양만큼 지연시키고 지연된 변조 위상 신호
Figure 112011052991349-pct00005
를 제공한다.
덧셈기(summer)(142)는 지연 변조 위상 신호로에서 피드백 신호
Figure 112013018226164-pct00006
를 차감하고 위상 오차 신호
Figure 112013018226164-pct00007
를 제공한다. 루프 필터(150)는 위상 오차 신호를 필터링하고 필터링된 위상 오차 신호를 제공한다. 루프 필터(150)는 DPLL(100)의 루프 다이내믹스들을 설정하고, DPLL의 폐루프 대역폭, 획득 시간 및 획득 범위, 위상 잡음 성능 등을 결정한다. 덧셈기(152)는 루프 필터(150)로부터 필터링된 위상 오차 신호 및 적응 지연 유닛(120)으로부터의 지연 변조 신호를 더하고 오실레이터(160)에 대하여 제어 신호를 제공한다. 제어 신호는 오실레이터의 위상이 변조된 위상을 따르도록 오실레이터의 주파수를 조정한다. 오실레이터(160)는 변조 신호에 의해 변조된 자신의 주파수를 갖는 변조 신호
Figure 112013018226164-pct00008
를 제공한다. 디바이더(divider)(170)은 변조 신호를 주파수에 따라 분할하고 피드백 신호를 덧셈기(142)로 제공한다.
도 1은 하이패스 변조 경로에서의 적응 지연 유닛(120) 및 로우패스 변조 경로에서의 적응 변조 유닛(140)을 도시한다. 도 1은 적응 지연 유닛들이 하이패스 및 로우패스 변조 경로들에 배치될 수 있는 가능한 위치들을 또한 도시한다. 도 1은 하이패스 변조 경로에서 적응 스케일링 유닛(110) 이후에 배치되는 적응 지연 유닛(120)을 도시한다. 일반적으로, 적응 지연 유닛(120)은 적응 스케일링 유닛(110) 이전 또는 이후에 배치될 수 있다.
도 1에서 도시된 설계에서, 적응 지연 유닛들은 하이패스 및 로우패스 변조 경로들 모두에 사용될 수 있다. 다른 설계에서, 단지 하나의 적응 지연 유닛이 하나의 변조 경로 - 전형적으로 짧은 지연을 갖는 변조 경로 - 에서 사용될 수 있다. 이러한 적응 지연 유닛은 다른 변조 경로의 지연과 정합시키기 위해 자신의 변조 경로의 지연을 변화시킬 수 있다. 모든 설계에 대하여, 일단 DPLL(100)이 록킹되면, 지연 정합은 하이패스 및 로우패스 변조 경로들을 통한 2-지점 변조 경로의 효과들이 루프 필터(150)의 입력에서 상쇄되는 것을 허용한다. 그 다음에 DPLL(100)은 로우패스 및 하이패스 변조가 적용되지 않음에도 블구하고 동작할 수 있다.
도 1에 도시된 바와 같이, 로우패스 변조 경로에 대한 변조 지점은 루프 필터(150) 이전의 덧셈기(142)의 입력일 수 있다. 하이패스 변조 경로에 대한 변조 지점은 루프 필터(150) 이후의 덧셈기(152)의 입력일 수 있다. 변조 신호의 대역폭은 DPLL(100)이 사용되는 어플리케이션에 의해 결정될 수 있고 DPLL(100)의 폐루프 대역폭보다 넓을 수 있다. 로우패스 변조 경로의 대역폭은 루프 필터(150)에 의해 결정될 수 있고 요구되는 잡음 필터링 및 루프 다이내믹들을 달성하기 위하여 상대적으로(예컨대, 100KHz 이하) 협대역일 수 있다. 별개의 하이패스 및 로우패스 변조경로들을 통해 변조신호를 적용함으로써, DPLL(100)은 DPLL의 폐루프 대역폭보다 넓은 신호 대역폭을 이용하여 오실레이터(160)를 변조할 수 있다.
오실레이터(160)는 디지털 제어 오실레이터(DCO), 전압 제어 오실레이터(VCO), 전류 제어 오실레이터(ICO), 수치 제어 오실레이터(NCO), 또는 주파수가 제어 신호에 의해 조정될 수 있는 몇몇 다른 타입의 오실레이터일 수 있다. 오실레이터(160)는 f osc 의 공칭(nominal) 주파수에서 동작할 수 있고, 이는 DPLL(100)이 사용되는 어플리케이션에 의해 결정될 수 있다. 예를 들어, DPLL(100)은 무선 통신 디바이스에 대하여 사용될 수 있고, f osc 는 수백 메가 헤르쯔(MHz) 또는 수 기가헤르쯔(GHz)일 수 있다.
도 1은 또한 DPLL(100)내의 다양한 회로 블록들과 연관되는 지연들을 도시한다. 로우패스 변조 경로에서, 누적기(130)는
Figure 112011052991349-pct00009
의 지연을 가지고, 적응 지연 유닛(140)은
Figure 112011052991349-pct00010
의 지연을 가진다. 하이패스 변조 경로에서, 스케일링 유닛(110)은
Figure 112011052991349-pct00011
의 지연을 가지고, 적응 지연 유닛(140)은
Figure 112011052991349-pct00012
의 지연을 가진다. 오실레이터(160)는
Figure 112011052991349-pct00013
의 지연을 가지고, 디바이더(170)는
Figure 112011052991349-pct00014
의 지연을 가진다. 하이패스 변조경로를 통해 변조신호로부터 루프필터(150)의 입력으로의 전체 지연
Figure 112011052991349-pct00015
은 다음과 같이 표현될 수 있다:
Figure 112011052991349-pct00016
여기서, 적응 지연 유닛(120)이 존재하지 않는다면
Figure 112011052991349-pct00017
는 0과 같을 수 있다.
변조 신호로부터 로우패스 경로를 통한 루프 필터(150)의 입력으로의 전체 지연 tLPM 는 다음과 같이 표현될 수 있다:
Figure 112011052991349-pct00018
여기서, 적응 지연 유닛(120)이 존재하지 않는다면
Figure 112011052991349-pct00019
는 0과 같을 수 있다.
두 변조 경로들의 전체 지연은 정합되어야 하므로,
Figure 112011052991349-pct00020
Figure 112011052991349-pct00021
이다. 적응 지연 유닛(120)만이 하이패스 변조 경로에서 사용된다면, 이 유닛의 지연은 다음과 같이 설정될 수 있다:
Figure 112011052991349-pct00022
적응 지연 유닛(140)이 로우패스 변조에서 사용된다면, 이 유닛의 지연은 다음과 같이 설정될 수 있다:
Figure 112011052991349-pct00023
도 4는 8-ary 위상 시프트 키잉(8-PSK)에 대하여 하이패스 및 로우패스 변조 경로들 사이의 오차 벡터 크기(EVM : error vector magnitude) 대 지연 부정합의 플롯(410)을 도시한다. EVM은 일반적으로 변조 성능을 측정하기 위해 사용된다. DPLL 내의 다양한 디지털 회로 블록들을 업데이트하기 위해 사용되는 클록에 대하여 샘플 기간들의 단위로 부정합이 주어진다. 예를 들어, 샘플 기간(period)은 57.6MHz에서의 클록에 대하여 17.4ns와 같을 수 있다. 도 4에서 도시되는 바와 같이, EVM의 열화는 0.2 샘플 기간들보다 작은 지연 부정합에 대하여 최소일 수 있지만 더 큰 지연 부정합에 대하여 점차로 악화될 수 있다.
도 1을 다시 참조하면, 오실레이터(160)의 지연
Figure 112011052991349-pct00024
은 전형적으로 알려지지는 않았고 샘플 기간의 일부일 수 있다. 적응 지연 유닛(120 또는 140)은 오실레이터(160)의 지연을 고려하기 위해 사용될 수 있고 샘플 기간의 일부의 분해능을 가질 수 있다. 적응 지연 유닛(120 또는 140)은 DPLL(100)내의 다른 회로 블록들의 지연들을 고려하기 위해 또한 사용될 수 있다.
도 1은 2-지점 변조 및 적응 지연 정합을 이용하는 DPLL의 모델을 도시한다. 도 1의 DPLL은 다양한 설계들로 구현될 수 있다.
도 2는 델타-시그마 변조(DSM) 및 적응 지연 정합에 기반하는 2-지점 변조를 이용하는 DPLL(200) 설계의 블록도이다. DPLL(200) 내에서, 변조 신호
Figure 112011052991349-pct00025
는 로우패스 변조 경로 및 하이패스 변조 경로 모두에 제공된다. 하이패스 변조 경로에서, 적응 스케일링 유닛(210)은 가변 이득
Figure 112011052991349-pct00026
를 갖는 변조 신호를 스케일링하고 스케일된 신호
Figure 112011052991349-pct00027
를 제공한다. 적응 지연 유닛(200)은 가변 지연
Figure 112011052991349-pct00028
에 의해 스케일된 변조 신호를 지연시키고 지연된 변조 신호
Figure 112011052991349-pct00029
를 제공한다. 로우패스 변조 경로에서, 델타-시그마 변조기(230)는 상대적으로 낮은 입력 레이트로 분해능 의 다수의 비트들(예컨대, 10 이상의 비트들)을 갖는 변조 신호를 수신하고 그리고 동일한 분해능을 가지지만 높은 출력 레이트로 하나 또는 수 개의 비트들을 사용하는 DSM 출력 신호를 생성한다.
다중-모듈러스 디바이더(multi-modulus divider)(270)은 DCO(260)로부터 변조된 신호
Figure 112013018226164-pct00030
를 수신하고, DSM 출력 신호에 의해 결정되는 가변 주파수 디바이더 인자에 의해 주파수 변조된 신호를 분주하고, 그리고 피드백 신호
Figure 112013018226164-pct00031
를 제공한다. 위상-대-디지털 변환기(PDC)(240)는 피드백 신호의 위상을 기준(Ref) 클록의 위상 fref 과 비교하고 위상 오차 신호
Figure 112013018226164-pct00032
를 제공한다. 루프 필터(250)는 위상 오차 신호를 필터링하고 필터링된 위상 오차 신호를 제공한다. 덧셈기(252)는 필터링된 위상 오차 신호 및 적응 지연 유닛(220)으로부터 지연된 변조 신호를 더하고 DCO(260)에 대하여 제어 신호를 제공한다.
적응 스케일링 유닛(210)은 아래에 기술되는 바와 같이, 변조 신호 및 위상 오차 신호에 기반하여 하이패스 변조 경로에 대하여 이득
Figure 112011052991349-pct00033
를 적응적으로 가변할 수 있다. 적응 지연 유닛(220)은 아래에 기술되는 바와 같이, 변조 신호 및 위상 오차 신호에 기반하여 하이패스 변조 경로에 대하여 지연
Figure 112011052991349-pct00034
를 적응적으로 가변할 수 있다. 도 2의 설계에서, 적응 지연 유닛(220)만이 하이패스 변조 경로에서 사용되고 로우패스 변조경로에서는 사용되지 않는다. 다른 설계에서, 적응 지연 유닛(220)은 생략될 수 있고, 적응 지연 유닛은 위상-대-디지털 변환기(240) 이후에 삽입될 수 있다.
기준 클록은 크리스털 오실레이터(XO), 전압 제어 크리스털 오실레이터(VCXO), 온도 보상 크리스털 오실레이터(TCXO), 또는 정확한 주파수를 갖는 다른 타입의 오실레이터에 기반하여 생성될 수 있다. 기준 클록의 주파수는 DCO(260)의 주파수보다 훨씬 낮을 수 있다. 예를 들어, f ref 는 수 십MHz인 반면에, f osc 는 수 GHz이다.
도 3은 누적기 및 적응 지연 정합에 기반한 2-지점 변조를 이용하는 DPLL(300)의 설계 블록도이다. DPLL(300)내에서, 변조 신호
Figure 112011052991349-pct00035
는 로우패스 변조 경로 및 하이패스 변조 경로 모두에 제공된다. 하이패스 변조 경로에서, 적응 스케일링 유닛(310)은 가변 이득
Figure 112011052991349-pct00036
를 갖는 변조 신호를 스케일링하고 스케일된 변조 신호
Figure 112011052991349-pct00037
를 제공한다. 적응 지연 유닛(320)은 스케일된 변조 신호를 가변 지연
Figure 112011052991349-pct00038
에 의해 지연시키고 지연된 변조 신호
Figure 112011052991349-pct00039
를 제공한다. 로우패스 변조 경로에서, 누적기(330)는 주파수를 위상으로 변환하는 변조 신호를 누적하고, 변조 위상 신호
Figure 112011052991349-pct00040
를 제공한다.
위상-대-디지털 변환기(340)은 피드백 신호
Figure 112011052991349-pct00041
의 위상을 기준 클록의 주파수 f ref 와 비교하고 PDC 출력 신호를 제공한다. 덧셈기(342)는 누적기(330)로부터의 PDC 출력 신호 및 변조 위상 신호를 더하고 위상 오차 신호
Figure 112011052991349-pct00042
를 제공한다. 루프 필터(350)는 위상 오차 신호를 필터링하고 필터링된 위상 오차 신호를 제공한다. 덧셈기(352)는 필터링된 위상 오차 신호 및 적응 지연 유닛(320)으로부터 지연된 변조 신호를 더하고 DCO(360)에 대하여 제어 신호를 제공한다. 디바이더(370)는 DCO(360)으로부터 변조된 신호를 수신하고, 고정 인자에 의해 주파수 변조된 신호를 분주하고, 피드백 신호를 제공한다. 고정 디바이더 인자는 오실레이션 주파수 f osc 및 기준 주파수 f ref 에 기반하여 결정될 수 있다.
적응 스케일링 유닛(310)은 하이패스 변조 경로에 대하여 이득
Figure 112011052991349-pct00043
를 아래에 기술되는 바와 같이, 적응적으로 가변시킬 수 있다. 가변 지연 유닛(320)은 하이패스 변조 경로에 대하여 지연
Figure 112011052991349-pct00044
를 가변시킬 수 있다. 도 3에 도시된 설계에서, 적응 지연 유닛(320)만이 하이패스 변조 경로에서 사용되고 로우패스 변조 경로에서는 사용되지 않는다. 다른 설계에서, 적응 지연 유닛(320)은 생략될 수 있고, 적응 지연 유닛은 누적기(330) 이후에 삽입될 수 있다.
도 2 및 3은 2-지점 변조 및 적응 지연 정합을 이용한 DPLL의 예시적인 설계들을 도시한다. 2-지점 변조를 이용하는 DPLL 및 적응 지연 정합은 또한 다른 설계들로 구현될 수 있다. 예를 들어, 가능하게는 DCO(260 및 360)를 제외하고 도 2 및 3에서 모든 회로 블록도들은 디지털 회로들을 이용하여 구현될 수 있다. 가능하게는 DCO(260 및 360)를 제외하고 모든 디지털 회로 블록들은 디지털 회로들을 이용하여 구현될 수 있다. 가능하게는 디바이더(270 및 370)를 제외하고 모든 디지털 회로 블록들은 적절한 주파수 f samp 에서의 샘플 클록에 기반하여 동작할 수 있다. 디지털 회로 블록에 제공되거나 디지털 회로 블록에 의한 신호는 그리하여 샘플 레이트 f samp 에서의 샘플들의 시퀀스로 이루어질 수 있다. 디지털 회로 블록들은 충분한 비트 폭 및 분해능을 갖도록 설계될 수 있다.
2-지점 변조를 이용하는 DPLL에 대하여, 적응 지연 정합은 두 개의 정합 경로들의 지연을 정합시키도록 수행될 수 있다. 적응 지연 정합에 대하여, 하나의 변조 경로의 지연(예컨대, 도 2 및 3에 도시된 설계들에서의 하이패스 변조 경로)이 두 개의 변조 경로들 사이의 임의의 지연 차(예컨대, DCO(260 및 360) 지연의 변동에 기인하는)를 고려하도록 적응적으로 조정될 수 있다. 적응 지연 조정은 최소 제곱 평균(LMS: least mean square) 알고리즘, 최소 제곱(LS: least squear) 알고리즘, 최소 평균 제곱 오차(MMSE: minimum mean square error) 오차 등과 같은 다양한 적응 알고리즘에 기반할 수 있다. 이러한 다양한 적응 알고리즘들은 "Adaptive Filter Theory," 3판, Prentice Hall, 1996으로 명칭되는 책에서 Simon Haykin에 의해 기술된다. 명료성을 위하여, LMS 알고리즘에 기반하는 적응 지연 조정은 아래에 기술된다.
LMS 알고리즘은 위상 오차 신호
Figure 112011052991349-pct00045
의 평균 제곱 오차(MSE)를 최소화하는 것을 시도하고, 이는 다음과 같이 표현될 수 있다:
Figure 112011052991349-pct00046
여기서
Figure 112011052991349-pct00047
는 기준 위상 신호이고, 기준 클록의 위상이고,
Figure 112011052991349-pct00048
는 지연 t의 함수로서 디바이더로부터의 피드백 신호이고, E [ ]는 평균 연산이다.
MSE를 최소화하기 위해, 지연은 다음과 같이 적응적으로 업데이트될 수 있다:
Figure 112011052991349-pct00049
여기서
Figure 112011052991349-pct00050
는 적응 스텝 크기이고,
Figure 112011052991349-pct00051
는 샘플 기간 t 에 대한 지연 업데이트 값이고,
Figure 112011052991349-pct00052
는 샘플 기간 t에 대한 지연이다.
더 큰 적응 스텝 크기가 지연
Figure 112013018226164-pct00053
의 최종 값으로의 더 빠른 수렴을 초래할 수 있지만 더 많은 지터를 또한 초래할 수 있다. 역으로, 작은 적응 스텝 크기는 더 느린 수렴을 초래할 수 있지만 더 적은 지터를 초래할 수 있다. 적절한 적응 스텝 크기가 수렴 비율 및 지터 간의 트레이드오프에 기반하여 선택될 수 있다. 적응 스텝 크기는 또한 변할 수 있다. 예를 들어, 더 큰 적응 스텝 크기가 획득을 위하여 사용될 수 있고 더 작은 적응 스텝 크기가 수렴 이후의 추적을 위하여 사용될 수 있다.
식 (6)에 보여지는 바와 같이, 지연
Figure 112011052991349-pct00054
는 적응 크기 스텝
Figure 112011052991349-pct00055
, 스케일링된 변조 신호
Figure 112011052991349-pct00056
및 위상 오차 신호
Figure 112011052991349-pct00057
에 의존하는 양
Figure 112011052991349-pct00058
에 의해 업데이트될 수 있다. 지연 업데이트 값을 계산하는데 있어서 곱셈을 피하기 위해, 지연은 다음과 같이 적응적으로 업데이트될 수 있다:
Figure 112011052991349-pct00059
여기서
Figure 112011052991349-pct00060
는 스케일링된 변조 신호의 부호이다.
적응 스텝 크기는 2의 거듭제곱이 되도록 선택될 수 있다. 이러한 경우에서, 지연 업데이트 값은 (i) 적응 스텝 크기에 의해 결정되는 특정한 수의 비트들에 의한 비트 시프트
Figure 112013018226164-pct00061
및 (ii)
Figure 112013018226164-pct00062
가 0보다 작은 경우의 비트-시프트된
Figure 112013018226164-pct00063
의 부호의 변경에 의해 획득될 수 있다.
지연
Figure 112013018226164-pct00064
는 샘플 기간들의 단위로 주어질 수 있고 그리고 정수 부분 및 일부 부분으로 분해될 수 있다.
Figure 112013018226164-pct00065
의 정수 부분은 정수 개의 지연 샘플 기간들을 제공할 수 있는 프로그래머블 지연 유닛을 이용하여 획득될 수 있다.
Figure 112013018226164-pct00066
의 일부 부분은 하나의 샘플 기간의 일부인 지연을 제공할 수 있는 보간기를 이용하여 획득될 수 있다.
임의의 주어진 지연 t에 대하여, t는 양 또는 음의 값일 수 있고, 스케일링된 변조 신호
Figure 112013018226164-pct00067
는 지연 변조 신호
Figure 112013018226164-pct00068
를 획득하기 위해 t만큼 지연될 수 있다. t의 정수 부분은
Figure 112013018226164-pct00069
에 가장 근접한 스케일링된 변조 신호 내에 샘플을 선택함으로써 획득될 수 있다. t의 일부 부분은
Figure 112013018226164-pct00070
의 양 측들에 위치하는 2개 이상의 샘플들을 보간(interpolating)함으로써 획득될 수 있다.
일 설계에서, 선형 보간은 일부 지연을 획득하기 위해 사용될 수 있다. 다음의 기술은
Figure 112011052991349-pct00071
및
Figure 112011052991349-pct00072
가 현재 샘플,
Figure 112011052991349-pct00073
이 이전/구 샘플, 및
Figure 112011052991349-pct00074
이 다음/향후 샘플이 되는, 세 개의 주파수 변조 샘플들
Figure 112011052991349-pct00075
,
Figure 112011052991349-pct00076
및
Figure 112011052991349-pct00077
이 이용가능하다고 가정한다. 이러한 세 개의 샘플들은 스케일링된 변조 신호를 지연시키고 이러한 신호의 최근 샘플을
Figure 112011052991349-pct00078
로서 이용함으로써 획득될 수 있다.
일부 지연을 획득하기 위한 선형 보간은 다음과 같이 수행될 수 있다:
Figure 112011052991349-pct00079
도 5는 일부 지연을 획득하기 위해 식(8)에 기반한 선형 보간을 도시한다. 세 개의 주파수 변조 샘플들
Figure 112013018226164-pct00080
,
Figure 112013018226164-pct00081
, 및
Figure 112013018226164-pct00082
은 세 개의 다크 지점들에 의해 도시되고 최적-피트 커브(510)에 의해 연결된다. 점선 직선 라인(520)은
Figure 112013018226164-pct00083
및
Figure 112013018226164-pct00084
에 대한 두 지점들을 연결하고 식(8)의 첫번째에 기반하여 생성된다. 라인(520)은
Figure 112013018226164-pct00085
인 경우에 선형 보간을 위하여 이용될 수 있다. 점선 직선 라인(530)은
Figure 112013018226164-pct00086
및
Figure 112013018226164-pct00087
에 대한 두 지점들을 연결하고 식(8)의 두번째에 기반하여 생성된다. 라인(530)은
Figure 112013018226164-pct00088
인 경우에 선형 보간을 위하여 이용될 수 있다.
식(8)에서의 설계는
Figure 112011052991349-pct00089
의 양 및 음의 값들 전부에 대하여
Figure 112011052991349-pct00090
를 계산하기 위해 두개의 곱셈들을 사용한다. 곱셈들의 개수는 다음과 같이 식(8)에서의 항목들을 재배열함으로써 하나로 감소될 수 있다:
Figure 112011052991349-pct00091
식(9)는 식(8)과 등가이다. 그러나,
Figure 112011052991349-pct00092
와의 오직 하나의 곱셈은
Figure 112011052991349-pct00093
를 계산하기 위해 사용된다.
식(8) 및 (9)는 일부 지연을 획득하기 위해 선형 보간을 사용한다. 일부 지연은 고차 보간을 이용하여 또한 획득될 수 있는데, 예컨대, 쿼드러틱(quadratic) 보간, 스플라인(spline) 보간 등이 있다.
도 6은 적응 지연 유닛(600) 설계의 블록도를 도시하고, 이는 도 2에서의 적응 지연 유닛(220) 및 도 3에서의 적응 지연 유닛(320)을 위하여 사용될 수 있다. 적응 지연 유닛(600) 내에서, 적응 계산 유닛(610)은 스케일링된 변조 신호
Figure 112013018226164-pct00094
및 위상 오차 신호
Figure 112013018226164-pct00095
를 수신하고 각 샘플 기간에 대하여 식 (6) 및 (7)에서 도시되는 바와 같이, 지연
Figure 112013018226164-pct00096
를 계산한다. 프로그래머블 지연 유닛(620)은 스케일링된 변조 신호 및 유닛(610)으로부터의 지연의 정수부를 수신하고 정수 개의 샘플 기간들만큼 스케일링된 변조 신호를 지연시킨다. 보간기(630)는 프로그래머블 지연 유닛(620)으로부터의 출력 신호 및 유닛(610)으로부터의 지연의 일부 부분을 수신한다. 보간기(630)는 예컨대, 식(8)또는 (9)에서 보여지는 바와 같이, 일부 지연을 획득하기 위해 보간을 수행하고 지연된 변조 신호
Figure 112013018226164-pct00097
를 제공한다.
도 7은 도 6에서의 지연 계산 유닛(610) 및 보간기(630) 설계의 블록도를 도시한다. 이러한 설계에서, 지연 계산 유닛(610)은 식(7)을 구현한다. 지연 계산 유닛(610) 내에서, 유닛(710)은 스케일링된 변조 신호를 수신하고 각 샘플 기간에서 이러한 신호의 부호(예컨대,+1 또는 -1)를 제공한다. 곱셈기(712)는 위상 오차 신호를 이득 g1과 곱하고, 유닛(714)은 곱셈기(712) 출력을 포화시킨다. 곱셈기(716)는 유닛(714)의 출력을 유닛(710)으로부터 스케일링된 변조 신호의 부호와 곱한다. 곱셈기(718)는 곱셈기(716)의 출력을 이득 g 2와 곱하고 각 샘플 기간에서 지연 업데이트 값
Figure 112013018226164-pct00098
를 제공한다. 덧셈기(720)는 이전 지연 값
Figure 112013018226164-pct00099
를 지연 업데이트 값과 더하고 현재 샘플 기간에 대하여 현재 지연 값
Figure 112013018226164-pct00100
를 제공한다. 레지스터(722)는 현재 지연 값을 제공하고 이 값을 다음 샘플 기간에서 덧셈기(720)로 제공한다.
도 7에 도시된 설계에서, 적응 스텝 크기 m는 두 개의 이득들 g 1 및 g 2로 구현되고, 이는 요구되는 분해능을 제공하면서 하드웨어를 단순화할 수 있다. 각 이득은 2의 거듭제곱일 수 있고, 곱셈기들(712 및 718)은 비트 시프터들을 이용하여 구현될 수 있다. 각각의 비트 시프터는 대응하는 이득에 의해 결정되는 각 입력 값을 특정한 수의 비트들만큼 시프트한다. 곱셈기(716)은 유닛(714)의 출력 부호를 변경할 수 있다. 레지스터(722)는 지연의 최소 변화를 누적하기 위해 충분한 개수의 비트들(예컨대, 10 비트들 이상)을 가질 수 있다. 덧셈기(720)의 출력 중 미리 결정된 수의 최상위 비트(MSB)들(예컨대, 3 내지 5 개의 MSB들)은 지연
Figure 112011052991349-pct00101
로서 제공될 수 있다.
도 7에서 도시되는 설계에서, 보간기 (630)는 식(9)를 수행한다. 보간기(630)는 (i) 적응 지연 유닛(600)이 프로그래머블 지연 유닛(620)을 포함하지 않는다면 스케일링 변조 신호 또는 (ii) 프로그래머블 지연 유닛(620)이 존재한다면 프로그래머블 지연 유닛(620)으로부터의 중간 변조 신호를 수신할 수 있다. 보간기(630) 내에서, 스케일링되거나 또는 중간 변조 신호는 직렬로 연결된 두 개의 지연 유닛들(730a 및 730b)로 제공된다. 각 지연 유닛(730)은 하나의 샘플 기간의 지연을 제공한다. 유닛(732)는 현재 지연 값
Figure 112013018226164-pct00102
를 수신하고,
Figure 112013018226164-pct00103
인 경우에 로직 하이(' 1 ')을 제공하고, 그렇지 않으면 로직 로우(' 0 ')을 제공한다. 다중화기(742)는 두 입력들에서 이전 샘플
Figure 112013018226164-pct00104
및 다음 샘플
Figure 112013018226164-pct00105
을 수신하고,
Figure 112013018226164-pct00106
인 경우에 이전 샘플을 제공하고, 그렇지 않으면 다음 샘플을 제공한다. 덧셈기(744)는 다중화기(742)의 출력으로부터 현재 샘플
Figure 112013018226164-pct00107
를 차감하고 식(9)에서의 스퀘어 브래킷들 내에서의 양을 제공한다. 유닛(734)은 현재 지연 값을 수신하고 절대 지연 값
Figure 112013018226164-pct00108
를 제공한다. 곱셈기(746)은 절대 지연 값을 덧셈기(744)의 출력과 곱하고 델타 값을 제공한다. 덧셈기(748)는 델타 값 및 샘플
Figure 112013018226164-pct00109
를 더하고 지연 변조 신호
Figure 112013018226164-pct00110
에 대한 현재 샘플을 제공한다.
도 7은 식들(7) 및 (9)에 각각 기반하여, 지연 계산 유닛(610) 및 보간기(630)의 특정 설계를 도시한다. 지연 계산 유닛(610) 및 보간기(630)는 다른 형태들로 또한 구현될 수 있다. 예를 들어, 지연 계산은 LMS 외에 다른 적응 알고리즘에 기반할 수 있다. 보간은 선형 보간 대신에 고차 보간에 기반할 수 있다.
도 8은 적응 스케일링 유닛(800)의 설계 블록도를 도시하고, 이는 도 2에서의 적응 스케일링(210) 및 도 3에서의 적응 스케일링(310)을 위하여 사용될 수 있다. 이러한 설계에서, 하이패스 변조 경로에 대한 이득
Figure 112011052991349-pct00111
는 LMS 알고리즘에 따라 변조 신호
Figure 112011052991349-pct00112
및 위상 오차 신호
Figure 112011052991349-pct00113
에 기반하여 다음과 같이 적응적으로 결정될 수 있다:
Figure 112011052991349-pct00114
여기서
Figure 112011052991349-pct00115
는 최종 값으로 이득 수렴비율을 결정하는 적응 인자이다. 이득
Figure 112011052991349-pct00116
의 계산은 2005년 6월 21일에 발행된 "PHASE LOCKED LOOP HAVING A FORWARD GAIN ADAPTATION MODULE,"으로 명명되는 U.S. 등록 6,909,331에 더 상세하게 기술된다.
적응 스케일링 유닛(800)내에서, 곱셈기(812)는 변조 신호를 위상 오차 신호와 곱한다. 곱셈기(814)는 곱셈기(812)의 출력을 적응 인자
Figure 112011052991349-pct00117
로 스케일링한다. 곱셈기(816)는 곱셈기(814)의 출력을 누적하고 이득
Figure 112011052991349-pct00118
를 제공한다. 곱셈기(818)는 변조 신호를 이득과 곱하고 스케일링된 신호를 제공한다.
일반적으로, 장치(예컨대, 집적 회로, 무선 통신 디바이스 등)는 제2 변조 경로의 지연과 정합시키기 위해 제1 변조 경로의 지연을 적응적으로 조정할 수 있는 두-지점 변조를 수행할 수 있는 DPL을 포함할 수 있다. 제 1 및 제 2 변조 경로들 중 하나는 오실레이터 주파수의 광대역 변조를 지원하는 하이패스 변조 경로일 수 있다. 제 1 및 제 2 변조 경로들 중 나머지 하나는 오실레이터 주파수의 협대역 변조를 지원하는 로우패스 변조 경로일 수 있다. 일 설계에서, DPLL은 예컨대 도 2 및 3에서 도시되는 바와 같이, 하이패스 변조 경로의 지연을 적응적으로 조정할 수 있다. 다른 설계에서, DPLL은 로우패스 변조 경로의 지연을 적응적으로 조정할 수 있다.
DPLL은 제 1 변조 경로에 대하여 적응 지연을 제공할 수 있는 적응 지연을 포함할 수 있다. 일 설계에서, 적응 지연 유닛은 도 6에 도시된 바와 같이, 지연 계산 유닛, 보간기, 및 프로그래머블 지연 유닛을 포함할 수 있다. 지연 계산 유닛은 예컨대, 식(6) 또는 (7)에서 보여지는 바와 같이, DPLL에서의 제1 및 제2 변조 경로들에 인가되는 변조 신호 및 위상 오차 신호에 기반하여 가변 지연을 결정할 수 있다. 일 설계에서, 지연 계산 유닛은 식 (7)에 보여지는 바와 같이, 위상 오차 신호, 변조 신호의 부호, 및 적응 스텝 크기 등에 기반하는 지연 업데이트 값을 결정할 수 있다. 지연 계산 유닛은 가변 지연을 지연 업데이트 값으로 업데이트할 수 있다. 업데이트 지연 유닛은 LMS 알고리즘(위에 기술되는 바와 같이), LS 알고리즘, MMSE 알고리즘에 따라서 가변 지연을 결정할 수 있다.
보간기는 -1 샘플 기간 및 +1 샘플 기간 사이에 있는 일부 부분(fractional portion)을 갖는, 가변 지연의 일부 부분을 제공할 수 있다. 일 설계에서, 보간기는 (i)양의 일부 지연에 대한 현재 샘플 및 이전 샘플 또는 (ii)식 (8) 또는 (9)에 도시된 바와 같이, 음의 일부 지연에 대한 현재 샘플 및 향후 샘플에 기반하여 선형 보간을 수행할 수 있다. 프로그래머블 지연 유닛은 정수 개의 샘플 기간들을 포함하는 정수 부분을 이용하여, 가변 지연의 정수부를 제공할 수 있다.
DPLL은 로우패스 변조 경로의 이득과 정합시키기 위해 하이패스 변조 경로에 대한 가변 이득을 제공할 수 있는 적응 스케일링을 더 포함할 수 있다. 적응 스케일링 유닛은 식(10)에서 보여지는 바와 같이, DPLL에서의 변조 신호 및 위상 오차 신호에 기반하여 가변 이득을 결정할 수 있다.
2-지점 변조는 다양한 설계를 이용하여 구현될 수 있다. 하이패스 변조 경로는, 예컨대 도 2 및 3에 도시된 바와 같이, 변조 신호를 스케일링하고 스케일링된 변조 신호를 제공하는 스케일링 유닛을 포함할 수 있다. 일 설계에서, 로우패스 변조 경로는 도 2에 도시된 바와 같이, DPLL에서 변조 신호를 수신하고 주파수 디바이더 비율을 가변시키기 위해 사용되는 출력 신호를 제공하는 델타-시그마 변조기를 포함할 수 있다. 다른 설계에서, 로우패스 변조 경로는 예컨대 도 3에 도시된 바와 같이, 변조 신호를 누적하고 변조 위상 신호를 제공하는 누적기를 포함할 수 있다. 2-지점 변조는 다른 설계들을 이용하여 또한 구현될 수 있다.
도 9는 적응 지연 정합을 이용하여 2-지점 변조를 수행하기 위한 프로세스(900)의 설계를 도시한다. 변조 신호는 2-지점 변조를 지원하는 제 1 변조 경로에 변조 신호가 인가될 수 있다(블록 912). 변조 신호는 DPLL의 제 2 변조 경로에 변조 신호가 또한 인가될 수 있다(블록 914). 제1 변조 경로의 지연은 제2 변조 경로의 지연과 정합시키기 위해 적응적으로 조정될 수 있다(블록 916). 제1 및 2 변조 경로들은 각각 하이패스 및 로우패스 변조 경로들일 수 있거나 또는, 로우패스 및 하이패스 변조 경로들일 수 있다. 하이패스 변조 경로의 이득은 로우패스 변조 경로의 이득과 정합시키기 위해 적응적으로 조정될 수 있다.
블록 916의 일 설계에서, 제1 변조 경로에 대한 가변 지연은 DPLL에서의 변조 신호 및 위상 오차 신호에 기반하여 결정될 수 있다. 일 설계에서, 지연 업데이트 값은 식(7)에 보여지는 바와 같이, 위상 오차 신호, 변조 신호의 부호, 및 적응 스텝 크기에 기반하여 결정될 수 있다. 그 다음에 가변 지연은 지연 업데이트 값으로 어데이트될 수 있다. 가변 지연의 일부 부분은 보간으로 제공될 수 있다. 가변 지연의 정수 부분은 프로그래머블 지연 유닛을 이용하여 제공될 수 있다.
여기서 제시되는 2-지점 변조 및 적응 지연 정합을 이용하는 DPLL은 통신, 컴퓨팅 네트워킹, 퍼스널 일렉트로닉스 등과 같은 다양한 어플리케이션들에 대하여 사용될 수 있다. 예를 들어, DPLL은 무선 통신 디바이스들, 셀룰러 폰들, 퍼스널 디지털 어시스턴스(PDA)들, 핸드헬드 디바이스드들, 게임 디바이스들, 계산 디바이스들, 랩탑 컴퓨터들, 소비자 전자 디바이스들, 퍼스널 컴퓨터들, 코드리스 폰들 등에서 사용될 수 있다. 무선 통신 디바이스에서 DPLL의 예시적인 사용은 아래에 기술된다.
도 10은 무선 통신 시스템에 대한 무선 통신 디바이스(1000) 설계 블록도를 도시한다. 무선 디바이스(100)는 셀룰러 폰, 터미널, 핸드셋, 무선 모뎀 등일 수 있다. 무선 통신 시스템은 코드 분할 다중 접속("CDMA") 시스템, 모바일 통신들을 위한 글로벌 시스템("GSM"), 직교 주파수 분할 다중 접속("OFDMA") 시스템 등일 수 있다.
무선 디바이스(1000)는 수신 경로 및 전송 경로를 통한 양-방향 통신을 제공할 수 있다. 수신 경로에서, 기지국들에 의해 전송되는 신호들은 안테나(1010)에 의해 수신되고 수신기(1012)로 제공된다. 수신기(1012)는 수신된 신호를 컨디셔닝 및 디지타이징하고 추가적인 처리를 위하여 샘플들을 모듈(1020)로 제공한다. 전송 경로에서, 전송기(1016)는 모듈(102)로부터 전송되는 데이터를 수신하고, 데이터를 처리하고 커디셔닝하고, 변조 신호를 생성하고, 변조 신호는 안테나(1010)를 통해 기지국들로 전송된다. 수신기(1012) 및 전송기(1016)는 CDMA, GSM, OFDMA 등을 지원할 수 있다.
모듈(1020)은 예를 들어, 모뎀 프로세서(1022), 감소 명령 세트 컴퓨터/디지털 신호 처리기(RISC/DSP)(1024), 제어기/프로세서(1026), 메모리(1028), 입력/출력(I/O) 회로(1030), DPLL(1032)과 같은, 다양한 프로세싱, 인터페이스, 및 메모리 유닛들을 포함한다. 모뎀 처리기(1022)는, 예컨대 인코딩, 변조, 복조, 디코딩 등과 같은, 데이터 전송 및 수신을 위한 처리를 수행할 수 있다. RISC/DSP(1024)는 무선 디바이스(1000)에 대하여 일반적 및 특별한 처리를 수행할 수 있다. 제어기/프로세서(1026)는 모듈(1020) 내에 다양한 유닛들의 동작을 지시할 수 있다. 메모리(1028)는 모듈(1020) 내에 다양한 유닛들을 위한 데이터 및/또는 명령들을 저장할 수 있다. I/O 회로(1030)S는 외부 I/O 디바이스들(1040)과 통신할 수 있다. DPLL(1032)는 모듈(1020) 내의 처리 유닛들을 위하여 클록들을 생성할 수 있다.
DPLL(1014)는 주파수 하향변환 및/또는 복조를 위하여 수신기(1012)에 의한 수신 로컬 오실레이터(LO) 신호를 생성할 수 있다. DPLL(1018)은 주파수 상향변환 및/또는 변조를 위하여 전송기(1016)에 의해 사용되는 전송 LO 신호를 생성할 수 있다. DPLL(1014 및 1018)은 도 2에서의 DPLL(200), 도 3에서의 DPLL(300), 또는 2-지점 변조(TPM) 및 적응 지연 정합을 이용하는 몇몇 다른 DPLL으로 도시될 수 있다. 기준 오실레이터(1042)는 DPLL(1014, 1018 및/또는 1032)을 위한 정확한 기준 클록을 생성할 수 있다. 기준 오실레이터(1042)는 XO, VCXO, TCXO 등일 수 있다.
여기서 제시되는 2-지점 변조 및 적응 지연 정합을 이용하는 DPLL은 집적 회로(IC), 아날로그 IC, 무선 주파수 IC(RFIC), 혼합-신호 IC, 어플리케이션 특정 집적회로 (ASIC), 프린트된 회로 보드(PCB), 전자 디바이스 등 상에 구현될 수 있다. DPLL은 상보 금속 산화물 반도체(CMOS), N-채널 MOS(NMOS), P-채널 MOS(PMOS), 바이폴라 접합 트랜지스터(BJT), 바이폴라-CMOS(Bi-CMOS), 실리콘 게르마늄(SiGe), 갈륨 아세나이드(GaAS) 등과 같은 다양한 IC 처리 기술들을 이용하여 또한 제조될 수 있다.
여기서 제시되는 DPLL를 구현하는 장치는 자립형(stand-alone) 디바이스일 수 있거나 또는 더 큰 디바이스의 부분일 수 있다. (i)자립형 IC, (ii) 데이터 및/또는 명령들을 저장하기 위한 메모리 IC들을 포함할 수 있는 하나 이상의 IC들의 세트, (iii) RF 수신기(RFR) 또는 RF 전송기/수신기(RTR)와 같은 RFIC, (iv) 이동국 모뎀(MSM)과 같은 ASIC, (v)다른 디바이스들 내에 임베디드될 수 있는 모듈, (vi) 수신기, 셀룰러 폰, 무선 디바이스, 핸드셋, 또는 모바일 유닛, (vii)등 일 수 있다.
하나 이상의 예시의 설계들에서, 제시되는 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 결합으로 구현될 수 있다. 소프트웨어로 구현되는 경우, 상기 기능들은 컴퓨터-판독가능 매체 상의 하나 이상의 명령들 또는 코드로서 저장되거나 또는 전송될 수 있다. 컴퓨터-판독가능 매체는 컴퓨터 저장 매체 및 한 장소에서 다른 장소로 컴퓨터 프로그램의 이동을 용이하게 하는 임의의 매체를 포함하는 통신 매체 모두를 포함한다. 저장 매체는 범용 또는 특정 목적의 컴퓨터에 의해 액세스될 수 있는 임의의 사용가능한 매체일 수 있다. 예시적으로, 이러한 컴퓨터-판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 요구되는 프로그램 코드 수단을 전달하거나 또는 저장하기 위해 사용될 수 있으며 범용 또는 특정-목적 컴퓨터 또는 범용 또는 특정-목적 프로세서에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있으며, 이에 한정되는 것은 아니다. 또한, 임의의 접속이 적절하게 컴퓨터-판독가능 매체로 명명된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 트위스트 페어, 디지털 가입자 라인(DSL), 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들을 이용하여 웹사이트, 서버 또는 다른 원격 소스로부터 전송되면, 동축 케이블, 광섬유 케이블, 트위스트 페어, DSL, 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술들은 매체의 범위 내에 포함된다. 여기에서 사용되는 디스크(disk) 및 디스크(disc)는 콤팩트 디스크(CD: compact disc), 레이저 디스크(laser disc), 광학 디스크(optical disc), 디지털 다기능 디스크(DVD: digital versatile disc), 플로피 디스크(floppy disk) 및 블루-레이 디스크(blu-ray disc)를 포함하며, 여기서 디스크(disk)들은 통상적으로 자기적으로 데이터를 재생성하는 반면에 디스크(disc)들은 레이저들을 통해 데이터를 광학적으로 재생성한다. 위의 것들의 결합은 또한 컴퓨터-판독가능 매체의 범위 내에 포함되어야 할 것이다.
개시의 이전의 기술은 당해 기술분야에서 통상의 지식을 가진 자들이 개시를 생성하거나 사용하는 것을 가능하게 하도록 제공된다. 개시의 다양한 변경들은 당해 기술 분야에서 통상의 지식을 가진 자들에게 용이하게 명백할 것이며, 여기서 정의되는 일반적인 원칙들은 개시의 범위로부터 벗어나지 않고 다른 변경들에 적용될 수 있다. 그리하여, 본 개시는 여기서 제시되는 예들 및 설계들에 한정되도록 의도되는 것이 아니라 여기서 제시되는 원리들 및 새로운 특징들과 일치하는 가장 넒은 범위과 일치하는 것이다.

Claims (33)

  1. 장치로서,
    제 1 및 제 2 변조 경로들을 통해 2-지점 변조를 수행하고 그리고 상기 제 2 변조 경로의 지연과 정합시키기 위해 상기 제 1 변조 경로의 지연을 적응적으로 조정하도록 구성되는 디지털 위상 동기 루프(DPLL:digital phased-lock loop)를 포함하는, 장치.
  2. 제 1 항에 있어서,
    상기 DPLL은 상기 제 1 변조 경로에 대한 가변 지연을 제공하도록 구성되는 적응 지연 유닛을 포함하는, 장치.
  3. 제 2 항에 있어서,
    상기 적응 지연 유닛은,
    상기 제 1 및 제 2 변조 경로들에 인가되는 변조 신호에 기반하여 상기 가변 지연을 결정하도록 구성되는 지연 계산 유닛을 포함하는, 장치.
  4. 제 3 항에 있어서,
    상기 지연 계산 유닛은,
    상기 DPLL의 위상 오차 신호에 추가적으로 기반하여 상기 가변 지연을 결정하는, 장치.
  5. 제 4 항에 있어서,
    상기 지연 계산 유닛은,
    상기 위상 오차 신호, 상기 변조 신호의 부호, 및 적응 스텝 크기에 기반하여 지연 업데이트 값을 결정하고, 그리고 상기 가변 지연을 상기 지연 업데이트 값으로 업데이트하는, 장치.
  6. 제 2 항에 있어서,
    상기 적응 지연 유닛은,
    최소 평균 제곱(LMS:least mean square) 알고리즘, 최소 제곱(LS:least square) 알고리즘, 또는 최소 평균 제곱 오차(MMSE: minimum mean square error) 알고리즘에 따라 상기 가변 지연을 결정하는, 장치.
  7. 제 2 항에 있어서,
    상기 적응 지연 유닛은,
    상기 가변 지연의 일부 부분(fractional portion)을 제공하도록 구성되는 보간기(interpolator)를 포함하고,
    상기 일부 부분은 마이너스 일(one) 샘플 기간 및 플러스 일 샘플 기간 사이에 있는, 장치.
  8. 제 7항에 있어서,
    상기 보간기는 양의 일부 지연에 대하여 현재 샘플 및 이전 샘플에 기반하고 그리고 음의 일부 지연에 대하여 상기 현재 샘플 및 향후 샘플에 기반하여 선형 보간을 수행하는, 장치.
  9. 제 2 항에 있어서,
    상기 적응 지연 유닛은,
    상기 가변 지연의 정수 부분을 제공하도록 구성되는 프로그래머블 지연 유닛을 포함하고,
    상기 정수 부분은 정수 개의 샘플 기간들을 포함하는, 장치.
  10. 제 1 항에 있어서,
    상기 제 1 변조 경로는 하이패스 변조 경로이고 상기 제 2 변조 경로는 로우패스 변조 경로이고, 그리고 상기 DPLL은 상기 하이패스 변조 경로의 지연을 적응적으로 조정하는, 장치.
  11. 제 1 항에 있어서,
    상기 제 1 변조 경로는 로우패스 변조 경로이고 상기 제 2 변조 경로는 하이 패스 변조 경로이고, 그리고 상기 DPLL은 상기 로우패스 변조 경로의 지연을 적응적으로 조정하는, 장치.
  12. 제 1 항에 있어서,
    상기 제 1 및 제 2 변조 경로들 중 하나는 하이패스 변조 경로이고, 상기 제 1 및 2 변조 경로들 중 나머지 하나는 로우패스 변조 경로인, 장치.
  13. 제 12 항에 있어서,
    상기 DPLL은
    상기 로우패스 변조 경로의 이득과 정합시키기 위해 상기 하이패스 변조 경로에 대한 가변 이득을 제공하도록 구성되는 적응 스케일링 유닛을 포함하는, 장치.
  14. 제 13 항에 있어서,
    상기 적응 스케일링 유닛은 상기 DPLL의 상기 하이패스 및 로우패스 변조 경로들에 인가되는 변조 신호 및 위상 오차 신호에 기반하여 상기 가변 이득을 결정하는, 장치.
  15. 제 12 항에 있어서,
    상기 하이패스 변조 경로는 변조 신호를 스케일하고 스케일된 변조 신호를 제공하도록 구성되는 스케일링 유닛을 포함하고, 상기 로우패스 변조 경로는 상기 변조 신호를 수신하고 상기 DPLL의 주파수 디바이더 인자를 가변시시키 위해 사용되는 출력 신호를 제공하도록 구성되는 델타-시크마(delta-sigma) 변조기를 포함하는, 장치.
  16. 제 12 항에 있어서,
    상기 하이패스 변조 경로는 변조 신호를 스케일하고 스케일된 변조 신호를 제공하도록 구성되는 스케일링 유닛을 포함하고, 상기 로우패스 변조 경로는 상기 변조 신호를 누적(accumulate)하고 변조 위상 신호를 제공하도록 구성되는 누적기를 포함하는, 장치.
  17. 제 1 항에 있어서,
    상기 장치는 집적 회로인, 장치.
  18. 제 1 항에 있어서,
    상기 장치는 무선 통신 디바이스인, 장치.
  19. 장치로서,
    디지털 위상 동기 루프(DPLL)의 제 1 및 제 2 변조 경로들을 통해 2-지점 변조를 수행하고 상기 제 2 변조 경로의 지연과 정합시키기 위해 상기 제 1 변조 경로의 지연을 적응적으로 조정하도록 구성되는 프로세서를 포함하는, 장치.
  20. 방법으로서,
    2-지점 변조를 지원하는 디지털 위상 동기 루프(DPLL)의 제 1 변조 경로에 변조 신호를 인가하는 단계;
    상기 DPLL의 제 2 변조 경로에 상기 변조 신호를 인가하는 단계; 및
    상기 제 2 변조 경로의 지연과 정합시키기 위해 상기 제 1 변조 경로의 지연을 적응적으로 조정하는 단계를 포함하는, 방법.
  21. 제 20 항에 있어서,
    상기 제 1 변조 경로의 지연을 적응적으로 조정하는 단계는,
    상기 DPLL의 상기 변조 신호 및 위상 오차 신호에 기반하여 상기 제 1 변조 경로에 대한 가변 지연을 결정하는 단계를 포함하는, 방법
  22. 제 21 항에 있어서,
    상기 가변 지연을 결정하는 단계는,
    상기 위상 오차 신호, 상기 변조 신호의 부호, 및 적응 스텝 크기에 기반하여 지연 업데이트 값을 결정하는 단계; 및
    상기 가변 지연을 상기 지연 업데이트 값으로 업데이트하는 단계를 포함하는, 방법.
  23. 제 21 항에 있어서,
    상기 제 1 변조 경로의 지연을 적응적으로 조정하는 단계는,
    보간을 이용하여 상기 가변 지연의 일부 부분을 제공하는 단계를 더 포함하고,
    상기 일부 부분은 마이너스 일 샘플 기간 및 플러스 일 샘플 기간 사이에 있는, 방법.
  24. 제 21 항에 있어서,
    상기 제 1 변조 경로의 지연을 적응적으로 조정하는 단계는,
    상기 가변 지연의 정수 부분을 프로그래머블 지연 유닛으로 제공하도록 단계를 포함하고,
    상기 정수 부분은 정수 개의 샘플 기간들을 포함하는, 방법.
  25. 제 20 항에 있어서,
    로우패스 변조 경로의 이득과 정합시키기 위해 하이패스 변조 경로의 이득을 적응적으로 조정하는 단계를 포함하고,
    상기 제 1 및 제 2 변조 경로들 중 하나는 상기 하이패스 변조 경로이고, 그리고 상기 제 1 및 2 변조 경로들 중 나머지 하나는 상기 로우패스 변조 경로인, 방법.
  26. 장치로서,
    2-지점 변조를 지원하는 디지털 위상 동기 루프(DPLL)의 제 1 변조 경로에 변조 신호를 인가하기 위한 수단;
    상기 DPLL의 제 2 변조 경로에 상기 변조 신호를 인가하기 위한 수단; 및
    상기 제 2 변조 경로의 지연과 정합시키기 위해 상기 제 1 변조 경로의 지연을 적응적으로 조정하기 위한 수단을 포함하는, 장치.
  27. 제 26 항에 있어서,
    상기 제 1 변조 경로의 지연을 적응적으로 조정하기 위한 수단은,
    상기 DPLL의 상기 변조 신호 및 위상 오차 신호에 기반하여 상기 제 1 변조 경로에 대한 가변 지연을 결정하기 위한 수단을 포함하는, 장치.
  28. 제 27 항에 있어서,
    상기 제 1 변조 경로의 지연을 적응적으로 조정하기 위한 수단은,
    보간을 이용하여 상기 가변 지연의 일부 부분을 제공하기 위한 수단을 더 포함하고,
    상기 일부 부분은 마이너스 일 샘플 기간 및 플러스 일 샘플 기간 사이에 있는, 장치.
  29. 제 26 항에 있어서,
    로우패스 변조 경로의 이득과 정합시키기 위해 하이패스 변조 경로의 이득을 적응적으로 조정하기 위한 수단을 더 포함하고,
    상기 제 1 및 제 2 변조 경로들 중 하나는 상기 하이패스 변조 경로이고, 상기 제 1 및 제 2 변조 경로들 중 나머지 하나는 상기 로우패스 변조 경로인, 장치.
  30. 컴퓨터-판독가능 매체로서,
    그 위에 저장되는 프로세서-실행가능 소프트웨어 명령들을 가지고,
    상기 명령들은 프로세서로 하여금:
    2-지점 변조를 지원하는 디지털 위상 동기 루프(DPLL)의 제 1 변조 경로에 변조 신호를 인가하는 동작,
    상기 DPLL의 제 2 변조 경로에 상기 변조 신호를 인가하는 동작; 및
    상기 제 2 변조 경로의 지연과 정합시키기 위해 상기 제 1 변조 경로의 지연을 적응적으로 조정하는 동작을 포함하는 동작들을 수행하도록 구성되는, 컴퓨터-판독가능 매체.
  31. 제 30 항에 있어서,
    상기 저장되는 프로세서-실행가능 소프트웨어 명령들은,
    프로세서로 하여금:
    상기 DPLL의 상기 변조 신호 및 위상 오차 신호에 기반하여 상기 제 1 변조 경로에 대한 가변 지연을 결정하는 동작을 포함하는 추가적인 동작들을 수행하도록 구성되는, 컴퓨터 판독가능 매체.
  32. 제 31 항에 있어서,
    상기 저장되는 프로세서-실행가능 소프트웨어 명령들은,
    프로세서로 하여금:
    보간을 이용하여 상기 가변 지연의 일부 부분을 제공하는 동작 - 상기 일부 부분은 마이너스 일 샘플 기간 및 플러스 일 샘플 기간 사이에 있음 - 을 포함하는 추가적인 동작들을 수행하도록 구성되는, 컴퓨터 판독가능 매체.
  33. 제 30 항에 있어서,
    상기 저장되는 프로세서 실행 가능 소프트웨어 명령들은,
    프로세서로 하여금:
    로우패스 변조 경로의 이득과 정합시키기 위해 하이패스 변조 경로의 이득을 적응적으로 조정하는 동작 - 상기 제 1 및 제 2 변조 경로들 중 하나는 상기 하이패스 변조 경로이고, 상기 제 1 및 제 2 변조 경로들 중 나머지 하나는 상기 로우패스 변조 경로임 - 을 포함하는 추가적인 동작들을 수행하도록 구성되는, 컴퓨터 판독가능 매체.
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