KR101273397B1 - 어큐물레이터 및 위상-대-디지털 컨버터를 사용하는 투-포인트 변조를 갖는 디지털 위상-고정 루프 - Google Patents

어큐물레이터 및 위상-대-디지털 컨버터를 사용하는 투-포인트 변조를 갖는 디지털 위상-고정 루프 Download PDF

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Abstract

투-포인트 변조를 지원하는 디지털 위상-고정 루프(DPLL)가 기술된다. 일 설계에서, DPLL은 위상-대-디지털 컨버터 및 루프로 동작하는 루프 필터, 로우패스 변조 경로를 위한 제 1 프로세싱 유닛, 및 하이패스 변조 경로를 위한 제 2 프로세싱 유닛을 포함한다. 제 1 프로세싱 유닛은 입력 변조 신호를 수신하고 위상-대-디지털 컨버터 뒤 상기 루프 필터 앞의 루프 내부의 제 1 포인트에 제 1 변조 신호를 제공한다. 제 2 프로세싱 유닛은 입력 변조 신호를 수신하고 루프 필터 뒤의 루프 내부의 제 2 포인트에 제 2 변조 신호를 제공한다. 제 1 프로세싱 유닛은 주파수를 위상으로 변환하기 위해 입력 변조 신호를 축적하는 어큐물레이터를 포함할 수 있다. 제 2 프로세싱 유닛은 가변 이득으로 입력 변조 신호를 스케일링하는 스케일링 유닛을 포함할 수 있다.

Description

어큐물레이터 및 위상-대-디지털 컨버터를 사용하는 투-포인트 변조를 갖는 디지털 위상-고정 루프{DIGITAL PHASE-LOCKED LOOP WITH TWO-POINT MODULATION USING AN ACCUMULATOR AND A PHASE-TO-DIGITAL CONVERTER}

본 발명은 일반적으로 전자기기, 더 구체적으로 투-포인트 변조를 갖는 디지털 위상-고정 루프(DPLL)에 관련된다.

DPLL은 일반적으로 발진기의 주파수 및/또는 위상을 조정하는데 사용되는 회로이다. 하나의 공통적 애플리케이션에서, DPLL은 발진기의 주파수 및/또는 위상을 정확한 주파수를 갖는 기준 신호(reference signal)로 고정하는데 사용될 수 있다.

다른 애플리케이션에서, DPLL은 변조 신호를 사용하여 발진기의 주파수 및/또는 위상을 변조하는데 사용될 수 있다. 변조 신호의 대역폭이 DPLL의 폐쇄-루프 대역폭보다 매우 좁다면, 변조 신호는 DPLL 내의 루프 필터 앞에 적용될 수 있다. 그러나, 변조 신호의 대역폭이 폐쇄-루프 대역폭보다 넓다면, 투-포인트 변조가 수행될 수 있다. 투-포인트 변조에서, 변조 신호는 DPLL 내의 두 개의 변조 경로 ― 협대역 변조를 위한 일 경로 및 광대역 변조를 위한 다른 경로 ― 에 적용될 수 있다. 투-포인트 변조는 DPLL의 대역폭을 효과적으로 증가시키는데 사용될 수 있고, 그 결과 DPLL의 정상 동작을 최소한으로 방해하면서 발진기는 광대역 변조 신호로 주파수 변조될 수 있다.

투-포인트(two-point) 변조를 지원하는 DPLL이 본 명세서에서 기술된다. 일 설계에서, DPLL은 위상-대-디지털 컨버터(phase-to-digital converter; PDC)와 루프로 동작하는 루프 필터, 로우패스 변조 경로를 위한 제 1 프로세싱 유닛, 및 하이패스 변조 경로를 위한 제 2 프로세싱 유닛을 포함한다. 로우패스 변조 경로는 발진기의 주파수 및/또는 위상의 협대역 변조를 지원한다. 하이패스 변조는 발진기 주파수 및/또는 위상의 광대역 변조를 지원한다. 제 1 프로세싱 유닛은 입력 변조 신호를 수신하고 위상-대-디지털 컨버터 뒤 그리고 상기 루프 필터 앞의 루프 내부의 제 1 포인트에 제 1 변조 신호를 제공한다. 제 2 프로세싱 유닛은 입력 변조 신호를 수신하고 루프 필터 뒤의 루프 내부의 제 2 포인트에 제 2 변조 신호를 제공한다.

일 설계에서, 제 1 프로세싱 유닛은 어큐물레이터(accumulator)를 포함하고, 제 2 프로세싱 유닛은 스케일링(scaling) 유닛을 포함하며, 그리고 DPLL은 제 1 및 제 2 합산기 및 분할기를 더 포함한다. 어큐물레이터는 주파수를 위상으로 변환하기 위해 입력 변조 신호를 축적(accumulate)하고 제 1 변조 신호를 제공한다. 스케일링 유닛은 제 2 변조 신호를 획득하기 위해 가변 이득(gain)으로 입력 변조 신호를 스케일링한다. 위상-대-디지털 컨버터는 피드백 신호와 기준 신호 간의 위상 차이를 결정하고 위상 차이 신호를 제공한다. 제 1 합산기는 위상 차이 신호와 제 1 변조 신호를 합하고 위상 에러 신호를 제공한다. 루프 필터는 위상 에러 신호를 필터링하고 필터링된 위상 에러 신호를 제공한다. 제 2 합산기는 필터링된 위상 에러 신호와 제 2 변조 신호를 합하고 발진기에 대한 제어 신호를 제공한다. 분할기는 발진기로부터의 변조된 신호를 주파수 분할하고 피드백 신호를 제공한다. 제 2 프로세싱 유닛은 로우패스 및 하이패스 변조 경로의 지연들을 매칭하기 위해 가변 지연만큼 입력 변조 신호를 지연시키는 적응적 지연 유닛을 더 포함할 수 있다.

본 발명의 다양한 양상들과 특징들은 이하에서 더 상세하게 기술된다.

도 1은 투-포인트 변조를 갖는 DPLL의 블록 다이어그램을 도시한다.
도 2 및 도 3은 어큐물레이터 및 위상-대-디지털 컨버터를 사용하는 투-포인트 변조를 갖는 DPLL의 두 개의 설계의 블록 다이어그램을 도시한다.
도 4는 위상-대-디지털 컨버터의 블록 다이어그램을 도시한다.
도 5는 적응적 스케일링 유닛의 블록 다이어그램을 도시한다.
도 6은 적응적 지연 유닛의 블록 다이어그램을 도시한다.
도 7은 투-포인트 변조를 위해 DPLL을 동작하기 위한 프로세스를 도시한다.
도 8은 무선 통신 디바이스의 블록 다이어그램을 도시한다.

단어 "예시적인"은 본 명세서에서 "예시, 사례, 또는 일례로서 역할하는"을 의미하도록 사용된다. "예시적인"으로 본 명세서에서 기술되는 어떠한 설계도 다른 설계들보다 선호되거나 이점이 있는 것으로 반드시 이해되는 것은 아니다.

도 1은 투-포인트 변조를 갖는 DPLL(100) 모델의 블록 다이어그램을 도시한다. 투-포인트 변조는 또한 일반적으로 듀얼-포트(dual-port) 변조로서 지칭된다. DPLL(100) 내에서, 입력 변조 신호

Figure 112011094721391-pct00001
는 로우패스 변조 경로를 위한 제 1 프로세싱 유닛(110)과 하이패스 변조 경로를 위한 제 2 프로세싱 유닛(120) 모두에 제공된다. 제 1 프로세싱 유닛(110)은 입력 변조 신호를 축적하고, 가능한 한 적절한 양으로 입력 변조 신호를 지연시키며, 변조 위상 신호인 제 1 변조 신호
Figure 112011094721391-pct00002
를 제공한다. 제 2 프로세싱 유닛(120)은 이득으로 입력 변조 신호를 스케일링하고, 가능한 한 적절한 양으로 입력 변조 신호를 지연시키며, 제 2 변조 신호
Figure 112011094721391-pct00003
를 제공한다.

합산기(142)는 제 1 변조 신호로부터 피드백 신호를 빼고 위상 에러 신호를 제공한다. 루프 필터(150)는 위상 에러 신호를 필터링하고 필터링된 위상 에러 신호를 제공한다. 루프 필터(150)는 DPLL(100)의 루프 역학들을 설정하고 폐쇄-루프 대역폭, DPLL(100)의 획득 시간과 획득 범위, 위상 잡음 성능, 등을 결정한다. 합산기(152)는 필터링된 위상 에러 신호와 제 2 변조 신호를 합하고 발진기(160)에 대한 제어 신호를 제공한다. 제어 신호는 발진기(160)의 주파수를 조정하고 그 결과 발진기의 위상은 변조의 위상을 따른다. 발진기(160)는 입력 변조 신호에 의해 변조된 발진기의 주파수를 갖는 변조된 신호

Figure 112011094721391-pct00004
를 제공한다. 분할기(170)는 주파수로 변조된 신호를 분할하고 합산기(142)에 피드백 신호를 제공한다.

도 1에 도시된 바와 같이, 로우패스 변조를 위한 변조 포인트는, 루프 필터(150)의 앞에 있는 합산기(142)의 입력에 있을 수 있다. 하이패스 변조를 위한 변조 포인트는, 루프 필터(150)의 뒤에 있는 합산기(152)의 입력에 있을 수 있다. 입력 변조 신호의 대역폭은 DPLL(100)이 사용되는 애플리케이션에 의해 결정될 수 있고 DPLL의 폐쇄-루프 대역폭보다 더 넓을 수 있다. 로우패스 변조 경로의 대역폭은 루프 필터(150)에 의해 결정되고 목적하는 잡음 필터링 및 루프 역학들을 달성하기 위해 상대적으로 좁을 수 있다(예를 들면, 100KHz보다 적음). 독립된 하이패스 및 로우패스 변조 경로를 통해 입력 변조 신호를 적용함으로써, DPLL(100)은 DPLL의 폐쇄-루프 대역폭보다 더 넓은 신호 대역폭으로 발진기(160)를 변조할 수 있다.

발진기(160)는 디지털 방식 제어 발진기(DCO), 전압 제어 발진기(VCO), 전류 제어 발진기(ICO), 계수 제어 발진기(NCO), 또는 제어 신호에 의해 조정될 수 있는 소정의 다른 타입의 발진기일 수 있다. 발진기(160)는, DPLL(100)이 사용되는 애플리케이션에 의해 결정될 수 있는

Figure 112011094721391-pct00005
의 공칭 주파수에서 동작할 수 있다. 예를 들면, DPLL(100)은 무선 통신 디바이스를 위해 사용될 수 있고,
Figure 112011094721391-pct00006
는 수백 메가 헤르츠(MHz) 또는 몇 기가 헤르츠(GHz)일 수 있다.

도 1은 투-포인트 변조를 갖는 DPLL 모델을 도시한다. 도 1의 DPLL은 다양한 설계들로 구현될 수 있다.

도 2는 어큐물레이터 및 위상-대-디지털 컨버터(PDC)를 사용하는 투-포인트 변조를 갖는 DPLL(200)의 설계의 블록 다이어그램을 도시한다. DPLL(200) 내에서, 입력 변조 신호

Figure 112011094721391-pct00007
는 로우패스 변조 경로를 위한 제 1 프로세싱 유닛(210)과 하이패스 변조 경로를 위한 제 2 프로세싱 유닛(220) 모두에 제공된다. 제 1 프로세싱 유닛(210) 내에서, 어큐물레이터(212)는, 주파수를 위상으로 변환하는 입력 변조 신호를 축적하고, 변조 위상 신호인 제 1 변조 신호
Figure 112011094721391-pct00008
를 제공한다. 제 2 프로세싱 유닛(220) 내에서, 적응적 스케일링 유닛(224)은 가변 이득
Figure 112011094721391-pct00009
로 입력 변조 신호를 스케일링하고, 변조 주파수 신호인 제 2 변조 신호
Figure 112011094721391-pct00010
를 제공한다.

위상-대-디지털 컨버터(240)는 기준 신호

Figure 112013022166601-pct00011
의 위상에 대해 피드백 신호
Figure 112013022166601-pct00012
를 비교하고 위상 차이 신호
Figure 112013022166601-pct00013
를 제공한다. 기준 신호는 고정된 그리고 정확한 주파수를 가질 수 있고 또한 기준 클록으로 지칭될 수 있다. 합산기(242)는 위상 차이 신호와 제 1 변조 신호를 합하고 위상 에러 신호
Figure 112013022166601-pct00014
를 제공한다. 루프 필터(250)는 위상 에러 신호를 필터링하고 필터링된 위상 에러 신호를 제공한다. 합산기(252)는 필터링된 위상 에러 신호와 제 2 변조 신호를 합하고 DCO(260)에 대한 제어 신호를 제공한다. 멀티-모듈러스(multi-modulus) 분할기(270)는 DCO(260)로부터의 변조된 신호
Figure 112013022166601-pct00015
를 수신하고, 주파수 분할기 인자에 의해 주파수로 변조된 신호를 분할하며, 피드백 신호를 제공한다. 주파수 분할기 인자는 DCO(260)의 발진기 주파수
Figure 112013022166601-pct00016
및 기준 신호의 주파수
Figure 112013022166601-pct00017
에 의해 결정될 수 있다.

기준 신호는 수정 발진기(XO), 전압 제어 수정 발진기(VCXO), 온도 보상 수정 발진기(TCXO), 또는 정확한 주파수를 갖는 소정의 다른 타입의 발진기에 기초 하여 생성될 수 있다. 기준 신호의 주파수는 DCO(260)보다 매우 낮을 수 있다. 예를 들면,

Figure 112013022166601-pct00018
는 수십 MHz일 수 있는 반면,
Figure 112013022166601-pct00019
는 수 GHz일 수 있다.

투-포인트 변조의 성능은 적절한 이득과 각 변조 경로에 적용되는 지연에 좌우된다. 적응적 스케일링 유닛(224)은 로우패스 변조 경로의 이득을 매칭하기 위해, 이하에 기술되는 것처럼, 입력 변조 신호와 위상 에러 신호에 기초하여 하이패스 변조 경로의 이득

Figure 112011094721391-pct00020
를 적응적으로 변화시킬 수 있다. 적응적 지연 유닛은 하나의 변조 경로 내 ― 일반적으로 더 짧은 지연을 갖는 변조 경로 내 ― 에 포함될 수있다. 적응적 지연 유닛은 다른 변조 경로의 지연을 매칭하기 위해 적응적 지연 유닛의 변조 경로의 지연을 변화시킬 수 있다.

도 3은 어큐물레이터 및 위상-대-디지털 컨버터를 사용하고 적응적 지연 매칭을 갖는 투-포인트 변조 신호를 갖는 DPLL(202)의 설계의 블록 다이어그램을 도시한다. DPLL(202)은, 도 3의 제 2 프로세싱 유닛(222)으로 대체되는 도 2의 하이패스 변조 경로를 위한 제 2 프로세싱 유닛(220)을 제외한, 도 2의 DPLL(200) 내의 모든 회로 블록들을 포함한다. 제 2 프로세싱 유닛(222) 내에서, 적응적 스케일링 유닛(224)은 가변 이득

Figure 112011094721391-pct00021
로 입력 변조 신호를 스케일링하고 스케일링된 변조 신호를 제공한다. 적응적 지연 유닛(226)은 가변 지연
Figure 112011094721391-pct00022
로 스케일링된 변조 신호를 지연시키고 제 2 변조 신호
Figure 112011094721391-pct00023
를 제공한다.

적응적 스케일링 유닛(224)은, 이하에 기술되는 것처럼, 입력 변조 신호와 위상 에러 신호에 기초하여 하이패스 변조 경로의 이득

Figure 112011094721391-pct00024
를 적응적으로 변화시킬 수 있다. 적응적 지연 유닛(226)은, 또한 이하에 기술되는 것처럼, 스케일링된 변조 신호와 위상 에러 신호에 기초하여 하이패스 변조 경로의 지연
Figure 112011094721391-pct00025
를 적응적으로 변화시킬 수 있다. 적응적 지연 유닛(226)은 적응적 스케일링 유닛(224)의 뒤(도 3에 도시된 바와 같이) 또는 적응적 스케일링 유닛(224)의 앞(도 3에 도시되지 않음)에 위치할 수 있다. 도 3에 도시된 설계에서, 적응적 지연 유닛(226)은 하이패스 변조 경로에 사용된다. 다른 설계에서, 적응적 지연 유닛(226)은 생략될 수 있고, 적응적 지연 유닛은 로우패스 변조 경로를 위한 제 1 프로세싱 유닛(210)에 포함될 수 있다(예를 들면, 어큐물레이터(212)의 뒤에 삽입됨).

도 3에 도시된 설계에서, 하이패스 및 로우패스 변조 경로를 위한 이득 및 지연 매칭은, 각각 적응적 스케일링 유닛(224)과 적응적 지연 유닛(226)에 의해 달성될 수 있다. 이득 및 지연 매칭은, 일단 DPLL(202)이 고정되면, 하이패스 및 로우패스 변조 경로를 통한 투-포인트 변조의 영향들이 루프 필터(250)의 입력에서 사라질 수 있도록 할 수 있다. 그러면 DPLL(202)은 로우패스 및 하이패스 변조가 적용되지 않은 것처럼 동작할 수 있다.

도 2 및 도 3은 어큐물레이터 및 위상-대-디지털 컨버터를 사용하는 투-포인트 변조를 갖는 DPLL의 두 개의 예시적인 설계를 도시한다. 도 2 및 도 3에 도시된 DPLL 설계에서, 로우패스 변조 경로는 루프 내의 피드-포워드 경로에 추가된다. 이것은 특정한 이점들을 제공할 수 있다. 특히, 피드백 경로(DCO(260)로부터, 분할기(270)를 통한, 위상-대-디지털 컨버터(240)로의)에 대한 방해는 위상-대-디지털 컨버터 뒤의 피드-포워드 경로에 로우패스 변조 경로를 추가함으로써 회피할 수 있다. 위상-대-디지털(240)의 사용(시간-대-디지털 컨버터 대신)은 위상-대-디지털 컨버터(240) 내에 이득 에러들을 초래할 수 있다. 투-포인트 변조 없이, 위상-대-디지털 컨버터(240)의 이득은 루프 이득의 일부가 되고, PLL 로프 동작을 위한 교정은 필요하지 않다. 투-포인트 변조를 이용하면, 제 1 및 제 2 변조 신호 사이의 상대적 이득이 이득에 의해 영향을 받을 것이기 때문에 위상-대-디지털 컨버터(240)의 이득의 교정이 수행될 수 있다.

또한 투-포인트 변조를 갖는 DPLL은 다른 설계들로 구현될 수 있다. 예를 들면, 투-포인트 변조를 갖는 DPLL은 분할기로부터 출력 신호를 수신하고 피드백 신호를 제공하는 시간-대-디지털 컨버터(TDC)를 포함할 수 있다. 그러면 로우패스 변조 경로는 (i) 델타-시그마 변조기를 통해 루프 외부의 분할기에 또는 (ⅱ) 어큐물레이터를 통해 시간-대-디지털 컨버터 뒤의 합산기에 추가될 수 있다. 모든 경우에, DPLL 내의 시간-대-디지털 컨버터의 사용은 특정한 불이익들을 제공할 수 있다. 특히, 시간-대-디지털 컨버터 내의 이득 에러들은 변조된 신호 내에 스퍼(spur)들을 초래할 수 있다. 시간-대-디지털 컨버터에 대한 정확한 이득 교정(예를 들면, 1% 이득 정확도를 달성하기 위한)은 스퍼들 및 위상 잡음을 감소시키키 위해 필요할 수 있다. 이 높은 이득 정확도는 달성하기가 어려울 수 있다. 따라서 도 2 및 도 3의 DPLL 설계들은 시간-대-디지털 컨버터를 사용하는 DPLL보다 이로울 수 있다.

도 2 및 도 3의 DPLL들(200 및 202)은 모두 또는 주로 디지털 회로로 구현될 수 있다. 예를 들면, 가능한 한 DCO(260)를 제외하고, 도 2 및 도 3의 모든 회로 블록들은 디지털 회로들로 구현될 수 있다. 가능한 한 분할기(270)를 제외하고, 모든 디지털 회로 블록들은

Figure 112011094721391-pct00026
의 적절한 주파수에서 샘플 클록에 기초하여 동작할 수 있다. 따라서, 디지털 회로 블록에 제공되거나 또는 디지털 회로 블록에 의해 제공되는 신호는
Figure 112011094721391-pct00027
의 샘플 레이트에서 샘플들의 시퀀스로 구성될 수 있다. 디지털 회로 블록들은 충분한 비트 폭 및 해상도를 갖도록 설계될 수 있다.

도 4는 도 2 및 도 3의 위상-대-디지털 컨버터(240)의 설계의 블록 다이어그램을 도시한다. 위상-대-디지털 컨버터(240)는 빠른/늦은 신호 다중화기(410)와 시간-대-디지털 컨버터(440)를 포함한다. 신호 다중화기(410)는 기준 신호 및 피드백 신호를 수신하고, 빠른 신호(earlier signal)로서 하나의 신호를 제공하며, 늦은 신호(later signal)로서 다른 신호를 제공한다. 시간-대-디지털 컨버터(440)는 빠른 신호와 늦은 신호 사이의 위상 차이를 결정하고 위상 차이를 양자화하며, 위상 차이 신호를 제공한다.

신호 다중화기(410) 내에서, 지연 유닛(422)은 고정 지연만큼 기준 신호를 지연시키고 지연된 기준 신호를 제공한다. 지연 유닛(424)은 동일한 고정 지연만큼 피드백 신호를 지연시키고 지연된 피드백 신호를 제공한다. 빠른/늦은 검출기(420)는 기준 신호가 피드백 신호보다 빠른지 또는 그 반대인지 여부를 결정한다. 검출기(420)는 기준 신호가 피드백 신호보다 빠르면 '0'으로 설정되거나 기준 신호가 피드백 신호보다 늦으면 '1'로 설정되는 빠른/늦은 제어 신호를 제공한다. 다중화기(426)는 두 개의 입력에서 지연된 기준 신호와 지연된 피드백 신호를 수신하고 빠른/늦은 제어 신호에 기초하여 제 1 다중화기 출력 신호로서 신호들 중 하나를 제공한다. 또한 다중화기(428)는 두 개의 입력에서 지연된 기준 신호와 지연된 피드백 신호를 수신하고 빠른/늦은 제어 신호에 기초하여 제 2 다중화기 출력 신호로서 신호들 중 하나를 제공한다. 펄스 생성기(430)는 제 1 다중화기 출력 신호를 수신하고 제 1 다중화기 출력 신호 내의 각 리딩 에지에 대한 펄스를 갖는 빠른 신호를 생성한다. 유사하게, 펄스 생성기(432)는 제 2 다중화기 출력 신호를 수신하고 제 2 다중화기 출력 신호 내의 각 리딩 에지에 대한 펄스를 갖는 늦은 신호를 생성한다.

시간-대-디지털 컨버터(440)는 N개의 지연 엘리먼트들(442a 내지 442n), N개의 D 플립-플롭들(444a 내지 444n), 및 디코더(446)를 포함하고, 여기서 N=2B이고 B는 양자화된 위상 에러에 대한 비트들의 수이다. 지연 엘리먼트들(442a 내지 442n)은, 연속하여, 빠른 신호를 수신하는 제 1 지연 엘리먼트에 연결된다. 각 지연 엘리먼트(442)는 Tunit의 지연을 제공하고 목적하는 지연 해상도를 획득하기 위해 인버터 및/또는 다른 타입들의 로직 엘리먼트들로 구현될 수 있다. 지연 엘리먼트들(442a 내지 442n)은 기준 신호의 대략 한 사이클의 총 지연을 제공할 수 있다. 플립-플롭들(444a 내지 444n)은, 각각 지연 엘리먼트들(442a 내지 442n)의 출력에 연결된 플립-플롭들의 D 입력들과, 늦은 신호를 수신하는 플립-플롭들의 클록 입력들을 갖는다. 각 플립-플롭(444)은 연관된 지연 엘리먼트(442)의 출력을 샘플링하고 샘플링된 출력을 디코더(446)에 제공한다. 로직 로우에서의 플립-플롭들의 수 대 로직 하이에서의 플립-플롭들의 수는 기준 신호와 피드백 신호 간의 위상 차이를 나타낸다. 이 위상 차이는 Tunit/2의 해상도를 가질 수 있다. 인버터(448)는 늦은 신호를 수신하고 래치(latch) 신호를 디코더(446)에 제공한다. 디코더(446)는 플립-플롭들(444a 내지 444n)로부터의 N개의 출력들을 수신하고, 래치 신호에 의해 트리거될 때 이 N개의 출력들을 B-비트 바이너리 값으로 변환하며, 위상 차이 신호에 B-비트 바이너리 값을 제공한다.

일반적으로, 위상-대-디지털 컨버터(240)는 몇 비트의 해상도로 설계될 수 있다. 예를 들면, B는 목적하는 지연 해상도, 주어진 집적 회로(IC) 프로세스를 갖는 이용가능한 최소 지연 등과 같은 다양한 요인들에 의해 8 또는 그 이상과 같을 수 있다. 목적하는 지연 해상도는 DPLL이 사용되는 애플리케이션, 기준 신호 주파수 등에 좌우될 수 있다.

투-포인트 변조를 갖는 DPLL에 있어서, 적응적 이득 스케일링은 두 개의 변조 경로들의 이득들을 매칭하도록 수행될 수 있다. 적응적 이득 스케일링에 있어서, 하이패스 변조 경로의 이득은 적응적으로 두 개의 변조 경로들 간의 임의의 이득 차이를 보상하도록 조정될 수 있다. 적응적 이들 조정은 최소 평균 제곱(LMS) 알고리즘, 최소 제곱(LS) 알고리즘, 최소 평균 제곱 에러(MMSE) 알고리즘 등과 같은 다양한 적응적 알고리즘들에 기초할 수 있다. 이러한 다양한 적응적 알고리즘들은 "적응적 필터 이론(Adaptive Filter Theory)," 제3판, 프렌티스 홀, 1996이라는 제목의 책에서 Simon Haykin에 의해 기술된다. 명확성을 위해, LMS 알고리즘에 기초한 적응적 이득 스케일링이 이하에 기술된다.

하이패스 변조 경로에 대한 이득

Figure 112011094721391-pct00028
는 LMS 알고리즘에 따라 입력 변조 신호
Figure 112011094721391-pct00029
및 위상 에러 신호
Figure 112011094721391-pct00030
에 기초하여 아래와 같이 적응적으로 결정된다:

식(1)

Figure 112011094721391-pct00031

여기서,

Figure 112011094721391-pct00032
는 적응 단계 크기,
Figure 112011094721391-pct00033
는 샘플 기간 t에 대한 이득 갱신 값, 그리고
Figure 112011094721391-pct00034
는 샘플 기간 t에 대한 이득이다.

적응 단계 크기

Figure 112013022166601-pct00035
은 최종 값에 대한 이득의 컨버전스(convergence)의 레이트를 결정한다. 더 큰 적응 단계 크기는 그것의 최종 값에 대한 이득
Figure 112013022166601-pct00036
의 더 빠른 컨버전스를 초래할 수 있으나 또한 더 많은 지터(jitter)를 초래할 수 있다. 반대로, 더 작은 적응 단계 크기는 더 느린 컨버전스를 초래하지만 더 적은 지터를 초래할 수 있다. 적절한 적응 단계 크기는 컨버전스 레이트와 지터 사이의 트레이드오프(tradeoff)에 기초하여 선택될 수 있다. 또한 적응 단계 크기는 변화될 수 있다. 예를 들면, 더 큰 적응 단계 크기는 획득을 위해 사용될 수 있고, 더 작은 적응 단계 크기는 컨버전스 후의 트래킹(tracking)을 위해 사용될 수 있다.

도 5는 도 2 및 도 3의 적응적 스케일링 유닛(224)의 설계의 블록 다이어그램이다. 적응적 스케일링 유닛(224)은 이득 계산 유닛(510)과 곱셈기(520)를 포함한다. 이득 계산 유닛(510) 내에서, 곱셈기(512)는 입력 변조 신호를 위상 에러 신호와 곱한다. 곱셈기(514)는 적응 단계 크기

Figure 112011094721391-pct00037
로 곱셈기(512)의 출력을 스케일링한다. 어큐물레이터(516)는 곱셈기(514)의 출력을 축적하고 이득
Figure 112011094721391-pct00038
를 제공한다. 곱셈기(520)는 입력 변조 신호를 이득과 곱하고 도 2의 제 2 변조 신호 또는 도 3의 스케일링된 변조 신호를 제공한다.

투-포인트 변조를 갖는 DPLL에 있어서, 적응적 지연 매칭은 두 개의 변조 경로들의 지연들을 매칭하도록 수행될 수 있다. 적응적 지연 매칭에 있어서, 하나의 변조 경로(예를 들면, 도 3에 도시된 설계에서의 하이패스 변조 경로)의 지연은 두 개의 변조 경로들 간의 임의의 지연 차이(예를 들면, DCO(260)의 지연에서의 변동들에 기인한)를 보상하도록 적응적으로 조정될 수 있다. 적응적 지연 조정은 LMS 알고리즘, LS 알고리즘, MMSE 알고리즘 등과 같은 다양한 적응적 알고리즘에 기초할 수 있다. 명확성을 위해, LMS 알고리즘에 기초하는 적응적 지연 조정이 이하에 기술된다.

하이패스 변조 경로에 대한 지연

Figure 112011094721391-pct00039
는 LMS 알고리즘에 따라 스케일링된 변조 신호
Figure 112011094721391-pct00040
및 위상 에러 신호
Figure 112011094721391-pct00041
에 기초하여 아래와 같이 적응적으로 결정된다:

식(2)

Figure 112011094721391-pct00042

여기서,

Figure 112011094721391-pct00043
는 적응 단계 크기,
Figure 112011094721391-pct00044
는 샘플 기간 t에 대한 지연 갱신 값, 그리고
Figure 112011094721391-pct00045
는 샘플 기간 t에 대한 지연이다.

더 큰 적응 단계 크기는 지연

Figure 112011094721391-pct00046
의 더 빠른 컨버전스를 초래할 수 있는 반면 더 작은 적응 단계 크기는 더 적은 지터를 초래할 수 있다. 적절한 적응 단계 크기는 컨버전스 레이트와 지터 사이의 트레이드오프에 기초하여 선택될 수 있다. 또한 적응 단계 크기는, 예를 들면, 획득 및 트래킹을 위해 변화될 수 있다.

식(2)에서 지연 갱신 값

Figure 112011094721391-pct00047
를 계산하는 데 곱셈을 피하기 위해, 지연은 아래와 같이 적응적으로 갱신될 수 있다:

식(3)

Figure 112011094721391-pct00048
,

여기서 sign[

Figure 112013022166601-pct00049
]은 스케일링된 변조 신호의 부호(sign)이다. 적응 단계 크기
Figure 112013022166601-pct00050
는 2의 거듭제곱(power of two)으로 선택될 수 있다. 이 경우, 지연 갱신 값은 (i) 적응 단계 크기에 의해 결정된 특정 수의 비트들에 의해
Figure 112013022166601-pct00051
를 비트 시프팅시키는 것과 (ⅱ)
Figure 112013022166601-pct00052
가 0보다 작을 경우 비트-시프팅된
Figure 112013022166601-pct00053
의 부호를 플립시키는 것에 의해 획득될 수 있다.

지연

Figure 112013022166601-pct00054
는 샘플 기간들의 단위들로 주어질 수 있고 정수 부분(integer portion)과 소수 부분(fractional portion)으로 분해될 수 있다.
Figure 112013022166601-pct00055
의 정수 부분은 정수 개의 샘플 기간들의 지연을 제공할 수 있는 프로그래밍가능한 지연 유닛을 이용하여 획득될 수 있다.
Figure 112013022166601-pct00056
의 소수 부분은 하나의 샘플 기간의 소수인 지연을 제공할 수 있는 보간기(interpolator)를 이용하여 획득될 수 있다.

임의의 주어진 지연

Figure 112013022166601-pct00057
에 있어서, 여기서
Figure 112013022166601-pct00058
는 양 또는 음의 값일 수 있고, 스케일링된 변조 신호
Figure 112013022166601-pct00059
는 제 2 변조 신호
Figure 112013022166601-pct00060
를 획득하기 위해
Figure 112013022166601-pct00061
만큼 지연될 수 있다.
Figure 112013022166601-pct00062
의 정수 부분은
Figure 112013022166601-pct00063
에 가장 가까운 스케일링된 변조 신호 내에서 샘플을 선택함으로써 획득될 수 있다.
Figure 112013022166601-pct00064
의 소수 부분은
Figure 112013022166601-pct00065
의 양쪽에 위치한 두 개 이상의 샘플들을 보간함으로써 획득될 수 있다.

일 설계에서, 선형 보간기는 소수 지연을 획득하는데 사용될 수 있다. 단순성을 위해, 이하의 기술은

Figure 112013022166601-pct00066
와 세 개의 주파수 변조 샘플들
Figure 112013022166601-pct00067
,
Figure 112013022166601-pct00068
Figure 112013022166601-pct00069
, 즉, 현재 샘플인
Figure 112013022166601-pct00070
, 이전/오래된 샘플인
Figure 112013022166601-pct00071
, 그리고 다음/미래 샘플인
Figure 112013022166601-pct00072
이 이용가능하다고 가정한다. 세 개의 샘플들은 스케일링된 변조 신호를 지연시키고
Figure 112013022166601-pct00073
로서 지연된 신호의 가장 최근의 샘플을 사용함으로써 획득될 수 있다.

소수 지연을 획득하기 위한 선형 보간은 아래와 같이 수행될 수 있다:

식(4)

Figure 112011094721391-pct00074
.

식(4)에서의 설계는 두 개의 곱셈들 ―

Figure 112011094721391-pct00075
와의 하나의 곱셈 및
Figure 112011094721391-pct00076
와의 다른 곱셈 ― 을 사용한다. 곱셈의 수는, 아래와 같이, 식(4)에서의 항들을 재배치함으로써 하나로 감소할 수 있다:

식(5)

Figure 112011094721391-pct00077
.

식(5)는 식(4)와 동등하다. 그러나, 단지

Figure 112011094721391-pct00078
와의 하나의 곱셈만이
Figure 112011094721391-pct00079
를 계산하는데 사용된다.

식(4) 및 식(5)는 소수 지연을 획득하기 위해 선형 보간을 사용한다. 또한 소수 지연은 더 높은 차수의 보간, 예를 들면, 이차(quadratic) 보간, 스플라인(spline) 보간 등을 이용하여 획득될 수 있다.

도 6은 도 3의 적응적 지연 유닛(226)의 설계의 블록 다이어그램을 도시한다. 적응적 지연 유닛(226) 내에서, 지연 계산 유닛(610)은 스케일링된 변조 신호

Figure 112011094721391-pct00080
와 위상 에러 신호
Figure 112011094721391-pct00081
를 수신하고, 예를 들면, 식(2) 또는 식(3)에서 나타난 바와 같이, 각 샘플 기간 동안 지연
Figure 112011094721391-pct00082
를 계산한다. 프로그래밍가능한 지연 유닛(620)은 스케일링된 변조 신호와 유닛(610)으로부터의 지연의 정수 부분을 수신하고 스케일링된 변조 신호를 샘플 기간들의 정수로 지연시킨다. 보간기(630)는 프로그래밍가능한 지연 유닛(620)으로부터의 출력 신호와 유닛(610)으로부터의 지연의 소수 부분을 수신한다. 보간기(630)는 소수 지연을 획득하기 위해, 예를 들면, 식(4) 또는 식(5)에 나타난 바와 같이, 보간을 수행하고, 제 2 변조 신호
Figure 112011094721391-pct00083
를 제공한다.

일반적으로, 장치(예를 들면, 집적 회로, 무선 통신 디바이스 등)는 투-포인트 변조를 수행할 수 있는 DPLL을 포함할 수 있다. DPLL은 위상-대-디지털 컨버터와 루프로 동작하는 루프 필터, 로우패스 변조 경로를 위한 제 1 프로세싱 유닛 및 하이패스 변조 경로를 위한 제 2 프로세싱 유닛을 포함할 수 있다. 제 1 프로세싱 유닛은 입력 변조 신호를 수신하고 위상-대-디지털 컨버터 뒤 루프 필터 앞의 루프 내부의 제 1 포인트에 제 1 변조 신호를 제공할 수 있다. 제 2 프로세싱 유닛은 입력 변조 신호를 수신하고 루프 필터 뒤의 루프 내부의 제 2 포인트에 제 2 변조 신호를 제공할 수 있다. 위상-대-디지털 컨버터는 루프 내의 피드백 신호와 기준 신호 간의 위상 차이를 결정할 수 있고 위상 차이 신호를 제공할 수 있다. 루프 필터는 위상 차이 신호에 기초하여 획득된 위상 에러 신호를 필터링하고 필터링된 위상 에러 신호를 제공할 수 있다. DPLL은 다른 회로 블록들을 포함할 수 있다.

일 설계에서, 제 1 프로세싱 유닛은 주파수를 위상으로 변환하기 위해 입력 변조 신호를 축적하고 제 1 변조 신호를 제공하는 어큐물레이터를 포함할 수 있다.

일 설계에서, 제 2 프로세싱 유닛은 가변 이득으로 입력 변조 신호를 스케일링하는 적응적 스케일링 유닛을 포함할 수 있다. 일 설계에서, 적응적 스케일링 유닛은, 예를 들면, 도 5에 도시된 바와 같은, 이득 계산 유닛과 곱셈기를 포함할 수 있다. 이득 계산 유닛은 입력 변조 신호와 루프 필터에 제공된 위상 에러 신호에 기초하여 가변 이득을 결정할 수 있다. 곱셈기는 입력 변조 신호에 가변 이득과 곱할 수 있다.

제 2 프로세싱 유닛은 가변 지연만큼 입력 변조 신호를 지연시키는 적응적 지연 유닛을 더 포함할 수 있다. 일 설계에서, 적응적 지연 유닛은 지연 계산 유닛, 보간기, 및 프로그래밍가능한 지연 유닛을 포함할 수 있다. 지연 계산 유닛은 입력 변조 신호와 위상 에러 신호에 기초하여 가변 지연을 결정할 수 있다. 보간기는 입력 변조 신호에 가변 지연의 소수 부분을 제공할 수 있고, 여기서 소수 부분은 +1과 -1 샘플 기간의 사이에 있다. 프로그래밍가능한 지연 유닛은 입력 변조 신호에 대한 가변 지연의 정수 부분을 제공할 수 있고, 여기서, 정수 부분은 샘플 기간들의 정수를 포함한다.

일 설계에서, 프로세서는 위상-대-디지털 컨버터와 루프로 동작하는 루프 필터를 포함하는 DPLL의 로우패스 변조 경로와 하이패스 변조 경로를 통해 투-포인트 변조를 수행할 수 있다. 프로세서는 제 1 변조 신호를 획득하기 위해 로우패스 변조 경로에 대한 입력 변조 신호를 프로세싱할 수 있고 위상-대-디지털 컨버터 뒤 루프 필터 앞의 루프 내부의 제 1 포인트에 제 1 변조 신호를 적용할 수 있다. 또한 프로세서는 제 2 변조 신호를 획득하기 위해 하이패스 변조 경로에 대한 입력 변조 신호를 프로세싱할 수 있고 루프 필터 뒤의 루프 내부의 제 2 포인트에 제 2 변조 신호를 적용할 수 있다. 프로세서는 주파수를 위상으로 변환하기 위해 입력 변조 신호를 축적함으로써 로우패스 변조 경로에 대한 입력 변조 신호를 프로세싱할 수 있다. 프로세서는 가변 이득으로 입력 변조 신호를 스케일링하고 가능한 한 가변 지연으로 입력 변조 신호를 지연시킴으로써 하이패스 변조 경로에 대한 입력 변조 신호를 프로세싱할 수 있다.

일 설계에서, DPLL은, 예를 들면, 도 2 및 도 3에 도시된 바와 같이, 어큐물레이터, 스케일링 유닛, 위상-대-디지털 컨버터, 제 1 및 제 2 합산기, 루프 필터, 및 분할기를 포함할 수 있다. 어큐물레이터는 주파수를 위상으로 변환하기 위해 입력 변조 신호를 축적하고 제 1 변조 신호를 제공할 수 있다. 스케일링 유닛은 제 2 변조 신호를 획득하기 위해 가변 이득으로 입력 변조 신호를 스케일링할 수 있다. 위상-대-디지털 컨버터는 피드백 신호와 기준 신호 간의 위상 차이를 결정하고 위상 차이 신호를 제공할 수 있다. 제 1 합산기는 위상 차이 신호와 제 1 변조 신호를 합하고 위상 에러 신호를 제공할 수 있다. 루프 필터는 위상 에러 신호를 필터링하고 필터링된 위상 에러 신호를 제공할 수 있다. 제 2 합산기는 필터링된 위상 에러 신호와 제 2 변조 신호를 합하고 발진기에 대한 제어 신호를 제공할 수 있다. 분할기는 주파수로 발진기로부터의 변조된 신호를 분할하고 피드백 신호를 제공할 수 있다. DPLL은, 예를 들면, 도 3에 도시된 바와 같이, 가변 지연만큼 입력 변조 신호를 지연시킬 수 있는 적응적 지연 유닛을 더 포함할 수 있다.

도 7은 투-포인트 변조를 위해 DPLL을 동작시키기 위한 프로세스(700)의 설계를 도시한다. 입력 변조 신호는 주파수를 위상으로 변환하고 제 1 변조 신호를 획득하기 위해 축적될 수 있다(블록 712). 입력 변조 신호는 제 2 변조 신호를 획득하기 위해 가변 이득으로 스케일링될 수 있고 추가로 가변 지연을 이용하여 지연될 수 있다(블록 714). 가변 이득 및 가변 지연은 각각, 예를 들면, 식(1), 식(2) 및 식(3)에 나타난 바와 같이, 입력 변조 신호와 위상 에러 신호에 기초하여 결정될 수 있다. 피드백 신호와 기준 신호 간의 위상 차이는 위상 차이 신호를 획득하기 위해 결정될 수 있다(블록 716). 위상 차이 신호 및 제 1 변조 신호는 위상 에러 신호를 획득하기 위해 합하여질 수 있다(블록 718). 위상 에러 신호는 필터링된 위상 에러 신호를 획득하기 위해 필터링될 수 있다(블록 720). 필터링된 위상 에러 신호 및 제 2 변조 신호는 발진기에 대한 제어 신호를 획득하기 위해 합하여질 수 있다(블록 722). 발진기로부터의 변조된 신호는 피드백 신호를 획득하기 위해 주파수로 분할될 수 있다(블록 724).

본 명세서에서 기술된 DPLL은 통신, 컴퓨팅, 네트워킹, 개인용 전자장치들, 등과 같은 다양한 애플리케이션들을 위해 사용될 수 있다. 예를 들면, DPLL은 무선 통신 디바이스들, 셀룰러 폰들, 개인용 디지털 단말(PDA)들, 핸드헬드 디바이스들, 게이밍(gaming) 디바이스들, 컴퓨팅 디바이스들, 랩톱 컴퓨터들, 소비자 전자장치 디바이스들, 개인용 컴퓨터들, 무선 폰들, 무선 로컬 루프(WLL) 스테이션들, 등에서 사용될 수 있다. 무선 통신 디바이스에서의 DPLL의 예시적인 사용이 이하에 기술된다.

도 8은 무선 통신 시스템을 위한 무선 통신 디바이스(800)의 설계의 블록 다이어그램을 도시한다. 무선 디바이스(800)는 셀룰러 폰, 단말, 핸드셋, 무선 모델, 등일 수 있다. 무선 통신 시스템은 코드 분할 다중 액세스(CDMA) 시스템, 이동 통신을 위한 글로벌 시스템(GSM) 시스템, 직교 주파수 분할 다중 액세스(OFDMA) 시스템, 등일 수 있다.

무선 디바이스(800)는 수신 경로 및 전송 경로를 통해 양-방향의 통신을 제공할 수 있다. 수신 경로에서, 기지국들(도시되지 않음)에 의해 전송된 신호들은 안테나(810)에 의해 수신되고 수신기(812)에 제공된다. 수신기(812)는 수신된 신호를 컨디셔닝하고 디지털화하며 추가 프로세싱을 위한 모듈(820)에 샘플들을 제공한다. 전송 경로에서, 전송기(816)는 모듈(820)로부터 전송된 데이터를 수신하고, 데이터를 프로세싱하고 컨디셔닝하며, 안테나(810)를 통해 기지국들로 전송되는 변조된 신호를 생성한다. 수신기(812)와 전송기(816)는 CDMA, GSM, OFDMA, 등을 지원할 수 있다.

모듈(820)은, 예를 들면, 모뎀 프로세서(822), 감소된 명령 세트 컴퓨터/디지털 신호 프로세서(RISC/DSP)(824), 제어기/프로세서(826), 메모리(828), 입력/출력(I/O) 회로(830), 및 DPLL(832)와 같은 다양한 프로세싱, 인터페이스, 및 메모리 유닛들을 포함한다. 모뎀 프로세서(822)는, 예를 들면, 인코딩, 변조, 복조, 디코딩, 등의 데이터 전송 및 수신을 위한 프로세싱을 수행할 수 있다. RISC/DSP(824)는 무선 디바이스(800)를 위한 일반적 및 특수한 프로세싱을 수행할 있다. 제어기/프로세서(826)는 모듈(820) 내의 다양한 유닛들의 동작을 지시할 수 있다. 메모리(828)는 모듈(820) 내의 다양한 유닛들에 대한 데이터 및/또는 명령들을 저장할 수 있다. I/O 회로(830)는 외부 I/O 디바이스들(840)과 통신할 수 있다. DPLL(832)은 모듈(820) 내의 프로세싱 유닛들에 대한 클록들을 생성할 수 있다.

DPLL(814)은 주파수 하향변환 및/또는 복조를 위한 수신기(812)에 의해 사용되는 수신 로컬 발진기(LO) 신호를 생성할 수 있다. DPLL(818)은 주파수 상향변환 및/또는 변조를 위한 전송기(816)에 의해 사용되는 전송 LO 신호를 생성할 수 있다. DPLL(814 및 818)은 도 2의 DPLL(200), 도 3의 DPLL(202), 또는 투-포인트 변조(TPM)를 갖는 소정의 다른 DPLL로 구현될 수 있다. 기준 발진기(842)는 DPLL(814, 818, 및/또는 832)에 대한 정확한 기준 신호를 생성할 수 있다. 기준 발진기(842)는 XO, VCXO, TCXO, 등일 수 있다.

본 명세서에 기술된 DPLL은 IC, 아날로그 IC, 무선 주파수 IC(RFIC), 혼합-신호 IC, 애플리케이션 특정 집적 회로(ASIC), 프린트 회로 기판(PCB), 전자장치 디바이스, 등에서 구현될 수 있다. 또한 DPLL은 상보적 금속 산화 반도체(CMOS), N-채널 MOS(NMOS), P-채널 MOS(PMOS), 바이폴라 접합 트랜지스터(BJT), 바이폴라-CMOS(BiCMOS), 실리콘 게르마늄(SiGe), 갈륨 비소화물(GaAs), 등과 같은 다양한 IC 프로세스 기술들로 제작될 수 있다.

본 명세서에 기술된 DPLL을 구현하는 장치는 독립형의 디바이스일 수 있거나 더 큰 디바이스의 일부일 수 있다. 디바이스는 (i) 독립형 IC, (ⅱ) 데이터 및/또는 명령들을 저장하기 위한 메모리 IC들을 포함할 수 있는 하나 이상의 IC들의 세트, (ⅲ) RF 수신기(RFR) 또는 RF 전송기/수신기(RTR)와 같은 RFIC, (ⅳ) 이동국 모뎀(MSM)과 같은 ASIC, (ⅴ) 다른 디바이스들 내에 내장될 수 있는 모듈, (ⅵ) 수신기, 셀룰러 폰, 무선 디바이스, 핸드셋, 또는 이동 유닛, (ⅶ) 등일 수 있다.

하나 이상의 예시적인 실시예들에서, 기술된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합을 통해 구현될 수 있다. 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독가능한 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나, 또는 이들을 통해 전송될 수 있다. 컴퓨터 판독가능한 매체는 컴퓨터 저장 매체 및 일 장소에서 다른 장소로 컴퓨터 프로그램의 이전을 가능하게 하는 임의의 매체를 포함하는 통신 매체를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 사용가능한 매체일 수 있다. 예의 방식으로, 이러한 컴퓨터 판독가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장 매체, 자기 디스크 저장 매체 또는 다른 자기 저장 장치들, 또는 명령 또는 데이터 구조의 형태로 요구되는 프로그램 코드 수단을 운반하거나 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함하지만, 이들로 제한되는 것은 아니다. 또한, 임의의 연결이 컴퓨터 판독가능한 매체로 적절히 칭해진다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 라인(DSL), 또는 적외선, 무선, 및 마이크로웨이브와 같은 무선 기술들을 통해 전송되는 경우, 이러한 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 무선, 및 마이크로웨이브와 같은 무선 기술들은 이러한 매체의 정의 내에 포함될 수 있다. 본 명세서에서 사용된 디스크(disk) 및 디스크(disc)는 컴팩트 디스크(CD), 레이저 디스크, 광 디스크, 디지털 다기능 디스크(DVD), 플로피 디스크 및 블루-레이 디스크를 포함하며, 여기서 디스크(disk)는 데이터를 자기적으로 재생하지만, 디스크(disc)는 레이저를 통해 광학적으로 데이터를 재생한다. 상기 조합들 역시 컴퓨터 판독가능한 매체의 범위 내에 포함되어야 한다.

본 발명의 이전 설명은 당업자로 하여금 본 발명을 구성하거나 사용할 수 있게 하기 위해 제공된다. 본 발명에 대한 다양한 변형들은 당업자에게 쉽게 자명할 것이고, 본 명세서에 정의된 일반 원리들은 본 발명의 범위에서 벗어남 없이 다른 변형들에 적용될 수 있다. 따라서, 본 발명은 본 명세서에 기술된 예시들 및 설계들에 제한되도록 의도된 것이 아니라 본 명세서에 개시된 원리들 및 신규한 특징들과 일치하는 최광의의 범위에 따라야 한다.

Claims (28)

  1. 장치로서,
    디지털 위상-고정 루프(DPLL)를 포함하며,
    상기 DPLL은,
    위상-대-디지털(phase-to-digital converter) 컨버터 및 루프로 동작하는 루프 필터,
    입력 변조 신호를 수신하고 상기 위상-대-디지털 컨버터 뒤 그리고 상기 루프 필터 앞의 상기 루프 내부의 제 1 포인트에 제 1 변조 신호를 제공하도록 동작하며 로우패스(lowpass) 변조 경로를 위한 제 1 프로세싱 유닛, 및
    상기 입력 변조 신호를 수신하고 상기 루프 필터 뒤의 상기 루프 내부의 제 2 포인트에 제 2 변조 신호를 제공하도록 동작하며 하이패스(highpass) 변조 경로를 위한 제 2 프로세싱 유닛을 포함하며,
    상기 제 2 프로세싱 유닛은,
    가변 이득(variable gain)으로 상기 입력 변조 신호를 스케일링(scale)하도록 동작하는 적응적 스케일링 유닛, 및
    상기 입력 변조 신호를 가변 지연만큼 지연시키도록 동작하는 적응적 지연 유닛을 포함하는,
    장치.
  2. 제 1 항에 있어서,
    상기 제 1 프로세싱 유닛은,
    주파수를 위상으로 변환하기 위해 상기 입력 변조 신호를 축적(accumulate)하고 상기 제 1 변조 신호를 제공하도록 동작하는 어큐물레이터(accumulator)
    를 포함하는,
    장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 적응적 스케일링 유닛은,
    상기 입력 변조 신호 및 상기 루프 필터에 제공되는 위상 에러 신호에 기초하여 상기 가변 이득을 결정하도록 동작하는 이득 계산 유닛, 및
    상기 입력 변조 신호에 상기 가변 이득을 곱하도록 동작하는 곱셈기
    를 포함하는,
    장치.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 적응적 지연 유닛은,
    상기 입력 변조 신호 및 상기 루프 필터에 제공되는 위상 에러 신호에 기초하여 상기 가변 지연을 결정하도록 동작하는 지연 계산 유닛, 및
    상기 입력 변조 신호에 대하여 상기 가변 지연의 소수 부분(fractional portion)을 제공하도록 동작하는 보간기 ― 상기 소수 부분은 마이너스 일(minus one) 샘플 기간 및 플러스 일(plus one) 샘플 기간 사이에 있음 ―
    를 포함하는,
    장치.
  7. 제 6 항에 있어서,
    상기 적응적 지연 유닛은,
    상기 입력 변조 신호에 대하여 상기 가변 지연의 정수 부분(integer portion)을 제공하도록 동작하는 프로그래밍가능한 지연 유닛 ― 상기 정수 부분은 정수 개의 샘플 기간들을 포함함 ―
    을 더 포함하는,
    장치.
  8. 제 1 항에 있어서,
    상기 위상-대-디지털 컨버터는 상기 루프 내의 피드백 신호와 기준 신호(reference signal) 간의 위상 차이를 결정하고 위상 차이 신호를 제공하도록 동작하고, 상기 루프 필터는 상기 위상 차이 신호에 기초하여 획득된 위상 에러 신호를 필터링하고 필터링된 위상 에러 신호를 제공하도록 동작하는,
    장치.
  9. 제 8 항에 있어서,
    상기 DPLL은 ,
    상기 위상 차이 신호와 상기 제 1 변조 신호를 합산(sum)하고 상기 위상 에러 신호를 제공하도록 동작하는 제 1 합산기,
    상기 필터링된 위상 에러 신호 및 상기 제 2 변조 신호를 합산하고 발진기에 대한 제어 신호를 제공하도록 동작하는 제 2 합산기, 및
    상기 발진기로부터의 변조된 신호를 주파수 분할하고 상기 피드백 신호를 제공하도록 동작하는 분할기
    를 더 포함하는,
    장치.
  10. 제 8 항에 있어서,
    상기 위상-대-디지털 컨버터는,
    상기 기준 신호 및 상기 피드백 신호를 수신하고, 상기 기준 신호와 상기 피드백 신호 중 더 빠른 것을 빠른 신호(earlier signal)로서 제공하고, 상기 기준 신호와 상기 피드백 신호 중 더 늦은 것을 늦은 신호(later signal)로서 제공하도록 동작하는 신호 다중화기, 및
    상기 빠른 신호 및 상기 늦은 신호 간의 위상 차이를 결정하고 상기 위상 차이 신호를 제공하도록 동작하는 시간-대-디지털 컨버터
    를 포함하는,
    장치.
  11. 제 1 항에 있어서,
    상기 장치는 집적 회로인,
    장치.
  12. 제 1 항에 있어서,
    상기 장치는 무선 통신 디바이스인,
    장치.
  13. 장치로서,
    위상-대-디지털 컨버터 및 루프로 동작하는 루프 필터를 포함하는 디지털 위상-고정 루프(DPLL)의 로우패스 변조 경로와 하이패스 변조 경로를 통해 투-포인트(two-point) 변조를 수행하고, 제 1 변조 신호를 획득하기 위해 상기 로우패스 변조 경로에 대한 입력 변조 신호를 프로세싱하고, 상기 위상-대-디지털 컨버터 뒤 그리고 상기 루프 필터 앞의 상기 루프 내의 제 1 포인트에 상기 제 1 변조 신호를 적용하며, 제 2 변조 신호를 획득하기 위해 상기 하이패스 변조 경로에 대한 상기 입력 변조 신호를 프로세싱하고, 그리고 상기 루프 필터 뒤의 상기 루프 내의 제 2 포인트에 상기 제 2 변조 신호를 적용하도록 동작하는 프로세서를 포함하며,
    상기 프로세서는 상기 입력 변조 신호를 가변 이득으로 스케일링하고 상기 입력 변조 신호를 가변 지연만큼 지연시킴으로써 상기 하이패스 변조 경로에 대한 상기 입력 변조 신호를 프로세싱하도록 구성되는,
    장치.
  14. 제 13 항에 있어서,
    상기 프로세서는 주파수를 위상으로 변환하기 위해 상기 입력 변조 신호를 축적함으로써 상기 로우패스 변조 경로에 대한 상기 입력 변조 신호를 프로세싱하도록 동작하는,
    장치.
  15. 장치로서,
    디지털 위상-고정 루프(DPLL)를 포함하며,
    상기 DPLL은,
    제 1 변조 신호를 획득하기 위해 주파수를 위상으로 변환하도록 입력 변조 신호를 축적하도록 동작하는 어큐물레이터,
    제 2 변조 신호를 획득하기 위해 가변 이득으로 상기 입력 변조 신호를 스케일링하도록 동작하는 스케일링 유닛,
    상기 입력 변조 신호를 가변 지연만큼 지연시키도록 동작하는 적응적 지연 유닛,
    피드백 신호와 기준 신호 간의 위상 차이를 결정하고 위상 차이 신호를 제공하도록 동작하는 위상-대-디지털 컨버터,
    상기 위상 차이 신호와 상기 제 1 변조 신호를 합산하고 위상 에러 신호를 제공하도록 동작하는 제 1 합산기,
    상기 위상 에러 신호를 필터링하고 필터링된 위상 에러 신호를 제공하도록 동작하는 루프 필터, 및
    상기 필터링된 위상 에러 신호 및 상기 제 2 변조 신호를 합산하고 발진기에 대한 제어 신호를 제공하도록 동작하는 제 2 합산기
    를 포함하는,
    장치
  16. 제 15 항에 있어서,
    상기 DPLL은,
    상기 발진기로부터의 변조된 신호를 주파수 분할하고 상기 피드백 신호를 제공하도록 동작하는 분할기
    를 더 포함하는,
    장치.
  17. 삭제
  18. 디지털 위상-고정 루프(DPLL)를 동작시키는 방법으로서,
    주파수를 위상으로 변환하고 제 1 변조 신호를 획득하기 위해 입력 변조 신호를 축적하는 단계;
    제 2 변조 신호를 획득하기 위해 가변 이득으로 상기 입력 변조 신호를 스케일링하는 단계;
    상기 제 2 변조 신호를 획득하기 위해 가변 지연만큼 상기 입력 변조 신호를 지연시키는 단계;
    위상 차이 신호를 획득하기 위해 피드백 신호와 기준 신호 간의 위상 차이를 결정하는 단계;
    위상 에러 신호를 획득하기 위해 상기 위상 차이 신호와 상기 제 1 변조 신호를 합산하는 단계;
    필터링된 위상 에러 신호를 획득하기 위해 상기 위상 에러 신호를 필터링하는 단계; 및
    발진기에 대한 제어 신호를 획득하기 위해 상기 필터링된 위상 에러 신호 및 상기 제 2 변조 신호를 합산하는 단계
    를 포함하는,
    디지털 위상-고정 루프(DPLL)를 동작시키는 방법.
  19. 제 18 항에 있어서,
    상기 피드백 신호를 획득하기 위해 상기 발진기로부터의 변조된 신호를 주파수 분할하는 단계
    를 더 포함하는,
    디지털 위상-고정 루프(DPLL)를 동작시키는 방법.
  20. 삭제
  21. 제 18 항에 있어서,
    상기 입력 변조 신호 및 상기 위상 에러 신호에 기초하여 상기 가변 지연을 결정하는 단계
    를 더 포함하는,
    디지털 위상-고정 루프(DPLL)를 동작시키는 방법.
  22. 제 18 항에 있어서,
    상기 입력 변조 신호 및 상기 위상 에러 신호에 기초하여 상기 가변 이득을 결정하는 단계
    를 더 포함하는,
    디지털 위상-고정 루프(DPLL)를 동작시키는 방법.
  23. 장치로서,
    주파수를 위상으로 변환하고 제 1 변조 신호를 획득하기 위해 입력 변조 신호를 축적하기 위한 수단;
    제 2 변조 신호를 획득하기 위해 가변 이득으로 상기 입력 변조 신호를 스케일링하기 위한 수단;
    상기 제 2 변조 신호를 획득하기 위해 가변 지연만큼 상기 입력 변조 신호를 지연시키기 위한 수단;
    위상 차이 신호를 획득하기 위해 피드백 신호와 기준 신호 간의 위상 차이를 결정하기 위한 수단;
    위상 에러 신호를 획득하기 위해 상기 위상 차이 신호와 상기 제 1 변조 신호를 합산하기 위한 수단;
    필터링된 위상 에러 신호를 획득하기 위해 상기 위상 에러 신호를 필터링하기 위한 수단; 및
    발진기에 대한 제어 신호를 획득하기 위해 상기 필터링된 위상 에러 신호 및 상기 제 2 변조 신호를 합산하기 위한 수단
    을 포함하는,
    장치.
  24. 삭제
  25. 제 23 항에 있어서,
    상기 입력 변조 신호 및 상기 위상 에러 신호에 기초하여 상기 가변 지연을 결정하기 위한 수단
    을 더 포함하는,
    장치.
  26. 제 23 항에 있어서,
    상기 입력 변조 신호 및 상기 위상 에러 신호에 기초하여 상기 가변 이득을 결정하기 위한 수단
    을 더 포함하는,
    장치.
  27. 기록된 프로그램을 포함하는 컴퓨터-판독가능 매체로서,
    상기 프로그램은,
    적어도 하나의 컴퓨터로 하여금 주파수를 위상으로 변환하고 제 1 변조 신호를 획득하기 위해 입력 변조 신호를 축적하게 하기 위한 코드;
    적어도 하나의 컴퓨터로 하여금 제 2 변조 신호를 획득하기 위해 가변 이득으로 상기 입력 변조 신호를 스케일링하게 하기 위한 코드;
    적어도 하나의 컴퓨터로 하여금 상기 제 2 변조 신호를 획득하기 위해 가변 지연만큼 상기 입력 변조 신호를 지연시키게 하기 위한 코드;
    적어도 하나의 컴퓨터로 하여금 위상 차이 신호를 획득하기 위해 피드백 신호와 기준 신호 간의 위상 차이를 결정하게 하기 위한 코드;
    적어도 하나의 컴퓨터로 하여금 위상 에러 신호를 획득하기 위해 상기 위상 차이 신호와 상기 제 1 변조 신호를 합산하게 하기 위한 코드;
    적어도 하나의 컴퓨터로 하여금 필터링된 위상 에러 신호를 획득하기 위해 상기 위상 에러 신호를 필터링하게 하기 위한 코드; 및
    적어도 하나의 컴퓨터로 하여금 발진기에 대한 제어 신호를 획득하기 위해 상기 필터링된 위상 에러 신호 및 상기 제 2 변조 신호를 합산하게 하기 위한 코드
    를 포함하는,
    컴퓨터-판독가능 매체.
  28. 삭제
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