JP5571098B2 - ２ポイント変調と適応遅延マッチングとを用いるデジタル位相ロックドループ - Google Patents

Description

背景

Ｉ．分野
本開示は、一般的に電子工学に、特に、２ポイント変調を用いるデジタル位相ロックドループ（ＤＰＬＬ）に関係する。

ＩＩ．背景
ＤＰＬＬは、発信器の周波数および／または位相を調節するために一般的に使用される回路である。ある一般の適用において、ＤＰＬＬは、発信器の周波数および／または位相を、正確な周波数を持つ参照信号に固定するために使用されるとしてもよい。

別の適用において、ＤＰＬＬは、変調する信号を用いる発信器の周波数および／または位相を変調するために使用されるとしてもよい。変調する信号の帯域幅がＤＰＬＬの閉じたループ帯域幅よりはるかに小さい場合、変調する信号はＤＰＬＬ内のループフィルタの前に適用されてもよい。しかしながら、変調する信号の帯域幅が閉じたループ帯域幅より広い場合、２ポイント変調が行なわれてもよく、また、変調する信号はＤＰＬＬにおける２つの変調パスに適用されてもよい。ある変調パスは、ループフィルタの前に接続されるとしてもよく、狭帯域の変調に使用されてもよい。他の変調パスは、ループフィルタの後に接続されるとしてもよく、広帯域の変調に使用されてもよい。２ポイント変調は、有効にＤＰＬＬの帯域幅を増加させるために使用されてもよい。その結果、発振器は、ＤＰＬＬの通常動作を最小に乱すとともに、広帯域の変調する信号で変調された周波数になりえる。しかしながら、２ポイント変調の性能は、各変調パス用に適用された適切な利得および遅延に依存する。

概要

適応遅延マッチングとともに２ポイント変調をサポートするＤＰＬＬがここに記述される。ＤＰＬＬは、（ｉ）発振器の周波数および／または位相の広帯域の変調をサポートするハイパス変調パス、および（ｉｉ）発振器の周波数および／または位相の狭帯域の変調をサポートするローパス変調パスを含む。ＤＰＬＬは、他の変調パスの遅延と合わせるためにある変調パスの遅延を適応して調整することができる。適応遅延マッチング／調整は、通常のオペレーションの間に、ＤＰＬＬで利用可能な１以上の信号に基づく遅延の動的な調整について言及する。

ある設計において、ＤＰＬＬは、２つの変調パスのうちの一つに、可変遅延を提供することができる適応遅延ユニットを含むとしてもよい。ある設計において、適応遅延ユニットは、遅延計算ユニット、補間器、プログラマブル遅延ユニットを含むとしてもよい。遅延計算ユニットは、２つの変調パスに適用される変調する信号と、ＤＰＬＬにおける位相エラー信号とに基づいて、可変遅延を決定するとしてもよい。可変遅延は、（ｉ）サンプル期間の整数を含む整数部分、および（ｉｉ）１サンプル期間の小数を含む小数部分、に分解されるとしてもよい。補間器は可変遅延の小数部分を提供するとしてもよく、プログラマブル遅延ユニットは可変遅延の整数部分を提供するとしてもよい。ＤＰＬＬは、ローパス変調パスの利得を合わせるために、ハイパス変調パスに対する可変遅延を提供することができる適応スケーリングユニットをさらに含むとしてもよい。

本開示の各種の局面および特徴は、さらに以下に詳細に記述される。

図１は、２ポイント変調と適応（アダプティブ）遅延マッチングとを用いるＤＰＬＬを示す。 図２は、２ポイント変調と適応遅延マッチングとを用いる２つのＤＰＬＬを示す。 図３は、２ポイント変調と適応遅延マッチングとを用いる２つのＤＰＬＬを示す。 図４は、性能低下対遅延ミスマッチを示す。 図５は、小数部の遅延を得るための線形補間を示す。 図６は、適応遅延ユニットを示す。 図７は、遅延計算ユニットおよび補間器を示す。 図８は、適応スケーリングユニットを示す。 図９は、適応遅延マッチングとともに２ポイント変調を実行するための処理を示す。 図１０は、ワイヤレス通信装置のブロック図を示す。

詳細な説明

「典型的」という用語は、「例、実例、または例証として役立つ」ことを意味するためにここに使用される。「典型的」としてここに説明されるいずれの設計も不可欠ではなく、他の設計よりも好ましくまたは有利として解釈される。

図１は、２ポイント変調および適応遅延マッチングを用いるＤＰＬＬ１００の設計のブロック図を示す。２ポイント変調は、また、一般的に、デュアルポート変調と呼ばれる。ＤＰＬＬ１００内で、変調する信号ｆ_m（ｔ）は、ローパス（低域通過）変調パスおよびハイパス（広域通過）変調パスの両方に提供される。ハイパス変調パスにおいて、適応スケーリングユニット１１０は、利得を持つ変調する信号を基準化し、基準化された変調する信号ｆ_ms（ｔ）を提供する。適応遅延ユニット１２０は、適切な量で基準化された変調する信号を遅らせて、遅延された変調する信号ｆ_md（ｔ）を提供する。ローパス変調パスにおいて、アキュムレータ１３０は、変調する信号を蓄積し、周波数を位相に変換し、変調位相信号ｐ_m（ｔ）を提供する。適応遅延ユニット１４０は、適切な量で変調位相信号を遅らせて、遅延された変調位相信号ｐ_md（ｔ）を提供する。

加算器１４２は、遅延された変調位相信号からフィードバック信号ｐ_fb（ｔ）を引き、位相誤差（エラー）信号ｐ_e（ｔ）を提供する。ループフィルタ１５０は、位相誤差信号をフィルタし、フィルタされた位相誤差信号を提供する。ループフィルタ１５０は、ＤＰＬＬ１００のループダイナミックスをセットし、閉じたループ帯域幅、ＤＰＬＬ１００の獲得時間および獲得範囲、位相ノイズ性能、などを決定する。加算器１５２は、ループフィルタ１５０からのフィルタされた位相誤差信号と、適応遅延ユニット１２０からの遅延された変調する信号とを合計し、制御信号を発振器１６０に提供する。制御信号は、発振器の位相が変調の位相を追うように、発振器１６０の周波数を調節する。発振器１６０は、変調する信号によって変調されたその周波数を持つ変調された信号ｍ（ｔ）を提供する。デバイダ１７０は、変調された信号を周波数に分割し、加算器１４２にフィードバック信号を提供する。

図１は、ハイパス変調パスにおける適応遅延ユニット１２０およびローパス変調パスにおける適応遅延ユニット１４０を示す。図１は、また、適応遅延ユニットがハイパスおよびローパス変調パスに配置されることができる可能な場所を示す。図１は、ハイパス変調パスにおいて、適応スケーリングユニット１１０の後に配置される適応遅延ユニット１２０を示す。一般的に、適応遅延ユニット１２０は、適応スケーリングユニット１１０の前または後のいずれかに配置されるとしてもよい。

図１に示される設計において、適応遅延ユニットは、ハイパスおよびローパス変調パスの双方で使用されてもよい。他の設計において、単に、１つの適応遅延ユニットが、１つの変調パスで−典型的には、より短い遅延を持つ変調パスで、使用されてもよい。この適応遅延ユニットは、その変調パスの遅延を変化させることができ、他の変調パスの遅延と調和する。双方の設計について、一旦ＤＰＬＬ１００がロックされると、遅延マッチングは、ハイパスおよびローパス変調パス経由で２ポイント変調の影響が、ループフィルタ１５０の入力でキャンセルされることを可能にしてもよい。ＤＰＬＬ１００は、その後、あたかもローパスおよびハイパス変調が適用されないかのように動作してもよい。

図１に示されるように、ローパス変調パスに対する変調ポイントは、加算器１４２の入力にあってもよく、ループフィルタ１５０の前にある。ハイ変調パスに対する変調ポイントは、加算器１５２のインプットにあってもよく、ループフィルタ１５０の後にある。変調する信号の帯域幅は、ＤＰＬＬ１００が使用されるための適用によって決定されるとしてもよく、ＤＰＬＬの閉じたループの帯域幅よりも広くてもよい。ローパス変調パスの帯域幅は、ループフィルタ１５０によって決定され、所望のノイズフィルタリングおよびループダイナミックスを達成するために比較的狭くてもよい(例えば１００ＫＨｚ未満)。個別のハイパスおよびローパス変調パス経由で変調する信号を適用することによって、ＤＰＬＬ１００は、ＤＰＬＬの閉じたループ帯域幅より広い信号の帯域幅を用いる発振器１６０を変調することができる。

発振器１６０はデジタルで制御される発振器（ＤＣＯ）、電圧制御発振器（ＶＣＯ）、電流制御発振器（ＩＣＯ）、数値制御発振器（ＮＣＯ）、または、その周波数が制御信号によって調節されることができるいくつかの他のタイプの発振器としてもよい。発振器１６０は、ｆ_oscの名目周波数で動作するとしてもよく、ＤＰＬＬ１００が使用される適用によって決定されてもよい。例えば、ＤＰＬＬ１００は、ワイヤレス通信装置に使用されてもよく、ｆ_oscは、何百メガヘルツ（ＭＨｚ）またはわずかのギガヘルツ（ＧＨｚ）でもよい。

図１は、また、ＤＰＬＬ１００における各種の回路ブロックに関連する遅延を示す。ローパス変調パスにおいて、アキュムレータ１３０は、τ₁の遅延を持ち、適応遅延ユニット１４０は、τ_LPの変動する遅延を持つ。ハイパス変調パスにおいて、スケーリングユニット１１０は、τ₂の遅延を持ち、適応遅延ユニット１２０は、τ_HPの変動する遅延を持つ。発振器１６０は、τ₃の遅延を持ち、デバイダ１７０は、τ₄の遅延を持つ。変調する信号から、ハイパス変調パス経由で、ループフィルタ１５０までの全体の遅延τ_HPMは、
τ_HPM＝τ₂＋τ₃＋τ₄＋τ_HP， 式（１）
のように表現されるとしてもよく、ここで、適応遅延ユニット１２０が存在しない場合、τ_HPはゼロと等しいとしてもよい。

変調する信号から、ローパス変調パス経由で、ループフィルタ１５０までの全体の遅延τ_LPMは、
τ_LPM＝τ₁＋τ_LP， 式（２）
のように表現されるとしてもよく、ここで、適応遅延ユニット１４０が存在しない場合、τ_LPはゼロと等しいとしてもよい。

２つの変調パスの全体の遅延は、τ_HPM＝τ_LPMのように一致すべきである。もし、適応遅延ユニット１２０のみがハイパス変調パスにおいて使用される場合、その後、このユニットの遅延は、次のように設定されるとしてもよい：
τ_HP＝τ₁−τ₂−τ₃−τ₄， τ_LP＝０について。 式（３）
もし、適応遅延ユニット１４０のみがローパス変調パスにおいて使用される場合、その後、このユニットの遅延は、次のように設定されるとしてもよい：
τ_LP＝τ₂＋τ₃＋τ₄−τ₁， τ_HP＝０について。 式（４）
図４は、８進の位相偏移キーイング（８−ＰＳＫ）について、誤差ベクトルの大きさ（ＥＶＭ）、対、ハイパスおよびローパス変調パスの間の遅延ミスマッチ、のプロット４１０を示す。ＥＶＭは、一般的に、変調性能を測定するために使用される。ミスマッチは、ＤＰＬＬ内部の各種のデジタル回路ブロックを更新するために使用される１クロックのためのサンプル期間の刻みで与えられる。例えば、サンプル期間は、５７．６ＭＨｚで、１クロックのための１７．４ナノ秒（ｎｓ）と等しいとしてもよい。図４に示されるように、ＥＶＭの低下は、０．２より下のサンプル期間の遅延ミスマッチについて最小としてもよいが、段々により大きくなる遅延ミスマッチについて段々に悪化してもよい。

図１に戻って参照すると、発振器１６０の遅延τ₃は、典型的に未知であり、サンプル期間の小数部としてもよい。適応遅延ユニット１２０または１４０は、発振器１６０の遅延を計算するために使用されるとしてもよく、サンプル期間の小数部の解像度を持つとしてもよい。適応遅延ユニット１２０または１４０は、また、ＤＰＬＬ１００内の他の回路ブロックの遅延を計算するために使用されるとしてもよい。

図１は、２ポイント変調および適応遅延マッチングを用いるＤＰＬＬのモデルを示す。

図１におけるＤＰＬＬは、様々な設計で実装されるとしてもよい。

図２は、デルタ−シグマ変調器（ＤＳＭ）と適応遅延マッチングとに基づいて２ポイント変調を用いるＤＰＬＬ２００の設計のブロック図である。ＤＰＬＬ２００内で、変調する信号ｆm（ｔ）は、ローパス変調パスとハイパス変調パスとの双方に提供される。ハイパス変調パスにおいて、適応スケーリングユニット２１０は、可変の利得ｇ（ｔ）を用いて変調する信号を基準化し、基準化された変調する信号ｆms（ｔ）を提供する。適応遅延ユニット２２０は、可変のτ（ｔ）で基準化された変調する信号ｆms（ｔ）を遅延させて、遅延された変調する信号ｆmd（ｔ）を提供する。ローパス変調パスにおいて、デルタ−シグマ変調器２３０は、比較的低い入力レートで複数のビット(例えば１０ビット以上)の解像度を持つ変調する信号を受け、高い出力レートで同じ解像度を持つが１つまたはいくらかのビットを使用するＤＳＭ出力信号を生成する。

マルチモジュラス・デバイダ２７０は、ＤＣＯ２６０からの変調された信号ｍ（ｔ）を受け、ＤＳＭ出力信号によって決定された可変周波数デバイダ係数（ファクタ）によって、変調された信号を周波数に分割し、フィードバック信号ｐ_fb（ｔ）を提供する。位相デジタル変換器（ＰＤＣ）２４０は、基準（Ｒｅｆ）クロックｆ_refの位相に対して、フードバック信号の位相を比較し、位相誤差信号Ｐ_e（ｔ）を提供する。ループフィルタ２５０は、位相誤差信号をフィルタし、フィルタされた位相誤差信号を提供する。加算器２５２は、フィルタされた位相誤差信号と、適応遅延ユニット２２０からの遅延された変調する信号とを加算し、ＤＣＯ２６０に制御信号を提供する。

適応スケーリングユニット２１０は、後述のように、変調する信号と位相誤差信号とに基づいて、ハイパス変調パスに対する利得ｇ（ｔ）を適応的に変化させてもよい。適応遅延ユニット２２０は、また、後述のように、基準化された変調する信号と位相誤差信号とに基づいて、ハイパス変調パスに対する遅延τ（ｔ）を適応的に変化させてもよい。図２に示される設計において、適応遅延ユニット２２０だけがハイパス変調パスにおいて使用され、適応遅延ユニットはローパス変調パスにおいて使用されない。他の設計において、適応遅延ユニット２２０は省略されてもよく、適応遅延ユニットは位相デジタル変換器２４０の後に挿入されてもよい。

基準クロックは、水晶発振器（ＸＯ）、電圧制御水晶発振器（ＶＣＸＯ）、温度補償水晶発振器（ＴＣＸＯ）、または正確な周波数を持ついずれかの他のタイプの発振器に基づいて生成されてもよい。基準クロックの周波数は、ＤＣＯ２６０の周波数よりはるかに低くてもよい。例えば、ｆ_refは数１０ＭＨｚでよいのに対して、ｆ_oscは数ＧＨｚでよい。

図３は、アキュムレータと適応遅延マッチングとに基づいて２ポイント変調を用いるＤＰＬＬ３００の設計のブロック図を示す。ＤＰＬＬ３００内で、変調する信号ｆ_m（ｔ）は、ローパス変調パスとハイパス変調パスとの双方に提供される。ハイパス変調パスにおいて、適応スケーリングユニット３１０は、可変利得ｇ（ｔ）を用いて変調する信号を基準化し、基準化された変調する信号ｆ_ms（ｔ）を提供する。適応遅延ユニット３２０は、可変遅延τ（ｔ）で基準化された変調する信号を遅れさせ、遅延された変調する信号ｆ_md（ｔ）を提供する。ローパス変調パスにおいて、アキュムレータ３３０は、変調する信号を蓄積し、周波数を位相へ変換し、変調する位相信号ｐ_m（ｔ）を提供する。

位相デジタル変換ユニット３４０は、基準クロックｆ_refの位相に対してフィードバック信号ｆ_fb（ｔ）の位相を比較し、ＰＤＣ出力信号を提供する。加算器３４２は、ＰＤＣ出力信号と、アキュムレータ３３０からの変調する位相信号とを合計し、位相誤差信号Ｐ_e（ｔ）を提供する。ループフィルタ３５０は、位相誤差信号をフィルタし、フィルタされた位相誤差信号を提供する。加算器３５２は、フィルタされた位相誤差信号と、適応遅延ユニット３２０からの遅延された変調する信号とを合計し、ＤＣＯ３６０に制御信号を提供する。デバイダ３７０は、ＤＣＯ３６０から変調された信号を受け、固定係数で変調された信号を周波数に分割し、フィードバック信号を提供する。固定デバイダ係数は、発振周波数ｆ_oscおよび基準周波数ｆ_refに基づいて決定されてもよい。

適応スケーリングユニット３１０は、後述されるように、ハイパス変調パスに対する利得ｇ（ｔ）を適応的に変化させてもよい。適応遅延ユニット３２０は、また、後述されるように、ハイパス変調パスに対する遅延τ（ｔ）を適応的に変化させてもよい。図３に示される結成において、適応遅延ユニット３２０だけがハイパス変調パスにおいて使用され、適応遅延ユニットはローパス変調パスにおいて使用されない。他の設計において、適応遅延ユニット３２０は省略されてもよく、適応遅延ユニットはアキュムレータ３３０の後に挿入されてもよい。

図２および３は、２ポイント変調と適応遅延マッチングとを用いるＤＰＬＬの２つの典型的な設計を示す。２ポイント変調と適応遅延マッチングとを用いるＤＰＬＬは、また、他の設計で実装されるとしてもよい。ＤＰＬＬ２００および３００は、すべてまたはほとんどのデジタル回路で実装されるとしてもよい。例えば、図２および３におけるすべての回路ブロックは、あるいはＤＣＯ２６０および３６０を除き、デジタル回路で実装されるとしてもよい。すべてのデジタル回路ブロックは、あるいはデバイダ２７０および３７０を除いて、ｆ_sampの適切な周波数で、サンプルクロックに基づいて動作するとしてもよい。デジタル回路ブロックに、または、によって、提供される信号は、その後、ｆsampのサンプルレートで、サンプルのシーケンスによって構成されるとしてもよい。デジタル回路ブロックは、十分なビット幅および解像度を持つように設計されてもよい。

２ポイント変調を用いるＤＰＬＬについて、適応遅延マッチングは２つの変調パスの遅延を調和するために実行されるとしてもよい。適応遅延マッチングについて、１つの変調パス(例えば、図２および３に示される設計におけるハイパス変調パス)の遅延は、２つの変調パス間の任意の遅延差(例えば、ＤＣＯ２６０または３６０の遅延における変動による)を計算するために適応的に調節されてもよい。適応遅延調整は、最小２乗平均（least mean square：ＬＭＳ）アルゴリズム、最小２乗（least square：ＬＳ）アルゴリズム、ＭＭＳＥ（minimum mean square error）アルゴリズムなどのような様々な適応アルゴリズムに基づいてもよい。これらの様々な適応アルゴリズムは、Prentice Hall、１９９６、第３版、「適応フィルタ理論」と題名の付けられた本においてSimon Haykinによって記述される。明確化のために、ＬＭＳアルゴリズムに基づく適応遅延調整が後で記述される。

ＬＭＳアルゴリズムは、位相誤差信号ｐ_e（ｔ）の平均２乗誤差（ＭＳＥ）を最小化することを試みてもよく、

のように、表されてもよい。ここで、ｐ_ref（ｔ）は、基準位相信号であり、基準クロックの位相であり、
ｐ_fb（ｔ，τ）は、遅延τの関数のような、デバイダからのフィードバック信号であり、
Ｅ［ ］は、期待オペレーションを表す。

ＭＳＥを最小化するために、遅延は、適応的に、次のように更新されてもよい:
τ（ｔ）＝τ（ｔ−１）＋Δτ（ｔ）
＝τ（ｔ−１）＋μ・ｆ_ms（ｔ）・ｐ_ｅ 式（６）
ここで、μは、適応（アダプテーション）ステップサイズであり、
Δτ（ｔ）は、サンプル期間ｔに対する遅延アップデート値であり、
τ（ｔ）は、サンプル期間ｔに対する遅延である。

より大きい適応ステップサイズは、その最終の値への遅延τ（ｔ）のより速い収束（コンバージェンス）を結果として得るが、より多くのジッタを結果として得るとしてもよい。反対に、より小さな適応ステップサイズは、より遅い収束を結果として得るが、より少ないジッタを結果として得てもよい。適切な適応ステップサイズは、収束レートとジッタとの間のトレードオフに基づいて選択されてもよい。適応ステップサイズは、また、変えられてもよい。例えば、より大きい適応ステップサイズは、獲得のために使用されるとしてもよく、より小さい適応ステップサイズは、収束後トラッキングに使用されるとしてもよい。

式（６）に示されるように、遅延τ（ｔ）は、適応ステップサイズμ、基準化された変調する信号ｆ_ms（ｔ）、及び位相エラー信号ｐ_e（ｔ）に依存する量Δτ（ｔ）によって更新されてもよい。遅延アップデート値を計算する際の増加を避けるために、遅延は、適応的に、次のように更新されるとしてもよい：
τ（ｔ）＝τ（ｔ−１）＋μ・sign［ｆ_ms（ｔ）］・ｐ_e（ｔ）， 式（７）
ここで、sign［ｆ_ms（ｔ）］は、基準化された変調する信号の符号（サイン）である。適応ステップサイズは、２の累乗であるとして選択されてもよい。この場合、遅延アップデート値は、（ｉ）適応ステップサイズによって決定された特定のビット数によるビットシフトｐ_e（ｔ）すること、および（ｉｉ）ｆ_ms（ｔ）がゼロより少ない場合にビットシフトｐ_e（ｔ）されたものの符号を反転すること、によって得られるとしてもよい。

遅延τ（ｔ）は、サンプル期間の刻みで与えられ、整数部分と小数部分へ分解されてもよい。τ（ｔ）の整数部分は、遅延のサンプル期間の整数を提供することができるプログラマブル遅延ユニットで得られるとしてもよい。τ（ｔ）の小数部分は、１つのサンプル期間の小数部である遅延を提供することができる補間器で得られるとしてもよい。

任意の与えられた遅延τについて、ここでτは、正または負の値でもよく、基準化された変調する信号ｆ_ms（ｔ）は、τによって遅延され、遅延された変調する信号ｆ_md（ｔ）＝ｆ_ms（ｔ−τ）を得る。τの整数部分は、ｆ_ms（ｔ−τ）に最も近い基準化された変調する信号において１つのサンプルを選択することによって求められるとしてもよい。τの小数部分は、ｆ_ms（ｔ−τ）の両サイドの配置される２以上のサンプルを補間することによって求められるとしてもよい。

ある設計において、線形補間は、小数部の遅延を求めるために使用されるとしてもよい。簡略のために、以下の記述は、−１≦τ（ｔ）≦１、および３つの周波数変調サンプルｆ（ｔ−１）、ｆ（ｔ）およびｆ（ｔ＋１）が利用可能であり、ｆ（ｔ）は現在のサンプル、ｆ（ｔ−１）は前／より古いサンプル、ｆ（ｔ＋１）は次／将来のサンプルであると仮定する。これらの３つのサンプルは、基準化された変調信号を遅らせることおよびｆ（ｔ＋１）としてこの信号の最新のサンプルを使用することによって求められるとしてもよい。

小数の遅延を求めるための線形補間は、次のように実行されるとしてもよい：

図５は、小数の遅延を求めるための式（８）に基づく線形補間を示す。３つの周波数変調サンプルｆ（ｔ−１）、ｆ（ｔ）およびｆ（ｔ＋１）は、３つの黒点によって示され、最良フィット曲線５１０によって連結されている。断続直線５２０は、ｆ（ｔ−１）とｆ（ｔ）とについて２つの点を連結し、式（８）の上半分に基づいて生成される。線５２０は、０≦τ（ｔ）≦１の場合に、線形補間のために使用されることができる。断続直線５３０は、ｆ（ｔ）とｆ（ｔ＋１）とについて２つの点を連結し、式（８）の下半分に基づいて生成される。線５３０は、−１≦τ（ｔ）≦０の場合に、線形補間のために使用されることができる。

式（８）の設計は、τ（ｔ）の正および負の値の双方について、ｆ_md（ｔ）を計算するために２つの掛け算を使用する。掛け算の数は、以下のように、式（８）の項を再整理することにより、１つに減らすことができる:

式（９）は式（８）と等価である。しかしながら、τ（ｔ）とのたった１つの掛け算がｆ_md（ｔ）の計算に使用される。

式（８）および（９）は、小数の遅延を求めるために線形補間を使用する。また、式（８）および（９）は、例えば、２次の補間、スプライン補間など、高階の補間で得られてもよい。

図６は、図２の適応遅延ユニット２２０と図３の適応遅延ユニット３２０に使用されることができる、適応遅延ユニット６００の設計のブロック図を示す。適応遅延ユニット６００内では、遅延計算ユニット６１０は、基準化された変調する信号ｆ_ms（ｔ）および位相エラー信号ｐ_e（ｔ）を受け、例えば、式（６）または（７）に示されるように、それぞれのサンプル期間に対する遅延τ（ｔ）を計算する。プログラマブル遅延ユニット６２０は、基準化された変調する信号およびユニット６１０からの遅延の整数部分を受け、サンプル期間の整数によって基準化された変調する信号を遅らせる。補間器６３０は、プログラマブル遅延ユニット６２０からの出力信号およびユニット６１０からの遅延の小数部分を受ける。補間器６３０は、例えば、式（８）または（９）に示されるように、小数遅延を求めるための補間を実行し、遅延された変調する信号ｆ_md（ｔ）を提供する。

図７は、図６の遅延計算ユニット６１０および補間器６３０の設計のブロック図を示す。この設計において、遅延計算ユニット６１０は、式（７）を実現する。遅延計算ユニット６１０内で、ユニット７１０は、基準化された変調する信号を受け、各サンプル期間におけるこの信号の符号(例えば＋１または−１)を提供する。乗算器７１２は、位相エラー信号に利得ｇ1を掛け、ユニット７１４は、乗算器７１２の出力をいっぱいにする。乗算器７１６は、ユニット７１４の出力にユニット７１０からの基準化された変調する信号の符号を掛ける。乗算器７１８は、乗算器７１６の出力に利得ｇ2を掛け、各サンプル期間の遅延アップデート値Δτ（ｔ）を提供する。加算器７２０は、前の遅延値τ（ｔ−１）に遅延アップデート値を合計し、現在のサンプル期間に対する現在の遅延値τ（ｔ）を提供する。レジスタ７２２は、現在の遅延値を格納し、次のサンプル時期に、加算器７２０にこの値を提供する。

図７に示される設計において、適応ステップサイズμは、２つの利得ｇ1およびｇ2を用いて実現され、所望の解像度を提供する場合にハードウェアを単純化してもよい。それぞれの利得は、２のべき乗でもよく、乗算器７１２および７１８はビットシフト器を用いて実現されてもよい。それぞれのビットシフト器は、対応する利得によって決定される特定のビット数によってそれぞれの入力値をシフトすることができる。ビットシフト器７１６は、単に、ユニット７１４の出力の符号を転換（フリップ）するとしてもよい。レジスタ７２２は、遅延における小さい変化を蓄積するために、十分なビット数(例えば１０ビットより多い)を持つとしてもよい。加算器７２０の出力の所定数の最大有効ビット（ＭＳＢ）(例えば３〜５のＭＳＢ)は、遅延τ（ｔ）として提供されてもよい。

図７に示される設計において、補間器６３０は、式（９）を実現する。補間器６３０は、（ｉ）もし適応遅延ユニット６００がプログラマブル遅延ユニット６２０を含まなければ、基準化された変調する信号、または、（ｉｉ）もしそれが存在するなら、プログラマブル遅延ユニット６２０からの中間の変調する信号、を受けるとしてもよい。補間器６３０内では、基準化されたまたは中間の変調する信号は、直列に連結されている２つの遅延ユニット７３０ａおよび７３０ｂに提供される。各遅延ユニット７３０は、１サンプル期間の遅延を提供する。ユニット７３２は、現在の遅延値τ（ｔ）を受け、もしτ（ｔ）≧０の場合は論理ハイ（１）を提供し、他の場合には論理ロー（０）を提供する。多重化装置７４２は、２つの入力で前のサンプルｆ（ｔ−１）および次のサンプルｆ（ｔ＋１）を受け、もしτ（ｔ）≧０ならば前のサンプルを提供し、他の場合には次のサンプルを提供する。加算器７４４は、多重化装置７４２の出力から現在の電流ｆ（ｔ）を引き、式（９）における角括弧内の量を提供する。ユニット７３４は、現在の遅延値を受け、絶対遅延値｜τ（ｔ）｜を提供する。乗算器７４６は、絶対遅延値に加算器７４４の出力を掛けて、デルタ値を提供する。加算器７４８は、デルタ値とサンプルｆ（ｔ）とを合計し、現在のサンプルを、遅延された変調する信号ｆ_md（ｔ）に提供する。

図７は、それぞれ、式（７）および（９）に基づいて、遅延計算ユニット６１０および補間器６３０の特定の設計を示す。また、遅延計算ユニット６１０および補間器６３０は、他の方法で実装されてもよい。例えば、遅延計算は、ＬＭＳではない適応アルゴリズムに基づいてもよい。補間は、線形補間の代わりに、高階の補間に基づいてもよい。

図８は、適応スケーリングユニット８００の設計のブロック図を示し、図２における適応スケーリングユニット２１０および図３における適応スケーリングユニット３１０のために使用されることができる。この設計において、ハイパス変調パスのための利得ｇ（ｔ）は、以下のように、ＬＭＳアルゴリズムにしたがって、変調する信号ｆ_m（ｔ）および位相エラー信号ｐ_e（ｔ）に基づいて適応して決定される：
ｇ（ｔ）＝ｇ（ｔ−１）＋γ・ｆ_m（ｔ）・ｐ_e（ｔ）， 式（１０）
ここで、γは、最終値への利得の収束レートを決定する適応係数である。ＬＭＳアルゴリズムに基づく利得ｇ（ｔ）の計算は、２００５年６月２１日に発行され、「フォワード利得適応モジュールを持つ位相ロックドループ」と題名が付けられた、米国特許番号６，９０９，３３１にさらに詳細に記述される。

適応スケーリングユニット８００内で、乗算器８１２は、変調する信号に位相エラー信号を掛ける。乗算器８１４は、適応係数γを用いて乗算器８１２の出力を基準化する。アキュムレータ８１６は、乗算器８１４の出力を蓄積し、利得ｇ（ｔ）を提供する。乗算器８１８は、変調する信号に利得を掛けて、基準化された変調する信号を提供する。

一般に、装置（例えば集積回路、ワイヤレス通信装置など）は、第１および第２の変調パスによって２ポイント変調を行なうことができ、第２の変調パスの遅延と合わせるために第１の変調パスの遅延を適応して調整することができる、ＤＰＬＬを含むとしてもよい。第１および第２の変調パスのうちの一つは、オシレータの周波数の広帯域の変調をサポートするハイパス変調パスとしてもよい。第１および第２の変調パスのうちの一つは、発信器の周波数の狭帯域の変調をサポートするローパス変調パスとしてもよい。ある設計において、ＤＰＬＬは、図２および３に示されるように、適応して、ハイパス変調パスの遅延を調整してもよい。他の設計において、ＤＰＬＬは、適応して、ローパス変調パスの遅延を調整してもよい。

ＤＰＬＬは、各種の遅延を第１の変調パスに提供することができる適応遅延ユニットを含むとしてもよい。ある設計において、適応遅延ユニットは、例えば図６に示されるように、遅延計算ユニット、補間器、およびプログラマブル遅延ユニットを含むとしてもよい。遅延計算ユニットは、例えば、式（６）または（７）に示されるように、第１および第２の変調パスに適用される変調する信号およびＤＰＬＬ内の位相エラー信号に基づいて可変の遅延を決定するとしてもよい。ある設計において、遅延計算ユニットは、例えば、式（７）に示されるように、位相エラー信号、変調する信号の符号、適応ステップサイズに基づいて遅延アップデート値を決定するとしてもよい。次に、遅延計算ユニットは、遅延アップデート値を用いて可変の遅延を更新するとしてもよい。適応遅延ユニットは、（上述のような）ＬＭＳアルゴリズム、ＬＳアルゴリズム、ＭＭＳＥアルゴリズムなどにしたがって、可変遅延を決定するとしてもよい。

補間器は、可変遅延の小数部分に、−１サンプル期間と＋１サンプル期間との間にある小数部分を提供するとしてもよい。ある設計において、補間器は、例えば、式（８）または（９）に示されるように、（ｉ）正の小数遅延に対する現在のサンプルおよび過去のサンプル、または、（ｉｉ）負の小数遅延に対する現在のサンプルおよび将来のサンプル、に基づいて、線形補間を行なうとしてもよい。プログラマブル遅延ユニットは、可変遅延の整数部分に、サンプル期間の整数を含む整数部分を提供してもよい。

ＤＰＬＬは、さらに、ローパス変調パスの利得を合わせるために、ハイパス変調パスに対して可変利得を提供することができる、適応スケーリングユニットを含むとしてもよい。適応スケーリングユニットは、例えば式（１０）に示されるように、ＤＰＬＬにおける変調する信号および位相エラー信号に基づいて可変利得を決定してもよい。

２ポイント変調は、各種の設計で実装されるとしてもよい。ハイパス変調パスは、例えば図２および３に示されるように、変調する信号を基準化し、基準化された変調する信号を提供するスケーリングユニットを含むとしてもよい。ある設計において、ローパス変調パスは、例えば図２に示されるように、変調する信号を受け、ＤＰＬＬにおける周波数デバイダ比率を変化させるために使用される出力信号を提供するデルタ−シグマ変調器を含むとしてもよい。別の設計では、ローパス変調パスは、例えば図３に示されるように、変調する信号を蓄積し、変調する位相信号を提供するアキュムレータを含むとしてもよい。２ポイント変調は、また、他の設計で実装されてもよい。

図９は、適応遅延マッチングを用いて２ポイント変調を行なうプロセス９００の設計を示す。変調する信号は、２ポイント変調をサポートするＤＰＬＬの第１の変調パスに適用されるとしてもよい（ブロック９１２）。変調する信号は、また、ＤＰＬＬの第１の変調パスに適用されるとしてもよい（ブロック９１４）。第１の変調パスの遅延は、第２の変調パスの遅延を合わせるために適応して調整されるとしてもよい（ブロック９１６）。第１および第２の変調パスは、それぞれ、ハイパスおよびローパス変調としてもよく、または、それぞれ、ローパスおよびハイパス変調パスとしてもよい。ハイパス変調パスの利得は、ローパス変調パスの利得に合わせるために適応して調整されるとしてもよい（ブロック９１８）。

ブロック９１６のある設計において、第１の変調パスに対する可変遅延は、ＤＰＬＬにおける変調する信号および位相エラー信号に基づいて、決定されるとしてもよい。ある設計において、遅延アップデート値は、例えば式（７）に示されるように、位相エラー信号、変調する信号の符号、適応ステップサイズに基づいて、決定されるとしてもよい。その後、可変遅延は、遅延アップデート値を用いて更新されるとしてもよい。可変遅延の小数部分は、補間によって提供されるとしてもよい。可変遅延の整数部分は、プログラマブル遅延ユニットによって提供されるとしてもよい。

ここに記述される２ポイント変調および適応遅延マッチングを用いるＤＰＬＬは、通信、計算、ネットワーキング、パーソナルエレクトロニクスなどのような、様々なアプリケーションに使用されてもよい。例えば、ＤＰＬＬは、ワイヤレス通信装置、携帯電話、携帯情報端末（ＰＤＡ）、ハンドヘルド装置、ゲーム装置、計算装置、ラップトップ・コンピュータ、家電デバイス、パーソナルコンピュータ、コードレス電話機などにおいて使用されてもよい。ワイヤレス通信装置におけるＤＰＬＬの典型的な使用が下記に述べられる。

図１０は、ワイヤレス通信システムのためのワイヤレス通信装置１０００の設計のブロック図を示す。ワイヤレス装置１０００は、携帯電話、ターミナル、ハンドセット、ワイヤレスモデムなどでもよい。ワイヤレス通信システムは、符号分割多元接続（ＣＤＭＡ）システム、グローバル移動体通信システム（ＧＳＭ（登録商標））システム、直交周波数分割多元接続（ＯＦＤＭＡ）システムなどでもよい。

ワイヤレス装置１０００は、受信パスおよび送信パスによって双方向通信を提供可能である。受信パスにおいて、基地局（図示せず）によって送信された信号は、アンテナ１０１０によって受信され、受信機１０１２に提供される。受信機１０１２は、条件を設定し、受信された信号をデジタル化し、さらに処理するためにモジュール１０２０にサンプルを提供する。送信パスにおいて、送信機１０１６は、モジュール１０２０から送信されるべきデータを受け、データを処理および条件を設定し、基地局に対してアンテナ１０１０経由で送信される変調された信号を生成する。受信機１０１２０および送信機１０１６は、ＣＤＭＡ、ＧＳＭ、ＯＦＤＭＡなどをサポートするとしてもよい。

モジュール１０２０は、例えば、モデム・プロセッサ１０２２、縮小命令セットコンピュータ／デジタルシグナルプロセッサ（ＲＩＳＣ／ＤＳＰ）１０２４、コントローラ／プロセッサ１０２６、メモリ１０２８、入出力（Ｉ／Ｏ)回路１０３０、およびＤＰＬＬ１０３２のような、各種の処理、インタフェース、メモリ装置を含む。モデムプロセッサ１０２２は、例えば、エンコーディング、変調、復調、デコーディングなど、データ送受信のための処理を実行するとしてもよい。ＲＩＳＣ／ＤＳＰ１０２４は、ワイヤレス装置１０００のための汎用的および特定化された処理を行なってもよい。コントローラ／プロセッサ１０２６は、モジュール１０２０内の各種ユニットのオペレーションを導くとしてもよい。メモリ１０２８は、モジュール１０２０内の各種のユニットに対するデータおよび／または命令を記憶することができる。Ｉ／Ｏ回路１０３０は、外部のＩ／Ｏ装置１０４０と通信することができる。ＤＰＬＬ１０３２は、モジュール１０２０内の処理ユニットに対するクロックを発生させるとしてもよい。

ＤＰＬＬ１０１４は、周波数のダウンコンバージョンおよび／または復調のために受信機１０１２によって使用される受信局部発信器（ＬＯ）信号を発生させるとしてもよい。ＤＰＬＬ１０１８は、周波数のアップコンバージョンおよび／または変調のために送信機１０１６によって使用される送信ＬＯ信号を発生させるとしてもよい。ＤＰＬＬおよび／または１０１８は、図２におけるＤＰＬＬ２００、図３のＤＰＬＬ３００、または、２ポイント変調（ＴＰＭ）および適応遅延マッチング（ＡＤＭ）を用いるいずれかの他のＤＰＬＬによって実装されるとしてもよい。基準発振器１０２は、ＤＰＬＬ１０１４、１０１８および／または１０３２のための正確な基準クロックを発生させることができる。基準発振器１０４２は、ＸＯ、ＶＣＸＯ、ＴＣＸＯなどでもよい。

ここに記述される２ポイント変調および適応遅延マッチングを用いるＤＰＬＬは、集積回路（ＩＣ）、アナログＩＣ、無線周波数ＩＣ（ＲＦＩＣ）、混成信号ＩＣ、特定用途向け集積回路（ＡＳＩＣ）、プリント回路板（ＰＣＢ）、電子装置などに実装されることができる。また、ＤＰＬＬは、相補型金属酸化膜半導体（ＣＭＯＳ）、ＮチャネルＭＯＳ（ＮＭＯＳ）、ＰチャネルＭＯＳ（ＰＭＯＳ）、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）などのような、様々なＩＣプロセス技術で作り上げられてもよい。

ここに記述されるＤＰＬＬを実装する装置は、スタンド・アロンの装置でもよく、あるいは大型装置の一部でもよい。装置は、（ｉ）スタンドアロンＩＣ、（ｉｉ）データおよび／または命令を記憶するためのメモリＩＣを含むとしてもよい１以上のＩＣのセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他の装置内に埋め込まれるとしてもよいモジュール、（ｖｉ）受信機、携帯電話、ワイヤレス装置、ハンドセット、またはモバイル装置、（ｖｉｉ）その他、でもよい。

１以上の典型的な設計において、記述された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組み合わせで実装されるとしてもよい。もしソフトウェアで実装される場合には、機能は、コンピュータ可読媒体の１以上の命令またはコードで格納または送信されてもよい。コンピュータ可読媒体は、コンピュータ記憶媒体と、ある場所から他の場所へコンピュータプログラムの転送を促進する任意の媒体を含む通信媒体との両方を含む。記憶媒体は、コンピュータによってアクセスすることができるあらゆる利用可能な媒体としてもよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶装置、または、命令またはデータ構造の形式で所望のプログラムコードを運びまたは記憶するために使用可能であり、コンピュータによってアクセスされることができる任意の他の媒体、を含むことができる。また、どのような接続であっても、適切にコンピュータ可読媒体と名付けられる。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または、赤外線、無線、マイクロ波のようなワイヤレス技術を使用して、ソフトウェアがウェブサイト、サーバまたは他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または、赤外線、無線、マイクロ波のようなワイヤレス技術は、媒体の定義に含まれる。ここで使用されるようなディスク（Ｄｉｓｋ）およびディスク（Ｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、ディジタル・バーサタイル・ディスク（ＤＶＤ）、フロッピー（登録商標）ディスクおよびブルーレイ・ディスクを含み、ｄｉｓｋは、通常、データを磁気的に再生し、ｄｉｓｃは、レーザを用いて光学的にデータを再生する。また、上記の組み合わせも、コンピュータ可読媒体の範囲内に含まれるべきである。

本開示の以上の記述は、どのような当業者であっても、本開示を製造または使用することが可能に提供されている。本開示の各種の変更は、当業者に容易に理解されるだろう。ここに定義された包括的な原理は、本開示の範囲から外れることなく、他の変化に適用されてもよい。本開示は、ここに記述された例と設計とに対する限定を意図するものではないが、ここで開示された原理および新しい特徴と一致する最も広い範囲で与えられる。

以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］
第１および第２の変調パスにより２ポイント変調を実行し、前記第２の変調パスの遅延を合わせるために前記第１の変調パスの遅延を適応して調整する動作を行なうデジタル位相ロックドループ（ＤＰＬＬ）、を具備する装置。
［２］
前記ＤＰＬＬは、前記第１の変調パスに対して可変遅延を提供する動作を行なう適応遅延ユニットを具備する、［１］の装置。
［３］
適応遅延ユニットは、前記第１および第２の変調パスに適用される変調する信号に基づいて、前記可変遅延を決定する動作を行なう遅延計算ユニットを具備する、［２］の装置。
［４］
前記遅延計算ユニットは、さらに前記ＤＰＬＬにおける位相エラー信号に基づいて、前記可変遅延を決定する、［３］の装置。
［５］
前記遅延計算ユニットは、前記位相エラー信号、前記変調する信号の符号、適応ステップサイズに基づいて遅延アップデート値を決定し、前記遅延アップデート値を用いて前記可変遅延を更新する、［４］の装置。
［６］
前記適応遅延ユニットは、最小２乗平均（ＬＭＳ）アルゴリズム、最小２乗（ＬＳ）アルゴリズム、または、最小２乗誤差（ＭＭＳＥ）アルゴリズムにしたがって、前記可変遅延を決定する、［２］の装置。
［７］
前記適応遅延ユニットは、前記可変遅延の小数部分を提供する動作を行なう補間器を具備し、前記小数部分はマイナス１サンプル期間とプラス１サンプル期間との間である、［２］の装置。
［８］
前記補間器は、正の小数の遅延について、現在のサンプルと過去のサンプルとに基づいて、および、負の小数の遅延について、前記現在のサンプルと将来のサンプルとに基づいて、線形補間を実行する、［７］の装置。
［９］
前記適応遅延ユニットは、前記可変遅延の整数部分を提供する動作を行なうプログラマブル遅延ユニットを具備し、前記整数部分はサンプル期間の整数を具備する、［２］の装置。
［１０］
前記第１の変調パスはハイパス変調パスであり、前記第２の変調パスはローパス変調パスであり、前記ＤＰＬＬは前記ハイパス変調パスの遅延を適応して調整する、［１］の装置。
［１１］
前記第１の変調パスはローパス変調パスであり、前記第２の変調パスはハイパス変調パスであり、前記ＤＰＬＬは前記ローパス変調パスの遅延を適応して調整する、［１］の装置。
［１２］
前記第１および第２の変調パスのうちの一つはハイパス変調パスであり、前記第１および第２の変調パスのうちの他の一つはローパス変調パスである、［１］の装置。
［１３］
前記ＤＰＬＬは、前記ローパ変調パスの利得を合わせるために前記ハイパス変調パスに対して可変利得を提供する動作を行なう適応スケーリングユニットを具備する、［１２］の装置。
［１４］
前記適応スケーリングユニットは、前記ハイパスおよびローパス変調パスに適用される変調する信号と、前記ＤＰＬＬにおける位相エラー信号とに基づいて、前記可変利得を決定する、［１３］の装置。
［１５］
前記ハイパス変調パスは、変調する信号を基準化し、基準化された変調する信号を提供する動作を行なうスケーリングユニットを具備し、前記ローパス変調パスは、前記変調する信号を受け、ＤＰＬＬにおける周波数デバイダ係数を変化させるために使用される出力信号を提供する動作を行なうデルタ−シグマ変調器を具備する、［１２］の装置。
［１６］
前記ハイパス変調パスは、変調する信号を基準化し、基準化された変調する信号を提供する動作を行なうスケーリングユニットを具備し、前記ローパス変調パスは、前記変調する信号を蓄積し、変調する位相信号を提供する動作を行なうアキュムレータを具備する、［１２］の装置。
［１７］
前記装置は集積回路である、［１］の装置。
［１８］
前記装置はワイヤレス通信装置である、［１］の装置。
［１９］
デジタル位相ロックドループ（ＤＰＬＬ）の第１および第２の変調パスにより２ポイント変調を実行し、前記第２の変調パスの遅延を合わせるために前記第１の変調パスの遅延を適応して調整する動作を行なうプロセッサ、を具備する装置。
［２０］
２ポイント変調をサポートするデジタル位相ロックドループ（ＤＰＬＬ）の第１の変調パスに、変調する信号を適用することと、
前記ＤＰＬＬの第２の変調パスに、前記変調する信号を適用することと、
前記第２の変調パスの遅延を合わせるために前記第１の変調パスの遅延を適応して調整することと、
を具備する方法。
［２１］
前記第１の変調パスの遅延を前記適応して調整することは、前記変調する信号と、前記ＤＰＬＬにおける位相エラー信号とに基づいて、前記第１の変調パスに対する可変遅延を決定することを具備する、［２０］の方法。
［２２］
前記可変遅延を決定することは、
前記位相エラー信号と、前記変調する信号の符号と、適応ステップサイズとに基づいて遅延アップデート値を決定することと、
前記遅延アップデート値を用いて前記可変遅延を更新することと、
を具備する、［２１］の方法。
［２３］
前記第１の変調パスの遅延を前記適応して調整することは、補間を用いて前記可変遅延の小数部分を提供し、前記小数部分はマイナス１サンプル期間とプラス１サンプル期間との間である、［２１］の方法。
［２４］
前記第１の変調パスの遅延を前記適応して調整することは、プログラマブル遅延ユニットを用いて前記可変遅延の整数部分を提供し、前記整数部分はサンプル期間の整数を具備する、［２１］の方法。
［２５］
ローパス変調パスの利得を合わせるためにハイパス変調パスの利得を適応して調整することをさらに具備し、前記第１および第２の変調パスのうちの一つは前記ハイパス変調パスであり、前記第１および第２の変調パスのうちの他の一つは前記ローパス変調パスである、［２０］の方法。
［２６］
２ポイント変調をサポートするデジタル位相ロックドループ（ＤＰＬＬ）の第１の変調パスに、変調する信号を適用するための手段と、
前記ＤＰＬＬの第２の変調パスに、前記変調する信号を適用するための手段と、
前記第２の変調パスの遅延を合わせるために前記第１の変調パスの遅延を適応して調整するための手段と、
を具備する装置。
［２７］
前記第１の変調パスの遅延を適応して調整するための前記手段は、前記変調する信号と、前記ＤＰＬＬにおける位相エラー信号とに基づいて、前記第１の変調パスに対する可変遅延を決定するための手段を具備する、［２６］の装置。
［２８］
前記第１の変調パスの遅延を適応して調整するための前記手段は、補間を用いて前記可変遅延の小数部分を提供するための手段を具備し、前記小数部分はマイナス１サンプル期間とプラス１サンプル期間との間である、［２７］の装置。
［２９］
ローパス変調パスの利得を合わせるためにハイパス変調パスの利得を適応して調整するための手段をさらに具備し、前記第１および第２の変調パスのうちの一つは前記ハイパス変調パスであり、前記第１および第２の変調パスのうちの他の一つは前記ローパス変調パスである、［２６］の装置。
［３０］
少なくとも一つのコンピュータに、２ポイント変調をサポートするデジタル位相ロックドループ（ＤＰＬＬ）の第１の変調パスに、変調する信号を適用させるためのコードと、
前記少なくとも一つのコンピュータに、前記ＤＰＬＬの第２の変調パスに、前記変調する信号を適用させるためのコードと、
前記少なくとも一つのコンピュータに、前記第２の変調パスの遅延を合わせるために前記第１の変調パスの遅延を適応して調整させるためのコードと、を具備するコンピュータ可読媒体を具備する、コンピュータプログラムプロダクト。

Claims (25)

1. 第１および第２の変調パスにより２ポイント変調を実行し、前記第２の変調パスの遅延を合わせるために前記第１の変調パスの遅延を適応して調整するように構成されたデジタル位相ロックドループ（ＤＰＬＬ）、を具備し、
   前記２ポイント変調は、変調する信号を、ループフィルタの前に接続される前記第１の変調パスに、および、前記ループフィルタの後に接続される前記第２の変調パスに、適用することを含み、更に、
   前記ＤＰＬＬは、前記第１の変調パスに対して可変遅延を提供するように構成された適応遅延ユニットを具備し、
   前記適応遅延ユニットは、前記可変遅延の小数部分を提供するように構成された補間器を具備し、前記小数部分はマイナス１サンプル期間とプラス１サンプル期間との間である、
   装置。
2. 前記適応遅延ユニットは、前記第１および第２の変調パスに適用される前記変調する信号に基づいて、前記可変遅延を決定するように構成された遅延計算ユニットを具備する、請求項１の装置。
3. 前記遅延計算ユニットは、さらに前記ＤＰＬＬにおける位相エラー信号に基づいて、前記可変遅延を決定する、請求項２の装置。
4. 前記遅延計算ユニットは、前記位相エラー信号、前記変調する信号の符号、適応ステップサイズに基づいて遅延アップデート値を決定し、前記遅延アップデート値を用いて前記可変遅延を更新する、請求項３の装置。
5. 前記適応遅延ユニットは、最小２乗平均（ＬＭＳ）アルゴリズム、最小２乗（ＬＳ）アルゴリズム、または、最小２乗誤差（ＭＭＳＥ）アルゴリズムにしたがって、前記可変遅延を決定する、請求項１の装置。
6. 前記補間器は、正の小数の遅延について、現在のサンプルと過去のサンプルとに基づいて、および、負の小数の遅延について、前記現在のサンプルと将来のサンプルとに基づいて、線形補間を実行する、請求項１の装置。
7. 前記適応遅延ユニットは、前記可変遅延の整数部分を提供するように構成されるプログラマブル遅延ユニットを具備し、前記整数部分はサンプル期間の整数を具備する、請求項１の装置。
8. 前記第１の変調パスはハイパス変調パスであり、前記第２の変調パスはローパス変調パスであり、前記ＤＰＬＬは前記ハイパス変調パスの遅延を適応して調整する、請求項１の装置。
9. 前記第１の変調パスはローパス変調パスであり、前記第２の変調パスはハイパス変調パスであり、前記ＤＰＬＬは前記ローパス変調パスの遅延を適応して調整する、請求項１の装置。
10. 前記第１および第２の変調パスのうちの一つはハイパス変調パスであり、前記第１および第２の変調パスのうちの他の一つはローパス変調パスである、請求項１の装置。
11. 前記ＤＰＬＬは、前記ローパス変調パスの利得を合わせるために前記ハイパス変調パスに対して可変利得を提供するように構成された適応スケーリングユニットを具備する、請求項１０の装置。
12. 前記適応スケーリングユニットは、前記ハイパスおよびローパス変調パスに適用される前記変調する信号と、前記ＤＰＬＬにおける位相エラー信号とに基づいて、前記可変利得を決定する、請求項１１の装置。
13. 前記ハイパス変調パスは、前記変調する信号を基準化し、基準化された変調する信号を提供するように構成されたスケーリングユニットを具備し、前記ローパス変調パスは、前記変調する信号を受け、ＤＰＬＬにおける周波数デバイダ係数を変化させるために使用される出力信号を提供するように構成されたデルタ−シグマ変調器を具備する、請求項１０の装置。
14. 前記ハイパス変調パスは、前記変調する信号を基準化し、基準化された変調する信号を提供するように構成されたスケーリングユニットを具備し、前記ローパス変調パスは、前記変調する信号を蓄積し、変調する位相信号を提供するように構成されたアキュムレータを具備する、請求項１０の装置。
15. 前記装置は集積回路である、請求項１の装置。
16. 前記装置はワイヤレス通信装置である、請求項１の装置。
17. デジタル位相ロックドループ（ＤＰＬＬ）の第１および第２の変調パスにより２ポイント変調を実行し、前記第２の変調パスの遅延を合わせるために前記第１の変調パスの遅延を適応して調整するように構成されたプロセッサ、を具備し、
    前記２ポイント変調は、変調する信号を、ループフィルタの前に接続される前記第１の変調パスに、および、前記ループフィルタの後に接続される前記第２の変調パスに、適用することを含み、更に
    前記第１の変調パスの遅延を適応して調整することは、
    前記変調する信号と、前記ＤＰＬＬにおける位相エラー信号とに基づいて、前記第１の変調パスに対する可変遅延を決定することと、
    マイナス１サンプル期間とプラス１サンプル期間との間である前記可変遅延の小数部分を補間によって提供することと、を含む、
    装置。
18. ２ポイント変調をサポートするデジタル位相ロックドループ（ＤＰＬＬ）の第１の変調パスに、変調する信号を適用することと、
    前記ＤＰＬＬの第２の変調パスに、前記変調する信号を適用することと、
    前記第２の変調パスの遅延を合わせるために前記第１の変調パスの遅延を適応して調整することと、
    を具備し、
    前記２ポイント変調は、ループフィルタの前に接続される前記第１の変調パスに対する、および、前記ループフィルタの後に接続される前記第２の変調パスに対する、変調する信号に適用することを含み、更に
    前記第１の変調パスの遅延を適応して調整することは、
    前記変調する信号と、前記ＤＰＬＬにおける位相エラー信号とに基づいて、前記第１の変調パスに対する可変遅延を決定することと、
    マイナス１サンプル期間とプラス１サンプル期間との間である前記可変遅延の小数部分を補間によって提供することと、を含む、
    方法。
19. 前記可変遅延を決定することは、
    前記位相エラー信号と、前記変調する信号の符号と、適応ステップサイズとに基づいて遅延アップデート値を決定することと、
    前記遅延アップデート値を用いて前記可変遅延を更新することと、
    を具備する、請求項１８の方法。
20. 前記第１の変調パスの遅延を前記適応して調整することは、プログラマブル遅延ユニットを用いて前記可変遅延の整数部分を提供し、前記整数部分はサンプル期間の整数を具備する、請求項１８の方法。
21. ローパス変調パスの利得を合わせるためにハイパス変調パスの利得を適応して調整することをさらに具備し、前記第１および第２の変調パスのうちの一つは前記ハイパス変調パスであり、前記第１および第２の変調パスのうちの他の一つは前記ローパス変調パスである、請求項１８の方法。
22. ２ポイント変調をサポートするデジタル位相ロックドループ（ＤＰＬＬ）の第１の変調パスに、変調する信号を適用するための手段と、
    前記ＤＰＬＬの第２の変調パスに、前記変調する信号を適用するための手段と、
    前記第２の変調パスの遅延を合わせるために前記第１の変調パスの遅延を適応して調整するための手段と、
    を具備し、
    前記２ポイント変調は、変調する信号を、ループフィルタの前に接続される前記第１の変調パスに、および、前記ループフィルタの後に接続される前記第２の変調パスに、適用することを含み、
    前記第１の変調パスの遅延を適応して調整するための手段は、
    前記変調する信号と、前記ＤＰＬＬにおける位相エラー信号とに基づいて、前記第１の変調パスに対する可変遅延を決定する手段と、
    マイナス１サンプル期間とプラス１サンプル期間との間である前記可変遅延の小数部分を補間によって提供する手段と、を含む、
    装置。
23. ローパス変調パスの利得を合わせるためにハイパス変調パスの利得を適応して調整するための手段をさらに具備し、前記第１および第２の変調パスのうちの一つは前記ハイパス変調パスであり、前記第１および第２の変調パスのうちの他の一つは前記ローパス変調パスである、請求項２２の装置。
24. 少なくとも一つのコンピュータに、２ポイント変調をサポートするデジタル位相ロックドループ（ＤＰＬＬ）の第１の変調パスに、変調する信号を適用させるための第１のコードと、
    前記少なくとも一つのコンピュータに、前記ＤＰＬＬの第２の変調パスに、前記変調する信号を適用させるための第２のコードと、
    前記少なくとも一つのコンピュータに、前記第２の変調パスの遅延を合わせるために前記第１の変調パスの遅延を適応して調整させるための第３のコードと、
    前記変調する信号と、前記ＤＰＬＬにおける位相エラー信号とに基づいて、前記第１の変調パスに対する可変遅延を決定するための第４のコードと、
    マイナス１サンプル期間とプラス１サンプル期間との間である前記可変遅延の小数部分を補間によって提供するための第５のコードと、を具備し、
    前記２ポイント変調は、変調する信号を、ループフィルタの前に接続される前記第１の変調パスに、および、前記ループフィルタの後に接続される前記第２の変調パスに、適用することを含む、コンピュータ可読記憶媒体。
25. ローパス変調パスの利得を合わせるためにハイパス変調パスの利得を適応して調整するためのさらなるコードをさらに具備し、前記第１および第２の変調パスのうちの一つは前記ハイパス変調パスであり、前記第１および第２の変調パスのうちの他の一つは前記ローパス変調パスである、請求項２４のコンピュータ可読記憶媒体。

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