CN1420653A

CN1420653A - 利用pll控制无线基带调制多通道相位匹配的方法与电路

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Publication number: CN1420653A
Application number: CN 01134824
Authority: CN
Inventors: 尹登庆
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2001-11-15
Filing date: 2001-11-15
Publication date: 2003-05-28
Anticipated expiration: 2021-11-15
Also published as: CN1194496C

Abstract

本发明涉及一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的技术。由相位误差检测电路将待调整通道与相位设为固定值的基准通道间模拟信号的相位误差转换为占空比随相位误差大小变化的脉冲数字信号；该脉冲数字信号控制电荷泵充电与放电时间的长短，获得反映相位误差大小与极性的电荷泵电压；由电荷泵电流源匹配控制电路控制电荷泵充电与放电电流的一致性；由模数转换器将电荷泵电压转换为对待调整通道进行相位匹配调整的数字控制信号；由锁存器锁存该数字控制信号；和由数模转换器将该数字控制信号转换为对待调整通道进行相位匹配调整的调整信号，使待调整通道的相位保持与基准通道的相位一致。具有调整精度高、调整误差与使用时间无关的特性。

Description

利用PLL控制无线基带调制多通道相位匹配的方法与电路

技术领域

本发明涉及无线通信技术领域中的多通道相位匹配控制技术，更确切地说是涉及一种使用自适应技术对无线通信中多通道基带调制进行精密的相位控制的方法与电路，特别适用于集成电路的设计与制造。

背景技术

在现有的无线通信基带调制系统中，通道间的相位匹配是通过集成电路的制造工艺来保证的。集成电路对近距离器件的匹配程度较好，但是对多模块的通道间匹配，其精度难以保证。

当通道间信号的相位不同时，特别是现代无线通信系统中广泛使用相位调制技术，信号在解码过程中将出现相位偏移、噪声容限降低和使系统的误码率提高、通信速度降低等问题。

图1为现有无线通信基带调制集成芯片的原理性结构示意图。包括数字调制器(DIGITAL MODULATION)11、模拟处理器12(ANALOG PROCESS)和辅助电路13(AUXILIARY CIRCUIT)。输入的数据DATA INPUT进入芯片内部的数字调制器(DIGITAL MODULATION)11后完成数字调制，以多通道并行数据的方式(如12～14bits)送给模拟处理器12(ANALOG PROCESS)的对应通道，每一通道由数模转换器121(DAC)、滤波器122(FILTER)和功率驱动器123(DRIVER)顺序连接构成。由各通道完成数模转换(如12～14bits)、滤波及功率驱动后，最后以多通道模拟信号的方式(OUTPUT I，...OUTPUT Q)送给后级处理器。该集成芯片的逻辑输入(LOGIC INPUT)主要用于对各种功能进行控制，辅助电路(AUXILIARY CIRCUIT)13主要完成电压基准等功能。

上述无线基带调制电路，调制在数字部分完成，对于现代无线通信，数字基带调制具有精度高、响应速度快、抗干扰能力强等主要特点。

但该电路对于由模拟处理部分产生的通道间相位匹配是以集成电路制造工艺的一致性来实现的，由于没有专门进行通道间相位匹配的校正，只能将通道间的相位误差控制在一定的范围内。又由于制造工艺的误差是随机分布的，因而集成芯片的性能会在一定范围内发生偏移，一致性较差。

利用激光校正和融铝、融多晶硅丝等校正方法，需要对芯片进行测试，而测试过程又需借助精密仪器，因而增加了芯片测试的难度和成本。且激光校正只有大型半导体公司才有能力作，不适合一般的制造厂商采用。而且即使校正了精度，但电路芯片经长时间使用后仍可能会产生偏移，导致芯片的电气性能降低。

综上所述，显然图1所示结构的无线通信正交调制基带处理集成芯片电路的多通道增益匹配保证技术是不充份的，极有改进的必要。

锁相环路(PLL)是一种相位负反馈的闭合环路，由鉴相器对两个信号(输入与输出信号或两个通道的输出信号)的相位进行比较，获得与两者相位差相对应的误差电压，再利用该误差电压对电路延时进行调整，将两个信号间的相位误差控制在一定的范围内。

可通过相位误差检测电路将两个信号间的相位误差转换为占空比大小随相位误差大小变化的脉冲数字信号，再去控制电荷泵充电及放电时间的长短，从而通过电荷泵累积电荷即电容上的电压，去反映相位误差的大小与极性。

图3所示是一个利用两个电压比较器实现相位检测的电路。OUTPUT I及OUTPUT Q是I、Q两个通道正交调制的模拟输出信号，VCOMI和VCOMQ是I、Q通道调制信号处理时的共模电压，COM模块为电压比较器，opAMP模块为运算放大器，INV模块为反相器，XOR模块为异或门，SA及SB为电子开关。

由运算放大器opAMP、电容CA和CB、电子开关SA和SB构成电压比较器的漂移抵消(OFFSET CANCELL)电路。模拟正交调制信号OUTPUTI及OUTPUTQ分别以VCOMI及VCOMQ为基准进行比较，最终产生以各自共模电压为过零点的数字输出，经反相器INV反相后，在异或门(XOR)中完成OUTPUTI及OUTPUTQ两个信号的相位检测，检测结果用CHLOGIC表示。

利用图3电路可以实现一定精度的相位检测，但是电路对电压比较器的漂移(OFFSET)电压及增益有较高的要求。

上述电路引起误差的主要来源是：

(1)电路对电压比较器的漂移电压的抑制是有限的，对电压比较器漂移电压的抑制与运算放大器的增益成正比，当运算放大器的增益为1000时，设定比较器的漂移电压为10mV，则电路中等效的漂移电压为10uV(10mV/1000)；

(2)电压比较器的增益及增益匹配精度是有限的，如果电压比较器COM1的增益为2000，电压比较器COM2的增益为1500，而输出摆幅2V为有效，此时，COM1的输入为1mV(2/2000)，COM2的输入为1.33mV(2/1500)，引入的误差为0.33mV；

(3)比较器不能够引入精确的回滞区间，噪声的影响大。

参见图4结合参见图3，CH I OUTPUT I及CH Q OUTPUT Q分别是通道I、Q的输出信号，当CHANNEL I及CHANNEL Q以相同的基准电压(VREF)作比较时，会得到准确的相位误差到脉冲占空比的映射；当存在漂移(OFFSET)电压时(VREF+Vos)，则存在映射误差，如图中阴影漂移效应(offset effect)所示，而电压比较器受增益匹配误差等因素的影响，可以由OFFSET电压的影响观察到。

参见图7，是一个一般精度电荷泵的实现电路。由基准电流源产生模块、缓冲输出级及开关控制模块组成。运算放大器op1、晶体管M1至M11、电阻R1连接构成基准电流源产生模块，由运算放大器op2组成缓冲输出级，由电子开关SW1至SW3及迭代计数器(ITERATION COUNTER)连接构成开关控制模块。

op1和op2为两个运算放大器，op1的正输入端与参考电压VREF连接，负输入端与晶体管M1源极及电阻R1连接，op1的输出端与M1的栅极连接。晶体管M2，M3，M4，M5，M6，M7构成一个基准(CASCODE)电流源，晶体管M8，M9，M10，M11构成另外一个基准(CASCODE)电流源。晶体管M2，M3，M7的栅极与偏置电压VBIASP连接，M8和M10的栅极与偏置电压VBIASN连接。M4，M5，M6的栅极与M1、M2的漏极连接，M9，M11的栅极与M3、M8的漏极连接。M4，M5，M6的源极与电源VDD连接，M9，M11的源极与地线连接。

当图3电路中输出的CHLOGIC信号为“1”(CHLOGIC非信号为“0”)时，控制电子开关SW2让M6、M7中的电流对电容C1充电，电子开关SW1将M11、M10中的电流导入电源VDD；当CHLOGIC为“0”(CHLOGIC非信号为“1”)时，SW2将M6、M7中的电流导入地线，SW1将M11、M10中电流以放电形式导入电容C1。

op2为电压跟随器，正输入端与电容C1连接，负输入端与输出端连接。

电子开关SW3实现电容C1的复位(RESET)控制，当电容C1上的电压升高或降低，引起op2输出电压VOUT的变化从而导致了一次逻辑控制的加减法运算、对I、Q通道相位误差进行一次调整后，即在迭代计数器(ITERATION COUNTER)的控制下输出RESET信号，通过电子开关SW3对电容C1进行复位，使充电到VCOM。

当充电电流与放电电流的大小相等时，图7所示电路可以精确的实现相位检测及控制功能。但由于源(SOURCE)、漏(SINK)电路中，需要通过晶体管的匹配来实现充电电流与放电电流的匹配，晶体管源、漏电路匹配的误差，决定了PLL电路对相位误差检测的精度。

设T为信号的周期，Δt为相位误差导致的一个周期内充电或放电时间变化的平均值，I为平均充电电流，ΔI为充电电流与放电电流的误差。

充电周期为：T/2+Δt

充电电流为：I+ΔI

放电周期为：T/2-Δt

放电电流为：I-ΔI

则一个信号周期内电荷泵上电压的变化为：

ΔQ＝(I+ΔI)(T+Δt)-(I-ΔI)(T-Δt)

＝2×I×Δt+2×ΔI×T+2×Δt×ΔI

上式中第一项(I+ΔI)(T+Δt)为相位误差，第二项(I-ΔI)(T-Δt)为充电和放电电流的误差。一般情况下，第二项要远远小于第一项。

当上述电路在一般的PLL电路中应用时，由于相位变化与信号的周期在同一个数量级，从而容易满足充电电流与放电电流间的误差要求，但在要求相位精确匹配的场合，采用图7电路所示的简单电荷泵(CHARGE PUMP)，是不能满足要求的。

如果信号的周期为16us，要求的相位匹配精度为4ns，电流误差对相位误差的影响必须小于1/10，则有：

ΔI×16us×10＜I×4ns

ΔI/I＜4/160000＝1/40000

由于一般电流的匹配在0.1％左右，该高精度匹配是无法用图7所示的简单电路实现的。

发明内容

本发明的目的是设计一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的方法与电路，具有调整精度高、不会随着时间的延长而出现调整误差，使之适于在高性能的无线通信系统中使用，特别是在如GSM的GPRS模式的集成芯片设计中使用。

实现本发明目的的技术方案是这样的，一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的方法，其特征在于包括以下处理步骤：

A.将基准通道的相位设为固定值，由相位误差检测器将待调整通道与基准通道输出的模拟信号的相位误差转换为占空比随相位误差大小变化的脉冲数字信号；

B.该脉冲数字信号控制电荷泵充电时间与放电时间的长短，获得反映相位误差大小与极性的电荷泵电压；

C.由模数转换器将电荷泵电压转换为对待调整通道进行相位匹配调整的数字控制信号；

D.由数模转换器将该数字控制信号转换为对待调整通道进行相位匹配调整的调整信号，使待调整通道的相位保持与基准通道的相位一致。

所述的步骤A至D是在电路上电初始化阶段的闭环工作状态下执行的，在初始化阶段结束后，由锁存器锁存步骤C获得的数字控制信号，再由步骤D中的数模转换器转换为固定的对待调整通道进行相位匹配调整的调整信号，电路工作在开环工作状态下。

所述步骤A中的模拟信号，是在电路上电初始化阶段，由数字正弦波发生器产生的数字正弦波信号经数字调制、数模转换、滤波及功率驱动后获得的。

所述的上电初始化阶段是根据相位匹配调整精度的要求，通过选择定时器的计时长短进行的，定时器控制步骤A至D的重复执行时间。

所述步骤A中的相位误差检测进一步包括：

a1.将两个模拟信号选通送入一电压比较器(COM1)的正输入端，与负输入端接入的VCOM电平进行比较，该电压比较器(COM1)的正、负输入端之间以高阻直流方式耦合；

a2.让电压比较器(COM2)的正输入端接入基准通道的模拟信号，负输入端经电平平移后与VCOM连接；

a3.先后选通检测基准通道与待调整通道输出模拟信号的上升沿过零点及下降沿过零点，并重复执行；

a4.由通道选通逻辑(MCS)区分上升沿及下降沿，让上升沿按照由节点N1--N2的通道处理，下降沿按照由节点N1--N3的通道处理；

a5.在相位误差检测逻辑电路中进行相位误差到脉冲占空比的转换。

所述的步骤a4中，由节点N1--N2的通道和由节点N1--N3的通道是将相同数量及性质的逻辑门连接组成同步或延迟控制电路实现的。

所述的步骤B中，还包括设置一电荷泵的充电及放电电流自动微调电路，调整电荷泵中充电电流与放电电流的一致性，并进一步包括：

b1.由偏差电流感应电路感应电荷泵的充、放电电流偏差，将充、放电电流偏差转换为节点电压的上升与下降，并作为模数转换器的输入电压；

b2.由模数转换器根据输入电压的上升或下降给出一个最高有效位(MSB)的转换或次最高有效位(MSB)的转换，进行递归控制；

b3.模数转换器输出经锁存及数模转换后，输出电流控制减小充、放电电流偏差；

b4.重复执行步骤b1至b3的递归过程，直至转换到模数转换器中的最低有效位(LSB)。

所述步骤b2、b3中，模数转换的实现进一步包括以下处理步骤：

b5.让四个电压比较器COM1、COM2、COM3、COM4负输入端的比较基准电平由VREF2P-VREF1P-VREF1N-VREF2N依次递减，将所述模数转换器的输入电压输入四个电压比较器COM1、COM2、COM3、COM4的正相输入端；

b6.当输入电压在VREF1P与VREF1N之间、电压比较器COM2、COM3输出均为“1”时，判定调整回路符合通道相位匹配的要求，输出中止调整的信号；

b7.当VREF2N大于输入电压、电压比较器COM4输出为“0”时，判定待调整通道与基准通道间相位误差的负向偏差大，采用步长为2倍最低有效位(2LSB)的加法进行递归，同时向数模转换器输出接入电流源的控制信号；

b8.当VREF2N小于输入电压、电压比较器COM4输出为“1”，且VREF1N大于输入电压、电压比较器COM3输出为“0”时，判定待调整通道与基准通道间相位误差的负向偏差小，采用步长为1倍最低有效位(1LSB)的加法进行递归，同时向数模转换器输出接入电流源的控制信号；

b9.当VREF2P小于输入电压、电压比较器COM1输出为“1”时，判定待调整通道与基准通道间相位误差的正向偏差大，采用步长为2倍最低有效位(2LSB)的减法进行递归，同时向数模转换器输出接入电流沉的信号；

b10.当VREF1P小于输入电压、电压比较器COM2输出为“1”，且当VREF2P大于输入电压、电压比较器COM1输出为“0”时，判定待调整通道与基准通道间误差的正向偏差小，采用步长为1倍最低有效位(1LB)的减法进行递归，同时向数模转换器输出接入电流沉的信号。

实现本发明目的的技术方案还是这样的，一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的电路，其特征在于：

包括相位误差检测电路、电荷泵电路、电荷泵电流源匹配控制电路、模数转换电路、锁存电路和数模转换电路；

相位误差检测电路的两个输入端分别连接两个匹配通道模拟信号的输出端，相位误差检测电路、电荷泵电路、模数转换电路、锁存电路和数模转换电路顺序连接，电荷泵电流源匹配控制电路与电荷泵电路连接，数模转换电路输出待调整通道与基准通道间的相位匹配调整参数信号。

所述的相位误差检测电路由单电压比较器和数字模块连接构成；单电压比较器包括负输入端与基准电压(VCOM)连接的电压比较器，耦合在该电压比较器正、负输入端间的直流插入模块，与该电压比较器正输入端连接的第一、第二电子开关，第一、第二电子开关分别连接两个匹配通道模拟信号的输出端，开关逻辑的输出端连接第一、第二电子开关的控制端，开关逻辑的输入端及电压比较器的复位、置位端分别连接上升沿检测和逻辑模块与下降沿检测和逻辑模块的输出端；数字模块包括由传输门及反相器连接构成的两个传输通道、通道选通模块和相位误差检测逻辑模块，通道选通模块连接传输门，电压比较器输出端与两个传输通道连接，两个传输通道连接相位误差检测逻辑模块。

所述的电荷泵电流源匹配控制电路，由相位误差电流检测电路、电流放大电路、电流电压转换电路、递归控制电路、锁存电路和数模转换电路顺序连接组成。

所述的递归控制电路是一模数转换器，包括第一、第二、第三、第四电压比较器、停止调整判断模块、步长判断模块和加法器/减法器模块；第一、第二、第三、第四电压比较器的正输入端连接输入电压，负输入端连接呈递减的基准电压VREF2P、VREF1P、VREF1N、VREF2N，第一、第四电压比较器输出端连接步长判断模块，步长判断模块输出端连接加法器/减法器模块，第二、第三电压比较器输出端及加法器/减法器模块输出端连接停止调整判断模块。

所述的数模转换电路由逻辑解码器、二进制电流源、二进制电流源的组合开关、二进制电流沉及二进制电流沉的组合开关连接构成；逻辑解码器的输出分别控制二进制电流源及二进制电流沉的组合开关，二进制电流源和二进制电流沉的输出经过组合开关后，通过同一个电流输出节点接入所述的相位误差电流检测电路。

本发明中，充电及放电电流的偏差在正常电路初始化阶段自动完成微细调整，在电路正常工作时则以锁定的逻辑状态对电路整个工作过程中的精度进行控制。电路在通道初始化过程中处于闭环工作状态，通道的相位误差调整参数在闭环中自动获得；在通道正常工作时处于开环工作状态，通道的相位误差调整参数在开环工作中以逻辑值保存。当电流偏差达到精度要求后，相位误差控制模块即停止工作，同时将相位误差调整参数以逻辑状态保持在锁存器中，电路正常工作中以DAC的持续转换值作为调整的模拟控制信号。

本发明将鉴相器设计成由单个比较器构成，降低了漂移电压等的影响，为电荷泵电路设计了电流源匹配控制电路，使用高性能的匹配电流源提高精度，且电流源的高精度匹配可以自动完成。

本发明单电压比较器的相位误差检测电路，可以不考虑电压比较器的漂移(OFFSET)电压；可以不考虑电压比较器的有限增益及增益的匹配；和可以在电压比较器中引入回滞区间来降低噪声对相位误差检测的影响。

本发明的方法与电路，高性能的单比较器相位误差检测方法及电路，高精度的电荷泵充电及放电电流匹配及自动校正的实现方案，具有以下特点：

(1)可自动实现多通道间的相位匹配调整，不需要额外的测试及校正手段；

(2)多通道间的相位匹配调整可以针对集成电路芯片进行，适用于不同的半导体制作工艺，特别是大规模的生产；

(3)多通道间的相位匹配调整是自适应的，相对于基准通道的相位进行，每一块集成电路芯片上通道的相位误差都会被控制在相应的范围内；

(4)多通道间的相位匹配调整是在电路每一次上电后即进行的，其控制精度不会随着使用时间的延长而变化。

附图说明

图1是无线通信正交调制的基带处理芯片电路结构示意图；

图2是采用多通道相位自动匹配校正技术的无线通信正交调制的基带处理芯片电路结构原理框图；

图3是采用两个电压比较器实现的相位误差检测电路图；

图4是漂移(OFFSET)电压对相位误差检测的影响示意波形图；

图5是利用单个电压比较器实现的相位误差检测电路图；

图6是使用单个电压比较器实现相位误差检测时的工作波形示意图；

图7是一般精度的电荷泵实现电路图；

图8是以高精度匹配的电流源实现的电路结构示意图；

图9是模数转换(ADC)模块的实现电路原理图；

图10是模数转换(ADC)模块的信号处理流程图。

具体实施方式

参见图2，是一个采用了本发明自适应通道相位匹配技术的无线通信基带处理集成芯片的系统结构图。包括数字调制模块21、多通道增益误差控制模块22、多通道模拟处理模块23、相位误差控制模块24、数字正弦波信号发生器25、辅助电路26和定时器27。

由数字正弦波信号发生器25产生的数字正弦波信号(电路上电初始化阶段)或由外部输入的数据DATA INPUT(初始化阶段结束后的正常工作阶段)进入芯片内部的数字调制模块21(DIGITAL MODULATION)后完成数字调制，以并行多通道数据(12～14bits)的方式传送给多通道增益误差控制模块22，进行增益调整(GAIN ADJUSTMENT)，其中基准通道的信号经过预衰减221(pre_att)和延迟222(DELAY)后进入同步模块223(SYNC)，其他通道的信号经过预衰减(pre_att)221和增益自适应调整224后也进入同步模块223(SYNC)。多通道模拟处理模块23(ANALOG PROCESS)，对模拟信号进行数模转换231(DAC)、滤波232(FILTER)及功率驱动233(DRIVER)后，以多通道模拟信号的方式OUTPUTI，...，OUTPUT Q等送给后级处理器及相位误差控制模块24。

相位误差控制模块24对上电初始化阶段多通道的模拟输出(单频正弦波)进行检测，以基准通道I的相位为参考计算其他通道(如Q通道)所需要的相位调整系数，去控制多通道模拟处理模块23中该对应通道的滤波器，改变延迟，实现多通道相位匹配自适应调整。上电初始化阶段结束后，相位误差控制模块24停止工作，但锁定各通道的相位调整系数，直至电路掉电。

由相位误差检测(PHASE DETECTOR)电路241将待调整通道(Q)与基准通道(I)模拟信号的相位误差转换为占空比随误差大小变化的脉冲数字信号(CHLOGIC)，该脉冲数字信号控制电荷泵电路242的充电及放电时间的长短，由电荷泵上累积的电荷即电容上的电压，反映出通道相位误差的大小与极性。电荷泵上的电压经过模数转换电路(ADC)244转换为数字控制信号，再经锁存电路(LATCH)245及数模转换电路(DAC)246处理后输出通道Q的相位调整参数。基准通道I的相位是固定值，Q通道的相位经过上述PLL模式的闭环调整后，可以与通道I一致。

各通道的相位误差调整是在电路上电初始化阶段完成的，即整个相位误差调整电路是工作在闭环状态，此时的相位误差调整电路实现锁相环路(PLL)功能。当一个通道与基准通道间的相位误差被调整到允许的范围内时，经ADC 244转换后的数字信号即反映出在正常工作状态下对应通道所需要的相位调整参数。在电路结束初始化阶段进入正常工作状态时，此参数数值被LATCH电路245锁定，经过DAC 246转换后输出对相应通道滤波器的相位匹配调整信号。

在PLL电路中增加ADC 244、LATCH 245及DAC 246是必要的。如果利用普通的PLL模拟锁相环路对通道的相位误差进行控制，由于保持模拟信号很困难，特别是在长时间的工作状态下，需要对模拟控制信号不断刷新，从而使得电路的连续工作状态被打断。

243是电荷泵电流源匹配控制电路，是一个电荷泵的充电及放电电流自动微调电路(CHARGE PUMP CURRENT AUTO-TRIM)，其主要功能是调整电荷泵中充电及放电电流大小的一致性，从而提高电路控制通道相位误差的敏感度。当充电与放电电流大小不匹配时，会引入相位调整时的固定误差，使通道性能不能够满足要求。

电路芯片的逻辑输入(LOGIC INPUT)用于控制电路的各种功能，辅助电路(AUXILIARY CIRCUIT)26主要完成电压基准等功能，数字正弦波发生器(SineWaveform GENERATOR)产生低频的正弦波，在系统初始化阶段供相位误差测试及调整使用，定时器(TIMER)27，控制通道相位控制环路即相位误差控制模块24在初始化阶段的工作时间，时间的长短根据调整精度确定。初始化阶段结束后，数字调制模块21从内部正弦波信号输入切换为外部数据输入(DATA INPUT)。

参见图5，是一种高性能的相位误差检测电路的实施电路，利用单个电压比较器和数字模块实现，单个电压比较器主要由电压比较器COM1、DC插入模块(DCinsert)、开关逻辑(switch logic)、电子开关SW1、SW2组成，数字模块包括3个传输门、5个反相器(inv)和相位误差检测逻辑(phase error detectorlogic)。其余为辅助电路，包括电压比较器COM2、上升沿检测与逻辑(risingedge detector & logic)电路、下降沿检测与逻辑(falling edge detector &logic)电路、启动与结束逻辑电路(start & end logic)、mcs逻辑(mcs logic)电路。mcs逻辑(mcs logic)电路与传输门、反相器连接构成通道选通模块，相位误差检测逻辑(phase error detector logic)输出信号为PEOUT。

单个电压比较器能高一致性地检出通道间的相位误差，不会受模块性能的影响，而数字处理部分，通过增加同步或延迟控制电路而使两通道的电路一致性提高，如节点N1、N2之间设计两个传输门和两个反相器，节点N1、N3之间设计一个传输门和三个反相器，两个通道中使用了相同的器件。

两个输入信号OUTPUT I及OUTPUT Q由电子开关SW1、SW2选通后，经过电容耦合到电压比较器COM1的正输入端，电压比较器COM1的负输入端接VCOM电平，COM1的两个输入端之间以高阻直流(DC insert)方式耦和。电压比较器COM2的正输入端与电平OUTPUTI连接，负输入端经电平平移(-250mv shift)后与VCOM连接。启动与结束逻辑电路有3个输入端和1个输出端，3个输入信号分别是COM2的输出信号，start及END逻辑信号，一个输出是上升沿检测与逻辑(risingedge detector & logic)电路的一个输入，上升沿检测与逻辑(rising edgedetector & logic)电路与下降沿检测与逻辑(falling edge detector & logic)电路之间互相传递控制逻辑信号，上升沿检测与逻辑电路与下降沿检测与逻辑电路的输出分别与COM1的RESET及SET信号端连接，并同时连接开关逻辑(SWITCHLOGIC)的两个输入端。COM1的输出(节点N1)进入通道选通模块，其信号处理通道由MCS逻辑控制，通道选通模块的输出端连接相位误差检测逻辑(PHASEERROR DETECTOR LOGIC)的输入端，相位误差检测逻辑最后输出占空比受相位误差控制的脉冲数字信号PEOUT。

电压比较器COM2检测CHANNEL I的状态，其输出作为检测电路的启动及结束逻辑(START & END LOGIC)的一个输入，当启动逻辑有效时，上升沿检测电路(RISING EDGE DETECTOR & LOGIC)开始工作，其输出信号控制开关逻辑(SWITCHLOGIC)，选通SW1或SW2，先后检测CHANNEL I和CHANNEL Q输出信号OUTPUT I、OUTPUT Q的上升沿过零点；当两个上升沿检测完毕后，开始检测两个通道CHANNEL I和CHANNEL Q输出信号OUTPUT I、OUTPUT Q的下降沿过零点，由下升沿检测电路(FALLING EDGE DETECTOR & LOGIC)完成两个下降沿检测后，再第二次重复检测上升沿、下降沿...。COM1与COM2互为输入、输出，同时COM1的另外一个输入为检测电路的启动及结束逻辑(START&END LOGIC)的输出信号。

通道选通逻辑MCS用于区分上升沿及下降沿，上升沿按照通道N1--N2处理，下降沿按照N1--N3处理。在相位误差检测逻辑电路(PHASE ERROR DETECTORLOGIC)中完成相位误差到脉冲占空比的转换。

可以在电压比较器中引入回滞区间以降低噪声等带来的影响，由于回滞区间对两个通道的影响是相同的，不会对相位误差的检测构成影响。

由于在模拟信号的处理部分仅使用了一个电压比较器，其对CHANNEL I及CHANNEL Q的影响是相同的，从而有效地降低了电压比较器漂移(OFFSET)电压及比较器的有限增益及增益匹配等对相位误差检测带来的影响。

而在数字处理部分，只要利用同一个数字通道对两个通道的相位误差进行处理，或者保证通道间处理的延迟误差有匹配关系，就能够在数字处理部分保证相位误差的检测精度。

图6中示出利用图5的单电压比较器进行相位误差检测的工作波形，相位误差的检测以脉冲的上升沿或下降沿作为相位误差计算的起始点。

参见图8，是实现高精度的电荷泵充电及放电的电流匹配及自动校正电路。电荷泵电路由图7所示的基准电流源产生电路、缓冲输出级及开关控制电路连接构成。电荷泵电流源匹配控制电路由误差电流检测电路、电流放大电路、电流电压转换电路、递归控制电路、锁存器(LATCH)和数模转换器(DAC)连接组成。

误差电流检测电路由电子开关SW1、SW2、SW3，运算放大器A1、A2、A3，晶体管M1、M2、M3、M4、M5、M6、M7、M13、M14、M15、M16、M0、M12、M8、M9、M10、M11、M17、M18、M19、M20连接构成。其中晶体管M8、M9、M10、M11连接构成电流放大电路，M17、M18、M19、M20连接构成电流放大电路，是由M8、M9和M10、M11及M17、M18和M19、M20的尺寸构成的电流放大。运算放大器A4及电阻R4连接构成电流电压(I/V)转换电路，递归控制电路是设置在模数转换器(ADC)中的数字递归控制器。

运算放大器A1、A2、A3、A4的正输入端与基准电压VREF连接。A1的负输入端与电阻R1及晶体管M1的源极连接，A1的输出与M1栅极连接，M1漏极与晶体管M2，M4，M6的栅极及M3的漏极连接，偏置电压VbiasP1与M3，M5，M7的栅极连接，M3，M5，M7构成基准电流源(CASCODE)，M2，M4，M6为电流镜。晶体管M13，M1 5的栅极与偏置电压VbiasN1连接，晶体管M14以二极管方式连接，其栅极与数模转换(DAC)中的电流输出节点及M16栅极连接。SW2一端连接M15的漏极，SW2另一端连接SW1、SW3及电容Ccp，SW3连接节点N1，SW1连接M7的漏极。

节点N4与运算放大器A2、A3的负输入端及晶体管M10、M12的源极连接，A2、A3的输出端2分别与晶体管M10、M12的栅极连接，晶体管M17、M19的栅极与偏置电压VbiasN2连接，晶体管M18，M20的栅极与晶体管M17、M12的漏极连接。晶体管M9、M11的栅极与偏置电压VbiasP2连接，晶体管M8、M10的栅极与晶体管M10、M9的漏极连接。节点N5与晶体管M11、M19的漏极连接，同时接入A4的负输入端，电阻R2作为电流的探测器件跨接于A4的负输入端与输出端之间，将电流的变化转换为电压的变化。本框内电路构成偏差电流感应(error sensor)，完成相位误差的电流检测。

ADC(adder/subtractor sign/speed decision加法器/减法器，标记/速度，判决)通过递归控制器将节点N6的电压利用加法器或减法器，逐步将之转换为逻辑值，然后经过锁存电路锁存(LATCH)后，由数模转换电路(DAC)通过电流输出节点将调整电流接入晶体管M14、M16的栅极，实现针对电荷泵中充电电流与放电电流匹配的调整。

DAC由逻辑解码器(digital-to-analog converter LOGIC数模转换逻辑)及二进制电流源(DAC框中上方)和二进制电流沉(DAC框中下方)构成，电流源和电流沉的输出经过开关组合后，通过同一个电流输出节点接入晶体管M14、M16的栅极。电流源或电流沉的开关组合，由ADC转换电路中给出的CA_sign逻辑信号决定，其中单个电流源或电流沉的开关，由ADC转换电路中给出的逻辑输出CA_b[4：0]决定。

在图8中，晶体管M10与M8、M20与M18之间存在一定的放大，即它们的宽长比不一样，优化的取值为31∶1，63∶1或127∶1。

图中k的取值为：0.1％，二进制电流源包括放电电流kl_dis、kl_dis/2、kl_dis/4、kl_dis/8、kl_dis/16，二进制电流沉包括充电电流kl_ch、kl_ch/2、kl_ch/4、kl_ch/8、kl_ch/16。

本发明首先对电荷泵的电流偏差进行自动校正，然后对通道相位误差的电流偏差进行自动校正。在对电荷泵的电流偏差进行自动校正时，SW1、SW2、SW3闭合，当SW1上电流大于SW2上电流时，运算放大器A2及晶体管M0截止，运算放大器A3及晶体管M12工作，电流从M17、M18、M19、M20镜像进入节点N5从而使节点N6上电压上升，ADC给出一个MSB的转换，再经过LATCH、DAC后，则DAC电流输出节点的输出电流经M13的漏极，使SW2上电流增加；SW2中增加电流后与SW1中电流比较，当SW1上电流小于SW2上电流时，运算放大器A2及晶体管M0工作，运算放大器A3及晶体管M12截止，误差电流经过晶体管M8、M9、M10、M11镜像后进入节点N5，导致节点N6上电压下降，ADC输出一个次MSB的转换，经过LATCH、DAC后，则DAC电流输出节点的输出电流经M13的漏极，使SW2上电流降低。重复以上递归过程，直至ADC中到最后一位LSB。

对通道相位误差的电流偏差进行自动校正，即是对通道相位误差的自动校正，此时SW1、SW2受控制，SW3不工作，当控制SW1的脉冲占空比大于控制SW2的脉冲占空比时，电容Ccp上电压上升；当控制SW1的脉冲占空比小于控制SW2的脉冲占空比时，电容Ccp上电压降低。脉冲占空比与通道相位误差相对应。

参见图9，为图8中ADC电路(递归控制器)的原理图，与传统结构的ADC不同(如图2中的ADC)，此处的ADC要实现：

(1)匹配调整回路的自适应功能；

(2)判断校正的极性；

(3)判断校正结束的依据；

(4)实现模拟误差到数字的转换。

在图9中，电压比较器COM1，COM2，COM3，COM4的正端接入输入电压INPUT，负端接入的比较基准电平由VREF2P-VREF1P-VREF1N-VREF2N依次递减，当输入的相位误差电压在VREF1P和VREF1N之间时，COM2、COM3输出均为“1”，通过中止判决电路(stop decision)置CA_stop为“1”，认为相位误差调整回路已经能满足要求，此时结束电路的调整过程，进入正常工作状态。

当COM4的输出为0时，认为输入的相位误差电压在负的方向偏差大，通过步长判决电路(step decision)并进而通过加法器/减法器，采用步长为2LSB的加法器进行递归；当COM4的输出为1且当COM3的输出为0时，认为输入的误差在负的方向偏差小，通过步长判决电路(step decision)并进而通过加法器/减法器，采用步长为1LSB的加法进行递归；同时将CA_sign置为1，即接入电流源、关闭电流沉，由输出的CA_b[4:0]具体控制接入二进制电流源中的哪个电流源。

当COM1的输出为1时，认为输入的相位误差电压在正的方向偏差大，通过步长判决电路(step decision)并进而通过加法器/减法器，采用步长为2LSB的减法器进行递归；当COM2的输出为1且当COM1的输出为0时，认为输入的相位误差电压在正的方向偏差小，通过步长判决电路(step decision)并进而通过加法器/减法器，采用步长为1LSB的减法进行递归；同时将CA_sign置为0，即接入电流沉、关闭电流源，由输出的CA_b[4：0]具体控制接入二进制电流沉中的哪个电流沉。

图10给出了图9中ADC电路操作实现的信号流程。

步骤1001，置CA_b[4：0]＝00000；

步骤1002，当COM2输出为0和COM3输出为1时，执行步骤1017，让CA_stop为“1”；

步骤1003，当COM2输出不为0和COM3输出不为1时，让CA_stop为“0”；

步骤1004、1005、1006，当COM1输出为1和COM2输出为1时，让sign＝1，和让减法器以步长2递归；

步骤1007、1008、1009，在COM1输出不为1和COM2输出不为1，当COM1输出为0和COM2输出为1时，让sign＝1，和让减法器以步长1递归；

步骤1013、1014、1015，在COM1输出为不为0和COM2输出不为1，当COM4输出为1、COM3输出为0和COM2输出为0时，让sign＝1，让加法器以步长2递归；

步骤1010、1011、1012，在COM4输出不为1、COM3输出不为0和COM2输出不为0，当COM3输出为0和COM4输出为1时，让sign＝1，和让加法器以步长1递归，当COM3输出不为0和COM4输出不为1时，执行步骤1017，让CA_stop为“1”；

步骤1016，执行完步骤1006、1009、1012、1015后，让此后的两个时钟周期空置(IDEL 2 CLOCK)。

从上述流程中可以看出，图9的ADC电路实际上是一个按加法或减法进行递归的控制器。

本发明通过设置电荷泵电流源匹配控制电路，可将电荷泵的精度控制在要求的1LSB内(LSB是精度的表示形式，如精度要求为1％，即7比特精度，1LSB是7比特中的最后一位)。

本发明技术的通道相位误差调整方案，具有精度高、不会随着使用时间延长而出现调整误差的优点，适于制作成集成芯片，适合在高性能的系统，如GSM的GPRS模式芯片设计中应用。

Claims

1.一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的方法，其特征在于包括以下处理步骤：

2.根据权利要求1所述的一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的方法，其特征在于：所述的步骤A至D是在电路上电初始化阶段的闭环工作状态下执行的，在初始化阶段结束后，由锁存器锁存步骤C获得的数字控制信号，再由步骤D中的数模转换器转换为固定的对待调整通道进行相位匹配调整的调整信号，电路工作在开环工作状态下。

3.根据权利要求1所述的一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的方法，其特征在于：所述步骤A中的模拟信号，是在电路上电初始化阶段，由数字正弦波发生器产生的数字正弦波信号经数字调制、数模转换、滤波及功率驱动后获得的。

4.根据权利要求2或3所述的一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的方法，其特征在于：所述的上电初始化阶段是根据相位匹配调整精度的要求，通过选择定时器的计时长短进行的，定时器控制步骤A至D的重复执行时间。

5.根据权利要求1所述的一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的方法，其特征在于：所述步骤A中的相位误差检测进一步包括：

a2.让另一电压比较器(COM2)的正输入端接入基准通道的模拟信号，负输入端经电平平移后与基准电压VCOM连接；

6.根据权利要求5所述的一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的方法，其特征在于：所述的步骤a4中，由节点N1--N2的通道和由节点N1--N3的通道是将相同数量及性质的逻辑门连接组成同步或延迟控制电路实现的。

7.根据权利要求1所述的一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的方法，其特征在于：所述的步骤B中，还包括设置一电荷泵的充电及放电电流自动微调电路，调整电荷泵中充电电流与放电电流的一致性。

8.根据权利要求7所述的一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的方法，其特征在于：所述的调整进一步包括：

9.根据权利要求8所述的一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的方法，其特征在于：所述步骤b2、b3中，模数转换的实现进一步包括以下处理步骤：

10.一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的电路，其特征在于：

11.根据权利要求10所述的一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的电路，其特征在于：所述的相位误差检测电路由单电压比较器和数字模块连接构成；单电压比较器包括负输入端与基准电压(VCOM)连接的电压比较器，耦合在该电压比较器正、负输入端间的直流插入模块，与该电压比较器正输入端连接的第一、第二电子开关，第一、第二电子开关分别连接两个匹配通道模拟信号的输出端，开关逻辑的输出端连接第一、第二电子开关的控制端，开关逻辑的输入端及电压比较器的复位、置位端分别连接上升沿检测和逻辑模块与下降沿检测和逻辑模块的输出端；数字模块包括由传输门及反相器连接构成的两个传输通道、通道选通模块和相位误差检测逻辑模块，通道选通模块连接传输门，电压比较器输出端与两个传输通道连接，两个传输通道连接相位误差检测逻辑模块。

12.根据权利要求10所述的一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的电路，其特征在于：所述的电荷泵电流源匹配控制电路，由相位误差电流检测电路、电流放大电路、电流电压转换电路、递归控制电路、锁存电路和数模转换电路顺序连接组成。

13.根据权利要求12所述的一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的电路，其特征在于：所述的递归控制电路是一模数转换器，包括第一、第二、第三、第四电压比较器、停止调整判断模块、步长判断模块和加法器/减法器模块；第一、第二、第三、第四电压比较器的正输入端连接输入电压，负输入端连接呈递减的基准电压VREF2P、VREF1P、VREF1N、VREF2N，第一、第四电压比较器输出端连接步长判断模块，步长判断模块输出端连接加法器/减法器模块，第二、第三电压比较器输出端及加法器/减法器模块输出端连接停止调整判断模块。

14.根据权利要求12所述的一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的电路，其特征在于：所述的数模转换电路由逻辑解码器、二进制电流源、二进制电流源的组合开关、二进制电流沉及二进制电流沉的组合开关连接构成；逻辑解码器的输出分别控制二进制电流源及二进制电流沉的组合开关，二进制电流源和二进制电流沉的输出经过组合开关后，通过同一个电流输出节点接入所述的相位误差电流检测电路。

15.根据权利要求10所述的一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的电路，其特征在于：还包括有数字调制模块、多通道增益误差控制模块、多通道模拟处理模块、数字正弦波信号发生器、用于完成电压基准功能的辅助电路和定时器；数字正弦波信号发生器连接数字调制模块和相位误差控制模块，在初始化阶段用于提供相位误差测试及调整；定时器连接相位误差控制模块用于控制初始化阶段的持续时间；数字调制模块、多通道增益误差控制模块、多通道模拟处理模块按通道顺序连接，对输入数据或数字正弦波信号进行数字调制、通道增益误差调整和包括数模转换、滤波及功率驱动的模拟处理；相位误差控制模块与多通道模拟处理模块的基准通道及待调整通道连接，输出对多通道模拟处理模块中待调整通道滤波器的延时控制信号。

16.根据权利要求15所述的一种利用锁相环路(PLL)控制无线基带调制多通道相位匹配的电路，其特征在于：所述的数字调制模块、多通道增益误差控制模块、多通道模拟处理模块、相位误差控制模块、数字正弦波信号发生器、辅助电路和定时器制作在一块集成芯片电路上。