JP2008092581A - パルス幅変調の方法および装置 - Google Patents

Abstract

【課題】コストがかかる、温度と作製プロセスの変動と共に変化しない正確な値を有する集積抵抗器を実装しないようにする。
【解決手段】電流に応答するパルス幅変調信号を提供する装置および方法が開示される。本発明の態様による回路は、第１の持続時間中に第１の電流をコンデンサの第１の電圧に変換するための、また、第２の持続時間中に、第１の電圧を第２の電圧に変化させるように第２の電流を放電するためのコンデンサを含む。比較器も含まれており、入力電流に応答して周期出力信号のパルス幅を変化させるために、第２の持続時間中にコンデンサの電圧を基準電圧と比較するようにコンデンサの出力に結合される。
【選択図】図１

Description

本発明は、電源に関し、より具体的には、本発明は、パルス幅変調器回路に関する。

多くのスイッチング電源が出力を調節するためにパルス幅変調を使用している。パルス幅変調器が、出力値に関連する制御信号を受信する。次いで、パルス幅変調器は、制御信号の値に従って、スイッチング周期の一部としてスイッチの導通時間を設定する。導通時間であるスイッチング周期の一部は、スイッチのデューティ比である。

制御信号の変化に応答するデューティ比の変化はパルス幅変調器の利得の尺度である。変調器の利得は、システムの安定性と動的応答に対して強い影響があるため、一般に、十分に制御される。

従来のパルス幅変調器は、制御電圧を、発振器からの三角電圧またはのこぎり歯電圧と比較するために、電圧比較器を使用する。比較器の出力は、パルス幅変調信号である。制御信号が電圧ではなく電流である応用例では、比較器に入力するために、抵抗器が電流を電圧に変換する。抵抗器の値は、変調器の利得に正比例するため、一般に、十分に制御される。従来の技法が集積回路において使用されるとき問題が生じる。というのは、温度と作製プロセスの変動と共に変化しない正確な値を有する集積抵抗器を実装することは、コストがかかるからである。

本発明の非限定的かつ非網羅的な実施形態について、別段の指定がない限り同様の符号が様々な図全体にわたって同様の部分を指す以下の図を参照して述べる。

電流に応答するパルス幅変調信号を提供する方法および装置。以下の説明では、本発明を徹底して理解できるように、多数の特定の詳細について述べる。しかし、本発明を実施するために、その特定の詳細を使用しなくてもよいことが当業者には明らかになるであろう。他の場合には、本発明をあいまいにすることを回避するために、周知の材料または方法について詳細に述べていない。

本明細書全体にわたって、「一実施形態」または「実施形態」に言及したときは、その実施形態と関連して述べられている特定の機能、構造、または特徴が、本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体にわたって様々な箇所で「一実施形態では」または「実施形態では」という句が現れたときは、必ずしもすべてが同じ実施形態に言及しているとは限らない。さらに、特定の機能、構造、または特徴は、１つまたは複数の実施形態において、任意の適切な組合せおよび／または副組合せで組み合わせることができる。さらに、本明細書と共に提供される図は、当業者に説明するためのものであり、図面は、必ずしも原寸に比例して示されていないことを理解されたい。

本発明の教示による回路の様々な例では、電流に応答するパルス幅変調信号が提供される。例示的な方法は、集積回路内で使用するのに有益な機能を含む。具体的には、本発明の教示による例示的な回路は、スイッチング電源を制御する集積回路内で有用である。

本発明の一態様では、制御電流をパルス幅変調信号に変換するために、抵抗器の値に実質的に依存しなくてもよい。その代わりに、様々な例によれば、本方法は、制御電流に比例する電流を使用し、発振器の周期内の既知の時間の間、コンデンサを充電する。次いで、既知の電流によって、コンデンサを放電させる。本発明の教示によれば、コンデンサの電圧が初期値から基準電圧になる時間により、デューティ比が発振器の周期の一部分として決定される。

このようにして、例示的な回路の性質により、デューティ比は、コンデンサの値、または例えば基準電圧の値、または例えば比較器の遅延、または例えば抵抗器の値など例えば他の回路要素の値から独立したものになる。集積回路内で使用されたとき、所望の精度のパラメータを得るために電流をトリミングすることが容易である。本発明の例の他の態様は、一定の変調器利得を維持しながら、一定オン時間モード、一定オフ時間モード、一定周波数モードの間で、変調モードを変化させることができるようにすることを含む。

例示するために、図１は、本発明の教示による１つの例示的なデューティ比回路を示すブロック図である。図のように、デューティ比制御回路１００は、パルス幅変調器回路１１０と発振器１５０を含む。図１に示されているように、一例のデューティ比制御回路１００は、電源１０２を制御するように結合される集積回路に含まれる。パルス幅モジュール回路１１０は、発振器１５０からタイミング信号Ｕ_OSC１４０を受信し、図１の例では電圧Ｖ_PWMであるパルス幅変調信号１３０を生成する。タイミング信号Ｕ_OSC１４０は、電圧でも電流でもよい。この例では、タイミング信号Ｕ_OSC１４０は、周期Ｔ_OSCを有する周期的なものである。タイミング信号Ｕ_OSCは、周期Ｔ_OSCの一部分ｋの間、ＬＯＷであり、周期Ｔ_OSCの残りの部分の間、ＨＩＧＨである。パルス幅変調信号１３０は、周期Ｔ_OSCの一部分Ｄの間、ＨＩＧＨであり、Ｄはデューティ比である。パルス幅変調器回路１１０はまた、制御電流Ｉ_C１２０をも受け取る。一例では、制御電流Ｉ_C１２０は、デューティ比Ｄを調整する。

図２は、本発明の教示によるパルス幅変調器回路の所望の応答を示すグラフである。グラフ２００は、デューティ比Ｄが制御電流Ｉ_Cに応答してどのように変化するかを示す。この例では、デューティ比Ｄは、Ｉ_Bより小さい制御電流について最大値Ｄ_Bであり、Ｉ_Aより大きい制御電流について最小値Ｄ_Aである。デューティ比は値Ｄ_Xであり、この値Ｄ_Xは、制御電流がＩ_AとＩ_Bの間にある値Ｉ_XであるときＤ_AとＤ_Bの間にある。制御電流Ｉ_AとＩ_Bの間のパルス幅変調器の利得は、傾き−ｍである。図２の例のパルス幅変調器の利得ｍは、逆アンペア(reciprocal ampere)の単位を有する。

図３は、本発明の教示による、グラフ２００と同様の応答を生成するデューティ比制御回路３００の一例の概略図である。図のように、回路３００は、制御電流Ｉ_C１２０を受け取る。電流源３０５が、電流Ｉ_Bを制御電流Ｉ_C１２０から減算する。制御電流Ｉ_C１２０と制御電流３０５からの電流Ｉ_Bとの差は、電流ミラー３５２の入力部で、トランジスタ３１０によって受け取られる。電流ミラー３５２のトランジスタ３１０、３１５は、それぞれの比１：Ｍの強さを(strength)を有し、それにより、ミラー電流３２５は、入力電流に倍率Ｍを乗じたものになる。

図３の例では、発振器１５０は、スイッチＳ₁３７８を制御するタイミング信号３４０を送る。タイミング信号３４０がＬＯＷであるとき、スイッチＳ₁３７８は閉じ、電流源３４５からの電流Ｉ₁と整流器３５４を通る電流との和である電流によってコンデンサＣ_D３７６を充電する。整流器３５４を通る電流が、電流源３３５からの電流とミラー電流３２５との差であるのは、その差が正であるときである。整流器３５４を通る電流は、ミラー電流３２５が電流源３３５からの電流より大きいとき、ゼロである。一例では、整流器３５４はダイオードを含む。

コンデンサＣ_D３７６の電圧Ｖ_D３５６は、比較器３６０によって基準電圧Ｖ_REF３７２と比較される。比較器３６０の出力３７０は、電圧Ｖ_D３５６が基準電圧Ｖ_REF３７２より大きいときＨＩＧＨである。比較器３６０の出力３７０は、電圧Ｖ_D３５６が基準電圧Ｖ_REF３７２より小さいときＬＯＷである。

図の例に示されているように、発振器１５０からの信号の立上がりエッジを遅延するために、遅延回路３６６が結合される。この例では、遅延回路３６６は、一例では比較器３６０の応答における遅延である、比較器３６０の理想的でない応答を補償するために含まれる。遅延回路３６６からの遅延タイミング信号３５８と、比較器３６０の出力３７０がＡＮＤゲート３６２に対する入力として受け取られる。ＡＮＤゲート３６２の出力３７４が、スイッチＳ₂３８４を制御する。また、ＡＮＤゲート３６２の出力はパルス幅変調信号３３０でもある。ＡＮＤゲート３６２の出力３７４がＨＩＧＨであるとき、電流源３８２を用いてコンデンサＣ_D３７６を放電するためにスイッチＳ₂を閉じる。

図４は、図３のデューティ比制御回路の例における３つの信号の例示的なタイミング関係を示す。この例では、図４は、発振器１５０からパルス幅変調器回路によって受信されたタイミング信号３４０、コンデンサＣ_D３７６の電圧Ｖ_D３５６の例示的な図、回路３００によって生成された例示的なパルス幅変調信号３３０を示す。図３の例示的な回路３００が動作するとき、電圧Ｖ_D３５６は、コンデンサＣ_D３７６がタイミング信号３４０の周期Ｔ_OSCの一部分ｋである時間中に充電されるので、値Ｖ_REFから値Ｖ_FBに増大する。この一部分ｋは、パルス幅変調器からの最大デューティ比に対して実質的に保証された制限を設定するように選択することができる。というのは、パルス幅変調器の出力または信号３３０は、周期Ｔ_OSCの一部分ｋと実質的に同じ持続時間の間、ＬＯＷでなければならないからである。

コンデンサＣ_D３７６は、電流源３４５からの電流Ｉ₁が整流器３５４の電流に加算されたものによって充電される。コンデンサＣ_Dは、制御電流Ｉ_C１２０が整流器３５４内の電流をゼロにするほど十分に大きいとき、電流Ｉ₁によって充電される。したがって、電流Ｉ₁の値は、一例では、発振器１５０からのタイミング信号３４０の各周期中に、最小限の持続時間の間、パルス幅変調器信号３３０がＨＩＧＨであることを保証するように選択される。

発振器１５０からのタイミング信号３４０がＨＩＧＨになった後で、コンデンサＣ_D３７６の電圧Ｖ_D３５６は、遅延回路３６６からの遅延Ｔ_DELAY中、値Ｖ_FBのままとなる。遅延回路３６６からの遅延Ｔ_DELAYの後で、電流源３８２は、基準電流Ｉ₀の一部分ＱによってコンデンサＣ_D３７６を放電させる。

図の例からわかるように、パルス幅変調器信号３３０は、コンデンサＣ_D３７６が電圧Ｖ_FBから電圧Ｖ_REFまで放電している間、ＨＩＧＨである。この例では、基準電流Ｉ₀の一部分Ｑは、１より小さい乗数であり、最大デューティ比が発振器１５０からのタイミング信号３４０によって決定されることを実質的に保証するように十分に放電電流を低減させるための、コンデンサＣ_D３７６からの放電電流に対する調整手段(adjustment)として、乗数Ｐ、一部分ｋ、電流Ｉ₁の値の選択と共に選択することができる。いくつかの例では、発振器の周波数が集積回路のトリムされたパラメータである諸例において、発振器１５０にタイミング関係を支配させることが望ましいであろう。したがって、この例では、デューティ比Ｄは、コンデンサＣ_D３７６が値Ｖ_FBから値Ｖ_REFまで放電している間の持続時間、またはタイミング信号３４０のＨＩＧＨレベルの持続時間のどちらか小さい方に対応する、発振器１５０の周期Ｔ_OSCの一部分である。デューティ比Ｄとパルス幅変調器の傾きｍすなわちＰＭＷ利得は、Ｉ_A＜Ｉ_C＜Ｉ_Bについて式、

によって与えられ、上式で、Ｉ₀は、集積回路の電力散逸または他の設計規則を考慮して選択されることが可能であるバイアス電流である。一例では、電流Ｉ₁３４５は、それを必要とする可能性がある応用例において、パルス幅変調器信号３３０がＨＩＧＨとなる最小限の持続時間を決定するように選択される。この一部分ｋは、最大デューティ比を決定する。一例では、図３の電流源３３５の乗数Ｐは、以下のように選択される。

したがって、デューティ比Ｄは、コンデンサＣ_D３７６の値、または例えば基準電圧、または例えば抵抗値など他の回路要素から独立したものである。デューティ比Ｄ、およびＰＭＷ利得の傾きｍは、コンデンサＣ_D３７６の値から独立したものであるが、コンデンサＣ_D３７６の値とタイプは、様々な例において、応用例の環境要件を満たすように選択される。それに応じて、パラメータＱ、Ｍ、Ｉ₀を調整することができる。

一例では、Ｔ_OSCは、１３２ｋＨｚの発振器周波数に対応して７．５８μｓであり、この発振器の周波数に対して、他のパラメータは、ｋ＝０．２、Ｐ＝４、Ｑ＝０．９７５、Ｉ₀＝１０μＡ、Ｉ₁＝６１０ｎＡ、Ｍ＝１１．２１×１０^-3であり、図３の立上がりエッジ遅延回路３６６の遅延時間Ｔ_DELAYは、１５０ｎｓである。

図５は、デューティ比制御回路５００の例を示しており、本発明の教示によれば、制御論理５３０が、発振器１５０からのタイミング信号３４０、比較器３６０の出力３７０、システムからの他の信号５１０を受信し、発振器１５０を制御し、かつコンデンサＣ_D３７６を充放電するスイッチＳ₁３７８とＳ₂３８４のスイッチングを制御する。したがって、この例では、本発明の教示によれば、制御論理５３０により、パルス幅変調器信号３３０は、外部システムからのシステム入力５１０に応答して、その周波数とデューティ比を変化させることができる。

図６は、追加のスイッチＳ_J６２５とＳ_K６１５を含むデューティ比制御回路６００の例示的な回路を示し、それぞれの電流源６２０と６０５が、コンデンサＣ_D３７６を充放電するそれぞれの電流Ｉ_J、Ｉ_Kを有し、スイッチングは、本発明の教示による制御論理５３０に応答する。一例では、制御論理５３０により、信号６１０、６３０が、スイッチＳ_K６１５とＳ_J６２５をそれぞれスイッチングする。制御論理５３０からの出力５２０により、比較器３６０の出力３７０の状態に従って、発振器１５０の周波数が変化する。

図７は、スイッチＳ_K６１５とＳ_J６２５を使用してコンデンサＣ_D３７６の充放電を変更する一例を示す。線分７１０は、スイッチＳ_K６１５が閉じている間の時間Ｔ_Kの間の、電圧Ｖ_D６３５の増大を示す。線分７２０は、すべてのスイッチが開いている間の時間Ｔ_Hの間、Ｖ_REFとＶ_FBの間のある値で一定に維持される電圧Ｖ_D６３５を示す。線分７３０は、スイッチＳ_J６２５が閉じている間の時間Ｔ_Jの間に減少する電圧Ｖ_D６３５を示す。制御論理５３０は、比較器３６０の出力に応答して、発振器１５０の出力３４０が時間Ｔ_K、Ｔ_H、Ｔ_Jの間ＨＩＧＨのままとなるようにし、それにより、発振器１５０の周期を第１の値Ｔ_OSC1から第２の値Ｔ_OSC2に増大させる。したがって、パルス幅変調器は、複数の入力５１０に応答して、コンデンサＣ_D３７６など、コンデンサを充放電するように、複数のスイッチと電流源を含むことができる。システムの必要に応じて、追加のスイッチと電流源により、制御電流Ｉ_C１２０に対するパルス幅変調器信号３３０の応答が修正されてもよい。

要約書で述べられているものを含めて、本発明の、示されている諸例についての上記の説明は、網羅的なものでも、開示されているまさにその形態に限定するものでもない。本発明の特定の実施形態と例について例示のために本明細書で述べられているが、本発明のより広範な精神と範囲から逸脱することなしに、様々な均等な修正が可能である。さらに言えば、特定の電圧、電流、周波数、電力範囲値、時間などは、説明のために提供されていること、他の値もまた、本発明の教示に従って、他の実施形態や例において使用することができることを理解されたい。

これらの修正は、上記の詳細な説明に照らして、本発明の例に対して加えることができる。以下の特許請求の範囲において使用される用語は、本発明を、本明細書および特許請求の範囲において開示される特定の実施形態に限定すると解釈すべきではない。むしろ、その範囲は、以下の特許請求の範囲によって全体的に決定すべきであり、以下の特許請求の範囲は、確立されている請求項解釈の原則に従って解釈すべきである。したがって、本明細書および図は、限定ではなく、例示とみなすべきである。

本発明の教示による例示的なデューティ比制御回路を示すブロック図である。 本発明の教示による例示的なデューティ比制御回路のパルス幅の変調器回路の応答を示すグラフである。 本発明の教示による、図２のグラフの応答を生成する例示的なデューティ比制御回路を示す概略図である。 図３のデューティ比制御回路の信号のタイミング関係を示す図である。 本発明の教示によるデューティ比制御回路を示す概略図である。 本発明の教示による他のデューティ比制御回路を示す他の概略図である。 本発明の教示による図６のデューティ比制御回路の信号のタイミング関係を示す図である。

符号の説明

１００ デューティ比制御回路、１０２ 電源、１１０ パルス幅変調器回路、１２０ 制御電流Ｉ_C、１３０ パルス幅変調信号、１４０ タイミング信号Ｕ_SOC、１５０ 発振器

Claims (19)

1. 第１の持続時間中に第１の電流をコンデンサの第１の電圧に変換するための、また、第２の持続時間中に、前記第１の電圧を第２の電圧に変化させるように第２の電流を放電するためのコンデンサと、
   前記コンデンサの出力に結合され、入力電流に応答して周期的な出力信号のパルス幅を変化させるために、前記第２の持続時間中に前記コンデンサの電圧を基準電圧と比較する比較器と
   を備える回路。
2. 前記周期的な出力信号の前記パルス幅が、前記コンデンサの値から実質的に独立したものである請求項１に記載の回路。
3. 前記周期的な出力信号の前記パルス幅が、前記基準電圧の値から実質的に独立したものである請求項１に記載の回路。
4. 前記周期的な出力信号の前記パルス幅が、前記比較器の応答における遅延から実質的に独立したものである請求項１に記載の回路。
5. 前記周期的な出力信号の前記パルス幅が、抵抗器の値から実質的に独立したものである請求項１に記載の回路。
6. コンデンサ電圧の変化が、前記第２の持続時間中に前記コンデンサの前記電圧が前記基準電圧に到達したとき終了する請求項１に記載の回路。
7. タイミング信号を生成するように結合された発振器をさらに備え、前記周期的な出力信号の周期が、前記発振器から受信された前記タイミング信号の前記周期である請求項１に記載の回路。
8. 前記発振器から受信された前記タイミング信号が、前記出力信号の最大オン時間を決定する請求項７に記載の回路。
9. 発振器と、システム入力に応答して回路の周波数およびデューティ比を変化させるように発振器からタイミング信号を受け取るように結合された制御論理とをさらに備える請求項１に記載の回路。
10. 前記制御論理が、前記コンデンサを充放電するために、前記発振器と、回路内のスイッチのスイッチングとを制御するように、前記比較器からの出力および前記システム入力を受け取るようにさらに結合される請求項９に記載の回路。
11. 前記制御論理が、発振器の出力に結合された遅延回路を備え、前記遅延回路の出力が、ＡＮＤゲートに結合され、前記制御論理が、パルス幅変調信号を出力するように前記比較器の出力に結合される請求項９に記載の回路。
12. 前記第１の電流が、電流源からの電流と、制御電流に比例する電流とを含む請求項１に記載の回路。
13. 前記制御電流に比例する前記電流を生成するために、電流ミラーをさらに備える請求項１２に記載の回路。
14. 集積回路に含まれる請求項１に記載の回路。
15. 前記集積回路が、電源を制御するように結合される請求項１４に記載の回路。
16. 第１の持続時間中に、第１の電流をコンデンサの第１の電圧に変換するステップと、
    第２の持続時間中に、前記コンデンサの電圧を前記第１の電圧から第２の電圧に変化させるステップと、
    周期的な出力信号のパルス幅を変調するために、前記第２の持続時間中に、前記コンデンサの前記電圧を基準電圧と比較するステップと
    を含む方法。
17. 前記第２の持続時間中に前記コンデンサの前記電圧が前記基準電圧に到達したとき、前記コンデンサ電圧の前記電圧を前記変化させるステップを終了するステップをさらに含む請求項１６に記載の方法。
18. 前記周期的な出力信号の周期と前記周期的な出力信号の最大パルス幅を決定するために、発振器からタイミング信号を受け取るステップをさらに含む請求項１６に記載の方法。
19. 前記周期的な出力信号の前記パルス幅を変調するために前記コンデンサを充放電するように、対応する複数の電流源のそれぞれに結合された複数のスイッチのそれぞれをスイッチングするステップをさらに含む請求項１６に記載の方法。

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