CN103348644A - 两点调制数字锁相环 - Google Patents

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Abstract

公开了两点调制数字锁相环电路。该电路包括可在多个频率之间切换的采样时钟输入。该电路还包括在反馈路径中的接收低通调制数据的Σ-Δ调制器。该电路还包括接收高通调制数据的电压模式数-模转换器（VDAC）。该电路还包括耦合至该反馈路径以及VDAC的输出的模拟压控振荡器。该电路还包括耦合至反馈路径、采样时钟和环路滤波器的相位-数字转换器（PDC）。

Description

两点调制数字锁相环
技术领域
本公开一般涉及通信系统。更具体地，本公开涉及两点调制数字锁相环。
背景
电子设备（蜂窝电话、无线调制解调器、计算机、数字音乐播放器、全球定位系统（GPS）单元、个人数字助理（PDA）、游戏设备等）已成为日常生活的一部分。小型计算设备如今被放置在从汽车到住房用锁等各种事物中。在过去的几年里电子设备的复杂度有了惊人的上升。例如，许多电子设备具有一个或多个帮助控制该设备的处理器，以及支持该处理器及该设备的其他部件的数个数字电路。
无线通信系统被广泛部署用以提供诸如语音、视频、数据等各种类型的通信内容。这些系统可以是能够支持多个无线通信设备与一个或更多个基站的同时通信的多址系统。
移动设备可包括在操作期间使用的各式各样的电路。举例而言，振荡器可被用来对跨移动设备内的电路板或集成电路的各种电路进行同步。此外，移动设备内的不同电路可使用不同频率操作。因此，移动设备可生成多个参考信号以用于不同目的。
然而，像其他便携式电子设备一样，移动设备可具有有限的电池寿命。与其他类型的电路一起，振荡器在操作期间消耗电流，因此缩短了电池寿命。此外，可能期望使参考信号中的噪声量最小化。因此，可以通过两点调制数字锁相环来实现益处。
发明概述
公开了两点调制数字锁相环电路。该电路包括可在多个频率之间切换的采样时钟输入。该电路还包括在反馈路径中的接收低通调制数据的Σ-Δ调制器。该电路还包括接收高通调制数据的电压模式数-模转换器（VDAC）。该电路还包括耦合至该反馈路径以及VDAC的输出的模拟压控振荡器。该电路还包括耦合至该反馈路径、采样时钟和环路滤波器的相位-数字转换器（PDC）。
该高通调制数据可包括用自适应高通增益和高通增益分辨率调整来缩放的调制数据。该低通调制数据可包括用基于采样时钟频率的可变低通增益缩放并与Σ-Δ调制器的频率控制字求和的调制数据。
该电路还可包括Kv适配模块，其配置成确定自适应高通增益。该Kv适配模块可进一步配置成接收已由所述环路滤波器滤波的、在采样时钟与反馈路径之间的相位误差。该Kv适配模块可进一步配置成将经滤波的相位误差乘以带宽系数倒数以产生第一信号、将第一信号乘以调制数据的符号位以产生第二信号、将该第二信号与先前的第二信号求和以产生第三信号、以及将第三信号乘以带宽系数以产生高通增益。
该数字锁相环中的所有数字模块可将采样时钟输入作为工作时钟使用。这些数字模块包括Σ-Δ调制器、相位-数字转换器和环路滤波器。该高通调制数据可在其被输入到电压模式数-模转换器（VDAC）之前与环路滤波器的输出求和。该电压模式数-模转换器（VDAC）可配置成接收用于两点调制的高通调制数据和接收用于锁相的来自所述环路滤波器的输出。
还公开了一种使用数字锁相环的用于两点调制的集成电路。该集成电路包括可在多个频率之间切换的采样时钟输入。该集成电路还包括在反馈路径中的接收低通调制数据的Σ-Δ调制器。该集成电路还包括接收高通调制数据的电压模式数-模转换器（VDAC）。该集成电路还包括耦合至该反馈路径以及VDAC的输出的模拟压控振荡器。该集成电路还包括耦合至该反馈路径、参考频率和环路滤波器的相位-数字转换器（PDC）。
还公开了两点调制数字锁相环电路。该电路包括用于接收可在多个频率之间切换的采样时钟的装置。该电路还包括耦合至反馈路径的用于调制的装置，其接收低通调制数据。该电路还包括用于将数字信号转换成模拟信号的装置，其接收高通调制数据。该电路还包括用于基于所接收到的模拟输入信号来产生振荡频率的装置，其耦合至反馈路径和该用于转换的装置的输出。该电路还包括用于确定反馈路径信号与参考频率之间的相位差的装置，其耦合至环路滤波器。
还公开了一种用于两点调制的方法。接收了采样时钟输入。将低通调制数据提供给Σ-Δ调制器。基于Σ-Δ调制器的输出来预缩放模拟压控振荡器（VCO）输出。确定采样时钟输入与经预缩放的VCO输出之间的相位差。将高通调制数据与滤波之后的相位差求和以产生数字VCO控制字。将该数字VCO控制字转换成模拟控制字。将该模拟控制字提供给模拟VCO。
还公开了一种使用数字锁相环的用于两点调制的计算机程序产品。该计算机程序产品包括其上具有指令的计算机可读介质。这些指令包括用于使无线设备接收采样时钟输入的代码。这些指令还包括用于使无线设备将低通调制数据提供给Σ-Δ调制器的代码。这些指令还包括用于使无线设备基于所述Σ-Δ调制器的输出来预缩放模拟压控振荡器（VCO）输出的代码。这些指令还包括用于使无线设备确定采样时钟输入与经预缩放的VCO输出之间的相位差的代码。这些指令还包括用于使无线设备将高通调制数据与滤波之后的相位差求和以产生数字VCO控制字的代码。这些指令还包括用于使无线设备将数字VCO控制字转换成模拟控制字的代码。这些指令还包括用于使无线设备将模拟控制字提供给模拟VCO的代码。
附图简要说明
图1是解说使用两点调制数字锁相环（PLL）的发射机的框图；
图2是解说两点调制锁相环（PLL）的框图；
图3是解说锁相环（PLL）中的两点调制的一种可能配置的框图；
图4是解说多速率锁相环（PLL）的一种可能配置的框图；
图5是解说两点调制数字锁相环（DPLL）的一种配置的框图；
图6是解说用于两点调制的方法的流程图；
图7是解说使用电流模式数-模转换器（IDAC）的锁相环（PLL）的前馈路径的一部分的框图；
图8是解说使用电压模式数-模转换器（VDAC）的锁相环（PLL）的前馈路径的一部分的框图；
图9是解说两点调制数字锁相环（DPLL）的另一配置的框图；
图10是解说kv适配期间压控振荡器（VCO）的输出的时序；
图11是解说简化的两点调制数字锁相环（DPLL）的框图；
图12是解说两点调制数字锁相环（DPLL）的另一配置的框图；
图13是解说用于kv适配的方法的流程图；
图14是解说用于Σ-Δ调制器的增益缩放的框图；
图15解说了基站内可包括的某些组件；以及
图16解说无线通信设备内内可包括的某些组件。
详细描述
出于各种原因，例如为了在不同频率上生成稳定信号之类，可在电路系统中使用锁相环（PLL）。近来，数字锁相环（DPLL）在无线通信设备中已变得尤其有用。例如，DPLL可由高斯最小频移键控（GMSK）、或者全球移动通信系统（GSM）或增强型数据率GSM演进（EDGE）系统中的8相移键控（8PSK）数据调制来驱动。此外，用相位-数字转换器（PDC）在数字锁相环（DPLL）中实现数字两点调制（TPM）是功率效率更高的办法，这是因为在压控振荡器（VCO）频率运行的射频（RF）累加器可被移除。然而，问题之一是要为低通数据选择恰适的注入点。一个潜在的注入点是累加器之后的相位-数字转换器（PDC）输出。然而，在此类架构中，两点调制（TPM）系统中的高通增益被转变成压控振荡器（VCO）增益、相位-数字转换器（PDC）增益以及分频比N的函数。由于相位-数字转换器（PDC）增益是取决于工艺、电压和温度（PVT）的，因此良好的增益校准对于使相位-数字转换器（PDC）增益的变动最小化而言是必要的。除此之外，N是取决于通道的，这意味着高通增益（ku）不能为常数且在选择了不同通道时需要被改变。因此，电路复杂度和功耗是很高的。需要更稳健的办法。
数字两点调制（TPM）中的另一个问题与它的采样时钟有关。当使用不同采样时钟时，在寄生耦合、功耗和调制性能之间存在权衡。不仅仅是动态功耗，而且透过基板的寄生耦合也随采样频率而增加。然而，当采样时钟的频率减小时，调制性能会受到损害，这是因为时钟速率越低量化噪声越高。芯片面积是数字TPM系统中的另一权衡。输入调制数据被分裂成高通和低通路径并被施加到两个不同点中。当数据被一分为二时，输入调制数据的位宽被加倍。触发器和所涉及的走线连接的数目增加了总芯片面积。概言之，为了使电路复杂度更低、功耗更小、寄生耦合更少且芯片面积更小，数字相位锁相环（DPLL）中的数字两点调制（TPM）需要新的解决方案。
因此，本系统及方法可使用以下五种技术。第一，可在反馈路径中的Σ-Δ调制器的输入处而不是参考路径中的相位-数字转换器（PDC）输入处施加低通数据。通过在反馈路径中施加数据，就不需要在数字两点调制（TPM）系统中包括相位-数字转换器（PDC）增益，并且复杂的相位-数字转换器（PDC）增益归一化就可被移除。此外，高通增益可以是独立于通道的，并且可以不需要根据通道而改变。
第二，多个采样时钟可被用于数字两点调制（TPM）。低采样频率可被使用以使动态功耗和寄生耦合更少。当选择了接近于整数（near-integer）的通道时，数字锁相环（DPLL）可被切换到其他采样时钟以降低分数型寄生信号。
第三，当切换了参考时钟时，高通增益的分辨率可被编程。由于通过为较低参考时钟使用较高分辨率而减小了量化噪声，因此低通和高通路径的增益匹配得到改善。当高通路径和低通路径被数字地实现时，这两条路径之间的增益和延迟匹配可以是跨不同的工艺、电压和温度（PVT）更为准确且更有适应性的。
第四，为了减小kv适配中的量化噪声，可以将环路滤波器中的极点之后的经滤波信号、而不是环路过滤器输入用作对kv适配的主输入。带宽系数与kv适配的累加器输出的乘法也可被调整以保持内部变量的准确性。
第五，共用路径中的增益缩放可被移除。取而代之地，可在低通路径中设置可变增益以用于不同的采样时钟。高通路径中的增益可由kv适配来处置。当数据被一分为二时，输入调制数据的位宽可以不再被加倍。这可减小触发器、走线连接的数目以及总芯片面积。
图1是解说使用两点调制数字锁相环（DPLL）102的发射机100的框图。举例而言，发射机100可以是在无线通信设备或基站中。虽然解说的是发射机100，但两点调制数字锁相环102可被用在其他应用（例如接收机）中。除了两点调制数字锁相环102以外，发射机100还可包括振荡器108、驱动放大器116和功率放大器118。两点调制数字锁相环102可接收来自振荡器108的参考信号110和来自数据源112的调制数据114。例如，调制数据114可以是高斯最小频移键控（GMSK）或8相移键控（8PSK）数据。参考信号110可以是特定频率（即，参考频率）的周期性信号，其被发射机100中的数字组件用作时钟信号。调制数据114可以是要被无线地传送给另一设备的有用数字数据。发射机100可以按照以下方式来处理调制数据114：对其进行制备以用于传输，即，产生包括调制数据114的射频（RF）信号106。例如，如果调制数据114具有100kHz的带宽，则RF信号106可以是具有100kHz的带宽以及1GHz或1.8GHz的中心频率的调制数据114。在RF信号106经由天线104被传送之前，它可由激励放大器116、功率放大器118或者它们两者来放大。因此，发射机100可使用两点调制数字锁相环102来将数据上变频到射频范围以供传输。在一种配置中，两点调制数字锁相环102可取代与混频器（未示出）组合的模拟锁相环以用于本地振荡器108生成和调制相位数据。
图2是解说两点调制锁相环（PLL）202的框图。锁相环202可包括一个或多个求和器246a-b、相位检测器220、环路滤波器222、压控振荡器（VCO）228和分频器230。参考频率（f参考）210可被接收以作为对锁相环202的输入，并且输出频率可以是锁相环202的输出。
在正常操作期间，分频器230可接收压控振荡器（VCO）228的输出（f输出）232并将该频率除以指定值。相位检测器220可将分频器230的输出的相位与参考频率210作比较并产生相位差。在滤波之后，环路滤波器222可输出控制压控振荡器（VCO）228的信号。
在两点调制中，可将调制数据与参考频率210以及环路滤波器222的输出求和。这些路径可被称为低通路径224和高通路径226。低通路径224具有低通特性，并且高通路径226具有高通特性。当调制数据被一同注入到这两条路径中并（用施加到每条路径的不同增益）良好地补偿时，调制带宽可以不受锁相环202的带宽所限制。高通路径增益可由式(1)中所示的严格正实数算法来确定，其在离散时域中实现：
ku[n]=ku[n-1]+γ·u[n-1]·ε[n-1]    (1)
其中，n是索引，ku是高通路径226的适配增益、γ是环202的带宽系数，u是输入调制数据，并且ε是来自相位检测器220的相位差。
然而，除了优点以外，两点调制可能具有若干问题。两点调制系统中的高通增益可以是压控振荡器（VCO）228增益、（数字锁相环中的）相位-数字转换器（PDC）增益、以及分频器230的分频比（N）的函数。相位-数字转换器（PDC）增益是取决于工艺、电压和温度（PVT）的。因此，可使用良好的相位-数字转换器（PDC）校准。N可以是取决于通道的。此外，动态功耗和透过基板的寄生耦合随采样频率而增加。调制性能会随着低采样频率而受到损害，这是因为时钟速率越低量化噪声越高。
图3是解说锁相环（PLL）302中两点调制的一个可能配置的框图。与图2中所解说的锁相环202形成对比，图3中所解说的锁相环302是数字锁相环302，即，至少相位-数字转换器（PDC）334和环路滤波器336可以使用参考频率310来数字地实现。相位-数字转换器（PDC）334可确定参考频率310与预缩放器331的输出之间的相位差，其中预缩放器331由Σ-Δ调制器340基于频率控制字（FCW）338来控制。环路滤波器336可随后控制数控振荡器（DCO）329。
在此配置中，调制数据可在低通路径324中在相位-数字转换器334之后，并且在高通路径326中在环路滤波器336之后被注入到锁相环302中。具体而言，包括延迟元件344和求和器346a的累加器342可被用来将当前调制数据与先前的调制数据加以组合。此组合调制数据可使用乘法器348a与相位-数字转换器（PDC）334的输出相乘。高通路径326中的调制数据可在（使用另一加法器346c）被加到环路滤波器输出336上之前（使用另一数字乘法器348b）乘以高通增益（ku）350，并被用来控制数控振荡器（DCO）329和产生f输出332。
然而，此配置的实现可能非常复杂。例如，低通增益可能需要（使用GPDC352和乘法器346b）被缩放以匹配相位比例。这意味着相位-数字转换器（PDC）344增益校准可能是必需的，而这会增加设计复杂度。换言之，锁相环302中的高通增益（ku）350可以是数控振荡器（DCO）329增益、相位-数字转换器（PDC）334增益、以及预缩放器的分频比（N）的函数。由于相位-数字转换器（PDC）334增益取决于工艺、电压和温度（PVT）并且N是取决于通道的，因此使用GPDC352的校准可能是非常复杂的。此外，DCO329的调谐电容器中的非线性可导致显著的输出射频频谱变动。
图4是解说多速率锁相环（PLL）402的一个可能配置的框图。多速率PLL402中的各模块可使用不同的采样时钟速度。快时钟可以仅用于得益于较好量化噪声的那些模块（例如，数控振荡器（DCO）429和时间-数字转换器（TDC）460）。其余模块可使用较慢的时钟以减小电流消耗。在此配置中，低通路径424中的调制数据可以在加法器446a处与频率控制字（FCW）438求和并被馈送到累加器（ACC）模块452。ACC模块452可由时钟信号（f时钟）454控制。ACC模块452的输出可（被另一加法器446b）求和并被馈送到环路滤波器436中。环路滤波器436的输出可（由另一加法器446c）与来自高通路径426的经增益调整的调制数据求和。如前，高通增益（ku）450可（例如根据式(1)）被推导出并可由数字乘法器448施加。在注入了高通调制数据之后，升采样器454可通过将恰适数目的零添加到数据上来对信号进行升采样以将其低速度的采样时钟匹配到快时钟。可应用第一传递函数（L[z]）456以在由升采样器454添加的零处内插数值，即，L[z]456可以是用于升采样器454的滤波器。第一传递函数（L[z]）456的输出可控制数控振荡器（DCO）429，后者产生多速率PLL402的输出频率（f输出）432。数控振荡器（DCO）429可以基于数控振荡器（DCO）时钟频率（fDCO）458来操作。
时间-数字转换器（TDC）460可被放置在多速率PLL402的反馈环路中。时间-数字转换器（TDC）460可使用时间-数字转换器（TDC）时钟频率（fTDC）462来操作。第二传递函数（H[z]）464可被应用于时间-数字转换器（TDC）460的输出。第二传递函数（H[z]）464的输出可被馈送到降采样器466以将高速度采样时钟的速率匹配到后续模块的慢时钟，即，H[z]464可以是用于降采样器466的滤波器。降采样器466输出可随后与高级时钟控制（ACC）模块452的输出求和。
此配置可能具有若干限制。首先，不同的时钟频率（即，f时钟454、fDCO458和fTDC462）会通过非线性失真混在一起并生成更多的低频寄生信号。其次，来自升采样器454和降采样器466的内插和分样会引入延迟并使相位裕量降级。第三，时间-数字转换器（TDC）460可能消耗很高的功率并引入复杂度，因为它以相对较高的频率运行。第四，高通增益（ku）450可能是时间-数字转换器（TDC）460的函数，这可能需要时间-数字转换器（TDC）460归一化。而且，如前，数控振荡器（DCO）429的调谐电容器中的非线性可导致显著的输出射频频谱变动（ORFS）。
图5是解说两点调制数字锁相环（DPLL）502的一种配置的框图。图5中所解说的配置可解决许多先前所讨论的问题。具体而言，该配置可利用数字锁相环（DPLL）502中的可切换采样时钟以达到较小噪声、较低电路复杂度、较小功耗和较小参考寄生耦合。
DPLL502的另一个优势可以是使用相位-数字转换器（PDC）534和Σ-Δ调制器540，而不是时间-数字转换器（TDC）和累加器。时间-数字转换器（TDC）和累加器可能具有高功耗，因为它们在高频（例如，f输出/2）上操作。相反，相位-数字转换器（PDC）534和Σ-Δ调制器540可在低频（例如，f参考510）上操作，由此导致较低的电流消耗。此外，时间-数字转换器（TDC）增益在两点调制中可能需要被归一化，而如果数据在Σ-Δ调制器540处施加，则相位-数字转换器（PDC）534增益不需要归一化。
在操作期间，相位-数字转换器（PDC）534可确定参考频率（f参考）510与预缩放器531的输出之间的相位误差，或即相位差。在一种配置中，相位-数字转换器（PDC）534可以是将参考频率（f参考）510用作时钟的数字模块，其确定相位误差并基于该相位误差来确定控制字。换言之，相位-数字转换器（PDC）534可代替模拟锁相环中的相位检测器和电荷泵来使用。在滤波之后，数字环路滤波器536可将相位-数字转换器（PDC）534输出与高通经增益缩放的调制数据求和，即，调制数据572可在加法器546a之前在数字乘法器548a处被施加高通增益（ku）550。经求和、滤波的相位-数字转换器（PDC）534输出和高通调制数据可被输入到单个电压模式数-模转换器（VDAC）568。在此配置中，可在PLL502中仅使用单个电压模式数-模转换器（VDAC）568。它提供两个功能。第一个功能是在锁相和锁频期间在模拟VCO528之前进行数-模转换。另一个功能是允许数字高通调制数据被注入到PLL502中。如以下所讨论的，电压模式数-模转换器（VDAC）568作为电流模式数-模转换器（未示出）的替代，向数字锁相环（DPLL）502引入的噪声可以是较少的。电压模式数-模转换器（VDAC）568可输出针对模拟压控振荡器（VCO）528的模拟控制信号。模拟压控振荡器（VCO）528作为数控振荡器（DCO）329、429的替代，可以不引入导致输出射频频谱（ORFS）变动的差分非线性。
反馈环路中的预缩放器531可基于Σ-Δ调制器（SDM）540来对压控振荡器（VCO）528的输出频率（f输出）532进行缩放。Σ-Δ调制器（SDM）540可由已（使用另一数字乘法器548b）乘以了低通增益570并（使用另一加法器546b）与频率控制字（FCW）538求和的数字调制数据572控制，即，Σ-Δ调制器540可接收低通调制数据。Σ-Δ调制器540可以类似于在分数型n频率合成器中所使用的那些Σ-Δ调制器。调制数据与数字字格式的频率控制字（FCW）538一起可被Σ-Δ调制器540转换成多电平输出以使预缩放器531的分频比抖动。Σ-Δ调制器540的噪声整形属性可将量化噪声移位到相对较高的频率，该相对较高的频率随后可由PLL502的低通特性衰减。
因此，在图5中所解说的两点调制数字锁相环502中，调制数据572在沿着高通路径526行进之后在电压模式数模转换器（VDAC）568的帮助下在高通点处（即，压控振荡器（VCO）528控制电压）被施加。调制数据572还在反馈路径中的低通点（其是Σ-Δ调制器540的输入）处，即在沿着低通路径524行进之后被施加。通过在反馈路径中施加低通数据，而不是在相位-数字转换器（PDC）534输出处注入数据，就没有必要补偿相位-数字转换器（PDC）534增益，并且复杂的相位-数字转换器（PDC）534增益归一化可被移除。高通增益可以是独立于通道的并且可以不需要根据通道而改变。在反馈路径中引入调制数据572在相位-数字转换器（PDC）534输入处引入相位变动也是很小的。相反，如果在晶体振荡器或相位-数字转换器（PDC）534输出处注入，则会引入很大的相位变动。这对相位-数字转换器（PDC）534动态范围强加的要求可能不那么严苛。
此外，多个采样时钟可被用于两点调制数字锁相环（DPLL）502。因此，噪声、寄生性能和功耗可通过选取恰适的时钟来优化。换言之，数字锁相环（DPLL）502中的所有数字组件（即，相位-数字转换器（PDC）534、环路滤波器536、数字乘法器548a-b、加法器546a-b和Σ-Δ调制器540）可使用相同采样时钟（即，参考频率（f参考）510）来操作。此采样时钟可在若干不同频率之间切换。因此，通过以对较低速度给予优先的的方式来选取恰适采样时钟，就可减小动态功耗。可切换采样时钟可减小全球移动通信系统（GSM）中的相位误差和增强型数据率GSM演进（EDGE）中的误差向量幅值（EVM）。此外，可切换采样时钟可减小透过基板的参考/分数型寄生耦合，而透过基板的参考/分数型寄生耦合可导致输出射频频谱变动（ORFS）。
图6是解说了用于两点调制的方法600的流程图。方法600可通过两点调制数字锁相环（DPLL）502来执行。数字锁相环（DPLL）502可接收（674）采样时钟输入。该采样时钟输入可以是输入到数字锁相环（DPLL）502的参考频率（f参考）510并且可以由数字锁相环（DPLL）502内的所有数字模块使用。此外，该采样时钟可在多个频率之间切换。数字锁相环（DPLL）502还可以将收到调制数据572乘以（676）自适应高通增益（ku）550以产生高通调制数据。如以下所讨论的，还可以将调制数据572乘以高通增益分辨率调整以产生高通调制数据。数字锁相环（DPLL）502还可以将收到调制数据572乘以（678）可编程低通增益570。数字锁相环（DPLL）502还可将经低通增益缩放的调制数据与频率控制字538求和（680）以产生低通调制数据并将其提供给Σ-Δ调制器540。数字锁相环（DPLL）502还可以使用预缩放器531对模拟压控振荡器（VCO）528输出（即，输出频率532）进行预缩放（682）。数字锁相环（DPLL）502还可以确定（684）采样时钟输入510与经预缩放的压控振荡器（VCO）528输出之间的相位差（即，在相位数字转换器（PDC）534中确定该相位差）。数字锁相环（DPLL）502还可对该相位差进行数字滤波（686）。数字锁相环（DPLL）502还可将高通调制数据与经滤波的相位差求和（688）以产生数字压控振荡器（VCO）528控制字。数字锁相环（DPLL）502还可以使用电压模式数-模转换器（VDAC）568将数字压控振荡器（VCO）528控制字转换（690）成模拟压控振荡器（VCO）528控制字。数字锁相环（DPLL）502还可以在模拟压控振荡器（VCO）528处接收（692）模拟控制字并产生模拟压控振荡器（VCO）输出532。
图7是解说使用电流模式数-模转换器（IDAC）的锁相环（PLL）的前馈路径的一部分的框图。高通调制数据794（即，已由高通增益550缩放并与相位-数字转换器（PDC）534输出组合的调制数据572）可能被引入了电流模式数-模转换器（IDAC）量化噪声795。虽然是用加法器746a-b建模的，但不想要的噪声795、796的添加可能在没有显式电路系统的情况下发生。有噪高通调制数据794可随后被输入到电流模式数-模转换器（IDAC）769中。为了分析的目的，电流模式数-模转换器（IDAC）769可被建模为作为时间s的函数的零阶保持滤波器（ZOH），即，ZOH(s)。在数字时间-连续时间接口（T）794之后，电流模式数-模转换器（IDAC）769输出在由积分器797积分之前可能会被引入电流模式数-模转换器（IDAC）热噪声796。传递函数798（HI,LPF(s)）可被用来建模PLL中的环路滤波器的传递函数。压控振荡器（VCO）728可随后产生f输出732。IDAC的传递函数可根据式(2)给出：
H IDAC ( s ) = ZOH I ( s ) · 1 sK int H I , LPF ( s ) · K vco s 1 + H I , OL ( s ) - - - ( 2 )
其中，s是时间上的索引，ZOHI(s)是电流模式数-模转换器（IDAC）769的零阶保持滤波器，Kint是积分电容器797的增益，Kvco是压控振荡器（VCO）728的调谐灵敏度，HI,LPF(s)是环路滤波器的传递函数，并且HI,OL(s)是数字锁相环（DPLL）的开环传递函数。因此，传递函数HIDAC(s)可以是低通的，这允许低频噪声被传递到数字锁相环（DPLL）502的输出，由此导致相对较高的积分功率噪声（IPN）。
图8是解说使用电压模式数-模转换器（VDAC）868的锁相环（PLL）的前馈路径的一部分的框图。高通调制数据894（即，已被高通增益550缩放并与控制字组合的调制数据572）可能被引入了VDAC量化噪声895。虽然是用加法器846a-b建模的，但不想要的噪声895、896的添加可能在没有显式电路系统的情况下发生。有噪高通调制数据894可随后被输入到电压模式数-模转换器（VDAC）868中。为了分析的目的，电压模式数-模转换器（VDAC）868可被建模为作为时间s的函数的零阶保持（ZOH）滤波器，即，ZOH(s)。在数字时间-连续时间接口（T）894之后，电压模式数-模转换器（VDAC）868输出可能会被引入电压模式数-模转换器（VDAC）热噪声896。传递函数（HV,LPF(s)899可被用来建模PLL中的传递函数。压控振荡器（VCO）828可随后产生f输出832。电压模式数-模转换器（VDAC）868的传递函数可根据式(3)给出：
H VDAC ( s ) = ZOH V ( s ) · H V , LPF ( s ) · K vco s 1 + H V , OL ( s ) - - - ( 3 )
其中，s是时间上的索引，ZOHV(s)是VDAC868的零阶保持滤波器，Kvco是压控振荡器（VCO）828的调谐灵敏度，HV,LPF(s)899是环路滤波器的传递函数，并且HV,OL(s)是数字锁相环（DPLL）的开环传递函数。在该配置中没有积分电容器，因此
Figure BDA00003632598300132
因子从式(3)中移除。
因此，传递函数HVDAC(s)可以是带通的，这限制了被传递到数字锁相环（DPLL）502的输出的低频噪声和高频噪声，由此导致更好的积分功率噪声（IPN）。换言之，电压模式数-模转换器（VDAC）868对数字锁相环（DPLL）502的带内噪声贡献小于电流模式数-模转换器（IDAC）769，这是因为电压模式数-模转换器（VDAC）868的噪声传递函数是带通而不是低通的。因为电流模式数-模转换器（IDAC）769可以是数字锁相环（DPLL）502的主要噪声贡献源之一，所以使用电压模式数-模转换器（VDAC）868而不是电流模式数-模转换器（IDAC）769可导致改善的性能。
图9是解说两点调制数字锁相环（DPLL）902的另一配置的框图。两点调制数字锁相环（DPLL）902可包括相位-数字转换器（PDC）934、环路滤波器936、电压模式数-模转换器（VDAC）968、模拟压控振荡器（VCO）928、预缩放器931、Σ-Δ调制器940和多个加法器946a-b及数字乘法器948a-b，它们包括分别与图5中的相位-数字转换器（PDC）534、环路滤波器536、电压模式数-模转换器（VDAC）568、模拟压控振荡器（VCO）528、预缩放器531、Σ-Δ调制器540、加法器546a-b及数字乘法器548a-b类似的功能性。
此外，输入调制数据972可由有限冲激响应（FIR）滤波器911处理，并（由重采样器913）根据采样频率（f参考）910a重采样。经处理的调制数据972可随后被施加到高通点和低通点两者。低通数据可在反馈路径中在（由频率控制字938控制的）Σ-Δ调制器940处施加。高通数据在压控振荡器（VCO）928之前在电压模式数-模转换器（VDAC）968输入处施加。与电流模式数-模转换器（IDAC）相反，电压模式数-模转换器（VDAC）968可被使用以使RX频带噪声贡献更少。压控振荡器（VCO）928可随后基于输入产生输出频率（f输出）932。
两点调制数字锁相环（DPLL）902的采样时钟可以与参考频率（f参考）910b相同并且可在不同频率（例如，0.5×f参考）之间切换。对低通路径924和高通路径926中的不同采样频率的增益匹配可通过为低通调制数据设置增益缩放（即，低通增益970）并使得kv适配915能够为高通路径926找到增益（ku）950来完成。有限冲激响应911和重采样器913中的所有增益缩放皆可被移除并一起放到低通路径924中以减小高通路径926的输入位宽。换言之，在共用路径中可以没有任何增益缩放。而可变增益（即，低通增益970）可为不同采样时钟进行切换并被应用到低通路径924上。高通路径926中的增益（ku）950可由kv适配模块来计算。这可减小高通路径926的位宽和总芯片面积。
此外，高通增益（ku）950的分辨率（即，ku分辨率917）可针对不同采样频率来优化/编程以达成最佳性能。ku分辨率917可以是可编程变量，其控制要被发送以供与调制数据相乘的ku950的位数。更具体地，第一ku分辨率控制949a和第二分辨率控制949b可由ku分辨率调整917来控制。第一ku分辨率控制949a可基于参考频率910a-b来控制高通增益（ku）950与调制数据972的乘积的分辨率。第二ku分辨率控制949a可被用来恢复总增益。当ku950的位数增加时，乘法之后的乘积的精度可增加。例如，两点调制数字锁相环（DPLL）902中的量化噪声可通过使用针对较低采样时钟的ku分辨率917来减少，即，较高的ku分辨率917可用于较低的采样时钟。当选择了不同采样时钟时，ku分辨率917可被编程。作为结果，低通路径924和高通路径926的增益匹配可得到改善。来自环路滤波器936的经滤波信号可被用作对kv适配模块915的主输入并且增益缩放可被移到最后一级。除了减少kv适配模块915中的量化噪声以外，这还可改善增益匹配，尤其在低采样频率上。第一ku分辨率控制949a和第二分辨率控制949b可由有符号右移和左移算子来实现。
图10是解说kv适配期间压控振荡器（VCO）928的输出的时序。换言之，图10解说在数字锁相环（DPLL）902确定高通增益（ku）950之前、期间和之后的f输出932。在调制开始之前，低通增益970根据参考频率来缩放。然后在数字锁相环（DPLL）902的跟踪模式1097期间，kv适配训练数据可被施加到有限冲激响应（FIR）滤波器911以找到正确的高通增益（ku）950。当kv适配1098结束时，收敛的ku950值可被存储并（即，在调制模式1099中）用作针对高通路径926中的调制数据的缩放因子。
图11是解说简化的两点调制数字锁相环（DPLL）1102的框图。换言之，图11可解说图9中所解说的两点调制数字锁相环902的简化s域模型。数字锁相环（DPLL）1102的传递函数可根据式(4)给出：
其中，Δy1132是数字锁相环（DPLL）1102的输出，Δx1172a-b是调制数据，ku1150是高通增益，Kv1173是数-模转换器（DAC）和压控振荡器（VCO）的总增益，f参考1110是采样时钟（即，参考频率1110），n是Σ-Δ调制器的位宽分辨率，N0是预缩放器的分频比，以及h(s)1171是压控振荡器（VCO）之前的前馈路径的传递函数。因为式(4)是全通传递函数，所以式(5)逻辑上遵循：
Figure BDA00003632598300152
不是在相位-数字转换器（PDC）934之后施加低通调制数据（Δx1172a），而是可将低通调制数据输入到反馈路径上的Σ-Δ调制器1140中。高通增益（ku）950仅仅是参考频率910a-b、电压模式DAC968和模拟压控振荡器（VCO）928增益、以及Σ-Δ调制器的分辨率的函数。它可以独立于所选通道以及相位-数字转换器（PDC）934增益。因此，不需要根据所选通道来校准相位-数字转换器（PDC）934增益和更新(ku)950。向反馈路径中施加低通调制数据（Δx1172a）的另一优势是在相位-数字转换器（PDC）934输入处所诱发的相位变动相对较小。这还意味着对相位-数字转换器（PDC）934输入动态范围的要求不那么严苛。
图12是解说两点调制数字锁相环（DPLL）1202的另一配置的框图。例如，DPLL1202可被实现为集成电路。两点调制数字锁相环（DPLL）1202可具有与图9中所解说的数字锁相环（DPLL）902类似的功能性，但其中kv适配模块1215和环路滤波器1236被更详细地解说。kv适配模块1215用第一信号1231、第二信号1229和第三信号1227来进行解说，但这些信号的描述将在以下讨论。
因此，该两点调制数字锁相环（DPLL）1202可包括相位-数字转换器（PDC）1234、环路滤波器1236、电压模式数-模转换器（VDAC）1268、模拟压控振荡器（VCO）1228、预缩放器1231、Σ-Δ调制器1240、有限冲激响应（FIR）滤波器1211、重采样器1213、以及多个加法器1246a-d和数字乘法器1248a-g，它们分别包括与图9中的相位-数字转换器（PDC）934、环路滤波器936、电压模式数-模转换器（VDAC）968、模拟压控振荡器（VCO）928、预缩放器931、Σ-Δ调制器940、有限冲激响应（FIR）滤波器911、重采样器913、加法器946a-d和数字乘法器948a-c类似的功能性。
此外，在图12中，数字环路滤波器1236被更详细地解说为具有乘法器1248a-b、加法器1246a、极点1221和累加器1219。更具体地，数字环路滤波器1236可以是两条路径的多阶滤波器。它在一条路径上具有累加器1219，并在另一条路径上具有多个级联的单阶IIR滤波器。通过使用加法器1246d将这两条路径加以组合，就创建了零点和多个极点以对相位-数字转换器（PDC）1234的输出进行滤波。
如前，低通调制数据1277（即，由低通增益1270缩放并与频率控制字1238求和的调制数据1272）可由Σ-Δ调制器1240接收。此外，高通调制数据1275（即，已由ku1250和可编程ku分辨率调整1217缩放的调制数据1272）可在电压模式数-模转换器（VDAC）1268的输入处被注入。如前，电压模式数-模转换器（VDAC）1268可控制压控振荡器（VCO）1228以产生输出频率（f输出）1232。为了增强两点调制数字锁相环（DPLL）1202的性能，尤其可使用四种技术。第一，可使用可切换采样时钟。第二，可使用可编程高通增益（ku）分辨率1217以补偿不同采样时钟频率。第三，可使用经滤波相位误差（ε）1223作为用于kv适配模块1215输入的输入。第四，kv适配模块1215可以高精度来操作。
第一，可在数字锁相环（DPLL）1202中使用可切换采样时钟。数字锁相环（DPLL）1202中的参考时钟1210a-b可被用作采样时钟。在数字锁相环（DPLL）1202中，低频采样时钟可能是优选的，因为它可消耗较小的动态功率并且具有较弱的透过基板的寄生耦合。然而，由于分数型寄生信号的原因，相同的低频采样时钟不能用于所有接近整数的通道，这使数字锁相环（DPLL）1202的噪声和输出射频频谱变动（ORFS）性能降级。一种可能的解决方案是切换数字锁相环（DPLL）1202的参考频率1210a-b以推开分数型寄生信号，从而数字锁相环（DPLL）1202的带外衰减可抑制这些分数型寄生信号。换言之，当选择了接近于整数的通道时，数字锁相环（DPLL）1202可被切换到其他采样时钟以减少分数型寄生信号。通过使用参考频率切换，可实现两点调制数字锁相环（DPLL）1202的功耗和寄生性能。
良好匹配的两点调制系统的高通增益（ku）1250可随参考频率1210a-b而变化，如式(5)中所示。为了使相位误差（ε）1223和输出射频频谱变动（ORFS）降级最小化，由Kv适配确定的正确高通增益（ku）1250可随参考频率1210a-b切换一起来使用。Kv可以是由VDAC1268和VCO1228贡献的总增益，如式(5)中所示。根据式(5)，ku1250在Kv（和f参考1210a-b）被调整时改变。因此，Kv适配可被用来根据Kv（或VDAC1268和VCO1228的总增益）来确定ku1250的值。（在具有常数Kv的情况下）作为f参考1210a-b的函数的ku1250的可能值在表1中示出。
F参考(MHz) 1×19.2 1.5×19.2 2×19.2 3×19.2 3.5×19.2 4×19.2
ku 1.2797 1.9195 2.559 3.8391 4.4789 5.1188
表1：在具有相同kv的情况下用于不同参考频率的示例ku值
第二，ku1250的值随着f参考1210a-b的减小要求ku1250的精度随着低参考频率1210a-b而增加，即，最低采样时钟可使用最高分辨率。此更精确的ku1250可减小量化噪声，并最终减小高通路径1226与低通路径1224之间的增益失配的影响，即，高通路径1226和低通路径1224的增益匹配可通过较高的分辨率来改善。然而，如果ku1250的分辨率过大，则kv适配1215所需的芯片面积和稳定时间可能不必要地增加。因此，本系统和方法可找到最低采样时钟所需的最优和最高分辨率，并为其他采样时钟来编程ku分辨率调整1217。如图12中所示，通过在ku1250与调制数据1272的乘法器1248b输出之前添加第一可编程ku分辨率控制1249a，高通增益（ku）1250与调制数据1272的乘积的分辨率就可基于参考频率1210a-b来改变。为了保持高通路径1226的增益不变，可使用第二ku分辨率控制1249b来恢复总增益。第一ku分辨率控制1249a和第二分辨率控制1249b可由ku分辨率调整1217控制。第一ku分辨率控制1249a和第二分辨率控制1249b可由有符号的右移和左移算子来实现。
第三，可使用经滤波的相位误差（ε）1223而不是直接使用相位-数字转换器（PDC）1234作为kv适配模块1215的输入。以此方式，相位-数字转换器（PDC）1234输出在环路滤波器1236中可被放大达2n，因此相位误差（ε）1223的分辨率可被增强达n倍。此外，相位误差（ε）1223中的噪声可被极点1221滤除。为了避免在kv适配模块1215中进行累加之前的直流（DC）偏移，相位误差（ε）1223可在双路径环路滤波器1236中的极点1221之后获得，而不是在与环路滤波器1236中的累加器1219合并的输出之后获得。
所接收到的经滤波相位误差（ε）1223可与带宽系数倒数（1/γ）和相位误差（ε）1223的符号位相乘以产生第二信号1229（即，sgn(u)·ε/γ）。在一种配置中，仅使用u的符号位1235以将其与1223的乘法简化成简单的复用器（MUX）。在此配置中，仅需要1223和它的二进制补码作为MUX的输入。
第四，可在kv适配模块1215中使用带宽系数（γ）1225来乘以累加器输出（即，第三信号1227），其中该累加器包括延迟元件1233和加法器1246c。因为γ1225可能比1小得多，所以与γ1225的任何乘法均等同于位截短并且限制输出精度。在较后阶段乘以γ1225有助于保持内部变量的准确度。因此，关于kv适配的算法可根据式(6)重写：
ku[n]=γ·{ku,tmp[n-1]/γ+sgn(u[n-1])·ε[n-1]}      (6)
其中，sgn()是输入数据的符号位或最高有效位，ku,tmp是第三信号1227（即，累加器的输出）。调整带宽系数（γ）1225乘以kv适配模块1215的累加器输出的顺序可保持内部变量的精度。与带宽系数倒数（1/γ）1222和带宽系数（γ）1225的乘法可由左移和右移运算（即，乘法器1248c、1248e）实现。
图13是解说用于kv适配的方法1300的流程图。方法1300可由两点调制数字锁相环（DPLL）1202中的kv适配模块1215执行。kv适配模块1215可将相位误差（ε）1223除以（1302）带宽系数（γ）1225（即，乘以带宽倒数1222）以产生第一信号（ε/γ）1231。kv适配模块1215还可将第一信号1231乘以（1304）调制数据的符号位（即，sgn(u)1235）以产生第二信号1229（即，sgn(u)·ε/γ）。kv适配模块1215还可将第二信号1229与先前的第二信号求和（1306）以产生第三信号1227（即，ku,tmp）。kv适配模块1215还可将第三信号1227乘以（1308）带宽系数（γ）1225以产生自适应高通增益1250。
图14是解说用于Σ-Δ调制器1240的增益缩放的框图。除了通过仅使用ε1223的符号位来实现kv适配模块1415中的乘法简化以外，高通路径1426和低通路径1424还可被简化以实现面积高效的两点调制数字锁相环（DPLL）1202。
可在有限冲激响应（FIR）滤波器1411和重采样器1413之后在高通路径1426和低通路径1424的共用路径中使用共用路径增益缩放器1437对输入数据1472进行共用路径增益缩放以确保由每个位所表示的相位偏差在由Σ-Δ调制器1240、预缩放器、DAC和VCO处理之后是相同的。然而，在重采样器1413之后立即缩放增益（通常大于1）可增大进入高通路径1426和低通路径1424中的数据的位宽。
为了减少位数，共用路径增益缩放器1437可被移除并且针对高通路径1426和低通路径1424的增益缩放可被分开进行。因此，低通增益1470可在低通路径1426中仅在Σ-Δ调制器加法器1246a之前被施加。该低通增益1470可以是针对不同采样时钟可编程的。低通路径1426的输出分辨率可以取决于输入数据在FIR1411和重采样器1416之后的分辨率、预缩放器以及Σ-Δ调制器。如之前所提到的，由每个位所表示的相位偏差在被Σ-Δ调制器处理之后相同是有益的。对于不同的采样时钟，重采样器输出处的分辨率可以不同。因此，低通增益可被相应地编程。在高通路径1426中，不需要特定的增益缩放，因为高通路径1426增益缩放可通过kv适配模块1415来固有地达到。在kv适配路径中，由于仅使用输入数据的符号位，因此仅仅单个位（最高有效位）可被输入到kv适配模块1415中。这可使数据总线的位宽以及两点调制数字锁相环（DPLL）1202的芯片面积最小化，尤其当包括了每条路径的延迟匹配电路系统时，例如，当数据被一分为二时调制数据1472的位宽可以不再被加倍，并且触发器、走线连接的数目和总芯片面积可减小。
图15解说了基站1506内可包括的某些组件。基站1506还可被称为接入点、广播发射机、B节点、演进型B节点等，并且可包括其功能性的一些或全部。例如，基站1506可包括图1中所解说的发射机100。基站1506包括处理器1503。处理器1503可以是通用单芯片或多芯片微处理器（例如，ARM）、专用微处理器（例如，数字信号处理器（DSP））、微控制器、可编程门阵列等。处理器1503可被称为中央处理单元（CPU）。尽管在图15的基站1506中仅示出了单个处理器1503，但在替换配置中，可使用处理器的组合（例如，ARM与DSP的组合）。
基站1506还包括存储器1505。存储器1505可以是能够存储电子信息的任何电子组件。存储器1505可被实施为随机存取存储器（RAM）、只读存储器（ROM）、磁盘存储介质、光学存储介质、RAM中的闪存设备、随处理器包括的板载存储器、EPROM存储器、EEPROM存储器、寄存器等等，包括其组合。
数据1507a和指令1509a可被存储于存储器1505中。指令1509a可由处理器1503执行以实现本文中所公开的方法。执行指令1509a可涉及对存储于存储器1505中的数据1507a的使用。当处理器1503执行指令1509a时，指令1509b的各个部分可被加载到处理器1503上，并且数据1507b的各个片段可被加载到处理器1503上。
基站1506还可包括发射机1511和接收机1513，以允许进行来往于基站1506的信号发射和接收。发射机1511和接收机1513可被合称为收发机1515。多个天线1517a-b可被电耦合至收发机1515。基站1506还可包括（未示出）多个发射机、多个接收机、多个收发机和/或另外的天线。
基站1506还可包括数字信号处理器（DSP）1521。基站1506还可包括通信接口1523。通信接口1523可允许用户与基站1506交互。
基站1506的各种组件可由一条或多条总线耦合在一起，这些总线可包括电源总线、控制信号总线、状态信号总线、数据总线等。为清楚起见，各种总线在图15中被解说为总线系统1519。
图16解说了无线通信设备1604内可包括的某些组件。无线通信设备1604可以是接入终端、移动站、用户装备（UE），等等。例如，无线通信设备1604可包括图1中所解说的发射机100。无线通信设备1604包括处理器1603。处理器1603可以是通用单芯片或多芯片微处理器（例如，ARM）、专用微处理器（例如，数字信号处理器（DSP））、微控制器、可编程门阵列等。处理器1603可被称为中央处理单元（CPU）。尽管在图16的无线通信设备1604中仅示出了单个处理器1603，但在替换配置中，可使用处理器的组合（例如，ARM与DSP的组合）。
无线通信设备1604还包括存储器1605。存储器1605可以是能够存储电子信息的任何电子组件。存储器1605可被实施为随机存取存储器（RAM）、只读存储器（ROM）、磁盘存储介质、光学存储介质、RAM中的闪存设备、随处理器包括的板载存储器、EPROM存储器、EEPROM存储器、寄存器等等，包括其组合。
数据1607a和指令1609a可被存储在存储器1605中。指令1609a可由处理器1603执行以实现本文中所公开的方法。执行指令1609a可涉及使用存储在存储器1605中的数据1607a。当处理器1603执行指令1609a时，指令1609b的各个部分可被加载到处理器1603上，并且数据1607b的各个片段可被加载到处理器1603上。
无线通信设备1604还可包括发射机1611和接收机1613，以允许能进行来往于无线通信设备1604的信号发射和接收。发射机1611和接收机1613可被合称为收发机1615。多个天线1617a-b可电耦合至收发机1615。无线通信设备1604还可包括（未示出）多个发射机、多个接收机、多个收发机、和/或另外的天线。
无线通信设备1604可包括数字信号处理器（DSP）1621。无线通信设备1604还可包括通信接口1623。通信接口1623可允许用户与无线通信设备1604交互。
无线通信设备1604的各种组件可由一条或多条总线耦合在一起，这些总线可包括电源总线、控制信号总线、状态信号总线、数据总线等。为清楚起见，各种总线在图16中被解说为总线系统1619。
本文中所描述的技术可以用于各种通信系统，包括基于正交复用方案的通信系统。此类通信系统的示例包括正交频分多址（OFDMA）系统、单载波频分多址（SC-FDMA）系统、等等。OFDMA系统利用正交频分复用（OFDM），这是一种将整个系统带宽划分成多个正交副载波的调制技术。这些副载波也可以被称为频调、频槽等。在OFDM下，每个副载波可以用数据独立调制。SC-FDMA系统可以利用交织式FDMA（IFDMA）在跨系统带宽分布的副载波上传送，利用局部式FDMA（LFDMA）在由毗邻副载波构成的块上传送，或者利用增强式FDMA（EFDMA）在多个由毗邻副载波构成的块上传送。一般而言，调制码元在OFDM下是在频域中发送的，而在SC-FDMA下是在时域中发送的。
术语“确定”涵盖各种各样的动作，并且因此“确定”可包括演算、计算、处理、推导、调研、查找（例如，在表、数据库或其他数据结构中查找）、探明、和类似动作。另外，“确定”还可包括接收（例如，接收信息）、访问（例如，访问存储器中的数据）、和类似动作。另外，“确定”还可包括解析、选择、选取、建立、和类似动作。
除非明确另行指出，否则短语“基于”并非意味着“仅基于”。换言之，短语“基于”描述“仅基于”和“至少基于”两者。
术语“处理器”应被宽泛地解读为涵盖通用处理器、中央处理单元（CPU）、微处理器、数字信号处理器（DSP）、控制器、微控制器、状态机，等等。在某些情景下，“处理器”可以是指专用集成电路（ASIC）、可编程逻辑器件（PLD）、现场可编程门阵列（FPGA），等等。术语“处理器”可以是指处理设备的组合，例如DSP与微处理器的组合、多个微处理器、与DSP核心协作的一个或多个微处理器、或任何其他这类配置。
术语“存储器”应被宽泛地解读为涵盖能够存储电子信息的任何电子组件。术语存储器可以是指各种类型的处理器可读介质，诸如随机存取存储器（RAM）、只读存储器（ROM）、非易失性随机存取存储器（NVRAM）、可编程只读存储器（PROM）、可擦式可编程只读存储器（EPROM）、电可擦式PROM（EEPROM）、闪存、磁或光学数据存储、寄存器等等。如果处理器能从存储器读信息和/或向存储器写信息，则认为该存储器与该处理器正处于电子通信中。整合到处理器的存储器与该处理器处于电子通信中。
术语“指令”和“代码”应被宽泛地解读为包括任何类型的（诸）计算机可读语句。例如，术语“指令”和“代码”可以是指一个或多个程序、例程、子例程、函数、规程等。“指令”和“代码”可包括单条计算机可读语句或许多条计算机可读语句。
本文中所描述的功能可以在正由硬件执行的软件或固件中实现。各功能可以作为一条或多条指令存储在计算机可读介质上。术语“计算机可读介质”或“计算机程序产品”是指能被计算机或处理器访问的任何有形存储介质。作为示例而非限定，计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其他光盘储存、磁盘储存或其他磁储存设备、或任何其他能够用于携带或存储指令或数据结构形式的期望程序代码且能由计算机访问的介质。如本文中所使用的盘和碟包括压缩碟（CD）、激光碟、光碟、数字多用碟（DVD）、软盘和
Figure BDA00003632598300231
其中盘（disk）常常磁性地再现数据而碟（disc）用激光光学地再现数据。
本文所公开的方法包括用于达成所描述的方法的一个或多个步骤或动作。这些方法步骤和/或动作可以彼此互换而不会脱离权利要求的范围。换言之，除非所描述的方法的正确操作要求步骤或动作的特定次序，否则便可改动具体步骤和/或动作的次序和/或使用而不会脱离权利要求的范围。
此外，应领会，用于执行本文中所描述的（诸如图6和13所示的那些）方法和技术的模块和/或其他恰适装置可以由设备下载和/或以其他方式获得。例如，可以将设备耦合至服务器以便于转送用于执行本文中所描述的方法的装置。替换地，本文中所描述的各种方法可经由存储装置（例如，随机存取存储器（RAM）、只读存储器（ROM）、诸如压缩碟（CD）或软盘等物理存储介质）来提供，以使得一旦将该存储装置耦合至或提供给设备，该设备就可获得各种方法。
应该理解的是，权利要求并不被限定于以上所解说的精确配置和组件。可在本文中所描述的系统、方法、和装置的布局、操作及细节上作出各种改动、变化和变型而不会脱离权利要求的范围。

Claims (38)

1.一种两点调制数字锁相环电路，包括：
能在多个频率之间切换的采样时钟输入；
在反馈路径中的接收低通调制数据的Σ-Δ调制器；
电压模式数-模转换器（VDAC），其接收高通调制数据；
模拟压控振荡器，其耦合至所述反馈路径以及所述VDAC的输出；以及
相位-数字转换器（PDC），其耦合至所述反馈路径、所述采样时钟和环路滤波器。
2.如权利要求1所述的两点调制数字锁相环电路，其特征在于，所述高通调制数据包括用自适应高通增益和高通增益分辨率调整来缩放的调制数据。
3.如权利要求1所述的两点调制数字锁相环电路，其特征在于，所述低通调制数据包括用基于所述采样时钟频率的可变低通增益缩放并与针对所述Σ-Δ调制器的频率控制字求和的调制数据。
4.如权利要求2所述的两点调制数字锁相环电路，其特征在于，进一步包括Kv适配模块，其配置成确定所述自适应高通增益。
5.如权利要求4所述的两点调制数字锁相环电路，其特征在于，所述Kv适配模块进一步配置成接收已由所述环路滤波器滤波的、在所述采样时钟与所述反馈路径之间的相位误差。
6.如权利要求5所述的两点调制数字锁相环电路，其特征在于，所述Kv适配模块进一步配置成将所述经滤波的相位误差乘以带宽系数倒数以产生第一信号、将所述第一信号乘以所述调制数据的符号位以产生第二信号、将所述第二信号与先前的第二信号求和以产生第三信号、以及将所述第三信号乘以带宽系数以产生所述高通增益。
7.如权利要求1所述的两点调制数字锁相环电路，其特征在于，所述数字锁相环中的所有数字模块将所述采样时钟输入作为工作时钟使用。
8.如权利要求7所述的两点调制数字锁相环电路，其特征在于，所述数字模块包括所述Σ-Δ调制器、所述相位-数字转换器和所述环路滤波器。
9.如权利要求1所述的两点调制数字锁相环电路，其特征在于，所述高通调制数据在其被输入到所述电压模式数-模转换器（VDAC）之前与所述环路滤波器的输出求和。
10.如权利要求1所述的两点调制数字锁相环电路，其特征在于，所述电压模式数-模转换器（VDAC）被配置成接收用于两点调制的高通调制数据和接收用于锁相的来自所述环路滤波器的输出。
11.一种使用数字锁相环电路的用于两点调制的集成电路，包括：
能在多个频率之间切换的采样时钟输入；
在反馈路径中的接收低通调制数据的Σ-Δ调制器；
电压模式数-模转换器（VDAC），其接收高通调制数据；
模拟压控振荡器，其耦合至所述反馈路径和所述VDAC的输出；以及
相位-数字转换器（PDC），其耦合至所述反馈路径、所述采样时钟和环路滤波器。
12.如权利要求11所述的集成电路，其特征在于，所述高通调制数据包括用自适应高通增益和高通增益分辨率调整来缩放的调制数据。
13.如权利要求11所述的集成电路，其特征在于，所述低通调制数据包括用基于所述采样时钟频率的可变低通增益缩放并与针对所述Σ-Δ调制器的频率控制字求和的调制数据。
14.如权利要求12所述的集成电路，其特征在于，进一步包括Kv适配模块，其配置成确定所述自适应高通增益。
15.如权利要求14所述的集成电路，其特征在于，所述Kv适配模块进一步配置成接收已由所述环路滤波器滤波的、在所述采样时钟与所述反馈路径之间的相位误差。
16.如权利要求15所述的集成电路，其特征在于，所述Kv适配模块进一步配置成将所述经滤波的相位误差乘以带宽系数倒数以产生第一信号、将所述第一信号乘以所述调制数据的符号位以产生第二信号、将所述第二信号与先前的第二信号求和以产生第三信号、以及将所述第三信号乘以带宽系数以产生所述高通增益。
17.如权利要求11所述的集成电路，其特征在于，所述数字锁相环中的所有数字模块将所述采样时钟输入作为工作时钟使用。
18.如权利要求17所述的集成电路，其特征在于，所述数字模块包括所述Σ-Δ调制器、所述相位-数字转换器和所述环路滤波器。
19.如权利要求11所述的集成电路，其特征在于，所述高通调制数据在其被输入到所述电压模式数-模转换器（VDAC）之前与所述环路滤波器的输出求和。
20.如权利要求11所述的集成电路，其特征在于，所述电压模式数-模转换器（VDAC）配置成接收用于两点调制的高通调制数据和接收用于锁相的来自所述环路滤波器的输出。
21.一种两点调制数字锁相环电路，包括：
用于接收能在多个频率之间切换的采样时钟的装置；
耦合至反馈路径的用于调制的装置，其接收低通调制数据；
用于将数字信号转换成模拟信号的装置，其接收高通调制数据；
用于基于所接收到的模拟输入信号来产生振荡频率的装置，其耦合至所述反馈路径以及所述用于转换的装置的输出；以及
用于确定反馈路径信号与所述采样时钟之间的相位差的装置，其耦合至环路滤波器。
22.如权利要求21所述的两点调制数字锁相环电路，其特征在于，所述高通调制数据包括用自适应高通增益和高通增益分辨率调整来缩放的调制数据。
23.如权利要求21所述的两点调制数字锁相环电路，其特征在于，所述低通调制数据包括用基于所述采样时钟频率的可变低通增益缩放并与针对所述用于调制的装置的频率控制字求和的调制数据。
24.如权利要求22所述的两点调制数字锁相环电路，其特征在于，进一步包括用于确定所述自适应高通增益的装置。
25.如权利要求24所述的两点调制数字锁相环电路，其特征在于，所述用于确定所述自适应高通增益的装置包括：用于接收已由所述环路滤波器滤波的、在所述采样时钟与所述反馈路径之间的相位误差的装置。
26.如权利要求25所述的两点调制数字锁相环电路，其特征在于，所述用于确定所述自适应高通增益的装置进一步包括：
用于将所述经滤波的相位误差乘以带宽系数倒数以产生第一信号的装置；
用于将所述第一信号乘以所述调制数据的符号位以产生第二信号的装置；
用于将所述第二信号与先前的第二信号求和以产生第三信号的装置；以及
用于将所述第三信号乘以带宽系数以产生所述高通增益的装置。
27.一种用于两点调制的方法，包括：
接收采样时钟输入；
将低通调制数据提供给Σ-Δ调制器；
基于所述Σ-Δ调制器的输出来预缩放模拟压控振荡器（VCO）输出；
确定所述采样时钟输入与经预缩放的VCO输出之间的相位差；
将高通调制数据与滤波之后的所述相位差求和以产生数字VCO控制字；
将所述数字VCO控制字转换成模拟控制字；以及
将所述模拟控制字提供给所述模拟VCO。
28.如权利要求27所述的方法，其特征在于，进一步包括，使用自适应高通增益和高通增益分辨率调整来缩放所接收到的调制数据以产生所述高通调制数据。
29.如权利要求27所述的方法，其特征在于，进一步包括：
用基于所述采样时钟频率的可变低通增益来缩放所接收到的调制数据；以及
将经低通增益缩放的调制数据与针对所述Σ-Δ调制器的频率控制字求和以产生所述低通调制数据。
30.如权利要求28所述的方法，其特征在于，进一步包括，确定所述自适应高通增益。
31.如权利要求30所述的方法，其特征在于，所述确定所述自适应高通增益包括：接收已由所述环路滤波器滤波的、在所述采样时钟与所述反馈路径之间的相位误差。
32.如权利要求31所述的方法，其特征在于，所述确定所述自适应高通增益进一步包括：
将所述经滤波的相位误差乘以带宽系数倒数以产生第一信号；
将所述第一信号乘以所述调制数据的符号位以产生第二信号；
将所述第二信号与先前的第二信号求和以产生第三信号；以及
将所述第三信号乘以带宽系数以产生所述高通增益。
33.一种使用数字锁相环的用于两点调制的计算机程序产品，所述计算机程序产品包括其上具有指令的非瞬态计算机可读介质，所述指令包括：
用于使无线设备接收采样时钟输入的代码；
用于使无线设备将低通调制数据提供给Σ-Δ调制器的代码；
用于使无线设备基于所述Σ-Δ调制器的输出来预缩放模拟压控振荡器（VCO）输出的代码；
用于使无线设备确定所述采样时钟输入与经预缩放的VCO输出之间的相位差的代码；
用于使无线设备将高通调制数据与滤波之后的所述相位差求和以产生数字VCO控制字的代码；
用于使无线设备将所述数字VCO控制字转换成模拟控制字的代码；以及
用于使无线设备将所述模拟控制字提供给所述模拟VCO的代码。
34.如权利要求33所述的计算机程序产品，其特征在于，进一步包括，用于使无线设备使用自适应高通增益和高通增益分辨率调整来缩放所接收到的调制数据以产生所述高通调制数据的代码。
35.如权利要求33所述的计算机程序产品，其特征在于，进一步包括：
用于使无线设备用基于所述采样时钟频率的可变低通增益来缩放所接收到的调制数据的代码；以及
用于使无线设备将经低通增益缩放的调制数据与针对所述Σ-Δ调制器的频率控制字求和以产生所述低通调制数据的代码。
36.如权利要求34所述的计算机程序产品，其特征在于，进一步包括，用于使无线设备确定所述自适应高通增益的代码。
37.如权利要求36所述的计算机程序产品，其特征在于，所述用于使无线设备确定所述自适应高通增益的代码包括：用于使无线设备接收已由所述环路滤波器滤波的、在所述采样时钟与所述反馈路径之间的相位误差的代码。
38.如权利要求37所述的计算机程序产品，其特征在于，所述用于使无线设备确定所述自适应高通增益的代码进一步包括：
用于使无线设备将所述经滤波的相位误差乘以带宽系数倒数以产生第一信号的代码；
用于使无线设备将所述第一信号乘以所述调制数据的符号位以产生第二信号的代码；
用于使无线设备将所述第二信号与先前的第二信号求和以产生第三信号的代码；以及
用于使无线设备将所述第三信号乘以带宽系数以产生所述高通增益的代码。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104242961A (zh) * 2014-08-22 2014-12-24 上海磐启微电子有限公司 一种两点式无线发射机及其频偏校准方法
CN105610464A (zh) * 2015-12-21 2016-05-25 上海华测导航技术股份有限公司 数传机中发射机的两点注入式调制方法及系统
CN105610431A (zh) * 2014-07-30 2016-05-25 恩智浦有限公司 具有减少的建立时间的全数字锁相环(adpll)
CN105897258A (zh) * 2015-02-17 2016-08-24 恩智浦有限公司 时数转换器和锁相环
CN106716849A (zh) * 2015-02-24 2017-05-24 华为技术有限公司 用于从输入信号产生输出信号的混频器和方法
CN107528588A (zh) * 2016-06-21 2017-12-29 马维尔国际贸易有限公司 模拟分数n锁相环
CN107852163A (zh) * 2015-03-24 2018-03-27 盈诺飞公司 数字锁相环的两点注入式宽带直调
CN105577176B (zh) * 2014-11-05 2019-01-08 联发科技股份有限公司 调变电路及其操作方法
CN111835347A (zh) * 2019-04-23 2020-10-27 日本电波工业株式会社 锁相环装置
CN111900978A (zh) * 2020-08-07 2020-11-06 上海橙群微电子有限公司 锁相环电路、发射机和无线收发系统
WO2021056652A1 (zh) * 2019-09-29 2021-04-01 株洲中车时代电气股份有限公司 增益频率调制方法及相关装置
CN113228522A (zh) * 2019-10-09 2021-08-06 京东方科技集团股份有限公司 用于数据传输的由同步扩频时钟信号驱动的数字收发器
CN113572472A (zh) * 2020-04-29 2021-10-29 亚德诺半导体国际无限责任公司 自调谐锁相环（pll）电路
CN115102543A (zh) * 2022-08-26 2022-09-23 天津七一二移动通信有限公司 一种高性能4fsk调制电路及实现方法
CN116886093A (zh) * 2023-08-08 2023-10-13 深圳扬兴科技有限公司 一种压电实时时钟振荡器

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8446191B2 (en) * 2009-12-07 2013-05-21 Qualcomm Incorporated Phase locked loop with digital compensation for analog integration
US8339165B2 (en) 2009-12-07 2012-12-25 Qualcomm Incorporated Configurable digital-analog phase locked loop
KR101729136B1 (ko) * 2010-08-19 2017-04-24 삼성전자주식회사 무선통신 시스템에서 디지털 위상 동기 루프 장치 및 방법
US8736324B2 (en) * 2011-10-13 2014-05-27 Texas Instruments Incorporated Differentiator based spread spectrum modulator
US8804874B2 (en) 2012-01-20 2014-08-12 Mediatek Inc. Polar transmitter having digital processing block used for adjusting frequency modulating signal for frequency deviation of frequency modulated clock and related method thereof
US9000858B2 (en) * 2012-04-25 2015-04-07 Qualcomm Incorporated Ultra-wide band frequency modulator
US20140106681A1 (en) * 2012-10-12 2014-04-17 Qualcomm Incorporated Ku ADAPTATION FOR PHASE-LOCKED LOOP WITH TWO-POINT MODULATION
KR20140113216A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 위상-디지털 컨버터를 이용한 디지털 위상 동기 루프 회로, 그 동작 방법 및 이를 포함하는 장치
US9008221B2 (en) * 2013-04-01 2015-04-14 Honeywell International Inc. Spurious frequency attenuation servo
US9876501B2 (en) * 2013-05-21 2018-01-23 Mediatek Inc. Switching power amplifier and method for controlling the switching power amplifier
US9020089B2 (en) 2013-07-12 2015-04-28 Infineon Technologies Ag Phase-locked loop (PLL)-based frequency synthesizer
US8803627B1 (en) * 2013-12-03 2014-08-12 Innophase Inc. Wideband direct DCO modulator with in-band compensation
US9246499B2 (en) * 2014-05-21 2016-01-26 Robert Bosch Gmbh Digital phase lock loop circuit including finite impulse response filtering to reduce aliasing of quantization noise
JP6392592B2 (ja) * 2014-09-03 2018-09-19 旭化成エレクトロニクス株式会社 周波数シンセサイザ
US10009038B2 (en) 2014-09-03 2018-06-26 University Of Southern California Wideband Nyquist VCO-based analog-to-digital converter
WO2016119835A1 (en) * 2015-01-28 2016-08-04 Huawei Technologies Co., Ltd. Sub-sampling phase-locked loop
EP3059866A1 (en) * 2015-02-17 2016-08-24 Nxp B.V. Two-point modulation of a semi-digital phase locked loop
US10727848B2 (en) 2015-07-08 2020-07-28 Analog Devices Global Phase-locked loop having a multi-band oscillator and method for calibrating same
US10128795B2 (en) 2016-01-06 2018-11-13 Apple Inc. Polar loop modulation techniques for wireless communication
US9832011B1 (en) * 2016-06-30 2017-11-28 Intel IP Corporation Performance indicator for phase locked loops
US9979445B2 (en) * 2016-07-15 2018-05-22 Futurewei Technologies, Inc. Digital to analog converter apparatus, system, and method with quantization noise that is independent of an input signal
US10295580B2 (en) 2016-10-03 2019-05-21 Analog Devices Global On-chip measurement for phase-locked loop
US10305451B1 (en) * 2017-12-12 2019-05-28 Texas Instruments Incorporated Multiplier-based programmable filters
US10505556B1 (en) * 2018-05-15 2019-12-10 Perceptia Ip Pty Ltd PLL with beat-frequency operation
US10771296B1 (en) * 2019-06-25 2020-09-08 Realtek Semiconductor Corp. 2.4GHz ISM band zero-IF transceiver and method thereof
EP3800787A1 (en) * 2019-10-02 2021-04-07 Imec VZW A method of calibrating and a calibration circuit for a two-point modulation phase locked loop
CN111865340B (zh) * 2020-07-23 2021-09-28 锐迪科创微电子（北京）有限公司 信号发射方法、装置、电子设备及可读存储介质
US11729880B1 (en) 2020-08-31 2023-08-15 Apple Inc. Arbitrary waveform generator for current-controlled elements in portable electronic devices
US11843387B1 (en) 2020-08-31 2023-12-12 Apple Inc. Tx-Rx synchronization for reflective optoelectronic systems in portable electronic devices
EP3996280A1 (en) * 2020-11-05 2022-05-11 Stichting IMEC Nederland Circuit and method for random edge injection locking
US12052045B2 (en) * 2020-12-16 2024-07-30 Globtel Holding d.o.o. Transmission of high-frequency radio signals
CN113225074B (zh) * 2021-03-10 2023-07-04 清华大学 一种通用频率调制器和频率调制方法、装置
US12063611B2 (en) 2021-04-09 2024-08-13 Globtel Holding d.o.o. Base station frequency convertor with frequency mixer
US20230094645A1 (en) * 2021-09-30 2023-03-30 Skyworks Solutions, Inc. Linear prediction to suppress spurs in a digital phase-locked loop

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6515553B1 (en) * 1999-09-10 2003-02-04 Conexant Systems Inc. Delta-sigma based dual-port modulation scheme and calibration techniques for similar modulation schemes
US20030043950A1 (en) * 2001-09-04 2003-03-06 Hansen Eric J. Phase-locked loop frequency synthesizer with two-point modulation
US20040036539A1 (en) * 2001-02-22 2004-02-26 Markus Hammes Trimming method and trimming device for a PLL circuit for two-point modulation
JP2005537722A (ja) * 2002-08-28 2005-12-08 クゥアルコム・インコーポレイテッド フェーズロックドループの方法及び装置
US7177611B2 (en) * 2004-07-07 2007-02-13 Texas Instruments Incorporated Hybrid control of phase locked loops
US20090251225A1 (en) * 2008-04-02 2009-10-08 Shuo-Wei Chen Fractional And Integer PLL Architectures
US20090256601A1 (en) * 2008-04-14 2009-10-15 Qualcomm Incorporated Phase to digital converter in all digital phase locked loop
US7612617B2 (en) * 2008-03-01 2009-11-03 Skyworks Solutions, Inc. Voltage-controlled oscillator gain calibration for two-point modulation in a phase-locked loop
US20100272222A1 (en) * 2006-01-19 2010-10-28 Panasonic Corporation Pll modulation circuit, radio transmission device, and radio communication device
US7868672B2 (en) * 2008-12-09 2011-01-11 Qualcomm Incorporated Digital phase-locked loop with two-point modulation and adaptive delay matching
US8339165B2 (en) * 2009-12-07 2012-12-25 Qualcomm Incorporated Configurable digital-analog phase locked loop

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10127612A1 (de) * 2001-06-07 2003-01-02 Infineon Technologies Ag Zwei-Punkt-Modulator mit PLL-Schaltung und vereinfachter digitaler Vorfilterung
WO2004034564A2 (en) 2002-09-06 2004-04-22 Telefonaktiebolaget Lm Ericsson (Publ) Trimming of a two point phase modulator
DE10330822A1 (de) * 2003-07-08 2005-02-10 Infineon Technologies Ag Zwei-Punkt-Modulator-Anordnung sowie deren Verwendung in einer Sende- und in einer Empfangsanordnung
JP2005304004A (ja) * 2004-03-15 2005-10-27 Matsushita Electric Ind Co Ltd Ｐｌｌ変調回路及びポーラ変調装置
JP2005354317A (ja) * 2004-06-09 2005-12-22 Matsushita Electric Ind Co Ltd フィルタ回路およびｐｌｌ
EP1814230A1 (en) * 2006-01-30 2007-08-01 Infineon Technologies AG Phase locked loop circuitry with digital loop filter
US7579922B2 (en) * 2006-06-20 2009-08-25 Broadcom Corporation Two-point modulation polar transmitter architecture and method for performance enhancement
US8045670B2 (en) * 2007-06-22 2011-10-25 Texas Instruments Incorporated Interpolative all-digital phase locked loop
US7579919B1 (en) * 2007-10-13 2009-08-25 Weixun Cao Method and apparatus for compensating temperature changes in an oscillator-based frequency synthesizer
JP5044434B2 (ja) * 2008-02-14 2012-10-10 株式会社東芝 位相同期回路及びこれを用いた受信機
US8077822B2 (en) * 2008-04-29 2011-12-13 Qualcomm Incorporated System and method of controlling power consumption in a digital phase locked loop (DPLL)
DE102008021877B3 (de) * 2008-05-02 2009-12-24 Infineon Technologies Ag Zweipunktpolarmodulator und Verfahren zum Erzeugen eines polarmodulierten Signals basierend auf einer Amplitudeninformation und einer Phaseninformation
US8269563B2 (en) * 2008-06-10 2012-09-18 Qualcomm Incorporated Dithering a digitally-controlled oscillator output in a phase-locked loop
US7760042B2 (en) * 2008-06-26 2010-07-20 Infineon Technologies Ag Phase locked loop based frequency modulator with accurate oscillator gain adjustment
CN102217399B (zh) * 2009-02-17 2014-05-07 华为技术有限公司 用于生成载频信号的方法和设备
JP5227258B2 (ja) * 2009-05-19 2013-07-03 ザインエレクトロニクス株式会社 Ｐｌｌ周波数シンセサイザ
US8433026B2 (en) 2009-06-04 2013-04-30 Qualcomm Incorporated Multi-rate digital phase locked loop
US8446191B2 (en) 2009-12-07 2013-05-21 Qualcomm Incorporated Phase locked loop with digital compensation for analog integration

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6515553B1 (en) * 1999-09-10 2003-02-04 Conexant Systems Inc. Delta-sigma based dual-port modulation scheme and calibration techniques for similar modulation schemes
US20040036539A1 (en) * 2001-02-22 2004-02-26 Markus Hammes Trimming method and trimming device for a PLL circuit for two-point modulation
CN1524336A (zh) * 2001-02-22 2004-08-25 �����ɷ� 二点调变pll电路之修正方法及修正电路
US20030043950A1 (en) * 2001-09-04 2003-03-06 Hansen Eric J. Phase-locked loop frequency synthesizer with two-point modulation
JP2005537722A (ja) * 2002-08-28 2005-12-08 クゥアルコム・インコーポレイテッド フェーズロックドループの方法及び装置
US7177611B2 (en) * 2004-07-07 2007-02-13 Texas Instruments Incorporated Hybrid control of phase locked loops
US20100272222A1 (en) * 2006-01-19 2010-10-28 Panasonic Corporation Pll modulation circuit, radio transmission device, and radio communication device
US7612617B2 (en) * 2008-03-01 2009-11-03 Skyworks Solutions, Inc. Voltage-controlled oscillator gain calibration for two-point modulation in a phase-locked loop
US20090251225A1 (en) * 2008-04-02 2009-10-08 Shuo-Wei Chen Fractional And Integer PLL Architectures
US20090256601A1 (en) * 2008-04-14 2009-10-15 Qualcomm Incorporated Phase to digital converter in all digital phase locked loop
US7868672B2 (en) * 2008-12-09 2011-01-11 Qualcomm Incorporated Digital phase-locked loop with two-point modulation and adaptive delay matching
US8339165B2 (en) * 2009-12-07 2012-12-25 Qualcomm Incorporated Configurable digital-analog phase locked loop

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105610431A (zh) * 2014-07-30 2016-05-25 恩智浦有限公司 具有减少的建立时间的全数字锁相环(adpll)
CN104242961A (zh) * 2014-08-22 2014-12-24 上海磐启微电子有限公司 一种两点式无线发射机及其频偏校准方法
CN105577176B (zh) * 2014-11-05 2019-01-08 联发科技股份有限公司 调变电路及其操作方法
CN105897258A (zh) * 2015-02-17 2016-08-24 恩智浦有限公司 时数转换器和锁相环
CN105897258B (zh) * 2015-02-17 2021-02-05 恩智浦有限公司 时数转换器和锁相环
CN106716849B (zh) * 2015-02-24 2020-03-10 华为技术有限公司 用于从输入信号产生输出信号的混频器和方法
CN106716849A (zh) * 2015-02-24 2017-05-24 华为技术有限公司 用于从输入信号产生输出信号的混频器和方法
US11799425B2 (en) 2015-02-24 2023-10-24 Huawei Technologies Co., Ltd. Mixer and method for generating an output signal from an input signal
CN107852163A (zh) * 2015-03-24 2018-03-27 盈诺飞公司 数字锁相环的两点注入式宽带直调
CN107852163B (zh) * 2015-03-24 2021-04-16 盈诺飞公司 数字锁相环的两点注入式宽带直调
CN105610464A (zh) * 2015-12-21 2016-05-25 上海华测导航技术股份有限公司 数传机中发射机的两点注入式调制方法及系统
CN107528588A (zh) * 2016-06-21 2017-12-29 马维尔国际贸易有限公司 模拟分数n锁相环
CN111835347A (zh) * 2019-04-23 2020-10-27 日本电波工业株式会社 锁相环装置
CN111835347B (zh) * 2019-04-23 2024-04-12 日本电波工业株式会社 锁相环装置
WO2021056652A1 (zh) * 2019-09-29 2021-04-01 株洲中车时代电气股份有限公司 增益频率调制方法及相关装置
CN113228522B (zh) * 2019-10-09 2023-03-07 京东方科技集团股份有限公司 用于数据传输的由同步扩频时钟信号驱动的数字收发器
CN113228522A (zh) * 2019-10-09 2021-08-06 京东方科技集团股份有限公司 用于数据传输的由同步扩频时钟信号驱动的数字收发器
CN113572472A (zh) * 2020-04-29 2021-10-29 亚德诺半导体国际无限责任公司 自调谐锁相环（pll）电路
CN113572472B (zh) * 2020-04-29 2024-10-11 亚德诺半导体国际无限责任公司 Pll电路、电子设备及通过pll电路控制时钟信号的方法
CN111900978A (zh) * 2020-08-07 2020-11-06 上海橙群微电子有限公司 锁相环电路、发射机和无线收发系统
CN115102543B (zh) * 2022-08-26 2023-01-03 天津七一二移动通信有限公司 一种高性能4fsk调制电路及实现方法
CN115102543A (zh) * 2022-08-26 2022-09-23 天津七一二移动通信有限公司 一种高性能4fsk调制电路及实现方法
CN116886093A (zh) * 2023-08-08 2023-10-13 深圳扬兴科技有限公司 一种压电实时时钟振荡器

Also Published As

Publication number Publication date
JP2014506761A (ja) 2014-03-17
US8634512B2 (en) 2014-01-21
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MOD cl XTAL
Richardson et al. Waheed et al.

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