KR20130118390A

KR20130118390A - 2 포인트 변조 디지털 위상 고정 루프

Info

Publication number: KR20130118390A
Application number: KR1020137023747A
Authority: KR
Inventors: 라이 칸 륭; 츄찬 나라통
Original assignee: 퀄컴 인코포레이티드
Priority date: 2011-02-08
Filing date: 2012-02-08
Publication date: 2013-10-29
Also published as: WO2012109337A1; JP5980817B2; US8634512B2; CN103348644A; KR101515737B1; US20120201338A1; EP2673931A1; JP2014506761A; JP2016015743A

Abstract

2 포인트 변조 디지털 위상 고정 루프 회로가 개시된다. 회로는 복수의 주파수들 사이에서 스위칭 가능한 샘플링 클록 입력을 포함한다. 회로는 또한 저역 통과 변조 데이터를 수신하는 피드백 경로 내의 시그마-델타 변조기를 포함한다. 회로는 또한 고역 통과 변조 데이터를 수신하는 전압 모드 디지털-아날로그 컨버터 (VDAC) 를 포함한다. 회로는 또한 피드백 경로 및 VDAC 의 출력에 커플링된 아날로그 전압 제어 발진기를 포함한다. 회로는 또한 피드백 경로, 샘플링 클록 및 루프 필터에 커플링된 위상-디지털 컨버터 (PDC) 를 포함한다.

Description

2 포인트 변조 디지털 위상 고정 루프 {TWO POINT MODULATION DIGITAL PHASE LOCKED LOOP}

본 개시물은 전반적으로 통신 시스템들에 관한 것이다. 더 구체적으로, 본 개시물은 2 포인트 변조 디지털 위상 고정 루프에 관한 것이다.

전자 디바이스들 (셀룰러 전화들, 무선 모뎀들, 컴퓨터들, 디지털 음악 플레이어들, 글로벌 포지셔닝 시스템 유닛들, 개인 디지털 정보 단말기들, 게이밍 디바이스들 등) 은 일상 생활의 일부가 되고 있다. 소형 컴퓨팅 디바이스들은 현재 자동차 내지 가정용 자물쇠들에 이르기까지 모든 것에 배치된다. 전자 디바이스들의 복잡성은 최근 수년간 극적으로 증가하여 왔다. 예를 들어, 많은 전자 디바이스들은 디바이스를 제어하는 데 도움이 되는 하나 이상의 프로세서들뿐 아니라 프로세서 및 디바이스의 다른 부분들을 지원하는 다수의 디지털 회로들을 갖는다.

무선 통신 시스템들은 음성, 비디오, 데이터 등과 같은 다양한 타입들의 통신 콘텐츠를 제공하도록 폭넓게 배치된다. 이들 시스템들은 하나 이상의 기지국들과 다수의 무선 통신 디바이스들의 동시 통신을 지원할 수 있는 다중 액세스 시스템들일 수도 있다.

모바일 디바이스들은 동작 동안 사용되는 다양한 회로들을 포함할 수도 있다. 예를 들어, 발진기는 모바일 디바이스 내의 보드 또는 집적회로에 걸쳐서 다양한 회로들을 동기화하는 데 사용될 수도 있다. 또한, 모바일 디바이스 내의 상이한 회로들은 상이한 주파수들을 사용하여 동작할 수도 있다. 따라서, 모바일 디바이스들은 상이한 목적들로 다수의 기준 신호들을 생성할 수도 있다.

그러나, 다른 포터블 전자 디바이스들처럼, 모바일 디바이스들은 제한적인 배터리 수명을 가질 수도 있다. 다른 타입들의 회로들과 함께, 발진기들은 동작 동안 전류를 소비하여, 배터리 수명을 단축시킨다. 또한, 기준 신호들에서 노이즈의 양을 최소화하는 것이 바람직할 수도 있다. 따라서, 2 포인트 변조 디지털 위상 고정 루프에 의해 이점들이 실현될 수도 있다.

2 포인트 변조 디지털 위상 고정 루프 회로가 개시된다. 회로는 복수의 주파수들 사이에서 스위칭 가능한 샘플링 클록 입력을 포함한다. 회로는 또한 저역 통과 변조 데이터를 수신하는 피드백 경로에서 시그마-델타 변조기를 포함한다. 회로는 또한 고역 통과 변조 데이터를 수신하는 전압 모드 디지털-아날로그 컨버터 (VDAC) 를 포함한다. 회로는 또한 피드백 경로 및 DAC 의 출력에 커플링된 아날로그 전압 제어 발진기를 포함한다. 회로는 또한 피드백 경로에 커플링된 위상-디지털 컨버터 (PDC), 샘플링 클록 및 루프 필터를 포함한다.

고역 통과 변조 데이터는 적응적 고역 통과 이득 및 고역 통과 이득 분해능 조절로 스케일링된 변조 데이터를 포함할 수도 있다. 저역 통과 변조 데이터는 샘플링 클록 주파수에 기초한 가변 저역 통과 이득으로 스케일링되고 시그마-델타 변조기에 대한 주파수 제어 워드로 합산된 변조 데이터를 포함할 수도 있다.

회로는 또한 적응적 고역 통과 이득을 결정하도록 구성된 K_v 적응적 모듈을 포함할 수도 있다. K_v 적응적 모듈은 루프 필터에 의해 필터링된 피드배 경로와 샘플링 클록 사이의 위상 에러를 수신하도록 추가로 구성될 수도 있다. K_v 적응적 모듈은 필터링된 위상 에러를 역 대역폭 계수로 곱셈하여 제 1 신호를 생성하고, 제 1 신호를 변조 데이터의 사인 비트로 곱셈하여 제 2 신호를 생성하고, 제 2 신호를 이전 제 1 신호와 합산하여 제 3 신호를 생성하고, 제 3 신호를 대역폭 계수로 곱셈하여 고역 통과 이득을 생성하도록 추가로 구성될 수도 있다.

디지털 위상 고정 루프 내의 모든 디지털 모듈들은 샘플링 클록 입력을 동작 클록으로서 이용할 수도 있다. 이들 디지털 모듈들은 시그마-델타 변조기, 위상-디지털 컨버터 및 루프 필터를 포함할 수도 있다. 고역 통과 변조 데이터는, 그것이 전압 모드 디지털-아날로그 컨버터 (VDAC) 에 입력되기 전에 루프 필터의 출력과 합산될 수 있다. 전압 모드 디지털--아날로그 컨버터 (VDAC) 는 2 포인트 변조를 위해 고역 통과 변조 데이터를 수신하고 위상 고정을 위해 루프 필터로부터의 출력을 수신하도록 구성될 수도 있다.

디지털 위상 고정 루프를 사용한 2 포인트 변조용 집적회로가 또한 개시된다. 집적회로는 복수의 주파수들 사이에서 스위칭 가능한 샘플링 클록 입력을 포함한다. 집적회로는 또한 저역 통과 변조 데이터를 수신하는 피드백 경로에서 시그마-델타 변조기를 포함한다. 집적회로는 또한 고역 통과 변조 데이터를 수신하는 전압 모드 디지털-아날로그 컨버터 (VDAC) 를 포함한다. 집적회로는 또한 피드백 경로 및 VDAC 의 출력에 커플링된 아날로그 전압 제어 발진기를 포함한다. 집적회로는 또한 피드백 경로에 커플링된 위상-디지털 컨버터 (PDC), 기준 주파수 및 루프 필터를 포함한다.

2 포인트 변조 디지털 위상 고정 루프 회로가 또한 개시된다. 회로는 복수의 주파수들 사이에서 스위칭 가능한 샘플링 클록을 수신하는 수단을 포함한다. 회로는 또한 저역 통과 변조 데이터를 수신하는 피드백 경로에 커플링된 변조용 수단을 포함한다. 회로는 또한 디지털 신호를 고역 통과 변조 데이터를 수신하는 아날로그 신호로 변환하는 수단을 포함한다. 회로는 또한 피드백 경로 및 변환하는 수단의 출력에 커플링된 수신된 아날로그 입력 신호에 기초하여 발진 주파수를 생성하는 수단을 포함한다. 회로는 또한 피드백 경로 신호와 루프 필터에 커플링된 기준 주파수 사이의 위상차를 결정하는 수단을 포함한다.

2 포인트 변조를 위한 방법이 또한 개시된다. 샘플링 클록 입력이 수신된다. 저역 통과 변조 데이터는 시그마-델타 변조기에 제공된다. 아날로그 전압 제어 발진기 (VCO) 출력은 시그마-델타 변조기의 출력에 기초하여 프리스케일링 (prescale) 된다. 위상차는 샘플링 클록 입력과 프리스케일링된 VCO 출력 사이에서 결정된다. 고역 통과 변조 데이터는 필터링 후에 위상차와 합산되어, 디지털 VCO 제어 워드를 생성한다. 디지털 VCO 제어 워드는 아날로그 제어 워드로 변환된다. 아날로그 제어 워드는 아날로그 VCO 에 제공된다.

디지털 위상 고정 루프를 사용하는 2 포인트 변조용 컴퓨터 프로그램 제품이 또한 개시된다. 컴퓨터 프로그램 제품은 명령들을 갖는 컴퓨터 판독가능 매체를 포함한다. 명령들은 무선 디바이스로 하여금 샘플링 클록 입력을 수신하게 하는 코드를 포함한다. 명령들은 또한 무선 디바이스로 하여금 저역 통과 변조 데이터를 시그마-델타 변조기에 제공하게 하는 코드를 포함한다. 명령들은 또한 무선 디바이스로 하여금 시그마-델타 변조기의 출력에 기초하여 아날로그 전압 제어 발진기 (VCO) 출력을 프리스케일링하게 하는 코드를 포함할 수도 있다. 명령들은 또한 무선 디바이스로 하여금 샘플링 클록 입력과 프리스케일링된 VCO 출력 사이의 위상차를 결정하게 하는 코드를 포함한다. 명령들은 또한 무선 디바이스로 하여금 필터링 후 고역 통과 변조 데이터를 위상차와 합산하여 디지털 VCO 제어 워드를 생성하게 하는 코드를 포함한다. 명령들은 또한 무선 디바이스로 하여금 디지털 VCO 제어 워드를 아날로그 제어 워드로 변환하게 하는 코드를 포함한다. 명령들은 또한 무선 디바이스로 하여금 아날로그 제어 워드를 아날로그 VCO 에 제공하게 하는 코드를 포함한다.

도 1 은 2 포인트 변조 디지털 위상 고정 루프 (PLL) 를 사용하는 송신기를 예시한 블록도이다;
도 2 는 2 포인트 변조 위상 고정 루프 (PLL) 를 예시한 블록도이다;
도 3 은 위상 고정 루프 (PLL) 에서 2 포인 변조의 한 가지 가능한 구성을 예시한 블록도이다;
도 4 는 멀티레이트 위상 고정 루프 (PLL) 의 한 가지 가능한 구성을 예시한 블록도이다;
도 5 는 2 포인 변조 디지털 위상 고정 루프 (DPLL) 의 한 가지 구성을 예시한 블록도이다;
도 6 은 2 포인트 변조를 위한 방법을 예시한 흐름도이다;
도 7 은 전류 모드 디지털-아날로그 컨버터 (IDAC) 를 사용하는 위상 고정 루프 (PLL) 의 피드포워드 경로의 부분을 예시한 블록도이다;
도 8 은 전압 모드 디지털-아날로그 컨버터 (VDAC) 를 사용하는 위상 고정 루프 (PLL) 의 피드포워드 경로의 부분을 예시한 블록도이다;
도 9 는 2 포인트 변조 디지털 위상 고정 루프 (DPLL) 의 다른 구성을 예시한 블록도이다;
도 10 은 K_v 적응 동안 전압 제어 발진기 (VCO) 의 출력을 예시한 타이밍도이다;
도 11 은 간략한 2 포인트 변조 디지털 위상 고정 루프 (DPLL) 를 예시한 블록도이다;
도 12 는 2 포인트 변조 디지털 위상 고정 루프 (DPLL) 의 다른 구성을 예시한 블록도이다;
도 13 은 K_v 적응을 위한 방법을 예시한 흐름도이다;
도 14 는 시그마-델타 변조기에 대한 이득 스케일링을 예시한 블록도이다;
도 15 는 기지국 내에 포함될 수도 있는 특정 콤포넌트들을 예시한다;
도 16 은 무선 통신 디바이스 내에 포함될 수도 있는 특정 콤포넌트들을 예시한다.

위상 고정 루프들 (PLLs) 은, 다양한 이유들, 예컨대 상이한 주파수들에서 안정한 신호들을 생성하기 위해, 회로에서 사용될 수도 있다. 최근, 디지털 위상 고정 루프들 (DPLLs) 은 무선 통신 디바이스들에서 특히 유용해져 왔다. 예를 들어, DPLL 은 EDGE (GSM Evolution : EDGE) 시스템에 대한 인핸스드 데이터 레이트들 또는 GSM (Global System for Mobile Communications) 에서의 데이터의 가우시안 최소 시프트 키잉 (Gaussian minimum shift keying : GMSK) 또는 8-위상 시프트 키잉 (8-phase shift keying : 8PSK) 변조에 의해 구동될 수도 있다. 또한, 위상-디지털 컨버터 (PDC) 를 갖는 디지털 위상 고정 루프 (DPLL) 에서 디지털 2 포인트 변조 (TPM) 를 구현하는 것은, 전압 제어 발진기 (VCO) 주파수에서 작동하는 무선 주파수 (RF) 누산기가 제거될 수 있으므로, 보다 전력 효율적인 접근방식이다. 그러나, 문제들 중 하나는 저역 통과 데이터에 대한 적절한 주입 포인트의 선택이다. 주입의 한 가지 포텐셜 포인트 누산기 뒤의 위상-디지털 컨버터 (PDC) 출력이다. 그러나, 이러한 아키텍처에서, 2 포인트 변조 (TPM) 시스템에서 고역 통과 이득은 전압 제어 발진기 (VCO) 이득, 위상-디지털 컨버터 (PDC) 이득, 및 분할비 N 의 함수로 변환된다. 위상-디지털 변환기 (PDC) 이득은 프로세스, 전압 및 온도 (PVT) 의존적이므로, 위상-디지털 컨버터 (PDC) 이득의 변동을 최소화하기 위해서는 우수한 이득 교정이 필수적이다. 이에 더하여, N 은 채널 의존적인데, 이는 고역 통과 이득 (k_u) 가 상수일 수 없고 상이한 채널 선택 시에 변경되어야 하는 것을 암시한다. 결과로서, 회로 복잡도 및 전력 소비가 높다. 보다 강건한 접근방안이 필요하다.

디지털 2 포인트 변조 (TPM) 에서 다른 문제는 그의 샘플링 클록과 관련된다. 상이한 샘플링 클록들이 사용될 때, 스퍼 커플링 (spur coupling), 전력 소비 및 변조 성능 중에 트레이드오프가 존재한다. 동적 전력 소비뿐 아니라 기판을 통한 스퍼 커플링은 샘플링 주파수에 따라 증가한다. 또한, 샘플링 클록의 주파수가 감소할 때, 변조 성능은 보다 낮은 클록 레이트에 의한 보다 높은 양자화 노이즈로 인해 타협될 수도 있다. 칩 면적은 디지털 TPM 시스템에서 다른 트레이드오프이다. 입력 변조 데이터가 고역 통과 및 저역 통과 경로들로 분할되고, 2 개의 상이한 포인트들에 적용된다. 입력 변조 데이터의 비트폭들은 데이터가 2 개로 분할될 때 2 배로 된다. 포함된 플립플롭들 및 라우팅 접속들의 수는 총 칩 면적을 증가시킨다. 요약하면, 보다 적은 회로 복잡도, 보다 적은 전력 소비, 보다 적은 스퍼 커플링 및 소형 칩 면적을 위해 디지털 위상 고정 루프 (DPLL) 에서 디지털 2 포인트 변조 (TPM) 에 대한 새로운 솔루션이 요구된다.

따라서, 본 시스템들 및 방법들은 다음의 5 개 기법들을 이용할 수도 있다. 첫째, 저역 통과 데이터는 기준 경로에서 위상-디지털 컨버터 (PDC) 입력 대신에 피드백 경로에서 시그마-델타 변조기의 입력에서 적용될 수도 있다. 피드백 경로에서 데이터를 적용함으로써, 디지털 2 포인트 변조 (TPM) 시스템에서 위상-디지털 컨버터 (PDC) 를 포함할 필요가 없고, 복잡한 위상-디지털 컨버터 (PDC) 이득 정규화가 제거될 수 있다. 또한, 고역 통과 이득은 채널 의존적일 수도 있고, 채널에 따라 변경될 필요가 없을 수도 있다.

둘째, 다수의 샘플링 클록들이 디지털 2 포인트 변조 (TPM) 에 사용될 수도 있다. 저역 샘플링 주파수는 보다 적은 동적 전력 소비 및 스퍼 커플링에 사용될 수도 있다. 디지털 위상 고정 루프 (DPLL) 는 근정수 채널 (near-integer channel) 이 선택될 때 프랙션 스퍼 (fractional spur) 들을 감소시키도록 다른 샘플링 클록들로 스위칭될 수도 있다.

셋째, 고역 통과 이득의 분해능은 기준 클록들이 스위칭될 때 프로그래밍될 수도 있다. 양자화 노이즈가 보다 낮은 기준 클록들에 대한 보다 높은 분해능을 이용하여 감소하므로, 저역 통과 및 고역 통과 경로들의 이득 매칭이 개선된다. 고역 통과 경로 및 저역 통과 경로가 디지털 방식으로 구현될 때, 2개의 경로들 사이의 이득 및 지연 매칭은 상이한 프로세스, 전압 및 온도 (PVT) 에 걸쳐서 보다 정확하고 보다 적응 가능할 수도 있다.

넷째, k_v 적응에서 양자화 노이즈를 감소시키기 위해, 루프 필터에서 폴들 뒤의 필터링된 신호는, 루프 필터 입력 대신, k_v 적응에 대한 주요 입력으로서 사용될 수도 있다. k_v 적응의 누산기 출력에 대한 대역폭 계수의 곱셈은 또한 내부 변수들의 정확도를 보존하도록 조절될 수도 있다.

다섯째, 공통 경로에서 이득 스케일링이 제거될 수도 있다. 대신, 가변 이득은 상이한 샘플링 클록들에 대한 저역 통과 경로에 설정될 수도 있다. 고역 통과 경로에서의 이득은 k_v 적응에 의해 핸들링될 수도 있다. 입력 변조 데이터의 비트폭은 데이터가 2 개로 분할될 때 더 이상 2 배로 되지 않을 수도 있다. 이것은, 플립플롭들, 라우팅 커넥션들, 및 전체 칩 면적을 감소시킬 수도 있다.

도 1 은 2 포인트 변조 디지털 위상 고정 루프 (DPLL)(102) 를 사용하는 송신기 (110) 를 예시한 블록도이다. 예를 들어, 송신기 (100) 는 무선 통신 디바이스 또는 기지국에 있을 수도 있다. 송신기 (100) 가 예시되지만, 2 포인트 변조 디지털 위상 고정 루프 (102) 는 다른 애플리케이션들, 예컨대 수신기에서 사용될 수도 있다. 2 포인트 변조 디지털 위상 고정 루프 (102) 에 더하여, 송신기 (100) 는 발진기 (108), 구동 증폭기 (116), 및 전력 증폭기 (118) 를 포함할 수도 있다. 2 포인트 변조 디지털 위상 고정 루프 (102) 는 발진기 (108) 로부터의 기준 신호 (110) 및 데이터 소스 (112) 로부터의 변조 데이터 (114) 를 수신할 수도 있다. 예를 들어, 변조 데이터 (114) 는 가우시안 최소 시프트 키잉 (Gaussian minimum shift keying : GMSK) 또는 8-위상 시프트 키잉 (8-phase shift keying : 8PSK) 데이터일 수도 있다. 기준 신호 (110) 는 송신기 (100) 에서 디지털 콤포넌트들에 의해 클록 신호로서 사용되는 특정 주파수 (즉, 기준 주파수) 에서의 주기 신호일 수도 있다. 변조 데이터 (114) 는 다른 디바이스에 무선으로 송신되는 유용한 디지털 데이터일 수도 있다. 송신기 (100) 는 변조 데이터 (114) 를 송신용으로 준비하는 방식으로 변조 데이터 (114) 를 프로세싱할 수도 있는데, 즉 변조 데이터 (114) 를 포함하는 무선 주파수 (RF) 신호 (106) 를 생성할 수도 있다. 예를 들어, 변조 데이터 (114) 가 100 kHz 의 대역폭을 갖는다면, RF 신호 (106) 는 100 kHz 의 대역폭 및 1 GHz 또는 1.8 GHz 의 중심 주파수를 갖는 변조 데이터 (114) 일 수도 있다. RF 신호 (106) 가 안테나 (104) 를 통해 송신되기 전, 그것은 구동 증폭기 (116), 전력 증폭기 (118) 또는 양측 모두에 의해 증폭될 수도 있다. 따라서, 송신기 (100) 는 2 포인트 변조 디지털 위상 고정 루프 (102) 를 사용하여 데이터를 송신용 무선 주파수 범위로 업컨버트할 수도 있다. 일 구성에서, 2 포인트 변조 디지털 위상 고정 루프 (102) 는 믹서 (미도시) 와 조합한 아날로그 위상 고정 루프 대신 로컬 발진기 (108) 생성 및 변조 위상 데이터에 사용될 수도 있다.

도 2 는 2 포인트 변조 위상 고정 루프 (PLL)(202) 를 예시한 블록도이다. 위상 고정 루프 (202) 는 하나 이상의 합산기 (246a-b), 위상 검출기 (220), 루프 필터 (222), 전압 제어 발진기 (VCO)(228) 및 디바이더 (230) 를 포함할 수도 있다. 기준 주파수 (f_ref)(210) 는 위상 고정 루프 (202) 에 입력으로서 수신될 수도 있고, 출력 주파수는 위상 고정 루프 (202) 의 출력일 수도 있다.

정상 동작 동안, 디바이더 (230) 는 전압 제어 발진기 (VCO)(228) 의 출력 (f_out)(232) 을 수신할 수도 있고, 주파수를 특정 값으로 나눗셈할 수도 있다. 위상 검출기 (220) 는 디바이더 (230) 의 출력의 위상을 기준 주파수 (210) 와 비교할 수도 있고, 위상차를 생성할 수도 있다. 필터링 후, 루프 필터 (222) 는 전압 제어 발진기 (VCO)(228) 를 제어하는 신호를 출력할 수도 있다.

2 포인트 변조에서, 변조 데이터는 기준 주파수 (210) 및 루프 필터 (222) 의 출력과 합삽될 수도 있다. 이들 경로들은 저역 통과 경로 (224) 및 고역 통과 경로 (226) 로 지칭될 수도 있다. 저역 통과 경로 (224) 는 저역 통과 특성들을 갖고, 고역 통과 경로 (226) 는 고역 통과 특성들을 갖는다. 변조 데이터가 2 개의 경로들에 함께 주입되고 (각각의 경로에 상이한 이득들이 적용됨) 훌륭하게 보상될 때, 변조 대역폭은 위상 고정 루프 (202) 의 대역폭에 의해 제한되지 않을 수도 있다. 고역 통과 경로 이득은 이산 시간 도메인에서 구현된 수학식 (1) 에 도시된 SPR (strictly-positive real) 알고리즘에 의해 결정될 수도 있다:

여기서 n 은 인덱스이고, k_u 는 고역 통과 경로 (226) 에 대한 적응 이득이고, γ 는 루프 (202) 에 대한 대역폭 계수이고, u 는 입력 변조 데이터이고, ε 은 위상 검출기 (220) 로부터의 위상차이다.

그러나, 이점들 외에도, 2 포인트 변조는 여러 가지 문제점들을 가질 수도 있다. 2 포인트 변조 시스템에서 고역 통과 이득은 전압 제어 발진기 (VCO)(228) 이득, (디지털 위상 고정 루프들에서) 위상-디지털 컨버터 (PDC) 이득, 및 디바이더 (230) 의 분할비 (N) 의 함수일 수도 있다. 위상-디지털 컨버터 (PDC) 이득은 프로세스, 전압 및 온도 (PVT) 의존적이다. 따라서, 우수한 위상-디지털 컨버터 (PDC) 교정이 이용될 수도 있다. N 은 채널 의존적일 수도 있다. 또한, 기판 전반을 통한 동적 전력 소비 및 스퍼 커플링은 샘플링 주파수에 따라 증가한다. 변조 성능은 보다 낮은 클록 레이트에 의한 보다 높은 양자화 노이즈로 인해 낮은 샘플링 주파수와 절충될 수도 있다.

도 3 은 위상 고정 루프 (PLL)(302) 에서 2 포인트 변조의 한 가지 가능한 구성을 예시한 블록도이다. 도 2 에 예시된 위상 고정 루프 (202) 와는 대조적으로, 도 3 에 예시된 위상 고정 루프 (302) 는 디지털 위상 고정 루프 (302) 이며, 다시 말해 적어도 위상-디지털 컨버터 (PDC)(334) 및 루프 필터 (336) 는 기준 주파수 (310) 를 사용하여 디지털 방식으로 구현될 수도 있다. 위상-디지털 컨버터 (PDC)(334) 는 주파수 제어 워드 (FCW)(338) 에 기초하여 시그마-델타 변조기 (340) 에 의해 제어되는 프리스케일러 (331) 의 출력과 기준 신호 (310) 사이의 위상차를 결정할 수도 있다. 그 후, 루프 필터 (336) 는 디지털 방식으로 제어되는 발진기 (DCO)(329) 를 제어할 수도 있다.

이 구성에서, 변조 데이터는 위상-디지털 컨버터 (334) 뒤의 저역 통과 경로 (324) 내의 그리고 루프 필터 (336) 뒤의 고역 통과 경로 (326) 내의 위상 고정 루프 (302) 내에 주입될 수도 있다. 구체적으로, 지연 엘리먼트 (344) 및 합산기 (346a) 를 포함하는 누산기 (342) 는 현재 변조 데이터를 이전 변조 데이터와 조합하는 데 사용될 수도 있다. 이 조합된 변조 데이터는 곱셈기 (348a) 를 사용하여 위상-디지털 컨버터 (PDC)(334) 의 출력과 곱셈될 수도 있다. 고역 통과 경로 (326) 내의 변조 데이터는 루프 필터 출력 (336) 에 (다른 가산기 (346c) 를 사용하여) 추가되기 전에 고역 통과 이득 (k_u)(350) 으로 (다른 디지털 곱셈기 (348b) 를 사용하여) 곱셈될 수도 있고, 디지털 방식으로 제어되는 발진기 (DCO)(329) 를 제어하고 f_out (332) 를 생성하는 데 사용될 수도 있다.

그러나, 이 구성은 구현하기에 복잡할 수도 있다. 예를 들어, 저역 통과 이득은 위상 스케일을 매칭시키기 위해 (G_PDC (352) 및 곱셈기 (346b) 를 사용하여) 스케일링될 필요가 있을 수도 있다. 이것은, 위상-디지털 컨버터 (PDC)(334) 이득 교정이 필수적일 수도 있고, 이는 설계 복잡도를 증가시킬 수도 있다는 것을 의미한다. 다시 말해, 위상 고정 루프 (302) 내의 고역 통과 이득 (k_u)(350) 은 디지털 방식으로 제어되는 발진기 (DCO)(329) 이득, 위상-디지털 컨버터 (PDC)(334) 이득, 및 프리스케일러의 분할비 (N) 의 함수일 수도 있다. 위상-디지털 컨버터 (PDC)(334) 이득이 프로세스, 전압 및 온도 (PVT) 에 의존적이고, N 이 채널 의존적이므로, G_DPC (352) 를 사용한 교정은 복잡할 수도 있다. 또한, DCO (329) 의 튜닝 커패시터들에서의 비선형성은 상당한 출력 무선 주파수 스펙트럼 변동을 야기할 수도 있다.

도 4 는 멀티 레이트 위상 고정 루프 (PLL)(402) 의 한 가지 가능한 구성을 예시한 블록도이다. 멀티 레이트 PLL (402) 내의 모듈들은 상이한 샘플링 클록 스피드들을 이용할 수도 있다. 고속 클록은 보다 우수한 양자화 노이즈 (예컨대, 디지털 방식으로 제어되는 발진기 (DCO)(429) 및 시간-디지털 컨버터 (TDC)(460)) 로부터 이익을 얻는 그들 모듈들에 대해서만 사용될 수도 있다. 나머지 모듈들은 보다 느린 클록을 사용하여 전류 소비를 감소시킬 수도 있다. 이 구성에서, 저역 통과 경로 (424) 내의 변조 데이터는 가산기 (446a) 에서 주파수 제어 워드 (FCW)(438) 와 합산될 수도 있고, 누산기 (ACC) 모듈 (452) 에 공급될 수도 있다. ACC 모듈 (452) 은 클록 신호 (f_clk)(454) 에 의해 제어될 수도 있다. ACC 모듈 (452) 의 출력은 (다른 가산기 (446b) 에 의해) 합산될 수도 있고 루프 필터 (436) 에 공급될 수도 있다. ACC 모듈 (452) 의 출력은 고역 통과 경로 (426) 로부터의 이득 조절된 변조 데이터와 (다른 가산기 (446c) 에 의해) 합산될 수도 있다. 전과 같이, 고역 통과 이득 (k_u)(450) 이 (예컨대, 수학식 (1) 에 따라) 도출될 수도 있으며, 디지털 곱셈기 (448) 에 의해 적용될 수도 있다. 고역 통과 변조 데이터의 주입 후, 업샘플러 (454) 는 적절한 수의 제로들을 데이터에 추가하여 그의 저속 샘플링 클록을 고속 클록에 매칭시킴으로써 신호를 업샘플링할 수도 있다. 제 1 전달 함수 (L[z])(456) 는 업샘플러 (454) 에 의해 추가된 제로들에서의 값들을 보간할 수도 있으며, 즉 L[z] (456) 는 업샘플러 (454) 에 대한 필터일 수도 있다. 제 1 전달 함수 (L[z])(456) 의 출력은 멀티레이트 PLL (402) 의 출력 주파수 (f_out)(432) 를 생성하는 디지털 방식으로 제어되는 발진기 (DCO)(429) 를 제어할 수도 있다. 디지털 방식으로 제어되는 발진기 (DCO)(429)는 디지털 방식으로 제어되는 발진기 (DCO) 클록 주파수 (f_DCO)(458) 에 기초하여 동작할 수도 있다.

시간-디지털 컨버터 (TDC)(460) 는 멀티레이트 PLL (402) 의 피드백 루프에 놓일 수도 있다. 시간-디지털 컨버터 (TDC)(460) 는 시간-디지털 컨버터 (TDC) 클록 주파수 (f_TDC)(462) 를 사용하여 동작할 수도 있다. 제 2 전달 함수 (H[z])(464) 는 시간-디지털 컨버터 (TDC)(460) 의 출력에 적용될 수도 있다. 제 2 전달 함수 (H[z])(464) 의 출력은 고속 샘플링 클록의 레이트를 다음 모듈들의 저속 클록과 매칭시키도록 다운샘플러 (466) 로 제공될 수도 있는데, 즉 H[z] (464) 는 다운샘플러 (466) 에 대한 필터일 수도 있다. 다운샘플러 (466) 출력은 그 후 고급 클록 제어 (ACC) 모듈 (452) 의 출력과 합산될 수도 있다.

이 구성은 여러 제한들을 가질 수도 있다. 첫째, 상이한 클록 주파수들 (즉, f_clk (454), f_DCO (458), f_TDC (462)) 은 비선형 왜곡을 통해 함께 혼합될 수도 있고, 더 많은 저주파수 스퍼들을 생성할 수도 있다. 둘째, 업샘플러 (454) 및 다운샘플러 (466) 로부터의 내삽 및 데시메이션은 지연을 도입할 수도 있고 위상 마진을 열화시킬 수도 있다. 셋째, 시간-디지털 컨버터 (TDC)(460) 는 고전력을 소비할 수도 있고, 복잡도를 도입할 수도 있는데, 이는 그것이 상대적으로 높은 주파수에서 동작하기 때문이다. 넷째, 고역 통과 이득 (k_u)(450) 은 시간-디지털 컨버터 (TDC)(460) 정규화를 요구할 수도 있는 시간-디지털 컨버터 (TDC)(460) 의 함수일 수도 있다. 또한, 이전과 같이, 디지털 방식으로 제어되는 발진기 (DCO)(429) 의 튜닝 커패시터들에서의 비선형은 상당한 출력 무선 주파수 스펙트럼 변동들 (ORFS) 을 야기할 수도 있다.

도 5 는 2 포인트 변조 디지털 위상 고정 루프 (DPLL)(502) 의 일 구성을 예시한 블록도이다. 도 5 에 예시된 구성은 전술한 문제들 중 대부분을 해결할 수도 있다. 구체적으로, 구성은 보다 적은 노이즈, 보다 적은 회로 복잡도, 보다 적은 전력 소비 및 보다 적은 기준 스퍼 커플링을 위해 디지털 위상 고정 루프 (DPLL)(502) 에서 스위칭 가능한 샘플링 클록들을 이용할 수도 있다.

DPLL (502) 의 다른 이점은 누산기를 갖는 시간-디지털 컨버터 (TDC) 대신 위상-디지털 컨버터 (PDC)(534) 및 시그마-델타 변조기 (540) 의 사용일 수도 있다. 시간-디지털 컨버터 (TDC) 및 누산기는 그들이 고주파수, 예컨대 f_out/2 에서 동작하므로 높은 전력 소비를 가질 수도 있다. 대조적으로, 위상-디지털 컨버터 (PDC)(534) 및 시그마-델타 변조기 (540) 는 보다 낮은 주파수 (예컨대 f_ref (510)) 에서 동작하여 보다 적은 전류 소비를 초래할 수도 있다. 또한, 시간-디지털 컨버터 (TDC) 이득은 2 포인트 변조에서 정규화될 필요가 있을 수도 있으나, 위상-디지털 컨버터 (PDC)(534) 이득은 데이터가 시그마-델타 변조기 (540) 에서 적용된다면 정규화를 필요로 하지 않는다.

동작 동안, 위상-디지털 컨버터 (PDC)(534) 는 기준 주파수 (f_ref)(510) 와 프리스케일러 (531) 의 출력 사이의 위상차 또는 위상 에러를 결정할 수도 있다. 일 구성에서, 위상-디지털 컨버터 (PDC)(534) 는 기준 주파수 (f_ref)(510) 를 클록으로서 사용하는 디지털 모듈일 수도 있으며, 이 모듈은 위상 에러 및 위상 에러에 기초한 제어 워드를 결정한다. 다시 말해, 위상-디지털 컨버터 (PDC)(534) 는 아날로그 위상 고정 루프에서 위상 검출기 및 전하 펌프 대신에 사용될 수도 있다. 필터링 후, 디지털 루프 필터 (536) 는 위상-디지털 컨버터 (PDC)(534) 출력을 고역 통과 이득 스케일링된 변조 데이터와 합산할 수도 있는데, 즉 변조 데이터 (572) 는 가산기 (546a) 앞의 디지털 곱셈기 (548a) 에서 적용되는 고역 통과 이득 (k_u)(550) 을 가질 수도 있다. 합산되고 필터링된 위상-디지털 컨버터 (PDC)(534) 출력 및 고역 통과 변조 데이터는 단일 전압 모드 디지털-아날로그 컨버터 (VDAC)(568) 에 입력될 수도 있다. 이 구성에서, 단일 전압 모드 디지털-아날로그 컨버터 (VDAC)(568) 는 PLL (502) 에서 사용될 수도 있다. 그것은 2 개의 기능들을 한다. 제 1 기능은 위상 및 주파수 잠금 동안 아날로그 VCO (528) 앞의 디지털-아날로그 컨버전이다. 다른 기능은 디지털 고역 통과 변조 데이터가 PLL (502) 내에 주입되게 하는 것이다. 후술하는 바와 같이, 전압 모드 디지털-아날로그 컨버터 (VDAC)(568) 는, 전류 모드 디지털-아날로그 컨버터 (미도시) 대신, 디지털 위상 고정 루프 (DPLL)(502) 에 보다 적은 노이즈를 도입할 수도 있다. 전압 모드 디지털-아날로그 컨버터 (VDAC)(568) 는 아날로그 전압 제어 발진기 (VCO)(528) 에 대한 아날로그 제어 신호를 출력할 수도 있다. 아날로그 전압 제어 발진기 (VCO)(528) 는, 복수의 디지털 방식으로 제어되는 발진기 (DCO)(329, 429) 대신, 출력 무선 주파수 스펙트럼 (ORFS) 변동들을 야기하는 차동 비선형성을 도입하지 않을 수도 있다.

피드백 루프 내의 프리스케일러 (531) 는 시그마-델타 변조기 (SDM)(540) 에 기초하여 전압 제어 발진기 (VCO)(528) 의 출력 주파수 (f_out)(532) 를 스케일링할 수도 있다. 시그마-델타 변조기 (SDM)(540) 는, (다른 곱셈기 (548b) 를 사용하여) 저역 통과 이득 (570) 으로 곱셈되고 (다른 가산기 (546b) 를 사용하여) 주파수 제어 워드 (FCW)(538) 와 합산된 디지털 변조 데이터 (572) 에 의해 제어될 수도 있는데, 즉 시그마-델타 변조기 (540) 는 저역 통과 변조 데이터를 수신할 수도 있다. 시그마-델타 변조기 (540) 는 프랙션-n 주파수 합성기에서 사용되는 것들과 유사할 수도 있다. 변조 데이터는, 디지털 워드 형태로 주파수 제어 워드 (FCW)(538) 와 함께 시그마-델타 변조기 (540) 에 의해 멀티레벨 출력들로 변환되어 프리스케일러 (531) 의 분할비를 디더링할 수도 있다. 시그마-델타 변조기 (540) 의 노이즈 형상화 속성은 양자화 노이즈를 상대적으로 더 높은 주파수로 시프트시킬 수도 있으며, 이 주파수는 그 후에 PLL (502) 의 저역 통과 특성에 의해 감쇠될 수도 있다.

따라서, 도 5 에 예시된 2 포인트 변조 디지털 위상 고정 루프 (502) 에서, 변조 데이터 (572) 는 고역 통과 포인트, 즉 고역 통과 경로 (526) 를 따라 이동한 후에 전압 모드 디지털-아날로그 컨버터 (VDAC)(568) 의 도움으로 전압 제어 발진기 (VCO)(528) 제어 전압에서 적용된다. 변조 데이터 (572) 는 또한 시그마-델타 변조기 (540) 의 입력인, 즉 저역 통과 경로 (524) 를 따라 이동한 후의, 피드백 경로 내의 저역 통과 포인트에서 적용된다. 위상-디지털 컨버터 (PDC)(534) 출력에서 데이터를 주입하는 대신, 피드백 경로에서 저역 통과 데이터를 적용함으로써, 위상-디지털 컨버터 (PDC)(534) 이득을 보상하는 것이 필요하고 복소 위상-디지털 컨버터 (PDC)(534) 이득 정규화가 제거될 수도 있다. 고역 통과 이득은 채널 의존적일 수도 있고, 채널에 따라 변경될 필요가 없을 수도 있다. 피드백 경로 내의 변조 데이터 (572) 의 도입은 또한 위상-디지털 컨버터 (PDC)(534) 입력에서 작은 위상 변동들을 도입한다. 대조적으로, 큰 위상 변동들은, 크리스털 발진기 또는 위상-디지털 컨버터 (PDC)(534)출력에서 주입되는 경우에 도입될 수도 있다. 이것은 위상-디지털 컨버터 (PDC)(534) 동적 범위에 보다 덜 엄격한 요건을 부과할 수도 있다.

또한, 다수의 샘플링 클록들은 2 포인트 변조 디지털 위상 고정 루프 (DPLL)(502) 에 사용될 수 있다. 따라서, 노이즈, 스퓨리어스 성능 (spurious performance) 및 전력 소비는 적절한 클록을 선택함으로써 최적화될 수도 있다. 다시 말해, 디지털 위상 고정 루프 (DPLL)(502) 에서 모든 디지털 콤포넌트들 (즉, 위상-디지털 컨버터 (PDC)(534), 루프 필터 (536), 디지털 곱셈기 (548a-b),가산기들 (546a-b) 및 시그마-델타 변조기 (540)) 은 동일한 샘플링 클록, 예컨대 기준 주파수 (f_ref)(510) 를 사용하여 동작할 수도 있다. 이 샘플링 클록은 여러 상이한 주파수들 사이에서 스위칭 가능할 수도 있다. 따라서, 보다 저속으로 주어진 선호도와 함께 적절한 샘플링 클록을 선택함으로써, 동적 전력 소비가 감소할 수도 있다. 스위칭 가능한 샘플링 클록은 GSM (Global System for Mobile Communications) 에서의 위상 에러 및 EDGE (Enhanced Data rates for GSM Evolution) 에서의 에러 벡터 (EVM) 를 감소시킬 수도 있다. 또한, 스위칭 가능한 샘플링 클록은 출력 무선 주파수 스펙트럼 변동 (ORFS) 을 야기할 수도 있는 기판을 통한 기준/프랙션 스퍼 커플링을 감소시킬 수도 있다.

도 6 은 2 포인트 변조를 위한 방법 (600) 을 예시한 흐름도이다. 방법 (600) 은 2 포인트 변조 디지털 위상 고정 루프 (DPLL)(502) 에 의해 수행될 수도 있다. 디지털 위상 고정 루프 (DPLL)(502) 는 샘플링 클록 입력을 수신할 수도 있다 (674). 샘플링 클록 입력은 디지털 위상 고정 루프 (DPLL)(502) 내에 입력되는 기준 주파수 (f_ref)(510) 일 수도 있고, 디지털 위상 고정 루프 (DPLL)(502) 내의 모든 디지털 모듈들에 의해 사용될 수도 있다. 또한, 샘플링 클록은 다수의 주파수들 사이에서 스위칭 가능할 수도 있다. 디지털 위상 고정 루프 (DPLL)(502) 은 또한 수신된 변조 데이터 (572) 를 적응적 고역 통과 이득 (k_u)(550) 과 곱셈하여 고역 통과 변조 데이터를 생성할 수도 있다 (676). 후술하는 바와 같이, 변조 데이터 (572) 는 또한 고역 통과 이득 분해능 조절과 곱셈되어 고역 통과 변조 데이터를 생성할 수도 있다. 디지털 위상 고정 루프 (DPLL)(502) 는 또한 수신된 변조 데이터 (572) 를 프로그래밍가능한 저역 통과 이득 (570) 으로 곱셈할 수도 있다 (678). 디지털 위상 고정 루프 (DPLL)(502) 는 또한 저역 통과 이득 스케일링된 변조 데이터를 주파수 제어 워드 (538) 와 합산하여, 저역 통과 변조 데이터를 생성하고 이를 시그마-델타 변조기 (540) 에 제공할 수도 있다 (680). 디지털 위상 고정 루프 (DPLL)(502) 은 또한 프리스케일러 (531) 를 사용하여 아날로그 전압 제어 발진기 (VCO)(528) 출력 (즉, 출력 주파수 (532)) 를 프리스케일링할 수도 있다 (682). 디지털 위상 고정 루프 (DPLL)(502) 은 또한 샘플링 클록 입력 (510) 과 프리스케일링된 전압 제어 발진기 (VCO)(528) 출력, 사이의 위상차를 (즉, 위상-디지털 컨버터 (PDC)(534) 에서) 결정할 수도 있다 (684). 디지털 위상 고정 루프 (DPLL)(502) 는 또한 위상차를 디지털 방식으로 필터링할 수도 있다 (686). 디지털 위상 고정 루프 (DPLL)(502) 는 또한 고역 통과 변조 데이터를 필터링된 위상차와 합산하여 디지털 전압 제어 발진기 (VCO)(528) 제어 워드를 생성할 수도 있다 (688). 디지털 위상 고정 루프 (DPLL)(502) 은 또한 전압 모드 디지털-아날로그 컨버터 (VDAC)(568) 를 사용하여 디지털 전압 제어 발진기 (VCO)(528) 제어 워드를 아날로그 제어되는 발진기 (VCO)(528) 제어 워드로 변환할 수도 있다 (690). 디지털 위상 고정 루프 (DPLL)(502) 는 또한 아날로그 전압 제어 발진기 (VCO)(528) 에서 아날로그 제어 워드를 수신할 수도 있고 아날로그 전압 제어 발진기 (VCO) 출력 (532) 을 생성할 수도 있다 (692).

도 7 은 전류 모드 디지털-아날로그 컨버터 (IDAC) 를 사용하여 위상 고정 루프 (PLL) 의 피드포워드 경로의 일부를 예시한 블록도이다. 고역 통과 변조 데이터 (794)(즉, 고역 통과 이득 (550) 에 의해 스케일링되어 위상-디지털 컨버터 (PDC)(534) 출력과 조합된 변조 데이터 (572)) 는 전류 모드 디지털-아날로그 컨버터 (IDAC) 양자화 노이즈 (795) 가 도입되게 한다. 가산기들 (746a-b) 로 모델링되지만, 원치않는 노이즈 (795, 796) 의 추가가 명시적 회로 없이 발생할 수도 있다. 노이지 고역 통과 변조 데이터 (794) 는 그 후 전류 모드 디지털-아날로그 컨버터 (IDAC)(769) 내에 입력될 수도 있다. 분석을 목적으로, 전류 모드 디지털-아날로그 컨버터 (IDAC)(769) 는 시간의 함수로서의 0 차 홀드 필터 (ZOH), 즉 ZOH(s) 로서 모델링될 수도 있다. 디지털 시간 대 연속 시간 인터페이스 (T)(794) 뒤에, 전류 모드 디지털-아날로그 컨버터 (IDAC)(769) 출력은 적분기 (797) 에 의한 적분 이전에 전류 모드 디지털 아날로그 컨버터 (IDAC) 열적 노이즈 (796) 가 도입되게 할 수도 있다. 전달 함수 (798)(H_I _, _LPF(s)) 는 PLL 에서 루프 필터의 전달 함수를 모델링하는 데 사용된다. 전압 제어 발진기 (VCO)(728) 는 그 후 f_out (732) 를 생성할 수도 있다. IDAC 의 전달 함수는 수학식 (2) 에 따라 주어질 수도 있다:

여기서 s 는 시간의 인덱스이고, ZOH_I(s) 는 전류 모드 디지털-아날로그 컨버터 (IDAC)(769) 의 0 차 홀드 필터이고, K_int 는 적분 커패시터 (797) 의 이득이고, K_VCO 는 전압 제어 발진기 (VCO)(728) 의 튜닝 감도이고, H_I _, _LPF(s) 는 루프 필터의 전달 함수이고, H_I _, _OL(s) 는 디지털 위상 고정 루프 (DPLL) 의 개방 루프 전달 함수이다. 따라서, 전달 함수 H_IDAC(s) 는 저주파수 노이즈가 디지털 위상 고정 루프 (DPLL)(502) 의 출력으로 전달되게 하여 상대적으로 높은 통합된 전력 노이즈 (IPN) 을 초래하는 저역 통과성일 수도 있다.

도 8 은 전압 모드 디지털-아날로그 컨버터 (VDAC)(868) 를 사용하는 위상 고정 루프 (PLL) 의 피드포워드 경로의 일부를 예시한 블록도이다. 고역 통과 변조 데이터 (894)(즉, 고역 통과 이득 (550) 에 의해 스케일링되어 제어 워드와 조합된 변조 데이터 (572)) 는 VDAC 양자화 노이즈 (895) 가 도입되게 할 수도 있다. 가산기들 (846a-b) 로 모델링되는 동안, 원치않는 노이즈 (895, 896) 의 추가가 명시적 회로 없이 발생할 수도 있다. 노이지 고역 통과 변조 데이터 (894) 는 그 후 전압 모드 디지털-아날로그 컨버터 (VDAC)(868) 에 입력될 수도 있다. 분석을 목적으로, 전압 모드 디지털-아날로그 컨버터 (VDAC)(868) 는 시간의 함수로서의 0 차 홀드 (ZOH) 필터, 즉 ZOH(s) 로서 모델링될 수도 있다. 디지털 시간 대 연속 시간 인터페이스 (T)(894) 뒤에, 전압 모드 디지털-아날로그 컨버터 (VDAC)(868) 출력은 전압 모드 디지털 아날로그 컨버터 (VDAC) 열적 노이즈 (896) 가 도입되게 할 수도 있다. 전달 함수 (H_V _, _LPF(s))(899) 는 PLL 에서 전달 함수를 모델링하는 데 사용된다. 전압 제어 발진기 (VCO)(828) 는 그 후 f_out (832) 를 생성할 수도 있다. 전압 모드 디지털-아날로그 컨버터 (VDAC)(868) 의 전달 함수는 수학식 (3) 에 따라 주어질 수도 있다:

여기서 s 는 시간의 인덱스이고, ZOH_V(s) 는 VDAC)(868) 의 0 차 홀드 필터이고, K_VCO 는 전압 제어 발진기 (VCO)(828) 의 튜닝 감도이고, H_V _, _LPF(s)(899) 는 루프 필터의 전달 함수이고, H_V _, _OL(s) 는 디지털 위상 고정 루프 (DPLL) 의 개방 루프 전달 함수이다. 이 구성에는 어떠한 적분 커패시터도 없으며, 그에 따라

팩터가 수학식 (3) 으로부터 제거된다.

따라서, 전달 함수, H_VDAC(s) 는 디지털 위상 고정 루프 (DPLL)(502) 의 출력으로 전달되는 고주파수 노이즈 및 저주파수 노이즈를 제한하여 보다 우수한 통합된 전력 노이즈 (IPN) 를 초래하는 대역 통과성일 수도 있다. 다시 말해, 디지털 위상 고정 루프 (DPLL)(502) 에 대한 전압 모드 디지털-아날로그 컨버터 (VDAC)(868) 의 대역 내 노이즈 기여는 전류 모드 디지털-아날로그 컨버터 (IDAC)(769) 보다 작은데, 이는 전압 모드 디지털-아날로그 컨버터 (VDAC)(868) 의 노이즈 전달 함수가 저역 통과 대신 대역 통과성이기 때문이다. 전류 모드 디지털-아날로그 컨버터 (IDAC)(769) 가 디지털 위상 고정 루프 (DPLL)(502) 에서 주요 노이즈 기여자들 중 하나일 수도 있으므로, 전류 모드 디지털-아날로그 컨버터 (IDAC)(769) 대신 전압 모드 디지털-아날로그 컨버터 (VDAC)(868) 를 사용하는 것은 개선된 성능을 가져올 수도 있다.

도 9 는 2 포인트 변조 디지털 위상 고정 루프 (DPLL)(902) 의 다른 구성을 예시한 블록도이다. 2 포인트 변조 디지털 위상 고정 루프 (DPLL)(902) 은, 도 5 에서의 위상-디지털 컨버터 (PDC)(534), 루프 필터 (536), 전압 모드 디지털-아날로그 컨버터 (VDAC)(568), 아날로그 전압 제어 발진기 (VCO)(528), 프리스케일러 (531), 시그마-델타 변조기 (540), 가산기들 (546a-b) 및 디지털 곱셈기들 (548a-b) 과 각각 유사한 기능을 포함하는 위상-디지털 컨버터 (PDC)(934), 루프 필터 (936), 전압 모드 디지털-아날로그 컨버터 (VDAC)(968), 아날로그 전압 제어 발진기 (VCO)(928), 프리스케일러 (931), 시그마-델타 변조기 (940), 다수의 가산기들 (946a-b) 및 디지털 곱셈기들 (948a-b) 을 포함할 수도 있다.

또한, 입력 변조 데이터 (972) 는 유한 임펄스 응답 (FIR) 필터 (911) 에 의해 프로세싱되고, 샘플링 주파수들 (f_ref)(910a) 에 따라 (리샘플러 (913) 에 의해) 리샘플링된다. 그 후, 프로세싱된 변조 데이터 (972) 는 고역 통과 및 저역 통과 포인트들 양측 모두에 적용될 수도 있다. 저역 통과 데이터는 피드백 경로에서 시그마-델타 변조기 (940)(주파수 제어 워드 (938) 에 의해 제어됨) 에서 적용될 수도 있다. 고역 통과 데이터는 전압 제어 발진기 (VCO)(928) 앞의 전압 모드 디지털-아날로그 컨버터 (VDAC)(968) 입력에서 적용된다. 전류 모드 디지털-아날로그 컨버터 (IDAC) 와는 반대로, 전압 모드 디지털-아날로그 컨버터 (VDAC)(968) 는 보다 적은 RX 대역 노이즈 기여에 사용될 수도 있다. 그 후, 전압 제어 발진기 (VCO)(928) 는 입력에 기초하여 출력 주파수 (f_out)(932) 를 생성할 수도 있다.

2 포인트 변조 디지털 위상 고정 루프 (DPLL)(902) 에 대한 샘플링 클록은 기준 주파수 (f_ref)(910b) 동일할 수도 있으며, 상이한 주파수들, 예컨대 0.5×f_ref 사이에서 스위칭 가능할 수도 있다. 저역 통과 경로 (924) 및 고역 통과 경로 (926) 에서의 상이한 샘플링 주파수들에 대한 이득 매칭은 저역 통과 변조 데이터에 대해 이득 스케일링 (즉, 저역 통과 이득 (970)) 을 설정함으로써 그리고 고역 통과 경로 (926) 에 대해 k_v 적응 (915) 으로 이득 (k_u)(950) 을 찾게 함으로써 이루어질 수도 있다. 유한 임펄스 응답 필터 (911) 및 리샘플러 (913) 에서의 모든 이득 스케일링은 제거되고 함께 저역 통과 경로 (924) 에 놓일 수도 있어, 고역 통과 경로 (926) 의 입력 비트폭을 감소시킬 수도 있다. 다시 말해, 공통 경로에서 임의의 이득 스케일링이 존재하지 않을 수도 있다. 오히려, 가변 이득 (즉, 저역 통과 이득 (970)) 은 상이한 샘플링 클록들에 대해 스위칭될 수도 있고, 저역 통과 경로 (924) 에 적용될 수도 있다. 고역 통과 경로 (926) 에서의 이득 (k_u)(950) 은 kv 적응 모듈 (915) 에 의해 계산될 수도 있다. 이것은 고역 통과 경로 (926) 의 비트폭 및 전체 칩 면적을 감소시킬 수도 있다.

또한, 고역 통과 이득 (k_u)(950) 의 분해능 (즉, k_u 분해능 (917)) 은 최상의 성능을 달성하기 위해 상이한 샘플링 주파수들에 대해 최적화/프로그래밍될 수도 있다. k_u 분해능 (917) 은 변조 데이터와의 곱셈을 위해 전송되는 k_u (950) 의 비트들의 수를 제어하는 프로그래밍 가능 변수일 수도 있다. 더 구체적으로, 제 1 k_u 분해능 제어 (949a) 및 제 2 분해능 제어 (949b) 는 k_u 분해능 조절 (917) 에 의해 제어될 수도 있다. 제 1 k_u 분해능 제어 (949a) 는 기준 주파수 (910a-b) 에 기초하여 고역 통과 이득 (k_u)(950) 과 변조 데이터 (972) 의 곱 (product) 의 분해능을 제어할 수도 있다. 제 2 k_u 분해능 제어 (949a) 는 전체 이득을 다시 저장하는 데 사용될 수도 있다. 곱셈 이후의 산출물의 정밀도는 k_u (950) 의 비트들의 수가 증가할 때 증가할 수도 있다. 예를 들어, 2 포인트 변조 디지털 위상 고정 루프 (DPLL)(902) 에서의 양자화 잡음은 보다 낮은 샘플링 클록들 동안 k_u 분해능 (917) 을 사용하여 감소할 수도 있는데, 즉 보다 높은 k_u 분해능 (917) 은 보다 낮은 샘플링 클록들에 사용될 수도 있다. k_u 분해능 (917) 은 상이한 샘플링 클록이 선택될 때 프로그래밍될 수도 있다. 그 결과, 저역 통과 경로 (924) 및 고역 통과 경로 (926) 의 이득 매칭이 개선될 수도 있다. 루프 필터 (936) 로부터의 필터링된 신호는 K_V 적응 모듈 (915) 에 대한 주요 입력으로서 사용될 수도 있고, 이득 스케일링은 최종 스테이지로 이동될 수도 있다. 이것은 k_V 적응 모듈 (915) 에서 양자화 노이즈를 감소시키는 데 더하여, 특히 낮은 샘플링 주파수들에서, 이득 매칭을 개선할 수도 있다. 제 1 k_u 분해능 제어 (949a) 및 제 2 분해능 제어 (949b) 는 부호화된 우향-시프트 및 좌향-시프트 오퍼레이터들에 의해 구현될 수도 있다.

도 10 은 k_V 적응 동안 전압 제어 발진기 (VCO)(928) 의 출력을 예시한 타이밍이다. 다시 말해, 도 10 은 디지털 위상 고정 루프 (DPLL)(902) 가 고역 통과 이득 (k_u)(950) 을 결정하기 전, 결정하는 동안 및 결정한 후에 f_out (932) 를 예시한다. 변조 시작 전, 저역 통과 이득 (970) 은 기준 주파수들에 따라 스케일링된다. 그 후, k_V 적응 트레이닝 데이터는 디지털 위상 고정 루프 (DPLL)(902) 의 트래킹 모드 (1097) 동안 유한 임펄스 응답 (FIR) 필터 (911) 에 적용될 수도 있다. k_v 적응 (1098) 이 종료될 때, 수렴된 k_u (950) 값은 고역 통과 경로 (926) 에서, 즉 변조 모드 (1099) 에서, 변조 데이터에 대한 스케일링 팩터로서 저장 및 사용될 수도 있다.

도 11 은 간략한 2 포인트 변조 디지털 위상 고정 루프 (DPLL)(1102) 를 예시한 블록도이다. 다시 말해, 도 11 은 도 9 에 예시된 2 포인트 변조 디지털 위상 고정 루프 (902) 의 간략한 s-도메인 모델을 예시할 수도 있다. 디지털 위상 고정 루프 (DPLL)(1102) 의 전달 함수는 수학식 (4) 에 따라 주어질 수도 있다:

여기서, Δy (1132) 는 디지털 위상 고정 루프 (DPLL)(1102) 의 출력이고, Δx (1172a-b) 는 변조 데이터이고, k_u (1150) 는 고역 통과 이득이고, k_V (1173) 는 디지털-아날로그 컨버터 (DAC) 및 전압 제어 발진기 (VCO) 의 총 이득이고, f_ref (1110) 는 샘플링 클록 (즉, 기준 주파수 (1110)) 이고, n 은 시그마-델타 변조기의 비트폭 분해능이고, N₀ 은 프리스케일러의 분할비이고, h(s) (1171) 는 전압 제어 발진기 (VCO) 앞의 피드포워드 경로의 전달 함수이다. 수학식 (4) 이 전통과 전달 함수이므로, 수학식 (5) 는 논리적으로 다음과 같다:

위상-디지털 컨버터 (PDC)(934) 뒤에 저역 통과 변조 데이터 (Δx (1172a)) 를 적용하는 대신, 그것은 피드백 경로 상의 시그마-델타 변조기 (1140) 내에 입력될 수도 있다. 고역 통과 이득 (k_u)(950) 은 단지 기준 주파수 (910a-b), 전압 모드 DAC (968) 및 아날로그 전압 제어 발진기 (VCO)(928) 이득, 및 시그마-델타 변조기의 분해능의 함수이다. 채널 선택된 위상-디지털 컨버터 (PDC)(934) 이득에 의존적일 수도 있다. 따라서, 선택된 채널에 따라 위상-디지털 컨버터 (PDC)(934) 이득을 교정하고 (k_u)(950) 를 업데이트할 필요가 없다. 저역 통과 변조 데이터 (Δx (1172a)) 를 피드백 경로에 적용하는 다른 이점은 위상-디지털 컨버터 (PDC)(934) 입력에서 유도되는 상대적으로 작은 위상 변동들이다. 이것은 또한 위상-디지터 컨버터 (PDC)(934) 입력 동적 범위에 대한 덜 엄격한 요건을 암시한다.

도 12 는 2 포인트 변조 디지털 위상 고정 루프 (DPLL)(1202) 의 다른 구성을 예시한 블록도이다. 예를 들어, DPLL (1202) 은 집적회로로서 구현될 수도 있다. 2 포인트 변조 디지털 위상 고정 루프 (DPLL)(1202) 는 도 9 에 예시된 디지털 위상 고정 루프 (DPLL)(902) 와 유사한 기능을 가질 수도 있지만, k_V 적응 모듈 (1215) 및 루프 필터 (1236) 가 더 상세히 예시된다. k_V 적응 모듈 (1215) 은 제 1 신호 (1231), 제 2 신호 (1229) 및 제 3 신호 (1227) 과 함께 예시되지만, 이들 신호들의 설명은 후술될 것이다.

따라서, 2 포인트 변조 디지털 위상 고정 루프 (DPLL)(1202) 는 도 9 의 위상-디지털 컨버터 (PDC)(934), 루프 필터 (936), 전압 모드 디지털-아날로그 컨버터 (VDAC)(968), 아날로그 전압 제어 발진기 (VCO)(928), 프리스케일러 (931), 시그마-델타 변조기 (940), 유한 임펄스 응답 (FIR) 필터 (911), 리샘플러 (913), 가산기들 (946a-b) 및 디지털 곱셈기들 (948a-c) 과 각각 유사한 기능을 포함하는 위상-디지털 컨버터 (PDC)(1234), 루프 필터 (1236), 전압 모드 디지털-아날로그 컨버터 (VDAC)(1268), 아날로그 전압 제어 발진기 (VCO)(1228), 프리스케일러 (1231), 시그마-델타 변조기 (1240), 유한 임펄스 응답 (FIR) 필터 (1211), 리샘플러 (1213), 다수의 가산기들 (1246a-d) 및 디지털 곱셈기들 (1248a-g) 을 포함할 수도 있다.

또한, 도 12 에서, 디지털 루프 필터 (1236) 는 더 상세하게는 곱셈기들 (1248a-b), 가산기(1246a), 폴들 (1221) 및 누산기 (1219) 로서 예시된다. 보다 구체적으로, 디지털 루프 필터 (1236) 는 2-경로 다차 필터일 수도 있다. 그것은 일 경로 상에 누산기 (1219) 를 가지며, 다른 경로 상에는 다수의 캐스케이트된 단일 스테이지 IIR 필터들을 갖는다. 가산기 (1246d) 를 사용하여 이들 2 개의 경로들을 조합함으로써, 제로 및 다중 폴들은 위상-디지털 컨버터 (PDC)(1234) 의 출력을 필터링하도록 생성된다.

이전과 같이, 저역 통과 변조 데이터 (1277)(즉, 저역 통과 이득 (1270) 에 의해 스케일링되고 주파수 제어 워드 (1238) 와 합산된 변조 데이터 (1272)) 는 시그마-델타 변조기 (1240) 에 의해 수신될 수도 있다. 또한, 고역 통과 변조 데이터 (1275)(즉, k_u (1250) 및 프로그래밍 가능한 k_u 분해능 조절 (1217) 에 의해 스케일링된 변조 데이터 (1272)) 는 전압 모드 디지털-아날로그 컨버터 (VDAC)(1268) 에서 주입될 수도 있다. 이전과 같이, 전압 모드 디지털-아날로그 컨버터 (VDAC)(1268) 는 전압 제어 발진기 (VCO)(1228) 를 제어하여 출력 주파수 (f_out)(1232) 를 생성할 수도 있다. 2 포인트 변조 디지털 위상 고정 루프 (DPLL)(1202) 의 성능을 증대시키기 위해, 특히, 4 개의 기법들이 이용될 수도 있다. 첫째, 스위칭 가능한 샘플링 클록이 사용될 수도 있다. 둘째, 프로그래밍 가능한 고역 통과 이득 (k_u) 분해능 (1217) 이 상이한 샘플링 클록 주파수들을 보상하는 데 사용될 수도 있다. 셋째, 필터링된 위상차 에러 (ε)(1223) 는 k_V 적응 모듈 (1215) 입력에 대한 입력으로서 사용될 수도 있다. 넷째, k_V 적응 모듈 (1215) 은 높은 정밀도로 동작할 수도 있다.

첫째, 스위칭 가능한 샘플링 클록이 디지털 위상 고정 루프 (DPLL)(1202) 에서 사용될 수도 있다. 디지털 위상 고정 루프 (DPLL)(1202) 에서 기준 클록 (1210a-b) 은 샘플링 클록으로서 사용될 수도 있다. 디지털 위상 고정 루프 (DPLL)(1202) 에서, 저주파수 샘플링 클록은 그것이 보다 적은 동적 전력을 소비하고 기판을 통해 보다 약한 스퍼 커플링을 갖기 때문에 바람직할 수도 있다. 또한, 디지털 위상 고정 루프 (DPLL)(1202) 의 노이즈 및 출력 무선 주파수 스펙트럼 변동 (ORFS) 성능을 열화시키는 프랙션 스퍼들로 인해 모든 근정수 채널들에 대해 동일한 저주파수 샘플링 클록이 사용될 수 없다. 한 가지 가능한 솔루션은 디지털 위상 고정 루프 (DPLL)(1202) 의 대역 외 감쇠가 그들을 억제할 수 있도록 프랙션 스퍼들을 멀리 푸싱하기 위해 디지털 위상 고정 루프 (DPLL)(1202) 의 기준 주파수 (1210a-b) 를 스위칭하는 것이다. 다시 말해, 디지털 위상 고정 루프 (DPLL)(1202) 는 근정수 채널들이 선택될 때 프랙션 스퍼들을 감소시키기 위해 다른 샘플링 클록들로 스위칭될 수도 있다. 기준 주파수 스위칭의 사용에 의해, 2 포인트 변조 디지털 위상 고정 루프 (DPLL)(1202) 의 스퓨리어스 성능 및 전력 소비가 달성될 수도 있다.

잘 매칭된 2 포인트 변조 시스템에 대한 고역 통과 이득 (k_u)(1250) 은 수학식 (5) 에 도시된 바와 같이 기준 주파수 (1210a-b) 에 따라 변할 수도 있다. 위상 에러 (ε)(1223) 및 출력 무선 주파수 스펙트럼 변동 (ORFS) 열화를 최소화하기 위해, K_V 적응에 의해 결정된 정확한 고역 통과 이득 (k_u)(1250) 은 기준 주파수 (1210a-b) 스위칭에 따라 사용될 수도 있다. Kv 는 수학식 (5) 에서 도시된 바와 같이 VDAC (1268) 및 VCO (1228) 에 의해 기여되는 총 이득일 수도 있다. 수학식 (5) 에 따르면, k_u (1250) 는 Kv (그리고 fref (1210a-b)) 가 조절될 때 변화한다. 따라서, Kv 적응은 Kv (또는 VDAC (1268) 및 VCO (1228) 의 총 이득) 에 따라 k_u (1250) 의 값을 결정하는 데 사용될 수도 있다. f_ref (1210a-b) 의 함수 (상수 Kv 를 가짐) 로서 k_u (1250) 의 가능한 값들이 표 1 에 도시된다.

표 1 : 동일한 k_V 를 갖는 상이한 기준 주파수들에 대한 예시적인 k_u 값들

둘째, f_ref (1210a-b) 를 갖는 k_u (1250) 의 값들에서의 감소는 낮은 기준 주파수들 (1210a-b) 을 갖는 k_u (1250) 의 정밀도에서의 증가를 요구하는데, 즉 최저 샘플링 클록은 최고 분해능을 이용할 수도 있다. 이 보다 정확한 k_u (1250) 은 양자화 노이즈, 그리고, 궁극적으로, 고역 통과 경로 (1226) 와 저역 통과 경로 (1224) 사이의 이득 미스매칭의 영향을 감소시킬 수도 있는데, 즉 고역 통과 경로 (1226) 및 저역 통과 경로 (1224) 의 이득 매칭은 보다 높은 분해능에 의해 개선될 수도 있다. 또한, k_u (1250) 의 분해능이 너무 크면, k_V 적응 (1215) 에 대해 요구되는 정착 시간 및 칩 면적이 불필요하게 증가할 수도 있다. 따라서, 본 시스템들 및 방법들은 최저 샘플링 클록에 대해 요구되는 최적의 그리고 최고의 분해능을 찾을 수도 있고, 다른 샘플링 클록들에 대해 k_u 분해능 조절 (1217) 을 프로그래밍할 수도 있다. 도 12 에 도시된 바와 같이, 고역 통과 이득 (k_u)(1250) 및 변조 데이터 (1272) 에 대한 곱셈기 (1248b) 출력 앞에 제 1 프로그래밍 가능한 k_u 분해능 제어 (1249a) 를 추가함으로써, 고역 통과 이득 (k_u)(1250) 및 변조 데이터 (1272) 의 곱의 분해능은 기준 주파수 (1210a-b) 에 기초하여 변경될 수도 있다. 고역 통과 경로 (1226) 의 이득을 변경되지 않게 유지하기 위해, 제 2 k_u 분해능 제어 (1249b) 가 전체 이득을 재저장하는 데 사용될 수도 있다. 제 1 k_u 분해능 제어 (1249a) 및 제 2 k_u 분해능 제어 (1249b) 는 k_u 분해능 조절 (1217) 에 의해 제어될 수도 있다. 제 1 k_u 분해능 제어 (1249a) 및 제 2 분해능 제어 (1249b) 는 부호화된 우측 시프트 및 좌측 시프트 오퍼레이터들에 의해 구현될 수도 있다.

셋째, 필터링된 위상 에러 (ε)(1223) 는, 직접적으로 위상-디지털 컨버터 (PDC)(1234) 출력 대신, k_V 적응 모듈 (1215) 에 대한 입력으로서 사용될 수도 있다. 이 방식으로, 위상-디지털 컨버터 (PDC)(1234) 출력은 위상 에러 (ε)(1223) 의 분해능이 n 배만큼 증대될 수도 있도록 루프 필터 (1236) 에서 2ⁿ 에 의해 스케일링 업될 수도 있다. 또한, 위상 에러 (ε)(1223) 에서의 노이즈는 폴들 (1221) 에 의해 필터링될 수도 있다. k_V 적응 모듈 (1215) 에서의 누산 이전에 직류 (DC) 오프셋을 피하기 위해, 위상 에러 (ε)(1223) 는 루프 필터 (1236) 내의 누산기 (1219) 와의 병합된 출력들 대신 2 경로 루프 필터 (1236) 에서 폴들 (1221) 뒤에 획득될 수도 있다.

수신된 필터링된 위상 에러 (ε)(1223) 는 역 대역폭 계수 (1/γ)(1222) 및 위상 에러 (ε)(1223) 의 부호 비트와 곱셈되어 제 2 신호 (1229)(즉, sgn(u)·ε/γ) 를 생성할 수도 있다. 일 구성에서, u (1235) 의 부호 비트만이 그와 ε (1223) 의 곱셈을 간단한 멀티플렉서 (MUX) 로 단순화하는 데 사용된다. 이 구성에서, ε (1223) 및 그의 2 개의 보수만이 MUX 의 입력으로서 필요하다.

넷째, 대역폭 계수 (γ)(1225) 는 k_V 적응 모듈 (1215) 에서 사용되어 누산기가 지연 엘리먼트 (1233) 및 가산기 (1246c) 을 포함하는 누산기 출력 (즉, 제 3 신호 (1227)) 을 곱셈하는 데 사용될 수도 있다. γ (1225) 가 1 보다 훨씬 작을 수도 있으므로, γ (1225) 와의 임의의 곱셈은 비트 절단 (truncation) 과 동일하고 출력 정밀도를 제한한다. 최근 스테이지에서 γ (1225) 와의 곱셈은 내부 변수들의 정확도를 보존하는 데 도움이 된다. 그 결과로서, k_v 에 대한 알고리즘은 수학식 (6) 에 따라 다시 기록될 수도 있다:

여기서 sgn() 은 입력 데이터의 부호 비트 또는 최상위 비트이고, k_u _, _tmp 는 제 3 신호 (1227)(즉, 누산기의 출력) 이다. k_V 적응 모듈 (1215) 의 누산기 출력에 대한 대역폭 계수 (γ)(1225) 의 곱셈의 시퀀스를 조절하는 것은, 내부 변수들의 정밀도를 보존할 수도 있다. 역 대역폭 계수 (1/γ)(1222) 및 대역폭 계수 (γ)(1225) 의 곱셈은 좌측 시프트 및 우측 시프트 오퍼레이션 즉 곱셈기들 (1248c, 1248e) 에 의해 구현될 수도 있다.

도 13 은 k_V 적응 모듈 (1215) 에 대한 방법 (1300) 을 예시한 흐름도이다. 방법 (1300) 은 2 포인트 변조 디지털 위상 고정 루프 (DPLL)(1202) 에서 k_V 적응 모듈 (1215) 에 의해 수행될 수도 있다. k_V 적응 모듈 (1215) 은 위상 에러 (ε)(1223) 를 대역폭 계수 (γ)(1225) 로 나눗셈하여 제 1 신호 (ε/γ)(1231) 를 생성할 수도 있다 (즉, 역 대역폭 (1222) 로 곱셈할 수도 있다)(1302). k_V 적응 모듈 (1215) 은 또한 제 1 신호 (1231) 를 변조 데이터의 부호 비트 (즉, sgn(u)(1235)) 의 부호 비트로 곱셈하여 제 2 신호 (1229)(즉, sgn(u)·ε/γ) 를 생성할 수도 있다 (1304). k_V 적응 모듈 (1215) 은 또한 제 2 신호 (1229) 를 이전의 제 2 신호와 합산하여 제 3 신호 (1227)(즉, k_u _, _tmp) 를 생성할 수도 있다 (1306). k_V 적응 모듈 (1215) 은 또한 제 3 신호 (1227) 를 대역폭 계수 (γ)(1225) 로 나눗셈하여 적응적 고역 통과 이득 (1250) 을 생성할 수도 있다 (1308).

도 14 는 시그마-델타 변조기 (1240) 에 대한 이득 스케일링을 예시한 블록도이다. ε (1223) 의 부호 비트만을 사용한 k_V 적응 모듈 (1415) 에서의 곱셈 간소화 외에도, 고역 통과 경로 (1426) 및 저역 통과 경로 (1424) 는 또한 면적 효율적 2 포인트 변조 디지털 위상 고정 루프 (DPLL)(1202) 를 구현하도록 간소화될 수도 있다.

공통 경로 이득 스케일러 (1437) 를 사용한 공통 경로 이득 스케일링은 유한 임펄스 응답 (FIR) 필터 (1411) 및 리샘플러 (1413) 뒤의 고역 통과 경로 (1426) 및 저역 통과 경로 (1424) 의 공통 경로 내의 입력 데이터 (1472) 에 대해 이루어져, 각각의 비트에 의해 표현되는 위상 편차가 시그마-델타 변조기 (1240), 프리스케일러, DAC 및 VCO 에 의해 프로세싱된 후와 동일하다는 것을 확인하게 할 수도 있다. 또한, 리샘플러 (1413) 직후의 이득을 (통상 1 을 초과하는 것에 의해) 스케일링하는 것은 고역 통과 경로 (1426) 및 저역 통과 경로 (1424) 내로 진입하는 데이터의 비트폭을 증가시킬 수도 있다.

비트들의 수를 감소시키기 위해, 공통 경로 이득 스케일러 (1437) 는 제거될 수도 있고, 고역 통과 경로 (1426) 및 저역 통과 경로 (1424) 에 대한 이득 스케일링은 개별적으로 이루어질 수도 있다. 따라서, 저역 통과 이득 (1470) 은 시그마-델타 변조기 가산기 (1246a) 앞에서만 저역 통과 경로 (1424) 에서 적용될 수도 있다. 이 저역 통과 이득 (1470) 은 상이한 샘플링 클록들에 대해 프로그래밍 가능할 수도 있다. 저역 통과 경로 (1426) 의 출력 분해능은 FIR (1411), 리샘플러 (1413), 프리스케일러 및 시그마-델타 변조기 뒤의 입력 데이터의 분해능에 의존할 수도 있다. 전술한 바와 같이, 각각의 비트에 의해 표현되는 위상 편차가 시그마-델타 변조기에 의해 프로세싱된 후 동일해지는 것이 유리할 수도 있다. 상이한 샘플링 클록들에 대해, 리샘플러 출력에서의 분해능은 상이할 수도 있다. 따라서, 저역 통과 이득은 그에 따라 프로그래밍될 수도 있다. 고역 통과 경로 (1426) 에서, 어떠한 특정 이득 스케일링도 필요하지 않을 수도 있는데, 이는 고역 통과 경로 (1426) 이득 스케일링이 k_V 적응 모듈 (1415) 을 통해 본질적으로 달성될 수도 있기 때문이다. k_V 적응 경로에서, 입력 데이터의 부호 비트만이 사용되므로, 오로지 단일 비트인 최상위 비트만이 k_V 적응 모듈 (1415) 에 입력될 수도 있다. 이것은, 특히 각각의 경로에 대한 지연 매칭 회로가 포함될 때 2 포인트 변조 디지털 위상 고정 루프 (DPLL)(1202) 의 칩 면적 및 데이터 버스들의 비트폭을 최소화할 수도 있는데, 예컨대 데이터가 2 개로 분할되고, 플립플롭들의, 라우팅 접속들 및 전체 칩 면적이 감소할 수도 있을 때, 변조 데이터 (1472) 의 비트폭이 더 이상 2 배로 되지 않을 수도 있다.

도 15 는 기지국 (1506) 내에 포함될 수도 있는 특정 콤포넌트들을 예시한다. 기지국 (1506) 은 또한 액세스 포인트, 브로드캐스트 송신기, 노드 B, 진화된 노드 B 등으로 지칭될 수도 있고, 이들의 모든 기능 또는 일부 기능을 포함할 수도 있다. 예를 들어, 기지국 (1506) 은 도 1 에 예시된 송신기 (100) 를 포함할 수도 있다. 기지국 (1506) 은 프로세서 (1503) 를 포함한다. 프로세서 (1503) 는 범용 단일 또는 다중 칩 마이크로프로세서 (예컨대, ARM), 특수 목적 마이크로프로세서 (예컨대, 디지털 신호 프로세서 (DSP), 마이크로제어기, 프로그래밍가능 게이트 어레이 등일 수도 있다. 프로세서 (1503) 는 중앙 처리 유닛 (CPU) 라고 지칭될 수도 있다. 단일 프로세서 (1503) 만이 도 15 의 기지국 (1506) 에 도시되지만, 대안의 구성에서, 프로세서들 (예컨대, ARM 및 DSP) 의 조합이 사용될 수 있다.

기지국 (1506) 은 또한 메모리 (1505) 를 포함한다. 메모리 (1505) 는 전자 정보를 저장할 수 있는 임의의 전자 콤포넌트일 수도 있다. 메모리 (1505) 는 랜덤 액세스 메모리 (RAM), 판독 전용 메모리 (ROM), 자기 디스크 저장 매체들, 광학 저장 매체들, RAM 내의 플래시 메모리 디바이스들, 프로세서 내에 포함된 온-보드 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들 등과 이들의 조합을 포함하는 것으로서 구현될 수도 있다.

데이터 (1507a) 및 명령들 (1509a) 은 메모리 (1505) 에 저장될 수도 있다. 명령들 (1509a) 은 여기서 개시된 방법들을 구현하도록 프로세서 (1503) 에 의해 실행 가능할 수도 있다. 명령들 (1509a) 을 실행하는 것은 메모리 (1505) 에 저장된 데이터 (1507a) 의 사용을 수반할 수도 있다. 프로세서 (1503) 가 명령들 (1509a) 을 실행할 때, 명령들 (1509b) 의 다양한 부분들이 프로세서 (1503) 에 로딩될 수도 있고, 다양한 데이터 조각들 (1507b) 이 프로세서 (1503) 에 로딩될 수도 있다.

기지국 (1506) 은 또한 송신기 (1511) 및 수신기 (1513) 을 포함하여, 기지국 (1506) 으로/으로부터 신호들의 송신 및 수신을 허용할 수도 있다. 송신기 (1511) 및 수신기 (1513) 는 송수신기 (1515) 로 총칭하여 지칭될 수도 있다. 다수의 안테나들 (1517a-b) 은 송수신기 (1515) 에 전기적으로 커플링될 수도 있다. 기지국 (1506) 은 또한 (도시되지 않은) 다수의 송신기들, 다수의 수신기들, 다수의 송수신기들 및/또는 추가 안테나들을 포함할 수도 있다.

기지국 (1506) 은 디지털 신호 프로세서 (DSP)(1521) 를 포함할 수도 있다. 기지국 (1506) 은 또한 통신 인터페이스 (1523) 를 포함할 수도 있다. 통신 인터페이스 (1523) 는 사용자가 기지국 (1506) 과 상호 작용하게 할 수도 있다.

기지국 (1506) 의 다양한 콤포넌트들은 하나 이상의 버스들에 의해 함께 커플링될 수도 있으며, 이 버스들은 전력 버스, 제어 신호 버스, 상태 신호 버스, 데이터 버스 등을 포함할 수도 있다. 명료성을 위해, 다양한 버스들은 버스 시스템 (1519) 로서 도 15 에 예시된다.

도 16 은 무선 통신 디바이스 (1604) 내에 포함될 수도 있는 특정 콤포넌트들을 예시한다. 무선 통신 디바이스 (1604) 는 액세스 단말기, 이동국, 사용자 장비 (UE) 등일 수도 있다. 예를 들어, 무선 통신 디바이스 (1604) 는 도 1 에 예시된 송신기 (100) 를 포함할 수도 있다. 무선 통신 디바이스 (1604) 는 프로세서 (1603) 를 포함한다. 프로세서 (1603) 는 범용 단일 또는 다중 칩 마이크로프로세서 (예컨대, ARM), 특수 목적 마이크로프로세서 (예컨대, 디지털 신호 프로세서 (DSP)), 마이크로제어기, 프로그래밍가능 게이트 어레이 등일 수도 있다. 프로세서 (1603) 는 중앙 처리 유닛 (CPU) 로 지칭될 수도 있다. 단일 프로세서 (1603) 만이 도 16 의 무선 통신 디바이스 (1604) 에 도시되지만, 대안의 구성에서, 프로세서들 (예컨대, ARM 및 DSP) 의 조합이 사용될 수 있다.

무선 통신 디바이스 (1604) 는 또한 메모리 (1605) 를 포함한다. 메모리 (1605) 는 전자 정보를 저장할 수 있는 임의의 전자 콤포넌트일 수도 있다. 메모리 (1605) 는 랜덤 액세스 메모리 (RAM), 판독 전용 메모리 (ROM), 자기 디스크 저장 매체들, 광학 저장 매체들, RAM 내의 플래시 메모리, 프로세서 내에 포함되는 온-보드 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들 등, 및 이들의 조합들을 포함하는 것으로서 구현될 수도 있다.

데이터 (1607a) 및 명령들 (1609a) 은 메모리 (1605) 에 저장될 수도 있다. 명령들 (1609a) 은 여기서 개시된 방법들을 구현하도록 프로세서 (1603) 에 의해 실행 가능할 수도 있다. 명령들 (1609a) 을 실행하는 것은 메모리 (1605) 에 저장된 데이터 (1607a) 의 사용을 수반할 수도 있다. 프로세서 (1603) 가 명령들 (1609a) 을 실행할 때, 명령들 (1609b) 의 다양한 부분들이 프로세서 (1603) 에 로딩될 수도 있고, 다양한 데이터 조각들 (1607b) 이 프로세서 (1603) 에 로딩될 수도 있다.

무선 통신 디바이스 (1604) 는 또한 송신기 (1611) 및 수신기 (1613) 을 포함하여, 무선 통신 디바이스 (1604) 로/로부터 신호들의 송신 및 수신을 허용할 수도 있다. 송신기 (1611) 및 수신기 (1613) 는 송수신기 (1615) 로 총칭하여 지칭될 수도 있다. 다수의 안테나들 (1617a-b) 은 송수신기 (1615) 에 전기적으로 커플링될 수도 있다. 무선 통신 디바이스 (1604) 은 또한 (도시되지 않은) 다수의 송신기들, 다수의 수신기들, 다수의 송수신기들 및/또는 추가 안테나들을 포함할 수도 있다.

기지국 (1604) 은 디지털 신호 프로세서 (DSP)(1621) 를 포함할 수도 있다. 기지국 (1604) 은 또한 통신 인터페이스 (1623) 를 포함할 수도 있다. 통신 인터페이스 (1623) 는 사용자가 기지국 (1604) 과 상호 작용하게 할 수도 있다.

기지국 (1604) 의 다양한 콤포넌트들은 하나 이상의 버스들에 의해 함께 커플링될 수도 있으며, 이 버스들은 전력 버스, 제어 신호 버스, 상태 신호 버스, 데이터 버스 등을 포함할 수도 있다. 명료성을 위해, 다양한 버스들은 버스 시스템 (1619) 로서 도 16 에 예시된다.

여기서 설명되는 기법들은 직교 멀티플렉싱 기법에 기초하는 통신 시스템들을 포함한 다양한 통신 시스템들에 이용될 수도 있다. 이러한 통신 시스템들의 실시예들은 OFDMA (Orthogonal Frequency Division Multiple Access) 시스템들, SC-FDMA (Single-Carrier Frequency Division Multiple Access) 시스템들 등을 포함한다. OFDMA 시스템은 OFDM (orthogonal frequency division multiplexing) 을 이용하며, 이는 전체 시스템 대역폭을 다수의 직교 서브캐리어들로 파티셔닝하는 변조 기법이다. 이들 서브캐리어들은 또한 톤들 (tones), 빈들 (bins) 등으로 지칭될 수도 있다. OFDM 에 의하면, 각각의 서브캐리어는 데이터로 독립적으로 변조될 수도 있다. SC-FDMA 시스템은, 시스템 대역폭에 걸쳐서 분포된 서브캐리어들 상에서 송신하는 인터리빙된 FDMA (IFDMA), 인접 서브캐리어들의 블록 상에서 송신하는 로컬화된 FDMA (LFDMA), 인접 서브캐리어들의 다수의 블록들 상에서 송신하는 인핸스드 FDMA (EFDMA) 를 이용할 수도 있다. 일반적으로, 변조 심볼들은 OFDM 으로는 주파수 도메인에서 전송되고 SC-FDMA 로는 시간 도메인에서 전송된다.

용어 "결정하는" 은 다양한 작동들을 포괄하며, 따라서 "결정하는" 은 계산하는, 컴퓨팅하는, 프로세싱하는, 도출하는, 수사하는, 찾아 보는 (예컨대, 표, 데이터베이스 또는 다른 데이터 구조를 찾아보는), 확인하는 등을 포함할 수 있다. 또한, "결정하는" 은 수신하는 (예컨대, 정보를 수신하는), 액세스하는 (예컨대, 메모리 내의 데이터에 액세스하는) 등을 포함할 수 있다. 또한, "결정하는" 은 해결하는, 선택하는, 선발하는, 확립하는 등을 포함할 수 있다.

구문 "~ 에 기초하는" 은 특정하게 달리 표현되지 않는다면 "오로지 ~ 에만 기초하는" 을 의미하지 않는다. 다시 말해, 구문 "~ 에 기초하는"은 "오로지 ~ 에만 기초하는" 및 "적어도 ~ 에 기초하는" 양측 모두를 설명한다.

용어 "프로세서" 는 범용 프로세서, 중앙 처리 유닛 (CPU), 마이크로프로세서, 디지털 신호 프로세서 (DSP), 제어기, 마이크로제어기, 상태 머신 등을 포괄하도록 폭넓게 해석되어야 한다. 몇몇 환경 하에서, "프로세서" 는 ASIC (application specific integrated circuit), PLD (programmable logic device), FPGA (field programmable gate array) 등을 지칭할 수도 있다. 용어 "프로세서" 는 프로세싱 디바이스들의 조합, 예컨대 DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합한 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성을 지칭할 수도 있다.

용어 "메모리" 는 전자 정보를 저장할 수 있는 임의의 전자 콤포넌트를 포괄하도록 폭넓게 해석되어야 한다. 용어 메모리는 RAM (random access memory), ROM (read-only memory), NVRAM (non-volatile random access memory), PROM (programmable read-only memory), EPROM (erasable programmable read only memory), EEPROM (electrically erasable PROM), 플래시 메모리, 자기 또는 광학적 데이터 저장소, 레지스터들 등과 같은 다양한 타입들의 프로세서 판독가능 매체들을 지칭할 수도 있다. 메모리는 프로세서가 메모리로부터 정볼르 판독할 수 있고 그리고/또는 메모리에 정보를 기록할 수 있다면 프로세서와 전자적으로 통신하는 것으로 말해진다. 프로세서에 집적된 메모리는 프로세서와 전자적으로 통신한다.

용어들 "명령들" 및 "코드" 는 임의의 타입의 컴퓨터 판독가능 진술(들)을 포함하는 것으로 폭넓게 해석되어야 한다. 예를 들어, 용어들 "명령들" 및 "코드" 는 하나 이상의 프로그램들, 루틴들, 서브루틴들, 함수들, 프로시저들 등을 지칭할 수도 있다. "명령들" 및 "코드" 는 단일 컴퓨터 판독가능 진술 또는 많은 컴퓨터 판독가능 진술들을 포함할 수도 있다.

여기서 설명된 기능들은 하드웨어에 의해 실행되는 소프트웨어 또는 펌웨어에 의해 구현될 수도 있다. 기능들은 하나 이상의 명령들로서 컴퓨터 판독가능 매체에 저장될 수도 있다. 용어들 "컴퓨터 판독가능 매체" 또는 "컴퓨터 프로그램 제품" 은 컴퓨터 또는 프로세서에 의해 액세스될 수 있는 임의의 유형적 저장 매체를 지칭한다. 제한사항이 아닌 실시예로서, 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장소 또는 다른 자기 저장소 디바이스들, 또는 희망하는 프로그램 코드를 명령들 또는 데이터 구조들의 형태로 전달 또는 저장하는 데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수도 있다. 디스크 (Disk 및 disc) 는 여기서 사용되는 바와 같이, 콤팩트 디스크 (compact disc, CD), 레이저 디스크, 광 디스크, 디지털 다용도 디스크 (DVD), 플로피 디스크 (floppy disk) 및 블루레이® 디스크를 포함하는데, 디스크 (disk) 들은 보통 데이터를 자기적으로 재생하지만, 디스크 (disc) 들은 레이저들을 이용하여 광학적으로 데이터를 재생한다.

여기서 개시된 방법들은 설명된 방법을 달성하기 위한 하나 이상의 단계들 또는 동작들을 포함한다. 방법 단계들 및/또는 동작들은 청구범위의 범주로부터 벗어나지 않고서도 서로 상호 교환될 수도 있다. 다시 말해, 설명되고 있는 방법의 적절한 동작을 위해 특정 순서의 단계들 또는 동작들이 요구되지 않는다면, 특정 단계들 및/또는 동작들의 순서 및/또는 사용은 청구범위의 범주로부터 벗어나지 않고서도 수정될 수도 있다.

또한, 도 6 및 도 13 에 의해 예시된 것들과 같이, 여기서 설명된 방법들 및 기법들을 수행하기 위한 모듈들 및/또는 다른 적절한 수단은 디바이스에 의해 다운로드 및/또는 이와는 다른 방식으로 획득될 수 있다는 것을 이해해야 한다. 예를 들어, 디바이스는 여기서 설명된 방법들을 수행하기 위한 수단의 전달을 용이하게 하는 서버에 커플링될 수도 있다. 대안으로, 여기서 설명된 다양한 방법들은 디바이스가 저장 수단을 디바이스에 커플링하거나 저장할 시에 다양한 방법들을 획득할 수도 있도록 저장 수단 (예컨대, RAM, ROM, CD 또는 플로피디스크와 같은 물리적 저장 매체) 을 통해 제공될 수 있다.

청구범위는 전술한 정확한 구성 및 콤포넌트들로 제한되지는 않는다는 것을 이해해야 한다. 다양한 수정들, 변경들 및 변화들이 청구범위의 범주로부터 벗어나지 않고서도 여기서 설명된 시스템들, 방법들, 및 장치들의 배열, 동작 및 세부사항에서 이루어질 수도 있다.

Claims

2 포인트 변조 디지털 위상 고정 루프 회로로서,
복수의 주파수들 사이에서 스위칭 가능한 샘플링 클록 입력;
저역 통과 변조 데이터를 수신하는 피드백 경로 내의 시그마-델타 변조기;
고역 통과 변조 데이터를 수신하는 전압 모드 디지털-아날로그 컨버터 (VDAC);
상기 피드백 경로 및 상기 VDAC 의 출력에 커플링된 아날로그 전압 제어 발진기; 및
상기 피드백 경로, 샘플링 클록 및 루프 필터에 커플링된 위상-디지털 컨버터 (PDC) 를 포함하는, 2 포인트 변조 디지털 위상 고정 루프 회로.
제 1 항에 있어서,
상기 고역 통과 변조 데이터는 적응적 고역 통과 이득 및 고역 통과 이득 분해능 조절로 스케일링되는 변조 데이터를 포함하는, 2 포인트 변조 디지털 위상 고정 루프 회로.
제 1 항에 있어서,
상기 저역 통과 변조 데이터는, 샘플링 클록 주파수에 기초하는 가변 저역 통과 이득으로 스케일링되고 상기 시그마-델타 변조기에 대한 주파수 제어 워드와 합산되는 변조 데이터를 포함하는, 2 포인트 변조 디지털 위상 고정 루프 회로.
제 2 항에 있어서,
상기 적응적 고역 통과 이득을 결정하도록 구성된 K_v 적응 모듈을 더 포함하는, 2 포인트 변조 디지털 위상 고정 루프 회로.
제 4 항에 있어서,
상기 K_v 적응 모듈은, 상기 루프 필터에 의해 필터링된, 상기 피드백 경로와 샘플링 클록 사이의 위상 에러를 수신하도록 추가로 구성된, 2 포인트 변조 디지털 위상 고정 루프 회로.
제 5 항에 있어서,
상기 K_v 적응 모듈은, 상기 필터링된 위상 에러를 역 대역폭 계수와 곱셈하여 제 1 신호를 생성하고, 상기 제 1 신호를 상기 변조 데이터의 부호 비트와 곱셈하여 제 2 신호를 생성하고, 상기 제 2 신호를 이전의 제 2 신호와 합산하여 제 3 신호를 생성하고, 상기 제 3 신호를 대역폭 계수와 곱셈하여 상기 고역 통과 이득을 생성하도록 추가로 구성된, 2 포인트 변조 디지털 위상 고정 루프 회로.
제 1 항에 있어서,
상기 디지털 위상 고정 루프 내의 모든 디지털 모듈들은 동작 클록으로서 상기 샘플링 클록 입력을 사용하는, 2 포인트 변조 디지털 위상 고정 루프 회로.
제 7 항에 있어서,
상기 디지털 모듈들은 상기 시그마-델타 변조기, 상기 위상-디지털 컨버터 및 상기 루프 필터를 포함하는, 2 포인트 변조 디지털 위상 고정 루프 회로.
제 1 항에 있어서,
상기 고역 통과 변조 데이터는, 상기 전압 모드 디지털-아날로그 컨버터 (VDAC) 에 입력되기 전, 상기 루프 필터의 출력과 합산되는, 2 포인트 변조 디지털 위상 고정 루프 회로.
제 1 항에 있어서,
상기 전압 모드 디지털-아날로그 컨버터 (VDAC) 는, 2 포인트 변조를 위해 고역 통과 변조 데이터를 수신하고 위상 고정을 위해 상기 루프 필터로부터의 출력을 수신하도록 구성된, 2 포인트 변조 디지털 위상 고정 루프 회로.
디지털 위상 고정 루프를 사용하는 2 포인트 변조용 집적회로로서,
복수의 주파수들 사이에서 스위칭 가능한 샘플링 클록 입력;
저역 통과 변조 데이터를 수신하는 피드백 경로 내의 시그마-델타 변조기;
고역 통과 변조 데이터를 수신하는 전압 모드 디지털-아날로그 컨버터 (VDAC);
상기 피드백 경로 및 상기 VDAC 의 출력에 커플링된 아날로그 전압 제어 발진기; 및
상기 피드백 경로, 샘플링 클록 및 루프 필터에 커플링된 위상-디지털 컨버터 (PDC) 를 포함하는, 2 포인트 변조용 집적회로.
제 11 항에 있어서,
상기 고역 통과 변조 데이터는 적응적 고역 통과 이득 및 고역 통과 이득 분해능 조절로 스케일링되는 변조 데이터를 포함하는, 2 포인트 변조용 집적회로.
제 11 항에 있어서,
상기 저역 통과 변조 데이터는, 샘플링 클록 주파수에 기초하는 가변 저역 통과 이득으로 스케일링되고 상기 시그마-델타 변조기에 대한 주파수 제어 워드와 합산되는 변조 데이터를 포함하는, 2 포인트 변조용 집적회로.
제 12 항에 있어서,
상기 적응적 고역 통과 이득을 결정하도록 구성된 K_v 적응 모듈을 더 포함하는, 2 포인트 변조용 집적회로.
제 14 항에 있어서,
상기 K_v 적응 모듈은, 상기 루프 필터에 의해 필터링된, 상기 피드백 경로와 샘플링 클록 사이의 위상 에러를 수신하도록 추가로 구성된, 2 포인트 변조용 집적회로.
제 15 항에 있어서,
상기 K_v 적응 모듈은, 상기 필터링된 위상 에러를 역 대역폭 계수와 곱셈하여 제 1 신호를 생성하고, 상기 제 1 신호를 상기 변조 데이터의 부호 비트와 곱셈하여 제 2 신호를 생성하고, 상기 제 2 신호를 이전의 제 2 신호와 합산하여 제 3 신호를 생성하고, 상기 제 3 신호를 대역폭 계수와 곱셈하여 상기 고역 통과 이득을 생성하도록 추가로 구성된, 2 포인트 변조용 집적회로.
제 11 항에 있어서,
상기 디지털 위상 고정 루프 내의 모든 디지털 모듈들은 동작 클록으로서 상기 샘플링 클록 입력을 사용하는, 2 포인트 변조용 집적회로.
제 17 항에 있어서,
상기 디지털 모듈들은 상기 시그마-델타 변조기, 상기 위상-디지털 컨버터 및 상기 루프 필터를 포함하는, 2 포인트 변조용 집적회로.
제 11 항에 있어서,
상기 고역 통과 변조 데이터는, 그것이 상기 전압 모드 디지털-아날로그 컨버터 (VDAC) 에 입력되기 전에 상기 루프 필터의 출력과 합산되는, 2 포인트 변조용 집적회로.
제 11 항에 있어서,
상기 전압 모드 디지털-아날로그 컨버터 (VDAC) 는, 2 포인트 변조를 위해 고역 통과 변조 데이터를 수신하고 위상 고정을 위해 상기 루프 필터로부터의 출력을 수신하도록 구성된, 2 포인트 변조용 집적회로.
2 포인트 변조 디지털 위상 고정 루프 회로로서,
복수의 주파수들 사이에서 스위칭 가능한 샘플링 클록을 수신하는 수단;
저역 통과 변조 데이터를 수신하는 피드백 경로에 커플링된 변조하는 수단;
고역 통과 변조 데이터를 수신하는, 디지털 신호를 아날로그 신호로 변환하는 수단;
상기 피드백 경로 및 상기 변환하는 수단의 출력에 커플링된, 수신된 아날로그 입력 신호에 기초하여 발진 주파수를 생성하는 수단; 및
루프 필터에 커플링된 상기 샘플링 클록과 피드백 경로 신호 사이의 위상차를 결정하는 수단을 포함하는, 2 포인트 변조 디지털 위상 고정 루프 회로.
제 21 항에 있어서,
상기 고역 통과 변조 데이터는 적응적 고역 통과 이득 및 고역 통과 이득 분해능 조절로 스케일링되는 변조 데이터를 포함하는, 2 포인트 변조 디지털 위상 고정 루프 회로.
제 21 항에 있어서,
상기 저역 통과 변조 데이터는, 샘플링 클록 주파수에 기초하는 가변 저역 통과 이득으로 스케일링되고 상기 변조하는 수단에 대한 주파수 제어 워드와 합산되는 변조 데이터를 포함하는, 2 포인트 변조 디지털 위상 고정 루프 회로.
제 22 항에 있어서,
상기 적응적 고역 통과 이득을 결정하는 수단을 더 포함하는, 2 포인트 변조 디지털 위상 고정 루프 회로.
제 24 항에 있어서,
상기 적응적 고역 통과 이득을 결정하는 수단은, 상기 루프 필터에 의해 필터링된, 상기 피드백 경로와 상기 샘플링 클록 사이의 위상 에러를 수신하는 수단을 포함하는, 2 포인트 변조 디지털 위상 고정 루프 회로.
제 25 항에 있어서,
상기 적응적 고역 통과 이득을 결정하는 수단은:
상기 필터링된 위상 에러를 역 대역폭 계수와 곱셈하여 제 1 신호를 생성하는 수단;
상기 제 1 신호를 상기 변조 데이터의 부호 비트와 곱셈하여 제 2 신호를 생성하는 수단;
상기 제 2 신호를 이전의 제 2 신호와 합산하여 제 3 신호를 생성하는 수단; 및
상기 제 3 신호를 대역폭 계수와 곱셈하여 상기 고역 통과 이득을 생성하는 수단을 더 포함하는, 2 포인트 변조 디지털 위상 고정 루프 회로.
2 포인트 변조를 위한 방법으로서,
샘플링 클록 입력을 수신하는 단계;
저역 통과 변조 데이터를 시그마-델타 변조기에 제공하는 단계;
상기 시그마-델타 변조기의 출력에 기초하여 아날로그 전압 제어 발진기 (VCO) 출력을 프리스케일링 (pre-scaling) 하는 단계;
상기 샘플링 클록 입력과 상기 프리스케일링된 VCO 출력 사이의 위상차를 결정하는 단계;
필터링 후, 고역 통과 변조 데이터를 상기 위상차와 합산하여 디지털 VCO 제어 워드를 생성하는 단계;
상기 디지털 VCO 제어 워드를 아날로그 제어 워드로 변환하는 단계; 및
상기 아날로그 제어 워드를 아날로그 VCO 에 제공하는 단계를 포함하는, 2 포인트 변조를 위한 방법.
제 27 항에 있어서,
적응적 고역 통과 이득 및 고역 통과 이득 분해능 조절을 이용하여, 수신된 변조 데이터를 스케일링하여 상기 고역 통과 변조 데이터를 생성하는 단계를 더 포함하는, 2 포인트 변조를 위한 방법.
제 27 항에 있어서,
수신된 변조 데이터를 샘플링 클록 주파수에 기초하는 가변 저역 통과 이득으로 스케일링하는 단계; 및
상기 저역 통과 이득 스케일링된 변조 데이터를 상기 시그마-델타 변조기에 대한 주파수 제어 워드와 합산하여 상기 저역 통과 변조 데이터를 생성하는 단계를 더 포함하는, 2 포인트 변조를 위한 방법.
제 28 항에 있어서,
상기 적응적 고역 통과 이득을 결정하는 단계를 더 포함하는, 2 포인트 변조를 위한 방법.
제 30 항에 있어서,
상기 적응적 고역 통과 이득을 결정하는 단계는, 상기 루프 필터에 의해 필터링된, 상기 피드백 경로와 샘플링 클록 사이의 위상차를 수신하는 단계를 포함하는, 2 포인트 변조를 위한 방법.
제 31 항에 있어서,
상기 적응적 고역 통과 이득을 결정하는 단계는:
상기 필터링된 위상 에러를 역 대역폭 계수와 곱셈하여 제 1 신호를 생성하는 단계;
상기 제 1 신호를 상기 변조 데이터의 부호 비트와 곱셈하여 제 2 신호를 생성하는 단계;
상기 제 2 신호를 이전의 제 2 신호와 합산하여 제 3 신호를 생성하는 단계; 및
상기 제 3 신호를 대역폭 계수와 곱셈하여 상기 고역 통과 이득을 생성하는 단계를 더 포함하는, 2 포인트 변조를 위한 방법.
디지털 위상 고정 루프를 사용한 2 포인트 변조를 위한 컴퓨터 프로그램 제품으로서,
명령들을 갖는 비일시적 컴퓨터 판독가능 매체를 포함하고,
상기 명령들은:
무선 디바이스로 하여금 샘플링 클록 입력을 수신하게 하는 코드;
무선 디바이스로 하여금 저역 통과 변조 데이터를 시그마-델타 변조기에 제공하게 하는 코드;
무선 디바이스로 하여금, 상기 시그마-델타 변조기의 출력에 기초하여, 아날로그 전압 제어 발진기 (VCO) 출력을 프리스케일링 (pre-scaling) 하게 하는 코드;
무선 디바이스로 하여금 상기 샘플링 클록 입력과 상기 프리스케일링된 VCO 출력 사이의 위상차를 결정하게 하는 코드;
무선 디바이스로 하여금, 필터링 후, 고역 통과 변조 데이터를 상기 위상차와 합산하여 디지털 VCO 제어 워드를 생성하게 하는 코드;
무선 디바이스로 하여금 상기 디지털 VCO 제어 워드를 아날로그 제어 워드로 변환하게 하는 코드; 및
무선 디바이스로 하여금 상기 아날로그 제어 워드를 아날로그 VCO 에 제공하게 하는 코드를 포함하는, 2 포인트 변조를 위한 컴퓨터 프로그램 제품.
제 33 항에 있어서,
무선 디바이스로 하여금, 적응적 고역 통과 이득 및 고역 통과 이득 분해능 조절을 이용하여, 수신된 변조 데이터를 스케일링하여 상기 고역 통과 변조 데이터를 생성하게 하는 코드를 더 포함하는, 2 포인트 변조를 위한 컴퓨터 프로그램 제품.
제 33 항에 있어서,
무선 디바이스로 하여금, 수신된 변조 데이터를 샘플링 클록 주파수에 기초하는 가변 저역 통과 이득으로 스케일링하게 하는 코드; 및
무선 디바이스로 하여금, 상기 저역 통과 이득 스케일링된 변조 데이터를 상기 시그마-델타 변조기에 대한 주파수 제어 워드와 합산하여, 상기 저역 통과 변조 데이터를 생성하게 하는 코드를 더 포함하는, 2 포인트 변조를 위한 컴퓨터 프로그램 제품.
제 34 항에 있어서,
무선 디바이스로 하여금 상기 적응적 고역 통과 이득을 결정하게 하는 코드를 더 포함하는, 2 포인트 변조를 위한 컴퓨터 프로그램 제품.
제 36 항에 있어서,
상기 무선 디바이스로 하여금 적응적 고역 통과 이득을 결정하게 하는 코드는, 무선 디바이스로 하여금 상기 루프 필터에 의해 필터링된, 상기 피드백 경로와 샘플링 클록 사이의 위상차를 수신하게 하는 코드를 포함하는, 2 포인트 변조를 위한 컴퓨터 프로그램 제품.
제 37 항에 있어서,
상기 무선 디바이스로 하여금 상기 적응적 고역 통과 이득을 결정하게 하는 코드는:
무선 디바이스로 하여금 상기 필터링된 위상 에러를 역 대역폭 계수와 곱셈하여 제 1 신호를 생성하게 하는 코드;
무선 디바이스로 하여금 상기 제 1 신호를 상기 변조 데이터의 부호 비트와 곱셈하여 제 2 신호를 생성하게 하는 코드;
무선 디바이스로 하여금 상기 제 2 신호를 이전의 제 2 신호와 합산하여 제 3 신호를 생성하게 하는 코드; 및
무선 디바이스로 하여금 상기 제 3 신호를 대역폭 계수와 곱셈하여 상기 고역 통과 이득을 생성하게 하는 코드를 더 포함하는, 2 포인트 변조를 위한 컴퓨터 프로그램 제품.