JP2016015743A - 2点変調デジタル位相ロックループ - Google Patents

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Abstract

【課題】2点変調デジタル位相ロックループ回路を提供する。【解決手段】複数の周波数間で切替え可能なサンプリングクロック入力を含む。低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器540、高域通過変調データを受信する電圧モードデジタルアナログ変換器(VDAC)568、フィードバック経路及びVDACの出力部に結合されたアナログ電圧制御発振器528、フィードバック経路、サンプリングクロック及びループフィルタ536に結合された位相デジタル変換器(PDC)534を含む。【選択図】図5

Description

本開示は、一般に通信システムに関する。より具体的には、本開示は、2点変調デジタル位相ロックループに関する。

電子デバイス(セルラー電話、ワイヤレスモデム、コンピュータ、デジタル音楽プレーヤ、全地球測位システムユニット、携帯情報端末、ゲームデバイスなど)は、日常生活の一部になっている。現在、自動車からハウジングロックまで、あらゆるものに小型コンピューティングデバイスが入っている。電子デバイスの複雑さは、ここ数年で劇的に増加した。たとえば、多くの電子デバイスは、デバイスを制御するのを助ける1つまたは複数のプロセッサ、ならびにプロセッサとデバイスの他の部分とをサポートするためのいくつかのデジタル回路を有する。

ワイヤレス通信システムは、ボイス、ビデオ、データなど、様々なタイプの通信コンテンツを提供するために広く展開されている。これらのシステムは、1つまたは複数の基地局との複数のワイヤレス通信デバイスの同時通信をサポートすることが可能な多元接続システムであり得る。

モバイルデバイスは、動作中に使用される様々な回路を含むことができる。たとえば、発振器は、モバイルデバイス内のボードまたは集積回路にわたって様々な回路を同期させるために使用され得る。さらに、モバイルデバイス内の様々な回路は、様々な周波数を使用して動作することができる。したがって、モバイルデバイスは、様々な目的のために複数の基準信号を発生させることができる。

しかしながら、他のポータブル電子デバイスのように、モバイルデバイスはバッテリー寿命が限られている場合がある。他のタイプの回路とともに、発振器は動作中に電流を消費し、それによりバッテリー寿命を短縮させる。さらに、基準信号中のノイズの量を最小化することが望ましい場合がある。したがって、2点変調デジタル位相ロックループにより、利益が実現され得る。

2点変調デジタル位相ロックループ回路が開示される。本回路は、複数の周波数間で切替え可能なサンプリングクロック入力を含む。本回路は、低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器も含む。本回路は、高域通過変調データを受信する電圧モードデジタルアナログ変換器(VDAC)も含む。本回路は、フィードバック経路およびVDACの出力部に結合されたアナログ電圧制御発振器も含む。本回路は、フィードバック経路、サンプリングクロックおよびループフィルタに結合された位相デジタル変換器(PDC)も含む。

高域通過変調データは、適応高域通過ゲインと高域通過ゲイン分解能調整値でスケーリングされた変調データとを含むことができる。低域通過変調データは、サンプリングクロック周波数に基づいた可変低域通過ゲインでスケーリングされ、シグマデルタ変調器用の周波数制御ワードと加算された変調データを含むことができる。

本回路は、適応高域通過ゲインを決定するように構成されたKv適応モジュールも含むことができる。Kv適応モジュールは、ループフィルタによってフィルタ処理された、サンプリングクロックとフィードバック経路との間の位相誤差を受信するように、さらに構成され得る。Kv適応モジュールは、フィルタ処理された位相誤差に逆帯域幅係数を乗算して第1の信号を生成し、第1の信号に変調データのサインビットを乗算して第2の信号を生成し、第2の信号を前の第2の信号と加算して第3の信号を生成し、第3の信号に帯域幅係数を乗算して高域通過ゲインを生成するように、さらに構成され得る。

デジタル位相ロックループ内のすべてのデジタルモジュールは、動作クロックとしてサンプリングクロック入力を使用することができる。これらのデジタルモジュールには、シグマデルタ変調器、位相デジタル変換器およびループフィルタが含まれ得る。高域通過変調データは、電圧モードデジタルアナログ変換器(VDAC)に入力される前に、ループフィルタの出力と加算され得る。電圧モードデジタルアナログ変換器(VDAC)は、2点変調用の高域通過変調データを受信し、位相ロッキングのためにループフィルタからの出力を受信するように構成され得る。

デジタル位相ロックループを使用する2点変調用集積回路も開示される。本集積回路は、複数の周波数間で切替え可能なサンプリングクロック入力を含む。本集積回路は、低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器も含む。本集積回路は、高域通過変調データを受信する電圧モードデジタルアナログ変換器(VDAC)も含む。本集積回路は、フィードバック経路およびVDACの出力部に結合されたアナログ電圧制御発振器も含む。本集積回路は、フィードバック経路、基準周波数およびループフィルタに結合された位相デジタル変換器(PDC)も含む。

2点変調デジタル位相ロックループ回路も開示される。本回路は、複数の周波数間で切替え可能なサンプリングクロックを受信するための手段を含む。本回路は、低域通過変調データを受信する、フィードバック経路に結合された変調するための手段も含む。本回路は、高域通過変調データを受信する、デジタル信号をアナログ信号に変換するための手段も含む。本回路は、フィードバック経路に結合された、受信されたアナログ入力信号および変換するための手段の出力に基づいて、発振周波数を生成するための手段も含む。本回路は、フィードバック経路信号とループフィルタに結合された基準周波数との間の位相差を決定するための手段も含む。

2点変調のための方法も開示される。サンプリングクロック入力が受信される。低域通過変調データがシグマデルタ変調器に供給される。アナログ電圧制御発振器(VCO)の出力がシグマデルタ変調器の出力に基づいてスケーリングされる。サンプリングクロック入力とプリスケールされたVCO出力との間の位相差が決定される。フィルタ処理後、高域通過変調データが位相差と加算されて、デジタルVCO制御ワードが生成される。デジタルVCO制御ワードがアナログ制御ワードに変換される。アナログ制御ワードがアナログVCOに供給される。

デジタル位相ロックループを使用する2点変調用コンピュータプログラム製品も開示される。コンピュータプログラム製品は、その中に命令を有するコンピュータ可読媒体を含む。本命令は、ワイヤレスデバイスに、サンプリングクロック入力を受信させるためのコードを含む。本命令は、ワイヤレスデバイスに、低域通過変調データをシグマデルタ変調器に供給させるためのコードも含む。本命令は、ワイヤレスデバイスに、シグマデルタ変調器の出力に基づいてアナログ電圧制御発振器(VCO)の出力をプリスケールさせるためのコードも含む。本命令は、ワイヤレスデバイスに、サンプリングクロック入力とプリスケールされたVCO出力との間の位相差を決定させるためのコードも含む。本命令は、ワイヤレスデバイスに、フィルタ処理後高域通過変調データを位相差と加算してデジタルVCO制御ワードを生成させるためのコードも含む。本命令は、ワイヤレスデバイスに、デジタルVCO制御ワードをアナログ制御ワードに変換させるためのコードも含む。本命令は、ワイヤレスデバイスに、アナログ制御ワードをアナログVCOに供給させるためのコードも含む。

2点変調デジタル位相ロックループ(PLL)を使用する送信機を示すブロック図。 2点変調位相ロックループ(PLL)を示すブロック図。 位相ロックループ(PLL)内の2点変調の1つの可能な構成を示すブロック図。 マルチレート位相ロックループ(PLL)の1つの可能な構成を示すブロック図。 2点変調デジタル位相ロックループ(DPLL)の1つの構成を示すブロック図。 2点変調のための方法を示す流れ図。 電流モードデジタルアナログ変換器(IDAC)を使用する位相ロックループ(PLL)のフィードフォワード経路の一部を示すブロック図。 電圧モードデジタルアナログ変換器(VDAC)を使用する位相ロックループ(PLL)のフィードフォワード経路の一部を示すブロック図。 2点変調デジタル位相ロックループ(DPLL)の別の構成を示すブロック図。 v適応中の電圧制御発振器(VCO)の出力を示すタイミング図。 簡略化された2点変調デジタル位相ロックループ(DPLL)を示すブロック図。 2点変調デジタル位相ロックループ(DPLL)の別の構成を示すブロック図。 v適応のための方法を示す流れ図。 シグマデルタ変調器用のゲインスケーリングを示すブロック図。 基地局内に含まれ得る特定の構成要素を示す図。 ワイヤレス通信デバイス内に含まれ得る特定の構成要素を示す図。

位相ロックループ(PLL)は、様々な理由で、たとえば様々な周波数で安定した信号を生成するために、回路の中で使用され得る。最近では、デジタル位相ロックループ(DPLL)がワイヤレス通信デバイスで特に有用になった。たとえば、DPLLは、グローバルシステムフォアモバイルコミュニケーションズ(GSM(登録商標))またはGSM進化型高速データレート(EDGE)システムの中で、ガウス型最小シフトキーイング(GMSK)または8位相シフトキーイング(8PSK)のデータの変調によって励振され得る。さらに、位相デジタル変換器(PDC)でデジタル位相ロックループ(DPLL)内にデジタル2点変調(TPM)を実装することは、電圧制御発振器(VCO)の周波数で稼動している無線周波(RF)アキュムレータを取り去ることができるので、より電力効率の良い手法である。しかしながら、問題点のうちの1つは、低域通過データに適した注入点の選択である。1つの潜在的な注入点は、アキュムレータの後の位相デジタル変換器(PDC)の出力である。しかしながら、そのようなアーキテクチャでは、2点変調(TPM)システム内の高域通過ゲインは、電圧制御発振器(VCO)のゲイン、位相デジタル変換器(PDC)のゲイン、および分割比Nの関数に変えられる。位相デジタル変換器(PDC)のゲインは、プロセス、電圧および温度(PVT)依存なので、有効なゲイン較正が位相デジタル変換器(PDC)のゲイン変動を最小化するために必要である。これに加えてNはチャネル依存であり、このことは、高域通過ゲイン(ku)が一定になることができず、異なるチャネルが選択されると変更される必要があることを意味する。結果として、回路の複雑度および電力消費量が高い。より堅牢な手法が必要とされる。

デジタル2点変調(TPM)における別の問題点は、そのサンプリングクロックに関係する。様々なサンプリングクロックが使用されると、スパー結合度、電力消費量および変調性能の間でトレードオフが存在する。動的な電力消費量だけでなく、基板を通るスパー結合度もサンプリング周波数につれて増加する。けれども、サンプリングクロックの周波数が減少すると、低いクロックレートを有するより高い量子化ノイズに起因して変調性能が損なわれる可能性がある。チップ面積がデジタルTPMシステムにおける別のトレードオフである。入力変調データは、高域通過経路と低域通過経路とに分割され、2つの異なる点に適用される。入力変調データのビット幅は、データが2つに分割されると2倍になる。フリップフロップおよび関係するルーティング接続の数は、総チップ面積を増大させる。要約すると、デジタル位相ロックループ(DPLL)内のデジタル2点変調(TPM)用の新しい解決策が、より少ない回路複雑度、より少ない電力消費量、より少ないスパー結合度および小さいチップ面積のために必要とされる。

したがって、本システムおよび方法は以下の5つの技法を使用することができる。第1に、低域通過データが、基準経路内の位相デジタル変換器(PDC)の代わりに、フィードバック経路内のシグマデルタ変調器の入力部で適用され得る。フィードバック経路内のデータを適用することにより、デジタル2点変調(TPM)システム内の位相デジタル変換器(PDC)のゲインを含める必要がなく、複雑な位相デジタル変換器(PDC)のゲイン正規化が除外され得る。さらに、高域通過ゲインはチャネル非依存である可能性があり、チャネルに応じて変更される必要がない可能性がある。

第2に、複数のサンプリングクロックがデジタル2点変調(TPM)に使用され得る。低いサンプリング周波数は、より動的でない電力消費量およびスパー結合度のために使用され得る。デジタル位相ロックループ(DPLL)は、ほとんど整数のチャネルが選択されると、他のサンプリングクロックに切り替えられて、分数スパーを減少させることができる。

第3に、基準クロックが切り替えられると、高域通過ゲインの分解能はプログラムされ得る。量子化ノイズはより低い基準クロック用のより高い分解能を使用することによって低減されるので、低域通過経路と高域通過経路のゲイン整合は改善される。高域通過経路と低域通過経路がデジタル的に実装されると、2つの経路間のゲインおよび遅延の整合は、異なるプロセス、電圧および温度(PVT)にわたってより正確でより適応できる可能性がある。

第4に、kv適応中の量子化ノイズを低減するために、ループフィルタ入力の代わりにループフィルタ内の極の後のフィルタ処理された信号が、kv適応への主要入力として使用され得る。帯域幅係数のkv適応のアキュムレータ出力に対する乗算は、また、内部変数の精度を維持するように調整され得る。

第5に、共通経路内のゲインスケーリングが削除され得る。代わりに、可変ゲインが様々なサンプリングクロックについて低域通過経路内にセットされ得る。高域通過経路内のゲインはkv適応によって処理され得る。入力変調データのビット幅は、データが2つに分割されてももはや2倍になることはない。これにより、フリップフロップ、ルーティング接続の数および全チップ面積が削減され得る。

図1は、2点変調デジタル位相ロックループ(DPLL)102を使用する送信機100を示すブロック図である。たとえば、送信機100は、ワイヤレス通信デバイスまたは基地局の中に存在することができる。送信機100が示されたが、2点変調デジタル位相ロックループ102は、他の用途、たとえば受信機において使用され得る。2点変調デジタル位相ロックループ102に加えて、送信機100は、発振器108と、駆動増幅器116と、電力増幅器118とを含むことができる。2点変調デジタル位相ロックループ102は、発振器108から基準信号110を、データソース112から変調データ114を受信することができる。たとえば、変調データ114は、ガウス型最小シフトキーイング(GMSK)データまたは8位相シフトキーイング(8PSK)データであり得る。基準信号110は、クロック信号として送信機100内のデジタル構成要素によって使用される、特定の周波数(すなわち、基準周波数)での周期信号であり得る。変調データ114は、別のデバイスにワイヤレスに送信されるべき有用なデジタルデータであり得る。送信機100は、変調データ114を送信用に準備する、すなわち変調データ114を含む無線周波(RF)信号106を生成する方法で、変調データ114を加工することができる。たとえば、変調データ114が100kHzの帯域幅を有する場合、RF信号106は、100kHzの帯域幅と、1GHzまたは1.8GHzの中心周波数とを有する変調データ114であり得る。RF信号106がアンテナ104を介して送信される前に、RF信号106は駆動増幅器116、電力増幅器118、または両方によって増幅され得る。このように、送信機100は2点変調デジタル位相ロックループ102を使用して、データを送信用の無線周波数レンジにアップコンバートすることができる。一構成では、2点変調デジタル位相ロックループ102は、混合器(図示せず)と組み合わせたアナログ位相ロックループの代わりに、局部発振器108が位相データを生成および変調するのに使用され得る。

図2は、2点変調位相ロックループ(PLL)202を示すブロック図である。位相ロックループ202は、1つまたは複数の加算器246a〜bと、位相検出器220と、ループフィルタ222と、電圧制御発振器(VCO)228と、分周器230とを含むことができる。基準周波数(fref)210は、位相ロックループ202への入力として受信され得るし、出力周波数は位相ロックループ202の出力であり得る。

通常動作中、分周器230は、電圧制御発振器(VCO)228の出力(fout)232を受信し、同周波数を指定された値で除算することができる。位相検出器220は、分周器230の出力の位相を基準周波数210と比較し、位相差を生成することができる。フィルタ処理後、ループフィルタ222は、電圧制御発振器(VCO)228を制御する信号を出力することができる。

2点変調では、変調データは、基準周波数210およびループフィルタ222の出力と加算され得る。これらの経路は、低域通過経路224および高域通過経路226と称することができる。低域通過経路224は低域通過特性を有し、高域通過経路226は高域通過特性を有する。変調データが2つの経路に一緒に注入され、(各経路に適用された様々なゲインで)十分に補償されると、変調帯域幅は位相ロックループ202の帯域幅によって限定されない可能性がある。高域通過経路ゲインは、離散時間ドメインに実装された式(1)に示された強正実アルゴリズムによって決定され得る。

ここで、nはインデックスであり、kuは高域通過経路226用の適応ゲインであり、γはループ202用の帯域幅係数であり、uは入力変調データであり、εは位相検出器220からの位相差である。

しかしながら、利点に加えて、2点変調はいくつかの問題を有する可能性がある。2点変調システム内の高域通過ゲインは、電圧制御発振器(VCO)228のゲイン、(デジタル位相ロックループ内の)位相デジタル変換器(PDC)のゲイン、および分周器230の分割比(N)の関数であり得る。位相デジタル変換器(PDC)のゲインは、プロセス、電圧および温度(PVT)依存である。したがって、有効な位相デジタル変換器(PDC)の較正が使用され得る。Nはチャネル依存であり得る。さらに、動的な電力消費量および基板を通るスパー結合度がサンプリング周波数につれて増加する。変調性能は、より低いクロックレートを有するより高い量子化ノイズに起因して、低いサンプリング周波数で損なわれる可能性がある。

図3は、位相ロックループ(PLL)302内の2点変調の1つの可能な構成を示すブロック図である。図2に示された位相ロックループ202とは対照的に、図3に示された位相ロックループ302は、デジタル位相ロックループ302である、すなわち、少なくとも位相デジタル変換器(PDC)334およびループフィルタ336が基準周波数310を使用してデジタル的に実装され得る。位相デジタル変換器(PDC)334は、基準周波数310と、周波数制御ワード(FCW)338に基づいてシグマデルタ変調器340によって制御されるプリスケーラ331の出力との間の位相差を決定することができる。次いで、ループフィルタ336は、デジタル制御発振器(DCO)329を制御することができる。

この構成では、変調データは、位相デジタル変換器334の後の低域通過経路324において、かつループフィルタ336の後の高域通過経路326において、位相ロックループ302に注入され得る。具体的には、遅延素子344と加算器346aとを含むアキュムレータ342が、最新の変調データを前の変調データと合成するために使用され得る。この合成された変調データは、乗算器348aを使用して位相デジタル変換器334の出力と乗算され得る。高域通過経路326内の変調データは、(別のデジタル乗算器348bを使用して)高域通過ゲイン(ku)350と乗算された後、(別の加算器346cを使用して)ループフィルタ出力336に加算され、デジタル制御発振器(DCO)329を制御し、fout332を生成するために使用され得る。

しかしながら、この構成は実装するには複雑である可能性がある。たとえば、低域通過ゲインは(GPDC352と乗算器346bとを使用して)スケーリングされて位相スケールと整合する必要があり得る。このことは、位相デジタル変換器(PDC)334のゲイン較正が必要であり得ることを意味し、設計の複雑度を増大させる可能性がある。言い換えれば、位相ロックループ302内の高域通過ゲイン(ku)350は、デジタル制御発振器(DCO)329のゲイン、位相デジタル変換器(PDC)334のゲイン、およびプリスケーラの分割比(N)の関数であり得る。位相デジタル変換器(PDC)334のゲインは、プロセス、電圧および温度(PVT)依存であり、Nはチャネル依存であるので、GPDC352を使用する較正は複雑であり得る。さらに、DCO329の同調キャパシタにおける非線形性は、著しい出力無線周波スペクトル変動を引き起こす可能性がある。

図4は、マルチレート位相ロックループ(PLL)402の1つの可能な構成を示すブロック図である。マルチレートPLL402内のモジュールは様々なサンプリングクロック速度を使用することができる。高速クロックは、より良い量子化ノイズから恩恵を受けるそれらのモジュール(たとえば、デジタル制御発振器(DCO)429および時間デジタル変換器(TDC)460)にのみ使用され得る。残りのモジュールは、より遅いクロックを使用して電流消費量を減少させることができる。この構成では、低域通過経路424内の変調データは、加算器446aで周波数制御ワード(FCW)438と加算され、アキュムレータ(ACC)モジュール452に供給され得る。ACCモジュール452は、クロック信号(fclk)454によって制御され得る。ACCモジュール452の出力は、(別の加算器446bによって)加算され、ループフィルタ436に供給され得る。ループフィルタ436の出力は、(別の加算器446cにより)高域通過経路426からのゲイン調整された変調データと加算され得る。前述のように、高域通過ゲイン(ku)450は、(たとえば、式(1)に従って)導出され得るし、デジタル乗算器448によって適用され得る。高域通過変調データの注入後、アップサンプラ454は、適当な数のゼロをデータに付加することにより信号をアップサンプリングして、その低速サンプリングクロックを高速クロックに整合させることができる。第1の伝達関数(L[z])456は、アップサンプラ454によって付加されたゼロで値を補間するように適用され得る、すなわち、L[z]456はアップサンプラ454用のフィルタであり得る。第1の伝達関数(L[z])456の出力は、マルチレートPLL402の出力周波数(fout)432を生成するデジタル制御発振器(DCO)429を制御することができる。デジタル制御発振器(DCO)429は、デジタル制御発振器(DCO)のクロック周波数(fDCO)458に基づいて動作することができる。

時間デジタル変換器(TDC)460は、マルチレートPLL402のフィードバックループ内に配置され得る。時間デジタル変換器(TDC)460は、時間デジタル変換器(TDC)のクロック周波数(fTDC)462を使用して動作することができる。第2の伝達関数(H[z])464は、時間デジタル変換器(TDC)460の出力部に適用され得る。第2の伝達関数(H[z])464の出力は、ダウンサンプラ466に供給されて高速サンプリングクロックのレートを次のモジュールの遅いクロックに整合することができる、すなわち、H[z]464はダウンサンプラ466用のフィルタであり得る。次いで、ダウンサンプラ466の出力は、高度クロック制御(ACC)モジュール452の出力と加算され得る。

この構成はいくつかの制限を有する可能性がある。第1に、様々なクロック周波数(すなわち、fclk454、fDCO458およびfTDC462)は、非線形歪みを介して混合し、より多くの低周波数スパーを生成する可能性がある。第2に、アップサンプラ454およびダウンサンプラ466からの補間およびデシメーションは、遅延をもたらし、位相マージンを劣化させる可能性がある。第3に、時間デジタル変換器(TDC)460は、比較的高い周波数で走るので、高電力を消費し、複雑さをもたらす可能性がある。第4に、高域通過ゲイン(ku)450は、時間デジタル変換器(TDC)460の関数である場合があり、時間デジタル変換器(TDC)460の正規化を必要とする可能性がある。また、前述のように、デジタル制御発振器(DCO)429の同調キャパシタにおける非線形性は、著しい出力無線周波スペクトル変動(ORFS)を引き起こす可能性がある。

図5は、2点変調デジタル位相ロックループ(DPLL)502の1つの構成を示すブロック図である。図5に示された構成は、以前に説明した問題の多くに対処することができる。具体的には、構成は、より少ないノイズ、より少ない複雑度、より少ない電力消費およびより少ない基準スパー結合のために、デジタル位相ロックループ(DPLL)502内の切替え可能なサンプリングクロックを利用することができる。

DPLL502の別の利点は、アキュムレータを有する時間デジタル変換器(TDC)の代わりに、位相デジタル変換器(PDC)534とシグマデルタ変調器540とを使用することであり得る。時間デジタル変換器(TDC)およびアキュムレータは、高い周波数、たとえばfout/2で動作するので、電力消費量が高い可能性がある。対照的に、位相デジタル変換器(PDC)534およびシグマデルタ変調器540は、より低い周波数(たとえば、fref510)で動作し、電流消費量がより低い可能性がある。さらに、時間デジタル変換器(TDC)のゲインは、2点変調において正規化される必要があり得るが、位相デジタル変換器(PDC)534のゲインは、データがシグマデルタ変調器540で適用された場合、正規化を必要としない。

動作中、位相デジタル変換器(PDC)534は、基準周波数(fref)510とプリスケーラ531の出力との間の位相誤差または位相差を決定することができる。一構成では、位相デジタル変換器(PDC)534は、クロックとして基準周波数(fref)510を使用するデジタルモジュールであり得るし、デジタルモジュールは位相誤差および位相誤差に基づいた制御ワードを決定する。言い換えれば、位相デジタル変換器(PDC)534は、アナログ位相ロックループ内の位相検出器および電荷ポンプの代わりに使用され得る。フィルタ処理後、デジタルループフィルタ536は、位相デジタル変換器(PDC)534の出力を、高域通過、ゲインスケーリングされた変調データと加算することができる、すなわち、変調データ572は、加算器546aの前のデジタル乗算器548aで適用された高域通過ゲイン(ku)550を有することができる。加算された、フィルタ処理された位相デジタル変換器(PDC)534の出力と高域通過変調データは、単一の電圧モードデジタルアナログ変換器(VDAC)568への入力であり得る。この構成では、単一の電圧モードデジタルアナログ変換器(VDAC)568のみがPLL502内で使用され得る。それは2つの機能を提供する。第1の機能は、位相と周波数のロッキング中の、アナログVCO528の前のデジタルアナログ変換である。他方の機能は、デジタル高域通過変調データがPLL502に注入されることを可能にすることである。以下で説明するように、電流モードデジタルアナログ変換器(図示せず)の代わりの電圧モードデジタルアナログ変換器(VDAC)568は、デジタル位相ロックループ(DPLL)502により少ないノイズしかもたらさない可能性がある。電圧モードデジタルアナログ変換器(VDAC)568は、アナログ電圧制御発振器(VCO)528に対してアナログ制御信号を出力することができる。デジタル制御発振器(DCO)329、429の代わりのアナログ電圧制御発振器(VCO)528は、出力無線周波スペクトル(ORFS)変動を引き起こす微分非直線性をもたらす可能性がない。

フィードバックループ内のプリスケーラ531は、シグマデルタ変調器(SDM)540に基づいて、電圧制御発振器(VCO)528の出力周波数(fout)532をスケーリングすることができる。シグマデルタ変調器(SDM)540は、(別のデジタル乗算器548bを使用して)低域通過ゲイン570によって乗算され、(別の加算器546bを使用して)周波数制御ワード(FCW)538と加算されたデジタル変調データ572によって制御され得る、すなわち、シグマデルタ変調器540は低域通過変調データを受信することができる。シグマデルタ変調器540は、フラクショナルN周波数合成器内で使用されるものと同様であり得る。デジタルワードのフォーマットで周波数制御ワード(FCW)538と一緒の変調データは、シグマデルタ変調器540によりマルチレベル出力に変換されて、プリスケーラ531の分割比をディザリングすることができる。シグマデルタ変調器540のノイズ整形特性は、量子化ノイズを比較的高い周波数にシフトさせ、次いで、量子化ノイズはPLL502の低域通過特性によって減衰され得る。

したがって、図5に示された2点変調デジタル位相ロックループ502では、変調データ572は高域通過点で適用される、すなわち、電圧制御発振器(VCO)528は、高域通過経路526に沿って進んだ後の電圧モードデジタルアナログ変換器(VDAC)568の助けを借りて電圧を制御する。変調データ572は、すなわち低域通過経路524に沿って進んだ後のシグマデルタ変調器540の入力部であるフィードバック経路内の低域通過点でも適用される。位相デジタル変換器(PDC)534の出力部でデータを注入する代わりに、フィードバック経路内の低域通過データを適用することにより、位相デジタル変換器(PDC)534のゲインを補償する必要がなく、複雑な位相デジタル変換器(PDC)534のゲイン正規化が取り除かれ得る。高域通過ゲインはチャネル非依存である可能性があり、チャネルに応じて変更される必要がない可能性がある。フィードバック経路内の変調データ572を導入すると、位相デジタル変換器(PDC)534の入力部での位相変動も小さくなる。対照的に、水晶発振器または位相デジタル変換器(PDC)534の出力部で注入された場合、もたらされる位相変動が大きい可能性がある。このことは、位相デジタル変換器(PDC)534のダイナミックレンジに対する要件があまり厳しくないことを意味する。

さらに、複数のサンプリングクロックは、2点変調デジタル位相ロックループ(DPLL)502に使用され得る。したがって、ノイズ、スプリアス性能および電力消費量は、適切なクロックを選択することによって最適化され得る。言い換えれば、デジタル位相ロックループ(DPLL)502内のすべてのデジタル構成要素(すなわち、位相デジタル変換器(PDC)534、ループフィルタ536、デジタル乗算器548a〜b、加算器546a〜bおよびシグマデルタ変調器540)は、同じサンプリングクロック、たとえば基準周波数(fref)510を使用して動作することができる。このサンプリングクロックは、いくつかの異なる周波数間で切替え可能であり得る。したがって、より低い速度に与えられた選好を有する適切なサンプリングクロックを選ぶことにより、動的な電力消費量が減少され得る。切替え可能なサンプリングクロックは、グローバルシステムフォアモバイルコミュニケーションズ(GSM)内の位相誤差と、GSM進化型高速データレート(EDGE)内のエラーベクトル振幅(EVM)とを低減することができる。加えて、切替え可能なサンプリングクロックは、出力無線周波スペクトル変動(ORFS)を引き起こす可能性がある、基板を通る照合/分数スパー結合を低減することができる。

図6は、2点変調のための方法600を示す流れ図である。方法600は、2点変調デジタル位相ロックループ(DPLL)502によって実行され得る。2点変調デジタル位相ロックループ(DPLL)502は、674でサンプリングクロック入力を受信することができる。サンプリングクロック入力は、デジタル位相ロックループ(DPLL)502への基準周波数(fref)510入力であり得るし、デジタル位相ロックループ(DPLL)502内のすべてのデジタルモジュールによって使用され得る。さらに、サンプリングクロックは複数の周波数間で切替え可能であり得る。デジタル位相ロックループ(DPLL)502は、676でまた、受信した変調データ572を適応高域通過ゲイン(ku)550によって乗算して、高域通過変調データを生成することができる。以下で説明するように、変調データ572は、また、高域通過ゲイン分解能調整値によって乗算されて、高域通過変調データを生成することができる。デジタル位相ロックループ(DPLL)502は、678でまた、受信した変調データ572をプログラム可能な低域通過ゲイン570によって乗算することができる。デジタル位相ロックループ(DPLL)502は、680でまた、低域通過ゲインスケーリングされた変調データを周波数制御ワード538と加算して低域通過変調データを生成し、それをシグマデルタ変調器540に供給することができる。デジタル位相ロックループ(DPLL)502は、682でまた、プリスケーラ531を使用して、アナログ電圧制御発振器(VCO)528の出力(すなわち、出力周波数532)をプリスケールすることができる。デジタル位相ロックループ(DPLL)502は、684でまた、サンプリングクロック入力510とプリスケールされた電圧制御発振器(VCO)528の出力との間、すなわち、位相デジタル変換器(PDC)534における位相差を決定することができる。デジタル位相ロックループ(DPLL)502は、686でまた、位相差をデジタル的にフィルタ処理することができる。デジタル位相ロックループ(DPLL)502は、688でまた、高域通過変調データをフィルタ処理された位相差と加算して、デジタル電圧制御発振器(VCO)528の制御ワードを生成することができる。デジタル位相ロックループ(DPLL)502は、690でまた、電圧モードデジタルアナログ変換器(VDAC)568を使用して、デジタル電圧制御発振器(VCO)528の制御ワードをアナログ電圧制御発振器(VCO)528の制御ワードに変換することができる。デジタル位相ロックループ(DPLL)502は、692でまた、アナログ電圧制御発振器(VCO)528でアナログ制御ワードを受信し、アナログ電圧制御発振器(VCO)の出力532を生成することができる。

図7は、電流モードデジタルアナログ変換器(IDAC)を使用する位相ロックループ(PLL)のフィードフォワード経路の一部を示すブロック図である。高域通過変調データ794(すなわち、高域通過ゲイン550によってスケーリングされ、位相デジタル変換器(PDC)534の出力と合成された変調データ572)は、もたらされた電流モードデジタルアナログ変換器(IDAC)の量子化ノイズ795を有する可能性がある。加算器746a〜bを用いてモデル化されたが、不要なノイズ795、796の付加は明示的な回路なしに発生する可能性がある。次いで、ノイズの多い高域通過変調データ794は、電流モードデジタルアナログ変換器(IDAC)769に入力され得る。解析の目的で、電流モードデジタルアナログ変換器(IDAC)769は、時間sの関数としての零次ホールドフィルタ(ZOH)、すなわちZOH(s)としてモデル化され得る。デジタル時間連続時間インターフェース(T)794の後、電流モードデジタルアナログ変換器(IDAC)769の出力は、積分器797による積分の前に、もたらされた電流モードデジタルアナログ変換器(IDAC)の熱ノイズ796を有する可能性がある。伝達関数798(HI,LPF(s))は、PLL内のループフィルタの伝達関数をモデル化するために使用される。次いで、電圧制御発振器(VCO)728は、fout732を生成することができる。IDACの伝達関数は式(2)に従って与えられ得る。

ここで、sは時間におけるインデックスであり、ZOHI(s)は電流モードデジタルアナログ変換器(IDAC)769の零次ホールドフィルタであり、Kintは積分キャパシタ797のゲインであり、KVCOは電圧制御発振器(VCO)728の同調感度であり、HI,LPF(s)はループフィルタの伝達関数であり、HI,OL(s)はデジタル位相ロックループ(DPLL)のオープンループ伝達関数である。したがって、伝達関数HIDAC(s)は低域通過であり得るし、低周波ノイズがデジタル位相ロックループ(DPLL)502の出力部に渡されるのを可能にし、比較的高い集積電力ノイズ(IPN)をもたらす。

図8は、電圧モードデジタルアナログ変換器(VDAC)868を使用する位相ロックループ(PLL)のフィードフォワード経路の一部を示すブロック図である。高域通過変調データ894(すなわち、高域通過ゲイン550によってスケーリングされ、制御ワードと合成された変調データ572)は、もたらされたVDACの量子化ノイズ895を有する可能性がある。加算器846a〜bを用いてモデル化されたが、不要なノイズ895、896の付加は明示的な回路なしに発生する可能性がある。次いで、ノイズの多い高域通過変調データ894は、電圧モードデジタルアナログ変換器(VDAC)868に入力され得る。解析の目的で、電圧モードデジタルアナログ変換器(VDAC)868は、時間sの関数としての零次ホールド(ZOH)フィルタ、すなわちZOH(s)としてモデル化され得る。デジタル時間連続時間インターフェース(T)894の後、電圧モードデジタルアナログ変換器(VDAC)868の出力は、もたらされた電圧モードデジタルアナログ変換器(VDAC)の熱ノイズ896を有する可能性がある。伝達関数(HV,LPF(s))899は、PLL内の伝達関数をモデル化するために使用される。次いで、電圧制御発振器(VCO)828は、fout832を生成することができる。電圧モードデジタルアナログ変換器(VDAC)868の伝達関数は式(3)に従って与えられ得る。

ここで、sは時間におけるインデックスであり、ZOHV(s)は電圧モードデジタルアナログ変換器(VDAC)868の零次ホールドフィルタであり、KVCOは電圧制御発振器(VCO)828の同調感度であり、HV,LPF(s)899はループフィルタの伝達関数であり、HV,OL(s)はデジタル位相ロックループ(DPLL)のオープンループ伝達関数である。この構成には積算キャパシタが存在せず、それにより、

因子が式(3)から取り除かれる。

したがって、伝達関数HVDAC(s)は帯域通過であり得るし、低周波ノイズおよび高周波ノイズがデジタル位相ロックループ(DPLL)502の出力部に渡されるのを限定し、より良好な集積電力ノイズ(IPN)をもたらす。言い換えれば、電圧モードデジタルアナログ変換器(VDAC)868のノイズ伝達関数が低域通過の代わりに帯域通過なので、電圧モードデジタルアナログ変換器(VDAC)868のデジタル位相ロックループ(DPLL)502に対するバンド内ノイズの寄与は、電流モードデジタルアナログ変換器(IDAC)769よりも少ない。電流モードデジタルアナログ変換器(IDAC)769は、デジタル位相ロックループ(DPLL)502内のノイズに寄与する主なものの1つであり得るので、電流モードデジタルアナログ変換器(IDAC)769の代わりに電圧モードデジタルアナログ変換器(VDAC)868を使用すると、性能の改善がもたらされ得る。

図9は、2点変調デジタル位相ロックループ(DPLL)902の別の構成を示すブロック図である。2点変調デジタル位相ロックループ(DPLL)902は、それぞれ、図5における位相デジタル変換器(PDC)534と、ループフィルタ536と、電圧モードデジタルアナログ変換器(VDAC)568と、アナログ電力制御発振器(VCO)528と、プリスケーラ531と、シグマデルタ変調器540と、複数の加算器546a〜bおよびデジタル乗算器548a〜bと同じ機能を含む、位相デジタル変換器(PDC)934と、ループフィルタ936と、電圧モードデジタルアナログ変換器(VDAC)968と、アナログ電力制御発振器(VCO)928と、プリスケーラ931と、シグマデルタ変調器940と、複数の加算器946a〜bおよびデジタル乗算器948a〜bとを含むことができる。

さらに、入力変調データ972は、有限インパルス応答(FIR)フィルタ911によって処理され、サンプリング周波数(fref)910aに応じて(再サンプラ913によって)再サンプリングされる。次いで、処理された変調データ972は、高域通過点と低域通過点の両方に適用され得る。低域通過データは、フィードバック経路内の(周波数制御ワード938によって制御される)シグマデルタ変調器940で適用され得る。高域通過データは、電力制御発振器(VCO)928の前の電圧モードデジタルアナログ変換器(VDAC)968の入力部で適用され得る。電流モードデジタルアナログ変換器(IDAC)とは対照的に、電圧モードデジタルアナログ変換器(VDAC)968は、RX帯域ノイズ寄与がより少ないために使用され得る。次いで、電力制御発振器(VCO)928は、入力に基づいて出力周波数(fout)932を生成することができる。

2点変調デジタル位相ロックループ(DPLL)902用のサンプリングクロックは、基準周波数(fref)910bと同じであり得るし、様々な周波数間で切替え可能、たとえば0.5×frefであり得る。低域通過経路924および高域通過経路926における様々なサンプリング周波数に対するゲイン整合は、低域通過変調データ用のゲインスケーリング(すなわち、低域通過ゲイン970)を設定すること、および、kv適応915が高域通過経路926用のゲイン(ku)950を見いだすのを可能にすることによって行われ得る。有限インパルス応答フィルタ911および再サンプラ913におけるすべてのゲインスケーリングは取り除かれ、低域通過経路924内で一緒にされて、高域通過経路926の入力ビット幅を減少させることができる。言い換えれば、共通経路内にはいかなるゲインスケーリングも存在することがない。むしろ、可変ゲイン(すなわち、低域通過ゲイン970)は、様々なサンプリングクロックについて切り替えられ、低域通過経路924に適用され得る。高域通過経路926内のゲイン(ku)950は、kv適応モジュール915によって計算され得る。これにより、高域通過経路926のビット幅と全チップ面積とが削減され得る。

さらに、高域通過ゲイン(ku)950の分解能(すなわち、ku分解能917)は、様々なサンプリング周波数について最適化/プログラムされて、最高の性能を実現することができる。ku分解能917は、変調データとのその乗算に送られる、ku950のビットの数を制御するプログラム可能な変数であり得る。より具体的には、第1のku分解能制御949aおよび第2の分解能制御949bは、ku分解能調整値917によって制御され得る。第1のku分解能制御949aは、基準周波数910a〜bに基づいて、高域通過ゲイン(ku)950と変調データ972との積の分解能を制御することができる。第2のku分解能制御949aは、ゲイン全体を復元するために使用され得る。ku950のビットの数が増加すると、乗算後の積の精度は増加することができる。たとえば、2点変調デジタル位相ロックループ(DPLL)902内の量子化ノイズは、より低いサンプリングクロック用のku分解能917を使用することによって低減され得る、すなわち、より高いku分解能917はより低いサンプリングクロックに使用され得る。異なるサンプリングクロックが選択されると、ku分解能917はプログラムされ得る。結果として、低域通過経路924と高域通過経路926とのゲイン整合は改善され得る。ループフィルタ936からのフィルタ処理された信号は、kv適応モジュール915への主要入力として使用され得るし、ゲインスケーリングは最終段階に移動され得る。これにより、kv適応モジュール915内の量子化ノイズを低減することに加えて、特に低いサンプリング周波数でゲイン整合が改善され得る。第1のku分解能制御949aおよび第2の分解能制御949bは、符号付き右シフトおよび左シフトの演算子によって実装され得る。

図10は、kv適応中の電圧制御発振器(VCO)928の出力を示すタイミング図である。言い換えれば、図10は、デジタル位相ロックループ(DPLL)902が高域通過ゲイン(ku)950を決定する前、間および後のfout932を示す。変調が開始する前、低域通過ゲイン970は、参照周波数に応じてスケーリングされる。次いで、kv適応トレーニングデータは、デジタル位相ロックループ(DPLL)902のトラッキングモード1097の間、有限インパルス応答(FIR)フィルタ911に適用されて、正確な高域通過ゲイン(ku)950を見いだすことができる。kv適応1098が終了すると、収束されたku950の値は、格納され、高域通過経路926内の変調データ用スケーリングファクタとして、すなわち変調モード1099において使用され得る。

図11は、簡略化された2点変調デジタル位相ロックループ(DPLL)1102を示すブロック図である。言い換えれば、図11は、図9に示された2点変調デジタル位相ロックループ(DPLL)902の簡略化されたsドメインモデルを示すことができる。デジタル位相ロックループ(DPLL)1102の伝達関数は式(4)に従って与えられ得る。

ここで、Δy1132はデジタル位相ロックループ(DPLL)1102の出力であり、Δx1172a〜bは変調データであり、ku1150は高域通過ゲインであり、Kv1173はデジタルアナログ変換器(DAC)と電圧制御発振器(VCO)との合計ゲインであり、fref1110はサンプリングクロック(すなわち、基準周波数1110)であり、nはシグマデルタ変調器のビット幅分解能であり、N0はプリスケーラの分割比であり、h(s)1171は電圧制御発振器(VCO)の前のフィードフォワード経路の伝達関数である。式(4)は全域通過伝達関数なので、式(5)は論理的に以下の通りである。

位相デジタル変換器(PDC)934の後で低域通過変調データ(Δx1172a)を適用する代わりに、Δx1172aはフィードバック経路上のシグマデルタ変調器1140に入力され得る。高域通過ゲイン(ku)950は、参照周波数910a〜b、電圧モードDAC968およびアナログ電圧制御発振器(VCO)928のゲイン、ならびにシグマデルタ変調器の分解能の関数にすぎない。高域通過ゲイン(ku)950は、選択されたチャネルおよび位相デジタル変換器(PDC)934のゲインとは無関係であり得る。したがって、位相デジタル変換器(PDC)934のゲインを較正し、選択されたチャネルに応じて(ku)950を更新する必要がない。フィードバック経路に低域通過変調データ(Δx1172a)を適用することの別の利点は、位相デジタル変換器(PDC)934の入力部で誘導された位相変動が比較的小さいことである。このことは、位相デジタル変換器(PDC)934の入力ダイナミックレンジに対する要件があまり厳しくないことを意味する。

図12は、2点変調デジタル位相ロックループ(DPLL)1202の別の構成を示すブロック図である。たとえば、DPLL1202は集積回路として実装され得る。2点変調デジタル位相ロックループ(DPLL)1202は、図9に示されたデジタル位相ロックループ(DPLL)902と同様の機能を有することができるが、kv適応モジュール1215およびループフィルタ1236はより詳細に示される。kv適応モジュール1215は、第1の信号1231、第2の信号1229および第3の信号1227を伴って示されるが、これらの信号の説明は以下で述べる。

したがって、2点変調デジタル位相ロックループ(DPLL)1202は、それぞれ、図9における位相デジタル変換器(PDC)934と、ループフィルタ936と、電圧モードデジタルアナログ変換器(VDAC)968と、アナログ電力制御発振器(VCO)928と、プリスケーラ931と、シグマデルタ変調器940と、有限インパルス応答フィルタ(FIR)911と、再サンプラ913と、加算器946a〜bと、デジタル乗算器948a〜cと同じ機能を含む、位相デジタル変換器(PDC)1234と、ループフィルタ1236と、電圧モードデジタルアナログ変換器(VDAC)1268と、アナログ電力制御発振器(VCO)1228と、プリスケーラ1231と、シグマデルタ変調器1240と、有限インパルス応答フィルタ(FIR)1211と、再サンプラ1213と、加算器1246a〜dと、デジタル乗算器1248a〜gとを含むことができる。

加えて、図12では、デジタルループフィルタ1236は、乗算器1248a〜bと、加算器1246aと、極1221と、アキュムレータ1219とを有するものとしてより詳細に示される。より具体的には、デジタルループフィルタ1236は、2経路、多次元フィルタであり得る。デジタルループフィルタ1236は、1つの経路上のアキュムレータ1219と、他の経路上の複数のカスケード接続された1段IIRフィルタとを有する。加算器1246dを使用してこれら2つの経路を結合することにより、ゼロおよび複数の極は位相デジタル変換器(PDC)1234の出力をフィルタ処理するように作成される。

前述のように、低域通過変調データ1277(すなわち、低域通過ゲイン1270によってスケーリングされ、周波数制御ワード1238と加算された変調データ1272)は、シグマデルタ変調器1240によって受信され得る。さらに、高域通過変調データ1275(すなわち、ku1250およびプログラム可能なku分解能調整値1217によってスケーリングされた変調データ1272)は、電圧モードデジタルアナログ変換器(VDAC)1268の入力部で注入され得る。前述のように、電圧モードデジタルアナログ変換器(VDAC)1268は、アナログ電力制御発振器(VCO)1228を制御して、出力周波数(fout)1232を生成することができる。2点変調デジタル位相ロックループ(DPLL)1202の性能を高めるために、とりわけ4つの技法が使用され得る。第1に、切替え可能なサンプリングクロックが使用され得る。第2に、プログラム可能な高域通過ゲイン(ku)分解能調整値1217が、様々なクロック周波数を補償するために使用され得る。第3に、フィルタ処理された位相誤差(ε)1223が、kv適応モジュール1215の入力部への入力として使用され得る。第4に、kv適応モジュール1215が高精度で動作することができる。

第1に、切替え可能なサンプリングクロックがデジタル位相ロックループ(DPLL)1202内で使用され得る。デジタル位相ロックループ(DPLL)1202内の基準クロック1210aがサンプリングクロックとして使用され得る。デジタル位相ロックループ(DPLL)1202では、低周波サンプリングクロックは、より少なく動的な電力を消費し、基板を通るより弱いスパー結合を有することができるので、好まれ得る。けれども、同じ低周波サンプリングクロックは、デジタル位相ロックループ(DPLL)1202のノイズと出力無線周波スペクトル(ORFS)性能とを劣化させ得る分数スパーに起因して、すべてのほとんど整数のチャネルに使用され得ない。1つの可能な解決策は、デジタル位相ロックループ(DPLL)1202の基準周波数1210a〜bを切り替えて、デジタル位相ロックループ(DPLL)1202の帯域外減衰が分数スパーを抑制できるように分数スパーを押しのけることである。言い換えれば、デジタル位相ロックループ(DPLL)1202は、ほとんど整数のチャネルが選択されると、他のサンプリングクロックに切り替えられて、分数スパーを低減することができる。基準周波数の切替えを使用することにより、2点変調デジタル位相ロックループ(DPLL)1202の電力消費量およびスプリアス性能は実現され得る。

調和した2点変調システム用の高域通過ゲイン(ku)1250は、式(5)に示すように、基準周波数1210a〜bとともに変化する可能性がある。位相誤差(ε)1223および出力無線周波スペクトル変動(ORFS)の劣化を最小化するために、Kv適応によって決定された正確な高域通過ゲイン(ku)1250は、基準周波数1210a〜bの切替えとともに使用され得る。Kvは、式(5)に示すように、VDAC1268およびVCO1228によって寄与された合計ゲインであり得る。式(5)に従って、Kv(およびfref1210a〜b)が調整されると、ku1250は変化する。したがって、Kv適応は、Kv(またはVDAC1268とVCO1228との合計ゲイン)に応じて、ku1250の値を決定するために使用され得る。(定数Kvを有する)fref1210a〜bの関数としてのku1250のあり得る値は、表1に示される。

表1:同じkvを有する様々な基準周波数についてのku値の例
第2に、fref1210a〜bに伴うku1250の値における減少は、低い基準周波数1210a〜bに伴うku1250の精度における増加を要求する、すなわち、最も低いサンプリングクロックは最も高い分解能を使用することができる。このより高精度のku1250は量子化ノイズを、最終的に高域通過経路1226と低域通過経路1224との間のゲイン不整合の影響を低減することができる、すなわち、高域通過経路1226と低域通過経路1224との間のゲイン整合はより高い分解能によって改善され得る。けれども、ku1250の分解能が大きすぎる場合、kv適応1215に必要なチップ面積および整定時間は不必要に増加する可能性がある。したがって、本システムおよび方法は、最も低いサンプリングクロックに必要な最適かつ最も高い分解能を見いだし、その他のサンプリングクロック用のku分解能調整値1217をプログラムすることができる。図12に示すように、ku1250と変調データ1272用の乗算器1248bの出力部の前に第1のプログラム可能なku分解能制御1249aを追加することにより、高域通過ゲイン(ku)1250と変調データ1272との積の分解能は、基準周波数1210a〜bに基づいて変更され得る。高域通過経路1226のゲインをそのまま保持するために、第2のku分解能制御1249bは、ゲイン全体を復元するために使用され得る。第1のku分解能制御1249aおよび第2の分解能制御1249bは、ku分解能調整値1217によって制御され得る。第1のku分解能制御1249aおよび第2の分解能制御1249bは、符号付き右シフトおよび左シフトの演算子によって実装され得る。

第3に、位相デジタル変換器(PDC)1234の直接出力の代わりに、フィルタ処理された位相誤差(ε)1223が、kv適応モジュール1215に対する入力として使用され得る。このようにして、位相デジタル変換器(PDC)1234の出力は、ループフィルタ1236内で2nによってスケールアップされ、その結果、位相誤差(ε)1223の分解能はn回拡張され得る。加えて、位相誤差(ε)1223内のノイズは極1221によって除去され得る。kv適応モジュール1215内の蓄積の前に直流電流(DC)オフセットを回避するために、位相誤差(ε)1223は、ループフィルタ1236内のアキュムレータ1219でマージされた出力の代わりに、2経路ループフィルタ1236内の極1221の後で取得され得る。

受信されたフィルタ処理済み位相誤差(ε)1223は、逆帯域幅係数(1/γ)1222および位相誤差(ε)1223のサインビットによって乗算されて、第2の信号1229(すなわち、sgn(u)・ε/γ)を生成することができる。一構成では、u1235のサインビットのみが、そのε1223との乗算を単純なマルチプレクサ(MUX)に簡略化するために使用される。この構成では、ε1223およびその2つの補数のみがMUXの入力として必要とされる。

第4に、帯域幅係数(γ)1225は、アキュムレータの出力(すなわち、第3の信号1227)を乗算するためにkv適応モジュール1215内で使用され得るし、ここで、アキュムレータは遅延素子1233と加算器1246cとを含む。γ1225は1よりもはるかに小さい可能性があるので、γ1225とのいかなる乗算もビット切捨てと同等であり、出力精度を限定する。後の段階でのγ1225との乗算は、内部変数の確度を保つ助けとなる。結果として、kv適応用のアルゴリズムは、式(6)に従って書き換えられ得る。

ここで、sgn()は入力データのサインビットすなわち最上位ビットであり、ku,tmpは第3の信号1227(すなわち、アキュムレータの出力)である。帯域幅係数(γ)1225のkv適応モジュール1215のアキュムレータ出力への乗算の順序を調節すると、内部変数の精度が保たれ得る。逆帯域幅係数(1/γ)1222および帯域幅係数(γ)1225との乗算は、左シフトおよび右シフトの演算子、すなわち乗算器1248c、1248eによって実装され得る。

図13は、kv適応のための方法1300を示す流れ図である。方法1300は、2点変調デジタル位相ロックループ(DPLL)1202内のkv適応モジュール1215によって実行され得る。kv適応モジュール1215は、1302で、位相誤差(ε)1223を帯域幅係数(γ)1225で除算(すなわち、逆帯域幅1222で乗算)して、第1の信号(ε/γ)1231を生成することができる。kv適応モジュール1215は、1304でまた、第1の信号1231を変調データのサインビット(すなわち、sgn(u)1235)で乗算して、第2の信号1229(すなわち、sgn(u)・ε/γ)を生成することができる。kv適応モジュール1215は、1306でまた、第2の信号1229を前の第2の信号と加算して、第3の信号1227(すなわち、ku,tmp)を生成することができる。kv適応モジュール1215は、1308でまた、第3の信号1227を帯域幅係数(γ)1225で乗算して、適応高域通過ゲイン1250を生成することができる。

図14は、シグマデルタ変調器1240用のゲインスケーリングを示すブロック図である。ε1223のサインビットを使用するだけによるkv適応モジュール1415内の乗算簡略化以外に、高域通過経路1426および低域通過経路1424は、また、面積効率の良い2点変調デジタル位相ロックループ(DPLL)1202を実装するように簡略化され得る。

共通経路ゲインスケーラ1437を使用する共通経路ゲインスケーリングは、シグマデルタ変調器1240、プリスケーラ、DACおよびVCOによって処理された後、各ビットによって表わされた位相偏差が同じであることを確認するために、有限インパルス応答(FIR)フィルタ1411および再サンプラ1413の後の高域通過経路1426と低域通過経路1424との共通経路内の入力データ1472上で行われ得る。けれども、再サンプラ1413の後すぐに(通常1を超える値による)ゲインをスケーリングすると、高域通過経路1426および低域通過経路1424に入るデータのビット幅は増加され得る。

ビットの数を減らすために、共通経路ゲインスケーラ1437は取り除かれる場合があり、高域通過経路1426用および低域通過経路1424用のゲインスケーリングは別々に行われる場合がある。したがって、低域通過ゲイン1470は、シグマデルタ変調加算器1246aの前の低域通過経路1424のみで適用され得る。この低域通過ゲイン1470は、様々なサンプリングクロック用にプログラム可能であり得る。低域通過経路1426の出力分解能は、FIR1411および再サンプラ1413、プリスケーラおよびシグマデルタ変調器の後の入力データの分解能に依存する可能性がある。前に述べたように、シグマデルタ変調器によって処理された後、各ビットによって表された位相偏差が同じであることは有益であり得る。様々なサンプリングクロックの場合、再サンプラの出力部での分解能は異なっている場合がある。したがって、低域通過ゲインはそれに応じてプログラムされ得る。高域通過経路1426では、高域通過経路1426のゲインスケーリングが、本質的にkv適応モジュール1415を介して実現されるので、特定のゲインスケーリングは必要とされ得ない。kv適応経路では、入力データのサインビットのみが使用されるので、単一のビット、最上位ビットのみがkv適応モジュール1415に入力され得る。これにより、特に各経路用の遅延整合回路が含まれると、データバスのビット幅および2点変調デジタル位相ロックループ(DPLL)1202のチップ面積が最小化され得る、たとえば、変調データ1472のビット幅はデータが2つに分割されてももはや2倍にはなり得ず、フリップフロップの数、ルーティング結合、および全チップ面積が低減され得る。

図15は、基地局1506内に含まれ得る特定の構成要素を示す。基地局1506は、アクセスポイント、ブロードキャスト送信機、ノードB、進化型ノードBなどと呼ばれる場合もあり、これらの機能のうちの一部または全部を含むことができる。たとえば、基地局1506は、図1に示された送信機100を含むことができる。基地局1506はプロセッサ1503を含む。プロセッサ1503は、汎用のシングルチップまたはマルチチップのマイクロプロセッサ(たとえば、ARM)、専用マイクロプロセッサ(たとえば、デジタル信号プロセッサ(DSP))、マイクロコントローラ、プログラマブルゲートアレイなどであり得る。プロセッサ1503は中央処理装置(CPU)と呼ばれる場合がある。図15の基地局1506では単一のプロセッサ1503のみが示されているが、代替構成では、プロセッサの組合せ(たとえば、ARMとDSP)が使用され得る。

基地局1506はメモリ1505も含む。メモリ1505は、電子情報を記憶することが可能な任意の電子部品であり得る。メモリ1505は、ランダムアクセスメモリ(RAM)、読取り専用メモリ(ROM)、磁気ディスク記憶媒体、光記憶媒体、RAM内のフラッシュメモリデバイス、プロセッサに含まれるオンボードメモリ、EPROMメモリ、EEPROM(登録商標)メモリ、レジスタなどとして、かつそれらの組合せを含んで具現化され得る。

データ1507aおよび命令1509aがメモリ1505に記憶され得る。命令1509aは、本明細書に開示された方法を実装するためにプロセッサ1503によって実行可能であり得る。命令1509aを実行することは、メモリ1505に記憶されたデータ1507aの使用を伴う場合がある。プロセッサ1503が命令1509aを実行すると、命令1509bの様々な部分がプロセッサ1503上にロードされ得るし、データ1507bの様々な部分がプロセッサ1503上にロードされ得る。

基地局1506は、また、基地局1506との間で信号の送信と受信とを可能にするための、送信機1511と受信機1513とを含むことができる。送信機1511と受信機1513は送受信機1515と総称される場合がある。複数のアンテナ1517a〜bは送受信機1515に電気的に結合され得る。基地局1506は、また、複数の送信機、複数の受信機、複数の送受信機、および/または追加のアンテナを含むことができる(図示せず)。

基地局1506はデジタル信号プロセッサ(DSP)1521を含むことができる。基地局1506は通信インターフェース1523も含むことができる。通信インターフェース1523は、ユーザが基地局1506と対話することを可能にすることができる。

基地局1506の様々な構成要素は、電力バス、制御信号バス、ステータス信号バス、データバスなどが含まれ得る、1つまたは複数のバスによって互いに結合され得る。理解しやすいように、図15では様々なバスはバスシステム1519として示される。

図16は、ワイヤレス通信デバイス1604内に含まれ得る特定の構成要素を示す。ワイヤレス通信デバイス1604は、アクセス端末、移動局、ユーザ機器(UE)などであり得る。たとえば、ワイヤレス通信デバイス1604は、図1に示された送信機100を含むことができる。ワイヤレス通信デバイス1604はプロセッサ1603を含む。プロセッサ1603は、汎用のシングルチップまたはマルチチップのマイクロプロセッサ(たとえば、ARM)、専用マイクロプロセッサ(たとえば、デジタル信号プロセッサ(DSP))、マイクロコントローラ、プログラマブルゲートアレイなどであり得る。プロセッサ1603は中央処理装置(CPU)と呼ばれる場合がある。図16のワイヤレス通信デバイス1604では単一のプロセッサ1603のみが示されているが、代替構成では、プロセッサの組合せ(たとえば、ARMとDSP)が使用され得る。

ワイヤレス通信デバイス1604はメモリ1605も含む。メモリ1605は、電子情報を記憶することが可能な任意の電子部品であり得る。メモリ1605は、ランダムアクセスメモリ(RAM)、読取り専用メモリ(ROM)、磁気ディスク記憶媒体、光記憶媒体、RAM内のフラッシュメモリデバイス、プロセッサに含まれるオンボードメモリ、EPROMメモリ、EEPROMメモリ、レジスタなどとして、かつそれらの組合せを含んで具現化され得る。

データ1607aおよび命令1609aがメモリ1605に記憶され得る。命令1609aは、本明細書に開示された方法を実装するためにプロセッサ1603によって実行可能であり得る。命令1609aを実行することは、メモリ1605に記憶されたデータ1607aの使用を伴う場合がある。プロセッサ1603が命令1609aを実行すると、命令1609bの様々な部分がプロセッサ1603上にロードされ得るし、データ1607bの様々な部分がプロセッサ1603上にロードされ得る。

ワイヤレス通信デバイス1604は、また、ワイヤレス通信デバイス1604との間で信号の送信と受信とを可能にするための、送信機1611と受信機1613とを含むことができる。送信機1611と受信機1613は送受信機1615と総称される場合がある。複数のアンテナ1617a〜bは送受信機1615に電気的に結合され得る。ワイヤレス通信デバイス1604は、また、複数の送信機、複数の受信機、複数の送受信機、および/または追加のアンテナを含むことができる(図示せず)。

ワイヤレス通信デバイス1604はデジタル信号プロセッサ(DSP)1621を含むことができる。ワイヤレス通信デバイス1604は通信インターフェース1623も含むことができる。通信インターフェース1623は、ユーザがワイヤレス通信デバイス1604と対話することを可能にすることができる。

ワイヤレス通信デバイス1604の様々な構成要素は、電力バス、制御信号バス、ステータス信号バス、データバスなどが含まれ得る、1つまたは複数のバスによって互いに結合され得る。理解しやすいように、図16では様々なバスはバスシステム1619として示される。

本明細書に記載された技法は、直交多重化方式に基づく通信システムを含む様々な通信システムに使用され得る。そのような通信システムの例には、直交周波数分割多元接続(OFDMA)システム、シングルキャリア周波数分割多元接続(SC−FDMA)システムなどが含まれる。OFDMAシステムは、システム帯域幅全体を複数の直交サブキャリアに分割する変調技法である、直交周波数分割多重化(OFDM)を利用する。これらのサブキャリアは、トーン、ビンなどと呼ぶこともできる。OFDMでは、各サブキャリアはデータで独立して変調され得る。SC−FDMAシステムは、システム帯域幅にわたって分散されたサブキャリア上で送信するためのインターリーブされたFDMA(IFDMA)、隣接するサブキャリアのブロック上で送信するための局所FDMA(LFDMA)、または隣接するサブキャリアの複数のブロック上で送信するための拡張FDMA(EFDMA)を利用することができる。一般に、変調シンボルは、OFDMでは周波数領域で、SC−FDMAでは時間領域で送信される。

「決定」という用語は、多種多様なアクションを包含し、したがって、「決定」は、計算、算出、処理、導出、調査、検索(たとえば、テーブル、データベースまたは別のデータ構造での検索)、確認などを含むことができる。また、「決定」は、受信(たとえば、情報を受信すること)、アクセス(たとえば、メモリ内のデータにアクセスすること)などを含むことができる。また、「決定」は、解決、選択、選定、確立などを含むことができる。

「に基づいて」という句は、別段に明示されていない限り、「のみに基づいて」を意味しない。言い換えれば、「に基づいて」という句は、「のみに基づいて」と「に少なくとも基づいて」の両方を表す。

「プロセッサ」という用語は、汎用プロセッサ、中央処理装置(CPU)、マイクロプロセッサ、デジタル信号プロセッサ(DSP)、コントローラ、マイクロコントローラ、状態機械などを包含するものと広く解釈されるべきである。いくつかの状況下では、「プロセッサ」は、特定用途向け集積回路(ASIC)、プログラマブル論理デバイス(PLD)、フィールドプログラマブルゲートアレイ(FPGA)などを指す場合がある。「プロセッサ」という用語は、処理デバイスの組合せ、たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと連携する1つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成を指す場合がある。

「メモリ」という用語は、電子情報を記憶することが可能な任意の電子部品を包含するものと広く解釈されるべきである。メモリという用語は、ランダムアクセスメモリ(RAM)、読取り専用メモリ(ROM)、不揮発性ランダムアクセスメモリ(NVRAM)、プログラマブル読取り専用メモリ(PROM)、消去可能プログラマブル読取り専用メモリ(EPROM)、電気的消去可能PROM(EEPROM)、フラッシュメモリ、磁気式または光学式のデータ記憶装置、レジスタなど、様々なタイプのプロセッサ可読媒体を指す場合がある。プロセッサがメモリから情報を読み込み、かつ/またはメモリに情報を書き込むことができる場合、メモリはプロセッサと電子通信していると言われる。プロセッサに一体化されたメモリは、プロセッサと電子通信している。

「命令」および「コード」という用語は、任意のタイプのコンピュータ可読ステートメントを含むものと広く解釈されるべきである。たとえば、「命令」および「コード」という用語は、1つまたは複数のプログラム、ルーチン、サブルーチン、関数、プロシージャなどを指す場合がある。「命令」および「コード」は、単一のコンピュータ可読ステートメントまたは多くのコンピュータ可読ステートメントを備えることができる。

本明細書に記載された機能は、ハードウェアによって実行されているソフトウェアまたはファームウェアに実装され得る。機能は、コンピュータ可読媒体上の1つまたは複数の命令として記憶され得る。「コンピュータ可読媒体」または「コンピュータプログラム製品」という用語は、コンピュータまたはプロセッサによってアクセスされ得る、任意の有形の記憶媒体を指す。限定ではなく例として、コンピュータ可読媒体は、RAM、ROM、EEPROM、CD−ROMまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは、命令またはデータ構造の形態で所望のプログラムコードを搬送または記憶するために使用され得るし、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。本明細書で使用されるディスク(disk)およびディスク(disc)には、コンパクトディスク(disc)(CD)、レーザーディスク(disc)(登録商標)、光ディスク(disc)、デジタル多用途ディスク(disc)(DVD)、フロッピー(登録商標)ディスク(disk)およびブルーレイ(登録商標)ディスク(disc)が含まれ、ディスク(disk)は、通常、データを磁気的に再生し、ディスク(disc)は、データをレーザーで光学的に再生する。

本明細書に開示された方法は、記載された方法を実現するための1つまたは複数のステップまたはアクションを備える。本方法のステップおよび/またはアクションは、特許請求の範囲から逸脱することなく互いに交換され得る。言い換えれば、記載されている方法の適切な動作のためにステップまたはアクションの特定の順序が必要とされない限り、特定のステップおよび/またはアクションの順序および/または使用は、特許請求の範囲から逸脱することなく修正され得る。

さらに、図6および図13によって示されたものなど、本明細書に記載された方法と技法とを実行するためのモジュールおよび/または他の適切な手段は、デバイスによってダウンロードされ、および/または他の方法で取得され得ることが理解されるべきである。たとえば、デバイスは、本明細書に記載された方法を実行するための手段の転送を容易にするために、サーバに結合され得る。あるいは、本明細書に記載された様々な方法は、記憶手段をデバイスに結合するかまたは提供するときにデバイスが様々な方法を取得できるように、記憶手段(たとえば、ランダムアクセスメモリ(RAM)、読取り専用メモリ(ROM)、コンパクトディスク(disc)(CD)またはフロッピーディスク(disk)などの物理的記憶媒体など)を介して提供され得る。

特許請求の範囲は、上記に示された厳密な構成および構成要素に限定されないことを理解されたい。特許請求の範囲から逸脱することなく、本明細書に記載されたシステム、方法、および装置の構成、動作および詳細において、様々な修正、変更および変形が行われ得る。

特許請求の範囲に記載されるものは、以下の通りである。

特許請求の範囲に記載されるものは、以下の通りである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
[C1]
複数の周波数間で切替え可能なサンプリングクロック入力と、
低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器と、
高域通過変調データを受信する電圧モードデジタルアナログ変換器(VDAC)と、
前記フィードバック経路および前記VDACの出力部に結合されたアナログ電圧制御発振器と、
前記フィードバック経路、前記サンプリングクロックおよびループフィルタに結合された位相デジタル変換器(PDC)と
を備える、2点変調デジタル位相ロックループ回路。
[C2]
前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、C1に記載の2点変調デジタル位相ロックループ回路。
[C3]
前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記シグマデルタ変調器用の周波数制御ワードと加算された変調データを備える、C1に記載の2点変調デジタル位相ロックループ回路。
[C4]
前記適応高域通過ゲインを決定するように構成されたK v 適応モジュールをさらに備える、C2に記載の2点変調デジタル位相ロックループ回路。
[C5]
前記K v 適応モジュールが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するようにさらに構成された、C4に記載の2点変調デジタル位相ロックループ回路。
[C6]
前記K v 適応モジュールが、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第1の信号を生成し、前記第1の信号に前記変調データのサインビットを乗算して第2の信号を生成し、前記第2の信号を前の第2の信号と加算して第3の信号を生成し、前記第3の信号に帯域幅係数を乗算して前記高域通過ゲインを生成するようにさらに構成された、C5に記載の2点変調デジタル位相ロックループ回路。
[C7]
前記デジタル位相ロックループ内のすべてのデジタルモジュールが、動作クロックとして前記サンプリングクロック入力を使用する、C1に記載の2点変調デジタル位相ロックループ回路。
[C8]
前記デジタルモジュールが、前記シグマデルタ変調器と、前記位相デジタル変換器と、前記ループフィルタとを備える、C7に記載の2点変調デジタル位相ロックループ回路。
[C9]
前記高域通過変調データが、前記電圧モードデジタルアナログ変換器(VDAC)に入力される前に、前記ループフィルタの出力と加算される、C1に記載の2点変調デジタル位相ロックループ回路。
[C10]
前記電圧モードデジタルアナログ変換器(VDAC)が、2点変調用高域通過変調データを受信し、位相ロッキングのために前記ループフィルタからの出力を受信するように構成された、C1に記載の2点変調デジタル位相ロックループ回路。
[C11]
デジタル位相ロックループを使用する2点変調用集積回路であって、
複数の周波数間で切替え可能なサンプリングクロック入力と、
低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器と、
高域通過変調データを受信する電圧モードデジタルアナログ変換器(VDAC)と、
前記フィードバック経路および前記VDACの出力部に結合されたアナログ電圧制御発振器と、
前記フィードバック経路、前記サンプリングクロックおよびループフィルタに結合された位相デジタル変換器(PDC)と
を備える、集積回路。
[C12]
前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、C11に記載の集積回路。
[C13]
前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記シグマデルタ変調器用の周波数制御ワードと加算された変調データを備える、C11に記載の集積回路。
[C14]
前記適応高域通過ゲインを決定するように構成されたK v 適応モジュールをさらに備える、C12に記載の集積回路。
[C15]
前記K v 適応モジュールが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するようにさらに構成された、C14に記載の集積回路。
[C16]
前記K v 適応モジュールが、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第1の信号を生成し、前記第1の信号に前記変調データのサインビットを乗算して第2の信号を生成し、前記第2の信号を前の第2の信号と加算して第3の信号を生成し、前記第3の信号に帯域幅係数を乗算して前記高域通過ゲインを生成するようにさらに構成された、C15に記載の集積回路。
[C17]
前記デジタル位相ロックループ内のすべてのデジタルモジュールが、動作クロックとして前記サンプリングクロック入力を使用する、C11に記載の集積回路。
[C18]
前記デジタルモジュールが、前記シグマデルタ変調器と、前記位相デジタル変換器と、前記ループフィルタとを備える、C17に記載の集積回路。
[C19]
前記高域通過変調データが、前記電圧モードデジタルアナログ変換器(VDAC)に入力される前に、前記ループフィルタの出力と加算される、C11に記載の集積回路。
[C20]
前記電圧モードデジタルアナログ変換器(VDAC)が、2点変調用高域通過変調データを受信し、位相ロッキングのために前記ループフィルタからの出力を受信するように構成された、C11に記載の集積回路。
[C21]
複数の周波数間で切替え可能なサンプリングクロックを受信するための手段と、
低域通過変調データを受信する、フィードバック経路に結合された変調するための手段と、
高域通過変調データを受信する、デジタル信号をアナログ信号に変換するための手段と、
前記フィードバック経路および前記変換するための手段の出力部に結合された、受信されたアナログ入力信号に基づいて発振周波数を生成するための手段と、
フィードバック経路信号とループフィルタに結合された前記サンプリングクロックとの間の位相差を決定するための手段とを備える、2点変調デジタル位相ロックループ回路。
[C22]
前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、C21に記載の2点変調デジタル位相ロックループ回路。
[C23]
前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記変調するための手段の周波数制御ワードと加算された変調データを備える、C21に記載の2点変調デジタル位相ロックループ回路。
[C24]
前記適応高域通過ゲインを決定するための手段をさらに備える、C22に記載の2点変調デジタル位相ロックループ回路。
[C25]
前記適応高域通過ゲインを決定するための前記手段が、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するための手段を備える、C24に記載の2点変調デジタル位相ロックループ回路。
[C26]
前記適応高域通過ゲインを決定するための前記手段が、
前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第1の信号を生成するための手段と、
前記第1の信号に前記変調データのサインビットを乗算して第2の信号を生成するための手段と、
前記第2の信号を前の第2の信号と加算して第3の信号を生成するための手段と、
前記第3の信号に帯域幅係数を乗算して前記高域通過ゲインを生成するための手段と
をさらに備える、C25に記載の2点変調デジタル位相ロックループ回路。
[C27]
サンプリングクロック入力を受信することと、
低域通過変調データをシグマデルタ変調器に供給することと、
前記シグマデルタ変調器の出力に基づいてアナログ電圧制御発振器(VCO)の出力をプリスケールすることと、
前記サンプリングクロック入力と前記プリスケールされたVCO出力との間の位相差を決定することと、
フィルタ処理後、高域通過変調データを前記位相差と加算してデジタルVCO制御ワードを生成することと、
前記デジタルVCO制御ワードをアナログ制御ワードに変換することと、
前記アナログ制御ワードを前記アナログVCOに供給することと
を備える、2点変調のための方法。
[C28]
適応高域通過ゲインおよび高域通過ゲイン分解能調整値を使用して、受信された変調データをスケーリングして前記高域通過変調データを生成することをさらに備える、C27に記載の方法。
[C29]
前記サンプリングクロックの周波数に基づいた可変低域通過ゲインで、受信された変調データをスケーリングすることと、
前記低域通過ゲインスケーリングされた変調データを、前記シグマデルタ変調器用の周波数制御ワードと加算して、前記低域通過変調データを生成することとをさらに備える、C27に記載の方法。
[C30]
前記適応高域通過ゲインを決定することをさらに備える、C28に記載の方法。
[C31]
前記適応高域通過ゲインを前記決定することが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信することをさらに備える、C30に記載の方法。
[C32]
前記適応高域通過ゲインを前記決定することが、
前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第1の信号を生成することと、
前記第1の信号に前記変調データのサインビットを乗算して第2の信号を生成することと、
前記第2の信号を前の第2の信号と加算して第3の信号を生成することと、
前記第3の信号に帯域幅係数を乗算して前記高域通過ゲインを生成することと
をさらに備える、C31に記載の方法。
[C33]
命令をその中に有する非一時的コンピュータ可読媒体を備えた、デジタル位相ロックループを使用する2点変調用のコンピュータプログラム製品であって、前記命令が、
ワイヤレスデバイスに、サンプリングクロック入力を受信させるためのコードと、
ワイヤレスデバイスに、低域通過変調データをシグマデルタ変調器に供給させるためのコードと、
ワイヤレスデバイスに、前記シグマデルタ変調器の出力に基づいてアナログ電圧制御発振器(VCO)の出力をプリスケールさせるためのコードと、
ワイヤレスデバイスに、前記サンプリングクロック入力と前記プリスケールされたVCO出力との間の位相差を決定させるためのコードと、
ワイヤレスデバイスに、フィルタ処理後、高域通過変調データを前記位相差と加算させてデジタルVCO制御ワードを生成させるためのコードと、
ワイヤレスデバイスに、前記デジタルVCO制御ワードをアナログ制御ワードに変換させるためのコードと、
ワイヤレスデバイスに、前記アナログ制御ワードを前記アナログVCOに供給させるためのコードと
を備える、コンピュータプログラム製品。
[C34]
ワイヤレスデバイスに、適応高域通過ゲインおよび高域通過ゲイン分解能調整値を使用して、受信された変調データをスケーリングさせて、前記高域通過変調データを生成させるためのコードをさらに備える、C33に記載のコンピュータプログラム製品。
[C35]
ワイヤレスデバイスに、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインで、受信された変調データをスケーリングさせるためのコードと、
ワイヤレスデバイスに、前記低域通過ゲインスケーリングされたデータを、前記シグマデルタ変調器用の周波数制御ワードと加算させて、前記低域通過変調データを生成させるためのコードとをさらに備える、C33に記載のコンピュータプログラム製品。
[C36]
ワイヤレスデバイスに、前記適応高域通過ゲインを決定させるためのコードをさらに備える、C34に記載のコンピュータプログラム製品。
[C37]
ワイヤレスデバイスに前記適応高域通過ゲインを決定させるための前記コードが、ワイヤレスデバイスに、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信させるためのコードを備える、C36に記載のコンピュータプログラム製品。
[C38]
ワイヤレスデバイスに前記適応高域通過ゲインを決定させるための前記コードが、
ワイヤレスデバイスに、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算させて第1の信号を生成させるためのコードと、
ワイヤレスデバイスに、前記第1の信号に前記変調データのサインビットを乗算させて第2の信号を生成させるためのコードと、
ワイヤレスデバイスに、前記第2の信号を前の第2の信号と加算させて第3の信号を生成させるためのコードと、
ワイヤレスデバイスに、前記第3の信号に帯域幅係数を乗算させて前記高域通過ゲインを生成させるためのコードと
をさらに備える、C37に記載のコンピュータプログラム製品。

Claims (38)

  1. 複数の周波数間で切替え可能なサンプリングクロック入力と、
    低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器と、
    高域通過変調データを受信する電圧モードデジタルアナログ変換器(VDAC)と、
    前記フィードバック経路および前記VDACの出力部に結合されたアナログ電圧制御発振器と、
    前記フィードバック経路、前記サンプリングクロックおよびループフィルタに結合された位相デジタル変換器(PDC)と
    を備える、2点変調デジタル位相ロックループ回路。
  2. 前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、請求項1に記載の2点変調デジタル位相ロックループ回路。
  3. 前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記シグマデルタ変調器用の周波数制御ワードと加算された変調データを備える、請求項1に記載の2点変調デジタル位相ロックループ回路。
  4. 前記適応高域通過ゲインを決定するように構成されたKv適応モジュールをさらに備える、請求項2に記載の2点変調デジタル位相ロックループ回路。
  5. 前記Kv適応モジュールが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するようにさらに構成された、請求項4に記載の2点変調デジタル位相ロックループ回路。
  6. 前記Kv適応モジュールが、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第1の信号を生成し、前記第1の信号に前記変調データのサインビットを乗算して第2の信号を生成し、前記第2の信号を前の第2の信号と加算して第3の信号を生成し、前記第3の信号に帯域幅係数を乗算して前記高域通過ゲインを生成するようにさらに構成された、請求項5に記載の2点変調デジタル位相ロックループ回路。
  7. 前記デジタル位相ロックループ内のすべてのデジタルモジュールが、動作クロックとして前記サンプリングクロック入力を使用する、請求項1に記載の2点変調デジタル位相ロックループ回路。
  8. 前記デジタルモジュールが、前記シグマデルタ変調器と、前記位相デジタル変換器と、前記ループフィルタとを備える、請求項7に記載の2点変調デジタル位相ロックループ回路。
  9. 前記高域通過変調データが、前記電圧モードデジタルアナログ変換器(VDAC)に入力される前に、前記ループフィルタの出力と加算される、請求項1に記載の2点変調デジタル位相ロックループ回路。
  10. 前記電圧モードデジタルアナログ変換器(VDAC)が、2点変調用高域通過変調データを受信し、位相ロッキングのために前記ループフィルタからの出力を受信するように構成された、請求項1に記載の2点変調デジタル位相ロックループ回路。
  11. デジタル位相ロックループを使用する2点変調用集積回路であって、
    複数の周波数間で切替え可能なサンプリングクロック入力と、
    低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器と、
    高域通過変調データを受信する電圧モードデジタルアナログ変換器(VDAC)と、
    前記フィードバック経路および前記VDACの出力部に結合されたアナログ電圧制御発振器と、
    前記フィードバック経路、前記サンプリングクロックおよびループフィルタに結合された位相デジタル変換器(PDC)と
    を備える、集積回路。
  12. 前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、請求項11に記載の集積回路。
  13. 前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記シグマデルタ変調器用の周波数制御ワードと加算された変調データを備える、請求項11に記載の集積回路。
  14. 前記適応高域通過ゲインを決定するように構成されたKv適応モジュールをさらに備える、請求項12に記載の集積回路。
  15. 前記Kv適応モジュールが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するようにさらに構成された、請求項14に記載の集積回路。
  16. 前記Kv適応モジュールが、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第1の信号を生成し、前記第1の信号に前記変調データのサインビットを乗算して第2の信号を生成し、前記第2の信号を前の第2の信号と加算して第3の信号を生成し、前記第3の信号に帯域幅係数を乗算して前記高域通過ゲインを生成するようにさらに構成された、請求項15に記載の集積回路。
  17. 前記デジタル位相ロックループ内のすべてのデジタルモジュールが、動作クロックとして前記サンプリングクロック入力を使用する、請求項11に記載の集積回路。
  18. 前記デジタルモジュールが、前記シグマデルタ変調器と、前記位相デジタル変換器と、前記ループフィルタとを備える、請求項17に記載の集積回路。
  19. 前記高域通過変調データが、前記電圧モードデジタルアナログ変換器(VDAC)に入力される前に、前記ループフィルタの出力と加算される、請求項11に記載の集積回路。
  20. 前記電圧モードデジタルアナログ変換器(VDAC)が、2点変調用高域通過変調データを受信し、位相ロッキングのために前記ループフィルタからの出力を受信するように構成された、請求項11に記載の集積回路。
  21. 複数の周波数間で切替え可能なサンプリングクロックを受信するための手段と、
    低域通過変調データを受信する、フィードバック経路に結合された変調するための手段と、
    高域通過変調データを受信する、デジタル信号をアナログ信号に変換するための手段と、
    前記フィードバック経路および前記変換するための手段の出力部に結合された、受信されたアナログ入力信号に基づいて発振周波数を生成するための手段と、
    フィードバック経路信号とループフィルタに結合された前記サンプリングクロックとの間の位相差を決定するための手段とを備える、2点変調デジタル位相ロックループ回路。
  22. 前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、請求項21に記載の2点変調デジタル位相ロックループ回路。
  23. 前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記変調するための手段の周波数制御ワードと加算された変調データを備える、請求項21に記載の2点変調デジタル位相ロックループ回路。
  24. 前記適応高域通過ゲインを決定するための手段をさらに備える、請求項22に記載の2点変調デジタル位相ロックループ回路。
  25. 前記適応高域通過ゲインを決定するための前記手段が、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するための手段を備える、請求項24に記載の2点変調デジタル位相ロックループ回路。
  26. 前記適応高域通過ゲインを決定するための前記手段が、
    前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第1の信号を生成するための手段と、
    前記第1の信号に前記変調データのサインビットを乗算して第2の信号を生成するための手段と、
    前記第2の信号を前の第2の信号と加算して第3の信号を生成するための手段と、
    前記第3の信号に帯域幅係数を乗算して前記高域通過ゲインを生成するための手段と
    をさらに備える、請求項25に記載の2点変調デジタル位相ロックループ回路。
  27. サンプリングクロック入力を受信することと、
    低域通過変調データをシグマデルタ変調器に供給することと、
    前記シグマデルタ変調器の出力に基づいてアナログ電圧制御発振器(VCO)の出力をプリスケールすることと、
    前記サンプリングクロック入力と前記プリスケールされたVCO出力との間の位相差を決定することと、
    フィルタ処理後、高域通過変調データを前記位相差と加算してデジタルVCO制御ワードを生成することと、
    前記デジタルVCO制御ワードをアナログ制御ワードに変換することと、
    前記アナログ制御ワードを前記アナログVCOに供給することと
    を備える、2点変調のための方法。
  28. 適応高域通過ゲインおよび高域通過ゲイン分解能調整値を使用して、受信された変調データをスケーリングして前記高域通過変調データを生成することをさらに備える、請求項27に記載の方法。
  29. 前記サンプリングクロックの周波数に基づいた可変低域通過ゲインで、受信された変調データをスケーリングすることと、
    前記低域通過ゲインスケーリングされた変調データを、前記シグマデルタ変調器用の周波数制御ワードと加算して、前記低域通過変調データを生成することとをさらに備える、請求項27に記載の方法。
  30. 前記適応高域通過ゲインを決定することをさらに備える、請求項28に記載の方法。
  31. 前記適応高域通過ゲインを前記決定することが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信することをさらに備える、請求項30に記載の方法。
  32. 前記適応高域通過ゲインを前記決定することが、
    前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第1の信号を生成することと、
    前記第1の信号に前記変調データのサインビットを乗算して第2の信号を生成することと、
    前記第2の信号を前の第2の信号と加算して第3の信号を生成することと、
    前記第3の信号に帯域幅係数を乗算して前記高域通過ゲインを生成することと
    をさらに備える、請求項31に記載の方法。
  33. 命令をその中に有する非一時的コンピュータ可読媒体を備えた、デジタル位相ロックループを使用する2点変調用のコンピュータプログラム製品であって、前記命令が、
    ワイヤレスデバイスに、サンプリングクロック入力を受信させるためのコードと、
    ワイヤレスデバイスに、低域通過変調データをシグマデルタ変調器に供給させるためのコードと、
    ワイヤレスデバイスに、前記シグマデルタ変調器の出力に基づいてアナログ電圧制御発振器(VCO)の出力をプリスケールさせるためのコードと、
    ワイヤレスデバイスに、前記サンプリングクロック入力と前記プリスケールされたVCO出力との間の位相差を決定させるためのコードと、
    ワイヤレスデバイスに、フィルタ処理後、高域通過変調データを前記位相差と加算させてデジタルVCO制御ワードを生成させるためのコードと、
    ワイヤレスデバイスに、前記デジタルVCO制御ワードをアナログ制御ワードに変換させるためのコードと、
    ワイヤレスデバイスに、前記アナログ制御ワードを前記アナログVCOに供給させるためのコードと
    を備える、コンピュータプログラム製品。
  34. ワイヤレスデバイスに、適応高域通過ゲインおよび高域通過ゲイン分解能調整値を使用して、受信された変調データをスケーリングさせて、前記高域通過変調データを生成させるためのコードをさらに備える、請求項33に記載のコンピュータプログラム製品。
  35. ワイヤレスデバイスに、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインで、受信された変調データをスケーリングさせるためのコードと、
    ワイヤレスデバイスに、前記低域通過ゲインスケーリングされたデータを、前記シグマデルタ変調器用の周波数制御ワードと加算させて、前記低域通過変調データを生成させるためのコードとをさらに備える、請求項33に記載のコンピュータプログラム製品。
  36. ワイヤレスデバイスに、前記適応高域通過ゲインを決定させるためのコードをさらに備える、請求項34に記載のコンピュータプログラム製品。
  37. ワイヤレスデバイスに前記適応高域通過ゲインを決定させるための前記コードが、ワイヤレスデバイスに、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信させるためのコードを備える、請求項36に記載のコンピュータプログラム製品。
  38. ワイヤレスデバイスに前記適応高域通過ゲインを決定させるための前記コードが、
    ワイヤレスデバイスに、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算させて第1の信号を生成させるためのコードと、
    ワイヤレスデバイスに、前記第1の信号に前記変調データのサインビットを乗算させて第2の信号を生成させるためのコードと、
    ワイヤレスデバイスに、前記第2の信号を前の第2の信号と加算させて第3の信号を生成させるためのコードと、
    ワイヤレスデバイスに、前記第3の信号に帯域幅係数を乗算させて前記高域通過ゲインを生成させるためのコードと
    をさらに備える、請求項37に記載のコンピュータプログラム製品。
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