JP5980817B2 - 2点変調デジタル位相ロックループ - Google Patents
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- 238000005070 sampling Methods 0.000 claims description 105
- 230000006978 adaptation Effects 0.000 claims description 46
- 230000003044 adaptive effect Effects 0.000 claims description 46
- 238000000034 method Methods 0.000 claims description 40
- 238000001914 filtration Methods 0.000 claims description 8
- 230000010354 integration Effects 0.000 claims description 3
- 230000010355 oscillation Effects 0.000 claims description 3
- 230000006870 function Effects 0.000 description 38
- 238000004891 communication Methods 0.000 description 30
- 238000010586 diagram Methods 0.000 description 26
- 238000012546 transfer Methods 0.000 description 21
- 238000013139 quantization Methods 0.000 description 11
- 238000004590 computer program Methods 0.000 description 10
- 230000008878 coupling Effects 0.000 description 10
- 238000010168 coupling process Methods 0.000 description 10
- 238000005859 coupling reaction Methods 0.000 description 10
- 230000001419 dependent effect Effects 0.000 description 6
- 230000004044 response Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 238000001228 spectrum Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000010606 normalization Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000004422 calculation algorithm Methods 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 230000001010 compromised effect Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003203 everyday effect Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 238000012549 training Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0941—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation at more than one point in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/095—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation to the loop in front of the voltage controlled oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0975—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation in the phase locked loop at components other than the divider, the voltage controlled oscillator or the reference clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/20—Modulator circuits; Transmitter circuits
Description
第2に、fref1210a〜bに伴うku1250の値における減少は、低い基準周波数1210a〜bに伴うku1250の精度における増加を要求する、すなわち、最も低いサンプリングクロックは最も高い分解能を使用することができる。このより高精度のku1250は量子化ノイズを、最終的に高域通過経路1226と低域通過経路1224との間のゲイン不整合の影響を低減することができる、すなわち、高域通過経路1226と低域通過経路1224との間のゲイン整合はより高い分解能によって改善され得る。けれども、ku1250の分解能が大きすぎる場合、kv適応1215に必要なチップ面積および整定時間は不必要に増加する可能性がある。したがって、本システムおよび方法は、最も低いサンプリングクロックに必要な最適かつ最も高い分解能を見いだし、その他のサンプリングクロック用のku分解能調整値1217をプログラムすることができる。図12に示すように、ku1250と変調データ1272用の乗算器1248bの出力部の前に第1のプログラム可能なku分解能制御1249aを追加することにより、高域通過ゲイン(ku)1250と変調データ1272との積の分解能は、基準周波数1210a〜bに基づいて変更され得る。高域通過経路1226のゲインをそのまま保持するために、第2のku分解能制御1249bは、ゲイン全体を復元するために使用され得る。第1のku分解能制御1249aおよび第2の分解能制御1249bは、ku分解能調整値1217によって制御され得る。第1のku分解能制御1249aおよび第2の分解能制御1249bは、符号付き右シフトおよび左シフトの演算子によって実装され得る。
[C1] 複数の周波数間で切替え可能なサンプリングクロック入力と、
低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器と、
高域通過変調データを受信する電圧モードデジタルアナログ変換器(VDAC)と、
前記フィードバック経路および前記VDACの出力部に結合されたアナログ電圧制御発振器と、
前記フィードバック経路、前記サンプリングクロックおよびループフィルタに結合された位相デジタル変換器(PDC)とを備える、2点変調デジタル位相ロックループ回路。
[C2] 前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、C1に記載の2点変調デジタル位相ロックループ回路。
[C3] 前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記シグマデルタ変調器用の周波数制御ワードと加算された変調データを備える、C1に記載の2点変調デジタル位相ロックループ回路。
[C4] 前記適応高域通過ゲインを決定するように構成されたK v 適応モジュールをさらに備える、C2に記載の2点変調デジタル位相ロックループ回路。
[C5] 前記K v 適応モジュールが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するようにさらに構成された、C4に記載の2点変調デジタル位相ロックループ回路。
[C6] 前記K v 適応モジュールが、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第1の信号を生成し、前記第1の信号に前記変調データのサインビットを乗算して第2の信号を生成し、前記第2の信号を前の第2の信号と加算して第3の信号を生成し、前記第3の信号に帯域幅係数を乗算して前記高域通過ゲインを生成するようにさらに構成された、C5に記載の2点変調デジタル位相ロックループ回路。
[C7] 前記デジタル位相ロックループ内のすべてのデジタルモジュールが、動作クロックとして前記サンプリングクロック入力を使用する、C1に記載の2点変調デジタル位相ロックループ回路。
[C8] 前記デジタルモジュールが、前記シグマデルタ変調器と、前記位相デジタル変換器と、前記ループフィルタとを備える、C7に記載の2点変調デジタル位相ロックループ回路。
[C9] 前記高域通過変調データが、前記電圧モードデジタルアナログ変換器(VDAC)に入力される前に、前記ループフィルタの出力と加算される、C1に記載の2点変調デジタル位相ロックループ回路。
[C10] 前記電圧モードデジタルアナログ変換器(VDAC)が、2点変調用高域通過変調データを受信し、位相ロッキングのために前記ループフィルタからの出力を受信するように構成された、C1に記載の2点変調デジタル位相ロックループ回路。
[C11] デジタル位相ロックループを使用する2点変調用集積回路であって、
複数の周波数間で切替え可能なサンプリングクロック入力と、
低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器と、
高域通過変調データを受信する電圧モードデジタルアナログ変換器(VDAC)と、
前記フィードバック経路および前記VDACの出力部に結合されたアナログ電圧制御発振器と、
前記フィードバック経路、前記サンプリングクロックおよびループフィルタに結合された位相デジタル変換器(PDC)とを備える、集積回路。
[C12] 前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、C11に記載の集積回路。
[C13] 前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記シグマデルタ変調器用の周波数制御ワードと加算された変調データを備える、C11に記載の集積回路。
[C14] 前記適応高域通過ゲインを決定するように構成されたK v 適応モジュールをさらに備える、C12に記載の集積回路。
[C15] 前記K v 適応モジュールが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するようにさらに構成された、C14に記載の集積回路。
[C16] 前記K v 適応モジュールが、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第1の信号を生成し、前記第1の信号に前記変調データのサインビットを乗算して第2の信号を生成し、前記第2の信号を前の第2の信号と加算して第3の信号を生成し、前記第3の信号に帯域幅係数を乗算して前記高域通過ゲインを生成するようにさらに構成された、C15に記載の集積回路。
[C17] 前記デジタル位相ロックループ内のすべてのデジタルモジュールが、動作クロックとして前記サンプリングクロック入力を使用する、C11に記載の集積回路。
[C18] 前記デジタルモジュールが、前記シグマデルタ変調器と、前記位相デジタル変換器と、前記ループフィルタとを備える、C17に記載の集積回路。
[C19] 前記高域通過変調データが、前記電圧モードデジタルアナログ変換器(VDAC)に入力される前に、前記ループフィルタの出力と加算される、C11に記載の集積回路。
[C20] 前記電圧モードデジタルアナログ変換器(VDAC)が、2点変調用高域通過変調データを受信し、位相ロッキングのために前記ループフィルタからの出力を受信するように構成された、C11に記載の集積回路。
[C21] 複数の周波数間で切替え可能なサンプリングクロックを受信するための手段と、
低域通過変調データを受信する、フィードバック経路に結合された変調するための手段と、
高域通過変調データを受信する、デジタル信号をアナログ信号に変換するための手段と、
前記フィードバック経路および前記変換するための手段の出力部に結合された、受信されたアナログ入力信号に基づいて発振周波数を生成するための手段と、
フィードバック経路信号とループフィルタに結合された前記サンプリングクロックとの間の位相差を決定するための手段とを備える、2点変調デジタル位相ロックループ回路。
[C22] 前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、C21に記載の2点変調デジタル位相ロックループ回路。
[C23] 前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記変調器用の周波数制御ワードと加算された変調データを備える、C21に記載の2点変調デジタル位相ロックループ回路。
[C24] 前記適応高域通過ゲインを決定するための手段をさらに備える、C22に記載の2点変調デジタル位相ロックループ回路。
[C25] 前記適応高域通過ゲインを決定するための前記手段が、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するための手段を備える、C24に記載の2点変調デジタル位相ロックループ回路。
[C26] 前記適応高域通過ゲインを決定するための前記手段が、
前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第1の信号を生成するための手段と、
前記第1の信号に前記変調データのサインビットを乗算して第2の信号を生成するための手段と、
前記第2の信号を前の第2の信号と加算して第3の信号を生成するための手段と、
前記第3の信号に帯域幅係数を乗算して前記高域通過ゲインを生成するための手段とをさらに備える、C25に記載の2点変調デジタル位相ロックループ回路。
[C27] サンプリングクロック入力を受信することと、
低域通過変調データをシグマデルタ変調器に供給することと、
前記シグマデルタ変調器の出力に基づいてアナログ電圧制御発振器(VCO)の出力をプリスケールすることと、
前記サンプリングクロック入力と前記プリスケールされたVCO出力との間の位相差を決定することと、
フィルタ処理後、高域通過変調データを前記位相差と加算してデジタルVCO制御ワードを生成することと、
前記デジタルVCO制御ワードをアナログ制御ワードに変換することと、
前記アナログ制御ワードを前記アナログVCOに供給することとを備える、2点変調のための方法。
[C28] 適応高域通過ゲインおよび高域通過ゲイン分解能調整値を使用して、受信された変調データをスケーリングして前記高域通過変調データを生成することをさらに備える、C27に記載の方法。
[C29] 前記サンプリングクロックの周波数に基づいた可変低域通過ゲインで、受信された変調データをスケーリングすることと、
前記低域通過ゲインスケーリングされた変調データを、前記シグマデルタ変調器用の周波数制御ワードと加算して、前記低域通過変調データを生成することとをさらに備える、C27に記載の方法。
[C30] 前記適応高域通過ゲインを決定することをさらに備える、C28に記載の方法。
[C31] 前記適応高域通過ゲインを前記決定することが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信することをさらに備える、C30に記載の方法。
[C32] 前記適応高域通過ゲインを前記決定することが、
前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第1の信号を生成することと、
前記第1の信号に前記変調データのサインビットを乗算して第2の信号を生成することと、
前記第2の信号を前の第2の信号と加算して第3の信号を生成することと、
前記第3の信号に帯域幅係数を乗算して前記高域通過ゲインを生成することとをさらに備える、C31に記載の方法。
[C33] 命令をその中に有する非一時的コンピュータ可読媒体を備えた、デジタル位相ロックループを使用する2点変調用のコンピュータプログラム製品であって、前記命令が、
ワイヤレスデバイスに、サンプリングクロック入力を受信させるためのコードと、
ワイヤレスデバイスに、低域通過変調データをシグマデルタ変調器に供給させるためのコードと、
ワイヤレスデバイスに、前記シグマデルタ変調器の出力に基づいてアナログ電圧制御発振器(VCO)の出力をプリスケールさせるためのコードと、
ワイヤレスデバイスに、前記サンプリングクロック入力と前記プリスケールされたVCO出力との間の位相差を決定させるためのコードと、
ワイヤレスデバイスに、フィルタ処理後、高域通過変調データを前記位相差と加算させてデジタルVCO制御ワードを生成させるためのコードと、
ワイヤレスデバイスに、前記デジタルVCO制御ワードをアナログ制御ワードに変換させるためのコードと、
ワイヤレスデバイスに、前記アナログ制御ワードを前記アナログVCOに供給させるためのコードとを備える、コンピュータプログラム製品。
[C34] ワイヤレスデバイスに、適応高域通過ゲインおよび高域通過ゲイン分解能調整値を使用して、受信された変調データをスケーリングさせて、前記高域通過変調データを生成させるためのコードをさらに備える、C33に記載のコンピュータプログラム製品。
[C35] ワイヤレスデバイスに、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインで、受信された変調データをスケーリングさせるためのコードと、
ワイヤレスデバイスに、前記低域通過ゲインスケーリングされたデータを、前記シグマデルタ変調器用の周波数制御ワードと加算させて、前記低域通過変調データを生成させるためのコードとをさらに備える、C33に記載のコンピュータプログラム製品。
[C36] ワイヤレスデバイスに、前記適応高域通過ゲインを決定させるためのコードをさらに備える、C34に記載のコンピュータプログラム製品。
[C37] ワイヤレスデバイスに前記適応高域通過ゲインを決定させるための前記コードが、ワイヤレスデバイスに、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信させるためのコードを備える、C36に記載のコンピュータプログラム製品。
[C38] ワイヤレスデバイスに前記適応高域通過ゲインを決定させるための前記コードが、
ワイヤレスデバイスに、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算させて第1の信号を生成させるためのコードと、
ワイヤレスデバイスに、前記第1の信号に前記変調データのサインビットを乗算させて第2の信号を生成させるためのコードと、
ワイヤレスデバイスに、前記第2の信号を前の第2の信号と加算させて第3の信号を生成させるためのコードと、
ワイヤレスデバイスに、前記第3の信号に帯域幅係数を乗算させて前記高域通過ゲインを生成させるためのコードとをさらに備える、C37に記載のコンピュータプログラム製品。
Claims (23)
- 複数の周波数間で切替え可能なサンプリングクロック入力と、
低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器と、
高域通過変調データを受信する電圧モードデジタルアナログ変換器(VDAC)、ここにおいて、前記低域通過変調データおよび前記高域通過変調データのうち少なくとも前記高域通過変調データに適用されるゲインは、前記サンプリングクロックの周波数に基づき、前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、と、
前記フィードバック経路および前記VDACの出力部に結合されたアナログ電圧制御発振器と、
前記フィードバック経路、前記サンプリングクロックおよびループフィルタに結合された位相デジタル変換器(PDC)と、
前記適応高域通過ゲインを決定するように構成されたKv適応モジュール、ここにおいて、前記Kv適応モジュールが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するようにさらに構成される、と、
を備える、
2点変調デジタル位相ロックループ回路。 - 前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記シグマデルタ変調器用の周波数制御ワードと加算された変調データを備える、請求項1に記載の2点変調デジタル位相ロックループ回路。
- 前記Kv適応モジュールが、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第1の信号を生成し、前記第1の信号に前記変調データのサインビットを乗算して第2の信号を生成し、前記第2の信号を前記第2の信号の離散時間の1つ前の第2の信号と加算して第3の信号を生成し、前記第3の信号に帯域幅係数を乗算して前記適応高域通過ゲインを生成するようにさらに構成された、請求項1に記載の2点変調デジタル位相ロックループ回路。
- 前記デジタル位相ロックループ内のすべてのデジタルモジュールが、動作クロックとして前記サンプリングクロック入力を使用する、請求項1に記載の2点変調デジタル位相ロックループ回路。
- 前記デジタルモジュールが、前記シグマデルタ変調器と、前記位相デジタル変換器と、前記ループフィルタとを備える、請求項4に記載の2点変調デジタル位相ロックループ回路。
- 前記高域通過変調データが、前記電圧モードデジタルアナログ変換器(VDAC)に入力される前に、前記ループフィルタの出力と加算される、請求項1に記載の2点変調デジタル位相ロックループ回路。
- 前記電圧モードデジタルアナログ変換器(VDAC)が、2点変調用高域通過変調データを受信し、位相ロッキングのために前記ループフィルタからの出力を受信するように構成された、請求項1に記載の2点変調デジタル位相ロックループ回路。
- デジタル位相ロックループを使用する2点変調用集積回路であって、
複数の周波数間で切替え可能なサンプリングクロック入力と、
低域通過変調データを受信するフィードバック経路内のシグマデルタ変調器と、
高域通過変調データを受信する電圧モードデジタルアナログ変換器(VDAC)、ここにおいて、前記低域通過変調データおよび前記高域通過変調データのうち少なくとも前記高域通過変調データに適用されるゲインは、前記サンプリングクロックの周波数に基づき、前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、と、
前記フィードバック経路および前記VDACの出力部に結合されたアナログ電圧制御発振器と、
前記フィードバック経路、前記サンプリングクロックおよびループフィルタに結合された位相デジタル変換器(PDC)と、
前記適応高域通過ゲインを決定するように構成されたKv適応モジュール、ここにおいて、前記Kv適応モジュールが、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するようにさらに構成される、と、
を備える、集積回路。 - 前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記シグマデルタ変調器用の周波数制御ワードと加算された変調データを備える、請求項8に記載の集積回路。
- 前記Kv適応モジュールが、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第1の信号を生成し、前記第1の信号に前記変調データのサインビットを乗算して第2の信号を生成し、前記第2の信号を前記第2の信号の離散時間の1つ前の第2の信号と加算して第3の信号を生成し、前記第3の信号に帯域幅係数を乗算して前記適応高域通過ゲインを生成するようにさらに構成された、請求項8に記載の集積回路。
- 前記デジタル位相ロックループ内のすべてのデジタルモジュールが、動作クロックとして前記サンプリングクロック入力を使用する、請求項8に記載の集積回路。
- 前記デジタルモジュールが、前記シグマデルタ変調器と、前記位相デジタル変換器と、前記ループフィルタとを備える、請求項11に記載の集積回路。
- 前記高域通過変調データが、前記電圧モードデジタルアナログ変換器(VDAC)に入力される前に、前記ループフィルタの出力と加算される、請求項8に記載の集積回路。
- 前記電圧モードデジタルアナログ変換器(VDAC)が、2点変調用高域通過変調データを受信し、位相ロッキングのために前記ループフィルタからの出力を受信するように構成された、請求項8に記載の集積回路。
- 複数の周波数間で切替え可能なサンプリングクロックを受信するための手段と、
低域通過変調データを受信する、フィードバック経路に結合された変調するための手段と、
高域通過変調データを受信する、デジタル信号をアナログ信号に変換するための手段と、
前記サンプリングクロックの周波数に基づいて前記低域通過変調データおよび前記高域通過変調データのうち少なくとも前記高域通過変調データにゲインを適用するための手段、前記高域通過変調データが、適応高域通過ゲインおよび高域通過ゲイン分解能調整値でスケーリングされた変調データを備える、と、
前記フィードバック経路および前記変換するための手段の出力部に結合された、受信されたアナログ入力信号に基づいて発振周波数を生成するための手段と、
フィードバック経路信号とループフィルタに結合された前記サンプリングクロックとの間の位相差を決定するための手段と、
前記適応高域通過ゲインを決定するための手段、ここにおいて、前記適応高域通過ゲインを決定するための前記手段が、前記ループフィルタによってフィルタ処理された、前記サンプリングクロックと前記フィードバック経路との間の位相誤差を受信するための手段を備える、と、
を備える、2点変調デジタル位相ロックループ回路。 - 前記低域通過変調データが、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインによってスケーリングされ、前記変調するための手段用の周波数制御ワードと加算された変調データを備える、請求項15に記載の2点変調デジタル位相ロックループ回路。
- 前記適応高域通過ゲインを決定するための前記手段が、
前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第1の信号を生成するための手段と、
前記第1の信号に前記変調データのサインビットを乗算して第2の信号を生成するための手段と、
前記第2の信号を前記第2の信号の離散時間の1つ前の第2の信号と加算して第3の信号を生成するための手段と、
前記第3の信号に帯域幅係数を乗算して前記適応高域通過ゲインを生成するための手段と
をさらに備える、請求項15に記載の2点変調デジタル位相ロックループ回路。 - サンプリングクロック入力を受信することと、
低域通過変調データをシグマデルタ変調器に供給することと、
前記シグマデルタ変調器の出力に基づいてアナログ電圧制御発振器(VCO)の出力をプリスケールすることと、
前記サンプリングクロック入力と前記プリスケールされたVCO出力との間の位相差を決定することと、
前記位相差のフィルタ処理後、高域通過変調データを前記フィルタ処理後の位相差と加算してデジタルVCO制御ワードを生成することと、
前記サンプリングクロック入力の周波数に基づいて前記低域通過変調データおよび前記高域通過変調データのうち少なくとも前記高域通過変調データにゲインを適用することと、
前記デジタルVCO制御ワードをアナログ制御ワードに変換することと、
前記アナログ制御ワードを前記アナログVCOに供給することと、
適応高域通過ゲインおよび高域通過ゲイン分解能調整値を使用して、受信された変調データをスケーリングして、前記高域通過変調データを生成すること、
前記適応高域通過ゲインを決定すること、ここにおいて、前記適応高域通過ゲインを前記決定することが、ループフィルタによってフィルタ処理された、前記サンプリングクロックとフィードバック経路との間の位相誤差を受信することを備える、と、
を備える、2点変調のための方法。 - 前記サンプリングクロックの周波数に基づいた可変低域通過ゲインで、受信された変調データをスケーリングすることと、
前記低域通過ゲインスケーリングされた変調データを、前記シグマデルタ変調器用の周波数制御ワードと加算して、前記低域通過変調データを生成することと
をさらに備える、請求項18に記載の方法。 - 前記適応高域通過ゲインを前記決定することが、
前記フィルタ処理された位相誤差に逆帯域幅係数を乗算して第1の信号を生成することと、
前記第1の信号に前記変調データのサインビットを乗算して第2の信号を生成することと、
前記第2の信号を前記第2の信号の離散時間の1つ前の第2の信号と加算して第3の信号を生成することと、
前記第3の信号に帯域幅係数を乗算して前記適応高域通過ゲインを生成することと
をさらに備える、請求項18に記載の方法。 - デジタル位相ロックループを使用する2点変調用の、命令をその中に有するコンピュータ可読記憶媒体であって、前記命令は、
ワイヤレスデバイスに、サンプリングクロック入力を受信させるためのコードと、
ワイヤレスデバイスに、低域通過変調データをシグマデルタ変調器に供給させるためのコードと、
ワイヤレスデバイスに、前記シグマデルタ変調器の出力に基づいてアナログ電圧制御発振器(VCO)の出力をプリスケールさせるためのコードと、
ワイヤレスデバイスに、前記サンプリングクロック入力と前記プリスケールされたVCO出力との間の位相差を決定させるためのコードと、
ワイヤレスデバイスに、前記位相差のフィルタ処理後、高域通過変調データを前記フィルタ処理後の位相差と加算させてデジタルVCO制御ワードを生成させるためのコードと、
ワイヤレスデバイスに、前記サンプリングクロック入力の周波数に基づいて前記低域通過変調データおよび前記高域通過変調データのうち少なくとも前記高域通過変調データにゲインを適用させるためのコードと、
ワイヤレスデバイスに、前記デジタルVCO制御ワードをアナログ制御ワードに変換させるためのコードと、
ワイヤレスデバイスに、前記アナログ制御ワードを前記アナログVCOに供給させるためのコードと、
ワイヤレスデバイスに、適応高域通過ゲインおよび高域通過ゲイン分解能調整値を使用して、受信された変調データをスケーリングさせて、前記高域通過変調データを生成させるためのコードと、
ワイヤレスデバイスに、前記適応高域通過ゲインを決定させるためのコード、ここにおいて、ワイヤレスデバイスに前記適応高域通過ゲインを決定させるための前記コードが、ワイヤレスデバイスに、ループフィルタによってフィルタ処理された、前記サンプリングクロックとフィードバック経路との間の位相誤差を受信させるためのコードを備える、と、
を備える、コンピュータ可読記憶媒体。 - ワイヤレスデバイスに、前記サンプリングクロックの周波数に基づいた可変低域通過ゲインで、受信された変調データをスケーリングさせるためのコードと、
ワイヤレスデバイスに、前記低域通過ゲインでスケーリングされた変調データを、前記シグマデルタ変調器用の周波数制御ワードと加算させて、前記低域通過変調データを生成させるためのコードと、
をさらに備える、請求項21に記載のコンピュータ可読記憶媒体。 - ワイヤレスデバイスに前記適応高域通過ゲインを決定させるための前記コードが、
ワイヤレスデバイスに、前記フィルタ処理された位相誤差に逆帯域幅係数を乗算させて第1の信号を生成させるためのコードと、
ワイヤレスデバイスに、前記第1の信号に前記変調データのサインビットを乗算させて第2の信号を生成させるためのコードと、
ワイヤレスデバイスに、前記第2の信号を前記第2の信号の離散時間の1つ前の第2の信号と加算させて第3の信号を生成させるためのコードと、
ワイヤレスデバイスに、前記第3の信号に帯域幅係数を乗算させて前記適応高域通過ゲインを生成させるためのコードと、
をさらに備える、請求項21に記載のコンピュータ可読記憶媒体。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/023,369 | 2011-02-08 | ||
US13/023,369 US8634512B2 (en) | 2011-02-08 | 2011-02-08 | Two point modulation digital phase locked loop |
PCT/US2012/024308 WO2012109337A1 (en) | 2011-02-08 | 2012-02-08 | Two point modulation digital phase locked loop |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015157374A Division JP2016015743A (ja) | 2011-02-08 | 2015-08-07 | 2点変調デジタル位相ロックループ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014506761A JP2014506761A (ja) | 2014-03-17 |
JP5980817B2 true JP5980817B2 (ja) | 2016-08-31 |
Family
ID=45607832
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013553518A Expired - Fee Related JP5980817B2 (ja) | 2011-02-08 | 2012-02-08 | 2点変調デジタル位相ロックループ |
JP2015157374A Pending JP2016015743A (ja) | 2011-02-08 | 2015-08-07 | 2点変調デジタル位相ロックループ |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015157374A Pending JP2016015743A (ja) | 2011-02-08 | 2015-08-07 | 2点変調デジタル位相ロックループ |
Country Status (6)
Country | Link |
---|---|
US (1) | US8634512B2 (ja) |
EP (1) | EP2673931A1 (ja) |
JP (2) | JP5980817B2 (ja) |
KR (1) | KR101515737B1 (ja) |
CN (1) | CN103348644A (ja) |
WO (1) | WO2012109337A1 (ja) |
Families Citing this family (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8446191B2 (en) * | 2009-12-07 | 2013-05-21 | Qualcomm Incorporated | Phase locked loop with digital compensation for analog integration |
US8339165B2 (en) | 2009-12-07 | 2012-12-25 | Qualcomm Incorporated | Configurable digital-analog phase locked loop |
KR101729136B1 (ko) * | 2010-08-19 | 2017-04-24 | 삼성전자주식회사 | 무선통신 시스템에서 디지털 위상 동기 루프 장치 및 방법 |
US8736324B2 (en) * | 2011-10-13 | 2014-05-27 | Texas Instruments Incorporated | Differentiator based spread spectrum modulator |
US8947172B2 (en) * | 2012-01-20 | 2015-02-03 | Mediatek Inc. | Polar transmitter having frequency modulating path with interpolation in compensating feed input and related method thereof |
US9000858B2 (en) * | 2012-04-25 | 2015-04-07 | Qualcomm Incorporated | Ultra-wide band frequency modulator |
US20140106681A1 (en) * | 2012-10-12 | 2014-04-17 | Qualcomm Incorporated | Ku ADAPTATION FOR PHASE-LOCKED LOOP WITH TWO-POINT MODULATION |
KR20140113216A (ko) * | 2013-03-15 | 2014-09-24 | 삼성전자주식회사 | 위상-디지털 컨버터를 이용한 디지털 위상 동기 루프 회로, 그 동작 방법 및 이를 포함하는 장치 |
US9008221B2 (en) * | 2013-04-01 | 2015-04-14 | Honeywell International Inc. | Spurious frequency attenuation servo |
US9876501B2 (en) * | 2013-05-21 | 2018-01-23 | Mediatek Inc. | Switching power amplifier and method for controlling the switching power amplifier |
US9020089B2 (en) | 2013-07-12 | 2015-04-28 | Infineon Technologies Ag | Phase-locked loop (PLL)-based frequency synthesizer |
US8803627B1 (en) * | 2013-12-03 | 2014-08-12 | Innophase Inc. | Wideband direct DCO modulator with in-band compensation |
US9246499B2 (en) * | 2014-05-21 | 2016-01-26 | Robert Bosch Gmbh | Digital phase lock loop circuit including finite impulse response filtering to reduce aliasing of quantization noise |
US9337850B2 (en) * | 2014-07-30 | 2016-05-10 | Nxp, B.V. | All-digital phase-locked loop (ADPLL) with reduced settling time |
CN104242961B (zh) * | 2014-08-22 | 2016-05-25 | 上海磐启微电子有限公司 | 一种两点式无线发射机的频偏校准方法 |
WO2016081046A2 (en) * | 2014-09-03 | 2016-05-26 | University Of Southern California | Wideband nyquist vco-based analog-to-digital converter |
JP6392592B2 (ja) * | 2014-09-03 | 2018-09-19 | 旭化成エレクトロニクス株式会社 | 周波数シンセサイザ |
US9484859B2 (en) * | 2014-11-05 | 2016-11-01 | Mediatek Inc. | Modulation circuit and operating method thereof |
CN107210747B (zh) * | 2015-01-28 | 2020-04-28 | 华为技术有限公司 | 子采样锁相环 |
EP3059857B1 (en) * | 2015-02-17 | 2021-11-03 | Nxp B.V. | Time to digital converter and phase locked loop |
BR112016030693A2 (pt) | 2015-02-24 | 2018-07-17 | Huawei Tech Co Ltd | misturador e método para gerar um sinal de saída a partir de um sinal de entrada |
US9391625B1 (en) * | 2015-03-24 | 2016-07-12 | Innophase Inc. | Wideband direct modulation with two-point injection in digital phase locked loops |
US10727848B2 (en) | 2015-07-08 | 2020-07-28 | Analog Devices Global | Phase-locked loop having a multi-band oscillator and method for calibrating same |
CN105610464A (zh) * | 2015-12-21 | 2016-05-25 | 上海华测导航技术股份有限公司 | 数传机中发射机的两点注入式调制方法及系统 |
US10128795B2 (en) | 2016-01-06 | 2018-11-13 | Apple Inc. | Polar loop modulation techniques for wireless communication |
CN107528588A (zh) * | 2016-06-21 | 2017-12-29 | 马维尔国际贸易有限公司 | 模拟分数n锁相环 |
US9832011B1 (en) * | 2016-06-30 | 2017-11-28 | Intel IP Corporation | Performance indicator for phase locked loops |
US9979445B2 (en) * | 2016-07-15 | 2018-05-22 | Futurewei Technologies, Inc. | Digital to analog converter apparatus, system, and method with quantization noise that is independent of an input signal |
US10295580B2 (en) | 2016-10-03 | 2019-05-21 | Analog Devices Global | On-chip measurement for phase-locked loop |
US10305451B1 (en) * | 2017-12-12 | 2019-05-28 | Texas Instruments Incorporated | Multiplier-based programmable filters |
US10505549B1 (en) * | 2018-05-15 | 2019-12-10 | Perceptia Ip Pty Ltd | Power-saving phase accumulator |
JP7261077B2 (ja) * | 2019-04-23 | 2023-04-19 | 日本電波工業株式会社 | Pll装置 |
US10771296B1 (en) * | 2019-06-25 | 2020-09-08 | Realtek Semiconductor Corp. | 2.4GHz ISM band zero-IF transceiver and method thereof |
CN111884510B (zh) * | 2019-09-29 | 2022-02-11 | 株洲中车时代电气股份有限公司 | 增益频率调制方法及相关装置 |
EP3800787A1 (en) * | 2019-10-02 | 2021-04-07 | Imec VZW | A method of calibrating and a calibration circuit for a two-point modulation phase locked loop |
US11196454B2 (en) * | 2019-10-09 | 2021-12-07 | Beijing Boe Technology Development Co., Ltd. | Digital transceiver driven by synchronous spread spectrum clock signal for data transmission |
US11271572B2 (en) * | 2020-04-29 | 2022-03-08 | Analog Devices International Unlimited Company | Self-tuning phase-locked loop (PLL) circuit |
CN111900978B (zh) * | 2020-08-07 | 2021-11-23 | 上海橙群微电子有限公司 | 锁相环电路、发射机和无线收发系统 |
US11729880B1 (en) | 2020-08-31 | 2023-08-15 | Apple Inc. | Arbitrary waveform generator for current-controlled elements in portable electronic devices |
US11843387B1 (en) | 2020-08-31 | 2023-12-12 | Apple Inc. | Tx-Rx synchronization for reflective optoelectronic systems in portable electronic devices |
EP3996280A1 (en) * | 2020-11-05 | 2022-05-11 | Stichting IMEC Nederland | Circuit and method for random edge injection locking |
CN113225074B (zh) * | 2021-03-10 | 2023-07-04 | 清华大学 | 一种通用频率调制器和频率调制方法、装置 |
CN115102543B (zh) * | 2022-08-26 | 2023-01-03 | 天津七一二移动通信有限公司 | 一种高性能4fsk调制电路及实现方法 |
CN116886093A (zh) * | 2023-08-08 | 2023-10-13 | 深圳扬兴科技有限公司 | 一种压电实时时钟振荡器 |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA2281522C (en) | 1999-09-10 | 2004-12-07 | Philsar Electronics Inc. | Delta-sigma based two-point angle modulation scheme |
DE10108636A1 (de) | 2001-02-22 | 2002-09-19 | Infineon Technologies Ag | Abgleichverfahren und Abgleicheinrichtung für PLL-Schaltung zur Zwei-Punkt-Modulation |
DE10127612A1 (de) * | 2001-06-07 | 2003-01-02 | Infineon Technologies Ag | Zwei-Punkt-Modulator mit PLL-Schaltung und vereinfachter digitaler Vorfilterung |
US20030043950A1 (en) * | 2001-09-04 | 2003-03-06 | Hansen Eric J. | Phase-locked loop frequency synthesizer with two-point modulation |
US6909331B2 (en) * | 2002-08-28 | 2005-06-21 | Qualcomm Incorporated | Phase locked loop having a forward gain adaptation module |
DE60304716D1 (de) | 2002-09-06 | 2006-05-24 | Ericsson Telefon Ab L M | Phasenregelkreismodulator mit korrektur der verstärkung des modulationssignals |
DE10330822A1 (de) * | 2003-07-08 | 2005-02-10 | Infineon Technologies Ag | Zwei-Punkt-Modulator-Anordnung sowie deren Verwendung in einer Sende- und in einer Empfangsanordnung |
JP2005304004A (ja) * | 2004-03-15 | 2005-10-27 | Matsushita Electric Ind Co Ltd | Pll変調回路及びポーラ変調装置 |
JP2005354317A (ja) * | 2004-06-09 | 2005-12-22 | Matsushita Electric Ind Co Ltd | フィルタ回路およびpll |
US7177611B2 (en) * | 2004-07-07 | 2007-02-13 | Texas Instruments Incorporated | Hybrid control of phase locked loops |
JP2007221773A (ja) * | 2006-01-19 | 2007-08-30 | Matsushita Electric Ind Co Ltd | Pll変調回路、無線送信装置及び無線通信装置 |
EP1814230A1 (en) * | 2006-01-30 | 2007-08-01 | Infineon Technologies AG | Phase locked loop circuitry with digital loop filter |
US7579922B2 (en) * | 2006-06-20 | 2009-08-25 | Broadcom Corporation | Two-point modulation polar transmitter architecture and method for performance enhancement |
US8045670B2 (en) * | 2007-06-22 | 2011-10-25 | Texas Instruments Incorporated | Interpolative all-digital phase locked loop |
US7579919B1 (en) * | 2007-10-13 | 2009-08-25 | Weixun Cao | Method and apparatus for compensating temperature changes in an oscillator-based frequency synthesizer |
JP5044434B2 (ja) * | 2008-02-14 | 2012-10-10 | 株式会社東芝 | 位相同期回路及びこれを用いた受信機 |
US7612617B2 (en) | 2008-03-01 | 2009-11-03 | Skyworks Solutions, Inc. | Voltage-controlled oscillator gain calibration for two-point modulation in a phase-locked loop |
US8289086B2 (en) * | 2008-04-02 | 2012-10-16 | Qualcomm Atheros, Inc. | Fractional and integer PLL architectures |
US8022849B2 (en) * | 2008-04-14 | 2011-09-20 | Qualcomm, Incorporated | Phase to digital converter in all digital phase locked loop |
US8077822B2 (en) * | 2008-04-29 | 2011-12-13 | Qualcomm Incorporated | System and method of controlling power consumption in a digital phase locked loop (DPLL) |
DE102008021877B3 (de) * | 2008-05-02 | 2009-12-24 | Infineon Technologies Ag | Zweipunktpolarmodulator und Verfahren zum Erzeugen eines polarmodulierten Signals basierend auf einer Amplitudeninformation und einer Phaseninformation |
US8269563B2 (en) * | 2008-06-10 | 2012-09-18 | Qualcomm Incorporated | Dithering a digitally-controlled oscillator output in a phase-locked loop |
US7760042B2 (en) * | 2008-06-26 | 2010-07-20 | Infineon Technologies Ag | Phase locked loop based frequency modulator with accurate oscillator gain adjustment |
US7868672B2 (en) * | 2008-12-09 | 2011-01-11 | Qualcomm Incorporated | Digital phase-locked loop with two-point modulation and adaptive delay matching |
GB2470490B (en) * | 2009-02-17 | 2013-02-20 | Huawei Tech Co Ltd | Method and apparatus for generating a carrier frequency signal |
JP5227258B2 (ja) * | 2009-05-19 | 2013-07-03 | ザインエレクトロニクス株式会社 | Pll周波数シンセサイザ |
US8433026B2 (en) | 2009-06-04 | 2013-04-30 | Qualcomm Incorporated | Multi-rate digital phase locked loop |
US8339165B2 (en) * | 2009-12-07 | 2012-12-25 | Qualcomm Incorporated | Configurable digital-analog phase locked loop |
US8446191B2 (en) | 2009-12-07 | 2013-05-21 | Qualcomm Incorporated | Phase locked loop with digital compensation for analog integration |
-
2011
- 2011-02-08 US US13/023,369 patent/US8634512B2/en not_active Expired - Fee Related
-
2012
- 2012-02-08 WO PCT/US2012/024308 patent/WO2012109337A1/en active Application Filing
- 2012-02-08 EP EP12704358.6A patent/EP2673931A1/en not_active Withdrawn
- 2012-02-08 KR KR1020137023747A patent/KR101515737B1/ko not_active IP Right Cessation
- 2012-02-08 JP JP2013553518A patent/JP5980817B2/ja not_active Expired - Fee Related
- 2012-02-08 CN CN2012800079667A patent/CN103348644A/zh active Pending
-
2015
- 2015-08-07 JP JP2015157374A patent/JP2016015743A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
EP2673931A1 (en) | 2013-12-18 |
KR101515737B1 (ko) | 2015-04-28 |
US8634512B2 (en) | 2014-01-21 |
KR20130118390A (ko) | 2013-10-29 |
CN103348644A (zh) | 2013-10-09 |
WO2012109337A1 (en) | 2012-08-16 |
JP2016015743A (ja) | 2016-01-28 |
US20120201338A1 (en) | 2012-08-09 |
JP2014506761A (ja) | 2014-03-17 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140912 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141028 |
|
A521 | Request for written amendment filed |
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|
A02 | Decision of refusal |
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|
A521 | Request for written amendment filed |
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|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
LAPS | Cancellation because of no payment of annual fees |