JP6392592B2 - 周波数シンセサイザ - Google Patents

Description

本発明は、周波数シンセサイザに関し、より詳細には、電圧制御発振器の出力信号の出力周波数誤差を低減できるようにしたオールデジタルの周波数シンセサイザに関する。

従来から、基準信号源と電圧制御発振器の双方に対して変調信号を入力することで、広帯域の変調が可能なアナログ周波数シンセサイザが知られている。この種のアナログ周波数シンセサイザは、基準信号源と電圧制御発振器の双方に周波数変調機能をもつ必要があった。
例えば、特許文献１，２には、周波数変調機能を持たない基準信号源を使用でき、かつ、デジタル変調信号に基づき広帯域の変調を行えるアナログ周波数シンセサイザが開示されている。特に、特許文献２のアナログ周波数シンセサイザは、フィードフォワードパスとフィードバックパスの２点変調間の入力タイミング差を減少することができ、変調精度を向上することができる。

また、アナログ周波数シンセサイザに代わるものとして、基準信号源や電圧制御発振器に周波数変調機能をもつ必要がなく、余分なＤＡ変換器やフィルタが不要である、オールデジタルの周波数シンセサイザがある。
例えば、特許文献３には、周波数変調した出力発振信号を出力するオールデジタル周波数シンセサイザであって、発振制御信号の最大値と最小値を調整し、出力発振信号の変調度を所定の値に制御する周波数変調部を有するオールデジタル周波数シンセサイザが開示されている。このオールデジタル周波数シンセサイザは、周波数スイープのゲインを補償することによって、電圧制御発振器の特性ばらつきによる変調度のばらつきを低減することができる。

特開２００３−２７３６５１号公報 特開２００５−２８７０１０号公報 特開２０１１−２３４１０４号公報

しかしながら、上述した特許文献２の記載のアナログ周波数シンセサイザは、依然として電圧制御発振器に周波数変調機能をもつ必要がある。そして、そのフィードフォワードパスにはＤＡ変換器とフィルタが必要であり、回路規模が大きくなるという問題があった。
また、上述した特許文献３に示される構成では、変調された出力信号（チャープ信号）の出力周波数の入力信号に対する高線形性を実現することができないという問題がある。そこで、近年、出力周波数の高線形性を実現する技術が開発されている。
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、電圧制御発振器の出力信号の出力周波数誤差を低減できるようにした周波数シンセサイザを提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、電圧制御発振器（１１１）の出力信号の出力周波数誤差を低減できるようにした周波数シンセサイザにおいて、少なくとも、基準クロック信号と前記電圧制御発振器（１１１）の出力信号とを比較する周波数位相比較器（１０１）と、該周波数位相比較器（１０１）に接続される時間デジタル変換器（１０２）と、該時間デジタル変換器（１０２）に接続されるデジタルチャージポンプ回路（１０３）と、該デジタルチャージポンプ回路（１０３）に接続されるデジタルループフィルタ（１０５）と、ＤＡ変換部（１０９）を介して該デジタルループフィルタ（１０５）に接続されるアナログローパスフィルタ（１１０）と、該アナログローパスフィルタ（１１０）に接続される前記電圧制御発振器（１１１）と、該電圧制御発振器（１１１）の出力信号を前記周波数位相比較器（１０１）に入力させる分周器（１１２）とを備え、該分周器（１１２）を介して前記周波数位相比較器（１０１）にフィードバックする閉ループパスと、少なくとも、周波数変調連続波を発生する周波数変調連続波発生回路（１１３）と、前記周波数変調連続波が入力され、前記分周器（１１２）に接続されるフラクショナル変調回路（１１４）とを有する第１の開ループパスと、少なくとも、前記周波数変調連続波発生回路（１１３）と、該周波数変調連続波発生回路（１１３）に接続されるメモリ（１０６）からの出力に基づいてプリディストーションされた前記周波数変調連続波を生成するプリディストーション回路（１０７）と、前記プリディストーションされた周波数変調連続波を前記ＤＡ変換部（１０９）の入力に加算する加算器（１０８）とを有する第２の開ループパスと、前記ＤＡ変換部（１０９）と、を備え、前記第２の開ループパスの各回路構成（１１３，１０７，１０８）と前記ＤＡ変換部（１０９）を動作させるための前記基準クロック信号のサンプリング周波数は、前記閉ループパスの各回路構成（１０１，１０２，１０３，１０５，１０９，１１０，１１１，１１２）を動作させるための前記基準クロック信号のサンプリング周波数よりも高い周波数を有することを特徴とする。

また、請求項２に記載の発明は、請求項１に記載の発明において、前記第２の開ループパスの各回路構成（１１３，１０７，１０８）と前記ＤＡ変換部（１０９）を動作させるための前記基準クロック信号のサンプリング周波数は、前記閉ループパスの各回路構成（１０１，１０２，１０３，１０５，１０９，１１０，１１１，１１２）を動作させるための前記基準クロック信号のサンプリング周波数に対して逓倍の関係にあることを特徴とする。

また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記ＤＡ変換部（１０９）は、デルタシグマ量子化器（１０９ａ）及びＤＡ変換器（１０９ｂ）を有することを特徴とする。
また、請求項４に記載の発明は、請求項１乃至３のいずれかに記載の発明において、前記基準クロック信号を生成するクロック生成回路（図示せず）を有することを特徴とする。

本発明によれば、電圧制御発振器の出力信号の出力周波数誤差を低減できるようにした周波数シンセサイザを実現することができる。

入力信号に対する出力周波数の線形性を実現するためのプリディストーション回路を有するオールデジタルの周波数シンセサイザを示すブロック図である。 図１に示した電圧制御発振器の出力信号の周波数特性を示す図である。 周波数指令ワードから電圧制御発振器の周波数出力までの、周波数シンセサイザの伝達関数を示す図である。 デジタルイコライザフィルタの効果を説明するための図である。 本発明に係る出力周波数誤差の低減を実現するためのオールデジタルの周波数シンセサイザの実施形態を説明するためのブロック図である。 本発明に係るクロック生成回路を示すブロック図である。 （ａ），（Ｂ）は、ＤＡ変換部の出力信号の電圧特性とアナログローパスフィルタの出力信号の電圧特性を示す図と、電圧制御発振器の出力信号の周波数特性を示す図である。 本発明によりクロックフィードスルーの影響が低減する様子を説明するための図である。 デルタシグマ量子化器によるデルタシグマノイズとオーバーサンプリングの関係を説明するための図である。

まず、本発明の前提となるオールデジタルの周波数シンセサイザとその問題点について以下に説明する。
図１は、本発明の前提となるオールデジタルの周波数シンセサイザを説明するためのブロック図で、入力信号に対する出力周波数の線形性を実現するためのプリディストーション回路を有するオールデジタルの周波数シンセサイザを示している。図中符号１は周波数位相比較器、２は時間デジタル変換器、３はデジタルチャージポンプ回路、４はフラクショナル補償回路、５はデジタルループフィルタ、６はメモリ、７はプリディストーション回路（前置歪補償回路）、８は加算器、９はＤＡ変換部、９ａはデルタシグマ量子化器、９ｂはＤＡ変換器、１０は１次のアナログローパスフィルタ、１１は電圧制御発振器、１２は分周器、１３は周波数変調連続波発生回路、１４はフラクショナル変調回路を示している。

図１に示したオールデジタルの周波数シンセサイザは、リファレンス信号（ＲｅｆＣｌｋ；基準クロック信号）と電圧制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｃｉｒａｔｏｒ：ＶＣＯ）１１から分周器（Ｄｉｖｉｄｅｒ）１２を介して出力される出力信号とを比較する周波数位相比較器（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ：ＰＦＤ）１と、時間デジタル変換器（Ｔｉｍｅ Ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ：ＴＤＣ）２と、デジタルチャージポンプ回路（Ｄｉｇｉｔａｌ Ｃｈａｒｇｅ Ｐｕｍｐ）３と、フラクショナル補償回路（Ｆｒａｃｔｉｏｎａｌ Ｃｏｍｐｅｎｓａｔｏｒ）４と、デジタルループフィルタ（Ｄｉｇｉｔａｌ Ｌｏｏｐ ｆｉｌｔｅｒ）５と、デルタシグマ量子化器（Ｄｅｌｔａ Ｓｉｇｍａ Ｑｕａｎｔｉｚｅｒ）９ａ及びＤＡ変換器（Ｄｉｇｉｔａｌ Ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：ＤＡＣ）９ｂからなるＤＡ変換部９と、例えば、１次のアナログローパスフィルタ（Ａｎａｌｏｇ Ｌｏｗ Ｐａｓｓ ｆｉｌｔｅｒ）１０と、電圧制御発振器（ＶＣＯ）１１と、分周器（Ｄｉｖｉｄｅｒ）１２とを備えている。

また、図１に示したオールデジタルの周波数シンセサイザは、変調信号として例えば、周波数変調連続波（Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｅｄ Ｃｏｎｔｉｎｕｏｕｓ Ｗａｖｅ：ＦＭＣＷ）を発生する周波数変調連続波発生回路（ＦＭＣＷ Ｇｅｎｅｒａｔｏｒ）１３と、フラクショナル変調回路（Ｆｒａｃｔｉｏｎａｌ Ｍｏｄｕｌａｔｏｒ）１４と、周波数変調連続波発生回路（ＦＭＣＷ Ｇｅｎｅｒａｔｏｒ）１３からの周波数変調連続波をＤＡ変換部９の入力に加算する加算器８とを備えている。
さらに、図１に示したオールデジタルの周波数シンセサイザは、プリディストーション回路（Ｐｒｅｄｉｓｔｏｒｔｉｏｎ）７と、メモリ（Ｍｅｍｏｒｙ）６とを備えている。

そして、オールデジタルの周波数シンセサイザは、周波数位相比較器１から、時間デジタル変換器２とデジタルチャージポンプ回路３とデジタルループフィルタ５とＤＡ変換部９とアナログローパスフィルタ１０と電圧制御発振器１を経るパスと、さらに、分周器１２を介して周波数位相比較器１にフィードバックされるフィードバックパスとを有し、これらで形成される開ループ経路により、周波数変調された出力信号が電圧制御発振器１１より出力される。フラクショナル補償回路７は、フラクショナル−Ｎ特有のスプリアス発生因を補償する。
ここで、電圧制御発振器１１の出力周波数の制御電圧に対する非線形性のために、周波数変調された出力信号（チャープ信号）の出力周波数の入力信号に対する線形性が問題となる。

プリディストーション回路７は、メモリ６からの出力に基づき変調信号をプリディストーションして、電圧制御発振器１１の出力周波数の制御電圧に対する非線形性を補償する。このプリディストーションは、周波数シンセサイザの開ループ経路を利用し、電圧制御発振器１１の非線形性を測定することで行われる。

メモリ６は、ＤＡ変換部９の前段のデジタルループフィルタ５の出力をモニタし、複数の測定点を記憶する。プリディストーション回路７は、メモリ６に記憶された複数の測定点から、近似により反転曲線信号を生成する。そして、プリディストーション回路７は、電圧制御発振器１１の出力信号の周波数特性が制御電圧に対して線形となるように、反転曲線信号によって周波数変調連続波発生回路１３からの変調信号を補償する。この変転曲線信号の近似は、チューニングレンジをいくつかに分割し、直線補完位相差が最小になるように、最適値を決定する。
ここで、メモリ６は、ＤＡ変換部９の前段のデジタルループフィルタ５の出力をモニタしたが、ＤＡ変換部９の前段であればどこをモニタしてもよく、周波数位相比較器１又は時間デジタル変換器２又はデジタルチャージポンプ回路３又はフラクショナル補償回路４又は加算器８の出力をモニタしてもよい。

図２は、図１に示した電圧制御発振器の出力信号の周波数特性を示す図である。横軸は、電圧制御発振器１１に入力される制御電圧（Ｔｕｎｉｎｇ ｖｏｌｔａｇｅ）で、縦軸は、電圧制御発振器１１の出力信号の周波数（Ｆｒｅｑｕｅｎｃｙ）を示している。
図２に示すように、実線は補償前の出力信号の周波数特性で、点線は出力信号の周波数特性の逆特性である。電圧制御発振器１１の出力信号の周波数特性の逆特性（ｉｎｖｅｒｓｅ ｆｕｎｃｔｉｏｎ）は、８個の測定点（ｓｅｇｍｅｎｔｓ）により近似により算出された例を示している。補償前の出力信号の周波数特性は、出力信号の周波数特性の逆特性が加算されることにより補償され、点線で示すように、補償後の出力信号の周波数特性は線形性を実現することができる。

なお、周波数変調連続波発生回路１３からＤＡ変換部９への開ループ経路に、アナログローパスフィルタ１０の群遅延歪を補正するために、デジタルイコライザフィルタ（図示せず）を追加してもよい。周波数シンセサイザの閉ループ経路内にあるアナログローパスフィルタ１０は、群遅延を持つので、開ループ経路で遅延差が生じ、特に高速では、線形性が劣化する。そこで、デジタルイコライザフィルタによって、閉ループの伝達関数とは逆特性の伝達関数を生成することで、線形性の劣化を補償する。

図３は、周波数指令ワード（Ｆｒｅｑｕｅｎｃｙ ｃｏｍｍａｎｄ ｗｏｒｄ）から電圧制御発振器の周波数出力までの、周波数シンセサイザの伝達関数を示す図である。横軸は周波数（ｆ）で、縦軸はゲイン（ｄＢ）を示している。
図３に示すように、細線は、補償前の周波数シンセサイザの伝達関数で、アナログローパスフィルタのポール（Ａｎａｌｏｇ ｐｏｌｅ）によって、ある周波数ｆｒｅｆ以上の高速になると、ゲインが下がる。一方、太線は、補償前の周波数シンセサイザの伝達関数とは逆特性の伝達関数であり、デジタルイコライザフィルタのゼロ点（Ｄｉｇｉｔａｌ ｚｅｒｏ）によって、ある周波数ｆｒｅｆ以上の高速になると、ゲインが上がるように設定されている。したがって、補償後の周波数シンセサイザの伝達関数（Ｒｅｓｕｌｔ）は、実線で示すように、デジタルイコライザフィルタによる逆特性の伝達関数により、ある周波数ｆｒｅｆ以上の高速であっても、ゲインが下がることがなく一定となる。よって、高速での線形性の劣化を補償することができる。

図４は、デジタルイコライザフィルタの効果を説明するための図である。横軸は時間で、縦軸は電圧を示している。
図４に示すように、実線は、ＤＡ変換部の出力波形で、点線は、アナログローパスフィルタの出力波形である。アナログローパスフィルタ１０は、出力波形の周波数が速くなると、ＤＡ変換部９の出力波形の頂点を丸める働きをする。ここで、デジタルイコライザフィルタを用いた場合、このデジタルイコライザフィルタは、頂点付近に鋭い角を得るために、ＤＡ変換部９の出力波形の頂点付近に段差を設ける。デジタルイコライザフィルタを上述したように調整することで、アナログローパスフィルタ１０は、この段差をフィルタリングし、頂点付近に鋭い角をもった、電圧制御発振器１１の制御電圧を生成している。

このように、プリディストーションは、周波数変調連続波発生回路１３からＤＡ変換部９への変調のための開ループ経路ではなく、周波数シンセサイザの閉ループ経路を利用しており、開ループ経路のキャリブレーションポイント数ほど必要としない。また、閉ループ経路は、位相ノイズを低減することができる。
したがって、この周波数シンセサイザは、入力信号に対する線形性や位相ノイズを劣化させることなく、低速から高速まで広帯域の変調が可能な周波数変調を実現することができる。

上述したように、周波数変調連続波発生回路１３からの変調信号は、開ループ経路、すなわち、第１のパスとしてのフィードフォワードパスによりＤＡ変換部９に供給される。また、周波数変調連続波発生回路１３からの変調信号は、第１のパスとは別の第２のパスによりフラクショナル変調回路１４及び分周器１２に供給される。そして、変調信号がデジタルループフィルタ５に供給されないので、高速な周波数変調を行うことができる。
しかしながら、オールデジタルの周波数シンセサイザの動作速度は、サンプリング周波数で決まり、一般的に時間デジタル変換器が律速となって、動作速度が制限される。
そして、サンプリング周波数が制限されると、ＤＡ変換部９内のデルタシグマ量子化器９ａの量子化誤差も制限されるので、チャープ信号の周波数誤差の原因となる。

以下、図面を参照して本発明の実施形態について説明する。
図５は、本発明に係る出力周波数誤差の低減を実現するためのオールデジタルの周波数シンセサイザの実施形態を説明するためのブロック図である。図中符号１０１は周波数位相比較器、１０２は時間デジタル変換器、１０３はデジタルチャージポンプ回路、１０４はフラクショナル補償回路、１０５はデジタルループフィルタ、１０６はメモリ、１０７はプリディストーション回路（前置歪補償回路）、１０８は加算器、１０９はＤＡ変換部、１０９ａはデルタシグマ量子化器、１０９ｂはＤＡ変換器、１１０は１次のアナログローパスフィルタ、１１１は電圧制御発振器、１１２は分周器、１１３は周波数変調連続波発生回路、１１４はフラクショナル変調回路を示している。

なお、周波数変調連続波発生回路１１３と、プリディストーション回路１０７と、加算器１０８と、ＤＡ変換部１０９でオーバーサンプルパスＭを形成し、それ以外の回路構成でノーマルサンプルパスＮを形成している。
本実施形態の周波数シンセサイザは、電圧制御発振器１１１の出力信号の出力周波数誤差を低減できるようにした周波数シンセサイザで、閉ループパスと第１の開ループパスと第２の開ループパスとから構成されている。

閉ループパスは、少なくとも、基準クロック信号と電圧制御発振器１１１の出力信号とを比較する周波数位相比較器１０１と、この周波数位相比較器１０１に接続される時間デジタル変換器１０２と、この時間デジタル変換器１０２に接続されるデジタルチャージポンプ回路１０３と、このデジタルチャージポンプ回路１０３に接続されるデジタルループフィルタ１０５と、ＤＡ変換部１０９を介してデジタルループフィルタ１０５に接続されるアナログローパスフィルタ１１０と、このアナログローパスフィルタ１１０に接続される電圧制御発振器１１１と、この電圧制御発振器１１１の出力信号を周波数位相比較器１０１に入力させる分周器１１２とを備え、この分周器１１２を介して周波数位相比較器１０１にフィードバックする。

また、第１の開ループパスは、少なくとも、周波数変調連続波を発生する周波数変調連続波発生回路１１３と、周波数変調連続波が入力され、分周器１１２に接続されるフラクショナル変調回路１１４とを有している。
また、第２の開ループパスは、少なくとも、周波数変調連続波発生回路１１３と、この周波数変調連続波発生回路１１３に接続されるメモリ１０６からの出力に基づいてプリディストーションされた周波数変調連続波を生成するプリディストーション回路１０７と、プリディストーションされた周波数変調連続波をＤＡ変換部１０９の入力に加算する加算器１０８とを有している。

そして、第２の開ループパスの各回路構成１１３，１０７，１０８とＤＡ変換部１０９を動作させるための基準クロック信号のサンプリング周波数は、閉ループパスの各回路構成１０１，１０２，１０３，１０５，１１０，１１１，１１２を動作させるための基準クロック信号のサンプリング周波数よりも高い周波数を有している。
また、第２の開ループパスの各回路構成１１３，１０７，１０８とＤＡ変換部１０９を動作させるための基準クロック信号のサンプリング周波数は、閉ループパスの各回路構成１０１，１０２，１０３，１０５，１１０，１１１，１１２を動作させるための基準クロック信号のサンプリング周波数に対して逓倍の関係にある。

また、ＤＡ変換部１０９は、デルタシグマ量子化器１０９ａ及びＤＡ変換器１０９ｂを有している。また、基準クロック信号を生成するクロック生成回路（図示せず）を有している。
つまり、本実施形態のオールデジタルの周波数シンセサイザは、周波数変調連続波発生回路（ＦＭＣＷ Ｇｅｎｅｒａｔｏｒ）１１３と、プリディストーション回路（Ｐｒｅｄｉｓｔｏｒｔｉｏｎ）１０７と、加算器１０８と、デルタシグマ量子化器（Ｄｅｌｔａ Ｓｉｇｍａ Ｑｕａｎｔｉｚｅｒ）１０９ａ及びＤＡ変換器（Ｄｉｇｉｔａｌ Ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：ＤＡＣ）１０９ｂからなるＤＡ変換部９を有している。

そして、周波数変調連続波発生回路１１３と、プリディストーション回路１０７と、加算器１０８とを動作させるための基準クロックのサンプリング周波数は、デルタシグマ量子化器１０９ａ及びＤＡ変換器１０９ｂを動作させるための基準クロックのサンプリング周波数と同じである。また、このサンプリング周波数は、オールデジタルの周波数シンセサイザのその他の回路を動作させるための基準クロックのサンプリング周波数よりも高い周波数を有している。また、プリディストーション回路１０７と、加算器１０８とを動作させるための基準クロックのサンプリング周波数は、オールデジタルの周波数シンセサイザのその他の回路を動作させるための基準クロックのサンプリング周波数に対し、例えば、逓倍の関係にある。

このように、周波数変調連続波発生回路１１３と、プリディストーション回路１０７と、加算器１０８とからなる第２の開ループ経路のフィードフォワードパスにおいては、デルタシグマ量子化器１０９ａ及びＤＡ変換器１０９ｂからなるＤＡ変換部１０９と同じ高いサンプリング周波数を使用し、閉ループ経路にあるＤＡ変換部１０９以外の残りの回路は、低いサンプリング周波数を維持する。
この高いサンプリング周波数をもつクロック（オーバーサンプリングクロック）をフィードフォワードパスにおいて使用することにより、ＤＡ変換部１０９内のデルタシグマ量子化器１０９ａの量子化誤差も低減されるので、チャープ信号の出力周波数誤差を低減することができる。

このように、図１に示した周波数シンセサイザが、閉ループ経路の各回路構成１０１，１０２，１０３，１０５，１１０，１１１，１１２を動作させるための基準クロック信号のサンプリング周波数が低い周波数であるのに対して、図５に示した本発明に係る周波数シンセサイザは、第２の開ループ経路の各回路構成１１３，１０７，１０８とＤＡ変換部１０９を動作させるための基準クロック信号のサンプリング周波数が閉ループ経路の各回路構成を動作させるための基準クロック信号のサンプリング周波数よりも高い周波数である点に特徴を有している。

図６は、本発明に係るクロック生成回路を示すブロック図である。
クロック生成回路は、第１の周波数の基準クロックを生成する第１のクロック生成部１２１と、第１の周波数の基準クロックに基づき第２の周波数の基準クロックを生成する第２のクロック生成部１２２とを備えている。第１の周波数が第２の周波数よりも高い場合は、第１の周波数の基準クロックは、フィードフォワードパスの各回路に供給される。そのとき、第２のクロック生成部１２２は、例えば、分周器などで構成され、低い周波数の第２の周波数の基準クロックは、その他の各回路に供給される。逆に、第１の周波数が第２の周波数よりも低い場合は、第１の周波数の基準クロックが逓倍された第２の周波数の基準クロックがフィードフォワードパスの各回路に供給され、第１の周波数の基準クロックは、その他の各回路に供給される。なお、クロック生成回路は、第１の周波数の基準クロックを生成する第１のクロック生成部１２１と、第１の周波数とは異なる第２の周波数の基準クロックを生成する第２のクロック生成部１２２とを各々備えていてもよい。

図７（ａ），（Ｂ）は、ＤＡ変換部の出力信号の電圧特性とアナログローパスフィルタの出力信号の電圧特性を示す図と、電圧制御発振器の出力信号の周波数特性を示す図である。
図７（ａ）は、ＤＡ変換部の出力信号の電圧特性とアナログローパスフィルタの出力信号の電圧特性を示す図である。横軸は、時間（Ｔｉｍｅ（ｓ））で、縦軸は出力信号の電圧（Ｖｔｕｎｅ（Ｖ））を示している。

図７（ａ）に示すように、ａ１（点線細線）は、従来のようにフィードフォワードパスの各回路に低い周波数の基準クロックを使用した場合のＤＡ変換部の出力信号の電圧特性である。ｂ１（実線細線）は、従来のようにフィードフォワードパスの各回路に低い周波数の基準クロックを使用した場合のアナログローパスフィルタの出力信号の電圧特性で、ＤＡ変換部の出力信号がフィルタリングされたものである。ｃ１（点線太線）は、本発明に係るフィードフォワードパスの各回路に高い周波数の基準クロックを使用した場合のＤＡ変換部９の出力信号の電圧特性である。ｄ１（実線太線）は、本発明に係るフィードフォワードパスの各回路に低い周波数の基準クロックを使用した場合のアナログローパスフィルタ１０５の出力信号の電圧特性であり、ＤＡ変換部９の出力信号がフィルタリングされたものである。ｅ１（一点鎖線）は、理想的な電圧特性である。

ここで、プリディストーション回路１０７と、加算器１０８とを動作させるための基準クロックのサンプリング周波数は、オールデジタルの周波数シンセサイザのその他の回路を動作させるための基準クロックのサンプリング周波数に対して４倍速い関係にある。
このように、本発明によれば、ＤＡ変換部１０９の出力信号のステップは、従来と比較してより小さいステップとなり、ＤＡ変換部１０９の出力信号がフィルタリングされた後のアナログローパスフィルタ１１０の出力信号は、より理想的な電圧特性である直線に近くなることが分かる。

図７（ｂ）は、電圧制御発振器の出力信号の周波数特性を示す図である。横軸は時間（Ｔｉｍｅ（ｓ））で、縦軸は出力信号の周波数（Ｏｕｔｐｕｔ Ｆｒｅｑｕｅｎｃｙ（Ｈｚ））を示している。
図７（ｂ）に示すように、ｂ１（実線細線）は、従来のようにフィードフォワードパスの各回路に低い周波数の基準クロックを使用した場合の電圧制御発振器１１１の出力信号の周波数特性である。ｄ１（実線太線）は、本発明に係るフィードフォワードパスの各回路に低い周波数の基準クロックを使用した場合の電圧制御発振器１１１の出力信号の周波数特性である。ｅ１（一点鎖線）は、理想的な電圧制御発振器１１１の出力信号の周波数特性である。

本発明によれば、アナログローパスフィルタ１１０の出力信号は、より理想的な電圧特性である直線に近くなるので、電圧制御発振器１１１の出力信号の周波数特性は、より理想的な周波数特性である直線に近くなり、電圧制御発振器１１１の出力信号（チャープ信号）の出力周波数誤差が低減されていることが分かる。
ここで、フードフォワードパスは、実質的に電圧制御発振器１１１の出力信号（チャープ信号）を生成しており、フードフォワードパスは、閉ループ経路の一部ではない。分周器１１２は、低い周波数の基準クロックとほぼ同じ周波数のフィードバッククロックを生成しており、周波数位相比較器１０１は、サンプリング時間の終わりにおいて、リファレンス信号（ＲｅｆＣｌｋ）の周波数と比較する。ここで、分周器１１２からのフィードバッククロックの周波数とリファレンス信号（ＲｅｆＣｌｋ）の周波数とはほぼ同じである。

図７（ｂ）において、Ｐ点は、サンプリング時間の終わりの比較ポイントを示し、このポイントＰでの比較結果が、次段の時間デジタル変換器１０２に出力される。ここで、比較ポイント間の周波数は、一般的にＤＡ変換部１０９の後段にあるアナログローパスフィルタ１１０が原因で非線形となってしまう。しかし、高い周波数の基準クロックをフィードフォワードパスに使用することにより、比較ポイントの間にある中間値を追加することができ、さらに高い線形性を実現することができる。
また、高い周波数の基準クロックをフィードフォワードパスに使用することにより、ＤＡ変換部１０９のクロックフィードスルーの影響を低減することができる。

図８は、本発明によりクロックフィードスルーの影響が低減する様子を説明するための図である。横軸は、キャリア周波数からの周波数差（Ｆｒｅｑｕｅｎｃｙ Ｓｅｐａｒａｔｉｏｎ（ｌｏｇ（Ｈｚ）））で、縦軸は、ゲイン（ｄＢ）を示している。
図８に示すように、点線ｆは、アナログローパスフィルタ１１０の伝達関数である。フィードフォワードパスを高い周波数の基準クロックとした場合のスパー（ｏｖｅｒｓａｍｐｌｉｎｇ ｃｌｏｃｋ ｆｅｅｄ ｔｈｒｏｕｇｈ）ｇと、フィードフォワードパスを低い周波数の基準クロックとした場合のスパー（ｎｏｒｍａｌ ｃｌｏｃｋ ｆｅｅｄ ｔｈｒｏｕｇｈ）ｈを比較すると、フィードフォワードパスを高い周波数の基準クロックとした場合のスパーｇの方がキャリア周波数からより離れていることが分かる。アナログローパスフィルタ１１０は、このスパーｇをより低減することができる。ここで、スパー（ｓｐｕｒ）はＤＡ変換部１０９のクロックサンプリング周波数のフィードスルーを示す。ＤＡ変換部１０９の出力信号において、スパーはＤＡ変換部１０９のクロックサンプリング周波数の変調として現れる。
最後に、高い周波数の基準クロックをフィードフォワードパスに使用すること、特に、デルタシグマ量子化器１０９ａに使用することにより、デルタシグマ量子化器１０９ａからのデルタシグマノイズを低減することができる。

図９は、デルタシグマ量子化器によるデルタシグマノイズとオーバーサンプリングの関係を説明するための図である。横軸は、周波数（Ｆｒｅｑｕｅｎｃｙ）で、縦軸は、ゲイン（ｄＢ）を示している。
図９に示すように、ａ２（点線細線）は、デルタシグマ量子化器１０９ａに使用する基準クロックの周波数（オーバーサンプリング周波数）が低い周波数（Ｆｓａｍｐ）のときのデルタシグマ変調前のノイズの周波数特性を示す。ｂ２（実線細線）は、デルタシグマ変調後のノイズの周波数特性を示す。ｃ２（点線太線）は、デルタシグマ量子化器１０９ａに使用する基準クロックの周波数（オーバーサンプリング周波数）が高い周波数（４×Ｆｓａｍｐ）のときのデルタシグマ変調前のノイズの周波数特性を示す。ｄ２（実線太線）は、デルタシグマ変調後のノイズの周波数特性を示す。ｅ２（一点鎖線）は、アナログローパスフィルタ１１０の伝達関数の周波数特性を示す。

デルタシグマ変調によって、高周波ノイズがより高い周波数に移動することに加え、デルタシグマ量子化器１０９ａに使用する基準クロックの周波数（オーバーサンプリング周波数）を高くすると、全体のノイズ・フロアが低下することが分かる。そして、アナログローパスフィルタ１１０は、デルタシグマ量子化器１０９ａからのより多くのノイズをフィルタリングすることができる。
以上説明したように、本発明に係るオールデジタルの周波数シンセサイザは、高い周波数の基準クロックをフィードフォワードパスに使用することにより、出力周波数誤差の低減することができる。

１，１０１ 周波数位相比較器
２，１０２ 時間デジタル変換器
３，１０３ デジタルチャージポンプ回路
４，１０４ フラクショナル補償回路
５，１０５ デジタルループフィルタ
６，１０６ メモリ
７，１０７ プリディストーション回路（前置歪補償回路）
８，１０８ 加算器
９，１０９ ＤＡ変換部
９ａ，１０９ａ デルタシグマ量子化器
９ｂ，１０９ｂ ＤＡ変換器
１０，１１０ １次のアナログローパスフィルタ
１１，１１１ 電圧制御発振器
１２，１１２ 分周器
１３，１１３ 周波数変調連続波発生回路
１４，１１４ フラクショナル変調回路

Claims (4)

1. 電圧制御発振器の出力信号の出力周波数誤差を低減できるようにした周波数シンセサイザにおいて、
   少なくとも、基準クロック信号と前記電圧制御発振器の出力信号とを比較する周波数位相比較器と、該周波数位相比較器に接続される時間デジタル変換器と、該時間デジタル変換器に接続されるデジタルチャージポンプ回路と、該デジタルチャージポンプ回路に接続されるデジタルループフィルタと、ＤＡ変換部を介して該デジタルループフィルタに接続されるアナログローパスフィルタと、該アナログローパスフィルタに接続される前記電圧制御発振器と、該電圧制御発振器の出力信号を前記周波数位相比較器に入力させる分周器とを備え、該分周器を介して前記周波数位相比較器にフィードバックする閉ループパスと、
   少なくとも、周波数変調連続波を発生する周波数変調連続波発生回路と、前記周波数変調連続波が入力され、前記分周器に接続されるフラクショナル変調回路とを有する第１の開ループパスと、
   少なくとも、前記周波数変調連続波発生回路と、該周波数変調連続波発生回路に接続されるメモリからの出力に基づいてプリディストーションされた前記周波数変調連続波を生成するプリディストーション回路と、前記プリディストーションされた周波数変調連続波を前記ＤＡ変換部の入力に加算する加算器とを有する第２の開ループパスと、前記ＤＡ変換部と、を備え、
   前記第２の開ループパスの各回路構成と前記ＤＡ変換部を動作させるための前記基準クロック信号のサンプリング周波数は、前記閉ループパスの各回路構成を動作させるための前記基準クロック信号のサンプリング周波数よりも高い周波数を有することを特徴とする周波数シンセサイザ。
2. 前記第２の開ループパスの各回路構成と前記ＤＡ変換部を動作させるための前記基準クロック信号のサンプリング周波数は、前記閉ループパスの各回路構成を動作させるための前記基準クロック信号のサンプリング周波数に対して逓倍の関係にあることを特徴とする請求項１に記載の周波数シンセサイザ。
3. 前記ＤＡ変換部は、デルタシグマ量子化器及びＤＡ変換器を有することを特徴とする請求項１又は２に記載の周波数シンセサイザ。
4. 前記基準クロック信号を生成するクロック生成回路を有することを特徴とする請求項１乃至３のいずれかに記載の周波数シンセサイザ。
   

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