KR102613622B1 - 초 저 잡음 분수형 서브-샘플링 위상 고정 루프를 위한 전압 영역 양자화 오류 제거기술 - Google Patents

초 저 잡음 분수형 서브-샘플링 위상 고정 루프를 위한 전압 영역 양자화 오류 제거기술 Download PDF

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Abstract

전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프 및 그 동작 방법 및 장치가 제시된다. 본 발명에서 제안하는 전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프는 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하기 위한 샘플링 클락을 생성하는 듀얼클락위상 생성기, 상기 샘플링 클락을 이용하여 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하는 샘플 앤 홀드, 전압 비교기의 기준전압을 제어하기 위한 디지털-아날로그 변환기, 샘플 앤 홀드를 통해 샘플링된 전압을 상기 기준전압을 이용하여 비교하는 전압 비교기, 전압 비교기의 출력 전압에 따라 LC 디지털 제어 발진기의 주파수를 조절하기 위한 디지털 루프 필터, 디지털 루프 필터의 제어에 따라 입력 제어 전압에 비례하는 가변 주파수를 발생시키기 위한 LC 디지털 제어 발진기, 출력 주파수의 미세 조정을 위해 디더를 이용하여 양자화 노이즈를 분산시키고, 분산된 양자화 노이즈를 제거하기 위한 델타-시그마 모듈레이터 및 델타-시그마 모듈레이터의 양자화 오류에 대한 오프셋, 1차항 및 2차항을 보정하기 위한 2차 곡선 피팅 전치왜곡회로를 포함한다.

Description

초 저 잡음 분수형 서브-샘플링 위상 고정 루프를 위한 전압 영역 양자화 오류 제거기술{Voltage-domain quantization error cancellation technique for ultra-low noise fractional-N sub-sampling phase-locked loop}
본 발명은 초 저 잡음 분수형 서브-샘플링 위상 고정 루프를 위한 전압 영역 양자화 오류 제거기술에 관한 것이다.
기하급수적으로 증가하는 데이터 트래픽을 감당하기 위하여, 무선 통신시스템은 더 넓은 주파수 대역폭에 더 복잡한 변복조기법을 적용하고 있으며, 이는 통신시스템의 고주파 신호가 더욱 낮은 위상잡음 성능을 갖는 것을 요구한다. 이러한 저 잡음 성능을 위해, 최근 서브샘플링 위상고정루프(Sub-Sampling Phase-Locked Loop; SSPLL)는 차지 펌프 PLL(Charge Pump Phase-Locked Loop; CPPLL)과 같은 다른 아키텍처에 비해 낮은 잡음 성능으로 큰 주목을 받았다. 일반적으로 CP(Charge Pump)는 PLL의 주요 대역 내 잡음 원인이다.
도 1은 종래기술에 따른 차지-펌프 기반 PLL과 서브-샘플링 기반 PLL의 잡음 성능을 비교하기 위한 도면이다.
도 1(a)를 참조하면, CP의 출력 잡음이 위상 주파수 검출기(Phase Frequency Detector; PFD)의 입력에서 볼 때 해당 잡음은 PFD의 게인(KPFD)과 CP의 게인(KCP)에 의해 나눠질 수 있다.
반면에, 도 1(b)의 SSPLL의 경우, CP의 입력 기준 잡음은 샘플 및 홀드 회로(Sample and Hold; SH)의 게인(KSH)과 KCP에 의해 나눠질 수 있다. 이 두 잡음은 서로 유사하지만 나누는 게인의 크기가 매우 다르다. SSPLL은 고유한 샘플링 메커니즘으로 인해 본질적으로 CPPLL의 KPFD보다 훨씬 큰 KSH를 가질 수 있기 때문이다. 결과적으로 이러한 높은 KSH로 인해 SSPLL은 기존 CPPLL보다 훨씬 낮은 대역 내 위상 잡음을 달성할 수 있다. 이처럼 매우 낮은 위상잡음을 달성할 수 있는 PLL을 설계한다면 통신반도체뿐만 아니라 SerDes와 같은 고속 유선 통신, 최신 메모리 시스템 등 시스템반도체 분야 전체에 획기적인 사건이 될 것이며, CMOS미세화 정체에 따른 가격경쟁력 답보에 새로운 해답을 제시할 것이다.
EP 2 782 255 A1(2014.09.24)
Dongyi Liao, and Fa Foster Dai: 'A Fractional-N Reference Sampling PLL With Linear Sampler and CDAC Based Fractional Spur Cancellation'. IEEE J. Solid-State Circuits, 2021, 56, pp. 694-704.
본 발명이 이루고자 하는 기술적 과제는 서브-샘플링 위상고정루프(Sub-Sampling Phase-Locked Loop; SSPLL)에서 비교기(Voltage Comparator; VC)의 기준전압(VREF)을 디지털아날로그변환기(Digital to Analog Converter; DAC)를 사용하여 제어함으로써, 샘플 앤 홀드 회로(Sample and Hold; SH)의 높은 샘플링 게인(KSH)으로 DAC의 잡음을 억제할 수 있는 회로를 제공하는데 있다. 또한, 본 발명은 듀얼클락위상 생성기(DCP(Dual Clock Phase) generator) 및 2차 곡선 피팅 디지털 전치왜곡(Second-order Curve Fitting Digital Predistortion; SCF-DPD)를 이용하여 분수형 서브-샘플링 위상고정루프가 디지털시간변환기(Digital to Time Converter; DTC)의 사용 없이 매우 낮은 잡음을 갖도록 한다.
일 측면에 있어서, 본 발명에서 제안하는 전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프는 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하기 위한 샘플링 클락을 생성하는 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기, 상기 샘플링 클락을 이용하여 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하는 샘플 앤 홀드(Sample and Hold; SH), 전압 비교기의 기준전압을 제어하기 위한 디지털-아날로드 변환기(Digital to Analog Converter; DAC), 샘플 앤 홀드를 통해 샘플링된 전압을 상기 기준전압을 이용하여 비교하는 전압 비교기(Voltage Comparator; VC), 전압 비교기의 출력 전압에 따라 LC 디지털 제어 발진기의 주파수를 조절하기 위한 디지털 루프 필터(Digital-Loop Filter; DLF), 디지털 루프 필터의 제어에 따라 입력 제어 전압에 비례하는 가변 주파수를 발생시키기 위한 LC 디지털 제어 발진기(LC Digitally Controlled Oscillator; LC-DCO), 출력 주파수의 미세 조정을 위해 디더(dither)를 이용하여 양자화 노이즈를 분산시키고, 분산된 양자화 노이즈를 제거하기 위한 델타-시그마 모듈레이터(Delta Sigma Modulator; DSM) 및 델타-시그마 모듈레이터의 양자화 오류에 대한 오프셋, 1차항 및 2차항을 보정하기 위한 2차 곡선 피팅(Second-order Curve Fitting; SCF) 전치왜곡회로를 포함한다.
본 발명의 실시예에 따른 디지털-아날로드 변환기는 분수 주파수를 생성하기 위한 분주비(DFRAC)에 따라 전압 비교기의 기준 전압(VREF)을 생성한다.
본 발명의 실시예에 따른 전압 비교기는 디지털-아날로드 변환기에서 생성되는 기준 전압(VREF)을 샘플 앤 홀드를 통해 샘플링된 전압(VSH)과 비교하고, 비교된 전압에 따른 에러를 디지털 루프 필터를 통해 LC 디지털 제어 발진기에 업데이트한다.
본 발명의 실시예에 따른 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기는 샘플링 게인을 유지하기 위한 추가 샘플링 클락(SDCDL)을 생성하고, 기준 샘플링 클락(SREF)과 추가 샘플링 클락(SDCDL) 중 LC 디지털 제어 발진기로부터 생성된 사인파 신호가 더 높은 게인에서 샘플링되도록 하는 것을 선택한다.
본 발명의 실시예에 따른 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기는 DCDL 컨트롤러를 포함하고, 상기 DCDL 컨트롤러는 추가 샘플링 클락의 지연을 보정하기 위해 단일 누산기 기반 LMS 알고리즘을 사용하여 상기 전압 비교기의 출력을 누적하여 DCDL 컨트롤러의 출력을 백그라운드에서 보정한다.
본 발명의 실시예에 따른 2차 곡선 피팅 전치왜곡회로는 오프셋을 나타내는 계수를 상기 전압 비교기의 출력을 누적하여 보정하고, 상기 전압 비교기의 출력과 양자화 오류 간의 상관관계를 제거하여 양자화 오류의 1차항을 보정하고, 상기 전압 비교기의 출력과 양자화 오류의 제곱 간의 상관관계를 제거하여 양자화 오류의 2차항을 보정한다.
본 발명의 실시예에 따른 2차 곡선 피팅 전치왜곡회로는 양자화된 코드에 따라 델타-시그마 모듈레이터의 출력의 양의 기울기 또는 델타-시그마 모듈레이터의 출력의 음의 기울기를 샘플링하고, 샘플링된 전압을 따르도록 하는 기준 전압을 생성한다.
또 다른 일 측면에 있어서, 본 발명에서 제안하는 전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프의 동작 방법은 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기를 통해 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하기 위한 샘플링 클락을 생성하는 단계, 샘플 앤 홀드(Sample and Hold; SH)가 상기 샘플링 클락을 이용하여 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하는 단계, 디지털-아날로드 변환기(Digital to Analog Converter; DAC)를 통해 전압 비교기의 기준전압을 제어하는 단계, 전압 비교기(Voltage Comparator; VC)가 샘플 앤 홀드를 통해 샘플링된 전압을 상기 기준전압을 이용하여 비교하는 단계, 디지털 루프 필터(Digital-Loop Filter; DLF)가 전압 비교기의 출력 전압에 따라 LC 디지털 제어 발진기의 주파수를 조절하는 단계, LC 디지털 제어 발진기(LC Digitally Controlled Oscillator; LC-DCO)가 디지털 루프 필터의 제어에 따라 입력 제어 전압에 비례하는 가변 주파수를 발생시키는 단계, 델타-시그마 모듈레이터(Delta Sigma Modulator; DSM)가 출력 주파수의 미세 조정을 위해 디더(dither)를 이용하여 양자화 노이즈를 분산시키고, 분산된 양자화 노이즈를 제거하는 단계 및 2차 곡선 피팅(Second-order Curve Fitting; SCF) 전치왜곡회로가 델타-시그마 모듈레이터의 양자화 오류에 대한 오프셋, 1차항 및 2차항을 보정하는 단계를 포함한다.
본 발명의 실시예들에 따르면 서브-샘플링 위상고정루프(Sub-Sampling Phase-Locked Loop; SSPLL)에서 비교기(Voltage Comparator; VC)의 기준전압(VREF)을 디지털아날로그변환기(Digital to Analog Converter; DAC)를 사용하여 제어함으로써, 샘플 앤 홀드 회로(Sample and Hold; SH)의 높은 샘플링 게인(KSH)으로 DAC의 잡음을 억제할 수 있다. 또한, 본 발명은 듀얼클락위상 생성기(DCP(Dual Clock Phase) generator) 및 2차 곡선 피팅 디지털 전치왜곡(Second-order Curve Fitting Digital Predistortion; SCF-DPD)를 이용하여 분수형 서브-샘플링 위상고정루프가 디지털시간변환기(Digital to Time Converter; DTC)의 사용 없이 매우 낮은 잡음을 가지게 하는 것이 가능하다.
도 1은 종래기술에 따른 차지-펌프 기반 PLL과 서브-샘플링 기반 PLL의 잡음 성능을 비교하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 DAC 기반 SSPLL과 종래기술에 따른 DTC 기반 SSPLL의 성능을 비교하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프의 전체 블록도이다.
도 4는 본 발명의 일 실시예에 따른 듀얼클락위상 샘플링의 구조도와 메커니즘을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 DCDL 컨트롤러의 구조도와 메커니즘을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 2차 곡선 피팅 전치왜곡회로의 구조도이다.
도 7은 본 발명의 일 실시예에 따른 전치왜곡에 쓰인 룩업테이블의 구조도이다.
도 8은 본 발명의 일 실시예에 따른 전압영역 양자화 오류제거와 서브-샘플링 기반 분수형 위상고정루프의 상세 메커니즘을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프의 동작 방법을 설명하기 위한 흐름도이다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 2는 본 발명의 일 실시예에 따른 DAC 기반 SSPLL과 종래기술에 따른 DTC 기반 SSPLL의 성능을 비교하기 위한 도면이다.
도 2(a)는 종래기술에 따른 시간 영역 양자화 오류를 제거 기술(Time-Domain Quantization Error Cancellation; TD-QEC)을 설명하기 위한 도면이고, 도 2(b)는 본 발명의 실시예에 따른 전압 영역 양자화 오류를 제거 기술(Voltage-Domain Quantization Error Cancellation; VD-QEC)을 설명하기 위한 도면이다.
도 2(b)와 같이, 본 발명은 모든 반도체회로 시스템에 집적되어 그들에 정교한 기준 신호를 제공하는 역할을 수행하는 분수형 서브-샘플링 위상고정루프(Fractional-N SSPLL(Sub-Sampling Phase-Locked Loop))의 주요한 잡음 원인인 디지털시간변환기(Digital to Time Converter; DTC)를 사용하지 않고 초 저 잡음을 가질 수 있게 해주는 "전압 영역 양자화 오류를 제거 기술(Voltage-Domain Quantization Error Cancellation; VD-QEC)"에 관한 것이다.
도 2(a)와 같이, 일반적으로 많이 사용하는 델타-시그마 모듈레이터(Delta Sigma Modulator; DSM)를 이용해 DTC를 제어할 경우, DTC의 높은 열 잡음에 의해 저 잡음의 RF 신호를 생성해내는데 한계가 있다.
본 발명은 SSPLL에서 비교기(Voltage Comparator; VC)의 기준전압(VREF)을 디지털아날로그변환기(Digital to Analog Converter; DAC)를 사용하여 제어해주어, 샘플 앤 홀드 회로(Sample and Hold; SH)의 높은 샘플링 게인(KSH)으로 DAC의 잡음을 억제할 수 있는 방법을 제안한다.
이러한 전압 영역 방법에는 두 가지 설계 이슈가 발생하게 되는데, 첫 번째 설계 이슈는 높은 KSH를 항상 유지하기 어렵다는 점이고, 두 번째 설계 이슈는 VREF가 샘플링된 전압(VSH)의 비선형 파형을 따라가야 한다는 것이다. 이러한 문제들을 해결하기 위해 본 발명은 듀얼클락위상 생성기(DCP(Dual Clock Phase) generator) 및 2차 곡선 피팅 디지털 전치왜곡(Second-order Curve Fitting Digital Predistortion; SCF-DPD)를 제안한다.
본 발명을 적용하면, 분수형 위상고정루프가 DTC 사용 없이, 매우 낮은 잡음을 가지게 하는 것이 가능하게 되고, 이는 시스템반도체 분야에 획기적인 혁신을 가져올 것으로 기대된다.
서브샘플링 기반의 위상고정루프(Sub-Sampling Phase-Locked Loop; SSPLL)는 낮은 잡음을 달성할 수 있다는 장점이 있으나, 분수형 주파수를 생성하기 어렵다는 단점이 있다. 이는 기준 주파수(fREF)와 전압 제어 발진기(Voltage Controlled Oscillator; VCO)의 주파수(fVCO) 사이의 비정수 관계로 인한 양자화 오류(Q-error)로 인해 샘플링 포인트가 SH의 선형 범위를 벗어나기 쉽기 때문이다.
최근 DTC를 이용하여 DSM의 양자화 오류를 시간 영역에서 제거함으로써, SSPLL이 분수형 주파수를 생성할 수 있도록 한다. 하지만 이러한 방법의 결정적인 문제는 DTC가 SH 이전에 위치하기 때문에 열 잡음을 KSH로 억제할 수 없어, SSPLL의 대역 내 위상 잡음을 저하시킨다는 점이다. 이렇게 높은 열 잡음이 발생할 경우, 출력 신호의 잡음 성능이 심각하게 저하되고, 결과적으로 이러한 PLL은 저잡음 특성을 요구하는 상용제품에 사용될 수 없게 된다(특허문헌 참조).
DAC을 사용하여 전압 영역에서 양자화 오류를 제거하는 RSPLL(Reference Sampling PLL)이 제안 되었지만, 샘플링 게인이 SSPLL보다 10배이상 작기 때문에 DAC의 노이즈를 억제하기엔 한계가 있다(비특허문헌 1 참조).
따라서, 본 발명은 상기한 문제점들을 해결하기 위해 높은 샘플링 게인을 유지하여 DAC의 노이즈를 억제하고 루프 비선형성(loop nonlinearity)에 의해 왜곡되는 에러들을 2차곡선 피팅 전치왜곡을 통해 제거한다. 따라서 저 스퍼(low spur), 저 지터(low jitter) 특성을 갖는 분수 위상교정루프의 동작을 제공할 수 있다.
도 3은 본 발명의 일 실시예에 따른 전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프의 전체 블록도이다.
제안하는 전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프는 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기, 샘플 앤 홀드(Sample and Hold; SH), 디지털-아날로드 변환기(Digital to Analog Converter; DAC), 전압 비교기(Voltage Comparator; VC), 디지털 루프 필터(Digital-Loop Filter; DLF), LC 디지털 제어 발진기(LC Digitally Controlled Oscillator; LC-DCO), 델타-시그마 모듈레이터(Delta Sigma Modulator; DSM)() 및 2차 곡선 피팅 전치왜곡회로(Second-order Curve Fitting Digital Predistortion; SCF-DPD)를 포함한다.
본 발명의 실시예에 따른 듀얼클락위상 생성기는 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하기 위한 샘플링 클락(SSC)을 생성한다.
본 발명의 실시예에 따른 듀얼클락위상 생성기는 샘플링 게인을 유지하기 위한 추가 샘플링 클락(SDCDL)을 생성하고, 기준 샘플링 클락(SREF)과 추가 샘플링 클락(SDCDL) 중 LC 디지털 제어 발진기로부터 생성된 사인파 신호가 더 높은 게인에서 샘플링되도록 하는 것을 샘플링 클락(SSC)으로 선택한다.
본 발명의 실시예에 따른 듀얼클락위상 생성기는 DCDL 컨트롤러를 포함한다. 본 발명의 실시예에 따른 DCDL 컨트롤러는 추가 샘플링 클락의 지연을 보정하기 위해 단일 누산기 기반 LMS 알고리즘을 사용하여 상기 전압 비교기의 출력을 누적하여 DCDL 컨트롤러의 출력을 백그라운드에서 보정한다.
본 발명의 실시예에 따른 샘플 앤 홀드(SH)는 상기 샘플링 클락(SSC)을 이용하여 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링한다.
본 발명의 실시예에 따른 디지털-아날로드 변환기(DAC)는 전압 비교기의 기준전압을 제어한다.
본 발명의 실시예에 따른 디지털-아날로드 변환기(DAC)는 분수 주파수를 생성하기 위한 분주비(DFRAC)에 따라 전압 비교기의 기준 전압(VREF)을 생성한다.
본 발명의 실시예에 따른 전압 비교기(VC)는 샘플 앤 홀드를 통해 샘플링된 전압(VSH)을 상기 기준전압을 이용하여 비교한다.
본 발명의 실시예에 따른 전압 비교기(VC)는 디지털-아날로드 변환기에서 생성되는 기준 전압(VREF)을 샘플 앤 홀드를 통해 샘플링된 전압(VSH)과 비교하고, 비교된 전압에 따른 에러를 디지털 루프 필터를 통해 LC 디지털 제어 발진기에 업데이트한다.
본 발명의 실시예에 따른 디지털 루프 필터(DLF)는 전압 비교기의 출력 전압에 따라 LC 디지털 제어 발진기의 주파수를 조절한다.
본 발명의 실시예에 따른 LC 디지털 제어 발진기(LC-DCO)는 디지털 루프 필터의 제어에 따라 입력 제어 전압에 비례하는 가변 주파수를 발생시킨다.
본 발명의 실시예에 따른 델타-시그마 모듈레이터()는 출력 주파수의 미세 조정을 위해 디더(dither)를 이용하여 양자화 노이즈를 분산시키고, 분산된 양자화 노이즈를 제거한다.
본 발명의 실시예에 따른 2차 곡선 피팅 전치왜곡회로(SCF-DPD)는 델타-시그마 모듈레이터의 양자화 오류에 대한 오프셋, 1차항 및 2차항을 보정한다.
본 발명의 실시예에 따른 2차 곡선 피팅 전치왜곡회로(SCF-DPD)는 오프셋을 나타내는 계수를 상기 전압 비교기의 출력을 누적하여 보정한다. 뿐만 아니라, 상기 전압 비교기의 출력과 양자화 오류 간의 상관관계를 제거하여 양자화 오류의 1차항을 보정하고, 상기 전압 비교기의 출력과 양자화 오류의 제곱 간의 상관관계를 제거하여 양자화 오류의 2차항을 보정한다.
본 발명의 실시예에 따른 2차 곡선 피팅 전치왜곡회로는 양자화된 코드에 따라 델타-시그마 모듈레이터의 출력의 양의 기울기 또는 델타-시그마 모듈레이터의 출력의 음의 기울기를 샘플링하고, 샘플링된 전압을 따르도록 하는 기준 전압을 생성한다.
도 4는 본 발명의 일 실시예에 따른 듀얼클락위상 샘플링의 구조도와 메커니즘을 설명하기 위한 도면이다.
도 4(a)를 참조하면, 제안하는 듀얼클락위상 생성기는 높은 샘플링 게인을 유지하기 위해서 기준 샘플링 클락(SREF)의 TVCO/4 지연 버전인 추가 샘플링 클락(SDCDL)을 생성한다.
따라서 기준 샘플링 클락(SREF)과 추가 샘플링 클락(SDCDL) 중 더 적절한 샘플링 클락을 선택하면서 LC 디지털 제어 발진기 신호가 더 높은 게인 지점에서 샘플링될 수 있도록 한다. 샘플링 클락을 결정하는 코드인 SELDCP는 DAQ로부터 2-bit 양자화된 코드에서 LSB 코드이다.
도 4(b)와 같이, DAQ가 TREF마다 바뀌면서 0에서 코드 최대값까지 될 때, SELDCP는 0과 1을 2번 반복하게 된다. 먼저 SELDCP가 0일 때 SDCDL에 의해 샘플링된 전압들이 높은 게인지점에서 샘플링되기 때문에, SDCDL을 샘플링 클락으로 사용하고, 그 이후 SELDCP가 1일 때, SREF에 의해 샘플링된 전압들이 높은 게인지점에서 샘플링되기 때문에, SREF를 샘플링 클락으로 사용한다.
도 5는 본 발명의 일 실시예에 따른 DCDL 컨트롤러의 구조도와 메커니즘을 설명하기 위한 도면이다.
제안하는 DCDL 컨트롤러는 LC 디지털 제어 발진기의 출력 신호의 1 TVCO 를 4로 나눈 SREF에서 1/4 TVCO 거리를 보정하기 위해, 단일 누산기 기반 LMS 알고리즘을 사용한다.
도 5(a)를 참조하면, DVC를 누적하면 코드 값 DDCDL이 백그라운드에서 보정되어 DCDL의 지연을 정확하게 조정한다.
도 5(b)는 DCDL 컨트롤러의 딜레이가 1/4 TVCO 보다 작은 경우에 샘플링된 전압들이다. 먼저 SEL = 0, SELDCP = 0 일 때, ideal한 VREF 값(520)과 샘플링된 전압(510)을 비교하면, DVC가 -1이 나오고, DCDL의 딜레이를 증가시키는 방향으로 교정해야 하기 때문에, DVC의 출력에 SELDCP, 즉 -1이 곱해진다. SEL = 0, SELDCP = 1 일 때, ideal한 VREF 값(520)과 샘플링된 전압(530)을 비교하면, DVC가 +1이 나오고, DCDL의 딜레이를 증가시키는 방향으로 교정해야 하기 때문에, DVC의 출력이 그대로 누적된다. SEL = 1인 경우에, 샘플링된 전압의 게인이 음수가 되기 때문에, DVC의 폴라리티를 뒤집어 준다.
도 6은 본 발명의 일 실시예에 따른 2차 곡선 피팅 전치왜곡회로의 구조도이다.
도 6(a)에 도시된 제안하는 2차 곡선 피팅 전치왜곡회로는 보다 효율적인 방법으로 보정 정확도를 개선하여 양자화 오류를 더욱 줄이기 위해, 1차항과 오프셋뿐만 아니라 2차항에 대한 보정을 수행한다. 제안하는 2차 곡선 피팅 전치왜곡회로는 단위 단면의 수를 최소화하면서 정현파를 보다 정확하게 추적할 수 있다.
양자화 오류를 나타내는 식 DDPD = aDQF 2+bDQF+C 에서 오프셋을 나타내는 계수 C는 전압 비교기(VC)의 출력(DVC)을 누적하여 조정된다. 그런 다음 전압 비교기(VC)의 출력(DVC)과 DQF간의 상관관계를 제거하는 방향으로 계수 b를 조정한다. 마지막으로, 계수 a는 전압 비교기(VC)의 출력(DVC)과 DQF의 제곱, 즉 DQF 2 간의 상관 관계를 제거하여 보정할 수 있다.
도 6(b)는 제안하는 2차 곡선 피팅 전치왜곡회로에 의한 보정을 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 전치왜곡에 쓰인 룩업테이블의 구조도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 DAQ로부터 4-bit 양자화된 코드인 DQC에서 DQC[3]이 0일 때 SDCO,BUF의 양의 기울기 정보는 4개의 누적기(∑)(710)로 업데이트된다. DQC[3]이 1일 때 SDCO,BUF의 음의 기울기 정보는 4개의 누적기(∑)(720)로 업데이트된다. 이때 DQC[1:0]에 따라 4개의 누적기 중 하나에만 업데이트 될 수 있다.
도 8은 본 발명의 일 실시예에 따른 전압영역 양자화 오류제거와 서브-샘플링 기반 분수형 위상고정루프의 상세 메커니즘을 설명하기 위한 도면이다.
도 8을 참조하면, DQC[3]이 0일 때 SDCO,BUF의 양의 기울기를 샘플링하고 샘플링된 전압을 따라가도록 도 6에 저장 되어있는 정보에 따라 DDPD가 레퍼런스 전압을 생성한다. 코드 SELDCP에 따라서 샘플링 클락을 SREF 로 선택할지 SDCDL로 선택할지 결정된다. DQC[3]이 1일 때도 마찬가지로 SDCO,BUF의 음의 기울기를 샘플링한다.
도 9는 본 발명의 일 실시예에 따른 전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프의 동작 방법을 설명하기 위한 흐름도이다.
제안하는 전압 영역 양자화 오류 제거 기술을 적용한 초 저 잡음 분수형 서브-샘플링 위상 고정 루프의 동작 방법은 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기를 통해 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하기 위한 샘플링 클락을 생성하는 단계(910), 샘플 앤 홀드(Sample and Hold; SH)가 상기 샘플링 클락을 이용하여 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하는 단계(920), 디지털-아날로드 변환기(Digital to Analog Converter; DAC)를 통해 전압 비교기의 기준전압을 제어하는 단계(930), 전압 비교기(Voltage Comparator; VC)가 샘플 앤 홀드를 통해 샘플링된 전압을 상기 기준전압을 이용하여 비교하는 단계(940), 디지털 루프 필터(Digital-Loop Filter; DLF)가 전압 비교기의 출력 전압에 따라 LC 디지털 제어 발진기의 주파수를 조절하는 단계(950), LC 디지털 제어 발진기(LC Digitally Controlled Oscillator; LC-DCO)가 디지털 루프 필터의 제어에 따라 입력 제어 전압에 비례하는 가변 주파수를 발생시키는 단계(960), 델타-시그마 모듈레이터(Delta Sigma Modulator; DSM)가 출력 주파수의 미세 조정을 위해 디더(dither)를 이용하여 양자화 노이즈를 분산시키고, 분산된 양자화 노이즈를 제거하는 단계(970) 및 2차 곡선 피팅(Second-order Curve Fitting; SCF) 전치왜곡회로가 델타-시그마 모듈레이터의 양자화 오류에 대한 오프셋, 1차항 및 2차항을 보정하는 단계(980)를 포함한다.
단계(910)에서, 듀얼클락위상 생성기를 통해 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하기 위한 샘플링 클락을 생성한다.
본 발명의 실시예에 따른 듀얼클락위상 생성기는 샘플링 게인을 유지하기 위한 추가 샘플링 클락(SDCDL)을 생성하고, 기준 샘플링 클락(SREF)과 추가 샘플링 클락(SDCDL) 중 LC 디지털 제어 발진기로부터 생성된 사인파 신호가 더 높은 게인에서 샘플링되도록 하는 것을 선택한다.
본 발명의 실시예에 따른 듀얼클락위상 생성기는 DCDL 컨트롤러를 포함한다. 본 발명의 실시예에 따른 DCDL 컨트롤러는 추가 샘플링 클락의 지연을 보정하기 위해 단일 누산기 기반 LMS 알고리즘을 사용하여 상기 전압 비교기의 출력을 누적하여 DCDL 컨트롤러의 출력을 백그라운드에서 보정한다.
단계(920)에서, 샘플 앤 홀드가 상기 샘플링 클락을 이용하여 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링한다.
단계(930)에서, 디지털-아날로드 변환기를 통해 전압 비교기의 기준전압을 제어한다.
본 발명의 실시예에 따른 디지털-아날로드 변환기는 분수 주파수를 생성하기 위한 분주비(DFRAC)에 따라 전압 비교기의 기준 전압(VREF)을 생성한다.
단계(940)에서, 전압 비교기가 샘플 앤 홀드를 통해 샘플링된 전압을 상기 기준전압을 이용하여 비교한다.
본 발명의 실시예에 따른 전압 비교기는 디지털-아날로드 변환기에서 생성되는 기준 전압(VREF)을 샘플 앤 홀드를 통해 샘플링된 전압(VSH)과 비교하고, 비교된 전압에 따른 에러를 디지털 루프 필터를 통해 LC 디지털 제어 발진기에 업데이트한다.
단계(950)에서, 디지털 루프 필터가 전압 비교기의 출력 전압에 따라 LC 디지털 제어 발진기의 주파수를 조절한다.
단계(960)에서, LC 디지털 제어 발진기가 디지털 루프 필터의 제어에 따라 입력 제어 전압에 비례하는 가변 주파수를 발생시킨다.
단계(970)에서, 델타-시그마 모듈레이터가 출력 주파수의 미세 조정을 위해 디더를 이용하여 양자화 노이즈를 분산시키고, 분산된 양자화 노이즈를 제거한다.
단계(980)에서, 2차 곡선 피팅 전치왜곡회로가 델타-시그마 모듈레이터의 양자화 오류에 대한 오프셋, 1차항 및 2차항을 보정한다.
본 발명의 실시예에 따른 2차 곡선 피팅 전치왜곡회로는 오프셋을 나타내는 계수를 상기 전압 비교기의 출력을 누적하여 보정한다. 뿐만 아니라, 상기 전압 비교기의 출력과 양자화 오류 간의 상관관계를 제거하여 양자화 오류의 1차항을 보정하고, 상기 전압 비교기의 출력과 양자화 오류의 제곱 간의 상관관계를 제거하여 양자화 오류의 2차항을 보정한다.
본 발명의 실시예에 따른 2차 곡선 피팅 전치왜곡회로는 양자화된 코드에 따라 델타-시그마 모듈레이터의 출력의 양의 기울기 또는 델타-시그마 모듈레이터의 출력의 음의 기울기를 샘플링하고, 샘플링된 전압을 따르도록 하는 기준 전압을 생성한다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (14)

  1. LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하기 위한 샘플링 클락을 생성하는 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기;
    상기 샘플링 클락을 이용하여 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하는 샘플 앤 홀드(Sample and Hold; SH);
    전압 비교기의 기준전압을 제어하기 위한 디지털-아날로그 변환기(Digital to Analog Converter; DAC);
    샘플 앤 홀드를 통해 샘플링된 전압을 상기 기준전압을 이용하여 비교하는 전압 비교기(Voltage Comparator; VC);
    전압 비교기의 출력 전압에 따라 LC 디지털 제어 발진기의 주파수를 조절하기 위한 디지털 루프 필터(Digital-Loop Filter; DLF);
    디지털 루프 필터의 제어에 따라 입력 제어 전압에 비례하는 가변 주파수를 발생시키기 위한 LC 디지털 제어 발진기(LC Digitally Controlled Oscillator; LC-DCO);
    출력 주파수의 미세 조정을 위해 디더(dither)를 이용하여 양자화 노이즈를 분산시키고, 분산된 양자화 노이즈를 제거하기 위한 델타-시그마 모듈레이터(Delta Sigma Modulator; DSM); 및
    델타-시그마 모듈레이터의 양자화 오류에 대한 오프셋, 1차항 및 2차항을 보정하기 위한 2차 곡선 피팅(Second-order Curve Fitting; SCF) 전치왜곡회로
    를 포함하는 분수형 서브-샘플링 위상 고정 루프.
  2. 제1항에 있어서,
    상기 디지털-아날로그 변환기는,
    분수 주파수를 생성하기 위한 분주비(DFRAC)에 따라 전압 비교기의 기준 전압(VREF)을 생성하는
    분수형 서브-샘플링 위상 고정 루프.
  3. 제1항에 있어서,
    상기 전압 비교기는
    디지털-아날로그 변환기에서 생성되는 기준 전압(VREF)을 샘플 앤 홀드를 통해 샘플링된 전압(VSH)과 비교하고, 비교된 전압에 따른 에러를 디지털 루프 필터를 통해 LC 디지털 제어 발진기에 업데이트하는
    분수형 서브-샘플링 위상 고정 루프.
  4. 제1항에 있어서,
    상기 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기는,
    샘플링 게인을 유지하기 위한 추가 샘플링 클락(SDCDL)을 생성하고, 기준 샘플링 클락(SREF)과 추가 샘플링 클락(SDCDL) 중 LC 디지털 제어 발진기로부터 생성된 사인파 신호가 더 높은 게인에서 샘플링되도록 하는 것을 선택하는
    분수형 서브-샘플링 위상 고정 루프.
  5. 제4항에 있어서,
    상기 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기는,
    DCDL 컨트롤러를 포함하고,
    상기 DCDL 컨트롤러는 추가 샘플링 클락의 지연을 보정하기 위해 단일 누산기 기반 LMS 알고리즘을 사용하여 상기 전압 비교기의 출력을 누적하여 DCDL 컨트롤러의 출력을 백그라운드에서 보정하는
    분수형 서브-샘플링 위상 고정 루프.
  6. 제1항에 있어서,
    상기 2차 곡선 피팅 전치왜곡회로는,
    오프셋을 나타내는 계수를 상기 전압 비교기의 출력을 누적하여 보정하고,
    상기 전압 비교기의 출력과 양자화 오류 간의 상관관계를 제거하여 양자화 오류의 1차항을 보정하고,
    상기 전압 비교기의 출력과 양자화 오류의 제곱 간의 상관관계를 제거하여 양자화 오류의 2차항을 보정하는
    분수형 서브-샘플링 위상 고정 루프.
  7. 제6항에 있어서,
    상기 2차 곡선 피팅 전치왜곡회로는,
    양자화된 코드에 따라 델타-시그마 모듈레이터의 출력의 양의 기울기 또는 델타-시그마 모듈레이터의 출력의 음의 기울기를 샘플링하고, 샘플링된 전압을 따르도록 하는 기준 전압을 생성하는
    분수형 서브-샘플링 위상 고정 루프.
  8. 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기를 통해 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하기 위한 샘플링 클락을 생성하는 단계;
    샘플 앤 홀드(Sample and Hold; SH)가 상기 샘플링 클락을 이용하여 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하는 단계;
    디지털-아날로그 변환기(Digital to Analog Converter; DAC)를 통해 전압 비교기의 기준전압을 제어하는 단계;
    전압 비교기(Voltage Comparator; VC)가 샘플 앤 홀드를 통해 샘플링된 전압을 상기 기준전압을 이용하여 비교하는 단계;
    디지털 루프 필터(Digital-Loop Filter; DLF)가 전압 비교기의 출력 전압에 따라 LC 디지털 제어 발진기의 주파수를 조절하는 단계;
    LC 디지털 제어 발진기(LC Digitally Controlled Oscillator; LC-DCO)가 디지털 루프 필터의 제어에 따라 입력 제어 전압에 비례하는 가변 주파수를 발생시키는 단계;
    델타-시그마 모듈레이터(Delta Sigma Modulator; DSM)가 출력 주파수의 미세 조정을 위해 디더(dither)를 이용하여 양자화 노이즈를 분산시키고, 분산된 양자화 노이즈를 제거하는 단계; 및
    2차 곡선 피팅(Second-order Curve Fitting; SCF) 전치왜곡회로가 델타-시그마 모듈레이터의 양자화 오류에 대한 오프셋, 1차항 및 2차항을 보정하는 단계
    를 포함하는 분수형 서브-샘플링 위상 고정 루프의 동작 방법.
  9. 제8항에 있어서,
    상기 디지털-아날로그 변환기를 통해 전압 비교기의 기준전압을 제어하는 단계는,
    분수 주파수를 생성하기 위한 분주비(DFRAC)에 따라 전압 비교기의 기준 전압(VREF)을 생성하는
    분수형 서브-샘플링 위상 고정 루프의 동작 방법.
  10. 제8항에 있어서,
    상기 전압 비교기가 샘플 앤 홀드를 통해 샘플링된 전압을 상기 기준전압을 이용하여 비교하는 단계는
    디지털-아날로그 변환기에서 생성되는 기준 전압(VREF)을 샘플 앤 홀드를 통해 샘플링된 전압(VSH)과 비교하고, 비교된 전압에 따른 에러를 디지털 루프 필터를 통해 LC 디지털 제어 발진기에 업데이트하는
    분수형 서브-샘플링 위상 고정 루프의 동작 방법.
  11. 제8항에 있어서,
    상기 듀얼클락위상 생성기를 통해 LC 디지털 제어 발진기로부터 생성된 사인파 신호를 샘플링하기 위한 샘플링 클락을 생성하는 단계는,
    샘플링 게인을 유지하기 위한 추가 샘플링 클락(SDCDL)을 생성하고, 기준 샘플링 클락(SREF)과 추가 샘플링 클락(SDCDL) 중 LC 디지털 제어 발진기로부터 생성된 사인파 신호가 더 높은 게인에서 샘플링되도록 하는 것을 선택하는
    분수형 서브-샘플링 위상 고정 루프의 동작 방법.
  12. 제11항에 있어서,
    상기 듀얼클락위상(Dual-Clock-Phase; DCP) 생성기는 DCDL 컨트롤러를 포함하고, 상기 DCDL 컨트롤러는 추가 샘플링 클락의 지연을 보정하기 위해 단일 누산기 기반 LMS 알고리즘을 사용하여 상기 전압 비교기의 출력을 누적하여 DCDL 컨트롤러의 출력을 백그라운드에서 보정하는
    분수형 서브-샘플링 위상 고정 루프의 동작 방법.
  13. 제8항에 있어서,
    상기 2차 곡선 피팅(Second-order Curve Fitting; SCF) 전치왜곡회로가 델타-시그마 모듈레이터의 양자화 오류에 대한 오프셋, 1차항 및 2차항을 보정하는 단계는,
    오프셋을 나타내는 계수를 상기 전압 비교기의 출력을 누적하여 보정하고,
    상기 전압 비교기의 출력과 양자화 오류 간의 상관관계를 제거하여 양자화 오류의 1차항을 보정하고,
    상기 전압 비교기의 출력과 양자화 오류의 제곱 간의 상관관계를 제거하여 양자화 오류의 2차항을 보정하는
    분수형 서브-샘플링 위상 고정 루프의 동작 방법.
  14. 제13항에 있어서,
    양자화된 코드에 따라 델타-시그마 모듈레이터의 출력의 양의 기울기 또는 델타-시그마 모듈레이터의 출력의 음의 기울기를 샘플링하고, 샘플링된 전압을 따르도록 하는 기준 전압을 생성하는
    분수형 서브-샘플링 위상 고정 루프의 동작 방법.
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