KR101278111B1

KR101278111B1 - 타임 디지털 컨버터

Info

Publication number: KR101278111B1
Application number: KR1020130040219A
Authority: KR
Inventors: 정덕균; 김우석
Original assignee: 서울대학교산학협력단
Priority date: 2013-04-12
Filing date: 2013-04-12
Publication date: 2013-06-24

Abstract

본 발명에 따른 타임 디지털 컨버터는, 디지털 위상 고정 루프에 이용되어 입력 레퍼런스 신호와 피드백 신호 사이의 위상차를 디지털 코드로 변환하는 타임 디지털 컨버터에 있어서, 상기 위상차를 감지하되 파인 레졸루션과 내로우 디텍션 레인지를 갖는 파인 타임 디지털 컨버터(140); 상기 위상차를 감지하되 와이드 디텍션 레인지와 코아스 레졸루션을 갖는 코아스 타임 디지털 컨버터(130);를 포함하여 구성되되, 상기 파인 타임 디지털 컨버터(140)의 오버플로우를 감지하는 오버플로우 디텍터(150)를 더 구비하고, 상기 오버플로우 디텍터(150)에서 오버플로우를 감지하지 못한 경우 상기 코아스 타임 디지털 컨버터(130)의 동작을 중지시켜 전력을 절약하는 것을 특징으로 한다.
본 발명에 따르면, TDC에서 오버플로우 디텍터를 사용하여 코아스 TDC의 동작을 정지시킴으로써 TDC의 파워 소모를 저감할 수 있으며, TDC에서 입력 클럭에 대하여 분주기를 사용하고 출력의 게인을 조절하는 게인 보상기를 사용함으로써, TDC의 디텍션 레인지, 레졸루션 및 게인을 적절히 조절할 수 있게 되는 효과가 있다.

Description

타임 디지털 컨버터{Time to Digital Converter}

본 발명은 낮은 롱텀 지터(jitter)를 갖는 올 디지털 위상 고정 루프(ADPLL : All Digital Phase Locked Loop, 이하 'ADPLL'이라고 약칭하기도 한다)에 관한 것이다. 특히, 본 발명은 내부에 또 다른 올 디지털 위상 고정 루프(ADPLL)를 포함하는 올 디지털 위상 고정 루프(ADPLL)에 관한 것이고, 코아스(coarse) 타임 디지털 컨버터(TDC : Time to Digital Converter, 이하 'TDC'라고 약칭하기도 한다) 및 파인(Fine) 타임 디지털 컨버터(TDC)를 가진 타임 디지털 컨버터(TDC)에 관한 것이며, 디지털 컨트롤 오실레이터(DCO: Digital Controlled Oscillator, 이하 'DCO'라고 약칭되기도 한다)에 이용되는 파인 튜닝 셀(fine tunning Cell)에 관한 것이다.

지터(jitter)는 PLL(Phase Locked Loop)의 성능을 결정하는 가장 중요한 성능지표이다. PLL의 지터는 정의에 따라서 크게 숏텀 지터(short-term jitter)와 롱텀 지터(long-term jitter)로 나뉜다. 롱텀 지터란 숏텀 지터가 오랜 시간에 걸쳐 누적된 것인데 PLL의 입력 주파수가 낮을수록 달성하기 힘들다.

낮은 입력 주파수를 갖는 PLL의 경우 2가지 측면에서 롱텀 지터가 증가하게 된다. 첫째, 입력 주파수가 낮다는 의미는 시간 축 상에서 기준이 되는 라이징 에지(rising edge)가 넓은 시간간격을 두고 공급된다는 것을 말한다. PLL은 기준이 되는 라이징 에지에서의 위상 에러(phase error)를 보상하는 구조이기 때문에, 라이징 에지가 없는 동안에는 주변 노이즈 및 전압 제어 오실레이터(VCO: Voltage Controlled Oscillator, 이하 약어로서 'VCO'라고 하기도 한다)의 자체 노이즈가 누적되어 롱텀 지터의 형태로 보이게 된다. 입력 주파수가 낮다는 의미는 더 긴 시간 동안 지터가 누적된다는 의미이기 때문에 롱텀 지터가 증가하게 된다. 둘째, 낮은 입력 주파수로 인해서 PLL의 대역폭(bandwidth)을 증가시킬 수 없다. PLL의 안정도(stability)를 보장하기 위해서는 입력 주파수의 대략 1/10 이하로 대역폭을 작게 유지해야 한다. 이 기준을 초과하여 대역폭을 넓게 설정하게 되면 PLL의 피드백 시스템이 불안정하게 되어 록(lock)이 되지 않게 된다. 그리고 대역폭이 낮다는 의미는 기준 클럭과 VCO에서 생성한 클럭 사이에 발생한 에러(error)를 신속하게 보상하지 못하다는 의미이다. 즉 동일하게 발생한 에러에 대해서 대역폭이 낮을수록 보상하기 위해서 더 긴 시간이 필요한 것이다. 완전히 보상되기 전까지는 지터가 누적되기 때문에 대역폭이 낮을수록 롱텀 지터는 증가하게 된다.

위와 같은 이유로 롱텀 지터는 낮은 입력 주파수를 갖는 PLL에서는 증가할 수밖에 없다. 이 문제를 해결하기 위해서 종래 사용된 방법을 소개하며, (i) 전통적인 차지 펌프 PLL에 많은 파워를 공급하는 방법, (ii) DLL(Delay Locked Loop)의 Multi-phase를 이용한 클럭 합성기(clock synthesizer) 구조를 이용하는 방법, (iii) Multiplying DLL (MDLL) 구조를 이용하는 방법, (iv) Hybrid PLL 구조를 이용하는 방법 등이 있을 수 있다.

첫째, 전통적인 차지 펌프 PLL에 많은 파워를 공급하는 방법은, 전통적인 차지 펌프 PLL 구조에서 VCO의 위상 노이즈(또는 지터)를 개선하는 방법이다. 앞에서 설명했듯이 낮은 입력 주파수에서는 기준 라이징 에지가 넓은 시간 간격을 갖고 공급되기 때문에 VCO가 제어되지 않은 상태로 있는 프리 런닝(free running) 구간이 길어지기 때문에 롱텀 지터가 증가하게 된다. 만약 VCO의 위상 노이즈 성능을 좋게 할 수 있다면 프리 런닝(free running) 구간에서도 지터가 증가하지 않게 때문에 롱텀 지터를 최소화할 수 있다. 하지만 이 방법의 문제점은 지터 개선을 위해서는 파워 및 사이즈를 증가시켜야 한다는 것이다. 또한 넓은 튜닝 레인지(tuning range)를 갖도록 하기 위해서 링 오실레이터 타입(ring oscillator type)을 주로 사용할 수밖에 없는데 이 경우 구조 자체의 한계로 위상 노이즈를 개선하는데 제약이 있다. 통상적으로 비디오 인터페이스(video interface)를 처리하기 위한 ,픽셀 클럭 발생기(pixel clock generator)용도로 사용하고자 한다면 설계요구 사양을 만족하기 위하여 수십 mW의 파워를 소비해야 한다. 또한 동작 전압을 1.8~3.3V 이상으로 설계해야 하기 때문에 PLL 내부의 디지털 회로와 동작 전압이 달라 인터페이스하기 위한 레벨 시프터 등이 필요하여 파워 증가는 더욱 커지게 된다.

두번째로, DLL의 Multi-phase를 이용한 클럭 합성기(clock synthesizer) 구조를 이용하는 방법에서, DLL은 PLL과 동작이 유사한데 차이점은 DLL은 내부에 클럭을 생성하는 오실레이터가 없고 단지 입력 클럭을 특정 시간만큼 딜레이시키는 딜레이 소자가 존재한다. 구조적으로 입력 클럭이 단순히 지연되는 것에 불과하기 때문에 입력 지터의 성능이 그대로 유지된다. 통상적으로 입력 신호는 매우 우수하다고 가정할 수 있기 때문에 DLL의 딜레이 단에서 발생하는 다중 위상(multi-phase)을 적절히 조합하여 더 높은 주파수를 생성한다면 이론적으로 입력 클럭과 동일한 성능을 갖는 출력 클럭을 생성할 수 있다. 하지만 딜레이 사이의 미스 매치(mismatch)가 존재하여 실제로 지터는 나빠지게 된다. 딜레이 소자 사이의 미스 매치가 심할수록 지터가 증가하기 때문에 일반적으로 보상회로 등을 필요로 하게 된다. 또한 체배수가 커지게 되면 필요한 다중 위상(multi-phase)의 개수 또한 증가하고 다양한 체배수를 갖는 클럭을 생성하기 어렵다는 단점으로 매우 높은 입력주파수를 갖고 낮은 체배수를 갖는 분야에만 제한적으로 사용되고 있다.

세번째로, Multiplying DLL(MDLL) 구조를 이용하는 방법을 들 수 있으며, 이 방법에서는, 엄밀하게 말하면 두번째에서 소개한 종래의 DLL구조와는 다르다. 종래의 DLL 구조란 단순히 입력 클럭을 딜레이시켜 다중 위상 등을 생성하거나 클럭 사이의 스큐(skew)를 제거하는 용도로 사용한 것을 말한다. MDLL 구조는 입력 클럭을 더 높은 주파수를 갖도록 체배하는 것을 말한다. 롱텀 지터를 제거하기 위하여 입력 신호를 이용하여 VCO를 주기적으로 리셋시켜 누적된 롱텀 지터가 1 cycle 이상 누적되지 않도록 하는 구조이다. 하지만 이 구조의 경우 DLL 및 PLL 모드가 번갈아 가면서 동작하기 때문에 DLL 모드로 동작하는 경우에는 지터 누적이 없지만 PLL 모드 동안에는 기존의 PLL과 마찬가지로 지터 누적이 발생하기 때문에 효과 면에서 만족스럽지 않다. 만족할 만한 성능을 달성하기 위하여는 딜레이 셀이 closed loop 형태로 동작하는 모드 동안의 위상 노이즈가 중요한데 이를 위하여는 VCO의 위상 노이즈를 개선시키는 방법과 마찬가지로 높은 동작 전압과 많은 전류가 공급되어야 한다.

네번째로, Hybrid PLL 구조를 이용하는 방법이 있다. 앞에서 설명한 첫번째 내지 세번째 방법은 큰 범주에서 기존의 아날로그 차지 펌프 PLL 기술에 속한다. 즉 위상을 비교하는 PFD(Phase Frequency Detector)와 위상 차이를 전압으로 바꿔주기 위한 차지 펌프 및 루프 필터 회로, 제어 전압에 의하여 제어되는 VCO (Voltage Controlled Oscillator) 또는 VCDL (Voltage Controlled Delay Line)로 구성된다. 이와 같은 회로는 트랜지스터 공정이 스케일 다운(scale down)되면서 구현이 점점 힘들어 진다. 낮은 전원 전압으로 인한 동작 영역의 제한과 누설(leakage)의 증가로 인해 루프 필터(loop filter)의 구현이 어려워지는 것이 이유이다. 이러한 근원적인 문제점을 해결하기 위하여 디지털 PLL 구조가 대안으로 제시되고 있다. 하지만 디지털 PLL은 롱텀 지터를 개선하기 위해서 제시된 아이디어가 아님으로 낮은 입력 주파수 클럭를 갖는 경우 아날로그 PLL 이든 디지털 PLL 이든 롱텀 지터가 증가하는 문제는 해결할 수가 없다. 디지털 PLL도 아날로그 PLL과 마찬가지로 낮은 주파수를 갖는 입력신호가 공급되는 경우 롱텀 지터를 개선하기 위해서는 DCO(Digital Controlled Oscillator)의 위상 노이즈 성능이 우수해야 한다. 즉 더 많은 파워가 필요하다. 이러한 문제점을 해결하기 위하여 아날로그와 디지털 PLL 을 적절히 조합한 Hybrid PLL 개념이 제안되었다. DCO의 성능을 개선하기 위하여 제안된 아이디어에서는 아날로그 PLL을 이용하여 DCO을 구현하였다. 즉 아날로그 PLL의 입력 주파수(fin)와 출력 주파수(fout) 사이에는 fout = fin * (divider setting 값)의 관계가 P/V/T에 관계없이 항상 성립하기 때문에 만약 divider setting 값(분주기 설정값)을 적절히 제어할 수 있다면 매우 우수한 성능의 DCO를 구현할 수 있다. Divider setting 값을 DCO의 입력 code라 생각하면 아날로그 PLL을 DCO로 간주할 수 있다. 단 이때 아날로그 PLL에는 롱텀 지터를 개선하기 위하여 높은 주파수를 갖는 크리스탈 클럭을 공급한다. 아날로그 PLL의 입력이 수십 MHz 수준으로 충분히 높기 때문에 대역폭 또한 수MHz 수준으로 높게 설정할 수 있다. 이 경우 아날로그 PLL 내부 VCO의 성능이 비교적 좋지 않더라고 PLL의 노이즈 쉐이핑(noise shaping) 기능에 의하여 매우 좋은 롱텀 지터 성능을 갖는 출력 클럭을 생성할 수 있다. 또한 fin/fout 관계는 P/V/T에 무관하게 divider setting 값에만 의존하기 때문에 선형성이 매우 우수한 DCO을 구현할 수 있다.

제안된 구조는 2개의 입력주파수를 필요로 하게 되며, 통상적으로 시스템상에는 여러 개의 클럭이 공급되고 특히 수 KHz의 매우 낮은 입력 주파수를 사용하는 시스템이라 할지라도 로직 회로를 구동하기 위하여 이보다 훨씬 높은 수십 MHz 수준의 크리스탈 클럭이 공급되고 있으므로, 추가적인 하드웨어 부담은 없다고 볼 수 있다. 이와 같은 아이디어는 앞서 제안된 첫번째 내지 세번째와 비교할 때 가장 적은 파워만으로도 가장 우수한 지터 성능을 달성할 수 있다. 하지만 아날로그 PLL을 설계해야 하기 때문에 저 전압 CMOS 공정에서는 적용이 어렵게 된다. 또한 아날로그 PLL 및 디지털 PLL 설계가 대부분 풀 커스텀(full custom) 설계 방식에 의존하고 있어 개발기간은 기존 차지 펌프 PLL 대비 동일하다고 볼 수 있다.

위에서 소개한 방법들은 공통적으로 풀 커스텀(full custom) 설계가 반드시 필요한 문제가 있다. 또한 기존의 아날로그 차지 펌프 PLL기술을 사용해야 하기 때문에 공정 스케일 다운(process scale down)시 적용이 어려워진다. 기존의 아날로그 차지 펌프 PLL 및 디지털 PLL 구조의 경우, 많은 부분이 풀 커스텀 설계 방식으로 진행되어 설계자의 개인능력에 지나치게 의존하고, 또한 공정이나 요구사양 변경으로 인하여 설계수정을 해야 할 경우 많은 설계시간이 소요되는 문제점이 있었다.

상기한 종래 기술의 문제점 및 과제에 대한 인식은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이 아니므로 이러한 인식을 기반으로 선행기술들과 대비한 본 발명의 진보성을 판단하여서는 아니됨을 밝혀둔다.

본 발명의 목적은, 지터 개선을 위해서 파워 및 사이즈를 증가시키지 않아도 되는 PLL을 제공하기 위한 것이다.

본 발명의 다른 목적은, 지터 개선을 위해서 높은 동작 전압과 많은 전류가 없어도 되는 PLL을 제공하기 위한 것이다.

본 발명의 다른 목적은, 아날로그 회로를 포함하지 않으면서도 지터 성능이 우수한 PLL를 제공하기 위한 것이다.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 양상에 따른 디지털 위상 고정 루프는, 출력 신호의 주파수가 디지털 제어 코드(M)(이하 '제 1 디지털 제어 코드'라 한다)에 따라 제어되는 디지털 컨트롤 오실레이터(이하, '제 1 디지털 컨트롤 오실레이터'라 한다)(200)를 포함하는 위상 고정 루프(1)(이하 '제 1 위상 고정 루프'라 한다)로서,

상기 제 1 디지털 컨트롤 오실레이터(200)는, 상기 제 1 디지털 제어 코드(M)를 입력받아 상기 제 1 디지털 제어 코드(M)에 따라 피드백 경로 상의 신호에 대한 분주비가 제어되며, 상기 제 1 위상 고정 루프(1)의 내부에 있는 또 다른 위상 고정 루프(이하 '제 2 위상 고정 루프'라 한다)(200'); 상기 제 2 위상 고정 루프(200')의 출력 신호를 분주하되 적어도 상기 제 2 위상 고정 루프(200')의 오실레이터를 제어하는 제어 신호를 이용하여 분주비가 자동 선택되는 상기 제 2 분주 블럭(600);을 포함하여 구성되는 것을 특징으로 한다.

상기 제 1 디지털 컨트롤 오실레이터(200)는 상기 제 1 위상 고정 루프(1)의 내부에 있는 또 다른 위상 고정 루프(이하 '제 2 위상 고정 루프'라 한다)(200')을 이용하여 구현되되,

상기 제 2 위상 고정 루프(200')에 포함되어야 하는 오실레이터는, 디지털 제어 코드(이하 '제 2 디지털 제어 코드'라 한다)에 따라 주파수가 제어되는 디지털 컨트롤 오실레이터(이하 '제 2 디지털 컨트롤 오실레이터'라 한다)(240)를 포함하는 디지털 컨트롤 오실레이터 블럭(280)으로써 구현되는 것을 특징으로 한다.

본 발명의 일 양상에 따른 타임 디지털 컨버터는, 디지털 위상 고정 루프에 이용되어 입력 레퍼런스 신호와 피드백 신호 사이의 위상차를 디지털 코드로 변환하는 타임 디지털 컨버터에 있어서,

상기 위상차를 감지하되 파인 레졸루션과 내로우 디텍션 레인지를 갖는 파인 타임 디지털 컨버터(140); 상기 위상차를 감지하되 와이드 디텍션 레인지와 코아스 레졸루션을 갖는 코아스 타임 디지털 컨버터(130);를 포함하여 구성되되, 상기 파인 타임 디지털 컨버터(140)의 오버플로우를 감지하는 오버플로우 디텍터(150)를 더 구비하고, 상기 오버플로우 디텍터(150)에서 오버플로우를 감지하지 못한 경우 상기 코아스 타임 디지털 컨버터(130)의 동작을 중지시켜 전력을 절약하는 것을 특징으로 한다.

본 발명의 일 양상에 따른 파인 튜닝 셀은, 입력되는 디지털 제어 코드에 따라서 출력 신호의 주파수가 가변되는 디지털 컨트롤 오실레이터에 이용되며, 상기 주파수를 파인 튜닝하기 위한 파인 튜닝 셀에 있어서,

상기 파인 튜닝 셀은, 제 1 전원단 및 제 2 전원단으로부터 전원을 공급받고 입력단의 신호를 인버팅하여 출력단에 출력하되, 인에이블 신호에 따라 상기 인버팅한 출력을 상기 출력단으로 제공하거나 상기 출력단이 트라이 스테이트 상태가 되게 하는 트라이 스테이트 인버터(242)로써 구현되며,

상기 제 1 전원단과 상기 출력단 사이의 전류 경로 상에 삽입되고 적어도 하나 이상의 다이오드 커넥션된 PMOS(242_P3); 상기 제 2 전원단과 상기 출력단 사이의 전류 경로 상에 삽입되고 적어도 하나 이상의 다이오드 커넥션된 NMOS(242_N3);를 포함하여 구성됨으로써, 상기 인에이블 신호의 온오프에 따른 전류 변화량을 저감하는 것을 특징으로 한다.

본 발명의 일 양상에 따르면, 지터 성능을 개선하면서도 파워 및 사이즈를 증가시키지 않아도 되며, 저전압 환경에도 적용할 수 있는 PLL을 제공할 수 있으며, 파워 소모가 작고 사이즈가 작은 PLL을 제공할 수 있는 효과가 있다.

본 발명의 일 양상에 따르면, 롱텀 지터가 낮은 PLL을 구현하기 위하여 종래 아날로그 PLL을 내부에 포함함으로써 생길 수 있는 문제를 제거할 수 있는 효과가 있다.

본 발명의 일 양상에 따르면, 입력 주파수가 낮음에도 불구하고 롱텀 지터 성능이 우수한 PLL을 제공할 수 있는 효과가 있다.

본 발명의 일 양상에 따르면, PLL을 올 디지털로 구성할 수 있게 됨으로써 PLL의 설계가 보다 용이해지며 오토 플레이스 및 라우팅(Auto place and routing) 방법을 보다 쉽게 적용할 수 있거나 보다 높은 비중으로 적용할 수 있는 효과가 있다.

본 발명의 일 양상에 따르면, PLL의 커스텀 설계 요소를 배제하거나 최소한으로 할 수 있게 됨으로써 공정의 변경, 모델 체인지 또는 사양 변경이 있어도 PLL의 설계가 매우 용이해지는 효과가 있다.

본 발명의 일 양상에 따르면, DCO에 있어서 매우 간단한 방법으로 전류 변화량이 극히 작은 파인 튜닝 셀을 제공할 수 있으며, 이에 따라 레졸루션이 좋은 DCO를 제공할 수 있는 효과가 있다.

종래 DCO의 파인 튜닝 셀에서 트랜지스터의 게이트 폭을 작게 하고 게이트 길이를 크게 하는 경우 커패시턴스 및 파워 소모가 증가하는 문제점이 있으나, 본 발명의 일 양상에 따르면, 커패시턴스 및 파워 소모의 증가 없이도 세밀한 주파수 조절이 가능한 파인 튜닝 셀 및 DCO를 제공할 수 있는 효과가 있다.

본 발명의 일 양상에 따르면, TDC에서 오버플로우 디텍터를 사용하여 코아스 TDC의 동작을 정지시킴으로써 TDC의 파워 소모를 저감할 수 있는 효과가 있다.

본 발명의 일 양상에 따르면, TDC에서 입력 클럭에 대하여 분주기를 사용하고 출력의 게인을 조절하는 게인 보상기를 사용함으로써, TDC의 디텍션 레인지, 레졸루션 및 게인을 적절히 조절할 수 있게 되는 효과가 있다.

본 발명의 일 양상에 따르면, 분주 블럭(600)을 사용함으로써 P/V/T에 관계 없이 원하는 출력 주파수(FOUT)를 용이하게 획득할 수 있는 효과가 있다.

본 발명의 일 양상에 따르면, 좁은 튜닝 레인지를 갖는 DCO2만으로도 넓은 주파수 범위의 출력 주파수(FOUT)를 생성할 수 있는 효과가 있다. 즉, DCO2의 출력 주파수에 있어서 MIN/MAX가 좁아도 넓은 출력 주파수(FOUT)의 범위를 갖는 ADPLL를 제공할 수 있는 효과가 있다.

본 발명의 일 양상에 따르면, 파인 코드의 오버플로우를 감지하여 코아스 코드를 증감함으로써 내부에 PLL을 포함하는 ADPLL에 있어서도 록 타임의 증가를 억제할 수 있는 효과가 있다.

본 발명의 일 양상에 따르면, S의 초기값을 자동으로 설정함으로써 S값의 스윕을 최소화할 수 있는 효과가 있다.

본 발명의 일 양상에 따르면, S의 초기값을 자동 설정함에 있어서 자동 측정 회로를 사용함으로써, ADPLL의 P/V/T를 반영한 S의 초기값 설정이 가능하게 되는 효과가 있다.

본 발명의 일 양상에 따르면, S의 초기값을 자동 설정함에 있어서 자동 측정 회로를 사용함으로써, 입력 주파수(FIN1, FIN2) 및 외부에서 설정되는 주파수 게인(N)을 자동 반영하여 S의 초기값 설정이 가능하게 되는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 올 디지털 위상 고정 루프(All Digital Phase Locked Loop: 이하 약칭으로서 'ADPLL'라고 하기도 한다)(1)의 구성을 도시한 블럭도이다.
2는 본 발명의 일 실시예에 따라 DCO 블럭(280) 및 분주 블럭(600)의 상세 구성을 포함하는 올 디지털 위상 고정 루프(1)를 도시한 도면이다.
도 3은 일반적으로 널리 사용되는 DCO 구조를 예시적으로 나타낸 도면이다.
도 4(A)는 일반적인 코아스 튜닝 셀(241)의 회로 구조를 도시한 도면이며, 도 4(B)는 본 발명의 일 실시예에 따른 파인 튜닝 셀(242)의 회로 구조를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 타임 디지털 컨버터(TDC)의 구조를 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따라 타임 디지털 컨버터(TDC) 중의 코아스 타임 디지털 컨버터(TDC)의 상세 구성을 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 DCO의 제어방법을 개념적으로 도시한 순서도이다.
도 8은 본 발명의 일 실시예에 따른 코아스/파인 제어부(295) 및 분주비 제어로직(290)의 상세 구성을 도시한 블럭도이다.
도 9는 본 발명의 일 실시예에 따른 S값 측정부(500)의 상세 구성을 도시한 도면이다.
도 10은 본 발명의 실시예에 따라 제 3 분주기(DIV3, 270)을 이용하여 분주비(S)를 적절히 제어함으로써 DCO2가 적당한 레인지에서 동작되는 것을 설명하기 위한 그래프이다.

첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 명칭 및 도면 부호를 사용한다.

도 1은 본 발명의 일 실시예에 따른 올 디지털 위상 고정 루프(All Digital Phase Locked Loop: 이하 약칭으로서 'ADPLL'라고 하기도 한다)(1)의 구성을 도시한 블럭도이다. 도 2는 본 발명의 일 실시예에 따라 DCO 블럭(280) 및 분주 블럭(600)의 상세 구성을 포함하는 올 디지털 위상 고정 루프(ADPLL,1)을 도시한 도면이다.

본 발명의 일 실시예에 따른 ADPLL(1)은 제 1 디지털 컨트롤 오실레이터(Digital Controlled Oscillator; 이하 '디지털 컨트롤 오실레이터'는 'DCO'로 약칭되고 '제 1 디지털 컨트롤 오실레이터'는 'DCO1'과 같이 약칭되며, 이하 다른 구성요소에 대해서도 이와 같은 약칭 방식을 사용한다)(200), 제 1 분주기(Divider)(DIV1, 400), 제 1 타임 디지털 컨버터(Time to Digital Converter)( TDC1, 100) 및 제 1 디지털 루프 필터(Digital Loop Filter)( DLF1, 300)을 포함하여 구성된다.

ADPLL(1)은, 입력 신호(fin1)(통상 레스펀스 클럭이다)와 피드백 신호(feed1) 사이의 위상 차이를 디지털 코드로 변화하는 TDC1(100), TDC1(100)의 출력을 DCO1(200)의 컨트롤 코드(M)로 변화시켜 주는 Proportional/Integral controller 형태의 DLF1(300), 그리고 DLF1(300)의 출력인 디지털 제어 코드(M)에 의하여 정해지는 클럭 주파수를 갖는 출력 신호(fout)를 생성하며, 즉, 출력 신호(fout)의 주파수(FOUT)가 디지털 제어 코드(M)에 따라 제어되는 DCO1(200)을 포함하여 구성된다. 그리고 선택적으로 주파수 체배 기능을 갖도록 하는 경우 피드백 경로에 DIV1(400)이 추가된다. DIV1(400)의 세팅 값인 분주비(N)는 ADPLL(1)에서 입력 신호의 주파수(FIN1)와 출력 신호의 주파수(FOUT) 사이의 주파수 게인(N=FOUT/FIN))이 된다.

TDC(100, 210)는 두 입력 신호(fin1, feed1) 사이의 위상 차를 디텍션하여 위상 차에 비례하는 디지털 코드를 생성한다. 종래 차지 펌프 PLL에서는 위상차 검출기(Phase Detector:'PD')의 출력이 두 입력 신호 사이의 위상 차에 비례하는 펄스 폭(pulse width)을 갖는 구형 파 펄스(pulse)인 것에 반하여 TDC(100, 210)의 출력은 디지털 코드로 표현되는 신호이다. 펄스 폭(pulse width)를 아날로그-디지털 변환(Analog to digital conversion)한 개념이다.

TDC(100, 210)의 디지털 코드는 뒷 단의 DLF(300, 220)로 인가되는데 DLF(300, 220)는 일종의 R/C filter를 디지털 필터로 구현한 것이다. 즉 TDC의 출력은 DLF(300, 220)에 누적된다. DLF(300, 220)의 출력전압은 차지 펌프의 출력 전압을 아날로그-디지털 변환(Analog to digital conversion)한 것과 동일하다. 누적된 DLF의 출력전압은 DCO1(200) 및 DCO 블럭(280)의 제어입력으로 사용된다. DCO1(200) 및 DCO 블럭(280)의 출력 주파수는 디지털 입력에 의하여 결정된다.

TDC(100, 210)의 두 입력 fin1 및 feed1 사이 또는 fin2 및 feed2 사이의 위상 차가 0일 때 TDC(100, 210)의 출력 또한 0을 갖는다. 이때 DLF(300, 220)로 공급되는 디지털 입력이 0이 되는 것이므로 DLF(300, 220)의 출력은 현재 상태를 유지하게 된다. 이는 DCO1(200) 및 DCO블럭(280)의 입력이 현재 상태를 유지하는 것이므로 DCO1(200) 및 DCO블럭(280)의 출력 주파수는 일정하게 유지된다. 이처럼 TDC(100, 210)의 두 입력 신호 사이의 위상 차이가 0이고 DLF(300, 220)의 출력이 현재 상태를 유지하는 상태를 페이즈 록(phase lock) 되었다고 하며 ADPLL은 네거티브 피드백(negative feedback) 동작에 의하여 이러한 상태를 유지하려는 방향으로 수렴하게 된다.

ADPLL(1)의 DCO1(200)은, 제 2 올 디지털 위상 고정 루프(Phase Locked Lool)('ADPLL2',200') 및 분주 블럭(600)을 포함하여 구성될 수 있다. ADPLL2(200')는, 디지털 제어 코드(M)를 입력받아 디지털 제어 코드(M)에 따라 피드백 경로 상의 신호에 대한 분주비(M)가 제어되며, ADPLL(1)의 내부에 있는 또 다른 위상 고정 루프이다. 분주 블럭(600)은, ADPLL2(200')의 출력 신호를 분주하되 적어도 ADPLL(200')의 오실레이터, 즉 DCO2(240)를 제어하는 제어 신호를 이용하여 분주비가 자동 선택된다.

ADPLL(1)은 내부 블럭 중 DCO1(도200)에 해당하는 부분도 올 디지털(All digital) PLL(ADPLL2, 200')을 포함하게 된다. ADPLL2(200')에 있어서 DCO2(240)의 출력 신호의 주파수(FDCO), 제 2 입력 신호(통상 제 1 입력 신호(fin1)보다는 고속의 레퍼런스 클럭이 된다)의 주파수(FIN2), 및 분주비(M) 사이에는 FDCO = FIN2 x M 의 관계식을 만족하게 된다. DCO1(200)의 기능은 디지털 제어 코드를 받아서 비례하는 출력주파수를 생성하는 것이므로 수식으로 쓰면 DCO1(200)의 출력주파수 = 디지털 제어 코드(M) x Gain 으로 표현할 수도 있다. ADPLL2(200')의 입출력 주파수 관계는 위에서 설명한 것과 같이 FDCO = FIN2 x M 이 되는데 M을 ADPLL2(200')의 입력 코드라고 하면 FIN2는 ADPLL(200')의 게인(gain)이 된다. DCO1(200)의 레졸루션(resolution)을 확보하기 위해서 M값은 정수부 + 소수부 형태의 제어가 가능해야 한다. 즉 ADPLL(200')은 fraction-N 방식의 PLL로 구현된다. 본 발명의 일 양상에 따르면 올 디지털 PLL에 이용되는 내부 PLL에 대해서도 올 디지털 PLL(ADPLL2, 200')을 이용하여 구현한다.

본 발명의 일 양상에 따르면, DCO1(200)의 구현을 적어도 TDC2(210), DLF2(220), DCO2(240) 및 DIV2을 포함하여 구성되는 완전한 형태의 ADPLL을 이용하여 구현한다.

또한, 본 발명의 일 양상에 따르면, TDC1(100), DLF1(300), DIV1(400) 등으로 구성되는 슬로우 루프(slow loop)의 필터 출력 코드(M)을 이용하여, DCO1(200)의 메인 분주기(main divider) 값을 조절함으로써 전체 패스트 루프(fast loop) 및 슬로우 루프(slow loop)를 동시에 페이즈 록킹(phase locking)한다.

또한, TDC1(100)은 제 1 입력 신호화 출력 신호의 1/N 분주된 값 사이의 위상 차이가 0 이 아닌 경우 위상 차이에 비례하는 음 또는 양 의 값을 갖는 디지털 코드를 생성하고 DLF1(300)은 이 디지털 코드를 누적시켜 M 값을 생성하는 방식이며, TDC1(100)의 두 입력 신호 사이에 스큐(skew) 차이가 0이 되는 순간 TDC1(100)의 출력 코드는 0이 되고 DLF1(300)은 현재 상태를 유지하여 M 값을 특정 값으로 고정한다.

M 값이 고정되면 ADPLL2(200')의 루프(loop) 동작에 의하여 TDC2(210)의 두 입력 신호 사이의 스큐(skew) 차이가 0이 될 때까지 DLF2(220)에 적절한 디지털 코드를 누적시켜 DCO2(240)의 입력 코드를 조절한다.

그리고, FIN1 << FIN2의 관계를 갖도록 하여 FIN1의 속도로 M을 느리게 제어하고, FIN2측면에서 볼 때 충분히 오랜 시간 동안 M이 고정된 상태임으로 인해, ADPLL2(200')의 루프는 fin1의 1 주기 안에 FDCO = FIN2 x M 의 주파수를 생성하고, 제 3 분주기(270)의 분주비(S)에 의해서 FOUT = FDCO / S = FIN2 x M / S의 주파수를 생성한다.

FIN1의 속도로 동작하는 슬로우 루프(slow loop)와 FIN2의 속도로 동작하는 패스트 루프(fast loop)는 FIN1 x N = FIN2 x M / S 의 관계식이 만족할 때까지 피드백(feed back) 동작에 의하여 정상 상태로 수렴하도록 DLF1(300) 및 DLF2(220)의 출력 코드를 조절하게 된다. 패스트 루프 및 슬로우 루프의 피드백 동작에 의하여 TDC1(100) 및 TDC2(210)의 두 입력 신호들 사이의 위상 차이가 0이 되면 FIN1 x N = FIN2 x M / S 이 만족하는 것이므로 원하는 ADPLL(1)의 출력 신호(fout)를 생성할 수 있다. N은 외부에서 설정되는 변수이며 M은 슬로우 루프(Slow loop) 의 피드백 동작에 의하여 자동으로 컨트롤된다.

한편, ADPLL2(200')는 내부에 포함되어야 하는 오실레이터로서, 디지털 컨트롤 오실레이터 블럭('DCO 블럭')(280)을 포함하며, DCO 블럭(280)은 제 2 디지털 컨트롤 오실레이터(Digital Controlled Oscillator, 'DCO2')(240), 델타 시스마 모듈레이터(Delta Sigma Modulator, 'DSM')(230) 및 코아스/파인 제어부(295)를 포함하여 구성된다.

델타 시스마 모듈레이터(Delta Sigma Modulator, 'DSM')(230)는 DCO2(240)의 레졸루션(resolution)을 개선하기 위하여 파인 컨트롤(fine control)의 LSB 1bit code를 디더링(dithering)하는 기능을 한다. 즉 DCO2(240)의 1 LSB를 on/off 할 때 1MHz를 변경할 수 있다면 디더링(dithering)을 하지 않을 경우 DCO2(240)의 최소 레졸루션(resolution)은 1MHz가 된다. 이를 더 개선하기 위해서는 DCO2(240) 회로 자체를 개선해야 하나 일반적으로 낮출 수 있는 레졸루션(resolution)은 물리적 한계로 인하여 충분치 않기 때문에 LSB를 on/off 하는 숫자를 조절하면 0 MHz~ 1MHz 사이의 임의의 주파수 레졸루션(resolution)을 갖는 DCO를 구현할 수 있다. 한편 DLF1(300)의 후단에도 위와 같은 목적을 가지고 델타 시스마 모듈레이터를 더 부가하여 M을 정수부 + 소수부로 표현 가능하도록 하기 위하여 사용될 수 있다.

코아스/파인 제어부(295)는 DCO2(240)가 와이드 튜닝 레인지(wide tuning range)와 파인 레졸루션(fine resolution)을 동시에 가능하도록 하기 위하여 DCO2(240)의 컨트롤을 코아스(coarse) 부분과 파인(fine) 부분으로 나누는 회로이다. 그리고 DCO2(240)는 디지털 제어 코드에 따라 주파수가 제어되는 오실레이터로서 코아스 튜닝 셀 및 파인 튜닝 셀을 포함하여 구성된다. 코아스/파인 제어부(295) 및 DCO2(240)에 대해서는 추후 상세히 설명한다.

한편, 제 3 분주기(Divider)(DIV3,270)는 DCO2(240)의 출력 신호(fdco)를 분주비(S)로 분주하는 블럭이며, 분주비 제어 로직(290)은 DCO2(240)의 출력 신호를 분주하되 적어도 코아스/파인 제어부(295)의 출력인 디지털 제어 코드를 이용하여 분주비(S)가 자동 선택되도록 한다. 분주비 제어 로직(290)은 DCO2(240)의 튜닝 레인지(tuning range)를 좀더 넓게 하고 P/V/T에 관계없이 원하는 출력 신호의 주파수 FOUT를 갖도록 자동으로 분주비(S)을 조절하는 블록으로서 자세한 것은 후술한다.

분주 블럭(600)은, DCO2(240)의 주파수 범위가 P/V/T에 따라서 바뀌어도 항상 원하는 출력 신호의 주파수 FOUT을 갖도록 DIV3(270)의 분주비(S)를 적절히 컨트롤하여 DCO2(240)의 튜닝 레인지(tuning range)가 위/아래로 시프트(shift)되어도 시프트된 만큼 S 값을 조절하여 원하는 주파수를 생성할 수 있도록 하는 회로들이다.

도 3은 일반적으로 널리 사용되는 DCO 구조를 예시적으로 나타낸 도면이다.

DCO는 링 오실레이터를 구성하고 코아스 튜닝(Coarse tuning)과 파인 튜닝(Fine tuning)을 위한 부분으로 분리되어 있다. 코아스 튜닝(Coarse tuning)을 위한 코아스 튜닝 셀(241)과 파인 튜닝(Fing tuning)을 위한 파인 튜닝 셀(242)을 구비하며, 코아스 튜닝 셀(241) 및 파인 튜닝 셀(242)은 복수개의 단을 구성하고, 최종단의 출력은 다시 입력으로 피드백되어 결국 링 오실레이터를 구성하게 된다. 링 오실레이터의 발진 주파수는, 코아스 튜닝 셀(241)의 각 인에이블 신호(C_EN1 ~ C_EN3)에 의해서 큰 폭으로 조정되고, 파인 튜닝 셀(242)의 각 인에이블 신호(F_EN1 ~ F_EN3)에 의해서 정밀 조정된다. 도 3에서는 3단의 구조이고 각 단에서 코아스 튜닝 셀(241) 및 파인 튜닝 셀(242)이 각각 3개 있는 것을 도시하고 있으나 실제에 있어서는 이보다 훨씬 많은 숫자로 구성될 수 있다.

도 4(A)는 일반적인 코아스 튜닝 셀(241)의 회로 구조를 도시한 도면이며, 도 4(B)는 본 발명의 일 실시예에 따른 파인 튜닝 셀(242)의 회로 구조를 도시한 도면이다.

코아스 튜닝 셀(241)은 전형적인 Tri-state inverter로서 EN 값에 따라서 코아스 튜닝 셀(241)이 온/오프될 수 있다. 그리고 병렬로 연결된 복수의 코아스 튜닝 셀(241)의 온/오프에 따라 각 단에서 driving 능력을 조절할 수 있다. 이와 같은 tri-state inverter를 온/오프해서 DCO의 주파수를 조절하게 된다. 한편 종래 파인 튜닝 셀(241)에 있어서도 이와 같은 구조를 가지는 것은 동일하나 트랜지스터의 사이즈를 조정하는 방법을 사용한다.

tri-state inverter를 온/오프해서 DCO가 출력 가능한 최소 주파수 레졸루션(resolution)은 해당 노드의 capacitance 값 및 온/오프에 따라 변하는 current 량에 의존한다. 주파수 변화 량은 아래의 관계식으로 결정된다.

주파수 변화 량 = ΔI / C

C = capacitance, ΔI = 셀의 온/오프에 따른 전류 변화랑

주파수 변화 량을 최소로 하려면 셀을 온/오프할 때 전류 변화 량을 최소로 해야 한다. 일반적인 셀과 같은 형태로 주파수 변화 량을 감소시키기 위해서는 트랜지스터의 게이트 폭을 줄여야 하는데 이처럼 게이트 폭을 감소시키는 데는 제한이 존재한다. 또는 게이트 폭은 최소로 하고 게이트 길이만 증가시키는 방법 또한 가능한데 이 경우에는 게이트 커패시턴스 값이 증가하여 파워 소비량이 증가하게 된다.

한편, 본 발명의 일 양상에 따르면, 간단한 회로 구조로써 매우 세밀한 주파수 조절이 가능한 구조를 제안한다. 본 발명의 일 양상에서는 도 4(B)에서와 같이 PMOS(242_P3) 및 NMOS(242_N3) 소자를 각각 다이오드 커넥션 형태로 연결하여 EN 신호의 온/오프에 따라서 변하는 전류 변화 량을 감소시켰다.

본 발명의 일 양상에 따른 파인 튜닝 셀(242)은, 제 1 전원단(VCC) 및 제 2 전원단(GND)으로부터 전원을 공급받고 입력단(A)의 신호를 인버팅하여 출력단(Y)에 출력하되, 인에이블 신호(EN)에 따라 인버팅한 출력을 출력단으로 제공하거나 출력단이 트라이 스테이트 상태가 되게 하는 트라이 스테이트 인버터(242)로써 구현되되, 적어도 하나 이상의 다이오드 커넥션된 PMOS(242_P3) 및 NMOS(242_N3)를 각각 포함함으로써 인에이블 신호(EN)의 온오프에 따른 전류 변화량을 저감하는 것을 특징으로 한다.

다이오드 커넥션된 PMOS(242_P3)는, 제 1 전원단(VCC)과 출력단(Y) 사이의 전류 경로 상에 삽입되며, 예를 들면 인에이블 신호(EN)에 따른 인에이블용 PMOS(242_P1)와 상기 제 1 전원단(VCC) 사이에 위치한다. 다이오드 커넥션된 NMOS(242_N3)는, 제 2 전원단(GND)과 출력단(Y) 사이의 전류 경로 상에 삽입되며, 예를 들면, 인에이블 신호(EN)에 따른 인에이블용 NMOS(242_N1)와 상기 제 2 전원단(GND) 사이에 위치한다. 그리고 필요에 따라 다이오드 커넥션된 소자의 사이즈를 줄이고 개수를 늘려서 매우 미세한 전류량을 조절할 수 있다.

도 5는 본 발명의 일 실시예에 따른 타임 디지털 컨버터(TDC)의 구조를 도시한 도면이며, 도 6은 본 발명의 일 실시예에 따라 타임 디지털 컨버터(TDC) 중의 코아스 타임 디지털 컨버터(TDC)의 상세 구성을 도시한 도면이다.

TDC(100)은 디지털 위상 고정 루프에 이용되어 입력 레퍼런스 신호와 피드백 신호 사이의 위상차를 디지털 코드로 변환하는 블럭이다.

TDC의 레졸루션(resolution)은 세밀(fine)할수록 좋고 캡처 레인지(capture range)는 넓은 수록 좋다. 만약 일반적인 딜레이 셀 타입의 TDC를 사용할 경우 디텍션 레인지(detection range)는 아래 식으로 정해진다.

Detection Range = minimum resolution x stage number

즉 세밀한 레졸루션(resolution)을 갖는 TDC는 넓은 디텍션 레인지(detection range)를 갖기 위해서는 매우 많은 딜레이 셀(delay cell)이 필요하다. 이처럼 딜레이 체인(delay chain)의 개수를 늘려서 디텍션 레인지(detection range)를 증가시키는 방식은 파워 및 사이즈 측면에서 좋은 접근방법이 아니다.

한편, 디텍션 레인지(Detection range)가 좁을 경우 Lock time 이 증가하게 된다. 본 발명의 일 양상에서는 와이드 디텍션 레인지(Wide detection range)와 파인 레졸루션(fine resolution)을 모두 달성하기 위하여 코아스(coarse)/파인(fine) 형태가 혼합된 TDC를 사용하되, 새로운 형태의 TDC를 제안한다.

도 5의 DCO는 ADPLL(1)의 내부에 내장되어 있는 DCO2(240)을 그대로 사용할 수 있다. TDC(100)는 와이드 디텍션 레인지(Wide detection range)와 파인 레졸루션(fine resolution)을 동시에 달성하기 위하여 2 step 구조를 사용하며, 위상 에러 량이 클 경우에는 카운터 기반의 코아스 TDC(130)를 사용하고 위상 에러 량이 파인 TDC(140)의 최대 디텍션 레인지(detection range)보다 작으면 딜레이 체인(Delay chain) 기반의 파인 TDC(140)를 사용하는 구조이다.

TDC(100)는, 위상차를 감지하되 파인 레졸루션과 내로우(narrow) 디텍션 레인지를 가진 파인 TDC(140)와, 위상차를 감지하되 와이드(wide) 디텍션 레인지와 코아스 레졸루션을 가진 코아스 타임 디지털 컨버터(130)를 포함한다.

코아스 TDC(130)의 디텍션 레인지(detection range)는 카운터(135)의 최대 counting 수를 증가시키면 무한대까지도 증가시킬 수 있다. 다만 코아스 TDC(130)의 레졸루션(resolution)은 DCO(240)의 동작 주파수에 의하여 제한된다. 하지만 코아스 TDC(130)의 기능은 파인 에러를 디텍션하는 것이 아니므로 문제가 되지는 않는다.

그리고 작은 위상 에러는 딜레이 체인(delay chain) 형태의 파인 TDC(140)를 이용하여 디텍션하며 파인 TDC(140)는 항상 동작한다. 파인 TDC(140)의 출력 값이 디텍션 레인지를 넘어가면 오버플로우 디텍터(150)가 이를 감지하고, MUX(160)의 선택입력을 제어하여 코아스 TDC(130)의 출력이 선택되도록 한다. 그리고 오버플로우 디텍터(150)는, 파인 TDC(140)의 오버플로우를 감지하지 못한 경우 코아스 TDC(130)의 동작을 중지시켜 전력을 절약할 수 있도록 한다.

코아스 TDC(130)가 동작 중이라도 파인 TDC(140)는 항상 동작한다. 코아스 TDC(130) 및 파인 TDC(140) 중 대부분의 파워는 DCO(240)의 클럭 주파수로 구동되는 카운터(135)가 동작하는 코아스 TDC(130)에서 발생한다.

코아스 TDC(130)는 위상 에러가 큰 구간 동안만 동작시키고 위상 오차가 작아지는 스테이블(stable) 상태에서는 클럭 게이팅 로직(clock gating logic), 즉 AND 로직(120)에 의하여 코아스 TDC(130)로 가는 클럭을 막게되어 코아스 TDC(130)의 파워 소비를 막는다.

코아스 TDC(130)는 레졸루션(resolution)이 파인 TDC(140)에 비하여 매우 낮은데, 이에 따라 코아 TDC(130)과 파인 TDC(140)의 출력을 조정하기 위하여 게인 보상기(170)를 사용한다.

MUX(160)는 코아스 TDC(130)의 출력과 파인 TDC(140)의 출력 중에서 선택적으로 출력하며, 게인 보상기(170)는 오버플로우 디텍터(150)가 오버플로우를 감지한 경우 MUX(160)의 출력에 대하여 게인을 곱해주며, 오버플로우를 감지하지 못한 경우 상기 MUX(160)의 출력을 바이패스한다.

전체 루프에서 동일한 TDC 게인을 갖도록 하기 위하여 코아스 TDC(130)의 출력을 최종 출력단에 보내기 전에 증폭시켜서 내보내 준다. 파인 TDC(140)의 출력은 증폭시키지 않고 바이패스시켜 준다. 게인 보상기(170)에서는 코아스/파인 모드의 TDC 게인을 일정하게 해주는 역할 이외에 Lock time을 개선하기 위하여 코아스 모드에서의 TDC gain을 크게 시작해서 점점 작게 해주는 기어 시프팅(gear-shifting) 동작 또한 하게 할 수 있다.

한편, DCO(240)에서 생성된 클럭을 적절하게 분주하여 뒷단의 스피드 요구사항을 낮추고, 디텍션(detection range) 및 레졸루션(resolution)을 조절할 수 있도록 한다. 분주기(110)는 DCO(240)로부터 공급되는 발진 신호를 분주하여 입력 클럭을 공급하도록 함으로써, 카운터(135)의 스피드 마진을 확보한다.

코아스 TDC(130)는 DCO 클럭을 위상 차이가 발생한 구간 동안 counting하여 위상 차이를 측정하며, 파인 TDC(140)는 일반적으로 널리 사용되는 딜레이 체인(delay chain) 방식의 TDC를 사용하여 매우 높은 레졸루션(resolution)으로 측정한다. 코아스 TDC(130)는 위상 차이가 매우 커서 파인 TDC(140)의 최대 검출 범위를 벗어난 경우에만 작동하며, COARSE_EN = 1 이 된다. 위상 차이가 파인 TDC(140)의 검출 범위 내에 존재할 경우 코아스 TDC(130)의 클럭 입력은 clock gating되어 power 소비를 최소화한다.

파인 TDC(140)의 출력이 min/max 범위를 벗어나면 오버플로우 디텍터(150)에 의하여 검출되며, 오버플로우가 발생할 경우 MUX(160)을 제어하여 코아스 TDC(130)의 출력이 MUX(160)의 출력으로 전달된다.

코아스 TDC(130)는, 위상차가 있는 시간 구간을 입력 클럭에 의해 카운팅하는 카운터(135)를 포함하여 구성되며, 상기 입력 클럭은 오버플로우 디텍터(150)의 출력 신호에 의해 게이팅된다. 카운터(135)의 입력 클럭은 내부의 DCO(240)의 출력 클럭을 적절히 분주한 클럭이 사용된다. 카운터(135)는 인에이블 신호 (CNT_EN1)이 하이(high) 상태일 때만 동작한다. 파인 모드로 동작할 경우 COARSE_EN =0 이 되고 카운터(135)는 0으로 초기화되며 다음 위상 차이를 카운팅할 때 초기값이 0으로 설정된다. 따라서 카운터(135)는 CNT_EN = 1인 구간 동안 카운팅한 후 초기상태 (0)으로 리셋된다. 리셋되기 직전에 최종 카운팅된 출력 값은 falling edge에서 trigger되는 D F/F(133)에 의해서 CNT_EN의 falling edge에서 latch되어 저장된다. 카운터(130)의 인이에블 신호 와 Data latch를 위한 D F/F (133)간의 timing이 중요한 바, CNT_EN의 falling edge는 CNT_EN1의 falling edge보다는 항상 앞서야 한다. 이를 위하여 버퍼(134)를 충분히 추가하여 준다. 단 이때 CNT_EN과 CNT_EN1사이에는 위상 반전이 생기지 않도록 인버터가 아닌 버퍼를 추가한다.

코아스 모드 동안에는 코아스/파인 사이의 게인을 일정하게 유지하기 위하여 출력에 적절한 값을 곱해 주어야 한다. 게인 보상기(170)는 코아스 TDC(130)의 출력에 적절히 큰 수를 곱하여 록 타임(lock time)을 감소시켜준다. 곱하여 주는 수의 크기는 코아스 TDC(130) 및 파인 TDC(140)의 상대적인 레졸루션 크기 및 루프의 안정도를 고려하여 정하여 준다. 한편 PFD(131)는 두 입력 신호(fin1, feed1)에서의 위상 차이를 UP 신호 또는 DN 신호로써 출력하며 공지의 PFD(Phase Frequency Dector)가 사용될 수 있다.

상기한 바와 같이, 본 발명에서 DCO는 코아스/파인 제어 구조를 가진다. 코아스/파인 구조 자체는 종래의 방법이나 이는 몇 가지 사용상 문제가 있다. 통상적인 DCO의 코아스/파인 구조는 하향식 구조로서, 먼저 코아스 튜닝을 완료한 후, 코아스를 고정시킨 후에 파인을 조절하는 방식이다. 이 방식은 기존 올 디지털 PLL 에서 많이 채택된 방식이다. 하지만 본 발명의 올 디지털 PLL에 적용할 경우 록 타임(lock time)이 증가하는 문제가 발생한다. 제안된 올 디지털 PLL에서 내부의 제 2 위상고정루프(PLL2)(200')의 제 2 분주기(DIV2, 250)의 분주비(M)는 고정되는 것이 아니기 때문에 코아스 → 파인의 방법으로 PLL2(200')의 DCO2(240)을 제어할 경우 문제가 발생한다.

DIV2(250)의 분주비가 고정되어야 하나 DCO2(240)에서 생성된 클럭이 DIV3(270) 및 DIV1(400)을 거치면서 분주된 피드백 신호(feed1)가 제 1 입력 신호(fin1)와 동일한 위상 및 주파수를 가질 때만 분주비 M은 고정될 수 있다. 즉 록(lock) 상태가 되기 전에는 분주비 M 및 분주비 S가 계속 바뀌게 된다. 이 경우 DCO2(240)의 코아스 코드를 고정하는 것은 아무런 의미가 없다. 왜냐하면 fin1의 다음 사이클(cycle)에서는 M이 바뀌어 코아스 튜닝(coarse tuning)을 다시 해야 하기 때문이다.

본 발명의 일 양상에서는 이러한 문제를 해결하기 위하여, DCO2(240)의 파인 코드(fine code)에 오버플로우(over flow)(이하 '오버플로우'라는 표현은 언더플로우를 포함하는 것을 말하는 것일 수 있다)가 발생했을 때 코아스 코드(coarse code)를 한 단계 증가/감소시키고, 코아스 코드(coarse code)에 오버플로우(over flow)가 발생했을 때 S 값을 한 단계 증가/감소하는 방식을 제안한다. 이와 같은 방식으로 DCO2(240)를 제어하게 되면 M 값이 바뀔 때마다 코아스 튜닝(coarse tuning)을 실행하는 것이 아니라 파인 코드(fine code)에 오버플로우(over flow)가 발생 했을 때만 제어를 하기 때문에 매번 코아스 튜닝(coarse tuning)을 하면서 발생하는 시간을 줄여 록 타임(lock time)을 줄일 수 있다.

또한 기존에는 P/V/T에 따라서 주파수 레인지(range)가 이동하여 실제 사용 가능한 주파수는 모든 P/V/T 범위를 커버하는 좁은 영역만을 사용해야 했다. 본 발명의 일 양상에서, 제 3 분주기(DIV3, 270)는 DCO2(240)의 주파수 튜닝 레인지(tuning range)를 조절하기 위한 역할을 담당한다. 분주비 S를 조절하여 DCO2(240)의 동작 주파수보다 훨씬 낮은 주파수 대역까지 출력 주파수를 생성할 수 있게 해준다. S 값은 설계자가 매뉴얼로 설정해 줄 수도 있으나, 이러한 경우 DCO2의 주파수 레인지(range)가 특정영역에서 벗어나면 사용할 수가 없다. 이를 해결하기 위하여 본 발명의 일 양상에서는 DCO2(240)의 주파수 범위가 P/V/T에 따라서 변동(상/하로 이동)하여도 자동으로 S 값을 조절하여 최종 출력 신호의 주파수 FOUT은 항상 원하는 주파수 대역을 생성할 수 있도록 하여 준다.

도 7은 본 발명의 일 실시예에 따른 DCO의 제어방법을 개념적으로 도시한 순서도이다.

도 7은 개념적으로 도시한 순서도일 뿐, 반드시 도 7에 도시된 단계별로 수행되는 것은 아닐 수도 있다는 점에 유의하여야 한다. 도 7의 순서도가 나타내는 기능은 하기하는 바와 같이, 회로에 의해서 구현될 수도 있다. 아울러, 도 7에 도시된 개념적 제어 방법은, 실제 구현되는 회로와 반드시 일치되어야 하는 것은 아님에 유의하여야 한다.

순서도에서 코아스 코드 및 파인 코드의 오버 플로우 여부는 코아스 코드 및 파인 코드가 나타낼 수 있는 최대값 또는 최소값의 범위를 넘기거나 최대값 또는 최소값에 도달했는지가 기준일 수 있다. 최소값은 0이고, 최대값은 정의된 bit-width로 표현 가능한 최대값일 수 있다. S 값의 오버플로우의 경우에는 정의된 bit-width로 표현되는 최대값을 넘기는지의 여부가 아니고, 별도로 측정된 S의 최대값 및 최소값의 범위를 넘기거나 최대값 또는 최소값에 도달했는지가 기준일 수 있다.

먼저, 주기적으로, 파워온될 때마다 또는 시스템 구성의 변동이 있을 때마다 S가 가질 수 있는 최소값 및 최대값이 측정된다(S10). 그리고 상기 S의 최소값 및 최대값을 기준으로 S의 초기값이 설정되며(S20), 예를 들어 S의 최소값 및 최대값을 산술평균한 값으로 설정될 수 있다.

그리고, 파인 코드의 오버플로우가 있는지를 판단하여(S40), 파인 코드의 오버플로우가 없는 경우에는 단계 S30으로 천이하여 일정한 주기 동안을 대기하며(S30), 파인 코드의 오버플로우가 있는 경우에는 단계 S50으로 천이한다.

단계 S50에서는 코아스 코드의 오버플로우가 있는지를 판단하고, 오버플로우가 있는 경우 단계 S70으로 천이하며, 오버플로우가 없는 경우 단계 S60으로 천이하여 코아스 코드를 증가 또는 감소시킨다.

단계 S70에서는 S의 오버플로우가 있는지를 판단하고, 오버플로우가 없는 경우에는 S를 증가 또는 감소시키며(S80), 오버플로우가 있는 경우에는 S를 그대로 유지한다(S90).

도 8은 본 발명의 일 실시예에 따른 코아스/파인 제어부(295) 및 분주비 제어로직(290)의 상세 구성을 도시한 블럭도이다.

DCO2(240)의 제어는 3가지 변수, 즉 코아스 코드, 파인 코드 및 S 값에 의하여 이루어진다. 코아스 코드 및 파인 코드는 DCO2 내부의 tri-state buffer를 물리적으로 온/오프시키는 제어를 하게 된다. 코아스의 경우 온/오프시에 파인에 비하여 더 많은 전류량이 바뀌어 주파수 변동량을 크게 한다. 파인의 경우 상기한 구조의 tri-state buffer를 채용하여 매우 작은 전류를 제어하여 주파수 변동량을 세밀하게 제어한다.

DCO2(240)의 제어를 위한 제 2 디지털 제어 코드는 코아스 코드 및 파인 코드를 포함하며, 코아스 코드는 DCO2(240)의 코아스 튜닝을 위한 것이며, 파인 코드는 DCO2(240)의 파인 튜닝을 위한 것으로서, 상기한 분주비(S)는 코아스 코드의 오버플로우가 생기는 경우 증감된다.

DCO2의 뒤에 연결되는 제 3 분주기(270)는 P/V/T 에 따라서 코너별로 주파수 범위가 변할 때에도 원하는 주파수 범위를 갖도록 적절히 분주한다. BST 조건에서는 큰 S값으로 나누고 WST에서는 작은 S값으로 나눈다. 나누는 값은 회로에 의하여 자동으로 결정된다.

코아스/파인 제어부(도295)는 파인 코드에 오버플로우 발생시 코아스 코드를 +/-1씩 증/감한다. 이때 코아스 코드를 업데이트하는 타이밍은 DLF2(220)를 구동하는 클럭 주파수보다는 낮아야 하는 바, 파인 코드가 오버플로우 발생한 후 다시 파인 코드가 바뀌려면 일정시간이 필요한데 이 구간 동안 바로 코아스 코드를 변경시키면 루프 게인(loop gain)이 너무 커지게 되므로, 분주기(DIV4, 296) 및 D 플립플롭(297)을 사용함으로써 fin2를 적절히 분주한 클럭 주기로 coarse_temp2 신호를 래치한 후에 DCO2(240)의 코아스 코드(Coarse Code)를 업데이트하도록 하여 루프 게인(loop gain) 증가로 인해 PLL이 언스테이블(unstable)해지는 문제를 해결한다.

이와 동일한 개념으로 분주기(DIV5, 580) 및 D 플립플롭(590)을 사용함으로써, S값을 업데이트하는 타이밍 또한 해당 루프 필터인 DLF1(300)의 구동 클럭 보다 낮은 주파수의 클럭을 이용 업데이트하여 루프의 안정도를 확보한다.

S가 가질 수 있는 범위는 FIN1/FIN2/N 및 FDCO의 min/max 값에 의하여 결정된다. 만약 S 값의 min/max를 알 수 있다면 모든 S값에 걸쳐서 스윕(sweep)할 필요 없이 좁은 구간의 S 값만을 스윕(sweep)함으로써 록 타임(lock time)을 감소시킬 수 있다.

본 발명의 일 양상에서는 이처럼 S의 모든 값을 다 변화시키는 것이 아니라 특정 범위 값만 변화시킴으로써 록 타임(lock time)을 줄이는 있는 회로를 제안한다.

분주비(S)의 초기값은, 적어도 DCO2(240)가 출력할 수 있는 최저 주파수(FDCO_min) 및 최대 주파수(FDCO_max)와, ADPLL(1)로 입력되는 제 1 입력 신호(통상 레퍼런스 클럭임)의 주파수(FIN1)와, ADPLL(1)의 주파수 게인(N)를 이용하여 자동 결정된다.

도 2의 PLL 구조로부터, FDCO = FIN2 * M = FIN1 * N * S 가 성립하게 되며, 이를 M에 관해서 정리하면 다음과 같이 된다.

M = FDCO / FIN2 = FIN1 * N * S / FIN2 = N * S / (FIN2/FIN1)

그리고, S에 관해서 정리하면 다음과 같다.

S = FIN2 * M / (FIN1 * N) = M / N * (FIN2 / FIN1)

위 식에서 M= FDCO/FIN2를 대입하면 다음과 같이 S 값이 FIN1, FIN2, FDCO 및 N에 의해서 정해지는 것을 알 수 있다.

S = (FDCO/FIN2) * (FIN2 / FIN1) / N

따라서, FDCO/FIN2 및 FIN2/FIN1의 상대적인 크기를 측정하고 N으로 나누면 해당 ADPLL(1)에서 S값의 범위를 알 수 있게 된다.

FDCO는 DCO2의 출력 주파수로써 min/max 값을 갖는 특정 범위 내의 값을 만족한다. 따라서 S값 또한 min/max 값을 갖는 특정 범위의 값을 만족해야 한다. 즉 값을 적절히 컨트롤하여 Smin/Smax 값 사이의 값을 갖도록 하면 ADPLL을 록킹(locking)시킬 수 있다. N은 외부로부터 주어지는 수이므로 S 는 A x B / N 형태의 연산 로직을 통하여 구할 수 있다. FIN1 및 FIN2와, FDCO의 min/max 값은 P/V/T에 따라서 실제 ADPLL(1)에서 달라질 수 있는 것이다.

FDCO와 FIN2의 상대적 크기와 FIN2 및 FIN1의 상대적 크기 및 N을 알면 S를 계산할 수 있다. 서로 다른 주파수의 상대적 크기는 쉽게 구할 수 있으며, 더 높은 주파수로써 더 낮은 주파수를 카운팅(counting)하면 된다.

도 9는 본 발명의 일 실시예에 따른 S값 측정부(500)의 상세 구성을 도시한 도면이다.

주파수 카운터(510)는, 서로 다른 두 주파수의 상대적 크기를 비교하는 회로를 보이고 있다. F_LOW에는 낮은 주파수가 입력되며 F_HIGH에는 F_LOW보다 높은 주파수를 갖는 신호가 입력된다. 그리고 S값 측정부(500)는 FIN1/FIN2/FDCO 및 N을 입력으로 받아 S값의 최소 및 최대인 Smin 및 Smax를 측정 계산하는 회로이다. 상기한 식으로부터 S를 구하기 위하여는 A*B/C 형태의 곱셈/나눗셈 식을 계산하여야 한다. 상기한 식에서 FIN2/FIN1 및 N은 외부조건에 의하여 고정되며, FDCO/FIN2의 경우 DCO2의 주파수에 의하여 변하게 된다. ADPLL이 록되었을 경우 DCO2주파수를 FDCO_lock 이라 하면 록됐을 때의 S 값은 위의 식에 FDCO 부분에 FDCO_lock을 대입하면 된다. FDCO_lock은 DCO2의 min/max사이의 어떤 값을 가져야하므로 S 값 또한 식에 FDCO의 min/max 값을 대입 했을 때의 결과인 Smax/Smin 사이의 값을 갖게 된다.

상기한 식으로부터 FIN1, FIN2, N 이 정하여 지면 S가 가질 수 있는 min/max 범위를 정할 수 있다. ADPLL의 최종 출력 주파수 FOUT = FIN1 * N 이므로 ADPLL의 두 입력주파수(FIN1, FIN2) 및 최종 출력주파수를 얼마로 할지를 결정하는 N이 정하여 지면 Smin/Smax사이의 임의의 어떤 값을 갖는 S로 DCO2 뒤의 분주기(270)의 분주비가 설정되어도 원하는 최종 출력 신호의 주파수 FOUT를 갖게 된다.

도 7의 순서도 상에서 S의 오버플로우를 디텍션하는 부분에서 만약 S를 +/-1씩 증가/감소시키는 과정에서 Smin 보다 작거나, Smax 보다 큰 S값을 갖지 않도록 한다. 또한 S의 초기값은 (Smin+Smax/2)로 계산된 중간 값으로부터 출발하여 S의 스윕(sweep)을 최소화한다.

S가 Smin/Smax 범위를 벗어날 경우 S는 현재 값을 유지한다. Smin 및 Smax 값은 상기한 식으로부터 계산된 값을 바로 사용하지 않고 Smin 값의 경우 식의 계산값에 -1을 해주고 Smax 값의 경우 식의 계산값에 -1을 더해 줄수도 있다. 이와 같이 해주는 이유는 FDCO/FIN2 및 FIN2/FIN을 측정하는 회로의 레졸루션(resolution) 한계로 인하여 +/-1 만큼의 오차가 발생 가능하기 때문에 이를 보상하기 위해서이다.

하드웨어적으로 가장 많은 면적을 차지하는 블록은 주파수 카운터 (510) 및 AxB/C 연산부(540)이다. 본 발명의 일 실시예에서는 입력신호를 시간에 따라서 순차적으로 muxing하는 구조를 사용하여 주파수 카운터(510) 및 연산부(540)를 1개만 구현한 후 공유하여 사용한다. 주파수 카운터 모드 제어부(530)는 입력단의 MUX와 DCO2의 디지털 컨트롤 코드를 선택하는 MUX(590)를 컨트롤한다. 주파수 카운터(510)는 F_LOW에 입력되는 주파수를 F_HIGH에 입력되는 클럭으로 카운팅하여 래치(520)로 제공한다. 주파수 카운터 모드 제어부(530)의 제어 신호는 주파수 카운터(510)의 출력을 순차적으로 저장하는 래치를 제어하는데도 사용된다. 그리고 AxB/C 모드 제어부(560)의 제어 신호는 2개의 래치로부터의 출력을 선택하는 MUX와, AxB/C 연산부(540)의 출력을 래치(550)에 순차 저장하는 데 있어서 선택 신호가 된다. 본 발명의 일 실시예는 일종의 시간차별 회로공유 방식(Time Division Circuit Sharing)을 제안한다.

DCO2로부터의 신호, 즉 fdco의 입력 포트는 하나이지만 MIN/MAX 값을 입력해야 한다. MUX(590)는 모드에 따라 DCO2로 입력되는 제어 코드는, 제어 코드의 MIN/MAX 또는 앞단으로부터의 현재 값(제 2 디지털 컨트롤 코드) 중 1개를 선택하여 입력한다. Smin 및 Smax의 계산 구간 동안은 DCO2의 입력에 제 2 디지털 제어 코드의 MIN 값 및 MAX 값을 입력하여 DCO2가 각각 FDCO_min 및 FDCO_max의 주파수를 갖는 신호를 생성한다. Smin/Smax 계산이 완료 된 후에는 DCO2의 제어신호는 앞단에서 출력되는 제 2 디지털 제어 신호를 그대로 연결하여 피드백 동작에 의하여 적절히 제어되도록 한다. S값 측정부(500)는, 적어도 DCO2(240)에 대하여 DCO2(240)를 제어하는 제어코드('제 2 디지털 제어 코드')가 가질 수 있는 최대값 및 최소값을 선택적으로 제공함으로써 DCO2(240)에서 출력되는 출력신호를 입력받아 이용한다.

도 8로 돌아와, 오버플로우 디텍터(570)은 코아스 코드의 오버플로우를 감지하여 MUX(570)을 제어하며, 평균 연산부(291)는 S의 최대값 및 최소값을 평균하여 MUX(292)로 제공한다. MUX(292)는 리셋이 있을 경우 평균 연산부(291)로부터 S의 초기값을 출력하며, 오버플로우 디텍터(570)는 오버플로우를 감지하는 블록으로서, 오버플로우를 감지한 경우 S 값을 증/감하고 그렇지 않은 경우 현재의 S값을 유지하기 위하여 MUX 블럭(293)을 적절히 제어한다.

한편 오버플로우 디텍터(299)는 파인 코드에 오버플로우가 있는지를 감지하는 블록으로서, 파인 코드에 오버플로우가 있는 경우 코아스 코드를 증/감하고 그렇지 않은 경우 현재의 코아스 코드를 유지하기 위하여 MUX 블럭(298)을 적절히 제어한다.

DCO2의 제어는 Bottom Up 방식으로서 Fine → Coarse → S 제어 순으로 진행된다. 그리고 S 값은 항상 Smin/Smax 사이의 값을 가지면서 PLL이 원하는 주파수에 locking 될 때까지 제어되기 때문에 P/V/T 에 무관하게 매우 좁은 레인지(range)를 갖는 DCO2만으로도 넓은 주파수 범위의 출력주파수를 생성할수 있다. 그리고 FOUT = FDCO/S 로서 S값을 P/V/T별로 적절히 조절하면 FDCO의 min/max가 좁아도 넓은 FOUT범위를 갖도록 할 수 있다. 파인 코드에 오버플로우가 발생하지 않을 경우 상위 제어 신호들인 코아스 코드 및 S값은 현재 상태를 유지하며, 오버플로우 발생시에는 한 단계의 증/감이 있다.

코아스 코드에 오버플로우가 발생하지 않을 경우 상위 제어 신호인 S 값은 현재 상태를 유지한다. 오버플로우 발생시에는 S는 1만큼 감소한다. 감소시키는 이유는 S가 클수록 FDCO는 더 높은 값을 가져야 하기 때문에 반대로 움직인다. S값을 +/-1 증/감 시킬 지의 여부는 단지 바로 하위 제어 신호인 코아스 코드에 의하여만 결정된다. 하위 제어 신호에서 오버플로우가 발생하여 코아스 코드 및 S를 업데이트할 경우 루프 게인이 지나치게 켜져 루프가 언스테이블해지는 것을 방지하기 위하여 루프 필터의 업데이트 타임보다 예를 들면 4~8배 정도 느린 주파수로 업데이트를 한다. 코아스 코드를 업데이트하는 타이밍은 패스트 루프의 루프 필터 업데이트 주파수인 FIN2를 적절히 분주한 클럭으로 주기적으로 데이터를 래치해서 최종출력으로 보내준다. S 값을 경우 슬로우 루프의 입력기준 클럭(주파수 FIN1)을 적절히 분주한 후, 이 클럭으로 구동되는 D 플립플롭(590)을 이용하여 주기적으로 새로운 S값을 업데이트해준다. 만약 코아스 코드 및 S값을 해당 루프의 업데이트 타임과 동일한 주파수로 업데이트할 경우 코아스 및 S 값이 +/-1 증/감함에 따라 등가적으로 변하는 DCO2의 주파수가 매우 커서 전체 루프가 불안정하게 된다.

도 10은 본 발명의 실시예에 따라 제 3 분주기(DIV3, 270)을 이용하여 분주비(S)를 적절히 제어함으로써 DCO2가 적당한 레인지에서 동작되는 것을 설명하기 위한 그래프이다.

도 10에서 가로축은 DCO2를 제어하기 위한 디지털 제어 코드를 나타내며, 도 10(A) 및 도 10(C)에서 세로축은 DCO2의 출력 주파수(FDCO)를 나타내고, 도 10(B), 도 10(D) 및 도 10(E)에서 세로축은 제 3 분주기(DIV3, 270)의 출력 주파수(FOUT)를 나타낸다.

먼저, 도 10(A) 및 도 10(C)에 도시된 바와 같이, DCO2(240)의 출력 주파수(FDCO)는 P/V/T에 따라 BST 및 WST와 같은 코너를 가질 수 있으며 TYP는 전형적인 경우를 나타낸다. 따라서 DCO2의 출력 주파수는 BST 및 WST가 겹치는 주파수 범위, 즉 '동작 영역'만을 이용할 수 있다.

그리고, 도 10(B)에 도시된 바와 같이, 가정하여 제 3 분주기(DIV3, 270)의 분주비를 1/2로 고정하게 되면, BST 및 WST 모두에 있어서 FOUT은 FDCO의 1/2이 되고, ADPLL(1)의 출력 주파수에 있어서 동작 영역은 상기한 DCO2의 동작 영역의 1/2로 될 것이다. P/V/T 에 무관하게 동일한 분주비로 나눌 경우 임의의 주파수를 생성하기 위해서는 분주하지 않은 DCO2의 주파수 튜닝 레인지(tuning range)가 충분히 커야 한다. 코너별로 동일하게 1/2분주 한 경우 BST 코너에서 원하는 주파수를 생성하지 못한다(도 10(C) 참조).

그런데, 본 발명의 일 양상에 따르면 제 3 분주기(DIV3, 270)의 분주비(S)는 능동적으로 다이내믹하게 자동 제어된다. P/V/T에 따라 ADPLL(1)의 DCO2는 WST 내지 BST 코너를 가질 수 있으나, 각 상황에 따라서 분주비(S)가 적절히 제어되게 된다. 예를 들어, 도 10(E)와 같이 WST에서 1/2 분주되며 BST에서 1/6 분주되게 할 수 있다. 이에 따라 FOUT의 동작 영역은 대폭 확대된다. 도 10 (B)에 예시된 바와 같이 분주비(S)를 적절히 제어할 수 있음으로 인해서 WST 및 BST 코너가 겹치는 동작 영역은 대폭 확대될 수 있는 것이다. 본 발명의 일 양상에 따르면, 좁은 영역의 DCO2 만으로도 원하는 주파수를 생성할 수 있게 되는 것이다.

본 발명의 일 양상에 따르면, S의 초기값을 자동 설정함에 있어서 자동 측정 회로를 사용함으로써, 입력 주파수(fin1,fin2) 및 외부에서 설정되는 주파수 게인(N)을 자동 반영하여 S의 초기값 설정이 가능하게 되는 효과가 있다.

100 : 제 1 타임 디지털 컨버터 200 : 제 1 디지털 컨트롤 오실레이터
210 : 제 2 타임 디지털 컨버터 220 : 제 2 디지털 루프 필터
250 : 제 2 분주기 280 : 디지털 컨트롤 오실레이터 블럭
300 : 제 1 디지털 루프 필터 600 : 분주 블럭

Claims

디지털 위상 고정 루프에 이용되어 입력 레퍼런스 신호와 피드백 신호 사이의 위상차를 디지털 코드로 변환하는 타임 디지털 컨버터에 있어서,
상기 위상차를 감지하되 파인 레졸루션과 내로우(narrow) 디텍션 레인지를 가진 파인 타임 디지털 컨버터(140);
상기 위상차를 감지하는 와이드(wide) 디텍션 레인지와 코아스 레졸루션을 가진 코아스 타임 디지털 컨버터(130);를 포함하여 구성되되,
상기 파인 타임 디지털 컨버터(140)의 오버플로우를 감지하는 오버플로우 디텍터(150)를 더 구비하고, 상기 오버플로우 디텍터(150)에서 오버플로우를 감지하지 못한 경우 상기 코아스 타임 디지털 컨버터(130)의 동작을 중지시켜 전력을 절약하는 것을 특징으로 하는 타임 디지털 컨버터.
청구항 1에 있어서,
상기 코아스 타임 디지털 컨버터(130)는,
상기 위상차가 있는 시간 구간을 입력 클럭에 의해 카운팅하는 카운터(135)를 포함하여 구성되며,
상기 입력 클럭은 상기 오버플로우 디텍터(150)의 출력 신호에 의해 게이팅되는 것을 특징으로 하는 타임 디지털 컨버터.
청구항 2에 있어서,
상기 디지털 위상 고정 루프에 내장되는 오실레이터로부터 공급되는 발진 신호를 분주하여 상기 입력 클럭을 공급하는 분주기(110)를 더 포함함으로써,
상기 카운터(135)의 스피드 마진을 확보하는 것을 특징으로 하는 타임 디지털 컨버터.
청구항 1에 있어서,
상기 코아스 타임 디지털 컨버터(130)의 출력과 상기 파인 타임 디지털 컨버터(140)의 출력 중에서 선택적으로 출력하는 MUX(160);
상기 오버플로우 디텍터(150)가 오버플로우를 감지한 경우 상기 MUX(160)의 출력에 대하여 게인을 곱해주며, 오버플로우를 감지하지 못한 경우 상기 MUX(160)의 출력을 바이패스하는 게인 보상기(170);
를 더 포함하는 것을 특징으로 하는 타임 디지털 컨버터.