KR101215760B1

KR101215760B1 - 시간 측정 회로, 시간 측정 방법, 이들을 이용한 시간 디지털 변환기 및 시험 장치

Info

Publication number: KR101215760B1
Application number: KR1020117004879A
Authority: KR
Inventors: 카즈히로 야마모토; 토시유키 오카야스
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2008-08-01
Filing date: 2009-06-24
Publication date: 2012-12-26
Also published as: CN102112931A; WO2010013385A1; JPWO2010013385A1; TW201008129A; KR20110045033A; US8471754B2; CN102112931B; US20110133973A1

Abstract

시간 측정 회로(10)는 제 1 신호(S1)와 제 2 신호(S2)의 에지의 시간차를 측정한다. 샘플링 회로(12)는, 제 2 신호(S2)의 에지 타이밍에서, 제 1 신호(S1)의 논리 레벨을 취한다. 샘플링 회로(12)가 준안정 상태가 되면, 출력 신호(S3)는 장시간 스케일로 변이한다. 천이시간 측정회로(14)는, 샘플링 회로(12)의 준안정 상태에 있어서의 출력 신호(S3)의 천이시간(세틀링 시간)을 측정한다.

Description

시간 측정 회로, 시간 측정 방법, 이들을 이용한 시간 디지털 변환기 및 시험 장치{TIME MEASUREMENT CIRCUIT, TIME MEASUREMENT METHOD, TIME DIGITAL CONVERTER AND TEST DEVICE USING THE SAME}

본 발명은 시간 측정 기술에 관한 것이다.

제 1 신호(이하, 스타트 신호)와 제 2 신호(스톱 신호)의 변이 타이밍의 시간차를 디지털값으로 변환하는 시간 디지털 변환기(Time to Digital Converter, 이하, TDC)가 알려져 있다. 높은 시간 분해능을 갖는 TDC로서, 버니어 지연 회로를 이용한 방식이 제안되어 있다.

도 1은 버니어 지연 회로(200)를 이용한 TDC(300)의 구성을 나타내는 도면이다. TDC(300)는 버니어 지연 회로(200)와, 우선순위 인코더(Priority Encoder)(100)를 포함한다. 버니어 지연 회로(200)는, 스타트 신호(Sstart)와 스톱 신호(Sstop)를 받아, 시간차에 대응한 위치에서 비트가 변화되는 온도계 코드(TC)를 생성한다. 버니어 지연 회로(200)는 제 1 지연 회로(210)와, 제 2 지연 회로(220)와, 온도계 래치(thermometer latch)(TL0～TLN)를 포함한다.

제 1 지연 회로(210)는, 다단 접속된 N개의 제 1 지연 소자(D1)를 포함하고, 스타트 신호(Sstart)에, 스테이지별로 제 1 소정량(t1)의 지연을 부여하고, 상이한 지연이 부여된 (N+1)개의 지연 스타트 신호(SA₀～SA_N)를 출력한다. 마찬가지로, 제 2 지연 회로(220)는, 다단 접속된 N개의 제 2 지연 소자(D2)를 포함하고, 스톱 신호(Sstop)에 스테이지별로 제 2 소정량의 지연을 부여하고, 상이한 지연이 부여된 (N+1)개의 지연 스톱 신호(SB₀～SB_N)를 출력한다.

제 1 소정량(t1)의 지연은, 제 2 소정량(t2)보다 길게 설정된다. 제 1 지연 회로(210), 제 2 지연 회로(220) 내의 지연 소자를 1단 통과할 때마다, 스타트 신호(Sstart)와 스톱 신호(Sstop)의 상대적인 시간차는, Δt=(t1-t2)만큼 작아진다. 스타트 신호(Sstart)와 스톱 신호(Sstop)의 초기 시간차가 τ인 경우, (τ/Δt)단의 지연 소자를 경유한 단계에서, 두 신호의 에지 타이밍은 역전한다.

j단째(j는 0≤j≤N을 만족하는 정수)의 온도계 래치(TLj)는, j단째로부터 출력되는 지연 스톱 신호(SBj)를, j단째로부터 출력되는 지연 스타트 신호(SAj)로 래치한다. 본 명세서에 있어서는, 편의적으로 1단째보다 하나 앞을 0단째라고 한다. 즉, 0단째의 온도계 래치(TL0)는, 지연되기 전의 스타트 신호와, 지연되기 전의 스톱 신호를 받는다.

그 결과, 스톱 신호(Sstop)가 스타트 신호(Sstart)를 따라잡을 때까지는, 온도계 래치(TL)의 출력은 0으로 되고, 따라잡은 지점에서 그 앞은 1로 된다. 이렇게 하여, (N+1)개의 온도계 래치(TL0～TLN)에 의해 래치된 데이터가, 온도계 코드(TC) [0:N]로서 출력된다. 온도계 코드의 명칭은, 소정의 비트를 경계로 하여 값이 1에서 0(또는 0에서 1)으로 바뀌는 것이, 온도계와 유사한 것에 유래한다.

또, 스타트 신호(Sstart)를 스톱 신호(Sstop)가 따라잡지 못한 경우, 온도계 코드(TC)는 전체 비트가 0으로 되고, 스타트 신호(Sstart)보다 스톱 신호(Sstop)가 먼저 입력된 경우, 전체 비트가 1로 된다.

특허문헌 1: 미국 특허 제4, 494, 021호 명세서 특허문헌 2: 국제공개 제03/36796호 팜플렛

도 1의 TDC에서는, 버니어 지연 회로(200)에 있어서의 제 1 소정량(t1)과 제 2 소정량(t2)의 차분 Δt=(t1-t2)이, 분해능을 부여한다. 분해능으로서 10ps가 요구되는 경우, 지연 소자(D1, D2)의 지연량을 고정밀도로 설계할 필요가 있다. 만약 프로세스 편차, 또는 온도나 전원전압에 따라 제 1 지연 소자(D1), 제 2 지연 소자의 지연량에 편차나 변동이 발생하면, 목적으로 하는 분해능을 얻을 수 없는 문제가 발생한다.

또한, 도 1의 TDC(300)에 의해, 1ns의 범위에 걸쳐 시간측정을 하는 경우, 1ns/10ps=100단의 스테이지가 필요하게 되어, 회로 면적이 커져 버린다.

또는, 도 1의 TDC(300)에서는, 10ps 이하의 분해능을 실현하기 곤란하고, 차세대의 고 비트 레이트 전송에 대응하기 위해서는, 더욱 높은 분해능을 실현 가능한 TDC의 제공이 기대된다.

본 발명은, 상술한 문제들의 적어도 하나를 해결 가능한 시간 측정 기술을 제공하는 것을 포괄적인 목적으로 한다.

본 발명의 일 형태는, 제 1 신호와 제 2 신호의 에지의 시간차를 측정하는 시간 측정 회로에 관한 것이다. 이 시간 측정 회로는, 제 2 신호의 에지 타이밍에서, 제 1 신호의 논리 레벨을 취하는 샘플링 회로와, 샘플링 회로의 준안정 상태에 있어서의 출력 신호의 천이시간을 측정하는 천이시간 측정회로를 구비한다.

샘플링 회로는, 플립플롭이나 래치 회로를 이용하여 구성되고, 이들의 회로 소자에 의해, 제 2 신호의 에지에서, 제 1 신호의 논리 레벨을 취한 경우, 임계 타이밍(Threshold timing)이 고려된다. 즉, 제 2 신호의 에지에서, 로우 레벨에서 하이 레벨로 변이하는 제 1 신호의 논리 레벨을 취할 때, 제 2 신호의 타이밍이 임계 타이밍보다 빠른 경우에는, 취한 논리 레벨이 로우 레벨로 되고, 임계 타이밍보다 늦은 경우에는, 취한 논리 레벨이 하이 레벨로 된다. 마찬가지로, 논리 레벨이 하이 레벨에서 로우 레벨로 변화되는 제 1 신호에 대해서도, 임계 타이밍이 존재한다. 제 1 신호와 제 2 신호의 위상차가, 이 임계 타이밍에 가까울 때에는, 회로가 준안정 상태로 되고, 출력 신호가 장시간 스케일로 완만하게 변이한다. 이 형태에서는, 래치 회로나 플립플롭의 준안정 상태를 이용하여, 제 1 신호와 제 2 신호의 시간차(위상차)를 시간적으로 늘려서 측정하는 것에 의해, 전체적 분해능을 유지하면서, 천이시간 측정회로에 필요한 분해능을 저하시킬 수 있다. 다른 관점에서, 천이시간 측정회로의 시간 분해능을 높여, 전체적 분해능을 높일 수 있다.

천이시간 측정회로는, 샘플링 회로의 출력 신호를 데이터 단자로 받는 복수의 래치 회로를 포함해도 좋다. 복수의 래치 회로에는 각각, 소정의 시간 간격을 갖는 기준 에지 신호가 입력되어도 좋다.

천이시간 측정회로는, 제 2 신호를 지연시켜, 기준 에지 신호를 생성해도 좋다. 샘플링 회로의 출력 신호는, 제 2 신호의 에지 타이밍을 계기로 하여 변이하기 시작한다. 따라서, 제 2 신호를 기준으로 하여 기준 에지 신호를 생성하는 것에 의해, 변이 시작에서부터의 경과 시간을 바람직하게 측정할 수 있다.

천이시간 측정회로는, 복수의 래치 회로별로 마련되어, 제 2 신호에 지연을 부여하는 복수의 지연 소자를 더 포함해도 좋다. 각 지연 소자는, 지연된 제 2 신호를 기준 에지 신호로서, 대응하는 래치 회로의 클럭 단자에 공급해도 좋다.

천이시간 측정회로는, 캐스케이드 접속된 복수 스테이지의 지연 소자를 더 포함하고, 스테이지별로 제 2 신호에 지연을 부여하여, 각 지연 소자로부터 출력되는 지연된 제 2 신호를 기준 에지 신호로서, 대응하는 래치 회로의 클럭 단자에 공급해도 좋다.

샘플링 회로는, 준안정 상태에 있어서의 출력 신호의 천이시간이 조정 가능하도록 구성되어도 좋다.

샘플링 회로는, 그 출력 신호를 귀환하는 경로에 마련된 버퍼를 포함하고, 당해 버퍼의 사이즈가 가변 구성되어도 좋다.

샘플링 회로는, 그 출력 신호를 귀환하는 경로에 마련된 버퍼를 포함하고, 당해 버퍼의 바이어스 상태가 가변 구성되어도 좋다.

본 발명의 다른 형태는, 스타트 신호와 스톱 신호의 변이 타이밍의 시간차를 디지털값으로 변환하는 시간 디지털 변환기에 관한 것이다. 이 시간 디지털 변환기는, 캐스케이드 접속된 복수 스테이지의 지연 소자를 포함하고, 스테이지별로 스타트 신호와 스톱 신호에 상이한 지연을 부여하여, 스테이지별 지연 스타트 신호 및 지연 스톱 신호로서 출력하는 지연 회로와; 지연 회로의 스테이지별로 마련되고, 대응하는 스테이지의 지연 스타트 신호를 제 1 신호로서, 지연 스톱 신호를 제 2 신호로서 받아, 제 1 신호와 제 2 신호의 에지의 시간차를 계측하는 상술의 어느 한 시간 측정 회로와; 를 구비한다.

이 형태에 의하면, 지연 회로 및 시간 측정 회로의 샘플링 회로에 의해, 조(粗)정밀도로 스타트 신호와 스톱 신호의 시간차를 측정하고, 준안정 상태로 동작하는 시간 측정 회로에 의해, 고정밀도로 그들의 시간차를 측정할 수 있다.

다른 형태의 시간 디지털 변환기는, 캐스케이드 접속된 복수 스테이지의 지연 소자를 포함하고, 스테이지별로 상기 스타트 신호에 지연을 부여하여, 스테이지별 지연 스타트 신호로서 출력하는 지연 회로와; 지연 회로의 스테이지별로 마련되고, 대응하는 스테이지의 지연 스타트 신호를 제 1 신호로서, 스톱 신호를 제 2 신호로서 받아, 제 1 신호와 제 2 신호의 에지의 시간차를 계측하는 상술의 어느 한 시간 측정 회로와; 를 구비한다.

다른 형태의 시간 디지털 변환기는, 캐스케이드 접속된 복수 스테이지의 지연 소자를 포함하고, 스테이지별로 스톱 신호에 지연을 부여하여, 스테이지별 지연 스톱 신호로서 출력하는 지연 회로와; 지연 회로의 스테이지별로 마련되고, 스타트 신호를 제 1 신호로서, 대응하는 스테이지의 지연 스톱 신호를 상기 제 2 신호로서 받아, 제 1 신호와 제 2 신호의 에지의 시간차를 계측하는 상술의 어느 한 시간 측정 회로와; 를 구비한다.

본 발명의 또 다른 형태는, 시험 장치이다. 이 장치는, 상술의 시간 디지털 변환기를 구비한다.

본 발명의 또 다른 형태는, 제 1 신호와 제 2 신호의 에지의 시간차를 측정하는 시간 측정 방법에 관한 것이다. 이 방법은, 제 1 신호를 샘플링 대상 데이터 신호로서, 제 2 신호를 샘플링 타이밍을 지시하는 샘플링 신호로서 샘플링 회로에 입력하는 스텝과, 준안정 상태에 있어서의 샘플링 회로의 출력 신호의 천이시간을 측정하는 스텝을 포함한다.

측정하는 스텝은, 준안정 상태에 있어서의 샘플링 회로의 출력 신호를, 소정의 시간 간격을 갖는 복수의 기준 에지 신호로 래치하는 스텝을 포함해도 좋다.

본 발명의 또 다른 형태는, 스타트 신호와 스톱 신호의 변이 타이밍의 시간차를 측정하는 방법에 관한 것이다. 이 방법은, 스타트 신호와 스톱 신호의 적어도 어느 하나에 지연을 부여하여 두 신호의 에지의 상대적인 간격을 변화시키는 서브 스텝을 반복 실행하는 스텝과; 서브 스텝별로 생성되는 스타트 신호를 샘플링 대상 데이터 신호로서, 서브 스텝별로 생성되는 스톱 신호를 샘플링 타이밍을 지시하는 샘플링 신호로서 샘플링 회로에 입력하는 스텝과; 준안정 상태에 있어서의 샘플링 회로의 출력 신호의 천이시간을 측정하는 스텝과; 를 포함한다.

또, 이상의 구성 요소의 임의의 조합이나 본 발명의 구성 요소나 표현을, 방법, 장치 등의 사이에 서로 치환한 것도, 본 발명의 형태로서 유효하다.

본 발명에 의하면, 상술의 적어도 하나의 과제가 해결된다.

도 1은 버니어 지연 회로를 이용한 TDC의 구성을 나타내는 도면.
도 2는 실시형태에 따른 시간 측정 회로의 구성을 나타내는 블록도.
도 3은 래치 회로나 플립플롭에 있어서의, 데이터 신호와 타이밍 신호, 및 출력 신호의 관계를 나타내는 타임차트.
도 4는 실시형태에 따른 시간 측정 회로의 구체적인 구성예를 나타내는 회로도.
도 5는 도 4의 시간 측정 회로의 동작을 나타내는 타임차트.
도 6은 도 4의 시간 측정 회로의 변형예를 나타내는 회로도.
도 7은 시간 측정 회로에 사용되는 샘플링 회로의 구성의 일부를 나타내는 회로도.
도 8은 시간 측정 회로를 이용한 TDC의 구성을 나타내는 블록도.
도 9는 TDC의 제 1 변형예를 나타내는 회로도.
도 10은 TDC의 제 2 변형예를 나타내는 회로도.
도 11은 TDC의 제 3 변형예를 나타내는 회로도.

이하, 본 발명을 바람직한 실시형태를 바탕으로 하여 도면을 참조하면서 설명한다. 각 도면에 도시되는 동일 또는 동등한 구성 요소, 부재, 처리에는, 동일한 부호를 첨부하고, 그 중복 설명은 적절히 생략한다. 또한, 실시형태는, 발명을 한정하는 것이 아닌 예시일 뿐이고, 실시형태에 기술되는 모든 특징이나 그 조합은, 꼭 발명의 본질적인 것은 아니다.

도 2는 실시형태에 따른 시간 측정 회로(10)의 구성을 나타내는 블록도이다. 시간 측정 회로(10)는, 제 1 신호(S1)와 제 2 신호(S2)를 받아, 두 신호의 에지의 시간차(위상차)를 측정하는 기능을 갖는다. 시간 측정 회로(10)는 샘플링 회로(12)와, 천이시간 측정회로(14)를 구비한다.

샘플링 회로(12)는, 제 2 신호(S2)의 에지 타이밍에서, 다치(多値) 디지털 신호인 제 1 신호(S1)의 논리 레벨을 취하고(래치), 이을 유지하는 회로이다. 샘플링 회로(12)는, 플립플롭이나 래치 회로를 이용한 다양한 형식의 회로를 이용할 수 있고, 그 구성은 특히 한정되지 않는다. 이하에서는 설명의 간결화를 위해, 제 1 신호(S1)는 하이 레벨 또는 로우 레벨 중의 어느 하나를 취하는 2치 디지털 신호인 것으로 한다.

신호의 일시 기억을 행하는 래치 회로나, 출력을 안정시킬 수 있는 플립플롭을 이용하여, 소정의 데이터 신호를 취하는 경우의 동작에 대해 검토한다. 플립플롭이나 래치 회로를 비롯한 로직 회로는, 그 회로 고유의 세트업 시간(Ts), 홀드 시간(Th)을 갖는다. 래치 대상 신호(데이터 신호)를, 클럭 신호 등의 샘플링 타이밍을 지시하는 타이밍 신호를 이용하여 취하는(래치하는) 경우, 타이밍 신호의 에지에서 규정되는 샘플링 타이밍(ST)보다 세트업 시간(Ts) 이상 전에, 데이터 신호의 값이 확정되어 있을 필요가 있다. 즉, 데이터 신호가 변이하는 타이밍(DT)은, 타이밍 신호의 에지 타이밍(ST)보다, 세트업 시간(Ts) 이상 전이야만 한다. 즉, 식 (1)을 만족할 필요가 있다. Tck-Tdata>Ts …(1) 식 (1)의 조건을 만족할 때, 플립플롭이나 래치 회로는, 샘플링 타이밍에 있어서의 데이터 신호의 값을 확실하게 취할 수 있다.

하지만, 상기 식 (1)을 만족하지 못하는 경우, 플립플롭이나 래치 회로는 준안정(metastable) 상태로 되어, 출력 신호가 불안정해진다. 구체적으로, 준안정 상태가 발생하면, 회로의 출력 신호가 0과 1의 임계값의 중간적인 전압을 완만하게 변이시키고, 그 후, 데이터 신호에 대응한 레벨에 도달한다. 즉, 준안정 상태에 있어서, 플립플롭이나 래치 회로의 출력이 데이터 신호에 대응한 값에 도달할 때까지의 시간(세틀링 시간(Tset))은, 정상동작시에 비해 현저하게 길어진다.

도 3은 래치 회로나 플립플롭에 있어서의, 데이터 신호(S1)와 타이밍 신호(S2), 및 출력 신호(S3)의 관계를 나타내는 타임차트이다. 본 명세서에 있어서의 타임차트의 종축 및 횡축은, 이해의 편의를 위해 적절히 확대, 축소한 것이고, 또한, 도시되는 각 파형도, 이해의 편의를 위해 간략화, 또는 수정되어 있다.

데이터 신호(S1)의 에지가 시각(t0)에 발생하여, 타이밍 신호(S2)의 포지티브 에지(즉, 샘플링 타이밍(ST))보다 세트업 시간(Ts) 이상 빠른 경우, 출력 신호(S3)는 소정의 세틀링 시간(Tset1)에서 변이한다. 데이터 신호(S1)의 변이 에지의 타이밍(DT)이, 시각(t1, t2)으로 늦어짐에 따라, 세트업 마진이 확보되지 못하게 되고, 출력 신호(S3)의 변이 속도가 늦어져, 세틀링 시간이 Tset2, Tset3로 커진다.

즉, 준안정 상태에 있어서의 세틀링 시간(Tset)은, 데이터 신호의 변이 타이밍(DT)과 샘플링 타이밍(ST)의 시간차(τ(=ST-DT))에 대응한 값을 취하고, Tset와 τ은 1대 1로 대응되고, 또한, 세틀링 시간(Tset)은 시간차(τ)보다 큰 오더를 갖게 된다.

일반적인 회로 설계에서는, 이와 같은 준안정 상태가 발생하지 않도록 주의할 것이 요구되지만, 실시형태에 따른 시간 측정 회로(10)는, 플립플롭이나 래치 회로의 준안정 상태에 있어서의 세틀링 시간(Tset)을 적극적으로 이용하여, 제 1 신호(S1)와 제 2 신호(S2)의 시간차를 측정한다.

천이시간 측정회로(14)는, 시간적으로 완만하게 변이하는 시간 측정 회로(10)의 출력 신호(S3)가, 소정의 레벨로 변이할 때까지의 시간(이하, 이 시간도 세틀링 시간(Tset)이라고 한다)을 측정한다.

이상이 시간 측정 회로(10)의 구성이다. 시간 측정 회로(10)의 동작은, 도 3의 타임차트를 참조하는 것에 의해 이해할 수 있다. 즉, 샘플링 회로(12)는, 준안정 상태를 이용하여, 제 1 신호(S1)와 제 2 신호(S2)의 시간차(τ)를 세틀링 시간(Tset)으로 변환하여 시간적으로 늘린다. 천이시간 측정회로(14)는, 세틀링 시간(Tset)을 측정하는 것에 의해, 제 1 신호(S1)와 제 2 신호(S2)의 시간차(τ)를 판정한다.

도 2의 시간 측정 회로(10)에 의하면, 세트업 시간과 동일 정도, 또는 그보다 짧은 시간 스케일의 미소한 시간차를, 시간축 방향으로 수배～100배 정도로 늘리고, 늘려진 시간을 측정하기 위해, 천이시간 측정회로(14)에 필요한 시간 분해능을, 낮게 할 수 있는 이점이 있다.

만약 도 1에 나타내는 TDC(300)를 이용하여, 두 신호((Sstart(=S1))와 신호(Sstop(=S2))의 시간차를, 10ps의 분해능으로 측정하고자 하면, Δt(=t1-t2)를 10ps로 설정할 필요가 있고, 즉 지연 소자(D1, D2)의 지연량을 고정밀도로 설계, 조절할 필요가 있어, 설계상의 난이도가 높은 문제가 있다.

이에 대해, 실시형태에 따른 시간 측정 회로(10)에 의하면, 제 1 신호(S1), 제 2 신호(S2)의 시간차에 대한 분해능은, 수십～수ns 정도로 늘려진 세틀링 시간(Tset)을, 수십ps～수백ps의 시간 분해능으로 측정하면 충분하기 때문에, 천이시간 측정회로(14)의 구성을 간소화할 수 있다. 천이시간 측정회로(14)의 구성은 특히 한정되지 않고, 현재 이용 가능한, 또는 장래에 이용 가능하게 되는 시간측정을 위한 아날로그 회로, 디지털 회로이고, 수십～수백ps의 시간 분해능을 갖는 회로를 이용할 수 있다. 또한, 천이시간 측정회로(14)에 의해 측정한 결과는, 아날로그 전기 신호로서 출력되어도 좋고, 디지털값으로서 출력되어도 좋다.

도 4는 실시형태에 따른 시간 측정 회로(10)의 구체적인 구성예를 나타내는 회로도이다. 도 4의 천이시간 측정회로(14)는, 복수의 래치 회로(L1, L2) 및 기준 에지 신호 발생 회로(16)를 포함한다.

D 플립플롭으로서 도시되는 복수의 래치 회로(L1, L2)의 데이터 단자(입력 단자)에는, 샘플링 회로(12)의 출력 신호(S3)가 입력된다. 기준 에지 신호 발생 회로(16)는 소정의 시간 간격(Δτ)을 갖는 기준 에지 신호(SE1, SE2)를 생성하여, 복수의 래치 회로(L1, L2)의 클럭 단자에 공급한다.

기준 에지 신호 발생 회로(16)는, 복수의 래치 회로(L1, L2)별로 마련된 복수의 지연 소자(Ds1, Ds2)를 포함한다. 각 지연 소자(Ds1, Ds2)는, 제 2 신호(S2)에 지연(τ1, τ2)을 부여하여, 지연된 제 2 신호(S2)를 기준 에지 신호로서, 대응하는 래치 회로의 클럭 단자에 공급한다. 기준 에지 신호 발생 회로(16)의 입력 신호로서, 제 2 신호(S2) 이외의 신호를 이용해도 좋다.

기준 에지 신호(SE1, SE2)의 에지 간격은, 천이시간 측정회로(14)에 요구되는 시간 분해능에 대응하여 설정하면 된다. 예를 들면, 샘플링 회로(12)의 세틀링 시간(Tset)을 100ps의 시간 분해능으로 측정하는 경우, 지연량(τ1)과 지연량(τ2)의 차이(τ1-τ2)를 100ps로 설정하면 된다.

또, 도 4에는 설명의 간결화를 위해 2개의 래치 회로(L1, L2)가 도시지만, 그 개수는 천이시간 측정회로(14)에 요구되는 시간측정 범위(최대 측정 시간)에 대응하여 설정된다. 예를 들면, 지연량(τ1)과 지연량(τ2)의 차이를 Tx, 최대 측정 시간을 Ty로 할 때, Ty/Tx개의 래치 회로를 마련하면 된다.

이상이 도 4의 시간 측정 회로(10)의 구성이다. 이어서 그 동작을 설명한다. 도 5는 도 4의 시간 측정 회로(10)의 동작을 나타내는 타임차트이다. 제 1 신호(S1)의 포지티브 에지와, 제 2 신호(S2)의 포지티브 에지의 시간차(τ)가, 샘플링 회로(12)의 세트업 조건을 만족하지 못할 때, 샘플링 회로(12)는 준안정 상태로 되고, 출력 신호(S3)는 100ps 오더의 장시간에 거쳐 로우 레벨에서 하이 레벨로 변이한다.

기준 에지 신호 발생 회로(16)에 의해 생성되는 기준 에지 신호(SE1, SE2)는 각각, 제 2 신호(S2)의 포지티브 에지에 대해 τ1, τ2만큼 늦다. 세틀링 시간(Tset)의 개시 시각은 제 2 신호(S2)의 포지티브 에지의 타이밍이기 때문에, 기준 에지 신호 발생 회로(16)에 제 2 신호(S2)를 입력하여 기준 에지 신호(SE1, SE2)의 기준으로 하는 것에 의해, 세틀링 시간(Tset)을 정확하게 측정할 수 있다.

래치 회로(L1, L2)는, 기준 에지 신호(SE1, SE2)의 타이밍에서, 샘플링 회로(12)의 출력 신호(S3)를 래치한다. 그 결과, 래치 회로(L1)의 출력 신호(Q1)는 로우 레벨, 래치 회로(L2)의 출력 신호(Q2)는 하이 레벨로 되고, 세틀링 시간(Tset)이 디지털값(Q1, Q2)으로 양자화된다. 세틀링 시간(Tset)과, 제 1 신호(S1)와 제 2 신호(S2)의 시간차(τ)는 1대 1로 대응되기 때문에, 디지털값(Q1, Q2)은, 시간차(τ)에 대응한 디지털값으로 된다.

도 4의 시간 측정 회로(10)에 의하면, 래치 회로(L1, L2)는, 수백ps～ns 오더로 시간적으로 늘려진 세틀링 시간(Tset)을 측정하면 되기 때문에, 높은 시간 분해능이 요구되지 않는다. 예를 들면, τ1, τ2는, 100ps 정도의 오더로 설계하면 충분하기 때문에, 회로 설계가 쉬워진다.

또, 지연 소자(Ds1, Ds2)를 이용하여 기준 에지 신호(SE1, SE2)를 생성하는 대신, 시간 간격(Δτ)을 갖는 펄스열이나 멀티 스트로브 신호를 이용할 수도 있다.

도 6(a)～(c)는, 도 4의 시간 측정 회로의 변형예를 나타내는 회로도이다. 도 6(a)의 시간 측정 회로(10a)는, 도 4의 시간 측정 회로(10)와 기준 에지 신호 발생 회로의 구성이 상이하다. 즉, 기준 에지 신호 발생 회로(16a)는, 캐스케이드 접속된 복수의 지연 소자(Dc1, Dc2, …(Dc로 총칭))를 포함한다. 지연 소자(Dc)의 입력 단자 또는 출력 단자에 마련된 탭으로부터, 복수의 기준 에지 신호(SE1, SE2, …)가 출력된다. i단째의 지연 소자(Dci)의 지연량을 τci로 할 때, i단째의 래치 회로(Li)에 공급되는 기준 에지(SEi)는 타이밍 신호(S2)에, τi=Στcj=τc1+τc2+…τci의 지연을 부여한 신호가 된다.

도 6(b)의 시간 측정 회로(10b)는, 도 6(a)의 시간 측정 회로(10a)에 더하여, 복수의 지연 소자(Dd1, Dd2, …(Dd로 총칭))를 더 구비한다. 복수의 지연 소자(Dd)는, 캐스케이드 접속되고, 초단의 지연 소자(Dd1)에는 출력 신호(S3)가 입력된다. 지연 소자(Dd)의 입력 단자 또는 출력 단자에 마련된 탭으로부터, 지연된 출력 신호(S3_1, S3_2, …)가 출력된다. i단째의 지연 소자(Ddi)의 지연량을 τdi로 할 때, i단째의 래치 회로(Li)에 공급되는 지연된 출력 신호(S3_i)는, 출력 신호(S3)에, Στd=τd1+τd2+…+τdi의 지연을 부여한 신호가 된다.

도 6(b)의 시간 측정 회로(10b)에 의하면, i단째의 래치 회로(Li)에 입력되는 지연된 출력 신호(S3_i)와, 기준 에지 신호(SEi)의 상대적인 시간차(Δτi)는, Δτi=τi-τdi 로 주어진다. 도 6(b)의 Δτi는, 도 4의 τi에 상당하는 지연량이 된다.

도 6(c)의 시간 측정 회로(10c)는, 도 6(b)의 복수의 지연 소자(Dd) 대신에, 복수의 지연 소자(De1, De2, …(De로 총칭))를 구비한다. i단째의 지연 소자(Dei)의 지연량을 τei로 할 때, τei=Στd=τd1+τd2+…+τdi 가 성립한다.

도 6(b), (c)의 시간 측정 회로(10b) 또는 시간 측정 회로(10c)에, 도 6(a)의 기준 에지 신호 발생 회로(16a)를 이용해도 좋다.

이하에서는, 도 4의 시간 측정 회로(10) 및 도 6(a)～(c)의 시간 측정 회로(10a～10c)를 총칭하여, 시간 측정 회로(10)라고 한다.

다음으로, 시간 측정 회로(10)의 시간측정 정밀도를 향상시키기 위한 기술을 설명한다. 시간 측정 회로(10)는, 래치 회로나 플립플롭의 준안정 상태에 있어서의 세틀링 시간(Tset)을 이용하여 시간측정을 행한다. 따라서, 세틀링 시간(Tset)을 조절하는 것이, 고정밀도의 시간측정을 하기 위해 중요해진다.

여기서, 일 형태의 시간 측정 회로(10)에는, 세틀링 시간(Tset)을 조절하기 위한 기능이 마련된다. 세틀링 시간(Tset)의 조정은, 플립플롭이나 래치 회로에 마련되는 버퍼의 사이즈, 바이어스 상태를 조정, 변경하는 것에 의해 실현된다.

도 7은, 시간 측정 회로(10)에 사용되는 샘플링 회로(12)의 구성의 일부를 나타내는 회로도이다. 샘플링 회로(12)는 스위치(SW1, SW2), 버퍼(BUF1, BUF2)를 포함한다. 버퍼(BUF2)는 제 1 신호(S1)를 받는다. 스위치(SW1, SW2)는, 클럭 단자에 입력되는 제 2 신호(S2)에 대응하여 상보적으로 온/오프한다. 샘플링 회로(12)는 어떠한 구성일지라도, 출력 신호(D)를 귀환하는 귀환용 버퍼(BUF2)가 마련되는 것이 일반적이다.

세틀링 시간(Tset)에 가장 영향을 주는 것은, 출력 신호의 귀환량, 다른 관점에서는 귀환 속도, 또는 귀환 대역이다. 여기서, 버퍼(BUF1)의 사이즈를 가변 구성하는 것에 의해, 세틀링 시간(Tset)을 바람직하게 조정할 수 있다. 사이즈의 변경은, 복수의 병렬 접속된 회로 소자(트랜지스터)를 마련해 놓고, 액티브, 즉 회로 동작에 기여하는 회로 소자의 개수를 전환하는 것에 의해 실현된다. 회로 소자의 개수 변경은, 스위치를 이용해도 좋고, 시간 측정 회로(10)의 제조 단계에 있어서의 기계적인 트리밍 처리에 의해 실현되어도 좋다.

또는, 버퍼(BUF1)의 바이어스 상태, 예를 들면, 전원전압이나 바이어스 전류를 가변 구성해도 좋다. 귀환용 버퍼(BUF1) 대신에, 또는 이에 더하여, 입력 버퍼(BUF2)의 사이즈, 바이어스 상태를 가변 구성해도 좋다.

또한, 스위치(SW1)와 스위치(SW2) 중의 적어도 어느 하나의 사이즈를 가변 구성해도 좋다. 이 경우에도, 설정한 사이즈에 대응하여 세틀링 시간(Tset)을 조정할 수 있다.

또한, 샘플링 회로(12)의 내부에, 세틀링 시간(Tset)을 조정하는 것을 목적으로, 별도의 회로 소자, 예를 들면 가변저항이나 가변용량을 마련하고, 이들의 저항값이나 용량값을 조정해도 좋다.

또, 도 7의 샘플링 회로(12)는, 래치 회로나 플립플롭을 이용한 구성을 간략화, 모식화하여 도시한 일례이고, 당업자에게는, 래치 회로나 플립플롭을 이용한 샘플링 회로에는, 다양한 구성예, 토폴로지가 존재함은 주지이다.

이와 같이 구성된 시간 측정 회로(10)의 응용(application) 예를 설명한다. 시간 측정 회로(10)는, TDC에 바람직하게 이용할 수 있다. TDC는, 자동시험 장치(ATE: Automatic Test Equipment), 시간 간격 분석기(Time Interval Analyzer), 지터 측량기 등의 시험 장치에 탑재된다.

도 8은 시간 측정 회로(10)를 이용한 TDC(400a)의 구성을 나타내는 블록도이다. TDC(400a)는 버니어 지연 회로(410), 복수의 시간 측정 회로(10), 인코더(420)를 구비한다.

버니어 지연 회로(410)는, 스타트 신호(Sstart)와 스톱 신호(Sstop)를 받고, 두 신호에 다단 지연을 부여한다.

버니어 지연 회로(410)는 제 1 지연 회로(412), 제 2 지연 회로(414)를 포함한다. 제 1 지연 회로(412)는, 다단 접속된 N개의 제 1 지연 소자(D1)를 포함하고, 스타트 신호(Sstart)에, 스테이지별로 제 1 소정량(t1)의 지연을 부여하여, 상이한 지연이 부여된 (N+1)개의 지연 스타트 신호(SA₀～SA_N)를 출력한다. 마찬가지로, 제 2 지연 회로(414)는, 다단 접속된 N개의 제 2 지연 소자(D2)를 포함하고, 스톱 신호(Sstop)에 스테이지별로 제 2 소정량(t2)의 지연을 부여하여, 상이한 지연이 부여된 (N+1)개의 지연 스톱 신호(SB₀～SB_N)를 출력한다.

제 1 소정량(t1)의 지연은 제 2 소정량(t2)보다 길게 설정된다. 제 1 지연 회로(210), 제 2 지연 회로(220) 내의 지연 소자를 1단 통과할 때마다, 스타트 신호(Sstart)와 스톱 신호(Sstop)의 시간차는, Δt=(t1-t2)만큼 작아진다. 스타트 신호(Sstart)와 스톱 신호(Sstop)의 초기 시간차가 τ인 경우, (τ/Δt)단의 지연 소자를 경유한 단계에서, 두 신호의 에지 타이밍은 역전한다.

또, 스톱 신호(Sstop)가, 스타트 신호(Sstart)보다 빠른 경우, 제 1 소정량(t1)의 지연은, 제 2 소정량(t2)보다 Δt만큼 짧게 설정된다.

복수의 시간 측정 회로(10)는, 버니어 지연 회로(410)에 의해 생성되는 지연 스타트 신호(SA), 지연 스톱 신호(SB)의 개수에 대응하여, (N+1)개 마련된다. 도 8 및 후술하는 도 9 내지 도 11에 있어서, 시간 측정 회로(10)는, 도 4 및 도 6(a)～(c) 중의 어느 한 형식을 이용해도 좋다.

j단째(0≤j≤N)의 시간 측정 회로(10_j)는, j단째로부터 출력되는 지연 스타트 신호(SA_j)를 상술의 제 1 신호(S1)로서, j단째로부터 출력되는 지연 스톱 신호(SB_j)를 상술의 제 2 신호(S2)로서 받는다. 본 명세서에 있어서는, 편의적으로 1단째보다 하나 앞을 0단째라고 한다. 즉, 0단째의 시간 측정 회로(10_0)는, 지연되기 전의 스타트 신호(SA₀)와, 지연되기 전의 스톱 신호(SB₀)를 받는다.

각 스테이지의 시간 측정 회로(10)는, 입력된 지연 스타트 신호(SA)와 지연 스타트 신호(SB)의 지연량을 준안정 상태를 이용하여 늘리고, 늘려진 세틀링 시간(Tset)을 측정하는 것에 의해, 지연량에 대응한 데이터(Q1, Q2, …)를 생성한다. 각 스테이지의 시간 측정 회로(10)에 의해 생성된 데이터(Q1, Q2)는, 인코더(420)에 입력되어, 바이너리 값을 비롯한 후단의 처리에 적합한 포맷으로 부호화된다.

이상이 실시형태에 따른 TDC(400a)의 구성이다. 이어서 그 동작을 설명한다. 현재, 스타트 신호(Sstart)와 스톱 신호(Sstop)가, 소정의 초기 시간차(τ)를 갖고 TDC(400a)에 입력된다. 버니어 지연 회로(410)의 내부의 지연 소자를 1단 통과할 때마다, 스타트 신호(Sstart)와 스톱 신호(Sstop)의 시간차는, Δt(=t1-t2)만큼 작아진다. 따라서, (τ/Δt)단의 지연 소자를 경유한 단계에서, 두 신호의 에지 타이밍은 역전한다.

타이밍이 역전하는 부근에 있어서는, 지연 스타트 신호(SA)와 지연 스톱 신호(SB)의 시간차는 작아진다. 따라서, 이들의 신호를 받는 시간 측정 회로(10)의 샘플링 회로(12)는 준안정 상태로 되어, 지연 스타트 신호(SA)와 지연 스톱 신호(SB)의 시간차를 늘려서 측정할 수 있다.

지연 스타트 신호와 지연 스톱 신호의 시간차가, 세트업 시간보다 긴 스테이지에서는, 시간 측정 회로(10)는 준안정 상태가 아닌, 통상 동작에 의해 신호가 래치된다.

즉, 도 8의 TDC(400a)에 있어서는, 소정의 스테이지에 있어서 지연 스타트 신호(SA), 지연 스톱 신호(SB)의 시간차가 작아지면, 그 스테이지의 시간 측정 회로(10)가 준안정 상태로 동작하는 것에 의해, 고정밀도로 시간측정이 실행된다. 그 결과, TDC(400a) 전체적으로, 버니어 지연 회로(410) 및 통상 상태(준안정 상태가 아님) 시간 측정 회로(10)가, 조정밀도(course)의 시간 측정 회로로서 동작하고, 버니어 지연 회로(410) 및 준안정 상태로 동작하는 시간 측정 회로(10)가, 고정밀도(fine)의 시간 측정 회로로서 동작한다. 즉, 버니어 지연 회로(410) 및 시간 측정 회로(10)를 마련하는 것에 의해, 스타트 신호(Sstart)와 스톱 신호(Sstop)의 시간차를, 2단계로 측정할 수 있다.

도 8의 TDC(400a)의 효과, 이점은, 도 1의 TDC(300)과의 대비에 의해 명확하게 된다. 스타트 신호(Start)와 스톱 신호(Stop)를, 시간 분해능(Δx), 시간측정 범위(Δy)로 측정하는 상황에 대해 고찰한다.

도 1에 나타내는 종래의 TDC(300)에서는, 제 1 지연 소자(D1)와 제 2 지연 소자(D2)의 지연량의 차(Δt(=t1-t2))가 시간 분해능(Δx)으로 된다. 따라서, 시간측정 범위(Δy)를 실현하기 위해서는, Δy/Δx의 스테이지수가 필요하다. 구체적으로는, Δx=10ps, Δy=1ns로 하면, 100단의 지연 소자와 온도계 래치(TL)가 필요하다. 즉, 시간측정 범위에 비례, 분해능에 반비례하여 회로 규모가 증대한다.

이에 대해, 도 8의 TDC(400a)에서는, 버니어 지연 회로(410)의 시간 분해능(Δt(=t1-t2))은 커도 상관없다. 이는, TDC(400a)의 최종적인 시간 분해능은 준안정 상태로 동작하는 후단의 시간 측정 회로(10)에 의해 결정되기 때문이다. 구체적으로는 도 8의 TDC(400a)에서는, 예를 들면, 버니어 지연 회로(410)의 시간 분해능(Δt)은 100ps 정도이면 충분하고, 따라서, 10단의 지연 소자와 시간 측정 회로(10)를 마련하면 충분하다.

또한, 시간 측정 회로(10)에 있어서 10ps의 시간 분해능(Δx)을 실현하기 위해서는, 지연 소자(Ds1, Ds2)의 지연량의 차(τ1-τ2)는, 100ps의 오더로 충분하다. 이는, 시간 측정 회로(10)는, 제 1 신호(SA)와 제 2 신호(SB)의 시간차를 10배～수백 배로 늘려서 측정하기 때문이다. 따라서, 시간 측정 회로(10)의 회로 규모도 작은 것으로 충분하다.

이와 같이 실시형태에 따른 TDC(400a)에서는, 높은 시간 분해능으로 와이드 레인지의 시간측정을, 종래에 비해 작은 회로 규모로 실현할 수 있다. 다른 관점에서 보면, 종래와 동등한 회로 규모라면, 종래에 비해 더욱 시간 분해능을 높일 수 있고, 또는 시간측정 범위를 넓힐 수 있다.

또한, 종래의 구성에 있어서, 버니어 지연 회로(200)의 시간 분해능(Δt)을 10ps로 설정하는 경우, 지연 소자(D1, D2)의 지연량의 편차를 억제할 필요가 있기 때문에, 회로 설계상의 큰 제약으로 되고 있었다. 이에 대해, 실시형태에 따른 TDC(400)에서는, 버니어 지연 회로(410)의 시간 분해능이 낮아도 좋기 때문에, 설계 및 제조의 부담을 경감할 수 있다.

도 9는 TDC의 제 1 변형예(400b)를 나타내는 회로도이다. 도 9의 회로도에서는, 초단의 시간 측정 회로(10_0)만이 도시고, 기타는 생략되어 있다. 도 8의 시간 측정 회로(10)는, 지연 소자(Ds1, Ds2)에 의해 제 2 신호에 상당하는 지연 스톱 신호(SB)를 지연시켜 기준 에지 신호(SE1, SE2)를 생성하였다. 이에 대대, 도 9의 시간 측정 회로(10)는, 지연 소자(Ds1, Ds2)로서, 버니어 지연 회로(410)의 제 2 지연 소자(D2)를 이용한다.

즉, j단째의 시간 측정 회로(10_j)는, j단째의 지연 스타트 신호(SA_j), 지연 스톱 신호(SB_j)에 더하여, 그보다 후단의 지연 스톱 신호(SB_k, SB_l)를, 기준 에지 신호(SE1, SE2)로서 이용한다. 여기서, k, l은 각각, k>j, l>j를 만족하는 정수이고, 도 9의 예에서는 k=j+1, l=j+2이다. 요구되는 기준 에지 신호(SE1, SE2)의 시간차가, 지연 소자(D1, D2)의 시간차(Δt)에 비례하는 경우에 이 변형예를 이용할 수 있다.

도 9의 변형예에 의하면, 시간 측정 회로(10)별로 지연 소자(Ds1, Ds2)를 마련하지 않아도 좋기 때문에, 도 8보다 회로 규모를 더욱 축소할 수 있다.

도 10은 TDC의 제 2 변형예(400c)를 나타내는 회로도이다. 도 10의 TDC(400c)은, 스톱 신호(Sstop)가 펄스열인 경우에 이용할 수 있다. 펄스열의 에지 간격이 요구되는 기준 에지 신호(SE1, SE2)의 시간차와 동등한 경우, 래치 회로(L1, L2)는 각각, 선두의 펄스 에지, 2번째의 펄스 에지를, 기준 에지 신호(SE1, SE2)로서 이용한다. 이 변형예에 의해서도, 시간 측정 회로(10)별로 지연 소자(Ds1, Ds2)를 마련하지 않아도 좋기 때문에, 도 8보다 회로 규모를 더욱 축소할 수 있다.

도 8～도 10의 TDC(400a～400c)의 변형예로서는, 이하의 구성이 가능하다. 버니어 지연 회로(410)는 스타트 신호(Sstart) 및 스톱 신호(Sstop) 모두에 지연을 부여하는 구성이다. 이 변형예로서, 스타트 신호(Sstart) 및 스톱 신호(Sstop) 중의 어느 하나에만 지연을 부여하는 구성으로 해도 좋다. 도 11은 제 4 변형예에 따른 TDC(400d)의 구성을 나타내는 회로도이다. TDC(400d)는, 버니어 지연 회로(410) 대신에, 단측 지연 회로(single sided delay circuit)(416)를 구비한다. 단측 지연 회로(416)는, 버니어 지연 회로(410)의 제 1 지연 소자(D1)의 지연량(t1)을 Δt로, 제 2 지연 소자(D2)의 지연량(t2)을 0으로 설정한 회로와 등가이다. 이 경우, 제 2 지연 회로(414)가 불필요하기 때문에, 회로 면적을 더욱 줄일 수 있다. 종래와 같이 10ps 정도의 지연차(Δt)가 필요한 경우, 버니어 지연 회로를 이용할 필요가 있지만, 실시형태에서는 100ps 정도의 지연차(Δt)로 충분하기 때문에, 한쪽만을 지연시키는 지연 회로를 이용할 수 있다. 반대로, 제 1 지연 소자(D1)의 지연량 t1=0, 제 2 지연 소자(D2)의 지연량 t1=Δt로 설정된 단측 지연 회로(416)를 이용해도 좋다.

실시형태를 바탕으로 본 발명을 설명하였지만, 실시형태는, 본 발명의 원리, 응용을 제시할 뿐이고, 실시형태에는, 청구범위에 규정된 본 발명의 사상범위 내에서, 다양한 변형예나 배치의 변경이 가능하다.

본 발명은 전기 신호의 평가에 이용할 수 있다.

10: 시간 측정 회로
12: 샘플링 회로
14: 천이시간 측정회로
16: 기준 에지 신호 발생 회로
S1: 제 1 신호
S2: 제 2 신호
D1: 제 1 지연 소자
D2: 제 2 지연 소자
Ds1: 제 1 지연 소자
Ds2: 제 2 지연 소자
400: TDC
410: 버니어 지연 회로
412: 제 1 지연 회로
414: 제 2 지연 회로
420: 인코더

Claims

제 1 신호와 제 2 신호의 에지의 시간차를 측정하는 시간 측정 회로에 있어서,
상기 제 2 신호의 에지 타이밍에서, 상기 제 1 신호의 논리 레벨을 취하는 샘플링 회로와,
상기 샘플링 회로의 준안정 상태에 있어서의 출력 신호의 천이시간을 측정하는 천이시간 측정회로를 구비하는 것을 특징으로 하는 시간 측정 회로.
제 1항에 있어서,
상기 천이시간 측정회로는,
상기 샘플링 회로의 출력 신호를 데이터 단자로 받은 복수의 래치 회로를 포함하고, 상기 복수의 래치 회로에는 각각, 소정의 시간 간격을 갖는 기준 에지 신호가 입력되는 것을 특징으로 하는 시간 측정 회로.
제 2항에 있어서,
상기 천이시간 측정회로는,
상기 제 2 신호를 지연시켜, 상기 기준 에지 신호를 생성하는 것을 특징으로 하는 시간 측정 회로.
제 2항에 있어서,
상기 천이시간 측정회로는,
상기 복수의 래치 회로별로 마련되어, 상기 제 2 신호에 지연을 부여하는 복수의 지연 소자를 더 포함하고, 각 지연 소자는, 지연된 상기 제 2 신호를 상기 기준 에지 신호로서, 대응하는 래치 회로의 클럭 단자에 공급하는 것을 특징으로 하는 시간 측정 회로.
제 2항에 있어서,
상기 천이시간 측정회로는,
캐스케이드 접속된 복수 스테이지의 지연 소자를 더 포함하고, 스테이지별로 상기 제 2 신호에 지연을 부여하여, 각 지연 소자로부터 출력되는 지연된 상기 제 2 신호를 상기 기준 에지 신호로서, 대응하는 래치 회로의 클럭 단자에 공급하는 것을 특징으로 하는 시간 측정 회로.
제 2항 내지 제 5항 중의 어느 한 항에 있어서,
상기 천이시간 측정회로는,
상기 복수의 래치 회로별로 마련되어, 상기 샘플링 회로의 출력 신호에 지연을 부여하는 복수의 지연 소자를 더 포함하고, 각 지연 소자는, 지연된 상기 출력 신호를, 대응하는 래치 회로의 데이터 단자에 공급하는 것을 특징으로 하는 시간 측정 회로.
제 2항 내지 제 5항 중의 어느 한 항에 있어서,
상기 천이시간 측정회로는,
캐스케이드 접속된 복수 스테이지의 지연 소자를 더 포함하고, 스테이지별로 상기 샘플링 회로의 출력 신호에 지연을 부여하여, 각 지연 소자로부터 출력되는 지연된 상기 출력 신호를, 대응하는 래치 회로의 데이터 단자에 공급하는 것을 특징으로 하는 시간 측정 회로.
제 1항 내지 제 5항 중의 어느 한 항에 있어서,
상기 샘플링 회로는, 준안정 상태에 있어서의 출력 신호의 천이시간이 조정 가능하도록 구성되는 것을 특징으로 하는 시간 측정 회로.
제 8항에 있어서,
상기 샘플링 회로는, 그 출력 신호를 귀환하는 경로에 마련된 버퍼를 포함하고, 상기 버퍼의 사이즈가 가변 구성되는 것을 특징으로 하는 시간 측정 회로.
제 8항에 있어서,
상기 샘플링 회로는, 그 출력 신호를 귀환하는 경로에 마련된 버퍼를 포함하고, 상기 버퍼의 바이어스 상태가 가변 구성되는 것을 특징으로 하는 시간 측정 회로.
스타트 신호와 스톱 신호의 변이 타이밍의 시간차를 디지털값으로 변환하는 시간 디지털 변환기에 있어서,
캐스케이드 접속된 복수 스테이지의 지연 소자를 포함하고, 스테이지별로 상기 스타트 신호와 상기 스톱 신호에 상이한 지연을 부여하여, 스테이지별 지연 스타트 신호 및 지연 스톱 신호로서 출력하는 지연 회로와,
상기 지연 회로의 스테이지별로 마련되고, 대응하는 스테이지의 상기 지연 스타트 신호를 상기 제 1 신호로서, 상기 지연 스톱 신호를 상기 제 2 신호로서 받아, 상기 제 1 신호와 상기 제 2 신호의 에지의 시간차를 계측하는 제 1항 내지 제 5항 중의 어느 한 항에 따른 시간 측정 회로를 구비하는 것을 특징으로 하는 시간 디지털 변환기.
스타트 신호와 스톱 신호의 변이 타이밍의 시간차를 디지털값으로 변환하는 시간 디지털 변환기에 있어서,
캐스케이드 접속된 복수 스테이지의 지연 소자를 포함하고, 스테이지별로 상기 스타트 신호와 상기 스톱 신호에 상이한 지연을 부여하여, 스테이지별 지연 스타트 신호 및 지연 스톱 신호로서 출력하는 지연 회로와,
상기 지연 회로의 스테이지별로 마련되고, 대응하는 스테이지의 상기 지연 스타트 신호를 상기 제 1 신호로서, 상기 지연 스톱 신호를 상기 제 2 신호로서 받아, 상기 제 1 신호와 상기 제 2 신호의 에지의 시간차를 계측하는 제 2항에 따른 시간 측정 회로를 구비하고,
j단째(j는 양의 정수)의 상기 시간 측정 회로는, j단째보다 뒷스테이지의 지연 스톱 신호를, 상기 기준 에지 신호로서 이용하는 것을 특징으로 하는 시간 디지털 변환기.
스타트 신호와 스톱 신호의 변이 타이밍의 시간차를 디지털값으로 변환하는 시간 디지털 변환기에 있어서,
캐스케이드 접속된 복수 스테이지의 지연 소자를 포함하고, 스테이지별로 상기 스타트 신호와 상기 스톱 신호에 상이한 지연을 부여하여, 스테이지별 지연 스타트 신호 및 지연 스톱 신호로서 출력하는 지연 회로와,
상기 지연 회로의 스테이지별로 마련되고, 대응하는 스테이지의 상기 지연 스타트 신호를 상기 제 1 신호로서, 상기 지연 스톱 신호를 상기 제 2 신호로서 받아, 상기 제 1 신호와 상기 제 2 신호의 에지의 시간차를 계측하는 제 2항에 따른 시간 측정 회로를 구비하고,
상기 스톱 신호는 펄스열로서 생성되고,
상기 시간 측정 회로는, 상기 스톱 신호의 펄스열의 여러 개 에지를, 상기 기준 에지 신호로서 이용하는 것을 특징으로 하는 시간 디지털 변환기.
스타트 신호와 스톱 신호의 변이 타이밍의 시간차를 디지털값으로 변환하는 시간 디지털 변환기에 있어서,
캐스케이드 접속된 복수 스테이지의 지연 소자를 포함하고, 스테이지별로 상기 스타트 신호에 지연을 부여하여, 스테이지별 지연 스타트 신호로서 출력하는 지연 회로와,
상기 지연 회로의 스테이지별로 마련되고, 대응하는 스테이지의 상기 지연 스타트 신호를 상기 제 1 신호로서, 상기 스톱 신호를 상기 제 2 신호로서 받아, 상기 제 1 신호와 상기 제 2 신호의 에지의 시간차를 계측하는 제 1항 내지 제 5항 중의 어느 한 항에 따른 시간 측정 회로를 구비하는 것을 특징으로 하는 시간 디지털 변환기.
스타트 신호와 스톱 신호의 변이 타이밍의 시간차를 디지털값으로 변환하는 시간 디지털 변환기에 있어서,
캐스케이드 접속된 복수 스테이지의 지연 소자를 포함하고, 스테이지별로 상기 스톱 신호에 지연을 부여하여, 스테이지별 지연 스톱 신호로서 출력하는 지연 회로와,
상기 지연 회로의 스테이지별로 마련되고, 상기 스타트 신호를 상기 제 1 신호로서, 대응하는 스테이지의 상기 지연 스톱 신호를 상기 제 2 신호로서 받아, 상기 제 1 신호와 상기 제 2 신호의 에지의 시간차를 계측하는 제 1항 내지 제 5항 중의 어느 한 항에 따른 시간 측정 회로를 구비하는 것을 특징으로 하는 시간 디지털 변환기.
제 11항에 따른 시간 디지털 변환기를 구비하는 것을 특징으로 하는 시험 장치.
제 1 신호와 제 2 신호의 에지의 시간차를 측정하는 시간 측정 방법에 있어서,
상기 제 1 신호를 샘플링 대상 데이터 신호로서, 제 2 신호를 샘플링 타이밍을 지시하는 샘플링 신호로서 샘플링 회로에 입력하는 스텝과,
준안정 상태에 있어서의 상기 샘플링 회로의 출력 신호의 천이시간을 측정하는 스텝을 포함하는 것을 특징으로 하는 시간 측정 방법.
제 17항에 있어서,
상기 측정하는 스텝은, 상기 준안정 상태에 있어서의 상기 샘플링 회로의 출력 신호를, 소정의 시간 간격을 갖는 복수의 기준 에지 신호로 래치하는 스텝을 포함하는 것을 특징으로 하는 시간 측정 방법.
스타트 신호와 스톱 신호의 변이 타이밍의 시간차를 측정하는 방법에 있어서,
상기 스타트 신호와 상기 스톱 신호의 적어도 어느 하나에 지연을 부여하여 두 신호의 에지의 상대적인 간격을 변화시키는 서브 스텝을 반복 실행하는 스텝과,
상기 서브 스텝별로 생성되는 상기 스타트 신호를 샘플링 대상 데이터 신호로서, 상기 서브 스텝별로 생성되는 상기 스톱 신호를 샘플링 타이밍을 지시하는 샘플링 신호로서 샘플링 회로에 입력하는 스텝과,
준안정 상태에 있어서의 상기 샘플링 회로의 출력 신호의 천이시간을 측정하는 스텝을 포함하는 것을 특징으로 하는 방법.