TWI723182B - 裝置、校準方法、製造方法及建構積體電路的方法 - Google Patents

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Abstract

本發明提供一種裝置以及一種方法。裝置包含：計數器陣列；環式振盪器，電氣耦接至計數器陣列，其中計數器陣列對環式振盪器中的循環的數目進行計數；類比至數位轉換器（ADC）驅動器，電氣耦接至環式振盪器；以及類比至數位轉換器，電氣耦接至類比至數位轉換器驅動器，其中類比至數位轉換器的輸出電氣耦接至環式振盪器。

Description

裝置、校準方法、製造方法及建構積體電路的方法
本揭露內容大體上是關於電子電路（electronic circuit），且更特定言之，是關於一種校準至類比至數位轉換器（analog-to-digital converter；ADC）輔助式時間至數位轉換器（time-to-digital converter；TDC）中的逐次近似暫存器（successive approximation register；SAR）類比至數位轉換器的輸入信號的系統及方法。
時間至數位轉換器是提供事件發生的持續時間的數位表示的裝置。時間至數位轉換器判定兩個信號脈衝（例如，開始脈衝與停止脈衝）之間的時間間隔。
典型的全數位鎖相迴路（all-digital phase-locked loop；ADPLL）包含時間至數位轉換器、數位迴路濾波器（digital loop filter）、數位控制振盪器（digitally-controlled oscillator；DCO），以及分頻器（divider）。時間至數位轉換器可將量化雜訊引入至全數位鎖相迴路。結果，針對低相位雜訊全數位鎖相迴路需要高解析度時間至數位轉換器。可使用類比至數位轉換器（ADC）以改良時間至數位轉換器的解析度。
數位鎖相迴路架構可呈轉換正相位誤差及負相位誤差兩者的典型ΔΣ分率N鎖相迴路的形式。正反器可基於「向上」上升邊緣及「向下」上升邊緣的相對時序來偵測相位誤差極性。二輸入XOR閘可產生具有表示相位誤差的量值的持續時間的脈衝。量測正相位誤差及負相位誤差兩者的能力縮減鎖定時間。數位鎖相迴路可在14奈米（nm）鰭式場效電晶體（fin field effect transistor；FINFET）互補金屬氧化物半導體（complementary metal oxide semiconductor；CMOS）製程中予以實施，且可併入至蜂巢式射頻積體電路（radio frequency integrated circuit；RFIC）中。
根據一個實施例，一種裝置包含：計數器陣列（counter array）；環式振盪器（ring oscillator），電氣耦接至計數器陣列，其中計數器陣列對環式振盪器中的循環的數目進行計數；類比至數位轉換器驅動器，電氣耦接至環式振盪器；以及類比至數位轉換器，電氣耦接至類比至數位轉換器驅動器，其中類比至數位轉換器的輸出電氣耦接至環式振盪器。
根據一個實施例，一種方法包含：由計數器陣列對具有多個級的環式振盪器中的循環的數目進行計數；在環式振盪器中的所要數目個循環之後暫停環式振盪器以在環式振盪器的輸出處保持電壓；由類比至數位轉換器（ADC）驅動器基於經保持的電壓來設定所要共模控制值；由類比至數位轉換器驅動器基於經保持的電壓來設定所要增益控制值；由類比至數位轉換器調整共模控制值直至類比至數位轉換器發送就緒信號為止；由類比至數位轉換器調整增益控制值直至來自類比至數位轉換器的類比至數位轉換器資料不被截割為止；以及儲存經調整的共模控制值及經調整的增益控制值。
根據一個實施例，一種製造裝置的方法。方法包含：在具有至少一個其他裝置的晶圓或封裝件上形成裝置，其中裝置包含：計數器陣列；環式振盪器，電氣耦接至計數器陣列，其中計數器陣列對環式振盪器中的循環的數目進行計數；類比至數位轉換器驅動器，電氣耦接至環式振盪器；以及類比至數位轉換器，電氣耦接至類比至數位轉換器驅動器，其中類比至數位轉換器的輸出電氣耦接至環式振盪器；以及測試裝置，其中測試裝置包括使用一或多個電氣至光學轉換器（electrical to optical converter）、將光學信號分裂成兩個或多於兩個光學信號的一或多個分光器（optical splitter）以及一或多個光學至電氣轉換器（optical to electrical converter）來測試裝置。
根據一個實施例，一種建構積體電路的方法包含：針對用於積體電路的層的特徵集合產生遮罩佈局，其中遮罩佈局包含用於包含裝置的一或多個電路特徵的標準胞元程式庫巨集（standard cell library macro），裝置包含：計數器陣列；環式振盪器，電氣耦接至計數器陣列，其中計數器陣列對環式振盪器中的循環的數目進行計數；類比至數位轉換器驅動器，電氣耦接至環式振盪器；以及類比至數位轉換器，電氣耦接至類比至數位轉換器驅動器，其中類比至數位轉換器的輸出電氣耦接至環式振盪器；在遮罩佈局的產生期間忽視巨集的相對位置以符合佈局設計規則；在產生遮罩佈局之後檢查巨集的相對位置以符合佈局設計規則；在偵測到巨集中的任一者不符合佈局設計規則後就藉由修改非符合巨集中的每一者以符合佈局設計規則來修改遮罩佈局；根據經修改的遮罩佈局來產生遮罩，經修改的遮罩佈局具有用於積體電路的層的特徵集合；以及根據遮罩來製造積體電路層。
在下文中，參考隨附圖式來詳細地描述本揭露內容的實施例。應注意，相同元件將由相同圖式元件符號指定，但其被展示於不同圖式中。在以下描述中，僅僅提供諸如詳細組態及組件的特定細節以輔助對本揭露內容的實施例的整體理解。因此，對於在本領域具有知識者而言應顯而易見，可在不脫離本揭露內容的範疇的情況下對本文中所描述的實施例進行各種改變及修改。另外，出於清楚及簡明起見而省略熟知功能及構造的描述。下文所描述的術語為考慮到本揭露內容中的功能而定義的術語，且可根據使用者、使用者的意圖或習慣而不同。因此，應基於整個本說明書中的內容來判定術語的定義。
本揭露內容可具有各種修改及各種實施例，下文參考隨附圖式來詳細地描述其中的實施例。然而，應理解，本揭露內容並不限於所述實施例，而是包含在本揭露內容的範疇內的所有修改、等效者以及替代例。
儘管包含諸如第一、第二等等的序數的術語可用於描述各種元件，但結構元件並不受到所述術語限定。所述術語僅用以區分一個元件與另一元件。舉例而言，在不脫離本揭露內容的範疇的情況下，可將第一結構元件稱作第二結構元件。相似地，亦可將第二結構元件稱作第一結構元件。如本文中所使用，術語「及/或」包含一或多個關聯項目的任何及所有組合。
本文中所使用的術語僅僅用以描述本揭露內容的各種實施例，但並不意欲限制本揭露內容。單數形式意欲包含複數形式，除非上下文另有明確指示。在本揭露內容中，應理解，術語「包含」或「具有」指示特徵、數字、步驟、操作、結構元件、部件或其組合的存在，而並不排除一或多個其他特徵、數字、步驟、操作、結構元件、部件或其組合的存在或添加機率。
除非有不同定義，否則本文中所使用的所有術語皆具有與在本揭露內容所屬領域具有知識者所理解的含義相同的含義。諸如常用辭典中所定義的術語的術語應被解譯為具有與所屬相關領域中的內容相關含義相同的含義，且不應被解譯為具有理想或過度形式化的含義，除非本揭露內容中有明確定義。
若干類比至數位轉換器架構可用於類比至數位轉換器輔助式時間至數位轉換器中。快閃類比至數位轉換器會達成高速度，但需要會增加時間至數位轉換器的功率消耗的許多比較器。管線式類比至數位轉換器需要會顯著地增加時間至數位轉換器的功率消耗的若干運算放大器。逐次近似暫存器（SAR）類比至數位轉換器展現低功率消耗。然而，逐次近似暫存器類比至數位轉換器受到其安定時間限制，安定時間為給電容性數位至類比轉換器（digital-to-analog converter；DAC）充電所需要的時間。為了改良安定時間，可使用頂板取樣（top-plate sampling），此是因為其相較於使用底板取樣（bottom-plate sampling）的狀況可將電容性數位至類比轉換器中的單元電容器的數目縮減一半。
不幸的是，頂板取樣會增加寄生電容的效應，此造成逐次近似暫存器類比至數位轉換器由於增益及滿刻度誤差而遭受截割。另外，當使用頂板取樣時，電容性數位至類比轉換器中的共模是由至類比至數位轉換器的輸入信號的共模判定。若輸入信號的共模改變，則比較器的速度可能改變，且因此影響逐次近似暫存器類比至數位轉換器的轉換時間。在製程、電壓及溫度（process, voltage, and temperature；PVT）變化的情況下，與類比至數位轉換器截割及轉換時間相關聯的問題可能惡化。本揭露內容描述一種用於校準至時間至數位轉換器中的類比至數位轉換器的輸入信號的振幅及共模以縮減由於時間至數位轉換器中的類比至數位轉換器截割的類比至數位轉換器轉換時間及非線性的裝置及方法。
圖1說明根據一個實施例的類比至數位轉換器輔助式時間至數位轉換器的例示性方塊圖。
參看圖1，類比至數位轉換器輔助式時間至數位轉換器100包含相位/頻率偵測器（phase/frequency detector；PFD）101、環式振盪器103、計數器陣列111、內插電阻性網路（interpolating resistive network）113、多工器115、類比至數位轉換器117，以及時間至數位轉換器編碼器119。類比至數位轉換器輔助式時間至數位轉換器100被劃分成兩個主區段：環式振盪器103以及類比至數位轉換器117。
相位/頻率偵測器101包含用於接收參考時脈信號（Ref Clk）的第一輸入、用於接收回饋時脈信號（Fb Clk）的第二輸入，以及輸出。相位/頻率偵測器101的輸出是用於環式振盪器103的啟用信號。
環式振盪器103包含連接至相位/頻率偵測器101的輸出的輸入、多個串聯連接緩衝器105、107及109，以及對應於緩衝器105、107及109的輸出的多個輸出。最後緩衝器109的輸出連接至第一緩衝器105的輸入。應理解，環式振盪器103可在不偏離本揭露內容的範疇的情況下包含任何數目個緩衝器。環式振盪器103接通歷時與Ref Clk信號與Fb Clk信號之間的時間誤差成比例的時間段，Ref Clk信號及Fb Clk信號是作為至相位/頻率偵測器101的輸入被接收。
計數器陣列111包含用於接收環式振盪器103的輸出的輸入，以及輸出匯流排。計數器陣列111用以在環式振盪器103接通時計算環式振盪器103的循環的整數數目，且提供粗略時間至數位轉換。
內插電阻性網路113包含分別連接至環式振盪器103的輸出的多個輸入。環式振盪器103的循環的分率部分是由內插電阻性網路113線性化，且使用類比至數位轉換器117而轉換為用於精細時間至數位轉換的電壓。
多工器115包含分別連接至環式振盪器103的對應輸出的多個第一輸入、連接至時間至數位轉換器編碼器119的第二輸入，以及輸出。類比至數位轉換器117包含連接至多工器115的輸出的輸入，以及輸出匯流排。
時間至數位轉換器編碼器119包含連接至計數器陣列111的輸出匯流排的第一輸入匯流排、連接至類比至數位轉換器117的輸出匯流排的第二輸入匯流排、連接至多工器115的第二輸入的第一輸出，以及第二輸出匯流排。時間至數位轉換器100的輸出是粗略時間至數位轉換與精細時間至數位轉換的組合。
圖2說明根據一個實施例的具有一次及線上校準的類比至數位轉換器輔助式時間至數位轉換器的例示性方塊圖。
參看圖2，類比至數位轉換器輔助式時間至數位轉換器200包含相位/頻率偵測器（PFD）201、環式振盪器203、計數器或計數器陣列211、多個時間至數位轉換器緩衝器213、215及217、內插電阻性網路219、多工器221、可程式化類比至數位轉換器驅動器223、類比至數位轉換器225、類比至數位轉換器驅動器校準器227，以及時間至數位轉換器編碼器229。
相位/頻率偵測器201包含用於接收Ref Clk信號的第一輸入、用於接收Fb Clk信號的第二輸入，以及輸出。相位/頻率偵測器201的輸出是用於環式振盪器203的啟用信號。
環式振盪器203包含連接至相位/頻率偵測器201的輸出的第一輸入、連接至類比至數位轉換器驅動器校準器227的輸出的第二輸入、多個串聯連接緩衝器205、207及209，以及對應於緩衝器205、207及209的輸出的多個輸出。最後緩衝器209的輸出連接至第一緩衝器205的輸入。應理解，環式振盪器203可在不偏離本揭露內容的範疇的情況下包含任何數目個緩衝器。環式振盪器203接通歷時與Ref Clk信號與Fb Clk信號之間的時間誤差成比例的時間段，Ref Clk信號及Fb Clk信號是作為至相位/頻率偵測器201的輸入被接收。
計數器陣列211包含用於接收環式振盪器203的輸出的輸入，以及輸出匯流排。計數器陣列211用以在環式振盪器203接通時計算環式振盪器203的循環的整數數目，且提供粗略時間至數位轉換。
時間至數位轉換器緩衝器213、215及217各自包含連接至環式振盪器203的對應輸出的輸入，以及輸出。時間至數位轉換器緩衝器213、215及217可提供可程式化增益。然而，時間至數位轉換器緩衝器213、215及217亦可提供單位增益或任何固定增益。
內插電阻性網路219包含分別連接至時間至數位轉換器緩衝器213、215及217的對應輸出的多個輸入。環式振盪器203的循環的分率部分是由內插電阻性網路219線性化，且使用類比至數位轉換器225而轉換為用於精細時間至數位轉換的電壓。
多工器221包含分別連接至時間至數位轉換器緩衝器213、215及217的對應輸出的多個第一輸入、連接至時間至數位轉換器編碼器229的第二輸入，以及輸出。可程式化類比至數位轉換器驅動器223包含連接至多工器221的輸出的第一輸入、連接至類比至數位轉換器驅動器校準器227的輸出匯流排的第二輸入，以及輸出。
時間至數位轉換器緩衝器213、215及217以及可程式化類比至數位轉換器驅動器223用以校準至類比至數位轉換器225的輸入信號的振幅及共模。時間至數位轉換器緩衝器213、215及217向環式振盪器203提供與類比至數位轉換器225反沖雜訊的隔離。另外，時間至數位轉換器緩衝器213、215及217用以驅動內插電阻性網路219及可程式化類比至數位轉換器驅動器223。可程式化類比至數位轉換器驅動器223向類比至數位轉換器225提供可程式化振幅及共模輸入兩者。可程式化類比至數位轉換器驅動器223最佳化至類比至數位轉換器225的輸入信號，以避免類比至數位轉換器225截割且跨越製程、電壓及溫度而縮減類比至數位轉換器225轉換時間。
類比至數位轉換器225包含連接至可程式化類比至數位轉換器驅動器223的輸出的輸入，及輸出匯流排。
類比至數位轉換器驅動器校準器227包含連接至計數器陣列211的輸出匯流排的第一輸入匯流排、連接至類比至數位轉換器225的輸出匯流排的第二輸入匯流排、連接至環式振盪器201的第二輸入的輸出，以及連接至可程式化類比至數位轉換器驅動器223的輸出匯流排。
圖3說明根據一個實施例的具有一個主動路徑的圖2的具有一次及線上校準的類比至數位轉換器輔助式時間至數位轉換器的例示性方塊圖。
參看圖3，在一次校準期間，使用僅一個主動路徑，如由粗線所指示。在圖3中，主動路徑具有緩衝器209的驅動時間至數位轉換器緩衝器217的輸出。在另一實例中，使用具有緩衝器207的驅動時間至數位轉換器緩衝器215的輸出的主動路徑。在另一實例中，使用具有緩衝器205的驅動時間至數位轉換器緩衝器213的輸出路徑的主動路徑。類比至數位轉換器驅動器校準器227的輸出（例如，校準啟用信號）用以接通環式振盪器203。接著，計數器陣列211開始對環式振盪器203中的循環的數目進行計數。在環式振盪器203的所要數目個循環（x 個循環）之後，計數器陣列211致使校準啟用信號暫停環式振盪器203且將環式振盪器203中的緩衝器的輸出保持於環式振盪器203的最高電壓，其中緩衝器在主動路徑中。x 個循環可為環式振盪器203中的預定或可程式化整數數目個循環，且可被即時地預定或判定。此指示至類比至數位轉換器225的輸入亦處於其最高電壓。接著，運用類比至數位轉換器225的輸入電壓來校準可程式化類比至數位轉換器驅動器223。類比至數位轉換器驅動器223的增益可增加至類比至數位轉換器驅動器223的輸出不被截割的位準。在校準期間，類比至數位轉換器225可提供指示類比至數位轉換器225何時完成類比至數位轉換的類比至數位轉換器就緒（ADC_RDY）信號。舉例而言，ADC_RDY信號自低變高。在另一實例中，ADC_RDY信號自高變低。
可根據類比至數位轉換器225中的比較器設計的類型來指派共模控制值。根據一個實施例，共模控制值被設定為最大值，且若類比至數位轉換器225中的比較器具有p通道金屬氧化物半導體（p-channel metal oxide semiconductor；PMOS）輸入對，則減低共模控制值，因此比較器速度隨著共模控制值減低而增加。然而，若比較器速度隨著共模控制值減低而減低，則共模控制值m 可代替地被設定為0，且可遞增直至類比至數位轉換器225提供ADC_RDY信號為止。根據另一實施例，共模控制值被設定為最小值，且若類比至數位轉換器225中的比較器具有n通道金屬氧化物半導體（n-channel metal oxide semiconductor；NMOS）輸入對，則增加共模控制值，因此比較器速度隨著共模控制值增加而增加。
時間至數位轉換器編碼器229包含連接至計數器陣列211的輸出匯流排的第一輸入匯流排、連接至類比至數位轉換器225的輸出匯流排的第二輸入匯流排、連接至多工器221的第二輸入的第一輸出，以及輸出匯流排。時間至數位轉換器200的輸出是粗略時間至數位轉換與精細時間至數位轉換的組合。
對於線上校準，可不使用校準啟用信號，此是因為其可影響環式振盪器203的功能性。在線上校準期間，提供至時間至數位轉換器編碼器229的ADC_RDY及類比至數位轉換器資料亦提供至類比至數位轉換器驅動器校準器227。類比至數位轉換器驅動器校準器227對共模控制值及增益控制值執行精細調整。
圖4說明根據一個實施例的時間至數位轉換器緩衝器的例示性示意圖。
參看圖4，時間至數位轉換器緩衝器400包含第一電流源401、n通道金屬氧化物半導體場效電晶體（n-channel metal oxide field effect semiconductor transistor；NMOSFET）403、p通道金屬氧化物半導體場效電晶體（p-channel metal-oxide semiconductor field effect transistor；PMOSFET）405，以及第二電流源407。根據一個實施例，時間至數位轉換器緩衝器400可相似於時間至數位轉換器緩衝器213、215或217。然而，本揭露內容並不限於此情形，且可在本揭露內容中使用任何其他合適緩衝器。
第一電流源401包含連接至電力供應電壓的第一端子、以及第二端子。n通道金屬氧化物半導體場效電晶體403包含連接至電力供應電壓的汲極、連接至第一電流源401的第二端子的閘極、以及源極。p通道金屬氧化物半導體場效電晶體405包含連接至接地電位的汲極、用於接收至時間至數位轉換器緩衝器400的輸入的閘極、以及連接至第一電流源401的第二端子及n通道金屬氧化物半導體場效電晶體403的閘極的源極。第二電流源407包含連接至接地電位的第一端子以及連接至n通道金屬氧化物半導體場效電晶體403的源極的第二端子，其中第二電流源407的第二端子是時間至數位轉換器緩衝器400的輸出。
根據一個實施例，具有兩個源極隨耦器的圖4的時間至數位轉換器緩衝器400用作時間至數位轉換器緩衝器213、215或217。第一源極隨耦器（例如，p通道金屬氧化物半導體場效電晶體405的源極）的輸出經位準移位至較高電壓位準，且其可針對後續階段造成應力問題。第二源極隨耦器（例如，n通道金屬氧化物半導體場效電晶體403的源極）用以將信號位準移位降至可接受的電壓位準。時間至數位轉換器緩衝器213、215或217亦可為包含一或多個運算放大器的單位增益緩衝器或可程式化增益緩衝器。
圖5說明根據一個實施例的可程式化類比至數位轉換器驅動器的例示性示意圖。
參看圖5，可程式化類比至數位轉換器驅動器500包含第一電流源501、第二電流源503、第一p通道金屬氧化物半導體場效電晶體505、第二p通道金屬氧化物半導體場效電晶體507、第一可變電阻器509、第二可變電阻器511，以及第三可變電阻器513。然而，本揭露內容並不限於此情形，且可在本揭露內容中使用任何其他合適可程式化類比至數位轉換器驅動器。
第一電流源501包含連接至電力供應電壓的第一端子、以及第二端子。第二電流源503包含連接至電力供應電壓的第一端子、以及第二端子。第一p通道金屬氧化物半導體場效電晶體505包含連接至第一電流源501的第二端子的源極、用於接收正輸入的閘極、以及汲極，汲極是可程式化類比至數位轉換器驅動器223的負輸出。第二p通道金屬氧化物半導體場效電晶體507包含連接至第二電流源503的第二端子的源極、用於接收負輸入的閘極、以及汲極，汲極是可程式化類比至數位轉換器驅動器223的正輸出。第一可變電阻器509包含連接至第一電流源501的第二端子的第一端子、連接至第二電流源503的第二端子的第二端子、以及用於接收增益控制的值n 的控制輸入。第二可變電阻器511包含連接至第一p通道金屬氧化物半導體場效電晶體505的汲極的第一端子、連接至接地電位的第二端子、以及用於接收共模控制的值m 的控制輸入。第三可變電阻器513包含連接至第二p通道金屬氧化物半導體場效電晶體507的汲極的第一端子、連接至接地電位的第二端子、以及用於接收共模控制的值m 的控制輸入。
可程式化類比至數位轉換器驅動器500使用具有電阻性負載的p通道金屬氧化物半導體差分對（例如，第一p通道金屬氧化物半導體場效電晶體505與第二p通道金屬氧化物半導體場效電晶體507）。電阻性負載（例如，分別為第二可變電阻器511及第三可變電阻器513）可經程式化以提供可程式化共模及增益。可變電阻器（例如，第一可變電阻器509）在p通道金屬氧化物半導體輸入對的源極處提供可程式化增益。第一可變電阻器509、第二可變電阻器511及第三可變電阻器513的步驟可為連續的或離散的。可使用數位位元來控制可程式化類比至數位轉換器驅動器223的共模及增益，因此可程式化步驟可為離散的。共模控制值受到j 個位元控制，且增益控制值受到k 個位元控制。p通道金屬氧化物半導體類型類比至數位轉換器驅動器500驅動p通道金屬氧化物半導體類型比較器。
圖6說明根據一個實施例的可程式化類比至數位轉換器驅動器的例示性示意圖。
參看圖6，可程式化類比至數位轉換器驅動器600包含第一電流源601、第二電流源603、第一n通道金屬氧化物半導體場效電晶體605、第二n通道金屬氧化物半導體場效電晶體607、第一可變電阻器609、第二可變電阻器611，以及第三可變電阻器613。然而，本揭露內容並不限於此情形，且可在本揭露內容中使用任何其他合適可程式化類比至數位轉換器驅動器。
第一電流源601包含連接至接地電位的第一端子、以及第二端子。第二電流源603包含連接至接地電位的第一端子、以及第二端子。第一n通道金屬氧化物半導體場效電晶體605包含連接至第一電流源601的第二端子的源極、用於接收正輸入的閘極、以及汲極，汲極是可程式化類比至數位轉換器驅動器223的負輸出。第二n通道金屬氧化物半導體場效電晶體607包含連接至第二電流源603的第二端子的源極、用於接收負輸入的閘極、以及汲極，汲極是可程式化類比至數位轉換器驅動器223的正輸出。第一可變電阻器609包含連接至第一電流源601的第二端子的第一端子、連接至第二電流源603的第二端子的第二端子、以及用於接收增益控制的值n 的控制輸入。第二可變電阻器611包含連接至第一n通道金屬氧化物半導體場效電晶體605的汲極的第一端子、連接至電力供應電壓的第二端子、以及用於接收共模控制的值m 的控制輸入。第三可變電阻器613包含連接至第二n通道金屬氧化物半導體場效電晶體607的汲極的第一端子、連接至電力供應電壓的第二端子、以及用於接收共模控制的值m 的控制輸入。
可程式化類比至數位轉換器驅動器600使用具有電阻性負載的n通道金屬氧化物半導體差分對（例如，第一n通道金屬氧化物半導體場效電晶體605與第二n通道金屬氧化物半導體場效電晶體607）。電阻性負載（例如，分別為第二可變電阻器611及第三可變電阻器613）可經程式化以提供可程式化共模及增益。可變電阻器（例如，第一可變電阻器609）在n通道金屬氧化物半導體輸入對的源極處提供可程式化增益。第一可變電阻器609、第二可變電阻器611及第三可變電阻器613的步驟可為連續的或離散的。可使用數位位元來控制可程式化類比至數位轉換器驅動器223的共模及增益，因此可程式化步驟可為離散的。共模控制值受到j 個位元控制，且增益控制值受到k 個位元控制。n通道金屬氧化物半導體類型類比至數位轉換器驅動器600驅動n通道金屬氧化物半導體類型比較器。
圖7說明根據一個實施例的用於執行時間至數位轉換器的一次及線上校準的例示性流程圖。
參看圖7，在701處，本系統執行時間至數位轉換器的一次校準。在一次校準期間，本系統在時間至數位轉換器操作之前執行粗略校準。
在703處，本系統執行時間至數位轉換器的線上校準。在線上校準期間，本系統在時間至數位轉換器操作之前執行精細校準。
圖8說明根據一個實施例的用於執行時間至數位轉換器的一次校準的例示性流程圖。
參看圖8，在801處，可程式化類比至數位轉換器驅動器設定最大或最小共模控制值及所要增益控制值。可程式化類比至數位轉換器驅動器基於比較器設計的類型而將共模控制值設定為最小值或最大值。
在803處，類比至數位轉換器驅動器校準器區塊向環式振盪器提供啟用校準信號以起始環式振盪器的操作。
在805處，在環式振盪器的x 個循環之後，計數器陣列向環式振盪器提供停用校準信號以暫停環式振盪器且將環式振盪器的輸出保持於最高電壓，其中x 為整數。
在807處，類比至數位轉換器改變每一類比至數位轉換器轉換的共模控制值直至類比至數位轉換器提供ADC_RDY信號為止。
在809處，類比至數位轉換器改變增益控制值直至來自類比至數位轉換器的類比至數位轉換器資料不被截割為止。
在811處，本系統儲存共模控制值及增益控制值的經校準的值。
圖9說明根據一個實施例的用於在每一時間至數位轉換器轉換循環期間執行校準的例示性流程圖。
參看圖9，在901處，本系統判定是否在類比至數位轉換器轉換時間窗內偵測到ADC_RDY信號。
在903處，若在類比至數位轉換器轉換時間窗內未偵測到ADC_RDY信號（亦即，在類比至數位轉換器轉換時間窗外偵測到ADC_RDY信號），則本系統取決於比較器類型屬於n通道金屬氧化物半導體類型抑或p通道金屬氧化物半導體類型及ADC_RDY信號在類比至數位轉換器轉換時間窗的下邊界抑或上邊界外而增加或減低共模控制值。對於p通道金屬氧化物半導體類型的比較器，若ADC_RDY信號在類比至數位轉換器轉換時間窗的下邊界外及之前，則本系統增加共模控制值以移動ADC_RDY信號在類比至數位轉換器轉換時間窗內。若ADC_RDY信號在類比至數位轉換器轉換時間窗的上邊界外及之後，則本系統減低共模控制值以移動ADC_RDY信號在類比至數位轉換器轉換時間窗內。對於n通道金屬氧化物半導體類型的比較器，若ADC_RDY信號在類比至數位轉換器轉換時間窗的下邊界外及之前，則本系統減低共模控制值以移動ADC_RDY信號在類比至數位轉換器轉換時間窗內。若ADC_RDY信號在類比至數位轉換器轉換時間窗的上邊界外及之後，則本系統增加共模控制值以移動ADC_RDY信號在類比至數位轉換器轉換時間窗內。
在905處，若在類比至數位轉換器轉換時間窗內偵測到ADC_RDY信號，則本系統判定是否在類比至數位轉換器資料窗內偵測到最大類比至數位轉換器資料。
在907處，若在類比至數位轉換器轉換時間窗內偵測到ADC_RDY信號且在類比至數位轉換器資料窗內未偵測到最大類比至數位轉換器資料，則本系統分別取決於類比至數位轉換器資料接近類比至數位轉換器資料窗的下邊界抑或上邊界而增加或減低增益控制值。
在909處，本系統偵測時間至數位轉換器轉換循環的結束，且將程序重複至901。
圖10說明根據一個實施例的用於在一次校準期間接通及關斷環式振盪器的例示性波形。
參看圖10，校準啟用信號自邏輯0電壓轉至邏輯1電壓，此接通環式振盪器。環式振盪器的輸出被展示為循環信號。當環式振盪器輸出循環信號時，所展示的計數器輸出信號對環式振盪器的循環的數目進行計數。環式振盪器在校準啟用信號是邏輯1時操作，且計數器尚未對環式振盪器的x 個循環進行計數。在環式振盪器的x 個循環由計數器計數之後，計數器停用環式振盪器。
圖11說明根據一個實施例的在一個時間至數位轉換器轉換循環期間的在類比至數位轉換器轉換時間窗內、在類比至數位轉換器轉換時間窗的下邊界外及在類比至數位轉換器轉換時間窗的上邊界外的ADC_RDY信號的例示性波形。
參看圖11，展示一個時間至數位轉換器轉換循環，其中一個時間至數位轉換器轉換循環包含類比至數位轉換器轉換時間窗。展示三種類型的ADC_RDY信號，其中一個ADC_RDY信號在類比至數位轉換器轉換時間窗內，一個ADC_RDY信號在類比至數位轉換器轉換時間窗的下邊界外及之前，且一個ADC_RDY信號在類比至數位轉換器轉換時間窗的上邊界外及之後。若在類比至數位轉換器轉換時間窗內偵測到ADC_RDY信號，則不存在對共模控制值的改變。然而，若ADC_RDY信號在類比至數位轉換器轉換時間窗外，則本系統取決於比較器類型屬於n通道金屬氧化物半導體類型抑或p通道金屬氧化物半導體類型而增加或減低共模控制值。
若比較器類型屬於p通道金屬氧化物半導體類型，則比較器速度隨著共模控制值減低而增加。隨著共模控制值減低，ADC_RDY信號自類比至數位轉換器轉換時間窗外朝向類比至數位轉換器轉換時間窗的下邊界移動。隨著共模控制值增加，ADC_RDY信號自類比至數位轉換器轉換時間窗外朝向類比至數位轉換器轉換時間窗的上邊界移動。若ADC_RDY信號在類比至數位轉換器轉換時間窗的下邊界外及之前，則本系統增加共模控制值以移動ADC_RDY信號在類比至數位轉換器轉換時間窗內。若ADC_RDY信號在類比至數位轉換器轉換時間窗的上邊界外及之後，則本系統減低共模控制值以移動ADC_RDY信號在類比至數位轉換器轉換時間窗內。
若比較器屬於n通道金屬氧化物半導體類型，則比較器速度隨著共模控制值增加而增加。隨著共模控制值增加，ADC_RDY信號自類比至數位轉換器轉換時間窗外朝向類比至數位轉換器轉換時間窗的下邊界移動。隨著共模控制值減低，ADC_RDY信號自類比至數位轉換器轉換時間窗外朝向類比至數位轉換器轉換時間窗的上邊界移動。若ADC_RDY信號在類比至數位轉換器轉換時間窗的下邊界外及之前，則本系統減低共模控制值以移動ADC_RDY信號在類比至數位轉換器轉換時間窗內。若ADC_RDY信號在類比至數位轉換器轉換時間窗的上邊界外及之後，則本系統增加共模控制值以移動ADC_RDY信號在類比至數位轉換器轉換時間窗內。
圖12說明根據一個實施例的在時間至數位轉換器轉換循環期間的在類比至數位轉換器資料窗的下邊界外、在類比至數位轉換器資料窗內及在類比至數位轉換器資料窗的上邊界外的類比至數位轉換器資料的例示性波形。
參看圖12，展示在關聯時間至數位轉換器轉換循環期間的三種類型的類比至數位轉換器資料：類比至數位轉換器資料在類比至數位轉換器資料窗的下邊界外或下方的一種類型、類比至數位轉換器資料在類比至數位轉換器資料窗內的一種類型，以及類比至數位轉換器資料在類比至數位轉換器資料窗的上邊界外或上方的一種類型。若在類比至數位轉換器轉換時間窗內偵測到ADC_RDY信號且在類比至數位轉換器資料窗內未偵測到最大類比至數位轉換器資料，則本系統分別取決於類比至數位轉換器資料接近類比至數位轉換器資料窗的下邊界抑或上邊界而增加或減低增益控制值。
圖13說明根據一個實施例的用於製造具有一次及線上校準的時間至數位轉換器的例示性流程圖。
參看圖13，在1301處，在具有至少一個其他時間至數位轉換器的晶圓或封裝件上形成時間至數位轉換器，其中時間至數位轉換器包含多個時間至數位轉換器緩衝器、可程式化類比至數位轉換器驅動器，以及類比至數位轉換器驅動器校準器。
在1303處，測試時間至數位轉換器。測試時間至數位轉換器可包含使用一或多個電氣至光學轉換器、將光學信號分裂成兩個或多於兩個光學信號的一或多個分光器以及一或多個光學至電氣轉換器來測試時間至數位轉換器。
圖14說明根據一個實施例的用於建構積體電路的例示性流程圖。
參看圖14，在1401處，建構初始佈局資料。舉例而言，針對用於積體電路的層的特徵集合產生遮罩佈局，其中遮罩佈局包含用於包含時間至數位轉換器的一或多個電路特徵的標準胞元程式庫巨集，時間至數位轉換器包含多個時間至數位轉換器緩衝器、可程式化類比至數位轉換器驅動器、以及類比至數位轉換器驅動器校準器；以及在遮罩佈局的產生期間忽視所巨集的相對位置以符合佈局設計規則。
在1403處，執行設計規則檢查。舉例而言，方法可在產生遮罩佈局之後檢查巨集的相對位置以符合佈局設計規則。
在1405處，調整佈局。舉例而言，在偵測到巨集中的任一者不符合佈局設計規則後，方法就可藉由修改非符合巨集中的每一者以符合佈局設計規則來修改遮罩佈局。
在1407處，產生新佈局資料。舉例而言，方法可根據經修改的遮罩佈局來產生遮罩，經修改的遮罩佈局具有用於積體電路的層的特徵集合而。接著，可根據遮罩來製造積體電路層。
儘管已在本揭露內容的詳細描述中描述本揭露內容的某些實施例，但可在不脫離本揭露內容的範疇的情況下以各種形式修改本揭露內容。因此，不應僅僅基於所描述的實施例來判定本揭露內容的範疇，而是基於隨附申請專利範圍及其等效者來判定本揭露內容的範疇。
100、200‧‧‧類比至數位轉換器（ADC）輔助式時間至數位轉換器（TDC）101、201‧‧‧相位/頻率偵測器（PFD）103、203‧‧‧環式振盪器105、205‧‧‧第一緩衝器107、207‧‧‧緩衝器109、209‧‧‧最後緩衝器111、211‧‧‧計數器陣列113、219‧‧‧內插電阻性網路115、221‧‧‧多工器117、225‧‧‧類比至數位轉換器（ADC）119、229‧‧‧時間至數位轉換器（TDC）編碼器213、215、217、400‧‧‧時間至數位轉換器（TDC）緩衝器223、500、600‧‧‧可程式化類比至數位轉換器（ADC）驅動器227‧‧‧類比至數位轉換器（ADC）驅動器校準器401、501、601‧‧‧第一電流源403‧‧‧n通道金屬氧化物半導體場效電晶體（NMOSFET）405‧‧‧p通道金屬氧化物半導體場效電晶體（PMOSFET）407、503、603‧‧‧第二電流源505‧‧‧第一p通道金屬氧化物半導體場效電晶體（PMOSFET）507‧‧‧第二p通道金屬氧化物半導體場效電晶體（PMOSFET）509、609‧‧‧第一可變電阻器511、611‧‧‧第二可變電阻器513、613‧‧‧第三可變電阻器605‧‧‧第一n通道金屬氧化物半導體場效電晶體（NMOSFET）607‧‧‧第二n通道金屬氧化物半導體場效電晶體（NMOSFET）701、703、801、803、805、807、809、811、901、903、905、907、909、1301、1303、1401、1403、1405、1407‧‧‧步驟ADC_RDY‧‧‧類比至數位轉換器就緒信號Ref Clk‧‧‧參考時脈信號Fb Clk‧‧‧回饋時脈信號
本揭露內容的某些實施例的以上及其他態樣、特徵以及優點將自結合隨附圖式所採取的以下詳細描述更顯而易見，圖式中： 圖1說明根據一個實施例的類比至數位轉換器（ADC）輔助式時間至數位轉換器的例示性方塊圖。 圖2說明根據一個實施例的具有一次及線上校準的類比至數位轉換器輔助式時間至數位轉換器的例示性方塊圖。 圖3說明根據一個實施例的具有一個主動路徑的圖1的具有一次及線上校準的類比至數位轉換器輔助式時間至數位轉換器的例示性方塊圖。 圖4說明根據一個實施例的時間至數位轉換器緩衝器的例示性示意圖。 圖5說明根據一個實施例的可程式化類比至數位轉換器驅動器的例示性示意圖。 圖6說明根據一個實施例的可程式化類比至數位轉換器驅動器的例示性示意圖。 圖7說明根據一個實施例的用於執行時間至數位轉換器的一次及線上校準的例示性流程圖。 圖8說明根據一個實施例的用於執行時間至數位轉換器的一次校準的例示性流程圖。 圖9說明根據一個實施例的用於在每一時間至數位轉換器轉換循環期間執行校準的例示性流程圖。 圖10說明根據一個實施例的用於在一次校準期間接通及關斷環式振盪器的例示性波形。 圖11說明根據一個實施例的在一個時間至數位轉換器轉換循環期間的在類比至數位轉換器轉換時間窗內、在類比至數位轉換器轉換時間窗的下邊界外及在類比至數位轉換器轉換時間窗的上邊界外的ADC_RDY信號的例示性波形。 圖12說明根據一個實施例的在時間至數位轉換器轉換循環期間的在類比至數位轉換器資料窗的下邊界外、在類比至數位轉換器資料窗內及在類比至數位轉換器資料窗的上邊界外的類比至數位轉換器資料的例示性波形。 圖13說明根據一個實施例的用於製造具有一次及線上校準的時間至數位轉換器的例示性流程圖。 圖14說明根據一個實施例的用於建構積體電路的例示性流程圖。
100‧‧‧類比至數位轉換器(ADC)輔助式時間至數位轉換器(TDC)
101‧‧‧相位/頻率偵測器(PFD)
103‧‧‧環式振盪器
105‧‧‧第一緩衝器
107‧‧‧緩衝器
109‧‧‧最後緩衝器
111‧‧‧計數器陣列
113‧‧‧內插電阻性網路
115‧‧‧多工器
117‧‧‧類比至數位轉換器(ADC)
119‧‧‧時間至數位轉換器(TDC)編碼器

Claims (20)

  1. 一種用於校準的裝置，包括：計數器陣列；環式振盪器，電氣耦接至所述計數器陣列，其中所述計數器陣列對所述環式振盪器中的循環的數目進行計數；類比至數位轉換器(ADC)驅動器，電氣耦接至所述環式振盪器；以及類比至數位轉換器，電氣耦接至所述類比至數位轉換器驅動器，其中所述類比至數位轉換器的輸出電氣耦接至所述環式振盪器。
  2. 如申請專利範圍第1項所述的裝置，更包括連接至所述環式振盪器的相位/頻率偵測器(PFD)，所述相位/頻率偵測器包含用於接收參考時脈信號的第一輸入、用於接收回饋時脈信號的第二輸入、以及用於提供啟用信號的輸出。
  3. 如申請專利範圍第1項所述的裝置，更包括連接至所述環式振盪器的輸出的多個時間至數位轉換器(TDC)緩衝器。
  4. 如申請專利範圍第3項所述的裝置，更包括連接至所述多個時間至數位轉換器緩衝器的輸出的內插電阻性網路。
  5. 如申請專利範圍第3項所述的裝置，更包括連接至所述時間至數位轉換器緩衝器的輸出的多工器。
  6. 如申請專利範圍第5項所述的裝置，更包括連接至所述多工器的輸出的可程式化類比至數位轉換器(ADC)驅動器。
  7. 如申請專利範圍第6項所述的裝置，其中所述可程式化 類比至數位轉換器驅動器是單位增益緩衝器或可程式化增益緩衝器中的一者。
  8. 如申請專利範圍第1項所述的裝置，其中所述環式振盪器包含以環而連接的多個緩衝器，且其中所述環式振盪器的輸出中的每一者分別連接至所述多個緩衝器中的一者。
  9. 如申請專利範圍第1項所述的裝置，更包括連接至所述環式振盪器的多個時間至數位轉換器緩衝器，所述多個時間至數位轉換器緩衝器各自包括：n通道金屬氧化物半導體場效電晶體(NMOSFET)；第一電流源；p通道金屬氧化物半導體場效電晶體(PMOSFET)；以及第二電流源。
  10. 一種校準方法，包括：由計數器陣對具有多個級的環式振盪器中的循環的數目進行計數；在所述環式振盪器中的所要數目個循環之後暫停所述環式振盪器以在所述環式振盪器的輸出處保持電壓；由類比至數位轉換器(ADC)驅動器基於所述經保持的電壓來設定所要共模控制值；由所述類比至數位轉換器驅動器基於所述經保持的電壓來設定所要增益控制值；由類比至數位轉換器調整共模控制值直至所述類比至數位轉換器發送就緒信號為止；由所述類比至數位轉換器調整增益控制值直至來自所述類比 至數位轉換器的類比至數位轉換器資料不被截割為止；以及儲存所述經調整的共模控制值及所述經調整的增益控制值。
  11. 如申請專利範圍第10項所述的方法，更包括由相位/頻率偵測器(PFD)接收參考時脈信號、回饋時脈信號，且輸出啟用信號。
  12. 如申請專利範圍第10項所述的方法，其中所述環式振盪器包含以環而連接的多個緩衝器，且其中所述環式振盪器的所述輸出中的每一者分別連接至所述多個緩衝器中的一者。
  13. 如申請專利範圍第10項所述的方法，更包括由多個緩衝器緩衝所述環式振盪器的所述輸出，所述多個緩衝器各自包括：n通道金屬氧化物半導體場效電晶體(NMOSFET)；第一電流源；p通道金屬氧化物半導體場效電晶體(PMOSFET)；以及第二電流源。
  14. 如申請專利範圍第10項所述的方法，更包括：判定是否在類比至數位轉換器轉換時間窗內偵測到所述就緒信號；若在所述類比至數位轉換器轉換時間窗內未偵測到所述就緒信號，則取決於所述類比至數位轉換器內的比較器類型及所述就緒信號在所述類比至數位轉換器轉換時間窗的下邊界抑或上邊界外而增加或縮減所述共模控制值；若在所述類比至數位轉換器轉換時間窗內偵測到所述就緒信號，則判定是否在類比至數位轉換器資料窗內偵測到最大類比至數位轉換器資料；以及 若在所述類比至數位轉換器轉換時間窗內偵測到所述就緒信號且在所述類比至數位轉換器資料窗內未偵測到所述最大類比至數位轉換器資料，則分別取決於所述類比至數位轉換器資料在所述類比至數位轉換器資料窗的下邊界抑或上邊界的預定距離內而增加或縮減所述增益控制值。
  15. 一種製造裝置的方法，包括：在具有至少一個其他裝置的晶圓或封裝件上形成所述裝置，其中所述裝置包含：計數器陣列；環式振盪器，電氣耦接至所述計數器陣列，其中所述計數器陣列對所述環式振盪器中的循環的數目進行計數；類比至數位轉換器(ADC)驅動器，電氣耦接至所述環式振盪器；以及類比至數位轉換器，電氣耦接至所述類比至數位轉換器驅動器，其中所述類比至數位轉換器的輸出電氣耦接至所述環式振盪器；以及測試所述裝置，其中測試所述裝置包括使用一或多個電氣至光學轉換器、將光學信號分裂成兩個或多於兩個光學信號的一或多個分光器以及一或多個光學至電氣轉換器來測試所述裝置。
  16. 如申請專利範圍第15項所述的製造裝置的方法，其中所述環式振盪器包含以環而連接的多個緩衝器，且其中所述環式振盪器的輸出中的每一者分別連接至所述多個緩衝器中的一者。
  17. 如申請專利範圍第15項所述的製造裝置的方法，其中所述裝置更包括連接至所述環式振盪器的相位/頻率偵測器(PFD)，所述相位/頻率偵測器包含用於接收參考時脈信號的第一輸入、用於接收回饋時脈信號的第二輸入、以及用於提供啟用信號的輸出。
  18. 一種建構積體電路的方法，包括：針對用於所述積體電路的層的特徵集合產生遮罩佈局，其中所述遮罩佈局包含用於包含裝置的一或多個電路特徵的標準胞元程式庫巨集，所述裝置包含：計數器陣列；環式振盪器，電氣耦接至所述計數器陣列，其中所述計數器陣列對所述環式振盪器中的循環的數目進行計數；類比至數位轉換器(ADC)驅動器，電氣耦接至所述環式振盪器；以及類比至數位轉換器，電氣耦接至所述類比至數位轉換器驅動器，其中所述類比至數位轉換器的輸出電氣耦接至所述環式振盪器；在所述遮罩佈局的所述產生期間忽視所述巨集的相對位置以符合佈局設計規則；在產生所述遮罩佈局之後檢查所述巨集的所述相對位置以符合所述佈局設計規則；在偵測到所述巨集中的任一者不符合所述佈局設計規則後，藉由修改所述非符合巨集中的每一者以符合所述佈局設計規則來修改所述遮罩佈局；根據所述經修改的遮罩佈局來產生遮罩，所述經修改的遮罩佈局具有用於所述積體電路的所述層的所述特徵集合；以及根據所述遮罩來製造所述積體電路層。
  19. 如申請專利範圍第18項所述的建構積體電路的方法，其中所述環式振盪器包含以環而連接的多個緩衝器，且其中所述環式振盪器的輸出中的每一者分別連接至所述多個緩衝器中的一者。
  20. 如申請專利範圍第18項所述的建構積體電路的方 法，其中所述裝置更包括連接至所述環式振盪器的相位/頻率偵測器(PFD)，所述相位/頻率偵測器包含用於接收參考時脈信號的第一輸入、用於接收回饋時脈信號的第二輸入，以及用於提供啟用信號的輸出。
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