WO2013076797A1 - Ａｄｐｌｌ - Google Patents

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WO2013076797A1
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clock
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tdc
adc
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松田　篤
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富士通株式会社
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    • H03L7/146—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by using digital means for generating the oscillator control signal

Definitions

  • the present invention relates to ADPLL.
  • phase synchronization circuit having a reference signal generator, a controlled oscillator, a TDC (Time-to-Digital Converter), a digital filter, a phase detector, an analog filter, an amplifier, a lock detector, and a switch.
  • TDC Time-to-Digital Converter
  • the TDC has a plurality of inverters and performs quantization using the delay time of the inverters
  • the resolution of the conventional phase-locked loop circuit is limited by the delay time of the TDC inverter. Since there is a limit to the delay time of the inverter, the conventional phase locked loop circuit has a problem that it cannot sufficiently cope with a high clock frequency and has low resolution.
  • the purpose is to provide high resolution ADPLL (All Digital Phase Locked Loop).
  • the ADPLL includes a digitally controlled oscillator, a first counter that counts a clock fed back from the digitally controlled oscillator, and a second that counts a multiplication number indicating the number of clocks included in a reference clock.
  • a counter for detecting a phase delay amount of the clock fed back from the digitally controlled oscillator with respect to the reference clock, a multiplication number counted by the second counter, and a clock number counted by the first counter
  • An adder for adding a delay amount detected by the TDC to the output, a clock fed back from the digitally controlled oscillator, and a slew rate setting unit for setting a slew rate of the clock; and the through The slew rate is connected to the output side of the rate setting section.
  • An ADC to which a clock having a slew rate set by a setting unit is input; a switching unit that selectively switches an input to the digitally controlled oscillator between an output of the adder and an output of the ADC; and When the input of the digitally controlled oscillator is switched from the output of the adder to the output of the ADC, the through-phase is shifted while shifting the phase of the clock input from the TDC to the digitally controlled oscillator while being locked by the TDC.
  • a control unit that controls the slew rate in the rate setting unit and sets the slew rate to realize the lock point in the ADC.
  • High resolution ADPLL can be provided.
  • FIG. 1 is a diagram illustrating a mobile phone terminal 500 including an ADPLL 100 according to a first embodiment.
  • 1 is a block diagram showing a configuration of an ADPLL 100 according to a first embodiment.
  • 3 is a diagram illustrating the resolution of the 8-bit ADC 70 of the ADPLL 100 according to the first embodiment.
  • FIG. 3 is a diagram illustrating a circuit configuration of a DCO 1 of the ADPLL 100 according to the first embodiment.
  • FIG. 3 is a diagram illustrating a circuit configuration of a variable capacitor included in DCO 1 of ADPLL 100 according to the first embodiment.
  • FIG. 2 is a diagram illustrating a circuit configuration of the LPF 40 of the ADPLL 100 according to the first embodiment.
  • FIG. 3 is a diagram illustrating a circuit configuration of a slew rate adjustment buffer 60 of the ADPLL 100 according to the first embodiment.
  • FIG. 3 is a diagram illustrating a circuit configuration of an ADC 70 of the ADPLL 100 according to the first embodiment.
  • FIG. 3 is a flowchart illustrating processing when switching from TDC 50 to ADC 70 in ADPLL 100 according to the first embodiment.
  • FIG. 6 is a block diagram illustrating a configuration of an ADPLL according to a second embodiment.
  • FIG. 6 is a flowchart illustrating processing when switching from TDC 50 to ADC 70 in ADPLL 200 according to the second embodiment.
  • 6 is a diagram illustrating an example of 4-bit table data used in processing when the ADPLL 200 according to the second embodiment switches from a TDC 50 to an ADC 70.
  • FIG. 1 is a block diagram showing a configuration of an ADPLL 300 of a comparative example.
  • the ADPLL 300 of the comparative example includes a DCO (Digital Controlled Oscillator) 1, a logic circuit 2, and a TDC (Time Control Digital Converter) 3 as main components.
  • the logic circuit 2 includes a DCOCCK counter 2A, an FCW (Frequency Command Word) counter 2B, an adder 2C, and an LPF (Low Path Filter) 2D as main components.
  • the DCO 1 is connected to the output side of the logic circuit 2 and receives the control voltage output from the LPF 2D.
  • the DCO 1 outputs a clock DCOCK whose phase is adjusted based on the control voltage input from the LPF 2D.
  • the logic circuit 2 is a digital circuit realized by, for example, a semiconductor integrated circuit (LSI: Large Scale Integration circuit) in the ADPLL 300.
  • LSI Large Scale Integration circuit
  • the outputs of the DCOCK counter 2A and the FCW counter 2B are connected to the input terminal of the adder 2C.
  • the output of the DCOCK counter 2A is inverted in polarity and input to the adder 2C.
  • the TDC 3 is also connected to the input terminal of the adder 2C.
  • the output terminal of the adder 3C is connected to the input terminal of the LPF 2D.
  • the output terminal of the LPF 2D is connected to the input terminal of the DCO 1.
  • the clock DCOCK of DCO1 is fed back and input to the DCOCK counter 2A.
  • the DCOCK counter 2A counts the clock DCOCK input from the DCO1, and when the retiming signal RETIMING is input from the TDC 3, outputs the count number to the adder 2C.
  • the count number of the DCOCK counter 2A is inverted to a negative sign and input to the adder 2C.
  • FCW counter 2B is set with FCW (Frequency Command Word) indicating the multiplication number.
  • FCW is a set value representing the number of clocks DCOCK included in one cycle of the reference clock.
  • the reference clock is a clock serving as a reference for the operation of the ADPLL 300, and is, for example, a high-accuracy clock supplied from a crystal oscillator. As an example, it is assumed that FCW is set to 100.
  • the FCW counter 2B performs counting by integrating the multiplication number FCW every time the retiming signal RETIMING is input from the TDC 3, and outputs the count number to the adder 2C.
  • the adder 2C adds the delay amount input from the TDC 3 to the value obtained by subtracting the count number input from the DCOCK counter 2A from the count number input from the FCW counter 2B, and outputs the result.
  • the output of the adder 2C is a phase error signal PHASE representing a phase error, and is input to the LPF 2D.
  • LPF2D is a so-called loop circuit.
  • the LPF 2D is a filter that integrates the phase error signal PHASE input from the adder 2C and outputs it as a control voltage for the DCO 1.
  • the retiming signal RETIMING is input from the TDC 3
  • the LPF 2D outputs a control voltage to the DCO 1.
  • the reference clock REFCLK is input to the start terminal (START), and the clock DCOCK is input to the stop terminal (STOP).
  • the TDC 3 inputs a delay signal indicating the phase delay amount of the clock DCOCK with respect to the reference clock REFCLK to the adder 2C.
  • the delay amount output by the TDC 3 represents the delay amount from the rise of the reference clock REFCLK to the rise of the first clock DCOCK after the rise of the reference clock REFCLK.
  • the TDC 3 outputs a retiming signal RETIMING when the first clock DCOCK is input to the stop terminal (STOP) after the reference clock REFCLK is input to the start terminal (START).
  • the retiming signal RETIMING is input to the DCOCK counter 2A, the FCW counter 2B, and the LPF 2D.
  • Such ADPLL 300 adjusts the phase of the clock DCOCK so that the phase of the clock DCOCK output from the DCO 1 is equal to the reference clock REFCLK.
  • FIG. 2 is a timing chart showing the operation of the ADPLL 300 of the comparative example.
  • FIG. 2A shows the reference clock REFCLK.
  • FIG. 2B shows the clock DCOCK.
  • the count number N DCO of the DCOCK counter 2A is indicated by a solid line
  • the count number N FCW of the FCW counter 2B is indicated by a broken line.
  • the count number N DCO of the DCOCK counter 2A indicates a value at the time when the retiming signal RETIMING is input to the DCOCK counter 2A.
  • FIG. 2D shows the delay amount D TDC represented by the delay signal output from the TDC 3 .
  • FIG. 2E shows a value obtained by subtracting the delay amount D TDC from the count number N DCO .
  • FIG. 2F shows a value obtained by subtracting an error Y between the expected value X and the reference clock REFCLK from the expected value X of the count number NDCO .
  • the expected value X of the count number NDCO is a value that increases by 100 each time the reference clock REFCLK rises, and is a value obtained by multiplying the period number N of the reference clock REFCLK by 100.
  • the cycle number N is an integer of 1 or more.
  • the error between the expected value X and the reference clock REFCLK is a value obtained by subtracting the width of the reference clock for N cycles from the width of the clock DCOCK for X expected values.
  • FIG. 2G shows the phase error signal PHASE output from the adder 2C in each cycle of the reference clock REFCLK.
  • DCOCK counter 2A outputs the count number N DCO whenever the retiming signal RETIMING is input. That is, the DCOCK counter 2A outputs the count number up to the clock immediately before the first clock after the rising of the reference clock REFCLK every time the retiming signal RETIMING is input.
  • the DCOCK counter 2A starts counting from time t0, and at time t1, the end timing of the 100th clock DCOCK is the phase ⁇ 1 with respect to the rising edge of the reference clock REFCLK. Suppose that it is delayed.
  • the delay amount D TDC represented by the delay signal output from the TDC 3 is ⁇ 1.
  • the delay amount ⁇ 1 represents the delay amount from the rise of the reference clock REFCLK at time t1 to the rise of the first clock DCOCK thereafter.
  • the value obtained by subtracting the delay amount D TDC from the count number N DCO is 100 ⁇ 1.
  • the value obtained by subtracting the error Y ( ⁇ 1) between the expected value X and the reference clock REFCLK from the expected value X (100) of the count number NDCO is 100 ⁇ 1.
  • the phase error signal PHASE output from the adder 2C is ⁇ 1.
  • the end timing of the 200th clock DCOCK is advanced by the phase ⁇ 2 ′ with respect to the rising edge of the reference clock REFCLK. To do.
  • N DCO of the DCOCK counter 2A becomes 201 and the count number of the FCW counter 2B at the time of the rise of the first clock DCOCK after the time t2.
  • N FCW will be 200.
  • the DCOCK counter 2A has counted 101 clocks DCOCK between time t1 and time t2.
  • the delay amount D TDC represented by the delay signal output by the TDC 3 is ⁇ 2.
  • the delay amount ⁇ 2 represents the delay amount from the rising edge of the reference clock REFCLK at the time t2 to the subsequent rising edge of the first clock DCOCK.
  • the value obtained by subtracting the delay amount D TDC from the count number N DCO is 201 ⁇ 2.
  • the error Y (-alpha-2 ') with the expected value X and the reference clock REFCLK minus is, 200 + [alpha] 2' and Become.
  • ⁇ 2 ′ is obtained as the phase error signal PHASE output from the adder 2C.
  • the TDC 3 outputs the phase difference between the rising edge of the reference clock REFCLK and the rising edge of the first clock DCOCK after this rising edge as the delay amount D TDC .
  • the delay amount D TDC is a delay amount in the positive direction in the time axis direction.
  • TDC 3 can detect the amount of delay in the positive direction in the time axis direction, but cannot detect the phase difference in the negative direction in the time axis direction. That is, the TDC 3 cannot detect a phase difference from the clock DCOCK that rises before the reference clock REFCLK rises.
  • the TDC 3 determines that the 201st clock DCOCK and the reference clock REFCLK A delay amount ⁇ 2 that is a phase difference from the rising edge of the signal is detected.
  • the ADPLL 300 obtains the phase error signal PHASE ( ⁇ 2 ′) using the delay amount ⁇ 2.
  • the end timing of the 300th clock DCOCK is delayed by a phase ⁇ 2 with respect to the rising edge of the reference clock REFCLK. .
  • the count number N DCO of the DCOCK counter 2A becomes 300 at the time of the rise of the first clock DCOCK after the time t3, and the count number of the FCW counter 2B.
  • N FCW will be 300.
  • the DCOCK counter 2A has counted 99 clocks DCOCK between time t2 and time t3.
  • the delay amount D TDC represented by the delay signal output from the TDC 3 is ⁇ 3.
  • the delay amount ⁇ 3 represents the delay amount from the rising edge of the reference clock REFCLK at time t3 to the subsequent rising edge of the first clock DCOCK.
  • the value obtained by subtracting the delay amount D TDC from the count number N DCO is 300 ⁇ 3.
  • the value obtained by subtracting the error Y ( ⁇ 3) between the expected value X and the reference clock REFCLK from the expected value X (300) of the count number NDCO is 300 ⁇ 3.
  • the phase error signal PHASE output from the adder 2C is ⁇ 3.
  • the end timing of the 400th clock DCOCK is advanced by the phase ⁇ 4 ′ with respect to the rising edge of the reference clock REFCLK. To do.
  • the count number N DCO of the DCOCK counter 2A becomes 401 at the time of the rise of the first clock DCOCK after the time t4, and the count number of the FCW counter 2B.
  • N FCW will be 400.
  • the DCOCK counter 2A has counted 101 clocks DCOCK between time t3 and time t4.
  • the delay amount D TDC represented by the delay signal output from the TDC 3 is ⁇ 4.
  • the delay amount ⁇ 4 represents the delay amount from the rising edge of the reference clock REFCLK at time t4 to the subsequent rising edge of the first clock DCOCK.
  • the value obtained by subtracting the delay amount D TDC from the count number N DCO is 401 ⁇ 4.
  • the error Y (-a4 ') with the expected value X and the reference clock REFCLK minus is, 200 + alpha 4' and Become.
  • ⁇ 4 1 ⁇ 4 ′ is established for the delay amount D TDC ( ⁇ 4) represented by the delay signal output from the TDC3. Therefore, the count number N minus the amount of delay D TDC from DCO (401- ⁇ 4), the error of the count number N DCO expected value X (400), the expected value X and the reference clock REFCLK Y (-a4 The value obtained by subtracting ') is equal (400 + ⁇ 4').
  • ⁇ 4 ′ is obtained as the phase error signal PHASE output from the adder 2C.
  • the final phase error signal PHASE cannot be obtained correctly only with the delay amount DTDC detected by the TDC 3 .
  • the correct phase error signal PHASE is obtained using the count number N DCO and the count number N FCW .
  • FIG. 3 is a diagram showing a circuit configuration of the TDC 3 of the ADPLL 300 of the comparative example.
  • FIG. 4 is a timing chart showing an example of the operation of the TDC 3 of the ADPLL 300 of the comparative example.
  • the TDC 3 shown in FIG. 3 includes a converter 3A, D-FFs 3B1 to 3B8, and inverters 3C1 to 3C8.
  • FIG. 3 shows, as an example, TDC3 including 8 stages of D-FFs 3B1 to 3B8 and 8 stages of inverters 3C1 to 3C8. It is not something that can be done.
  • the converter 3A is a thermometer-to-binary converter, and FIG. 3 shows a converter 3A that outputs an 8-bit thermometer code as an example.
  • a data input terminal D is connected to a stop terminal (STOP) (see FIG. 1), and a data output terminal Q is connected to an input terminal of a thermometer-to-binary converter 3A.
  • the inverters 3C1 to 3C8 are connected in series, and the clock input terminals of the D-FFs 3B1 to 3B8 are connected to the input terminals of the inverters 3C1 to 3C8 having the same suffix numbers (1 to 8), respectively.
  • the clock input terminal of the D-FF 3B1 and the input terminal of the inverter 3C1 are connected to a start terminal (START) (see FIG. 1), and the reference clock REFCLK is input.
  • the clock input terminals of the D-FFs 3B2 to 3B8 are connected to the output terminals of the inverters 3C1 to 3C7 each having a subscript number of 1 less.
  • inversion operators are inserted in the clock input terminals of the D-FFs 3B2, 3B4, 3B6, and 3B8 so that the outputs of the inverters 3C1, 3C3, 3C5, and 3C7 are inverted and input, respectively. .
  • the reference clock REFCLK input to the inverter 3C1 propagates through the inverters 3C1 to 3C8 while being inverted.
  • the reference clock REFCLK input to each of the inverters 3C1 to 3C8 is distinguished from REFCLK [0] to REFCLK [7], respectively.
  • the clock DCOCK is input to such a TDC 3 as shown in FIG.
  • the phase is delayed by the phase ⁇ at the boundary where the clock DCOCK transitions from the L level (“0”) to the H level (“1”).
  • the TDC 3 outputs this phase ⁇ as a delay amount of the phase of the clock DCOCK with respect to the reference clock REFCLK.
  • the TDC 3 quantizes and outputs the phase delay amount of the clock DCOCK with respect to the reference clock REFCLK at the boundary where the clock DCOCK transitions from the L level (“0”) to the H level (“1”).
  • the TDC 3 uses the delay time of the inverters 3C1 to 3C8 when outputting the delay amount.
  • the TDC 3 uses the delay time of the inverters 3C1 to 3C8, the resolution of the TDC 3 is restricted by the delay time of the inverter. That is, the TDC 3 cannot detect a delay amount shorter than the delay time of the inverters 3C1 to 3C8.
  • the delay time of the inverter is the shortest, for example, about 5 ps (picosecond).
  • the ADPLL 300 of the comparative example has a limit in resolution and could not sufficiently cope with the increase in the frequency of the clock DCOCK.
  • the in-band phase noise of the ADPLL 300 is determined by the resolution of the TDC 3 and becomes a dominant term of jitter included in the output of the ADPLL 300.
  • the ADPLL 300 of the comparative example may not sufficiently reduce the in-band phase noise.
  • the ADPLL 300 of the comparative example has a problem that the resolution is limited and the in-band phase noise may not be sufficiently reduced.
  • FIG. 5A is a perspective perspective view showing a mobile phone terminal 500 including the ADPLL according to the first embodiment
  • FIG. 5B is a view showing a substrate 504 included in the mobile phone terminal 500.
  • a display unit 502 and an operation unit 503 are provided on the outer surface of the casing 501 of the mobile phone terminal 500, and a substrate 504 indicated by a broken line is accommodated in the casing 501. ing.
  • the cellular phone terminal 500 is an example of an electronic device
  • the board 504 is an example of a circuit board.
  • the housing 501 is a resin or metal housing, and has an opening for installing the display unit 502 and the operation unit 503.
  • the display unit 502 may be a liquid crystal panel that can display characters, numbers, images, and the like, for example.
  • the operation unit 503 includes various selection keys for selecting functions of the mobile phone terminal 500 in addition to the numeric keys.
  • the mobile phone terminal 500 may include a proximity communication device (infrared communication device, electronic money communication device, etc.) or an accessory device such as a camera.
  • the wiring unit 505 serves as a transmission path for various signals necessary for driving the electronic device.
  • the wiring part 505 is patterned by, for example, an etching process using a resist.
  • the substrate 504 is a laminated substrate having a plurality of wiring portions, and includes a wiring portion for power supply in the inner layer.
  • the RF communication unit 512 includes a DA (Digital-to-Analog) converter.
  • the antenna 511, the RF communication unit 512, the baseband processing unit 513, and the CPU chip 514 are mounted on the substrate 504 by being connected to the wiring unit 505 by, for example, solder balls.
  • the ADPLL according to the first embodiment is included in the RF communication unit 512, for example.
  • a signal such as a sound processed by the CPU chip 514 is converted into an analog signal and amplified by the RF communication unit 512 after the baseband processing is performed by the baseband processing unit 513. After being subjected to filter processing and the like, it is radiated from the antenna 511.
  • the FR 4 used as the substrate 504 generally includes a plurality of insulating layers stacked and a copper foil patterned between the insulating layers (interlayers), the uppermost surface of the stacked structure, and the lowermost surface of the stacked structure.
  • the substrate 504 may be a substrate other than FR4 as long as it is a dielectric substrate that can form the wiring portion 505 and can be mounted with a circuit.
  • the wiring portion 505 may be a metal other than copper (Cu) (for example, aluminum (Al) or the like) as long as the power loss is small and the conductivity is high.
  • Cu copper
  • Al aluminum
  • FIG. 5 shows a mobile phone terminal 500 as an example of the electronic device, but the electronic device is not limited to the mobile phone terminal 500.
  • a smartphone terminal a tuner for digital terrestrial television broadcasting is used.
  • the apparatus which performs communication, such as these, may be sufficient.
  • the electronic device may be a PC (Personal Computer) or a server.
  • FIG. 6 is a block diagram showing the configuration of the ADPLL according to the first embodiment.
  • the ADPLL 100 includes, as main components, a DCO 1, a DCOCK counter 10, an FSW counter 20, an adder 30, a switching unit 35, an LPF 40, a TDC 50, a slew rate adjustment buffer 60, and an ADC (Analog to Digital Converter) 70. , A slew rate detection circuit 80, and a lock detection unit 90.
  • the ADPLL 100 includes D-FFs 11, 42, 51, 52, a decoder 41, and normalizing units 53, 71.
  • portions other than the DCO 1, the TDC 50, the slew rate adjustment buffer 60, and the ADC 70 are digital circuits realized by a semiconductor integrated circuit (LSI).
  • LSI semiconductor integrated circuit
  • DCO1 is a digitally controlled oscillator similar to DCO1 of ADPLL300 (see FIG. 1) of the comparative example.
  • the DCO 1 is connected to the output side of the LPF 40 via the decoder 41 and the D-FF 42, and a control voltage output from the LPF 40 is input.
  • the DCO 1 outputs a clock DCOCK whose phase is adjusted based on the control voltage input from the LPF 40.
  • the output of the DCO 1 is shown as one, but the clock DCOCK output from the DCO 1 is actually a differential clock, and is also included in the DCOCK counter 10, the FCW counter 20, the TDC 50, the slew rate adjustment buffer 60, and the like. Input as a differential clock.
  • the signal line of the clock DCOCK is represented by a single line for the sake of easy viewing.
  • the DCOCK counter 10 has a clock input terminal connected to the output terminal of the DCO 1 and an output terminal connected to the data input terminal D of the D-FF 11.
  • the DCOCK counter 10 is an example of a first counter.
  • the clock DCOCK of DCO 1 is fed back and input to the DCOCK counter 10.
  • the DCOCK counter 10 counts the clock DCOCK input from the DCO 1 and inputs data representing the count number to the data input terminal D of the D-FF 11.
  • the D-FF 11 has a data input terminal D connected to the output terminal of the DCOCK counter 10, a data output terminal Q connected to the input terminal of the adder 30, and a clock input terminal connected to the data output terminal Q of the D-FF 51. ing.
  • the D-FF 11 When the retiming signal RETIMING is input from the D-FF 51, the D-FF 11 reflects the count number input from the DCOCK counter 10 to the data input terminal D on the data output terminal Q. As a result, the count value of the DCOCK counter 10 is input to the adder 30. The count number of the DCOCK counter 10 is inverted to a negative sign on the output side of the D-FF 11 and input to the adder 30.
  • FCW counter 20 is set with FCW (Frequency Command Word) representing the multiplication number.
  • FCW Frequency Command Word
  • the clock input terminal of the FCW counter 20 is connected to the data output terminal Q of the D-FF 51, and the output terminal is connected to the input terminal of the adder 30.
  • the FCW counter 20 is an example of a second counter.
  • FCW is a setting value representing the number of clocks DCOCK included in one cycle of the reference clock REFCLK.
  • the reference clock is a clock serving as a reference for the operation of the ADPLL 100, for example, a high-accuracy clock supplied from a crystal oscillator.
  • FCW is set to 100.
  • the FCW counter 20 counts by integrating the multiplication number FCW every time the retiming signal RETIMING is input from the D-FF 51, and outputs the count number to the adder 30.
  • the adder 30 has an input terminal connected to the data output terminal Q of the D-FF 11, an output terminal of the FCW counter 20, an output terminal of the normalizing unit 53, and a slew rate detection circuit 80, and an output terminal connected to the switch 35 A of the switching unit 35. Connected to the input terminal.
  • the adder 30 is input from the TDC 50 via the D-FF 52 and the normalizing unit 53 to a value obtained by subtracting the count number input from the DCOCK counter 10 via the D-FF 11 from the count number input from the FCW counter 20. Add the amount of delay to be output.
  • the output of the adder 30 is a phase error signal PHASE1 representing a phase error, and is input to the LPF 40 via the switch 35A of the switching unit 35.
  • slew rate of the slew rate adjustment buffer 60 is set, a fixed value is input from the slew rate detection circuit 80 to the adder 30. How to set the slew rate will be described later.
  • the switching unit 35 includes a switch 35A and a switch 35B.
  • the input terminal of the switch 35A is connected to the output terminal of the adder 30, and the output terminal is connected to the input terminal of the LPF 40.
  • the input terminal of the switch 35B is connected to the output terminal of the ADC 70 via the normalizing unit 71, and the output terminal is connected to the input terminal of the LPF 40.
  • the switches 35A and 35B of the switching unit 35 are switched by a switching signal output from the slew rate detection circuit 80.
  • One of the switches 35A and 35B is turned on (closed) and the other is turned off (opened) by a switching signal input from the slew rate detection circuit 80.
  • the switch 35A When the switch 35A is on, the output terminal of the adder 30 and the input terminal of the LPF 40 are connected. That is, the phase error signal PHASE 1 including the delay amount detected by the TDC 50 is input to the input terminal of the LPF 40.
  • the switch 35B when the switch 35B is on, the output terminal of the ADC 70 is connected to the input terminal of the LPF 40 via the normalizing unit 71.
  • the LPF 40 is a so-called loop circuit.
  • the LPF 40 has an input terminal connected to the output terminals of the switch 35A and the switch 35B of the switching unit 35, and an output terminal connected to the input terminal of the decoder 41.
  • the LPF 40 When the switch 35A is turned on, the LPF 40 integrates the phase error signal PHASE1 input from the adder 30 and outputs it as a control voltage for controlling the DCO1.
  • the control voltage is a DC voltage.
  • the switch 35B when the switch 35B is turned on, the LPF 40 integrates the phase error signal PHASE2 input from the ADC 70 via the normalizing unit 71, and outputs it as a control voltage for the DCO1.
  • the LPF 40 outputs a control voltage to the decoder 41 when the retiming signal RETIMING is input from the TDC 50.
  • the decoder 41 has an input terminal connected to the output terminal of the LPF 40 and an output terminal connected to the data input terminal D of the D-FF 42.
  • the decoder 41 decodes the control voltage input from the LPF 40 and converts it into a digital data format control voltage input to the DCO 1.
  • the data input terminal D is connected to the output terminal of the decoder 41
  • the data output terminal Q is connected to the input terminal of the DCO 1
  • the clock input terminal is connected to the data output terminal Q of the D-FF 51.
  • the D-FF 42 reflects the control voltage in the digital data format input from the decoder 41 to the data input terminal D on the data output terminal Q.
  • a control voltage in digital data format is input to the DCO 1 from the data output terminal Q of the D-FF 42.
  • the TDC 50 has a start terminal (START) connected to the output terminal of the crystal oscillator 110, a stop terminal (STOP) connected to the output terminal of the DCO 1, and an output terminal connected to the data input terminal D of the D-FF 52.
  • STOP start terminal
  • STOP stop terminal
  • the reference clock REFCLK is input from the crystal oscillator 110 to the start terminal (START), and the clock DCOCK is input from the DCO 1 to the stop terminal (STOP).
  • the TDC 50 inputs a delay signal indicating the phase delay amount of the clock DCOCK with respect to the reference clock REFCLK to the data input terminal D of the D-FF 52.
  • the delay amount output by the TDC 50 represents the delay amount from the rise of the reference clock REFCLK to the rise of the first clock DCOCK after the rise of the reference clock REFCLK.
  • the D-FF 51 has a data input terminal D connected to the crystal oscillator 110 and a clock input terminal connected to the output terminal of the DCO 1.
  • the data output terminal Q of the D-FF 51 is connected to the clock input terminals of the D-FFs 11, 42, and 52, the FCW counter 20, the LPF 40, and the clock input terminals of the slew rate detection circuit 80.
  • the D-FF 51 outputs the retiming signal RETIMING when the first clock DCOCK is input to the clock input terminal after the reference clock REFCLK is input to the data input terminal D.
  • the data input terminal D is connected to the output terminal of the TDC 50
  • the data output terminal Q is connected to the input terminal of the normalizing unit 53
  • the clock input terminal is connected to the data output terminal Q of the D-FF 51.
  • the D-FF 52 reflects the value of the data input terminal D on the data output terminal Q when the retiming signal RETIMING is input from the D-FF 51 to the clock input terminal. As a result, the delay signal output from the TDC 50 is input to the adder 30 via the D-FF 52 and the normalizing unit 53.
  • the normalizing unit 53 has an input terminal connected to the data output terminal Q of the D-FF 52, and an output terminal connected to the input terminal of the adder 30.
  • the normalizing unit 53 adjusts the gain of the delay signal input from the TDC 50 via the D-FF 52 and outputs the adjusted signal to the adder 30.
  • the slew rate adjustment buffer 60 has an input terminal connected to the output terminal of the DCO 1 and an output terminal connected to the input terminal of the ADC 70.
  • the slew rate adjustment buffer 60 is an example of a slew rate setting unit that sets the slew rate of the clock DCOCK that is fed back and input from the DCO 1.
  • the slew rate in the slew rate adjustment buffer 60 is set by the slew rate detection circuit 80.
  • the setting of the slew rate in the slew rate adjustment buffer 60 will be described later.
  • the ADC 70 has an input terminal connected to the output terminal of the slew rate adjustment buffer 60, an output terminal connected to the input terminal of the normalizing unit 71 and the slew rate detection circuit 80, and a clock input terminal connected to the crystal oscillator 110.
  • the ADC 70 digitally converts the clock DCOCK in which the slew rate is set by the slew rate adjustment buffer 60, and outputs a phase error signal PHASE2.
  • the ADC 70 is, for example, an 8-bit ADC, quantizes the clock DCOCK to which the slew rate is set by the slew rate adjustment buffer 60, and outputs a phase error signal PHASE2 representing a quantization error.
  • ADC 70 for example, a SAR (Successive Approximation Resister) ADC can be used. Details of the ADC 70 will be described later with reference to FIG.
  • the normalizing unit 71 adjusts and outputs the gain of the phase error signal PHASE2 output from the ADC 70.
  • the phase error signal PHASE2 whose gain has been adjusted by the normalizing unit 71 is input to the LPF 40 when the switch 35B is on.
  • the slew rate detection circuit 80 has an input terminal connected to the output terminal of the ADC 70 and the output terminal of the lock detector 90, and an output terminal connected to the slew rate adjustment terminal of the slew rate adjustment buffer 60 and the control terminals of the switches 35A and 35B.
  • the clock input terminal is connected to the data output terminal Q of the D-FF 51.
  • the slew rate detection circuit 80 has an internal memory 81 in order to hold a calculation value generated in the process.
  • the slew rate detection circuit 80 is an example of a control unit.
  • the slew rate detection circuit 80 adjusts the slew rate in the slew rate adjustment buffer 60 when the retiming signal RETIMING is input to the clock input terminal.
  • the slew rate detection circuit 80 turns on the switch 35B and turns off the switch 35A at the timing when the retiming signal RETIMING is input. The processing by the slew rate detection circuit 80 will be described later.
  • the lock detection unit 90 has an input terminal connected to the output terminal of the switching unit 35 (output terminals of the switches 35A and 35B), an output terminal connected to the input terminal of the slew rate detection circuit 80, and a clock input terminal D-FF51. Are connected to the data output terminal Q.
  • the lock detector 90 takes in the phase error signal PHASE1 on the output terminal side of the switch 35A, and determines whether or not the phase error represented by the phase error signal PHASE1 is a value within a predetermined range. To do.
  • the lock detection unit 90 determines that the phase error represented by the phase error signal PHASE1 is a value within a predetermined range, the lock detection unit 90 inputs a lock detection signal indicating that the lock state has been detected to the slew rate detection circuit 80.
  • the ADPLL 100 uses the TDC 50 to adjust the phase of the clock DCOCK so that the phase of the clock DCOCK output from the DCO 1 is equal to the reference clock REFCLK.
  • the ADPLL 100 adjusts the slew rate of the clock DCOCK with the slew rate adjustment buffer 60 while holding the locked state using the TDC 50. Next, the lock point of the ADC 70 is searched using the adjusted slew rate. When the lock point of the ADC 70 is detected, the switching unit 35 is switched to turn on the switch 35B, and the ADC 70 is connected to the LPF 40.
  • the ADPLL 100 uses the ADC 70 to adjust the phase of the clock DCOCK so that the phase of the clock DCOCK output from the DCO 1 is equal to the reference clock REFCLK.
  • FIG. 7 is a diagram for explaining the resolution of the 8-bit ADC 70 of the ADPLL 100 according to the first embodiment.
  • FIG. 7 shows a reference clock REFCLK and three types of clocks DCOCK having different phases. Since DCOCK is a differential clock, a clock whose phase is different by 180 degrees ( ⁇ ) is indicated by a broken line.
  • the ADPLL 100 is locked by performing control so that the phase difference between the reference clock REFCLK and the clock DCOCK input to the ADC 70 becomes a constant value.
  • FIG. 7A shows the clock DCOCK in the locked state with respect to the reference clock REFCLK shown in FIG.
  • B shows a clock DCOCK whose phase is 90 degrees ( ⁇ / 4) ahead of the reference clock REFCLK, and (C) is 90 degrees ( ⁇ / 4) behind in phase with respect to the reference clock REFCLK.
  • the clock DCOCK is shown.
  • the 8-bit ADC 70 only needs to detect the phase difference between the reference clock REFCLK and the clock DCOCK between the state shown in (B) and the state shown in (C), so that the half bit included between the two broken lines is included.
  • the period can be divided into 256. Therefore, in the state where the ADPLL 100 according to the first embodiment is locked using the ADC 70, a resolution of about 0.65 ps obtained by dividing the half-cycle time (about 167 ps) at 3 GHz into 256 can be obtained.
  • FIG. 8A is a diagram illustrating a circuit configuration of the DCO 1 of the ADPLL 100 according to the first embodiment.
  • FIG. 8B is a diagram illustrating a circuit configuration of a variable capacitor included in the DCO 1 of the ADPLL 100 according to the first embodiment.
  • the DCO 1 of the ADPLL 100 includes coils L1 and L2, a variable capacitor C, and NMOS transistors Q1, Q2, and Q3.
  • the DCO 1 has output terminals 1A and 1B for outputting a differential clock DCOCK.
  • the coil L1L2 is connected in series and is connected to the power source at the connection point.
  • the coils L1 and L2 and the variable capacitor C are connected in parallel.
  • the drain of the NMOS transistor Q1 is connected to the gate of the NMOS transistor Q2, one end of the coils L1 and L2 and the variable capacitor (terminal on the left side in FIG. 8A).
  • the source of the NMOS transistor Q1 is connected to the source of the NMOS transistor Q2 and the drain of the NMOS transistor Q3.
  • the gate of the NMOS transistor Q1 is connected to the drain of the NMOS transistor Q2 and the other ends (terminals on the right side in FIG. 8A) of the coils L1 and L2 and the variable capacitor C.
  • the drain of the NMOS transistor Q2 is connected to the gate of the NMOS transistor Q1, the coils L1 and L2, and the other end of the variable capacitor (terminal on the right side in FIG. 8A).
  • the source of the NMOS transistor Q2 is connected to the source of the NMOS transistor Q1 and the drain of the NMOS transistor Q3.
  • the gate of the NMOS transistor Q2 is connected to the drain of the NMOS transistor Q1 and one end (terminal on the left side in FIG. 8A) of the coils L1 and L2 and the variable capacitor C.
  • the drain of the NMOS transistor Q3 is connected to the sources of the NMOS transistors Q1 and Q2.
  • the source of the NMOS transistor Q3 is grounded.
  • variable capacitor C has a large number of varactors VA1 to VAm and VB1 to VBm connected in parallel.
  • the gates of the varactors VA1 to VAm are connected to the output terminal 1A, and the gates of the varactors VB1 to VBm are connected to the output terminal 1B.
  • the sources and drains of the varactors VA1 to VAm and VB1 to VBm are connected to each other and to the input terminal of the DCO1.
  • the control voltage d0, d1, d2,..., Dm in digital data format is input from the decoder 41 to the input terminal of the DCO1.
  • the varactors VA1 to VAm and VB1 to VBm are paired with varactors having the same suffix, and are turned on / off in pairs.
  • the DCO 1 is turned on when a varactor (a pair of VA 1 to VAm and VB 1 to VBm) is turned on by control voltages d 0, d 1, d 2,.
  • the capacitance of the variable capacitor C is set.
  • the frequency of the clock DCOCK output from the DCO 1 is controlled by the capacitance of the variable capacitor C.
  • m is an arbitrary integer greater than or equal to 2, for example, 256.
  • the oscillation frequency of the DCO 1 is set by adjusting the capacitance of the variable capacitor C.
  • the oscillation frequency of DCO 1 is set to 3 GHz as an example.
  • FIG. 9 is a diagram illustrating a circuit configuration of the LPF 40 of the ADPLL 100 according to the first embodiment.
  • the LPF 40 includes an adder 40A, multipliers 40B and 40C, an adder 40D, and a D-FF 40E.
  • the adder 40A has an input terminal connected to the output terminals of the switches 35A and 35B of the switching unit 35 and the data output terminal Q of the D-FF 40E, and an output terminal connected to the input terminal of the multiplier 40B and the data input of the D-FF 40E. It is connected to terminal D.
  • the multiplier 40B has an input terminal connected to the output terminal of the adder 40A and an output terminal connected to the input terminal of the adder 40D.
  • An integral term ⁇ is input to the multiplier 40B.
  • the multiplier 40B integrates the input value using the integral term ⁇ and outputs the result.
  • the value of the integral term ⁇ is set to an appropriate value so that the ADPLL 100 can stably hold the locked state.
  • the multiplier 40C has an input terminal connected to the output terminals of the switches 35A and 35B of the switching unit 35, and an output terminal connected to the input terminal of the adder 40D.
  • the multiplier 40 is connected in parallel with the adder 40A and the multiplier 40B between the switching unit 35 and the adder 40D.
  • the multiplier 40C receives the proportional term ⁇ and multiplies the input value by the proportional term ⁇ and outputs the result.
  • the adder 40D has an input terminal connected to the output terminal of the multiplier 40B and an output terminal of the multiplier 40C, and an output terminal connected to the data input terminal D of the D-FF 42.
  • the adder 40D adds the outputs of the multipliers 40B and 40C and outputs the result.
  • the data input terminal D is connected to the output terminal of the adder 40A
  • the data output terminal Q is connected to the input terminal of the adder 40A
  • the clock input terminal is the data output terminal of the D-FF 51. Connected to Q.
  • phase error signal PHASE1 or PHASE2 and the output of the D-FF 40E are input to the input terminal of the adder 40, the LPF 40 performs integration in the multiplier 40B and proportional calculation in the multiplier 40C to obtain a phase error.
  • a control voltage is output by integrating the signal PHASE1 or PHASE2.
  • FIG. 10 is a diagram illustrating a circuit configuration of the slew rate adjustment buffer 60 of the ADPLL 100 according to the first embodiment.
  • the slew rate adjustment buffer 60 includes an inverter 61, PMOS (P type metal Oxide Semiconductor) transistors 62A and 63A to 63C, and NMOS (N type Metal Oxide Semiconductor) transistors 62B and 64A to 64C.
  • PMOS P type metal Oxide Semiconductor
  • NMOS N type Metal Oxide Semiconductor
  • the inverter 61 has an input terminal connected to the output terminal of the DCO 1, and an output terminal connected to the gate of the PMOS transistor 62A and the gate of the NMOS transistor 62B.
  • the PMOS transistor 62 has a gate connected to the output terminal of the inverter 61, a source connected to the drains of the PMOSs 63A to 63C, and a drain connected to the drain of the NMOS transistor 62B.
  • the NMOS transistor 62B has a gate connected to the output terminal of the inverter 61, a source connected to the drains of the NMOS transistors 64A to 64C, and a drain connected to the drain of the PMOS transistor 62A.
  • the PMOS transistor 62A and the NMOS transistor 62B constitute a CMOS (Complementary Metal Oxide Semiconductor) transistor.
  • the drain of the PMOS transistor 62A and the drain of the NMOS transistor 62B are connected to each other as described above and serve as the output terminal of the CMOS transistor.
  • the drain of the PMOS transistor 62A and the drain of the NMOS transistor 62B are connected to the input terminal of the ADC 70.
  • the PMOS transistors 63A to 63C are connected in parallel with each other between the power supply VCC and the source of the PMOS transistor 62A.
  • the PMOS transistors 63A to 63C have a source connected to the power supply VCC, a drain connected to the source of the PMOS 62A, and a gate connected to the output terminal of the slew rate detection circuit 80.
  • the sizes of the PMOS transistors 63A to 63C are different from each other in the ratio of the channel width W to the channel length L, and are set to the ratios of 4W / L, 2W / L, and W / L, respectively.
  • the NMOS transistors 64A to 64C are connected in parallel with each other between the source of the NMOS transistor 62B and the ground.
  • the NMOS transistors 64A to 64C have their sources grounded, their drains connected to the source of the NMOS 62B, and their gates connected to the output terminal of the slew rate detection circuit 80.
  • the sizes of the NMOS transistors 64A to 64C are different from each other in the ratio of the channel width W to the channel length L, and are set to the ratios of 4W / L, 2W / L, and W / L, respectively.
  • the PMOS transistor 63A and the NMOS transistor 64A are simultaneously driven by the slew rate detection circuit 80.
  • the PMOS transistor 63B and the NMOS transistor 64B are simultaneously driven by the slew rate detection circuit 80.
  • the PMOS transistor 63C and the NMOS transistor 64C are simultaneously driven by a 3-bit gate control voltage output from the slew rate detection circuit 80.
  • the slew rate detection circuit 80 turns on only the PMOS transistor 63C and the NMOS transistor 64C. To increase the slew rate by one level, only the PMOS transistor 63B and the NMOS transistor 64B are turned on. To further increase the slew rate by one level, the PMOS transistors 63B and 63C and the NMOS transistors 64B and 64C are turned on. In order to further increase the slew rate by one stage, only the PMOS transistor 63A and the NMOS transistor 64A are turned on.
  • the slew rate detection circuit 80 turns on all the PMOS transistors 63A to 63C and the NMOS transistors 64A to 64C when the slew rate of the slew rate adjustment buffer 60 is maximized.
  • the slew rate of the slew rate adjustment buffer 60 is adjusted by adjusting the 3-bit gate control voltage output from the slew rate detection circuit 80 according to the sizes of the PMOS transistors 63A to 63C and the NMOS transistors 64A to 64C. Can be adjusted to 7 levels.
  • FIG. 11 is a diagram illustrating a circuit configuration of the ADC 70 of the ADPLL 100 according to the first embodiment.
  • the ADC 70 of the ADPLL 100 is an 8-bit SARADC as an example, and includes a group of capacitors C1, a group of capacitors C2, a comparator 701, and a SAR control unit 702.
  • the group of the capacitors C1 is weighted by a binary weight method, and from the left side to the right side, one capacitor C1 (1C1), one capacitor C1 (1C1), two capacitors C1 (2C1), four capacitors
  • the capacitors 4C1,..., 128 capacitors 128C1 (128C1), and 256 capacitors 256C1 (256C1) are arranged in this order.
  • the leftmost capacitor C1 indicated by reference numeral 703 is a dummy.
  • One end of each of the capacitors 1C1 to 256C1 other than the leftmost one capacitor C1 indicated by reference numeral 703 is connected to the switches SW1 + to SW256 +, and the other end is connected to the inverting input terminal of the comparator 701.
  • the switches SW1 + to SW256 + are three-input switches to which clocks DCOCK, GND, and Vref are input, respectively.
  • the clock DCOCK input to the switches SW1 + to SW256 + is one of clocks DCOCK that is a differential signal.
  • Vref is, for example, a power supply voltage.
  • a group of capacitors C1 outputs a quantization error when a clock DCOCK whose slew rate is set by the slew rate adjusting buffer 60 is input and the SAR control unit 702 switches the switches SW1 + to SW256 + to perform a successive approximation operation. To do.
  • the quantization error is input to the inverting input terminal of the comparator 701.
  • the group of capacitors C2 includes one capacitor C2 (1C2), one capacitor C1 (1C2), two capacitors C1 (2C2), four capacitors 4C2,. , 128 capacitors 128C2 (128C2), 256 capacitors 256C2 (256C2).
  • the leftmost capacitor C2 indicated by reference numeral 704 is a dummy.
  • One end of the capacitors 1C2 to 256C2 other than the leftmost one capacitor C2 indicated by reference numeral 704 is connected to the switches SW1- to SW256-, and the other end is connected to the non-inverting input terminal of the comparator 701. .
  • the switches SW1- to SW256- are three-input switches, to which clocks DCOCK bar, GND, and Vref are input, respectively.
  • the clock DCOCK bar is the other side of the clock DCOCK that is a differential signal, and has a phase opposite to that of the clock DCOCK input from the switch SW1 + to the SW256 +.
  • Vref is, for example, a power supply voltage.
  • the group of capacitors C2 is quantized when a clock DCOCK bar in which the slew rate is set by the slew rate adjusting buffer 60 is input, and when the SAR control unit 702 switches the switches SW1- to SW256- to perform a successive comparison operation. Output error.
  • the quantization error is input to the non-inverting input terminal of the comparator 701.
  • the output of the comparator 701 is connected to the SAR control unit 702.
  • the comparator 701 causes the SAR control unit 702 to repeat the successive approximation operation eight times, thereby quantizing errors input from the group of capacitors C1 to the inverting input terminal and quantizing input from the group of capacitors C2 to the inverting input terminal.
  • the error is compared and an 8-bit phase error signal PHASE2 is output.
  • the SAR ADC capacitor may also be used as a capacitance component for adjusting the slew rate in the slew rate adjustment buffer 60. In this case, the mounting area of the slew rate adjustment buffer 60 and the ADC 70 can be reduced.
  • FIG. 12 is a flowchart illustrating processing when switching from the TDC 50 to the ADC 70 in the ADPLL 100 according to the first embodiment.
  • the flowchart shown in FIG. 12 is executed by the slew rate detection circuit 80.
  • the slew rate detection circuit 80 sets the multiplication number FCW (step S1).
  • the slew rate detection circuit 80 determines whether or not the ADPLL 100 in the state where the TDC 50 is used is locked (step S2).
  • Whether the ADPLL 100 is locked is determined based on whether a lock detection signal is input from the lock detection unit 90 to the slew rate detection circuit 80.
  • the slew rate detection circuit 80 repeatedly executes the process of step S2 until the lock detection signal is input from the lock detection unit 90.
  • the slew rate detection circuit 80 determines that the lock detection signal is input from the lock detection unit 90 (S2: YES), the slew rate detection circuit 80 obtains the output code of the ADC 70 n times and obtains the average value Z (step S3).
  • the output code outputs one of the values in 256 steps from 0 to 255.
  • the switch 35A of the switching unit 35 is turned off and the switch 35B is turned on to switch from the TDC 50 to the ADC 70, the ADPLL 100 needs to be locked in a state where the ADC 70 is used. For this reason, in step S3, the average value Z of the output code of the ADC 70 is acquired.
  • the slew rate detection circuit 80 holds the average value Z of the output code acquired in step S3 in the internal memory 81.
  • the slew rate detection circuit 80 determines whether or not the PHASE addition value output to the adder 30 is 15/16 or less (step S4).
  • the slew rate detection circuit 80 determines that the PHASE addition value to be output to the adder 30 is 15/16 or less (S4: YES), it adds a fixed value (1/16) to the PHASE addition value (step) S5).
  • the phase of the phase error signal PHASE1 is shifted while adding a fixed value to the phase error signal PHASE1.
  • 1/16 of the time of one cycle of the clock DCOCK is used as the fixed value. This is because the average value of the output code of the ADC 70 for one cycle of the clock DCOCK is obtained by repeating the processing of steps S2 to S5 16 times.
  • the fixed value may be set to a value obtained by dividing the clock DCOCK by an appropriate number of bits. However, since the fixed value is continuously added to search for the lock point of the ADC 70, the bit is rougher than the resolution (8 bits) of the ADC 70. Divide by number.
  • the PHASE addition value is a value input to the adder 30 by the slew rate detection circuit 80, and increases by 1/16 of the time of one cycle of the clock DCOCK by repeatedly executing step S5 described later.
  • the PHASE addition value is simply indicated as 0, 1/16, 2/16,..., 16/16, but all represent the time for one cycle of the clock DCOCK.
  • the slew rate detection circuit 80 determines that the PHASE addition value output to the adder 30 is 15/16. It is determined that it is not 16 or less (S4: NO).
  • the slew rate detection circuit 80 extracts the average value Z of two output codes straddling 128 when the average value of the output code decreases from the average value Z of the output code of the ADC 70 acquired in step S3. Then, a difference value between the two average values Z is obtained (step S6).
  • FIG. 13 is a diagram illustrating an example of a change in the average value Z of the output code of the ADC 70 when the PHASE addition value is incremented by 0 to 1/16 in the ADPLL 100 according to the first embodiment.
  • time is taken on the horizontal axis, and the value of the output code is taken on the vertical axis, and 0 to 16/16 represent PHASE addition values repeatedly added in step S5.
  • step S5 When the processing from step S2 to step S5 is repeatedly executed, the PHASE addition value increases by 1/16, so that the ADPLL 100 is locked while the phase error signal PHASE1 increases by 1/16.
  • the phase error signal PHASE1 is obtained by subtracting the count number input from the DCOCK counter 10 via the D-FF 11 from the count number input from the FCW counter 20 from the TDC 50 via the D-FF 52 and the normalizing unit 53. This is a value obtained by adding the input delay amount. For this reason, the ADPLL 100 is locked based on the delay amount output from the TDC 50 in the state where the processing of steps S2 to S5 is repeated.
  • the average value Z of the output code of the ADC 70 is stepped so as to draw a sine wave until the PHASE addition value is added 16 times from 0 to 1/16. To change.
  • the average value Z of the output code decreases, the average value Z of the output code takes a value close to 128.
  • 128 is a code in the middle of 256 codes from 0 to 255 represented by 8 bits, and is an example of an intermediate value of the full code (0 to 255) of the output code of the 8-bit ADC 70. Value.
  • step S6 of the first embodiment when the average value Z of the output code decreases as shown in FIG. 13 as the PHASE addition value increases, An average value Z of two output codes over 128 is extracted.
  • the average value Z of the output code of the ADC 70 is 140, and when the PHASE addition value is 10/16, the average value Z of the output code of the ADC 70 is 110. .
  • the slew rate detection circuit 80 obtains 30 which is the difference value between the average value Z (140) of the output code and the average value Z (110) of the output code in the process of step S6.
  • step S6 a description will be given of a mode in which two output codes that exceed 128 are extracted when the average value Z of the output codes decreases.
  • the output code also exceeds 128 when the average value Z of the output codes increases.
  • step S6 when the average value Z of the output codes increases, the average value Z of two output codes straddling 128 may be extracted.
  • the average value Z of the output code decreases, the average value Z of the two output codes straddling 128 is extracted, or when the average value Z of the output code increases, the average value Z of the two output codes straddling 128 is calculated. Whether to extract may be determined in advance according to the connection relation of the circuit of the ADPLL 100 or the like.
  • the slew rate detection circuit 80 compares the difference value obtained in step S6 with a predetermined set value (step S7).
  • the predetermined set value is a value representing a range of allowable error. That is, in step S7, the slew rate detection circuit 80 determines whether or not the difference value obtained in step S6 is within a predetermined error range.
  • the predetermined set value is set to 50 ⁇ 5, for example.
  • the predetermined set value may be obtained in advance in a state where the ADPLL 100 is locked by using an output code of the ADC 70 by an experiment or the like.
  • step S7 When the slew rate detection circuit 80 determines in step S7 that the difference value obtained in step S6 is not within the range of the predetermined set value, the flow proceeds to step S8.
  • the slew rate detection circuit 80 changes the slew rate of the slew rate adjustment buffer 60 (step S8).
  • the slew rate detection circuit 80 increases the slew rate, and the difference value obtained in step S6 is When it is larger than the upper limit value of the predetermined set value, the slew rate is decreased.
  • the slew rate can be changed in step S8 by changing the slew rate by one of the seven levels.
  • the slew rate detection circuit 80 returns the flow to step S2 when the process of step S8 ends.
  • the output code of the ADC 70 is acquired in step S3 with the new slew rate set in step S8, and in step S7, it is determined that the difference value obtained in step S6 is within the range of the predetermined set value. Steps S2 to S8 are repeatedly executed.
  • step S7 When the slew rate detection circuit 80 determines in step S7 that the difference value obtained in step S6 is within a predetermined set value range (S7: YES), the flow proceeds to step S9.
  • the slew rate detection circuit 80 extracts a PHASE addition value that realizes a value closest to 128 out of the average value Z of the output codes obtained in step S3 at the slew rate set in the previous step S8 (step S9). .
  • step S9 the slew rate detection circuit 80 sets, for example, the PHASE addition value to 9/16.
  • the slew rate detection circuit 80 determines whether or not the ADPLL 100 in the state where the TDC 50 is used is locked (step S10). This is for switching from the TDC 50 to the ADC 70 in a state where the ADPLL 100 is locked.
  • Whether the ADPLL 100 is locked is determined based on whether a lock detection signal is input from the lock detection unit 90 to the slew rate detection circuit 80.
  • the slew rate detection circuit 80 repeatedly executes the process of step S2 until the lock detection signal is input from the lock detection unit 90.
  • the slew rate detection circuit 80 turns off (opens) the switch 35A of the switching unit 35 and turns on (closes) the switch 35B (step S11). As a result, the switching from the TDC 50 to the ADC 70 is completed, and a series of flows ends (END).
  • the resolution of the TDC 50 is 3 bits, and the resolution of the ADC 70 is 8 bits. Therefore, after switching to the ADC 70, the ADPLL 100 can be locked with 8-bit resolution.
  • the in-band phase noise that becomes the dominant term of jitter included in the output of the ADPLL 300 cannot be sufficiently reduced due to the delay time limitation of the inverters 3C1 to 3C8 of the TDC3. It was.
  • the delay time of the inverters 3C1 to 3C8 included in the TDC 3 was 5 ps.
  • the optimum value of the slew rate of the slew rate adjustment buffer 60 is obtained while the locked state at the TDC 50 is maintained, and the TDC 50 is set to the optimum slew rate to the ADC 70. Switch.
  • the ADPLL 100 can be locked using the phase error signal PHASE2 output from the ADC 70 having a resolution much higher than that of the TDC 50.
  • the ADC 70 of the ADPLL 100 is 8 bits, when the clock DCOCK oscillates at 3 GHz, when the half cycle (about 167 ps) of the clock DCOCK is divided into 256, a phase of about 0.65 ps is detected. be able to. This is an order of magnitude lower than 5 ps in the ADPLL 300 of the comparative example.
  • in-band phase noise can be greatly reduced, and jitter can be greatly reduced.
  • the ADPLL 100 obtains the optimum value of the slew rate of the slew rate adjusting buffer 60 while maintaining the locked state at the TDC 50, and sets the optimum slew rate from the TDC 50. Switch to ADC70.
  • the DCOCK counter 10 after switching from the TDC 50 to the ADC 70, the DCOCK counter 10, the FCW counter 20, and the TDC 50 are not used, so that these can be stopped.
  • the power consumption can be reduced after switching from the TDC 50 to the ADC 70.
  • FIG. 14 is a diagram showing a simulation result of in-band phase noise between the ADPLL 100 of the first embodiment and the ADPLL 300 of the comparative example.
  • the horizontal axis represents the offset frequency
  • the vertical axis represents in-band phase noise.
  • the offset frequency represents the offset frequency when the clock DCOCK is 3 GHz.
  • the in-band phase noise when the ADPLL 100 according to the first embodiment is switched to the ADC 70 is about ⁇ 123 (dBc / Hz) when the offset frequency is in the range of 100 (Hz) to about 100,000 (Hz). Met. The maximum value was about ⁇ 112 (dBc / Hz) at 1e + 06 (Hz).
  • the in-band phase noise of the ADPLL 300 of the comparative example is about ⁇ 105 (dBc / Hz) when the offset frequency is between 100 (Hz) and 20000 (Hz), and the maximum value is about 500,000 (Hz). ) was about -95 (dBc / Hz).
  • the characteristic of the DCO 1 alone is about ⁇ 60 (dBc / Hz) at about 4000 (Hz), and is a characteristic that decreases linearly.
  • in-band phase noise can be reduced by about 20 (dBc / Hz) compared to the ADPLL 300 of the comparative example.
  • FIG. 15 is a block diagram showing a configuration of the ADPLL according to the second embodiment.
  • the ADPLL 200 of the second embodiment is different from the ADPLL 100 of the first embodiment in the configuration of the adder 230 and the slew rate detection circuit 280. Since other components are the same as those of the ADPLL 100 of the first embodiment, the same components are denoted by the same reference numerals, and the description thereof is omitted.
  • the adder 230 has an input terminal connected to the data output terminal Q of the D-FF 11, an output terminal of the FCW counter 20, and an output terminal of the normalizing unit 53, and an output terminal connected to the input terminal of the switch 35 A of the switching unit 35.
  • the adder 230 is input from the TDC 50 via the D-FF 52 and the normalizing unit 53 to a value obtained by subtracting the count number input from the DCOCK counter 10 via the D-FF 11 from the count number input from the FCW counter 20. Add the amount of delay to be output.
  • the output of the adder 230 is a phase error signal PHASE1 representing a phase error, and is input to the LPF 40 via the switch 35A of the switching unit 35.
  • the fixed value output from the slew rate detection circuit 80 is not input to the adder 230 but is input to the adder 231 provided on the input side of the FCW counter 20.
  • the fixed value is 1/16 of the time of one period of the clock DCOCK, as in the first embodiment.
  • the adder 231 has an output terminal connected to the input terminal of the FCW counter 20, and receives the multiplication number FCW and a fixed value output from the slew rate detection circuit 80.
  • the slew rate detection circuit 280 is different from the slew rate detection circuit 80 of the ADPLL 100 of the first embodiment in that it has a 4-bit counter 281 inside.
  • the ADPLL 200 according to the second embodiment is different from the first embodiment in the processing executed by the slew rate detection circuit 280 for switching from the TDC 50 to the ADC 70.
  • FIG. 16 is a flowchart illustrating processing when switching from the TDC 50 to the ADC 70 in the ADPLL 200 according to the second embodiment.
  • FIG. 17 is a diagram illustrating an example of 4-bit table data used in processing when the ADPLL 200 according to the second embodiment switches from the TDC 50 to the ADC 70.
  • the flowchart shown in FIG. 16 is executed by the slew rate detection circuit 280.
  • the slew rate detection circuit 280 sets the multiplication number FCW and adds a fixed value to the multiplication number FCW (step S21). As a result, a value obtained by adding a fixed value to the multiplication number FCW is input from the adder 231 to the FCW counter 20.
  • the slew rate detection circuit 280 determines whether or not the ADPLL 200 in the state where the TDC 50 is used is locked (step S22).
  • Whether the ADPLL 200 is locked is determined based on whether a lock detection signal is input from the lock detection unit 90 to the slew rate detection circuit 280.
  • the slew rate detection circuit 280 repeatedly executes the process of step S22 until a lock detection signal is input from the lock detection unit 90.
  • the slew rate detection circuit 280 determines that the lock detection signal is input from the lock detection unit 90 (S22: YES)
  • the slew rate detection circuit 280 starts the 4-bit counter 281 (step S23).
  • the slew rate detection circuit 280 acquires the output code of the ADC 70 continuously 16 times, and inputs the acquired output code to the 4-bit counter 281 (step S24). Thereby, as shown in FIG. 17, 4-bit table data is obtained.
  • the table data shown in FIG. 17 stores from the output code acquired at the first time (counter code 0) to the output code acquired at the 16th time (counter code 15).
  • ADPLL 200 of the second embodiment is a fractional PLL.
  • 1/16 of the clock DCOCK added to the multiplication number FCW by the FCW counter 20 is an example of a predetermined minority value added to the multiplication number FCW.
  • the table data shown in FIG. 17 shows that the output code acquired at the first time (counter code 0) is 70, the output code acquired at the second time (counter code 1) is 90, and the output code acquired at the tenth time (counter code 9). Is 140.
  • FIG. 17 shows that the output code acquired at the 11th time (counter code 10) is 110, the output code acquired at the 15th time (counter code 14) is 80, and the output code acquired at the 16th time (counter code 15) is 60. The case is shown.
  • the slew rate detection circuit 280 extracts two output codes whose output codes cross 128 in a section in which the output code decreases, and further extracts counter codes corresponding to the two output codes from the 4-bit counter ( Step S25).
  • the slew rate detection circuit 280 uses the 4-bit counter 281 to acquire two output codes of the ADC 70 corresponding to the two counter codes acquired in step S25 in succession n times, and calculate the difference value between the two output codes. An average value of n times is obtained (step S26).
  • the slew rate detection circuit 280 acquires the output codes of the counter codes 9 and 10 continuously n times by the 4-bit counter 281 in step S26. Then, n difference values between the output code of the counter code 9 and the output code of the counter code 10 obtained each time are obtained, and an average value of the n difference values is obtained.
  • the slew rate detection circuit 280 compares the average value n times of the difference value obtained in step S26 with a predetermined set value (step S27).
  • the predetermined set value is a value representing a range of allowable error. That is, in step S27, the slew rate detection circuit 280 determines whether or not the n average values of the difference values obtained in step S26 are within the allowable error range.
  • the predetermined set value is set to 50 ⁇ 5, for example.
  • the predetermined set value may be obtained in advance in a state where the ADPLL 200 is locked by using an output code of the ADC 70 by an experiment or the like.
  • step S27 determines in step S27 that the average value obtained in step S26 is not within the predetermined set value range (S27: NO)
  • the flow proceeds to step S8.
  • the slew rate detection circuit 280 adjusts the slew rate of the slew rate adjustment buffer 60 (step S28).
  • the slew rate detection circuit 280 increases the slew rate, and the difference value obtained in step S26 becomes the difference value obtained in step S26.
  • the slew rate is decreased.
  • the slew rate detection circuit 280 returns the flow to step S22 when the process of step S28 ends. Thereby, the 4-bit counter 281 is started in step S23 by the new slew rate set in step S28. In step S27, steps S22 to S28 are repeatedly executed until it is determined that the average value obtained in step S26 is within a predetermined set value range (S27: YES).
  • step S27 determines in step S27 that the average value obtained in step S26 is within a predetermined set value range (S27: YES).
  • step S29 the slew rate detection circuit 280 switches from the TDC 50 to the ADC 70 when the output code becomes a value close to 128 of the two output codes obtained in step S25 at the slew rate set in the last step S28 ( Step S29).
  • END a series of processing ends
  • the resolution of the TDC 50 is 3 bits, and the resolution of the ADC 70 is 8 bits. Therefore, after switching to the ADC 70, the ADPLL 200 can be locked with 8-bit resolution.
  • the ADC 70 of the ADPLL 200 of the second embodiment is 8 bits, when the clock DCOCK is oscillating at 3 GHz, if the half cycle (about 167 ps) of the clock DCOCK is divided into 256, a phase of about 0.65 ps is detected. be able to. This is an order of magnitude lower than 5 ps in the ADPLL 300 of the comparative example.
  • in-band phase noise can be greatly reduced, and jitter can be greatly reduced.
  • the ADPLL 200 obtains the optimum value of the slew rate of the slew rate adjusting buffer 60 while maintaining the locked state at the TDC 50, and sets the optimum slew rate from the TDC 50. Switch to ADC70.
  • the DCOCK counter 10, the FCW counter 20, and the TDC 50 are not used, so that these can be stopped.
  • the power consumption can be reduced after switching from the TDC 50 to the ADC 70.

Abstract

　ＡＤＰＬＬ（100）は，ＤＣＯ（1）の帰還クロック（DCOCK）をカウントする第１カウンタ（10） と，逓倍数（FCW）をカウントする第２カウンタ（20）と，帰還クロックのリファレンスクロック（REFCLK）に対する位相の遅延量を検出するＴＤＣ（50）と，逓倍数と第１カウンタのカウント数との差に遅延量を加える加算器（30）と，帰還クロックが入力されるスルーレート設定部（60）の出力側に接続され，スルーレートの設定されたクロックが入力されるＡＤＣ（70）と，ＤＣＯへの入力を加算器の出力とＡＤＣの出力とで選択的に切り替える切替部（35）と，切り替える際に，ＴＤＣでロックさせた状態で，ＴＤＣからＤＣＯに入力されるクロックの位相をずらしながら，スルーレート設定部におけるスルーレートを制御し，ＡＤＣでのロックポイントを実現する スルーレートに設定する制御部（80）とを有する。

Description

ＡＤＰＬＬ
　本発明は、ＡＤＰＬＬに関する。
　従来より、基準信号生成器、制御発振器、ＴＤＣ（Time to Digital Converter）、デジタルフィルタ、位相検出器、アナログフィルタ、増幅器、ロック検出器及びスイッチを有する位相同期回路がある。
特開２００９－１９４６１１号公報
　しかしながら、ＴＤＣは複数のインバータを有し、インバータの遅延時間を用いて量子化を行っているため、従来の位相同期回路の分解能は、ＴＤＣのインバータの遅延時間の制約を受けていた。インバータの遅延時間には限界があるため、従来の位相同期回路は、高いクロック周波数に十分に対応できず、分解能が低いという課題があった。
　そこで、分解能の高いＡＤＰＬＬ（All Digital Phase Locked Loop）を提供することを目的とする。
　本発明の実施の形態のＡＤＰＬＬは、デジタル制御発振器と、前記デジタル制御発振器から帰還されるクロックをカウントする第１カウンタと、リファレンスクロックに含まれる前記クロックの数を表す逓倍数をカウントする第２カウンタと、前記デジタル制御発振器から帰還されるクロックの前記リファレンスクロックに対する位相の遅延量を検出するＴＤＣと、前記第２カウンタによってカウントされる逓倍数と、前記第１カウンタによってカウントされるクロック数との差に、前記ＴＤＣによって検出される遅延量を加えて出力する加算器と、前記デジタル制御発振器から帰還されるクロックが入力され、前記クロックのスルーレートを設定するスルーレート設定部と、前記スルーレート設定部の出力側に接続され、前記スルーレート設定部によってスルーレートの設定されたクロックが入力されるＡＤＣと、前記デジタル制御発振器への入力を前記加算器の出力と前記ＡＤＣの出力とで選択的に切り替える切替部と、前記切替部で前記デジタル制御発振器の入力を前記加算器の出力から前記ＡＤＣの出力に切り替える際に、前記ＴＤＣでロックさせた状態で、前記ＴＤＣから前記デジタル制御発振器に入力されるクロックの位相をずらしながら、前記スルーレート設定部におけるスルーレートを制御し、前記ＡＤＣでのロックポイントを実現するスルーレートに設定する制御部とを含む。
　分解能の高いＡＤＰＬＬを提供することができる。
比較例のＡＤＰＬＬ３００の構成を示すブロック図である。 比較例のＡＤＰＬＬ３００の動作を示すタイミングチャートである。 比較例のＡＤＰＬＬ３００のＴＤＣ３の回路構成を示す図である。 比較例のＡＤＰＬＬ３００のＴＤＣ３の動作の一例を示すタイミングチャートである。 実施の形態１のＡＤＰＬＬ１００を含む携帯電話端末機５００を示す図である。 実施の形態１のＡＤＰＬＬ１００の構成を示すブロック図である。 実施の形態１のＡＤＰＬＬ１００の８ビットのＡＤＣ７０の分解能を説明する図である。 実施の形態１のＡＤＰＬＬ１００のＤＣＯ１の回路構成を示す図である。 実施の形態１のＡＤＰＬＬ１００のＤＣＯ１に含まれる可変キャパシタの回路構成を示す図である。 実施の形態１のＡＤＰＬＬ１００のＬＰＦ４０の回路構成を示す図である。 実施の形態１のＡＤＰＬＬ１００のスルーレート調整バッファ６０の回路構成を示す図である。 実施の形態１のＡＤＰＬＬ１００のＡＤＣ７０の回路構成を示す図である。 実施の形態１のＡＤＰＬＬ１００において、ＴＤＣ５０からＡＤＣ７０に切り替える際の処理を示すフローチャートである。 実施の形態１のＡＤＰＬＬ１００において、PHASE加算値を０から１／１６ずつ加算した場合のＡＤＣ７０の出力コードの平均値の変化の一例を示す図である。 実施の形態１のＡＤＰＬＬ１００と、比較例のＡＤＰＬＬ３００とのインバンド位相ノイズのシミュレーション結果を示す図である。 実施の形態２のＡＤＰＬＬの構成を示すブロック図である。 実施の形態２のＡＤＰＬＬ２００において、ＴＤＣ５０からＡＤＣ７０に切り替える際の処理を示すフローチャートである。 実施の形態２のＡＤＰＬＬ２００がＴＤＣ５０からＡＤＣ７０に切り替える際の処理で用いる４ビットのテーブルデータの一例を示す図である。
　以下、本発明のＡＤＰＬＬ（All Digital Phase Locked Loop）を適用した実施の形態について説明する。
　まず、実施の形態のＡＤＰＬＬについて説明する前に、比較例のＡＤＰＬＬとその課題について説明する。
　図１は、比較例のＡＤＰＬＬ３００の構成を示すブロック図である。
　比較例のＡＤＰＬＬ３００は、主な構成要素として、ＤＣＯ（Digital Controlled Oscillator：デジタル制御発振器）１、ロジック回路２、及びＴＤＣ（Time to Digital Converter）３を含む。ロジック回路２は、主な構成要素として、ＤＣＯＣＫカウンタ２Ａ、ＦＣＷ（Frequency Command Word）カウンタ２Ｂ、加算器２Ｃ、及びＬＰＦ（Low Path Filter）２Ｄを有する。
　ＤＣＯ１は、ロジック回路２の出力側に接続されており、ＬＰＦ２Ｄから出力される制御電圧が入力される。ＤＣＯ１は、ＬＰＦ２Ｄから入力される制御電圧に基づいて位相を調整したクロックＤＣＯＣＫを出力する。
　ロジック回路２は、ＡＤＰＬＬ３００のうち、例えば、半導体集積回路（ＬＳＩ：Large Scale Integration circuit）によって実現されるデジタル回路である。
　ロジック回路２の内部では、ＤＣＯＣＫカウンタ２Ａ及びＦＣＷカウンタ２Ｂの出力が加算器２Ｃの入力端子に接続されている。ＤＣＯＣＫカウンタ２Ａの出力は、極性が反転されて加算器２Ｃに入力される。加算器２Ｃの入力端子には、ＴＤＣ３も接続されている。加算器３Ｃの出力端子は、ＬＰＦ２Ｄの入力端子に接続されている。ＬＰＦ２Ｄの出力端子は、ＤＣＯ１の入力端子に接続されている。
　ＤＣＯＣＫカウンタ２Ａには、ＤＣＯ１のクロックＤＣＯＣＫが帰還されて入力される。ＤＣＯＣＫカウンタ２Ａは、ＤＣＯ１から入力されるクロックＤＣＯＣＫをカウントし、ＴＤＣ３からリタイミング信号RETIMINGが入力されると、カウント数を加算器２Ｃに出力する。ＤＣＯＣＫカウンタ２Ａのカウント数は、極性が負の符号に反転されて加算器２Ｃに入力される。
　ＦＣＷカウンタ２Ｂは、逓倍数を表すＦＣＷ（Frequency Command Word）が設定される。ＦＣＷは、リファレンスクロックの１周期に含まれるクロックＤＣＯＣＫの数を表す設定値である。
　ここで、リファレンスクロックは、ＡＤＰＬＬ３００の動作の基準となるクロックであり、例えば、水晶発振器から供給される高精度のクロックである。また、一例として、ＦＣＷが１００に設定されていることとする。
　ＦＣＷカウンタ２Ｂは、ＴＤＣ３からリタイミング信号RETIMINGが入力される度に逓倍数ＦＣＷを積分することによってカウントを行い、カウント数を加算器２Ｃに出力する。
　加算器２Ｃは、ＦＣＷカウンタ２Ｂから入力されるカウント数からＤＣＯＣＫカウンタ２Ａから入力されるカウント数を減算した値に、ＴＤＣ３から入力される遅延量を加算して出力する。加算器２Ｃの出力は位相誤差を表す位相誤差信号PHASEであり、ＬＰＦ２Ｄに入力される。
　ＬＰＦ２Ｄは、所謂ループ回路である。ＬＰＦ２Ｄは、加算器２Ｃから入力される位相誤差信号PHASEを積分し、ＤＣＯ１の制御電圧として出力するフィルタである。ＬＰＦ２Ｄは、ＴＤＣ３からリタイミング信号RETIMINGが入力されると、制御電圧をＤＣＯ１に出力する。
　ＴＤＣ３は、スタート端子(START)にリファレンスクロックＲＥＦＣＬＫが入力され、ストップ端子(STOP)にクロックＤＣＯＣＫが入力される。ＴＤＣ３は、リファレンスクロックＲＥＦＣＬＫに対するクロックＤＣＯＣＫの位相の遅延量を表す遅延信号を加算器２Ｃに入力する。
　ＴＤＣ３が出力する遅延量は、リファレンスクロックＲＥＦＣＬＫの立ち上がりから、そのリファレンスクロックＲＥＦＣＬＫの立ち上がりの後の最初のクロックＤＣＯＣＫの立ち上がりまでの遅延量を表す。
　また、ＴＤＣ３は、スタート端子(START)にリファレンスクロックＲＥＦＣＬＫが入力された後に、ストップ端子(STOP)に最初のクロックＤＣＯＣＫが入力されると、リタイミング信号RETIMINGを出力する。リタイミング信号RETIMINGは、ＤＣＯＣＫカウンタ２Ａ、ＦＣＷカウンタ２Ｂ、及びＬＰＦ２Ｄに入力される。
　このようなＡＤＰＬＬ３００は、ＤＣＯ１から出力されるクロックＤＣＯＣＫの位相が、リファレンスクロックＲＥＦＣＬＫに等しくなるように、クロックＤＣＯＣＫの位相を調整する。
　次に、図２を用いて、逓倍数設定１００の場合の比較例のＡＤＰＬＬ３００の動作について説明する。
　図２は、比較例のＡＤＰＬＬ３００の動作を示すタイミングチャートである。
　図２（Ａ）は、リファレンスクロックＲＥＦＣＬＫを示す。図２（Ｂ）は、クロックＤＣＯＣＫを示す。図２（Ｃ）は、ＤＣＯＣＫカウンタ２Ａのカウント数ＮＤＣＯを実線で示し、ＦＣＷカウンタ２Ｂのカウント数ＮＦＣＷを破線で示す。カウント数ＮＦＣＷがカウント数ＮＤＣＯと等しい部分については、実線のみを示す。また、ＤＣＯＣＫカウンタ２Ａのカウント数ＮＤＣＯは、リタイミング信号RETIMINGがＤＣＯＣＫカウンタ２Ａに入力された時点の値を示す。
　図２（Ｄ）は、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣを示す。図２（Ｅ）は、カウント数ＮＤＣＯから遅延量ＤＴＤＣを減算した値を示す。図２（Ｆ）は、カウント数ＮＤＣＯの期待値Ｘから、期待値ＸとリファレンスクロックＲＥＦＣＬＫとの誤差Ｙを引いた値を示す。
　ここで、カウント数ＮＤＣＯの期待値Ｘは、リファレンスクロックＲＥＦＣＬＫの立ち上がりの度に、１００ずつ増大する値であり、リファレンスクロックＲＥＦＣＬＫの周期数Ｎに１００を乗じて求まる値である。なお、周期数Ｎは、１以上の整数である。
　また、期待値ＸとリファレンスクロックＲＥＦＣＬＫとの誤差は、期待値Ｘ個分のクロックＤＣＯＣＫの幅から、Ｎ周期分のリファレンスクロックの幅を引いた値である。
　図２（Ｇ）は、リファレンスクロックＲＥＦＣＬＫの各周期において、加算器２Ｃから出力される位相誤差信号PHASEを示す。
　図２（Ａ）に示すリファレンスクロックＲＥＦＣＬＫに対して、ＤＣＯ１が出力するクロックＤＣＯＣＫが図２（Ｂ）に示すように得られているとする。
　ＤＣＯＣＫカウンタ２Ａは、リタイミング信号RETIMINGが入力される度にカウント数ＮＤＣＯを出力する。すなわち、ＤＣＯＣＫカウンタ２Ａは、リファレンスクロックＲＥＦＣＬＫの立ち上がりの後の最初のクロックの一つ前のクロックまでのカウント数をリタイミング信号RETIMINGが入力される度に出力する。
　図２（Ｂ）に示すように、時刻ｔ０からＤＣＯＣＫカウンタ２Ａがカウントを開始し、時刻ｔ１において、１００個目のクロックＤＣＯＣＫの終わりのタイミングが、リファレンスクロックＲＥＦＣＬＫの立ち上がりに対して、位相α１だけ遅延しているとする。
　このような状況では、図２（Ｃ）に示すように、時刻ｔ１の後の最初のクロックＤＣＯＣＫの立ち上がりの時点で、ＤＣＯＣＫカウンタ２Ａのカウント数ＮＤＣＯと、ＦＣＷカウンタ２Ｂのカウント数ＮＦＣＷは、ともに１００になる。
　そして、図２（Ｄ）に示すように、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣは、α１となる。遅延量α１は、時刻ｔ１におけるリファレンスクロックＲＥＦＣＬＫの立ち上がりから、その後の最初のクロックＤＣＯＣＫの立ち上がりまでの遅延量を表す。
　従って、図２（Ｅ）に示すように、カウント数ＮＤＣＯから遅延量ＤＴＤＣを減算した値は、１００－α１となる。また、図２（Ｆ）に示すように、カウント数ＮＤＣＯの期待値Ｘ（１００）から期待値ＸとリファレンスクロックＲＥＦＣＬＫとの誤差Ｙ（α１）を引いた値は、１００－α１となる。
　この結果、図２（Ｇ）に示すように、加算器２Ｃから出力される位相誤差信号PHASEは、α１となる。
　次に、時刻ｔ２では、図２（Ａ）及び（Ｂ）に示すように、２００個目のクロックＤＣＯＣＫの終わりのタイミングが、リファレンスクロックＲＥＦＣＬＫの立ち上がりに対して、位相α２'だけ進んでいるとする。
　このような状況では、図２（Ｃ）に示すように、時刻ｔ２の後の最初のクロックＤＣＯＣＫの立ち上がりの時点で、ＤＣＯＣＫカウンタ２Ａのカウント数ＮＤＣＯは２０１になり、ＦＣＷカウンタ２Ｂのカウント数ＮＦＣＷは２００になる。
　すなわち、ＤＣＯＣＫカウンタ２Ａは、時刻ｔ１から時刻ｔ２の間に、クロックＤＣＯＣＫを１０１個カウントしたことになる。
　そして、図２（Ｄ）に示すように、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣは、α２となる。遅延量α２は、時刻ｔ２におけるリファレンスクロックＲＥＦＣＬＫの立ち上がりから、その後の最初のクロックＤＣＯＣＫの立ち上がりまでの遅延量を表す。
　従って、図２（Ｅ）に示すように、カウント数ＮＤＣＯから遅延量ＤＴＤＣを減算した値は、２０１－α２となる。また、図２（Ｆ）に示すように、カウント数ＮＤＣＯの期待値Ｘ（２００）から、期待値ＸとリファレンスクロックＲＥＦＣＬＫとの誤差Ｙ（－α２'）を引いた値は、２００＋α２'となる。
　ここで、図２（Ｄ）に示すように、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣ（α２）については、α２＝１－α２'が成立する。このため、カウント数ＮＤＣＯから遅延量ＤＴＤＣを減算した値（２０１－α２）と、カウント数ＮＤＣＯの期待値Ｘ（２００）から、期待値ＸとリファレンスクロックＲＥＦＣＬＫとの誤差Ｙ（－α２'）を引いた値（２００＋α２'）は等しくなる。
　そして、カウント数ＮＦＣＷ（２００）からカウント数ＮＤＣＯ（２０１）を減算した値に、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣ（α２＝１－α２'）を加算すると、図２（Ｇ）に示すように、加算器２Ｃから出力される位相誤差信号PHASEとして、－α２'が求まる。
　ＴＤＣ３は、リファレンスクロックＲＥＦＣＬＫの立ち上がりと、この立ち上がりよりも後で最初のクロックＤＣＯＣＫの立ち上がりとの位相差を遅延量ＤＴＤＣとして出力する。遅延量ＤＴＤＣは、時間軸方向で正方向における遅延量である。
　ＴＤＣ３は、時間軸方向における正方向の遅延量を検出することはできるが、時間軸方向における負方向の位相差を検出することはできない。すなわち、ＴＤＣ３は、リファレンスクロックＲＥＦＣＬＫの立ち上がりよりも前に立ち上がったクロックＤＣＯＣＫとの位相差を検出することはできない。
　従って、上述のように、リファレンスクロックＲＥＦＣＬＫの立ち上がりよりも前に、本来位相差を検出したい２００個目のクロックＤＣＯＣＫの立ち上がりがある場合は、ＴＤＣ３は、２０１個目のクロックＤＣＯＣＫと、リファレンスクロックＲＥＦＣＬＫの立ち上がりとの位相差である遅延量α２を検出する。
　そして、ＡＤＰＬＬ３００は、遅延量α２を用いて、位相誤差信号PHASE（－α２'）を求めている。
　次に、時刻ｔ３では、図２（Ａ）及び（Ｂ）に示すように、３００個目のクロックＤＣＯＣＫの終わりのタイミングが、リファレンスクロックＲＥＦＣＬＫの立ち上がりに対して、位相α２だけ遅れているとする。
　このような状況では、図２（Ｃ）に示すように、時刻ｔ３の後の最初のクロックＤＣＯＣＫの立ち上がりの時点で、ＤＣＯＣＫカウンタ２Ａのカウント数ＮＤＣＯは３００になり、ＦＣＷカウンタ２Ｂのカウント数ＮＦＣＷは３００になる。
　すなわち、ＤＣＯＣＫカウンタ２Ａは、時刻ｔ２から時刻ｔ３の間に、クロックＤＣＯＣＫを９９個カウントしたことになる。
　そして、図２（Ｄ）に示すように、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣは、α３となる。遅延量α３は、時刻ｔ３におけるリファレンスクロックＲＥＦＣＬＫの立ち上がりから、その後の最初のクロックＤＣＯＣＫの立ち上がりまでの遅延量を表す。
　従って、図２（Ｅ）に示すように、カウント数ＮＤＣＯから遅延量ＤＴＤＣを減算した値は、３００－α３となる。また、図２（Ｆ）に示すように、カウント数ＮＤＣＯの期待値Ｘ（３００）から、期待値ＸとリファレンスクロックＲＥＦＣＬＫとの誤差Ｙ（α３）を引いた値は、３００－α３となる。
　この結果、図２（Ｇ）に示すように、加算器２Ｃから出力される位相誤差信号PHASEは、α３となる。
　次に、時刻ｔ４では、図２（Ａ）及び（Ｂ）に示すように、４００個目のクロックＤＣＯＣＫの終わりのタイミングが、リファレンスクロックＲＥＦＣＬＫの立ち上がりに対して、位相α４'だけ進んでいるとする。
　このような状況では、図２（Ｃ）に示すように、時刻ｔ４の後の最初のクロックＤＣＯＣＫの立ち上がりの時点で、ＤＣＯＣＫカウンタ２Ａのカウント数ＮＤＣＯは４０１になり、ＦＣＷカウンタ２Ｂのカウント数ＮＦＣＷは４００になる。
　すなわち、ＤＣＯＣＫカウンタ２Ａは、時刻ｔ３から時刻ｔ４の間に、クロックＤＣＯＣＫを１０１個カウントしたことになる。
　そして、図２（Ｄ）に示すように、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣは、α４となる。遅延量α４は、時刻ｔ４におけるリファレンスクロックＲＥＦＣＬＫの立ち上がりから、その後の最初のクロックＤＣＯＣＫの立ち上がりまでの遅延量を表す。
　従って、図２（Ｅ）に示すように、カウント数ＮＤＣＯから遅延量ＤＴＤＣを減算した値は、４０１－α４となる。また、図２（Ｆ）に示すように、カウント数ＮＤＣＯの期待値Ｘ（４００）から、期待値ＸとリファレンスクロックＲＥＦＣＬＫとの誤差Ｙ（－α４'）を引いた値は、２００＋α４'となる。
　ここで、図２（Ｄ）に示すように、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣ（α４）については、α４＝１－α４'が成立する。このため、カウント数ＮＤＣＯから遅延量ＤＴＤＣを減算した値（４０１－α４）と、カウント数ＮＤＣＯの期待値Ｘ（４００）から、期待値ＸとリファレンスクロックＲＥＦＣＬＫとの誤差Ｙ（－α４'）を引いた値（４００＋α４'）は等しくなる。
　そして、カウント数ＮＦＣＷ（４００）からカウント数ＮＤＣＯ（４０１）を減算した値に、ＴＤＣ３が出力する遅延信号が表す遅延量ＤＴＤＣ（α４＝１－α４'）を加算すると、図２（Ｇ）に示すように、加算器２Ｃから出力される位相誤差信号PHASEとして、－α４'が求まる。
　以上のように、比較例のＡＤＰＬＬ３００では、ＴＤＣ３で検出される遅延量ＤＴＤＣだけでは最終的な位相誤差信号PHASEを正しく求めることができない。
　このため、カウント数ＮＤＣＯとカウント数ＮＦＣＷを用いて、正しい位相誤差信号PHASEを求めている。
　次に、図３を用いて、比較例のＡＤＰＬＬ３００のＴＤＣ３の詳細について説明する。
　図３は、比較例のＡＤＰＬＬ３００のＴＤＣ３の回路構成を示す図である。図４は、比較例のＡＤＰＬＬ３００のＴＤＣ３の動作の一例を示すタイミングチャートである。
　図３に示すＴＤＣ３は、コンバータ３Ａ、Ｄ－ＦＦ３Ｂ１～３Ｂ８、及びインバータ３Ｃ１～３Ｃ８を含む。図３には、一例として、８段のＤ－ＦＦ３Ｂ１～３Ｂ８、及び、８段のインバータ３Ｃ１～３Ｃ８を含むＴＤＣ３を示すが、Ｄ－ＦＦとインバータの数は同一であれば、８段に限られるものではない。
　コンバータ３Ａは、Thermometer-to-Binaryコンバータであり、図３には一例として８ビットのThermometerコードを出力するコンバータ３Ａを示す。
　Ｄ－ＦＦ３Ｂ１～３Ｂ８は、データ入力端子Ｄがストップ端子(STOP)（図１参照）に接続され、データ出力端子ＱがThermometer-to-Binaryコンバータ３Ａの入力端子に接続されている。
　また、インバータ３Ｃ１～３Ｃ８は、直列に接続されており、Ｄ－ＦＦ３Ｂ１～３Ｂ８のクロック入力端子は、それぞれ、添え数字（１～８）が等しいインバータ３Ｃ１～３Ｃ８の入力端子に接続されている。
　また、Ｄ－ＦＦ３Ｂ１のクロック入力端子とインバータ３Ｃ１の入力端子は、スタート端子(START)(図１参照)に接続されており、リファレンスクロックＲＥＦＣＬＫが入力される。Ｄ－ＦＦ３Ｂ２～３Ｂ８のクロック入力端子は、それぞれ、添え数字が１少ないインバータ３Ｃ１～３Ｃ７の出力端子に接続されている。また、Ｄ－ＦＦ３Ｂ２、３Ｂ４、３Ｂ６、及び３Ｂ８のクロック入力端子には、それぞれ、インバータ３Ｃ１、３Ｃ３、３Ｃ５、及び３Ｃ７の出力が反転されて入力されるように、反転演算子が挿入されている。
　インバータ３Ｃ１に入力したリファレンスクロックＲＥＦＣＬＫは、反転されながら、インバータ３Ｃ１～３Ｃ８を伝搬する。ここで、各インバータ３Ｃ１～３Ｃ８に入力するリファレンスクロックＲＥＦＣＬＫを、それぞれ、ＲＥＦＣＬＫ［０］～ＲＥＦＣＬＫ［７］と区別する。
　このようなＴＤＣ３に、例えば、図４に示すようにクロックＤＣＯＣＫが入力したとする。この場合に、クロックＤＣＯＣＫがＬレベル（"０"）からＨレベル（"１"）に遷移する境界において、位相αだけ遅延している。ＴＤＣ３は、この位相αを、リファレンスクロックＲＥＦＣＬＫに対するクロックＤＣＯＣＫの位相の遅延量として出力する。
　以上のように、ＴＤＣ３は、クロックＤＣＯＣＫがＬレベル（"０"）からＨレベル（"１"）に遷移する境界において、リファレンスクロックＲＥＦＣＬＫに対するクロックＤＣＯＣＫの位相の遅延量を量子化して出力する。ＴＤＣ３は、遅延量を出力するにあたり、インバータ３Ｃ１～３Ｃ８の遅延時間を利用している。
　ところで、ＴＤＣ３はインバータ３Ｃ１～３Ｃ８の遅延時間を利用しているため、ＴＤＣ３の分解能は、インバータの遅延時間による制約を受ける。すなわち、ＴＤＣ３は、インバータ３Ｃ１～３Ｃ８の遅延時間よりも短い遅延量を検出することはできない。インバータの遅延時間は、最も短いもので、例えば、５ｐｓ（ピコ秒）程度である。
　従って、比較例のＡＤＰＬＬ３００は、分解能に限界があり、クロックＤＣＯＣＫの高周波数化に十分に対応できなかった。
　また、ＡＤＰＬＬ３００のインバンド位相ノイズは、ＴＤＣ３の分解能によって決まり、ＡＤＰＬＬ３００の出力に含まれるジッターの支配項になる。
　このため、比較例のＡＤＰＬＬ３００は、インバンド位相ノイズを十分に低減できない場合があった。
　以上より、比較例のＡＤＰＬＬ３００では、分解能に限界があり、また、インバンド位相ノイズを十分に低減できない場合があるという問題があった。
　従って、以下では、このような問題を解決したＡＤＰＬＬについて説明する。
　＜実施の形態１＞
　図５Ａは、実施の形態１のＡＤＰＬＬを含む携帯電話端末機５００を示す斜視透視図であり、図５Ｂは携帯電話端末機５００に含まれる基板５０４を示す図である。
　図５Ａに示すように、携帯電話端末機５００の筐体５０１の外面には、表示部５０２及び操作部５０３が設けられており、筐体５０１の内部には、破線で示す基板５０４が収納されている。
　ここで、携帯電話端末機５００は電子装置の一例であり、基板５０４は、回路基板の一例である。
　筐体５０１は、樹脂製又は金属製の筐体であり、表示部５０２及び操作部５０３を設置するための開口部を有する。表示部５０２は、例えば、文字、数字、画像等を表示できる液晶パネルであればよい。また、操作部５０３は、テンキーに加え、携帯電話端末機５００の機能を選択するための種々の選択キーを含む。なお、携帯電話端末機５００は、近接通信装置（赤外線通信装置、電子マネー用の通信装置等）又はカメラ等の付属装置を含んでもよい。
　また、図５Ｂに示す基板５０４は、例えばＦＲ４（Flame Retardant type 4：ガラス布基材エポキシ樹脂基板）規格の基板であり、表面５０４Ａには銅箔をパターニングすることにより配線部５０５が形成されている。配線部５０５は、電子機器の駆動に必要な各種信号の伝送経路となるものである。配線部５０５は、例えば、レジストを用いたエッチング処理によってパターニングされている。
　なお、図５Ｂには、基板５０４の表面に形成される配線部５０５を示すが、基板５０４は複数の配線部を有する積層基板であり、内層に電源用の配線部を含む。
　基板５０４には、携帯電話端末機５００で通話等の通信を行うために必要なアンテナ５１１、ＲＦ通信部５１２、ベースバンド処理部５１３、及びＣＰＵ（Central Processing Unit）チップ５１４が実装されている。ＲＦ通信部５１２は、ＤＡ (Digital to Analog)コンバータを含む。
　アンテナ５１１、ＲＦ通信部５１２、ベースバンド処理部５１３、及びＣＰＵチップ５１４は、例えば、半田ボールによって配線部５０５に接続されることにより、基板５０４に実装されている。
　実施の形態１のＡＤＰＬＬは、例えば、ＲＦ通信部５１２に含まれる。
　データを送信する場合、ＣＰＵチップ５１４で処理が行われた音声等の信号は、ベースバンド処理部５１３でベースバンド処理が行われた後に、ＲＦ通信部５１２でアナログ信号に変換されるとともに増幅処理とフィルタ処理等が行われた後に、アンテナ５１１から放射される。
　基板５０４として用いるＦＲ４は、一般に、複数の絶縁層を積層し、各絶縁層の間（層間）、積層構造の最上面、及び積層構造の最下面にパターニングされた銅箔を有する。
　また、基板５０４は、配線部５０５を形成でき、回路を搭載することのできる誘電体製の基板であれば、ＦＲ４以外の基板であってもよい。
　また、配線部５０５は、電力損失が小さく、導電率が高い金属であれば銅（Ｃｕ）以外の金属（例えば、アルミニウム（Ａｌ）等）であってもよい。
　なお、図５には、電子装置の一例として携帯電話端末機５００を示したが、電子装置は、携帯電話端末機５００に限定されず、例えば、スマートフォンの端末機、地上デジタルテレビ放送用のチューナー等の通信を行う装置であってもよい。また、電子装置は、ＰＣ（Personal Computer）又はサーバ等であってもよい。
　次に、図６を用いて、実施の形態１のＡＤＰＬＬについて説明する。
　図６は、実施の形態１のＡＤＰＬＬの構成を示すブロック図である。
　実施の形態１のＡＤＰＬＬ１００は、主な構成要素として、ＤＣＯ１、ＤＣＯＣＫカウンタ１０、ＦＳＷカウンタ２０、加算器３０、切替部３５、ＬＰＦ４０、ＴＤＣ５０、スルーレート調整バッファ６０、ＡＤＣ（Analog to Digital Converter）７０、スルーレート検出回路８０、及びロック検出部９０を含む。
　また、ＡＤＰＬＬ１００は、Ｄ－ＦＦ１１、４２、５１、５２、デコーダ４１、及び、ノーマライズ部５３、７１を含む。
　ＡＤＰＬＬ１００のうち、ＤＣＯ１、ＴＤＣ５０、スルーレート調整バッファ６０、及びＡＤＣ７０以外の部分は、半導体集積回路（ＬＳＩ）によって実現されるデジタル回路である。
　ＤＣＯ１は、比較例のＡＤＰＬＬ３００(図１参照)のＤＣＯ１と同様のデジタル制御発振器である。ＤＣＯ１は、デコーダ４１及びＤ－ＦＦ４２を介してＬＰＦ４０の出力側に接続されており、ＬＰＦ４０から出力される制御電圧が入力される。ＤＣＯ１は、ＬＰＦ４０から入力される制御電圧に基づいて位相を調整したクロックＤＣＯＣＫを出力する。
　図６にはＤＣＯ１の出力を１本で示すが、実際にはＤＣＯ１が出力するクロックＤＣＯＣＫは、差動クロックであり、ＤＣＯＣＫカウンタ１０、ＦＣＷカウンタ２０、ＴＤＣ５０、及びスルーレート調整バッファ６０等にも差動クロックとして入力される。
　しかしながら、図中では、見易さを優先してクロックＤＣＯＣＫの信号線を１本で表す。
　ＤＣＯＣＫカウンタ１０は、クロック入力端子がＤＣＯ１の出力端子に接続されており、出力端子がＤ－ＦＦ１１のデータ入力端子Ｄに接続されている。ＤＣＯＣＫカウンタ１０は、第１カウンタの一例である。
　ＤＣＯＣＫカウンタ１０には、ＤＣＯ１のクロックＤＣＯＣＫが帰還されて入力される。ＤＣＯＣＫカウンタ１０は、ＤＣＯ１から入力されるクロックＤＣＯＣＫをカウントし、カウント数を表すデータをＤ－ＦＦ１１のデータ入力端子Ｄに入力する。
　Ｄ－ＦＦ１１は、データ入力端子ＤがＤＣＯＣＫカウンタ１０の出力端子に接続され、データ出力端子Ｑが加算器３０の入力端子に接続され、クロック入力端子がＤ－ＦＦ５１のデータ出力端子Ｑに接続されている。
　Ｄ－ＦＦ１１は、Ｄ－ＦＦ５１からリタイミング信号RETIMINGが入力されると、ＤＣＯＣＫカウンタ１０からデータ入力端子Ｄに入力されるカウント数をデータ出力端子Ｑに反映する。これにより、ＤＣＯＣＫカウンタ１０のカウント値は、加算器３０に入力される。ＤＣＯＣＫカウンタ１０のカウント数は、Ｄ－ＦＦ１１の出力側で、極性が負の符号に反転されて加算器３０に入力される。
　ＦＣＷカウンタ２０は、逓倍数を表すＦＣＷ（Frequency Command Word）が設定される。ＦＣＷカウンタ２０のクロック入力端子はＤ－ＦＦ５１のデータ出力端子Ｑに接続されており、出力端子は加算器３０の入力端子に接続されている。ＦＣＷカウンタ２０は、第２カウンタの一例である。
　ＦＣＷは、リファレンスクロックＲＥＦＣＬＫの１周期に含まれるクロックＤＣＯＣＫの数を表す設定値である。
　ここで、リファレンスクロックは、ＡＤＰＬＬ１００の動作の基準となるクロックであり、例えば、水晶発振器から供給される高精度のクロックである。また、一例として、ＦＣＷが１００に設定されていることとする。
　ＦＣＷカウンタ２０は、Ｄ－ＦＦ５１からリタイミング信号RETIMINGが入力される度に逓倍数ＦＣＷを積分することによってカウントを行い、カウント数を加算器３０に出力する。
　加算器３０は、入力端子がＤ－ＦＦ１１のデータ出力端子Ｑ、ＦＣＷカウンタ２０の出力端子、ノーマライズ部５３の出力端子、及びスルーレート検出回路８０に接続され、出力端子が切替部３５のスイッチ３５Ａの入力端子に接続される。
　加算器３０は、ＦＣＷカウンタ２０から入力されるカウント数から、Ｄ－ＦＦ１１を介してＤＣＯＣＫカウンタ１０から入力されるカウント数を減算した値に、Ｄ－ＦＦ５２及びノーマライズ部５３を介してＴＤＣ５０から入力される遅延量を加算して出力する。加算器３０の出力は位相誤差を表す位相誤差信号PHASE1であり、切替部３５のスイッチ３５Ａを介してＬＰＦ４０に入力される。
　また、加算器３０には、スルーレート調整バッファ６０のスルーレートを設定する際に、スルーレート検出回路８０から固定値が入力される。スルーレートの設定の仕方については後述する。
　切替部３５は、スイッチ３５Ａ及びスイッチ３５Ｂを有する。スイッチ３５Ａの入力端子は加算器３０の出力端子に接続され、出力端子はＬＰＦ４０の入力端子に接続される。スイッチ３５Ｂの入力端子は、ノーマライズ部７１を介してＡＤＣ７０の出力端子に接続され、出力端子はＬＰＦ４０の入力端子に接続される。
　切替部３５のスイッチ３５Ａ及び３５Ｂは、スルーレート検出回路８０から出力される切替信号によって切り替えられる。スイッチ３５Ａ及び３５Ｂは、スルーレート検出回路８０から入力される切替信号により、いずれか一方がオン（閉成）にされ、いずれか他方がオフ（開放）にされる。
　スイッチ３５Ａがオンの場合は、加算器３０の出力端子とＬＰＦ４０の入力端子が接続される。すなわち、ＬＰＦ４０の入力端子には、ＴＤＣ５０で検出された遅延量を含む位相誤差信号PHASE1が入力される。
　一方、スイッチ３５Ｂがオンの場合は、ノーマライズ部７１を介して、ＡＤＣ７０の出力端子がＬＰＦ４０の入力端子に接続される。
　ＬＰＦ４０は、所謂ループ回路である。ＬＰＦ４０は、入力端子が切替部３５のスイッチ３５Ａ及びスイッチ３５Ｂの出力端子に接続され、出力端子がデコーダ４１の入力端子に接続される。
　ＬＰＦ４０は、スイッチ３５Ａがオンされているときは、加算器３０から入力される位相誤差信号PHASE1を積分し、ＤＣＯ１を制御する制御電圧として出力する。制御電圧は直流電圧である。また、ＬＰＦ４０は、スイッチ３５Ｂがオンされているときは、ノーマライズ部７１を介してＡＤＣ７０から入力される位相誤差信号PHASE2を積分し、ＤＣＯ１の制御電圧として出力する。
　ＬＰＦ４０は、ＴＤＣ５０からリタイミング信号RETIMINGが入力されると、制御電圧をデコーダ４１に出力する。
　デコーダ４１は、入力端子がＬＰＦ４０の出力端子に接続され、出力端子がＤ－ＦＦ４２のデータ入力端子Ｄに接続されている。デコーダ４１は、ＬＰＦ４０から入力される制御電圧をデコードして、ＤＣＯ１に入力するデジタルデータ形式の制御電圧に変換する。
　Ｄ－ＦＦ４２は、データ入力端子Ｄがデコーダ４１の出力端子に接続され、データ出力端子ＱがＤＣＯ１の入力端子に接続され、クロック入力端子がＤ－ＦＦ５１のデータ出力端子Ｑに接続されている。Ｄ－ＦＦ４２は、Ｄ－ＦＦ５１からリタイミング信号RETIMINGがクロック入力端子に入力されると、デコーダ４１からデータ入力端子Ｄに入力されるデジタルデータ形式の制御電圧をデータ出力端子Ｑに反映する。この結果、Ｄ－ＦＦ４２のデータ出力端子Ｑからデジタルデータ形式の制御電圧がＤＣＯ１に入力される。
　ＴＤＣ５０は、スタート端子(START)が水晶発振器１１０の出力端子に接続され、ストップ端子(STOP)がＤＣＯ１の出力端子に接続され、出力端子がＤ－ＦＦ５２のデータ入力端子Ｄに接続される。
　ＴＤＣ５０は、スタート端子(START)に水晶発振器１１０からリファレンスクロックＲＥＦＣＬＫが入力され、ストップ端子(STOP)にＤＣＯ１からクロックＤＣＯＣＫが入力される。ＴＤＣ５０は、リファレンスクロックＲＥＦＣＬＫに対するクロックＤＣＯＣＫの位相の遅延量を表す遅延信号をＤ－ＦＦ５２のデータ入力端子Ｄに入力する。
　ＴＤＣ５０が出力する遅延量は、リファレンスクロックＲＥＦＣＬＫの立ち上がりから、そのリファレンスクロックＲＥＦＣＬＫの立ち上がりの後の最初のクロックＤＣＯＣＫの立ち上がりまでの遅延量を表す。
　Ｄ－ＦＦ５１は、データ入力端子Ｄが水晶発振器１１０に接続され、クロック入力端子がＤＣＯ１の出力端子に接続される。また、Ｄ－ＦＦ５１のデータ出力端子Ｑは、Ｄ－ＦＦ１１、４２、及び５２の各クロック入力端子、ＦＣＷカウンタ２０、ＬＰＦ４０、及びスルーレート検出回路８０の各クロック入力端子に接続される。
　Ｄ－ＦＦ５１は、データ入力端子ＤにリファレンスクロックＲＥＦＣＬＫが入力された後に、クロック入力端子に最初のクロックＤＣＯＣＫが入力されると、リタイミング信号RETIMINGを出力する。
　Ｄ－ＦＦ５２は、データ入力端子ＤがＴＤＣ５０の出力端子に接続され、データ出力端子Ｑがノーマライズ部５３の入力端子に接続され、クロック入力端子がＤ－ＦＦ５１のデータ出力端子Ｑに接続される。
　Ｄ－ＦＦ５２は、クロック入力端子にＤ－ＦＦ５１からリタイミング信号RETIMINGが入力されると、データ入力端子Ｄの値をデータ出力端子Ｑに反映する。これにより、ＴＤＣ５０が出力する遅延信号は、Ｄ－ＦＦ５２及びノーマライズ部５３を介して、加算器３０に入力される。
　ノーマライズ部５３は、入力端子がＤ－ＦＦ５２のデータ出力端子Ｑに接続され、出力端子が加算器３０の入力端子に接続される。ノーマライズ部５３は、Ｄ－ＦＦ５２を介してＴＤＣ５０から入力される遅延信号のゲインを調整して加算器３０に出力する。
　スルーレート調整バッファ６０は、入力端子がＤＣＯ１の出力端子に接続され、出力端子がＡＤＣ７０の入力端子に接続される。スルーレート調整バッファ６０は、ＤＣＯ１から帰還されて入力されるクロックＤＣＯＣＫのスルーレートを設定するスルーレート設定部の一例である。
　スルーレート調整バッファ６０におけるスルーレートは、スルーレート検出回路８０によって設定される。スルーレート調整バッファ６０におけるスルーレートの設定については後述する。
　ＡＤＣ７０は、入力端子がスルーレート調整バッファ６０の出力端子に接続され、出力端子がノーマライズ部７１の入力端子とスルーレート検出回路８０に接続され、クロック入力端子が水晶発振器１１０に接続される。
　ＡＤＣ７０は、水晶発振器１１０からリファレンスクロックＲＥＦＣＬＫが入力されると、スルーレート調整バッファ６０でスルーレートが設定されたクロックＤＣＯＣＫをデジタル変換して、位相誤差信号PHASE2を出力する。
　ＡＤＣ７０は、例えば、８ビットのＡＤＣであり、スルーレート調整バッファ６０でスルーレートが設定されたクロックＤＣＯＣＫを量子化し、量子化誤差を表す位相誤差信号PHASE2を出力する。ＡＤＣ７０としては、例えば、ＳＡＲ（Successive Approximation Resister：逐次比較型）ＡＤＣを用いることができる。ＡＤＣ７０の詳細については図１１を用いて後述する。
　ノーマライズ部７１は、ＡＤＣ７０から出力される位相誤差信号PHASE2のゲインを調整して出力する。ノーマライズ部７１でゲインが調整された位相誤差信号PHASE2は、スイッチ３５ＢがオンのときにＬＰＦ４０に入力される。
　スルーレート検出回路８０は、入力端子がＡＤＣ７０の出力端子とロック検出部９０の出力端子に接続され、出力端子がスルーレート調整バッファ６０のスルーレート調整端子とスイッチ３５Ａ及び３５Ｂの制御端子に接続され、クロック入力端子がＤ－ＦＦ５１のデータ出力端子Ｑに接続される。また、スルーレート検出回路８０は、処理過程で生じた演算値を保持するために、内部メモリ８１を有する。スルーレート検出回路８０は、制御部の一例である。
　スルーレート検出回路８０は、クロック入力端子にリタイミング信号RETIMINGが入力されると、スルーレート調整バッファ６０におけるスルーレートを調整する。スルーレート検出回路８０は、ロック検出部９０によってロック状態が検出されると、リタイミング信号RETIMINGが入力されるタイミングでスイッチ３５Ｂをオンにするとともに、スイッチ３５Ａをオフにする。スルーレート検出回路８０による処理については後述する。
　ロック検出部９０は、入力端子が切替部３５の出力端子（スイッチ３５Ａ及び３５Ｂの出力端子）に接続され、出力端子がスルーレート検出回路８０の入力端子に接続され、クロック入力端子がＤ－ＦＦ５１のデータ出力端子Ｑに接続される。
　ロック検出部９０は、スイッチ３５Ａがオンのときに、スイッチ３５Ａの出力端子側で位相誤差信号PHASE1を取り込み、位相誤差信号PHASE1の表す位相誤差が、所定範囲内の値であるか否かを判定する。ロック検出部９０は、位相誤差信号PHASE1の表す位相誤差が所定範囲内の値であると判定すると、ロック状態を検出したことを表すロック検出信号をスルーレート検出回路８０に入力する。
　実施の形態１のＡＤＰＬＬ１００は、まず、ＴＤＣ５０を利用して、ＤＣＯ１から出力されるクロックＤＣＯＣＫの位相が、リファレンスクロックＲＥＦＣＬＫに等しくなるように、クロックＤＣＯＣＫの位相を調整する。
　また、ＡＤＰＬＬ１００は、ＴＤＣ５０を用いてロック状態を保持しながら、スルーレート調整バッファ６０でクロックＤＣＯＣＫのスルーレートを調整する。次に、調整後のスルーレートを用いて、ＡＤＣ７０のロックポイントを模索する。そして、ＡＤＣ７０のロックポイントが検出されると、切替部３５を切り替えてスイッチ３５Ｂをオンにし、ＡＤＣ７０をＬＰＦ４０に接続する。
　そして、ＡＤＰＬＬ１００は、ＡＤＣ７０を利用して、ＤＣＯ１から出力されるクロックＤＣＯＣＫの位相が、リファレンスクロックＲＥＦＣＬＫに等しくなるように、クロックＤＣＯＣＫの位相を調整する。
　ＡＤＣ７０は、ＴＤＣ５０よりも高い分解能を有する理由については図７を用いて説明する。
　次に、実施の形態１のＡＤＰＬＬ１００が含むＡＤＣ７０のロックポイント７０における分解能について説明する。
　図７は、実施の形態１のＡＤＰＬＬ１００の８ビットのＡＤＣ７０の分解能を説明する図である。図７には、リファレンスクロックＲＥＦＣＬＫと、位相の異なる３種類のクロックＤＣＯＣＫを示す。ＤＣＯＣＫは差動クロックであるため、位相が１８０度（π）異なるクロックを破線で示す。
　ＡＤＰＬＬ１００は、リファレンスクロックＲＥＦＣＬＫと、ＡＤＣ７０に入力するクロックＤＣＯＣＫの位相差が一定値になるように制御を行うことにより、ロック状態になる。
　図７に示すリファレンスクロックＲＥＦＣＬＫに対して、（Ａ）はロック状態におけるクロックＤＣＯＣＫを示す。また、（Ｂ）はリファレンスクロックＲＥＦＣＬＫに対して位相が９０度（π／４）進んでいるクロックＤＣＯＣＫを示し、（Ｃ）はリファレンスクロックＲＥＦＣＬＫに対して位相が９０度（π／４）遅れているクロックＤＣＯＣＫを示す。
　（Ｂ）の場合は、周波数を低下させて（Ａ）の状態に近づけることが必要であり、（Ｃ）の場合は、周波数を上昇させて（Ａ）の状態に近づけることが必要である。
　８ビットのＡＤＣ７０は、（Ｂ）に示す状態と、（Ｃ）に示す状態との間でリファレンスクロックＲＥＦＣＬＫとクロックＤＣＯＣＫの位相差を検出ればよいため、２本の破線の間に含まれる半周期を２５６分割することができる。このため、実施の形態１のＡＤＰＬＬ１００は、ＡＤＣ７０を用いてロックしている状態では、３ＧＨｚにおける半周期の時間（約１６７ｐｓ）を２５６分割した約０．６５ｐｓの分解能が得られることになる。
　次に、図８を用いて、ＤＣＯ１の回路構成について説明する。
　図８Ａは、実施の形態１のＡＤＰＬＬ１００のＤＣＯ１の回路構成を示す図である。図８Ｂは、実施の形態１のＡＤＰＬＬ１００のＤＣＯ１に含まれる可変キャパシタの回路構成を示す図である。
　実施の形態１のＡＤＰＬＬ１００のＤＣＯ１は、図８Ａに示すように、コイルＬ１、Ｌ２、可変キャパシタＣ、ＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ３を含む。
　ＤＣＯ１は、差動のクロックＤＣＯＣＫを出力するため、出力端子１Ａ、１Ｂを有する。
　コイルＬ１Ｌ２は、直列に接続されており、接続点において電源に接続されている。
　コイルＬ１、Ｌ２と可変キャパシタＣは、並列に接続されている。ＮＭＯＳトランジスタＱ１のドレインは、ＮＭＯＳトランジスタＱ２のゲートと、コイルＬ１、Ｌ２及び可変キャパシタの一端（図８Ａ中左側の端子）に接続されている。ＮＭＯＳトランジスタＱ１のソースは、ＮＭＯＳトランジスタＱ２のソースと、ＮＭＯＳトランジスタＱ３のドレインに接続されている。ＮＭＯＳトランジスタＱ１のゲートは、ＮＭＯＳトランジスタＱ２のドレインと、コイルＬ１、Ｌ２及び可変キャパシタＣの他端（図８Ａ中右側の端子）とに接続されている。
　ＮＭＯＳトランジスタＱ２のドレインは、ＮＭＯＳトランジスタＱ１のゲートと、コイルＬ１、Ｌ２及び可変キャパシタの他端（図８Ａ中右側の端子）に接続されている。ＮＭＯＳトランジスタＱ２のソースは、ＮＭＯＳトランジスタＱ１のソースと、ＮＭＯＳトランジスタＱ３のドレインに接続されている。ＮＭＯＳトランジスタＱ２のゲートは、ＮＭＯＳトランジスタＱ１のドレインと、コイルＬ１、Ｌ２及び可変キャパシタＣの一端（図８Ａ中左側の端子）とに接続されている。
　ＮＭＯＳトランジスタＱ３のドレインは、ＮＭＯＳトランジスタＱ１及びＱ２のソースに接続されている。ＮＭＯＳトランジスタＱ３のソースは接地されている。
　図８Ｂに示すように、可変キャパシタＣは、多数のバラクタＶＡ１～ＶＡｍとＶＢ１～ＶＢｍとを並列に接続したものである。
　バラクタＶＡ１～ＶＡｍは、互いのゲートが出力端子１Ａに接続されており、バラクタＶＢ１～ＶＢｍは、互いのゲートが出力端子１Ｂに接続されている。バラクタＶＡ１～ＶＡｍ、ＶＢ１～ＶＢｍの各々のソースとドレインは互いに接続され、ＤＣＯ１の入力端子に接続されている。
　ＤＣＯ１の入力端子には、デコーダ４１からデジタルデータ形式の制御電圧ｄ０，ｄ１，ｄ２，・・・、ｄｍが入力される。バラクタＶＡ１～ＶＡｍ、ＶＢ１～ＶＢｍは、同一の添え数字のバラクタ同士でペアになっており、ペアでオン／オフが行われる。
　ＤＣＯ１は、デコーダ４１から入力されるデジタルデータ形式の制御電圧ｄ０，ｄ１，ｄ２，・・・、ｄｍによってバラクタ（ＶＡ１～ＶＡｍ、ＶＢ１～ＶＢｍのうちのいずれかのペア）がオンされることにより、可変キャパシタＣの静電容量が設定される。ＤＣＯ１が出力するクロックＤＣＯＣＫの周波数は、可変キャパシタＣの静電容量によって制御される。なお、ｍは、２以上の任意の整数であり、例えば、２５６である。
　ＤＣＯ１は、可変キャパシタＣの静電容量を調整することにより、発振周波数が設定される。実施の形態１では、ＤＣＯ１の発振周波数は、一例として、３ＧＨｚに設定される。
　次に、図９を用いて、ＬＰＦ４０の回路構成について説明する。
　図９は、実施の形態１のＡＤＰＬＬ１００のＬＰＦ４０の回路構成を示す図である。
　ＬＰＦ４０は、加算器４０Ａ、乗算器４０Ｂ、４０Ｃ、加算器４０Ｄ、及びＤ－ＦＦ４０Ｅを有する。
　加算器４０Ａは、入力端子が切替部３５のスイッチ３５Ａ及び３５Ｂの出力端子と、Ｄ－ＦＦ４０Ｅのデータ出力端子Ｑに接続され、出力端子が乗算器４０Ｂの入力端子と、Ｄ－ＦＦ４０Ｅのデータ入力端子Ｄとに接続されている。
　乗算器４０Ｂは、入力端子が加算器４０Ａの出力端子に接続され、出力端子が加算器４０Ｄの入力端子に接続されている。乗算器４０Ｂには、積分項ρが入力されている。乗算器４０Ｂは、入力値を積分項ρを用いて積分して出力する。積分項ρの値は、ＡＤＰＬＬ１００が安定的にロック状態を保持できるように適切な値に設定される。
　乗算器４０Ｃは、入力端子が切替部３５のスイッチ３５Ａ及び３５Ｂの出力端子に接続され、出力端子が加算器４０Ｄの入力端子に接続されている。乗算器４０は、切替部３５と加算器４０Ｄとの間で、加算器４０Ａ及び乗算器４０Ｂと並列に接続されている。乗算器４０Ｃは、比例項βが入力されており、入力値に比例項βを乗じて出力する。
　加算器４０Ｄは、入力端子が乗算器４０Ｂの出力端子と、乗算器４０Ｃの出力端子とに接続されており、出力端子がＤ－ＦＦ４２のデータ入力端子Ｄに接続されている。加算器４０Ｄは、乗算器４０Ｂ及び４０Ｃの出力を加算して出力する。
　Ｄ－ＦＦ４０Ｅは、データ入力端子Ｄが加算器４０Ａの出力端子に接続されており、データ出力端子Ｑが加算器４０Ａの入力端子に接続されており、クロック入力端子がＤ－ＦＦ５１のデータ出力端子Ｑに接続されている。
　ＬＰＦ４０は、加算器４０の入力端子に位相誤差信号PHASE1又はPHASE2と、Ｄ－ＦＦ４０Ｅの出力が入力されると、乗算器４０Ｂでの積分と、乗算器４０Ｃでの比例算とを行い、位相誤差信号PHASE1又はPHASE2を積分することにより、制御電圧を出力する。
　次に、図１０を用いて、スルーレート調整バッファ６０の回路構成について説明する。
　図１０は、実施の形態１のＡＤＰＬＬ１００のスルーレート調整バッファ６０の回路構成を示す図である。
　スルーレート調整バッファ６０は、インバータ６１、ＰＭＯＳ（P type Metal Oxide Semiconductor）トランジスタ６２Ａ、６３Ａ～６３Ｃ、ＮＭＯＳ（N type Metal Oxide Semiconductor）トランジスタ６２Ｂ、６４Ａ～６４Ｃを含む。
　インバータ６１は、入力端子がＤＣＯ１の出力端子に接続され、出力端子がＰＭＯＳトランジスタ６２Ａのゲートと、ＮＭＯＳトランジスタ６２Ｂのゲートとに接続されている。
　ＰＭＯＳトランジスタ６２は、ゲートがインバータ６１の出力端子に接続され、ソースがＰＭＯＳ６３Ａ～６３Ｃのドレインに接続され、ドレインがＮＭＯＳトランジスタ６２Ｂのドレインに接続されている。
　ＮＭＯＳトランジスタ６２Ｂは、ゲートがインバータ６１の出力端子に接続され、ソースがＮＭＯＳトランジスタ６４Ａ～６４Ｃのドレインに接続され、ドレインがＰＭＯＳトランジスタ６２Ａのドレインに接続されている。
　ＰＭＯＳトランジスタ６２ＡとＮＭＯＳトランジスタ６２Ｂは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタを構築している。ＰＭＯＳトランジスタ６２Ａのドレインと、ＮＭＯＳトランジスタ６２Ｂのドレインとは、上述のように互いに接続され、ＣＭＯＳトランジスタの出力端子になっている。ＰＭＯＳトランジスタ６２Ａのドレインと、ＮＭＯＳトランジスタ６２Ｂのドレインとは、ＡＤＣ７０の入力端子に接続されている。
　ＰＭＯＳトランジスタ６３Ａ～６３Ｃは、電源ＶＣＣと、ＰＭＯＳトランジスタ６２Ａのソースとの間で互いに並列に接続されている。ＰＭＯＳトランジスタ６３Ａ～６３Ｃは、ソースが電源ＶＣＣに接続され、ドレインがＰＭＯＳ６２Ａのソースに接続され、ゲートがスルーレート検出回路８０の出力端子に接続されている。
　ＰＭＯＳトランジスタ６３Ａ～６３Ｃのサイズは、チャネル幅Ｗとチャネル長Ｌとの比が互いに異なり、それぞれ、４Ｗ／Ｌ、２Ｗ／Ｌ、Ｗ／Ｌの比に設定されている。
　ＮＭＯＳトランジスタ６４Ａ～６４Ｃは、ＮＭＯＳトランジスタ６２Ｂのソースと接地との間で互いに並列に接続されている。ＮＭＯＳトランジスタ６４Ａ～６４Ｃは、ソースが接地され、ドレインがＮＭＯＳ６２Ｂのソースに接続され、ゲートがスルーレート検出回路８０の出力端子に接続されている。
　ＮＭＯＳトランジスタ６４Ａ～６４Ｃのサイズは、チャネル幅Ｗとチャネル長Ｌとの比が互いに異なり、それぞれ、４Ｗ／Ｌ、２Ｗ／Ｌ、Ｗ／Ｌの比に設定されている。
　このようなスルーレート調整バッファ６０において、ＰＭＯＳトランジスタ６３ＡとＮＭＯＳトランジスタ６４Ａは、スルーレート検出回路８０によって同時に駆動される。同様に、ＰＭＯＳトランジスタ６３ＢとＮＭＯＳトランジスタ６４Ｂは、スルーレート検出回路８０によって同時に駆動される。ＰＭＯＳトランジスタ６３ＣとＮＭＯＳトランジスタ６４Ｃは、スルーレート検出回路８０から出力される３ビットのゲート制御電圧によって同時に駆動される。
　スルーレート検出回路８０は、スルーレート調整バッファ６０のスルーレートを最も小さくする場合は、ＰＭＯＳトランジスタ６３ＣとＮＭＯＳトランジスタ６４Ｃのみをオンにする。また、スルーレートを１段大きくするには、ＰＭＯＳトランジスタ６３ＢとＮＭＯＳトランジスタ６４Ｂのみをオンにする。また、スルーレートをさらに１段大きくするには、ＰＭＯＳトランジスタ６３Ｂ及び６３ＣとＮＭＯＳトランジスタ６４Ｂ及び６４Ｃをオンにする。また、スルーレートをさらに１段大きくするには、ＰＭＯＳトランジスタ６３ＡとＮＭＯＳトランジスタ６４Ａのみをオンにする。
　スルーレート検出回路８０は、スルーレート調整バッファ６０のスルーレートを最も大きくする場合は、ＰＭＯＳトランジスタ６３Ａ～６３ＣとＮＭＯＳトランジスタ６４Ａ～６４Ｃをすべてオンにする。
　このように、ＰＭＯＳトランジスタ６３Ａ～６３Ｃ及びＮＭＯＳトランジスタ６４Ａ～６４Ｃのサイズに応じて、スルーレート検出回路８０から出力される３ビットのゲート制御電圧を調整することにより、スルーレート調整バッファ６０のスルーレートを７段階に調整できる。
　次に、図１１を用いて、ＡＤＣ７０の回路構成について説明する。
　図１１は、実施の形態１のＡＤＰＬＬ１００のＡＤＣ７０の回路構成を示す図である。
　実施の形態１のＡＤＰＬＬ１００のＡＤＣ７０は、一例として、８ビットのＳＡＲＡＤＣであり、キャパシタＣ１の群、キャパシタＣ２の群、コンパレータ７０１、及びＳＡＲ制御部７０２を含む。
　キャパシタＣ１の群は、バイナリウェイト方式で重み付けされており、左側から右側にかけて、１個のキャパシタＣ１（１Ｃ１）、１個のキャパシタＣ１（１Ｃ１）、２個のキャパシタＣ１（２Ｃ１）、４個のキャパシタ４Ｃ１、・・・、１２８個のキャパシタ１２８Ｃ１（１２８Ｃ１）、２５６個のキャパシタ２５６Ｃ１（２５６Ｃ１）という順で配列されている。
　キャパシタＣ１の群のうち、符号７０３で示す一番左の１個のキャパシタＣ１はダミーである。符号７０３で示す一番左の１個のキャパシタＣ１以外のキャパシタ１Ｃ１～２５６Ｃ１の一端は、スイッチＳＷ１＋からＳＷ２５６＋に接続されており、他端はコンパレータ７０１の反転入力端子に接続されている。
　スイッチＳＷ１＋からＳＷ２５６＋は、３入力型のスイッチであり、それぞれ、クロックＤＣＯＣＫ、ＧＮＤ、Ｖｒｅｆが入力される。スイッチＳＷ１＋からＳＷ２５６＋に入力されるクロックＤＣＯＣＫは、差動信号であるクロックＤＣＯＣＫの一方である。Ｖｒｅｆは、例えば、電源電圧である。
　キャパシタＣ１の群は、スルーレート調整バッファ６０でスルーレートが設定されたクロックＤＣＯＣＫが入力され、ＳＡＲ制御部７０２によってスイッチＳＷ１＋からＳＷ２５６＋が切り替えられて逐次比較動作が行われると、量子化誤差を出力する。量子化誤差は、コンパレータ７０１の反転入力端子に入力される。
　同様に、キャパシタＣ２の群は、左側から右側にかけて、１個のキャパシタＣ２（１Ｃ２）、１個のキャパシタＣ１（１Ｃ２）、２個のキャパシタＣ１（２Ｃ２）、４個のキャパシタ４Ｃ２、・・・、１２８個のキャパシタ１２８Ｃ２（１２８Ｃ２）、２５６個のキャパシタ２５６Ｃ２（２５６Ｃ２）という順で配列されている。
　キャパシタＣ２の群のうち、符号７０４で示す一番左の１個のキャパシタＣ２はダミーである。符号７０４で示す一番左の１個のキャパシタＣ２以外のキャパシタ１Ｃ２～２５６Ｃ２の一端は、スイッチＳＷ１－からＳＷ２５６－に接続されており、他端はコンパレータ７０１の非反転入力端子に接続されている。
　スイッチＳＷ１－からＳＷ２５６－は、３入力型のスイッチであり、それぞれ、クロックＤＣＯＣＫバー、ＧＮＤ、Ｖｒｅｆが入力される。クロックＤＣＯＣＫバーは、差動信号であるクロックＤＣＯＣＫの他方であり、スイッチＳＷ１＋からＳＷ２５６＋に入力されるクロックＤＣＯＣＫとは逆位相である。Ｖｒｅｆは、例えば、電源電圧である。
　キャパシタＣ２の群は、スルーレート調整バッファ６０でスルーレートが設定されたクロックＤＣＯＣＫバーが入力され、ＳＡＲ制御部７０２によってスイッチＳＷ１－からＳＷ２５６－が切り替えられて逐次比較動作が行われると、量子化誤差を出力する。量子化誤差は、コンパレータ７０１の非反転入力端子に入力される。
　コンパレータ７０１の出力は、ＳＡＲ制御部７０２に接続されている。コンパレータ７０１は、ＳＡＲ制御部７０２が逐次比較動作を８回繰り返すことにより、キャパシタＣ１の群から反転入力端子に入力される量子化誤差と、キャパシタＣ２の群から反転入力端子に入力される量子化誤差とを比較し、８ビットの位相誤差信号PHASE2を出力する。
　なお、ＡＤＣ７０としてＳＡＲ制御ＡＤＣを用いる場合は、ＳＡＲＡＤＣのキャパシタが、スルーレート調整バッファ６０においてスルーレートを調整するための容量成分を兼用するようにしてもよい。この場合、スルーレート調整バッファ６０とＡＤＣ７０の実装面積を削減することができる。
　次に、図１２を用いて、実施の形態１のＡＤＰＬＬ１００において、ＴＤＣ５０からＡＤＣ７０に切り替える手法について説明する。
　図１２は、実施の形態１のＡＤＰＬＬ１００において、ＴＤＣ５０からＡＤＣ７０に切り替える際の処理を示すフローチャートである。図１２に示すフローチャートは、スルーレート検出回路８０によって実行される。
　フローを開始すると（ＳＴＡＲＴ）、スルーレート検出回路８０は、逓倍数ＦＣＷを設定する（ステップＳ１）。
　次に、スルーレート検出回路８０は、ＴＤＣ５０を用いた状態でのＡＤＰＬＬ１００がロックしているか否かを判定する（ステップＳ２）。
　ＡＤＰＬＬ１００がロックしているか否かの判定は、スルーレート検出回路８０にロック検出部９０からロック検出信号が入力されているか否かに基づいて行う。スルーレート検出回路８０は、ロック検出信号がロック検出部９０から入力されるまで、ステップＳ２の処理を繰り返し実行する。
　スルーレート検出回路８０は、ロック検出部９０からロック検出信号が入力されたと判定すると（Ｓ２：ＹＥＳ）、ＡＤＣ７０の出力コードをｎ回取得し、その平均値Ｚを求める（ステップＳ３）。
　ここで、ＡＤＣ７０は、８ビットであるため、出力コードは０～２５５の２５６段階の値のうちのいずれかの値を出力する。切替部３５のスイッチ３５Ａをオフにするととともにスイッチ３５ＢをオンにすることによってＴＤＣ５０からＡＤＣ７０に切り替えた後は、ＡＤＣ７０を用いた状態で、ＡＤＰＬＬ１００をロックさせる必要がある。このため、ステップＳ３では、ＡＤＣ７０の出力コードの平均値Ｚを取得している。スルーレート検出回路８０は、ステップＳ３で取得した出力コードの平均値Ｚを内部メモリ８１で保持しておく。
　次いで、スルーレート検出回路８０は、加算器３０に出力するPHASE加算値が１５／１６以下であるか否かを判定する（ステップＳ４）。
　スルーレート検出回路８０は、加算器３０に出力するPHASE加算値が１５／１６以下であると判定した場合（Ｓ４：ＹＥＳ）は、PHASE加算値に固定値（１／１６）を加算する（ステップＳ５）。
　ここで、実施の形態１のＡＤＰＬＬ１００では、位相誤差信号PHASE1に、固定値を加算しながら、位相誤差信号PHASE1の位相をずらして行く。実施の形態１では、固定値として、クロックＤＣＯＣＫの１周期の時間の１／１６の時間を用いる。これは、ステップＳ２～Ｓ５の処理を１６回繰り返すことにより、クロックＤＣＯＣＫの１周期分についてＡＤＣ７０の出力コードの平均値を求めるためである。
　固定値は、クロックＤＣＯＣＫを適当なビット数で割ることによって求まる値に設定すればよいが、ＡＤＣ７０のロックポイントを探すために固定値を足し続けるので、ＡＤＣ７０の分解能（８ビット）よりも荒いビット数で割ればよい。
　また、PHASE加算値とは、スルーレート検出回路８０が加算器３０に入力する値であり、後述するステップＳ５を繰り返し実行することにより、クロックＤＣＯＣＫの１周期の時間の１／１６ずつ増大する。ここでは、PHASE加算値を単に０、１／１６、２／１６、・・・、１６／１６と示すが、すべてクロックＤＣＯＣＫの１周期に対する時間を表す。
　そして、ステップＳ２～Ｓ５の処理を１６回繰り返すと、PHASE加算値が１６／１６になり、１６回目のステップＳ４において、スルーレート検出回路８０は、加算器３０に出力するPHASE加算値が１５／１６以下ではないと判定する（Ｓ４：ＮＯ）。
　次に、スルーレート検出回路８０は、ステップＳ３で取得したＡＤＣ７０の出力コードの平均値Ｚのうち、出力コードの平均値が減少する場合に、１２８を跨ぐ２つの出力コードの平均値Ｚを抽出し、２つの平均値Ｚの差分値を求める(ステップＳ６)。
　ここで、図１３を用いて、実施の形態１のＡＤＰＬＬ１００において、PHASE加算値を０から１／１６ずつ加算した場合におけるＡＤＣ７０の出力コードの平均値Ｚの変化について説明する。
　図１３は、実施の形態１のＡＤＰＬＬ１００において、PHASE加算値を０から１／１６ずつ加算した場合のＡＤＣ７０の出力コードの平均値Ｚの変化の一例を示す図である。
　図１３には、横軸に時間、縦軸に出力コードの値を取り、０から１６／１６は、ステップＳ５において繰り返し加算されたPHASE加算値を表す。
　ステップＳ２からステップＳ５の処理を繰り返し実行すると、PHASE加算値が１／１６ずつ増大するので、位相誤差信号PHASE1が１／１６ずつ増大しながら、ＡＤＰＬＬ１００がロックすることになる。
　位相誤差信号PHASE1は、ＦＣＷカウンタ２０から入力されるカウント数から、Ｄ－ＦＦ１１を介してＤＣＯＣＫカウンタ１０から入力されるカウント数を減算した値に、Ｄ－ＦＦ５２及びノーマライズ部５３を介してＴＤＣ５０から入力される遅延量を加算して得る値である。このため、ステップＳ２からＳ５の処理を繰り返している状態では、ＡＤＰＬＬ１００は、ＴＤＣ５０が出力する遅延量に基づいてロックしている。
　図１３に示すように、PHASE加算値が０から１／１６ずつ１６回加算されて１６／１６になるまでの間に、ＡＤＣ７０の出力コードの平均値Ｚは、正弦波を描くようにステップ状に変化する。そして、出力コードの平均値Ｚが減少する場合に、出力コードの平均値Ｚは１２８に近い値を取る。１２８は、８ビットで表される０から２５５までの２５６個のコードのうち、略中央にあるコードであり、８ビットのＡＤＣ７０の出力コードのフルコード（０～２５５）の中間値の一例の値である。
　このため、実施の形態１のステップＳ６では、PHASE加算値の増大に伴って図１３に示すように出力コードの平均値Ｚが変化する場合において、出力コードの平均値Ｚが減少する場合に、１２８を跨ぐ２つの出力コードの平均値Ｚを抽出する。
　ここで、例えば、PHASE加算値が９／１６のときにＡＤＣ７０の出力コードの平均値Ｚが１４０、PHASE加算値が１０／１６のときにＡＤＣ７０の出力コードの平均値Ｚが１１０であったとする。
　このような場合、スルーレート検出回路８０は、ステップＳ６の処理で、出力コードの平均値Ｚ（１４０）と出力コードの平均値Ｚ（１１０）の差分値である３０を求める。
　以上によりステップＳ６の処理が終了する。なお、ここでは出力コードの平均値Ｚが減少する場合に１２８を跨ぐ２つの出力コードを抽出する形態について説明するが、出力コードの平均値Ｚが上昇する場合にも出力コードは１２８を跨ぐ。このため、ステップＳ６では、出力コードの平均値Ｚが上昇する場合に１２８を跨ぐ２つの出力コードの平均値Ｚを抽出してもよい。出力コードの平均値Ｚが減少する場合に１２８を跨ぐ２つの出力コードの平均値Ｚを抽出するか、出力コードの平均値Ｚが上昇する場合に１２８を跨ぐ２つの出力コードの平均値Ｚを抽出するかは、ＡＤＰＬＬ１００の回路の接続関係等に応じて、予め決定しておけばよい。
　次に、スルーレート検出回路８０は、ステップＳ６で求めた差分値を所定の設定値と比較する（ステップＳ７）。所定の設定値は、許容誤差の範囲を表す値である。すなわち、スルーレート検出回路８０は、ステップＳ７において、ステップＳ６で求めた差分値が所定の誤差範囲内にあるか否かを判定する。
　ここで、所定の設定値は、例えば、５０±５に設定される。この所定の設定値は、実験等でＡＤＣ７０の出力コードを用いてＡＤＰＬＬ１００をロックさせた状態で、事前に求めておけばよい。
　スルーレート検出回路８０は、ステップＳ７において、ステップＳ６で求めた差分値が所定の設定値の範囲内にないと判定した場合は、フローをステップＳ８に進行させる。
　スルーレート検出回路８０は、スルーレート調整バッファ６０のスルーレートを変更する（ステップＳ８）。スルーレート検出回路８０は、ステップＳ７での比較の結果、ステップＳ６で求めた差分値が所定の設定値の下限値よりも低い場合は、スルーレートを大きくし、ステップＳ６で求めた差分値が所定の設定値の上限値よりも大きい場合は、スルーレートを小さくする。なお、ステップＳ８でのスルーレートの変更は、スルーレートを７段階のうちの１段階変更すればよい。
　スルーレート検出回路８０は、ステップＳ８の処理が終了すると、フローをステップＳ２にリターンする。これにより、ステップＳ８で設定された新たなスルーレートにより、ステップＳ３でＡＤＣ７０の出力コードが取得され、ステップＳ７において、ステップＳ６で求めた差分値が所定の設定値の範囲内にあると判定するまでステップＳ２からＳ８の処理が繰り返し実行される。
　スルーレート検出回路８０は、ステップＳ７において、ステップＳ６で求めた差分値が所定の設定値の範囲内にあると判定した場合（Ｓ７：ＹＥＳ）は、フローをステップＳ９に進行させる。
　スルーレート検出回路８０は、前回のステップＳ８で設定したスルーレートにおいて、ステップＳ３で求めた出力コードの平均値Ｚのうち、最も１２８に近い値を実現するPHASE加算値を抽出する（ステップＳ９）。
　スルーレート検出回路８０は、ステップＳ９において、例えば、PHASE加算値を９／１６に設定する。
　次に、スルーレート検出回路８０は、ＴＤＣ５０を用いた状態でのＡＤＰＬＬ１００がロックしているか否かを判定する（ステップＳ１０）。ＡＤＰＬＬ１００がロックした状態で、ＴＤＣ５０からＡＤＣ７０に切り替えるためである。
　ＡＤＰＬＬ１００がロックしているか否かの判定は、スルーレート検出回路８０にロック検出部９０からロック検出信号が入力されているか否かに基づいて行う。スルーレート検出回路８０は、ロック検出信号がロック検出部９０から入力されるまで、ステップＳ２の処理を繰り返し実行する。
　スルーレート検出回路８０は、ＡＤＰＬＬ１００がロックしたら、切替部３５のスイッチ３５Ａをオフ（開放）するとともに、スイッチ３５Ｂをオン（閉成）する（ステップＳ１１）。これにより、ＴＤＣ５０からＡＤＣ７０への切り替えが完了し、一連のフローが終了する（ＥＮＤ）。
　実施の形態１では、ＴＤＣ５０の分解能は３ビットであり、ＡＤＣ７０の分解能は８ビットである。このため、ＡＤＣ７０に切り替えた後は、８ビットの分解能で、ＡＤＰＬＬ１００をロックさせることができる。
　ＡＤＣ７０に切り替えた後は分解能が高いので、インバンド位相ノイズを低減して、ジッターを低減できる。
　比較例のＡＤＰＬＬ３００（図１参照）では、ＴＤＣ３のインバータ３Ｃ１～３Ｃ８の遅延時間の制約を受け、ＡＤＰＬＬ３００の出力に含まれるジッターの支配項になるインバンド位相ノイズを十分に低減することができなかった。ＴＤＣ３に含まれるインバータ３Ｃ１～３Ｃ８の遅延時間は、５ｐｓであった。
　これに対して、実施の形態１のＡＤＰＬＬ１００では、ＴＤＣ５０でのロック状態を保持しながらスルーレート調整バッファ６０のスルーレートの最適値を求め、最適なスルーレートに設定した状態で、ＴＤＣ５０からＡＤＣ７０に切り替える。
　このため、ＡＤＣ７０のロックポイント７０に切り替えた後は、ＴＤＣ５０よりも分解能が非常に高いＡＤＣ７０が出力する位相誤差信号PHASE2を用いてＡＤＰＬＬ１００をロックさせることができる。
　実施の形態１のＡＤＰＬＬ１００のＡＤＣ７０は８ビットであるため、クロックＤＣＯＣＫが３ＧＨｚで発振している場合に、クロックＤＣＯＣＫの半周期（約１６７ｐｓ）を２５６分割すると、約０．６５ｐｓの位相まで検出することができる。これは、比較例のＡＤＰＬＬ３００における５ｐｓに比べると、一桁低い値である。
　従って、実施の形態１によれば、インバンド位相ノイズを大幅に低減して、ジッターを大幅に低減できる。
　また、実施の形態１のＡＤＰＬＬ１００は、上述のように、ＴＤＣ５０でのロック状態を保持しながらスルーレート調整バッファ６０のスルーレートの最適値を求め、最適なスルーレートに設定した状態で、ＴＤＣ５０からＡＤＣ７０に切り替える。
　このため、ＴＤＣ５０からＡＤＣ７０に切り替えた後に、疑似ロックが発生することを防ぐことができる。
　また、実施の形態１のＡＤＰＬＬ１００では、ＴＤＣ５０からＡＤＣ７０に切り替えた後は、ＤＣＯＣＫカウンタ１０、ＦＣＷカウンタ２０、及びＴＤＣ５０を利用しないため、これらを停止させることができる。
　このため、実施の形態１のＡＤＰＬＬ１００によれば、ＴＤＣ５０からＡＤＣ７０に切り替えた後に、消費電力を低減することができる。
　図１４は、実施の形態１のＡＤＰＬＬ１００と、比較例のＡＤＰＬＬ３００とのインバンド位相ノイズのシミュレーション結果を示す図である。
　図１４において、横軸はオフセット周波数、縦軸はインバンド位相ノイズを表す。なお、オフセット周波数は、クロックＤＣＯＣＫが３ＧＨｚである場合におけるオフセット周波数を表す。
　図１４に示すように、実施の形態１のＡＤＰＬＬ１００でＡＤＣ７０に切り替えたときのインバンド位相ノイズは、オフセット周波数が１００（Ｈｚ）から約１０００００（Ｈｚ）の範囲で約－１２３（ｄＢｃ／Ｈｚ）であった。また、最大値は１ｅ＋０６（Ｈｚ）において約－１１２（ｄＢｃ／Ｈｚ）であった。
　これに対して、比較例のＡＤＰＬＬ３００のインバンド位相ノイズは、オフセット周波数が１００（Ｈｚ）から２００００（Ｈｚ）の間で約－１０５（ｄＢｃ／Ｈｚ）であり、最大値は、約５０００００（Ｈｚ）で約－９５（ｄＢｃ／Ｈｚ）であった。
　なお、ＤＣＯ１単独での特性は、約４０００（Ｈｚ）のときに約－６０（ｄＢｃ／Ｈｚ）であり、線形的に低下する特性である。
　以上のように、実施の形態１のＡＤＰＬＬ１００によれば、比較例のＡＤＰＬＬ３００に比べて、インバンド位相ノイズを約２０（ｄＢｃ／Ｈｚ）低減できることが分かった。
　＜実施の形態２＞
　図１５は、実施の形態２のＡＤＰＬＬの構成を示すブロック図である。
　実施の形態２のＡＤＰＬＬ２００は、加算器２３０とスルーレート検出回路２８０の構成が実施の形態１のＡＤＰＬＬ１００と異なる。その他の構成要素は、実施の形態１のＡＤＰＬＬ１００の各構成要素と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。
　加算器２３０は、入力端子がＤ－ＦＦ１１のデータ出力端子Ｑ、ＦＣＷカウンタ２０の出力端子、及びノーマライズ部５３の出力端子に接続され、出力端子が切替部３５のスイッチ３５Ａの入力端子に接続される。
　加算器２３０は、ＦＣＷカウンタ２０から入力されるカウント数から、Ｄ－ＦＦ１１を介してＤＣＯＣＫカウンタ１０から入力されるカウント数を減算した値に、Ｄ－ＦＦ５２及びノーマライズ部５３を介してＴＤＣ５０から入力される遅延量を加算して出力する。加算器２３０の出力は位相誤差を表す位相誤差信号PHASE1であり、切替部３５のスイッチ３５Ａを介してＬＰＦ４０に入力される。
　実施の形態２では、スルーレート検出回路８０が出力する固定値は、加算器２３０には入力されず、ＦＣＷカウンタ２０の入力側に設けられる加算器２３１に入力される。固定値は、実施の形態１と同様に、クロックＤＣＯＣＫの１周期の時間の１／１６の時間である。
　加算器２３１は、出力端子がＦＣＷカウンタ２０の入力端子に接続されており、逓倍数ＦＣＷと、スルーレート検出回路８０から出力される固定値が入力される。
　スルーレート検出回路２８０は、内部に４ビットカウンタ２８１を有する点が実施の形態１のＡＤＰＬＬ１００のスルーレート検出回路８０と異なる。
　このような実施の形態２のＡＤＰＬＬ２００は、ＴＤＣ５０からＡＤＣ７０に切り替えるためにスルーレート検出回路２８０が実行する処理が実施の形態１と異なる。
　次に、図１６を用いて、実施の形態２のＡＤＰＬＬ２００のスルーレート検出回路２８０が実行する処理について説明する。
　図１６は、実施の形態２のＡＤＰＬＬ２００において、ＴＤＣ５０からＡＤＣ７０に切り替える際の処理を示すフローチャートである。図１７は、実施の形態２のＡＤＰＬＬ２００がＴＤＣ５０からＡＤＣ７０に切り替える際の処理で用いる４ビットのテーブルデータの一例を示す図である。
　図１６に示すフローチャートは、スルーレート検出回路２８０によって実行される。
　フローが開始すると（ＳＴＡＲＴ）、スルーレート検出回路２８０は、逓倍数ＦＣＷを設定するとともに、逓倍数ＦＣＷに固定値を加算する（ステップＳ２１）。これにより、加算器２３１からＦＣＷカウンタ２０に逓倍数ＦＣＷに固定値を加えた値が入力される。
　次に、スルーレート検出回路２８０は、ＴＤＣ５０を用いた状態でのＡＤＰＬＬ２００がロックしているか否かを判定する（ステップＳ２２）。
　ＡＤＰＬＬ２００がロックしているか否かの判定は、スルーレート検出回路２８０にロック検出部９０からロック検出信号が入力されているか否かに基づいて行う。スルーレート検出回路２８０は、ロック検出信号がロック検出部９０から入力されるまで、ステップＳ２２の処理を繰り返し実行する。
　スルーレート検出回路２８０は、ロック検出部９０からロック検出信号が入力されたと判定すると（Ｓ２２：ＹＥＳ）、４ビットカウンタ２８１を起動する（ステップＳ２３）。
　次に、スルーレート検出回路２８０は、ＡＤＣ７０の出力コードを１６回連続で取得し、取得した出力コードを４ビットカウンタ２８１に入力する（ステップＳ２４）。これにより、図１７に示すように、４ビットのテーブルデータが得られる。図１７に示すテーブルデータは、１回目（カウンタコード０）に取得した出力コードから１６回目（カウンタコード１５）に取得した出力コードまでを格納する。
　リファレンスクロックＲＥＦＣＬＫが出力される度にＦＣＷカウンタ２０から出力されるカウント数は、逓倍数ＦＣＷにクロックＤＣＯＣＫの１／１６を加算した値ずつ増加する。このため、１回目から１６回目までに得られる出力コードは、クロックＤＣＯＣＫの１／１６ずつ位相がずれた状態で取得されることになる。すなわち、実施の形態２のＡＤＰＬＬ２００は、フラクショナルなＰＬＬである。ＦＣＷカウンタ２０で逓倍数ＦＣＷに加算されるクロックＤＣＯＣＫの１／１６は、逓倍数ＦＣＷに加算される所定の少数値の一例である。
　図１７に示すテーブルデータは、１回目（カウンタコード０）に取得した出力コードが７０、２回目（カウンタコード１）に取得した出力コードが９０、１０回目（カウンタコード９）に取得した出力コードが１４０の場合を示す。また、図１７は、１１回目（カウンタコード１０）に取得した出力コードが１１０、１５回目（カウンタコード１４）に取得した出力コードが８０、１６回目（カウンタコード１５）に取得した出力コードが６０である場合を示す。
　次いで、スルーレート検出回路２８０は、出力コードが減少する区間において、出力コードが１２８を跨ぐ２つの出力コードを抽出し、さらに、２つの出力コードに対応するカウンタコードを４ビットカウンタから抽出する（ステップＳ２５）。
　次に、スルーレート検出回路２８０は、４ビットカウンタ２８１で、ステップＳ２５で取得した２つのカウンタコードに対応するＡＤＣ７０の２つの出力コードをｎ回連続で取得し、２つの出力コードの差分値のｎ回の平均値を求める（ステップＳ２６）。
　例えば、ステップＳ２５でカウンタコード９及び１０を抽出した場合は、スルーレート検出回路２８０は、ステップＳ２６において４ビットカウンタ２８１で、カウンタコード９及び１０の出力コードをｎ回連続で取得する。そして、各回で取得したカウンタコード９の出力コードと、カウンタコード１０の出力コードとの差分値をｎ個求め、ｎ個の差分値の平均値を求める。
　次に、スルーレート検出回路２８０は、ステップＳ２６で求めた差分値のｎ回の平均値を所定の設定値と比較する（ステップＳ２７）。所定の設定値は、許容誤差の範囲を表す値である。すなわち、スルーレート検出回路２８０は、ステップＳ２７において、ステップＳ２６で求めた差分値のｎ回の平均値が許容誤差の範囲内にあるか否かを判定する。
　所定の設定値は、例えば、５０±５に設定される。この所定の設定値は、実験等でＡＤＣ７０の出力コードを用いてＡＤＰＬＬ２００をロックさせた状態で、事前に求めておけばよい。
　スルーレート検出回路２８０は、ステップＳ２７において、ステップＳ２６で求めた平均値が所定の設定値の範囲内にない（Ｓ２７：ＮＯ）と判定した場合は、フローをステップＳ８に進行させる。
　スルーレート検出回路２８０は、スルーレート調整バッファ６０のスルーレートを調整する（ステップＳ２８）。スルーレート検出回路２８０は、ステップＳ２７での比較の結果、ステップＳ２６で求めた差分値が所定の設定値の下限値よりも低い場合は、スルーレートを大きくし、ステップＳ２６で求めた差分値が所定の設定値の上限値よりも大きい場合は、スルーレートを小さくする。
　スルーレート検出回路２８０は、ステップＳ２８の処理が終了すると、フローをステップＳ２２にリターンする。これにより、ステップＳ２８で設定された新たなスルーレートにより、ステップＳ２３で４ビットカウンタ２８１が起動される。そして、ステップＳ２７において、ステップＳ２６で求めた平均値が所定の設定値の範囲内にある（Ｓ２７：ＹＥＳ）と判定されるまで、ステップＳ２２からＳ２８の処理が繰り返し実行される。
　スルーレート検出回路２８０は、ステップＳ２７において、ステップＳ２６で求めた平均値が所定の設定値の範囲内にあると判定した場合（Ｓ２７：ＹＥＳ）は、フローをステップＳ２９に進行させる。
　スルーレート検出回路２８０は、ステップＳ２９において、最後のステップＳ２８で設定したスルーレートにおいて、出力コードがステップＳ２５で求めた２つの出力コードのうち１２８に近い値になったら、ＴＤＣ５０からＡＤＣ７０に切り替える（ステップＳ２９）。以上で一連の処理が終了する（ＥＮＤ）。
　実施の形態２では、ＴＤＣ５０の分解能は３ビットであり、ＡＤＣ７０の分解能は８ビットである。このため、ＡＤＣ７０に切り替えた後は、８ビットの分解能で、ＡＤＰＬＬ２００をロックさせることができる。
　ＡＤＣ７０に切り替えた後は分解能が高いので、インバンド位相ノイズを低減して、ジッターを低減できる。
　実施の形態２のＡＤＰＬＬ２００のＡＤＣ７０は８ビットであるため、クロックＤＣＯＣＫが３ＧＨｚで発振している場合に、クロックＤＣＯＣＫの半周期（約１６７ｐｓ）を２５６分割すると、約０．６５ｐｓの位相まで検出することができる。これは、比較例のＡＤＰＬＬ３００における５ｐｓに比べると、一桁低い値である。
　従って、実施の形態２によれば、インバンド位相ノイズを大幅に低減して、ジッターを大幅に低減できる。
　また、実施の形態２のＡＤＰＬＬ２００は、上述のように、ＴＤＣ５０でのロック状態を保持しながらスルーレート調整バッファ６０のスルーレートの最適値を求め、最適なスルーレートに設定した状態で、ＴＤＣ５０からＡＤＣ７０に切り替える。
　このため、ＴＤＣ５０からＡＤＣ７０に切り替えた後に、疑似ロックが発生することを防ぐことができる。
　また、実施の形態２のＡＤＰＬＬ２００では、ＴＤＣ５０からＡＤＣ７０に切り替えた後は、ＤＣＯＣＫカウンタ１０、ＦＣＷカウンタ２０、及びＴＤＣ５０を利用しないため、これらを停止させることができる。
　このため、実施の形態２のＡＤＰＬＬ２００によれば、ＴＤＣ５０からＡＤＣ７０に切り替えた後に、消費電力を低減することができる。
　以上、本発明の例示的な実施の形態のＡＤＰＬＬについて説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
　５００　携帯電話端末機
　５１１　アンテナ
　５１２　ＲＦ通信部
　５１３　ＤＡコンバータ
　５１４　ベースバンド処理部
　５１５　ＣＰＵチップ
　１００　ＡＤＰＬＬ
　１　ＤＣＯ
　１０　ＤＣＯＣＫカウンタ
　１１、４２、５１、５２　Ｄ－ＦＦ
　２０　ＦＳＷカウンタ
　３０　加算器
　３５　切替部
　４０　ＬＰＦ
　４１　デコーダ
　５０　ＴＤＣ
　５３、７１　ノーマライズ部
　６０　スルーレート調整バッファ
　７０　ＡＤＣ
　８０　スルーレート検出回路
　８１　内部メモリ
　９０　ロック検出部
　２００　ＡＤＰＬＬ
　２３０、２３１　加算器
　２８０　スルーレート検出回路
　２８１　４ビットカウンタ

Claims (7)

  1. 　デジタル制御発振器と、
    　前記デジタル制御発振器から帰還されるクロックをカウントする第１カウンタと、
    　リファレンスクロックに含まれる前記クロックの数を表す逓倍数をカウントする第２カウンタと、
    　前記デジタル制御発振器から帰還されるクロックの前記リファレンスクロックに対する位相の遅延量を検出するＴＤＣと、
    　前記第２カウンタによってカウントされる逓倍数と、前記第１カウンタによってカウントされるクロック数との差に、前記ＴＤＣによって検出される遅延量を加えて出力する加算器と、
    　前記デジタル制御発振器から帰還されるクロックが入力され、前記クロックのスルーレートを設定するスルーレート設定部と、
    　前記スルーレート設定部の出力側に接続され、前記スルーレート設定部によってスルーレートが設定されたクロックが入力されるＡＤＣと、
    　前記デジタル制御発振器への入力を前記加算器の出力と前記ＡＤＣの出力とで選択的に切り替える切替部と、
    　前記切替部で前記デジタル制御発振器の入力を前記加算器の出力から前記ＡＤＣの出力に切り替える際に、前記ＴＤＣでロックさせた状態で、前記ＴＤＣから前記デジタル制御発振器に入力されるクロックの位相をずらしながら、前記スルーレート設定部におけるスルーレートを制御し、前記ＡＤＣでのロックポイントを実現するスルーレートに設定する制御部と
    　を含む、ＡＤＰＬＬ。
  2. 　前記制御部は、前記ＡＤＣの分解能よりも小さい分解能で前記クロックの周期を分割して得る所定時間を前記ＴＤＣから前記デジタル制御発振器に入力されるクロックに加算することにより、前記ＴＤＣから前記デジタル制御発振器に入力されるクロックの位相をずらす、請求項１記載のＡＤＰＬＬ。
  3. 　前記制御部は、前記クロックの周期の分割数と等しい回数だけ前記所定時間を繰り返し加算しながら、前記ＡＤＣのロックポイントを実現するスルーレートを求める、請求項２記載のＡＤＰＬＬ。
  4. 　前記制御部は、前記ＴＤＣから前記デジタル制御発振器に入力されるクロックの位相をずらしながら、前記ＡＤＣのフルコードの中間値を挟む２つの出力コードを取得し、当該２つの出力コードの差が所定の許容範囲内に収まるように前記スルーレート設定部におけるスルーレートを制御することにより、前記ＡＤＣのロックポイントを実現するスルーレートを求める、請求項１乃至３のいずれか一項記載のＡＤＰＬＬ。
  5. 　前記制御部は、前記ＡＤＣの分解能よりも小さい分解能で前記クロックの周期を分割して得る所定時間を前記第２カウンタがカウントする逓倍数に加えることにより、前記ＴＤＣから前記デジタル制御発振器に入力されるクロックの位相をずらす、請求項１記載のＡＤＰＬＬ。
  6. 　前記制御部は、前記ＴＤＣのロックを検出した後に、前記クロックの周期の分割数と等しい回数だけ前記所定時間を繰り返し加算しながら、前記ＡＤＣのロックポイントを実現するスルーレートを求める、請求項５記載のＡＤＰＬＬ。
  7. 　デジタル制御発振器と、
    　前記デジタル制御発振器から帰還されるクロックをカウントする第１カウンタと、
    　リファレンスクロックに含まれる前記クロックの数を表す逓倍数に、所定の少数値を加えた値をカウントする第２カウンタと、
    　前記デジタル制御発振器から帰還されるクロックの前記リファレンスクロックに対する位相の遅延量を検出するＴＤＣと、
    　前記第２カウンタのカウント値と、前記第１カウンタによってカウントされるクロック数との差に、前記ＴＤＣによって検出される遅延量を加えて出力する加算器と、
    　前記デジタル制御発振器から帰還されるクロックが入力され、前記クロックのスルーレートを設定するスルーレート設定部と、
    　前記スルーレート設定部の出力側に接続され、前記スルーレート設定部によってスルーレートの設定されたクロックが入力されるＡＤＣと、
    　前記デジタル制御発振器への入力を前記加算器の出力と前記ＡＤＣの出力とで選択的に切り替える切替部と、
    　前記切替部で前記デジタル制御発振器の入力を前記加算器の出力から前記ＡＤＣの出力に切り替える際に、前記ＴＤＣがロックした状態で、前記ＴＤＣから前記デジタル制御発振器に入力されるクロックの位相をずらしながら、前記スルーレート設定部におけるスルーレートを制御し、前記ＡＤＣのロックポイントを実現するスルーレートに設定する制御部と
    　を含む、ＡＤＰＬＬ。
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