JPH10283389A

JPH10283389A - Ｌｓｉ回路の論理検証方法

Info

Publication number: JPH10283389A
Application number: JP9089840A
Authority: JP
Inventors: Satoshi Yoshikawa; 聡吉川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-04-09
Filing date: 1997-04-09
Publication date: 1998-10-23

Abstract

(57)【要約】【課題】設計されたＬＳＩ回路が論理回路として期待し
た動作を行うか否かを検証するためのＬＳＩ回路の論理
検証方法に関し、ＬＳＩ回路の遅延時間を短時間、か
つ、精度高く計算し、精度の高いＬＳＩ回路の論理検証
を行うことができるようにする。【解決手段】各論理セルの回路スレッショルド電圧を、
入力波形が立ち上がり波形の場合には、回路スレッショ
ルド電圧が一番低い論理セルの回路スレッショルド電圧
以下の電圧Ｖth−ＵＰとし、入力波形が立ち下がり波形
の場合には、回路スレッショルド電圧が一番高い論理セ
ルの回路スレッショルド電圧以上の電圧Ｖth−ＤＯＷＮ
として、ＬＳＩ回路の遅延時間を計算する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、設計されたＬＳＩ
回路が論理回路として期待した動作を行うか否かを検証
するためのＬＳＩ回路の論理検証方法に関する。

【０００２】各種のシステムに使用されるＬＳＩ回路
は、微細化技術の発達により高速化・大規模化の一途を
たどっており、ＬＳＩ回路を使用する各種のシステムの
高速化が図られている。

【０００３】このように、ＬＳＩ回路を使用するシステ
ムの高速化が図られると、ＬＳＩ回路間のタイミングと
して非常に厳しい条件が求められることになるため、Ｌ
ＳＩ回路を設計する場合には、ＬＳＩ回路の遅延時間を
計算して論理検証を行うことが必要となる。

【０００４】ここに、ＬＳＩ回路の遅延時間を計算する
場合には、ＬＳＩ回路を構成する論理セルの遅延時間を
予め計算しておく必要があるが、論理セルが高速なもの
ではなく、その遅延時間が大きい場合には、入力スルー
レートの影響を無視することができる。

【０００５】しかし、論理セルが高速なものとなり、そ
の遅延時間が小さくなると、入力スルーレートの影響を
無視することができないものとなり、この点を考慮した
遅延時間の測定が必要となる。

【０００６】

【従来の技術】図１８は従来のＬＳＩ回路の論理検証方
法を概略的に示すフローチャートであり、図１８中、１
０は準備工程であるライブラリ作成工程、１１は論理検
証工程である。

【０００７】即ち、従来のライブラリ作成工程１０にお
いては、各論理セルに対する入力信号の入力スルーレー
トを一定、各論理セルの回路スレッショルド電圧を平均
的な回路スレッショルド電圧Ｖth−ＡＶとし、負荷条件
として出力負荷容量のみを可変し、各論理セルのトラン
ジスタ回路情報に基づいて、各論理セルの特性取得が行
われ、このようにして取得された各論理セルの特性は、
ＬＳＩ回路の遅延時間計算用パラメータとして、論理情
報とともにライブラリと呼ばれるファイルに登録されて
いた。

【０００８】論理検証工程１１においては、遅延時間計
算プログラムによってＬＳＩ回路の遅延時間が計算され
るが、遅延時間計算プログラムは、遅延時間計算用パラ
メータが登録されているライブラリを参照し、回路情報
が与えられたＬＳＩ回路の遅延時間の計算を行うことに
なる。

【０００９】ここに、遅延時間計算プログラムによる遅
延時間計算結果は論理シミュレータに受け渡され、論理
シミュレータにおいては、遅延時間計算プログラムによ
る遅延時間計算結果に基づいて、かつ、所定のテストパ
ターンを入力パターンとして論理シミュレーションが行
われる。

【００１０】そして、論理シミュレーションの結果につ
いて、期待値が得られているか否かが判定され、期待値
が得られている場合には、論理検証したＬＳＩ回路に基
づく製造が行われ、期待値が得られていない場合には、
ＬＳＩ回路の修正が行われ、期待値を得ることができる
まで、遅延時間計算及び論理シミュレーションが繰り返
される。

【００１１】図１９は従来のＬＳＩ回路の論理検証方法
において実行される論理セルの特性取得を行うためのシ
ミュレーション回路を示す図であり、図１９中、１３は
特性取得の対象である論理セル、ＣＬは論理セル１３の
出力負荷容量、１４は平均的な入力スルーレートを有す
る論理セル１３に対する入力信号、１５は論理セル１３
の出力信号、即ち、次段の論理セルの入力信号であり、
入力信号１４と同一の入力スルーレートを有するもので
ある。

【００１２】即ち、従来においては、論理セル１３に入
力すべき入力信号１４の入力スルーレートを平均的な値
に固定し、かつ、論理セル１３の回路スレッショルド電
圧を平均的な回路スレッショルド電圧Ｖth−ＡＶとし、
出力負荷容量ＣＬのみを変化させて、入力信号１４が平
均的な回路スレッショルド電圧Ｖth−ＡＶに到達した
後、出力信号１５が平均的な回路スレッショルド電圧Ｖ
th−ＡＶに到達するまでの時間を論理セル１３の遅延時
間Ｔgateとして測定し、出力負荷容量ＣＬと遅延時間Ｔ
gateとの関係を論理セル１３の特性として取得してい
た。

【００１３】ここに、論理セルの回路スレッショルド電
圧とは、入力信号に対して論理セルの出力が低レベル
（以下、Ｌレベルという）又は高レベル（以下、Ｈレベ
ルという）への応答を開始する電圧をいい、回路スレッ
ショルド電圧は、論理セルの構造ごとに異なるものであ
るが、前述したように、従来においては、各論理セルの
回路スレッショルド電圧として、平均的な回路スレッシ
ョルド電圧Ｖth−ＡＶが使用されていた。

【００１４】

【発明が解決しようとする課題】図２０は入力スルーレ
ートを可変要素とした場合の論理セルの遅延時間及び出
力スルーレートの変調を説明するための図であり、図２
０Ａは入力スルーレートを可変要素とした場合の論理セ
ルの特性取得を行うためのシミュレーション回路を示す
図である。

【００１５】図２０Ａ中、１７−１は入力スルーレート
をＴＳin１とする入力信号、１７−２は入力スルーレー
トをＴＳin２（＞ＴＳin１）とする入力信号、１７−３
は入力スルーレートをＴＳin３（＞ＴＳin２）とする入
力信号、１８は論理セル１３の出力信号を示している。

【００１６】また、図２０Ｂは、図２０Ａに示すシミュ
レーション回路について回路シミュレーションを行った
場合の出力負荷容量ＣＬと論理セル１３の遅延時間Ｔga
teとの関係を示す図であり、入力スルーレートが大きく
なると、論理セル１３の遅延時間Ｔgateも大きくなるこ
とを示している。

【００１７】また、図２０Ｃは、図２０Ａに示すシミュ
レーション回路について回路シミュレーションを行った
場合の出力負荷容量ＣＬと出力信号１８の出力スルーレ
ートＴＳoutとの関係を示す図であり、入力スルーレー
トが大きくなると、出力信号１８の出力スルーレートＴ
Ｓoutも大きくなることを示している。

【００１８】このように、入力スルーレートが変化する
と、論理セル１３の遅延時間Ｔgate及び出力スルーレー
トＴＳoutは影響を受けることになるが、従来において
は、論理セルの動作がそれほど高速ではなく、論理セル
の遅延時間が大きかったので、入力スルーレートの影響
を無視することができた。

【００１９】しかし、近年、論理セルは高速化してお
り、設計されたＬＳＩ回路について、精度の高い論理シ
ミュレーションを行うためには、論理セルの遅延時間及
び出力スルーレートに対する入力スルーレートの影響を
無視することができなくなってきており、ＬＳＩ回路の
遅延時間計算用のライブラリの作成工程においては、入
力スルーレートを可変要素として各論理セルの特性取得
を行う必要がある。

【００２０】図２１は入力スルーレートを可変要素とし
た場合における論理セルの特性取得を行うためのシミュ
レーション回路を示す図であり、図２１中、２０−１は
入力スルーレートをＴＳin１とする入力信号、２０−２
は入力スルーレートをＴＳin２とする入力信号、２０−
３は入力スルーレートをＴＳin３とする入力信号を示し
ている

【００２１】また、２１−１は入力スルーレートをＴＳ
in１とする入力信号２０−１に対する出力信号、２１−
２は入力スルーレートをＴＳin２とする入力信号２０−
２に対する出力信号、２１−３は入力スルーレートをＴ
Ｓin３とする入力信号２０−３に対する出力信号を示し
ている。

【００２２】即ち、入力スルーレートを可変要素とした
場合における論理セルの特性取得は、入力スルーレート
の異なる複数の入力信号２０−１、２０−２、２０−３
について、出力負荷容量ＣＬを可変し、論理セルの平均
的な回路スレッショルド電圧Ｖth-ＡＶを遅延時間の判
定レベルとして、入力信号２０−１、２０−２、２０−
３に対応する論理セル１３の遅延時間Ｔgate１、Ｔgate
２、Ｔgate３を回路シミュレータによって測定すること
により行うことができる。

【００２３】しかし、入力スルーレートを可変要素とし
て扱う場合において、各論理セルの回路スレッショルド
電圧を平均的な回路スレッショルド電圧Ｖth−ＡＶとす
る場合には、論理セルによっては、遅延時間がマイナス
となってしまう場合があり、一般的な論理シミュレータ
では、マイナスの遅延時間は、遅延時間＝０として扱わ
れてしまうので、このような場合、精度の高い論理シミ
ュレーションを行うことができないという問題点があっ
た。

【００２４】ここに、通常、論理セルの回路スレッショ
ルド電圧は、ＮＡＮＤ回路やＮＯＲ回路など、論理セル
の構造によって異なるものであり、論理セルの中には平
均的な回路スレッショルド電圧Ｖth−ＡＶよりも低い又
は高い回路スレッショルド電圧を持つものが存在する
が、このような論理セルについて、図２１に示すように
回路シミュレーションを行うと、出力負荷容量ＣＬと遅
延時間Ｔgateとの関係は図２２に示すようになり、入力
スルーレートが大きく（ＴＳin３）、かつ、出力負荷
容量ＣＬが小さい場合には、遅延時間がマイナスになっ
てしまうことが判る。

【００２５】図２３は平均的な回路スレッショルド電圧
Ｖth−ＡＶよりも低い又は高い回路スレッショルド電圧
を持つ論理セルの遅延時間がマイナスになってしまう場
合のメカニズムを説明するための図であり、論理セル２
３は、平均的な回路スレッショルド電圧Ｖth−ＡＶより
も低い回路スレッショルド電圧Ｖth２３をもっており、
論理セル２４は、平均的な回路スレッショルド電圧Ｖth
−ＡＶよりも高い回路スレッショルド電圧Ｖth２４を持
っている場合を示している。なお、ＶＤＤは電源電圧で
ある。

【００２６】図２４は論理セル２３の遅延時間Ｔgate２
３がマイナスになってしまう場合のメカニズムを説明す
るための図であり、図２４Ａは論理セル２３の入力信号
に対する出力信号の応答を測定するためのシミュレーシ
ョン回路であり、２６は入力信号、２７は出力信号を示
している。

【００２７】また、図２４Ｂは、図２４Ａに示すシミュ
レーション回路において、入力信号２６のスルーレート
が大きく、かつ、出力負荷容量ＣＬが小さい場合におけ
る論理セル２３の入力信号２６に対する出力信号２７の
応答特性を示す図である。

【００２８】図２４Ｂにおいては、入力信号２６が時刻
ＴＡから立ち上がる場合を示しているが、入力信号２６
の入力スルーレートが大きい場合には、入力信号２６
は、徐々に立ち上がって行くことになる。

【００２９】そして、時刻ＴＢにおいて、入力信号２６
の電圧レベルが論理セル２３の回路スレッショルド電圧
Ｖth２３に達すると、出力信号２７が下降し始めるが、
論理セル２３の出力負荷容量ＣＬが小さいために、出力
信号２７は、非常に速い応答特性を示すことになる。

【００３０】したがって、入力信号２６が論理セル２３
の遅延時間Ｔgate２３を測定すべき電圧である平均的な
回路スレッショルド電圧Ｖth−ＡＶに達する前に、出力
信号２７は、この電圧Ｖth−ＡＶを通過して下降してし
まうことになるので、入力信号２６が平均的な回路スレ
ッショルド電圧Ｖth−ＡＶに達した時刻ＴＣを基準とし
て論理セル２３の遅延時間Ｔgate２３を測定すると、論
理セル２３の遅延時間Ｔgate２３はマイナスとなってし
まう。

【００３１】なお、論理セル２３のように、回路スレッ
ショルド電圧が平均的な回路スレッショルド電圧Ｖth−
ＡＶよりも小さい論理セルの場合、入力信号が立ち下が
り波形の場合には、入力波形が平均的な回路スレッショ
ルド電圧Ｖth−ＡＶに達しても、出力信号は論理セルの
回路スレッショルド電圧に達することはないので、遅延
時間がマイナスとなることはない。

【００３２】図２５は論理セル２４の遅延時間Ｔgate２
４がマイナスになってしまう場合のメカニズムを説明す
るための図であり、図２５Ａは論理セル２４の入力信号
に対する出力信号の応答を測定するためのシミュレーシ
ョン回路であり、２９は入力信号、３０は出力信号を示
している。

【００３３】また、図２５Ｂは、図２５Ａに示すシミュ
レーション回路において、入力信号２９のスルーレート
が大きく、かつ、出力負荷容量ＣＬが小さい場合におけ
る論理セル２４の入力信号２９に対する出力信号３０の
応答特性を示す図である。

【００３４】図２５Ｂにおいては、入力信号２９が時刻
ＴＤから立ち下がる場合を示しているが、入力信号２９
の入力スルーレートが大きい場合には、入力信号２９
は、徐々に立ち下がって行くことになる。

【００３５】そして、時刻ＴＥにおいて、入力信号２９
の電圧レベルが論理セル２４の回路スレッショルド電圧
Ｖth２４に達すると、出力信号３０が上昇し始めるが、
論理セル２４の出力負荷容量ＣＬが小さいために、出力
信号３０は、非常に速い応答特性を示すことになる。

【００３６】したがって、入力信号２９が論理セル２４
の遅延時間Ｔgate２４を測定すべき電圧である平均的な
回路スレッショルド電圧Ｖth−ＡＶに達する前に、出力
信号３０は、この電圧Ｖth−ＡＶを通過して上昇してし
まうことになるので、入力信号２９が平均的な回路スレ
ッショルド電圧Ｖth−ＡＶに達した時刻ＴＦを基準とし
て論理セル２４の遅延時間Ｔgate２４を測定すると、論
理セル２４の遅延時間Ｔgate２４はマイナスとなってし
まう。

【００３７】なお、論理セル２４のように、回路スレッ
ショルド電圧が平均的な回路スレッショルド電圧Ｖth−
ＡＶよりも大きい論理セルの場合、入力信号が立ち上が
り波形の場合には、入力波形が平均的な回路スレッショ
ルド電圧Ｖth−ＡＶに達しても、出力信号は論理セルの
回路スレッショルド電圧に達することはないので、遅延
時間がマイナスとなることはない。

【００３８】このように、入力スルーレートを可変要素
として扱う場合において、各論理セルの回路スレッショ
ルド電圧を平均的な回路スレッショルド電圧Ｖth−ＡＶ
として各論理セルの遅延時間を測定すると、論理セルに
よっては、遅延時間がマイナスとなる場合があり、この
場合、一般的な論理シミュレータでは遅延時間＝０とし
て扱われてしまうため、精度の高い論理シミュレーショ
ンを行うことができないという問題点があった。

【００３９】このような問題点を解消する方法として、
例えば、論理セルの回路スレッショルド電圧を論理セル
毎に測定し、この測定結果を使用して各論理セルの遅延
時間を測定する方法が考えられる。

【００４０】しかし、このようにする場合には、論理セ
ルは、通常、数百種類存在し、その回路スレッショルド
電圧をそれぞれ測定することになることから、多大な時
間を必要としてしまうという問題点があると共に、ＬＳ
Ｉ回路の遅延時間を計算する場合、各論理セルの遅延時
間抽出ポイントが異なることになり、各論理セルの遅延
時間を加算しただけでは正しい遅延時間とはならず、遅
延時間計算プログラム内で遅延時間の測定の判定レベル
合わせの処理が必要となり、処理が複雑になる分、処理
スピードが遅くなってしまうという問題点もある。

【００４１】本発明は、かかる点に鑑み、ＬＳＩ回路の
遅延時間を短時間、かつ、精度高く計算し、精度の高い
ＬＳＩ回路の論理検証を行うことができるようにしたＬ
ＳＩ回路の論理検証方法を提供することを目的とする。

【００４２】

【課題を解決するための手段】本発明中、第１の発明
（請求項１記載のＬＳＩ回路の論理検証方法）は、各論
理セルの回路スレッショルド電圧を、入力波形が立ち上
がり波形の場合には、回路スレッショルド電圧が一番低
い論理セルの回路スレッショルド電圧以下の電圧とし、
入力波形が立ち下がり波形の場合には、回路スレッショ
ルド電圧が一番高い論理セルの回路スレッショルド電圧
以上の電圧として、ＬＳＩ回路の遅延時間を計算し、Ｌ
ＳＩ回路の論理検証を行うというものである。

【００４３】本発明中、第１の発明においては、各論理
セルの回路スレッショルド電圧を、立ち上がり波形用の
回路スレッショルド電圧と、立ち下がり波形用の回路ス
レッショルド電圧に分け、立ち上がり波形用の回路スレ
ッショルド電圧は、回路スレッショルド電圧が一番低い
論理セルの回路スレッショルド電圧以下の電圧とし、立
ち下がり波形用の回路スレッショルド電圧は、回路スレ
ッショルド電圧が一番高い論理セルの回路スレッショル
ド電圧以上の電圧としている。

【００４４】この結果、論理セルの遅延時間がマイナス
となることはないし、また、遅延時間を判定するための
回路スレッショルド電圧が論理セル間でずれるというこ
ともないので、ＬＳＩ回路の遅延時間は、回路情報に基
づいて、入力スルーレート及び出力負荷容量を考慮し
て、各論理セルの遅延時間を加算していくことで精度高
く計算することができる。

【００４５】本発明中、第２の発明（請求項２記載のＬ
ＳＩ回路の論理検証方法）は、外部から信号を入力する
入力回路を構成する論理セル及び外部に信号を出力する
出力回路を構成する論理セルの回路スレッショルド電圧
は、一般的に使用されている回路スレッショルド電圧と
し、入力回路を構成する論理セル及び出力回路を構成す
る論理セル以外の論理セルの回路スレッショルド電圧
は、入力波形が立ち上がり波形の場合には、回路スレッ
ショルド電圧が一番低い論理セルの回路スレッショルド
電圧以下の電圧とし、入力波形が立ち下がり波形の場合
には、回路スレッショルド電圧が一番高い論理セルの回
路スレッショルド電圧以上の電圧として、ＬＳＩ回路の
遅延時間を計算し、ＬＳＩ回路の論理検証を行うという
ものである。

【００４６】本発明中、第３の発明（請求項３記載のＬ
ＳＩ回路の論理検証方法）は、第２の発明において、入
力回路を構成する論理セルの実際の回路スレッショルド
電圧は、入力回路を構成する論理セルの遅延時間がマイ
ナスとならない電圧値とされているというものである。

【００４７】本発明中、第４の発明（請求項４記載のＬ
ＳＩ回路の論理検証方法）は、第１又は第２の発明にお
いて、入力波形のＨレベルと、入力波形が立ち下がり波
形の場合に使用される回路スレッショルド電圧との電圧
差が、入力波形が立ち上がり波形の場合に使用される回
路スレッショルド電圧と、入力波形のＬレベルとの電圧
差に一致しているというものである。

【００４８】本発明中、第５の発明（請求項５記載のＬ
ＳＩ回路の論理検証方法）は、第１、第２、第３又は第
４の発明において、ＬＳＩ回路の遅延時間の計算は、入
力スルーレート及び出力負荷容量を可変要素とし、か
つ、各論理セルの回路スレッショルド電圧を、入力波形
が立ち上がり波形の場合には、回路スレッショルド電圧
が一番低い論理セルの回路スレッショルド電圧以下の電
圧とし、入力波形が立ち下がり波形の場合には、回路ス
レッショルド電圧が一番高い論理セルの回路スレッショ
ルド電圧以上の電圧として、各論理セルの特性取得を行
い、ＬＳＩ回路の遅延時間の計算の際に、各論理セルの
遅延時間を加算することにより行うというものである。

【００４９】本発明中、第６の発明（請求項６記載のＬ
ＳＩ回路の論理検証方法）は、第１、第２、第３又は第
４の発明において、ＬＳＩ回路の遅延時間の計算は、入
力スルーレート及び出力負荷容量を可変要素とし、か
つ、各論理セルの回路スレッショルド電圧を平均的な回
路スレッショルド電圧として、各論理セルの特性取得を
行い、ＬＳＩ回路の遅延時間の計算の際に、各論理セル
の回路スレッショルド電圧を、入力波形が立ち上がり波
形の場合には、回路スレッショルド電圧が一番低い論理
セルの回路スレッショルド電圧以下の電圧とし、入力波
形が立ち下がり波形の場合には、回路スレッショルド電
圧が一番高い論理セルの回路スレッショルド電圧以上の
電圧として、各論理セルの遅延時間を変換することによ
り行うというものである。

【００５０】

【発明の実施の形態】以下、図１〜図１７を参照して、
本発明の第１実施形態及び第２実施形態について説明す
る。

【００５１】第１実施形態・・図１〜図１３図１は本発明の第１実施形態を概略的に示すフローチャ
ートであり、図１中、３２は準備工程であるライブラリ
作成工程、３３は論理検証工程である。

【００５２】即ち、本発明の第１実施形態においては、
負荷条件として、入力スルーレート及び出力負荷容量を
可変要素とし、かつ、各論理セルの回路スレッショルド
電圧を、入力信号が立ち上がり波形の場合には後述する
ように決定される立ち上がり波形用の回路スレッショル
ド電圧Ｖth−ＵＰとし、入力信号が立ち下がり波形の場
合には後述するように決定される立ち下がり波形用の回
路スレッショルド電圧Ｖth−ＤＯＷＮとし、論理セルの
トランジスタ回路情報に基づいて、各論理セルの特性取
得が行われ、このようにして取得された各論理セルの特
性は、ＬＳＩ回路の遅延時間計算用パラメータとして、
論理情報とともにライブラリと呼ばれるファイルに登録
される。

【００５３】図２は本発明の第１実施形態において実行
される立ち上がり波形用の回路スレッショルド電圧Ｖth
−ＵＰ及び立ち下がり波形用の回路スレッショルド電圧
Ｖth−ＤＯＷＮの決定方法を説明するための図である。

【００５４】即ち、本発明の第１実施形態においては、
立ち上がり波形用の回路スレッショルド電圧Ｖth−ＵＰ
は、全論理セルのうち、回路スレッショルド電圧が一番
低い論理セルの回路スレッショルド電圧以下の電圧であ
り、立ち下がり波形用の回路スレッショルド電圧Ｖth−
ＤＯＷＮは、全論理セルのうち、回路スレッショルド電
圧が一番高い論理セルの回路スレッショルド電圧以上の
電圧であり、かつ、入力波形のＨレベル（例えば、電源
電圧ＶＤＤ）−［立ち下がり波形用の回路スレッショル
ド電圧Ｖth−ＤＯＷＮ］＝［立ち上がり波形用の回路ス
レッショルド電圧Ｖth−ＵＰ］−入力波形のＬレベル
（例えば、０［Ｖ］）＝ΔＶを満たす電圧となるように
決定される。

【００５５】例えば、図３に示すように、電源電圧ＶＤ
Ｄ＝３.３［Ｖ］、回路スレッショルド電圧が一番高い
論理セルの回路スレッショルド電圧＝１.６５［Ｖ］、
回路スレッショルド電圧が一番低い論理セルの回路スレ
ッショルド電圧＝１［Ｖ］であった場合には、例えば、
立ち下がり波形用の回路スレッショルド電圧Ｖth−ＤＯ
ＷＮ＝３.３［Ｖ］×８０％＝２.６４［Ｖ］、立ち上が
り波形用の回路スレッショルド電圧Ｖth−ＵＰ＝３.３
［Ｖ］×２０％＝０.６６［Ｖ］とする。

【００５６】ここに、回路スレッショルド電圧が一番高
い論理セルの回路スレッショルド電圧及び回路スレッシ
ョルド電圧が一番低い論理セルの回路スレッショルド電
圧は、例えば、トランジスタ構造から回路スレッショル
ド電圧の一番高い論理セル及び回路スレッショルド電圧
の一番低い論理セルを探し出し、それらのＤＣ特性又は
ＡＣ特性を測定することにより知ることができる。

【００５７】例えば、図４はＣＭＯＳ構造の４入力ＮＯ
Ｒ回路を示す図であり、図４Ａはシンボル図、図４Ｂは
トランジスタ回路図である。なお、Ａ１〜Ａ４は入力信
号、３５〜３８はｐＭＯＳトランジスタ、３９〜４２は
ｎＭＯＳトランジスタ、Ｘは出力信号である。

【００５８】この４入力ＮＯＲ回路は、４個のｐＭＯＳ
トランジスタ３５〜３８を縦積み接続（トーテンポール
接続）し、かつ、４個のｎＭＯＳトランジスタ３９〜４
２を並列接続して構成されているので、ＶＤＤ電源線と
出力端との間の抵抗値と、出力端とＶＳＳ電源線との間
の抵抗値に差が生じる。

【００５９】ここに、ＶＤＤ電源線と出力端との間の抵
抗値は、ｐＭＯＳトランジスタ３５〜３８がオン状態と
される場合、ｐＭＯＳトランジスタ１個分の抵抗値の４
倍になるが、出力端とＶＳＳ電源線との間の抵抗値は、
ｎＭＯＳトランジスタ３９〜４２の並列接続であるた
め、ｎＭＯＳトランジスタ３９〜４２のいずれか１個が
オン状態とされて最大値となる場合であっても、ｎＭＯ
Ｓトランジスタ１個分の抵抗値にしかならない。

【００６０】しかも、ｎＭＯＳトランジスタにおけるキ
ャリヤである電子の移動度は、ｐＭＯＳトランジスタの
キャリヤであるホールの移動度よりも大きいので、ｎＭ
ＯＳトランジスタとｐＭＯＳトランジスタのサイズが同
一の場合には、ｎＭＯＳトランジスタの方が抵抗値が小
さくなる。

【００６１】そこで、入力信号Ａ１＝入力信号Ａ２＝入
力信号Ａ３＝入力信号Ａ４＝「０」とされる場合には、
出力信号Ｘ＝Ｈレベルとなり、入力信号Ａ１〜Ａ４の少
なくともいずれか１個＝「１」とされる場合には、出力
信号Ｘ＝Ｌレベルとなるが、トランジスタは、ゲート電
圧の大きさによりオン抵抗が変化するため、ｐＭＯＳト
ランジスタ３５〜３８が動作して出力信号ＸがＨレベル
になる場合には、ｐＭＯＳトランジスタ３５〜３８のゲ
ート電圧として、よりＶＳＳレベルに近い電圧が必要と
なる。

【００６２】これに対して、ｎＭＯＳトランジスタ３９
〜４２の一部又は全部が動作して出力信号ＸがＬレベル
になる場合には、ｎＭＯＳトランジスタ３９〜４２のゲ
ート電圧として、ＶＤＤレベルにそれほど近い電圧でな
くとも、出力信号ＸをＬレベルにすることができる。

【００６３】したがって、図４に示す４入力ＮＯＲ回路
の場合には、回路スレッショルド電圧は、ＶＳＳ側に引
っ張られることになる。

【００６４】このように、論理セルのトランジスタ構造
を理解することにより、回路スレッショルド電圧が一番
高い論理セル及び回路スレッショルド電圧が一番低い論
理セルを容易に探し出すことができる。

【００６５】そして、このようにして探し出した回路ス
レッショルド電圧が一番高い論理セルの回路スレッショ
ルド電圧及び回路スレッショルド電圧が一番低い論理セ
ルの回路スレッショルド電圧は、回路シミュレータを使
用してＤＣ特性あるいはＡＣ特性から抽出することがで
きる。

【００６６】ここに、ＤＣ特性から立ち上がり波形用の
回路スレッショルド電圧Ｖth−ＵＰを測定する場合に
は、図５Ａに示すように、入力電圧４４を次第に上げて
いき、出力電圧４５が下降し始めた時点での入力電圧を
立ち上がり波形用の回路スレッショルド電圧Ｖth−ＵＰ
として決定する。

【００６７】また、ＤＣ特性から立ち下がり波形用の回
路スレッショルド電圧Ｖth−ＤＯＷＮを測定する場合に
は、同じく、図５Ａに示すように、入力電圧４４を次第
に上げていき、出力電圧４５が下降を終了させた時点で
の入力電圧を立ち下がり波形用の回路スレッショルド電
圧Ｖth−ＤＯＷＮとして決定する。

【００６８】なお、図５Ｂに示すように、入力電圧４４
を次第に下げていき、出力電圧４５が上昇し始めた時点
での入力電圧を立ち下がり波形用の回路スレッショルド
電圧Ｖth−ＤＯＷＮとして決定し、出力電圧４５が上昇
を終了させた時点での入力電圧を立ち上がり波形用の回
路スレッショルド電圧Ｖth−ＵＰとして決定することも
できる。

【００６９】なお、一般的に言われる回路スレッショル
ド電圧は、入力信号４４と出力信号４５がクロスした場
合の入力信号４４の電圧であるが、本発明の第１実施形
態においては、出力の判定レベルも入力の判定レベルと
合わせてシフトするので、確実にマイナスがでない電圧
として、本例では、出力信号４５の電圧の変化し始めた
入力信号４４の電圧を回路スレッショルド電圧としてい
る。

【００７０】また、図６はＡＣ特性から立ち上がり波形
用の回路スレッショルド電圧Ｖth−ＵＰ及び立ち下がり
波形用の回路スレッショルド電圧Ｖth−ＤＯＷＮを測定
する方法を説明するための図であり、図６Ａはシミュレ
ーション回路、図６Ｂ及び図６Ｃは入力信号及び出力信
号の変化を示している。

【００７１】即ち、ＡＣ特性から立ち上がり波形用の回
路スレッショルド電圧Ｖth−ＵＰを測定する場合には、
無負荷の状態でデザインルール上許される最大の入力ス
ルーレートの立ち上がり波形の入力信号４７を入力した
場合に、出力信号４８が動き始める場合の入力信号４７
の電圧を立ち上がり波形用の回路スレッショルド電圧Ｖ
th−ＵＰとして決定する。

【００７２】また、ＡＣ特性から立ち下がり波形用の回
路スレッショルド電圧Ｖth−ＤＯＷＮを測定する場合に
は、無負荷の状態でデザインルール上許される最大の入
力スルーレートの立ち下がり波形の入力信号４９を入力
した場合に、出力信号５０が動き始める場合の入力信号
４９の電圧を立ち下がり波形用の回路スレッショルド電
圧Ｖth−ＤＯＷＮとして決定する。

【００７３】このようにして、立ち上がり波形用の回路
スレッショルド電圧Ｖth−ＵＰ及び立ち下がり波形用の
回路スレッショルド電圧Ｖth−ＤＯＷＮを決定する場合
には、論理セルの遅延時間は、図７及び図８に示すよう
に定義される。

【００７４】即ち、図７Ａに示すように、論理セル５１
が入力信号と出力信号とが反転極性となる論理セルであ
り、かつ、図７Ｂに示すように、入力信号５２が立ち上
がり波形の場合には、論理セル５１の遅延時間は、入力
信号５２が立ち上がり波形用の回路スレッショルド電圧
Ｖth−ＵＰに上昇した後、出力信号５３が立ち下がり波
形用の回路スレッショルド電圧Ｖth−ＤＯＷＮに下降す
るまでの時間と定義される。

【００７５】また、図７Ａに示すように、論理セル５１
が入力信号と出力信号とが反転極性となる論理セルであ
り、かつ、図７Ｃに示すように、入力信号５２が立ち下
がり波形の場合には、論理セル５１の遅延時間は、入力
信号５２が立ち下がり波形用の回路スレッショルド電圧
Ｖth−ＤＯＷＮに下降した後、出力信号５３が立ち上が
り波形用の回路スレッショルド電圧Ｖth−ＵＰに上昇す
るまでの時間と定義される。

【００７６】また、図８Ａに示すように、論理セル５５
が入力信号と出力信号とが同極性となる論理セルであ
り、かつ、図８Ｂに示すように、入力信号５６が立ち上
がり波形の場合には、論理セル５５の遅延時間は、入力
信号５６が立ち上がり波形用の回路スレッショルド電圧
Ｖth−ＵＰに上昇した後、出力信号５７が立ち上がり波
形用の回路スレッショルド電圧Ｖth−ＵＰに上昇するま
での時間と定義される。

【００７７】また、図８Ａに示すように、論理セル５５
が入力信号と出力信号とが同極性となる論理セルであ
り、かつ、図８Ｃに示すように、入力信号５６が立ち下
がり波形の場合には、論理セル５５の遅延時間は、入力
信号５６が立ち下がり波形用の回路スレッショルド電圧
Ｖth−ＤＯＷＮに下降した後、出力信号５７が立ち下が
り波形用の回路スレッショルド電圧Ｖth−ＤＯＷＮに下
降するまでの時間と定義される。

【００７８】そして、論理検証工程３３においては、遅
延時間計算プログラムによりＬＳＩ回路の遅延時間が計
算されるが、遅延時間計算プログラムは、遅延時間計算
用パラメータが登録されているライブラリを参照し、回
路情報が与えられたＬＳＩ回路の遅延時間の計算を行う
ことになる。

【００７９】ここに、論理セルの遅延時間を図７及び図
８に示すように定義すると、論理セルを繋ぎ合わせた場
合の遅延時間のイメージは、例えば、図９及び図１０に
示すようになる。

【００８０】図９中、５９、６０、６１、６２は入力信
号と出力信号とが反転極性となる論理セル、Ｔgate５９
は論理セル５９の遅延時間、Ｔgate６０は論理セル６０
の遅延時間、Ｔgate６１は論理セル６１の遅延時間、Ｔ
gate６２は論理セル６２の遅延時間である。

【００８１】また、図１０中、６４、６５、６６、６７
は入力信号と出力信号とが同極性となる論理セル、Ｔga
te６４は論理セル６４の遅延時間、Ｔgate６５は論理セ
ル６５の遅延時間、Ｔgate６６は論理セル６６の遅延時
間、Ｔgate６７は論理セル６７の遅延時間である。

【００８２】ここに、図１１は論理セルの遅延時間を図
７及び図８に示すように定義する場合には論理セルの遅
延時間にマイナスが発生しないことを説明するための図
である。

【００８３】図１１中、６９、７０、７１は入力信号と
出力信号とが反転極性となる論理セル、７２は論理セル
６９の入力信号、７３は論理セル６９の出力信号（論理
セル７０の入力信号）、７４は論理セル７０の出力信号
（論理セル７１の入力信号）、７５は論理セル７１の出
力信号、Ｔgate６９は論理セル６９の遅延時間、Ｔgate
７０は論理セル７０の遅延時間、Ｔgate７１は論理セル
７１の遅延時間である。

【００８４】論理セル６９の出力信号７３に着目する
と、論理セル７０の立ち下がり波形用の回路スレッショ
ルド電圧Ｖth−ＤＯＷＮは、平均的な回路スレッショル
ド電圧Ｖth−ＡＶ及び論理セル７０の実際の回路スレッ
ショルド電圧Ｖth−７０よりも高い電圧とされているの
で、論理セル７０の出力負荷容量がどんなに小さくと
も、また、論理セル６９の出力信号７３の出力スルーレ
ートがどんなに大きくても、論理セル６９の出力信号７
３が立ち下がり波形用の回路スレッショルド電圧Ｖth−
ＤＯＷＮに達した時点では、論理セル７０の出力信号７
４は変化しないため、論理セル７０の遅延時間Ｔgate７
０がマイナスになることはない。

【００８５】ここに、論理セル７０の遅延時間Ｔgate７
０の入力信号７３における判定ポイントをＴlevel（＝
［立ち下がり波形用の回路スレッショルド電圧Ｖth−Ｄ
ＯＷＮ］−［平均的な回路スレッショルド電圧Ｖth−Ａ
Ｖ］）分シフトしたわけであるから、その分を他の部分
から差し引く必要がある。

【００８６】これは、論理セル６９の遅延時間Ｔgate６
９の出力信号７３における判定ポイントを立ち下がり波
形用の回路スレッショルド電圧Ｖth−ＤＯＷＮにシフト
することにより可能であり、本発明の第１実施形態にお
いては、このようにしているが、論理セル６９の遅延時
間Ｔgate６９の出力信号７３における判定ポイントをＴ
level分シフトして立ち下がり波形用の回路スレッショ
ルド電圧Ｖth−ＤＯＷＮにすることは、論理セル６９の
遅延時間Ｔgate６９からＴlevel分差し引くことに相当
する。

【００８７】ここに、論理セル６９の出力信号７３の出
力スルーレートが非常に大きくなるのは、論理セル６９
の出力に非常に大きな負荷が付いた場合であり、非常に
大きな負荷が論理セル６９に付いた場合には、論理セル
６９の遅延時間Ｔgate６９も大きくなっているため、論
理セル６９の遅延時間Ｔgate６９の出力信号７３におけ
る判定ポイントを、Ｔlevel分シフトして、立ち下がり
波形用の回路スレッショルド電圧Ｖth−ＤＯＷＮとして
も、論理セル６９の遅延時間がマイナスとなることはな
い。

【００８８】また、論理セル７０の出力信号７４に着目
すると、論理セル７１の立ち上がり波形用の回路スレッ
ショルド電圧Ｖth−ＵＰは、平均的な回路スレッショル
ド電圧Ｖth−ＡＶ及び論理セル７１の実際の回路スレッ
ショルド電圧Ｖth−７１よりも低い電圧とされているの
で、論理セル７１の出力負荷容量がどんなに小さくと
も、また、論理セル７０の出力信号７４の出力スルーレ
ートがどんなに大きくても、論理セル７０の出力信号７
４が立ち上がり波形用の回路スレッショルド電圧Ｖth−
ＵＰに達した時点では、論理セル７１の出力信号７５は
変化しないため、論理セル７１の遅延時間Ｔgate７１が
マイナスになることはない。

【００８９】以上のようにして論理検証工程３３におい
ては、遅延時間計算プログラムによるＬＳＩ回路の遅延
時間の計算が行われると、その結果は、論理シミュレー
タに受け渡され、論理シミュレータにおいては、遅延時
間計算プログラムによる遅延時間の計算結果に基づい
て、所定のテストパターンについて論理シミュレーショ
ンが行われる。

【００９０】そして、論理シミュレーションの結果、期
待値が得られたか否かが判定され、期待値が得られてい
る場合には、論理検証したＬＳＩ回路に基づく製造が行
われ、期待値が得られていない場合には、ＬＳＩ回路の
修正が行われ、期待値を得ることができるまで、遅延時
間計算及び論理シミュレーションが繰り返される。

【００９１】以上のように、本発明の第１実施形態にお
いては、各論理セルの回路スレッショルド電圧を、立ち
上がり波形用の回路スレッショルド電圧Ｖth−ＵＰと、
立ち下がり波形用の回路スレッショルド電圧Ｖth−ＤＯ
ＷＮに分けている。

【００９２】そして、立ち上がり波形用の回路スレッシ
ョルド電圧Ｖth−ＵＰは、回路スレッショルド電圧が一
番低い論理セルの回路スレッショルド電圧以下の電圧で
あり、立ち下がり波形用の回路スレッショルド電圧Ｖth
−ＤＯＷＮは、回路スレッショルド電圧が一番高い論理
セルの回路スレッショルド電圧以上の電圧であり、か
つ、入力波形のＨレベル（例えば、電源電圧ＶＤＤ）−
［立ち下がり波形用の回路スレッショルド電圧Ｖth−Ｄ
ＯＷＮ］＝［立ち上がり波形用の回路スレッショルド電
圧Ｖth−ＵＰ］−入力波形のＬレベル（例えば、０
［Ｖ］）＝ΔＶを満たす電圧となるように決定するとし
ている。

【００９３】この結果、論理セルの遅延時間がマイナス
となることはないし、また、遅延時間を判定するための
回路スレッショルド電圧が論理セル間でずれるというこ
ともない。

【００９４】したがって、本発明の第１実施形態によれ
ば、ＬＳＩ回路の遅延時間は、回路情報に基づいて、入
力スルーレート及び出力負荷容量を考慮して、各論理セ
ルの遅延時間を加算していくことで精度高く計算するこ
とができるので、ＬＳＩ回路の遅延時間を短時間で計算
し、精度の高いＬＳＩ回路の論理検証を行うことができ
る。

【００９５】なお、図１２及び図１３はシステム上の検
証を行う場合に適用して好適な回路スレッショルド電圧
の決定方法を説明するための図である。

【００９６】図１２中、７７、７８、７９、８０は入力
信号と出力信号とが反転極性となる論理セルであり、７
７は外部から信号を入力する入力回路を構成する論理セ
ル、７８、７９は内部セル、８０は外部に信号を出力す
る出力回路を構成する論理セルである。

【００９７】また、８１、８６は論理セル７７の入力信
号、８２、８７は論理セル７７の出力信号（論理セル７
８の入力信号）、８３、８８は論理セル７８の出力信号
（論理セル７９の入力信号）、８４、８９は論理セル７
９の出力信号（論理セル８０の入力信号）、８５、９０
は論理セル８０の出力信号である。

【００９８】また、Ｔgate７７は論理セル７７の遅延時
間、Ｔgate７８は論理セル７８の遅延時間、Ｔgate７９
は論理セル７９の遅延時間、Ｔgate８０は論理セル８０
の遅延時間である。

【００９９】また、図１３中、９２、９３、９４、９５
は入力信号と出力信号とが同極性となる論理セルであ
り、９２は外部から信号を入力する入力回路を構成する
論理セル、９３、９４は内部セル、９５は外部に信号を
出力する出力回路を構成する論理セルである。

【０１００】また、９６、１０１は論理セル９２の入力
信号、９７、１０２は論理セル９２の出力信号（論理セ
ル９３の入力信号）、９８、１０３は論理セル９３の出
力信号（論理セル９４の入力信号）、９９、１０４は論
理セル９４の出力信号（論理セル９５の入力信号）、１
００、１０５は論理セル９５の出力信号である。

【０１０１】また、Ｔgate９２は論理セル９２の遅延時
間、Ｔgate９３は論理セル９３の遅延時間、Ｔgate９４
は論理セル９４の遅延時間、Ｔgate９５は論理セル９５
の遅延時間である。

【０１０２】このように、外部から信号を入力する入力
回路を構成する論理セル７７、９２及び外部に信号を出
力する出力回路を構成する論理セル８０、９５の回路ス
レッショルド電圧は、一般的に使用されている回路スレ
ッショルド電圧Ｖth−ＳＴとし、内部セル７８、７９、
９３、９４の回路スレッショルド電圧は、立ち上がり波
形用の回路スレッショルド電圧Ｖth−ＵＰ及び立ち下が
り波形用の回路スレッショルド電圧Ｖth−ＤＯＷＮを使
用する場合には、ＬＳＩチップ間の入力−出力間遅延
は、一般的に使用されている判定レベルで表現すること
ができる。

【０１０３】このようにする場合、論理セル７７、９２
の遅延時間Ｔgate７７、Ｔgate９２がマイナスとならな
いように、論理セル７７、９２の実際の回路スレッショ
ルド電圧が一般的な回路スレッショルド電圧Ｖth−ＳＴ
の近くとなるように、論理セル７７、９２を設計する必
要がある。

【０１０４】第２実施形態・・図１４〜図１７図１４は本発明の第２実施形態を概略的に示すフローチ
ャートであり、図１４中、１０７はライブラリ作成工
程、１０８は論理検証工程である。

【０１０５】即ち、ライブラリ作成工程１０７において
は、負荷条件として、入力スルーレート及び出力負荷容
量を可変要素とし、かつ、各論理セルの回路スレッショ
ルド電圧を平均的な回路スレッショルド電圧Ｖth−ＡＶ
とし、論理セルのトランジスタ回路情報に基づいて、各
論理セルの特性取得が行われ、このようにして取得され
た各論理セルの特性は、ＬＳＩ回路の遅延時間計算用パ
ラメータとして、論理情報とともにライブラリと呼ばれ
るファイルに登録される。

【０１０６】なお、本発明の第２実施形態においては、
ラリブラリに登録される論理セルの遅延時間は、図１５
及び図１６に示すようになる。

【０１０７】即ち、図１５Ａに示すように、論理セル１
１０が入力信号と出力信号とが反転極性となる論理セル
であり、かつ、図１５Ｂに示すように、入力信号１１１
が立ち上がり波形の場合には、論理セル１１０の遅延時
間は、入力信号１１１が平均的な回路スレッショルド電
圧Ｖth−ＡＶに上昇した後、出力信号１１２が平均的な
回路スレッショルド電圧Ｖth−ＡＶに下降するまでの時
間となる。

【０１０８】また、図１５Ａに示すように、論理セル１
１０が入力信号と出力信号とが反転極性となる論理セル
であり、かつ、図１５Ｃに示すように、入力信号１１１
が立ち下がり波形の場合には、論理セル１１０の遅延時
間は、入力信号１１１が平均的な回路スレッショルド電
圧Ｖth−ＡＶに下降した後、出力信号１１２が平均的な
回路スレッショルド電圧Ｖth−ＡＶに上昇するまでの時
間となる。

【０１０９】また、図１６Ａに示すように、論理セル１
１４が入力信号と出力信号とが同極性となる論理セルで
あり、かつ、図１６Ｂに示すように、入力信号１１５が
立ち上がり波形の場合には、論理セル１１４の遅延時間
は、入力信号１１５が平均的な回路スレッショルド電圧
Ｖth−ＡＶに上昇した後、出力信号１１６が平均的な回
路スレッショルド電圧Ｖth−ＡＶに上昇するまでの時間
となる。

【０１１０】また、図１６Ａに示すように、論理セル１
１４が入力信号と出力信号とが同極性となる論理セルで
あり、かつ、図１６Ｃに示すように、入力信号１１５が
立ち下がり波形の場合には、論理セル１１４の遅延時間
は、入力信号１１５が平均的な回路スレッショルド電圧
Ｖth−ＡＶに下降した後、出力信号１１６が平均的な回
路スレッショルド電圧Ｖth−ＡＶに下降するまでの時間
となる。

【０１１１】そして、ＬＳＩ回路の論理検証工程１０８
においては、遅延時間計算プログラムによるＬＳＩ回路
の遅延時間が計算されるが、遅延時間計算プログラム
は、遅延時間計算用パラメータが登録されているライブ
ラリを参照し、ＬＳＩ回路の遅延時間の計算を行うこと
になる。

【０１１２】そして、本発明の第２実施形態において
は、遅延時間計算プログラムによるＬＳＩ回路の遅延時
間が計算の際に、平均的な回路スレッショルド電圧Ｖth
−ＡＶを判定レベルとした論理セルの遅延時間から、立
ち上がり波形用の回路スレッショルド電圧Ｖth−ＵＰ及
び立ち下がり波形用の回路スレッショルド電圧Ｖth−Ｄ
ＯＷＮを判定レベルとした論理セルの遅延時間への変換
が行われる。

【０１１３】なお、本発明の第１実施形態の場合と同様
に、立ち上がり波形用の回路スレッショルド電圧Ｖth−
ＵＰは、全論理セルのうち、回路スレッショルド電圧が
一番低い論理セルの回路スレッショルド電圧以下の電圧
であり、立ち下がり波形用の回路スレッショルド電圧Ｖ
th−ＤＯＷＮは、全論理セルのうち、回路スレッショル
ド電圧が一番高い論理セルの回路スレッショルド電圧以
上の電圧であり、かつ、入力波形のＨレベル（例えば、
電源電圧ＶＤＤ）−［立ち下がり波形用の回路スレッシ
ョルド電圧Ｖth−ＤＯＷＮ］＝［立ち上がり波形用の回
路スレッショルド電圧Ｖth−ＵＰ］−入力波形のＬレベ
ル（例えば、０［Ｖ］）＝ΔＶを満たす電圧となるよう
に決定される。

【０１１４】図１７は、本発明の第２実施形態におい
て、遅延時間計算プログラムによるＬＳＩ回路の遅延時
間が計算される際に実行される論理セルの遅延時間の変
換動作を説明するための図である。

【０１１５】図１７中、１２０、１２１、１２２は入力
信号と出力信号とが反転極性となる論理セル、１２３は
論理セル１２０の入力信号、１２４は論理セル１２０の
出力信号（論理セル１２１の入力信号）、１２５は論理
セル１２１の出力信号（論理セル１２２の入力信号）、
１２６は論理セル１２２の出力信号である。

【０１１６】図１７に示す例では、電源電圧ＶＤＤ＝
３.３［Ｖ］、平均的な回路スレッショルド電圧Ｖth−
ＡＶ＝１.６５［Ｖ］、立ち上がり波形用の回路スレッ
ショルド電圧Ｖth−ＵＰ＝０.６６［Ｖ］、立ち下がり
波形用の回路スレッショルド電圧Ｖth−ＤＯＷＮ＝２.
６４［Ｖ］としている。

【０１１７】ここに、論理セル１２１について、平均的
な回路スレッショルド電圧Ｖth−ＡＶを判定レベルとし
た場合の遅延時間Ｔgate１２１−Ａを、立ち上がり波形
用の回路スレッショルド電圧Ｖth−ＵＰ及び立ち下がり
波形用の回路スレッショルド電圧Ｖth−ＤＯＷＮを判定
レベルとした場合の遅延時間Ｔgate１２１−Ｂへの変換
を行う場合を例にして、本発明の第２実施形態で実行さ
れる遅延時間の変換について説明する。

【０１１８】入力スルーレートの範囲は、電源電圧ＶＤ
Ｄの２０〜８０［％］であり、その電圧差は、電源電圧
ＶＤＤの６０％分であり、立ち下がり波形用の回路スレ
ッショルド電圧Ｖth−ＤＯＷＮ（２.６４［Ｖ］）と、
平均的な回路スレッショルド電圧Ｖth−ＡＶ（１.６５
［Ｖ］）との間隔は、電源電圧ＶＤＤ（３.３［Ｖ］）
の３０％分である。

【０１１９】即ち、立ち下がり波形用の回路スレッショ
ルド電圧Ｖth−ＤＯＷＮ（２.６４［Ｖ］）と、平均的
な回路スレッショルド電圧Ｖth−ＡＶ（１.６５
［Ｖ］）との間隔は、入力スルーレートの１／２である
ことから、回路スレッショルド電圧の１.６５［Ｖ］か
ら２.６４［Ｖ］への変換は、入力スルーレートを１／
２にして加算することにより行うことができる。

【０１２０】また、出力スルーレートの範囲は、電源電
圧ＶＤＤの２０〜８０［％］であり、その電圧差は、電
源電圧ＶＤＤの６０％分であり、立ち上がり波形用の回
路スレッショルド電圧Ｖth−ＵＰ（０.６６［Ｖ］）
と、平均的な回路スレッショルド電圧Ｖth−ＡＶ（１.
６５［Ｖ］）との間隔は、電源電圧ＶＤＤ（３.３
［Ｖ］）の３０％分である。

【０１２１】即ち、立ち上がり波形用の回路スレッショ
ルド電圧Ｖth−ＵＰ（０.６６［Ｖ］）と、平均的な回
路スレッショルド電圧Ｖth−ＡＶ（１.６５［Ｖ］）と
の間隔は、出力スルーレートの１／２であることから、
回路スレッショルド電圧の１.６５［Ｖ］から０.６６
［Ｖ］への変換は、出力スルーレートを１／２にして減
算することにより行うことができる。

【０１２２】したがって、論理セル１２１について、平
均的な回路スレッショルド電圧Ｖth−ＡＶを判定レベル
とした場合の遅延時間Ｔgate１２１−Ａを、立ち上がり
波形用の回路スレッショルド電圧Ｖth−ＵＰ及び立ち下
がり波形用の回路スレッショルド電圧Ｖth−ＤＯＷＮを
判定レベルとした場合の遅延時間Ｔgate１２１−Ｂへの
変換は、下記の計算式［Ｔgate１２１−Ｂ］＝［Ｔgate１２１−Ａ］＋（１／
２）ＴＳin−（１／２）ＴＳout を実行することにより行うことができる。

【０１２３】このように、本発明の第２実施形態におい
ても、立ち上がり波形用の回路スレッショルド電圧Ｖth
−ＵＰは、全論理セルのうち、回路スレッショルド電圧
が一番低い論理セルの回路スレッショルド電圧以下の電
圧であり、立ち下がり波形用の回路スレッショルド電圧
Ｖth−ＤＯＷＮは、全論理セルのうち、回路スレッショ
ルド電圧が一番高い論理セルの回路スレッショルド電圧
以上の電圧であり、かつ、入力波形のＨレベル（例え
ば、電源電圧ＶＤＤ）−［立ち下がり波形用の回路スレ
ッショルド電圧Ｖth−ＤＯＷＮ］＝［立ち上がり波形用
の回路スレッショルド電圧Ｖth−ＵＰ］−入力波形のＬ
レベル（例えば、０［Ｖ］）＝ΔＶを満たす電圧である
としているので、論理セルの遅延時間にマイナスが発生
することはない。

【０１２４】したがって、本発明の第２実施形態によっ
ても、本発明の第１実施形態の場合と同様に、ＬＳＩ回
路の遅延時間を短時間で計算し、精度の高いＬＳＩ回路
の論理検証を行うことができる。

【０１２５】

【発明の効果】以上のように、本発明中、第１の発明
（請求項１記載のＬＳＩ回路の論理検証方法）によれ
ば、論理セルの遅延時間がマイナスとなることはない
し、また、遅延時間を判定するための回路スレッショル
ド電圧が論理セル間でずれるということもなく、ＬＳＩ
回路の遅延時間は、回路情報に基づいて、入力スルーレ
ート及び出力負荷容量を考慮して、各論理セルの遅延時
間を加算していくことで精度高く計算することができる
ので、ＬＳＩ回路の遅延時間を短時間で計算し、精度の
高いＬＳＩ回路の論理検証を行うことができる。

【０１２６】また、本発明中、第２又は３の発明（請求
項２又は３記載のＬＳＩ回路の論理検証方法）によれ
ば、第１の発明と同様の効果を得ることができると共
に、システムの検証を行う場合に、ＬＳＩチップ間の入
力−出力間遅延を一般的に使用されている判定レベルで
表現することができ、システムの検証を行う場合に新た
な判定レベルを設ける必要がない。

【０１２７】また、本発明中、第４の発明（請求項４記
載のＬＳＩ回路の論理検証方法）によれば、第１、第２
又は第３の発明と同様の効果を得ることができ、本発明
中、第５又は第６の発明（請求項５又は６記載のＬＳＩ
回路の論理検証方法）によれば、第１、第２、第３又は
第４の発明と同様の効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態を概略的に示すフローチ
ャートである。

【図２】本発明の第１実施形態において実行される立ち
上がり波形用の回路スレッショルド電圧及び立ち下がり
波形用の回路スレッショルド電圧の決定方法を説明する
ための図である。

【図３】立ち上がり波形用の回路スレッショルド電圧及
び立ち下がり波形用の回路スレッショルド電圧の具体例
を示す図である。

【図４】ＣＭＯＳ構造の４入力のＮＯＲ回路を示す図で
ある。

【図５】ＤＣ特性から立ち上がり波形用の回路スレッシ
ョルド電圧及び立ち下がり波形用の回路スレッショルド
電圧を測定する方法を説明するための図である。

【図６】ＡＣ特性から立ち上がり波形用の回路スレッシ
ョルド電圧及び立ち下がり波形用の回路スレッショルド
電圧を測定する方法を説明するための図である。

【図７】本発明の第１実施形態における論理セルの遅延
時間の定義を説明するための図である。

【図８】本発明の第１実施形態における論理セルの遅延
時間の定義を説明するための図である。

【図９】本発明の第１実施形態が採用するように論理セ
ルの遅延時間を定義した場合において論理セルを繋ぎ合
わせた場合の遅延時間のイメージを示す図である。

【図１０】本発明の第１実施形態が採用するように論理
セルの遅延時間を定義した場合において論理セルを繋ぎ
合わせた場合の遅延時間のイメージを示す図である。

【図１１】論理セルの遅延時間を図７及び図８に示すよ
うに定義する場合には論理セルの遅延時間にマイナスが
発生しないことを説明するための図である。

【図１２】システム上の検証を行う場合に適用して好適
な回路スレッショルド電圧の決定方法を説明するための
図である。

【図１３】システム上の検証を行う場合に適用して好適
な回路スレッショルド電圧の決定方法を説明するための
図である。

【図１４】本発明の第２実施形態を概略的に示すフロー
チャートである。

【図１５】本発明の第２実施形態においてラリブラリに
登録される論理セルの遅延時間の定義を説明するための
図である。

【図１６】本発明の第２実施形態においてラリブラリに
登録される論理セルの遅延時間の定義を説明するための
図である。

【図１７】本発明の第２実施形態において、遅延時間計
算プログラムによるＬＳＩ回路の遅延時間が計算される
際に実行される論理セルの遅延時間の変換動作を説明す
るための図である。

【図１８】従来のＬＳＩ回路の論理検証方法を概略的に
示すフローチャートである。

【図１９】従来のＬＳＩ回路の論理検証方法において実
行される論理セルの特性取得を行うためのシミュレーシ
ョン回路を示す図である。

【図２０】入力スルーレートを可変要素とした場合の論
理セルの遅延時間及び出力スルーレートの変調を説明す
るための図である。

【図２１】入力スルーレートを可変要素とした場合にお
ける論理セルの特性取得を行うためのシミュレーション
回路を示す図である。

【図２２】平均的な回路スレッショルド電圧よりも低い
又は高い回路スレッショルド電圧を持つ論理セルについ
ての出力負荷容量ＣＬと遅延時間Ｔgateとの関係を示す
図である。

【図２３】平均的な回路スレッショルド電圧よりも低い
又は高い回路スレッショルド電圧を持つ論理セルの遅延
時間がマイナスになってしまう場合のメカニズムを説明
するための図である。

【図２４】平均的な回路スレッショルド電圧よりも低い
回路スレッショルド電圧を持っている論理セルの遅延時
間がマイナスになってしまう場合のメカニズムを説明す
るための図である。

【図２５】平均的な回路スレッショルド電圧よりも高い
回路スレッショルド電圧を持っている論理セルの遅延時
間がマイナスとなってしまう場合のメカニズムを説明す
るための図である。

【符号の説明】

Ｖth−ＵＰ立ち上がり波形用の回路スレッショルド電
圧Ｖth−ＤＯＷＮ立ち上がり波形用の回路スレッショル
ド電圧Ｖth−ＡＶ平均的な回路スレッショルド電圧

Claims

【特許請求の範囲】

【請求項１】各論理セルの回路スレッショルド電圧を、
入力波形が立ち上がり波形の場合には、回路スレッショ
ルド電圧が一番低い論理セルの回路スレッショルド電圧
以下の電圧とし、入力波形が立ち下がり波形の場合に
は、回路スレッショルド電圧が一番高い論理セルの回路
スレッショルド電圧以上の電圧として、ＬＳＩ回路の遅
延時間を計算し、ＬＳＩ回路の論理検証を行うことを特
徴とするＬＳＩ回路の論理検証方法。
【請求項２】外部から信号を入力する入力回路を構成す
る論理セル及び外部に信号を出力する出力回路を構成す
る論理セルの回路スレッショルド電圧は、一般的に使用
されている回路スレッショルド電圧とし、前記入力回路
を構成する論理セル及び前記出力回路を構成する論理セ
ル以外の論理セルの回路スレッショルド電圧は、入力波
形が立ち上がり波形の場合には、回路スレッショルド電
圧が一番低い論理セルの回路スレッショルド電圧以下の
電圧とし、入力波形が立ち下がり波形の場合には、回路
スレッショルド電圧が一番高い論理セルの回路スレッシ
ョルド電圧以上の電圧として、ＬＳＩ回路の遅延時間を
計算し、ＬＳＩ回路の論理検証を行うことを特徴とする
ＬＳＩ回路の論理検証方法。
【請求項３】前記入力回路を構成する論理セルの実際の
回路スレッショルド電圧は、前記入力回路を構成する論
理セルの遅延時間がマイナスとならない電圧値とされて
いることを特徴とする請求項２記載のＬＳＩの論理検証
方法。
【請求項４】入力波形の高レベルと、入力波形が立ち下
がり波形の場合に使用される回路スレッショルド電圧と
の電圧差が、入力波形が立ち上がり波形に使用される回
路スレッショルド電圧と、入力波形の低レベルとの電圧
差に一致していることを特徴とする請求項１、２又は３
記載のＬＳＩ回路の論理検証方法。
【請求項５】前記ＬＳＩ回路の遅延時間の計算は、入力
スルーレート及び出力負荷容量を可変要素とし、かつ、
各論理セルの回路スレッショルド電圧を、入力波形が立
ち上がり波形の場合には、回路スレッショルド電圧が一
番低い論理セルの回路スレッショルド電圧以下の電圧と
し、入力波形が立ち下がり波形の場合には、回路スレッ
ショルド電圧が一番高い論理セルの回路スレッショルド
電圧以上の電圧として、各論理セルの特性取得を行い、
ＬＳＩ回路の遅延時間の計算の際に、各論理セルの遅延
時間を加算することにより行うことを特徴とする請求項
１、２、３又は４記載のＬＳＩ回路の論理検証方法。
【請求項６】前記ＬＳＩ回路の遅延時間の計算は、入力
スルーレート及び出力負荷容量を可変要素とし、かつ、
各論理セルの回路スレッショルド電圧を平均的な回路ス
レッショルド電圧として、各論理セルの特性取得を行
い、ＬＳＩ回路の遅延時間の計算の際に、各論理セルの
回路スレッショルド電圧を、入力波形が立ち上がり波形
の場合には、回路スレッショルド電圧が一番低い論理セ
ルの回路スレッショルド電圧以下の電圧とし、入力波形
が立ち下がり波形の場合には、回路スレッショルド電圧
が一番高い論理セルの回路スレッショルド電圧以上の電
圧として、各論理セルの遅延時間を変換することにより
行うことを特徴とする請求項１、２、３又は４記載のＬ
ＳＩ回路の論理検証方法。