JP2008236273A - 自動遅延制御回路およびその回路を用いたメモリインタフェース制御回路 - Google Patents
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Abstract
【解決手段】 自動遅延制御回路8はカウンタ6のカウンタ値に応じて遅延量が段階的に増加する可変遅延回路3、4を備える。可変遅延回路3にはデータストローブ信号DQS0が入力され、この信号が入力されるたびにカウンタ6がカウントアップを行う。信号DQS0と可変遅延回路3から出力される信号DDQSとの位相差が180°となるとF/F5によりカウントアップは停止される。可変遅延回路4にもデータストローブ信号DQS0が入力されるが、この回路にはカウンタ6のカウンタ値の1/2が入力される。よって、データストローブ信号DQS0と信号DDQSとの位相差が180°となったとき、データストローブ信号DQS0と信号DQS1との位相差は90°となる。
【選択図】 図1
Description
3,4,4a 可変遅延回路
5,13 フリップ・フロップ(F/F)
14,15 フリップ・フロップ(F/F)
6 カウンタ
7 1/2演算回路(1/2)
8 自動遅延制御回路
9 ライトポインタ信号生成回路
10 F/F回路群
11,22 セレクタ
12 FIFO(first-in first-out)回路
16 同期化回路
21 遅延回路
Claims (8)
- 二値信号を所定時間遅延させて出力する自動遅延制御回路であって、
前記二値信号を計数する計数手段と、
前記計数手段の計数値に応じて遅延量が段階的に増加しかつ前記二値信号が入力される第1および第2可変遅延手段と、
前記二値信号と前記第1可変遅延手段から出力される信号の位相を監視し、位相差が180度となった場合に前記計数手段の計数を停止させる計数制御手段とを含み、
前記第2可変遅延手段の遅延量は前記第1可変遅延手段の遅延量を整数で除算した値であることを特徴とする自動遅延制御回路。 - 前記計数手段の計数値を整数で除算する除算手段を含み、
前記計数手段の計数値は前記除算手段を介して前記第2可変遅延手段へ入力されるのに対し、前記第1可変遅延手段へは直接入力され、
かつ前記第1および第2可変遅延手段の最小遅延単位は等しいことを特徴とする請求項1記載の自動遅延制御回路。 - 前記第2可変遅延手段の最小遅延単位は前記第1可変遅延手段の最小遅延単位を整数で除算した値であることを特徴とする請求項1記載の自動遅延制御回路。
- 前記二値信号を内部クロック信号に同期化して前記第1可変遅延手段へ出力する同期化手段を含むことを特徴とする請求項1から3いずれかに記載の自動遅延制御回路。
- メモリと集積回路間に設けられるメモリインタフェース制御回路であって、
前記メモリから読み出された二値信号を計数する計数手段と、
前記計数手段の計数値に応じて遅延量が段階的に増加しかつ前記二値信号が入力される第1および第2可変遅延手段と、
前記二値信号と前記第1可変遅延手段から出力される信号の位相を監視し、位相差が180度となった場合に前記計数手段の計数を停止させる計数制御手段とを含み、
前記第2可変遅延手段の遅延量は前記第1可変遅延手段の遅延量を整数で除算した値であることを特徴とするメモリインタフェース制御回路。 - 前記計数手段の計数値を整数で除算する除算手段を含み、
前記計数手段の計数値は前記除算手段を介して前記第2可変遅延手段へ入力されるのに対し、前記第1可変遅延手段へは直接入力され、
かつ前記第1および第2可変遅延手段の最小遅延単位は等しいことを特徴とする請求項5記載のメモリインタフェース制御回路。 - 前記第2可変遅延手段の最小遅延単位は前記第1可変遅延手段の最小遅延単位を整数で除算した値であることを特徴とする請求項5記載のメモリインタフェース制御回路。
- 前記二値信号を内部クロック信号に同期化して前記第1可変遅延手段へ出力する同期化手段を含むことを特徴とする請求項5から7いずれかに記載のメモリインタフェース制御回路。
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WO2010013385A1 (ja) * | 2008-08-01 | 2010-02-04 | 株式会社アドバンテスト | 時間測定回路、時間測定方法、それらを用いた時間デジタル変換器および試験装置 |
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KR101096273B1 (ko) * | 2010-10-27 | 2011-12-22 | 주식회사 하이닉스반도체 | 데이터스트로브신호 생성회로 |
US9305622B1 (en) * | 2015-01-23 | 2016-04-05 | Apple Inc. | Data strobe to data delay calibration |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63301638A (ja) * | 1987-05-30 | 1988-12-08 | Nec Home Electronics Ltd | 文字放送デ−タ抜き取り装置 |
JPH06326570A (ja) * | 1993-05-18 | 1994-11-25 | Fujitsu Ltd | 可変遅延回路 |
JPH0856143A (ja) * | 1994-08-10 | 1996-02-27 | Advantest Corp | 周期クロックの可変遅延回路 |
JP2001331365A (ja) * | 2000-05-19 | 2001-11-30 | Fujitsu Ltd | メモリコントローラ及びシステム |
JP2002163034A (ja) * | 2000-11-29 | 2002-06-07 | Nec Corp | クロック制御回路及びクロック制御方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6504408B1 (en) * | 2001-07-09 | 2003-01-07 | Broadcom Corporation | Method and apparatus to ensure DLL locking at minimum delay |
US7336752B2 (en) * | 2002-12-31 | 2008-02-26 | Mosaid Technologies Inc. | Wide frequency range delay locked loop |
JP4099431B2 (ja) * | 2003-06-19 | 2008-06-11 | 沖電気工業株式会社 | パルスデューティ悪化検出回路 |
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JP4284527B2 (ja) | 2004-03-26 | 2009-06-24 | 日本電気株式会社 | メモリインターフェイス制御回路 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63301638A (ja) * | 1987-05-30 | 1988-12-08 | Nec Home Electronics Ltd | 文字放送デ−タ抜き取り装置 |
JPH06326570A (ja) * | 1993-05-18 | 1994-11-25 | Fujitsu Ltd | 可変遅延回路 |
JPH0856143A (ja) * | 1994-08-10 | 1996-02-27 | Advantest Corp | 周期クロックの可変遅延回路 |
JP2001331365A (ja) * | 2000-05-19 | 2001-11-30 | Fujitsu Ltd | メモリコントローラ及びシステム |
JP2002163034A (ja) * | 2000-11-29 | 2002-06-07 | Nec Corp | クロック制御回路及びクロック制御方法 |
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