CN106771965B - D触发器保持时间的测量电路及测量方法 - Google Patents

D触发器保持时间的测量电路及测量方法 Download PDF

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CN106771965B CN201611097310.5A CN201611097310A CN106771965B CN 106771965 B CN106771965 B CN 106771965B CN 201611097310 A CN201611097310 A CN 201611097310A CN 106771965 B CN106771965 B CN 106771965B
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何洪楷
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Abstract

本发明提供了D触发器保持时间的测量电路及测量方法，所述D触发器保持时间的测量电路包括输入单元、转换单元和输出单元，还包括一可变电压源，施加可变电压在所述输入单元上，通过调整可变电压，改变单个缓冲器和单个反相器的延时，本发明中D触发器的保持时间不再跟缓冲器自身的延时相关，而是跟电压可调整的最小步长所引起的缓冲器延时差相关。本发明另外还提供了单个缓冲器和单个反相器平均延时的测量电路及方法，测量电路中包括缓冲器延时链和反相器延时链，还包括可变电压产生电路；所述可变电压产生电路施加一可变电压于所述缓冲器延时链和所述反相器延时链上，以测量在不同电压下单个缓冲器和单个反相器的平均延时。

Description

D触发器保持时间的测量电路及测量方法
技术领域
本发明涉及半导体集成电路技术领域，特别涉及一种D触发器保持时间的测量电路及测量方法。
背景技术
请参考图1，其是D触发器的原理图。如图1所示，D触发器的D端即数据输入端连接数据信号DATA，时钟输入端C盈连接时钟时钟信号CLOC盈。当数据信号在时钟信号的上升沿之后的超过hold时间(图1中两根虚线之间延时)的宽度才变化时，这时输出信号是正确的，即Q输出端输出为时钟信号的上升沿时数据信号的值；而当数据信号在时钟信号的上升沿之后的hold时间的宽度内就变化时，这时输出信号将不正确，即Q输出端输出不再为时钟信号的上升沿时数据信号的值，而是变化后的值。所以在数字设计中，D触发器的保持时间是其关键技术指标之一。
如图2所示，是现有的测量D触发器保持时间的电路示意图，数据信号通过一条m级缓冲器串联形成的延时链A接到D触发器的数据输入端，时钟信号通过一条m级缓冲器串联形成的延时链B接到D触发器的时钟输入端，通过改变数据信号通过的延时链A中缓冲器级数来调节延时，如果在将所述延时链A中缓冲器级数从m级增加到m+n级时，数据建立成功，将数据信号与时钟信号通过的缓冲个数的差值乘上单个缓冲器的延时Tbuffer就是D触发器的保持时间Thold0。由图2中的电路测量出来的保持时间为：
(n-1)Tbuffer＜Thold0＜＝nTbuffer；
D触发器的保持时间在n-1个缓冲器和n个缓冲器延时之间，测量精度取决于缓冲器的延时，跟工艺存在很大的相关性，所以测量结果并不精准。
发明内容
本发明的目的在于提供一种D触发器保持时间的测量电路及测量方法，以解决现有的电路测量出的D触发器的保持时间不精确的问题。
为解决上述技术问题，本发明提供一种D触发器保持时间的测量电路，包括第一输入单元、第一转换单元和第一输出单元，其中，
所述第一输入单元包括两个缓冲器和两条延时链，所述两个缓冲器分别为第一数据缓冲器和第一时钟缓冲器，所述两条延时链分别为第一数据延时链和第一时钟延时链，所述第一数据延时链的一端与所述第一数据缓冲器相连，所述第一时钟延时链的一端与所述第一时钟缓冲器相连；
所述第一转换单元包括两个电压转换单元，分别为第一数据电压转换单元和第一时钟电压转换单元，所述第一数据电压转换单元与所述第一数据延时链的另一端相连，所述第一时钟电压转换单元与所述第一时钟延时链的另一端相连；
所述第一输出单元包括第一D触发器和多个缓冲器，所述第一D触发器具有第一数据信号输入端和第一时钟信号输入端，所述第一数据信号输入端通过缓冲器和所述第一数据电压转换单元串联，所述第一时钟信号输入端通过缓冲器和所述第一时钟电压转换单元串联；
所述D触发器保持时间的测量电路还包括两个电压源，分别为第一电压源和第二电压源，所述第一电压源施加于所述第一输入单元，所述第二电压源施加于所述第一输出单元；其中所述第一电压源的电压值能够改变。
可选的，在所述D触发器保持时间的测量电路中，所述D触发器保持时间的测量电路还包括第一初始数据信号输入端和第一初始时钟信号输入端，所述第一初始数据信号输入端与所述第一数据缓冲器相连，所述第一初始时钟信号输入端与所述第一时钟缓冲器相连。
可选的，在所述D触发器保持时间的测量电路中，所述第一初始数据信号输入端与所述第一初始时钟信号输入端相连接，以避免不同的IO端口和连线延时所引入的误差。
可选的，在所述D触发器保持时间的测量电路中，所述第二电压源的电压值固定不变。
可选的，在所述D触发器保持时间的测量电路中，所述第一电压源的最大电压比所述D触发器保持时间的测量电路中缓冲器的击穿电压小，所述第一电压源的最小电压比所述D触发器保持时间的测量电路中缓冲器的域值电压大。
可选的，在所述D触发器保持时间的测量电路中，所述第一数据延时链和所述第一时钟延时链均为由p个缓冲器串联形成的延时链，p为非零的正整数。
可选的，在所述D触发器保持时间的测量电路中，所述第一D触发器的数据输入端和所述第一数据电压转换单元之间所连的缓冲器的数量为一个或多个；所述第一D触发器的时钟输入端和所述第一时钟电压转换单元之间所连的缓冲器的数量为一个或者多个。
可选的，在所述D触发器保持时间的测量电路中，所述第一D触发器的输出端连接有一个缓冲器。
本发明还提供了另一种D触发器保持时间的测量电路，包括第二输入单元、第二转换单元和第二输出单元，其中，
所述第二输入单元包括反相器、第二时钟缓冲器和两条延时链，所述两条延时链分别为第二数据延时链和第二时钟延时链，所述第二数据延时链的一端与所述反相器相连，所述第二时钟延时链的一端与所述第二时钟缓冲器相连；
所述第二转换单元包括两个电压转换单元，分别为第二数据电压转换单元和第二时钟电压转换单元，所述第二数据电压转换单元与所述第二数据延时链的另一端相连，所述第二时钟电压转换单元与所述第二时钟延时链的另一端相连；
所述第二输出单元包括第二D触发器和多个缓冲器，所述第二D触发器具有第二数据信号输入端和第二时钟信号输入端，所述第二数据信号输入端通过缓冲器和所述第二数据电压转换单元串联，所述第二时钟信号输入端通过缓冲器和所述第二时钟电压转换单元串联；
所述D触发器保持时间的测量电路还包括两个电压源，分别为第三电压源和第四电压源，所述第三电压源施加于所述第二输入单元，所述第四电压源施加于所述第二输出单元；其中所述第三电压源的电压值能够改变。
可选的，在所述D触发器保持时间的测量电路中，所述D触发器保持时间的测量电路还包括第二初始数据信号输入端和第二初始时钟信号输入端，所述第二初始数据信号输入端与所述反相器相连，所述第二初始时钟信号输入端与所述第二时钟缓冲器相连。
可选的，在所述D触发器保持时间的测量电路中，所述第二初始数据信号输入端与所述第二初始时钟信号输入端相连接，以避免不同的IO端口和连线延时所引入的误差。
可选的，在所述D触发器保持时间的测量电路中，所述第四电压源的电压值固定不变。
可选的，在所述D触发器保持时间的测量电路中，所述第三电压源的最大电压比所述D触发器保持时间的测量电路中缓冲器的击穿电压小，所述第三电压源的最小电压比所述D触发器保持时间的测量电路中缓冲器的域值电压大。
可选的，在所述D触发器保持时间的测量电路中，所述第二数据延时链和所述第二时钟延时链均由q个缓冲器串联形成的延时链，q为非零的正整数。
可选的，在所述D触发器保持时间的测量电路中，所述第二D触发器的数据输入端和所述第二数据电压转换单元之间所连的缓冲器的数量为一个或多个；所述第二D触发器的时钟输入端和所述第二时钟电压转换单元之间所连的缓冲器的数量为一个或者多个。
可选的，在所述D触发器保持时间的测量电路中，所述第二D触发器的输出端连接有一个缓冲器。
一种D触发器保持时间的测量方法，包括：
在第一数据延时链上增加n个缓冲器时D触发器保持时间的测量电路的输出信号首次发生翻转；
调整第一电压源的电压值到达临界状态Vcritical，所述D触发器保持时间的测量电路的输出信号未发生翻转，在Vcritical+ΔV时输出信号首次发生翻转，得到所述第一D触发器的保持时间Thold0，此时
Figure BDA0001169887680000051
其中，ΔV为所述第一电压源可调整的最小步长，
Figure BDA0001169887680000052
为临界状态Vcritical时单个缓冲器的平均延时，
Figure BDA0001169887680000053
为Vcritical+ΔV时单个缓冲器的平均延时。
可选的，在所述D触发器保持时间的测量方法中，在所述第一数据延时链上增加缓冲器前，所述D触发器保持时间的测量方法还包括：先将所述D触发器保持时间的测量电路中的第一D触发器的输出设置为1。
本发明还提供了另一种D触发器保持时间的测量方法，包括：
在第二数据延时链增上加n个缓冲器时D触发器保持时间的测量电路的输出信号首次发生翻转；
调整第三电压源的电压值到达临界状态V'critical，所述D触发器保持时间的测量电路的输出信号未发生翻转，在V'critical+ΔV时输出信号首次发生翻转，得到所述第二D触发器的保持时间Thold1，此时
Figure BDA0001169887680000054
Figure BDA0001169887680000055
其中，ΔV为所述第三电压源可调整的最小步长，和
Figure BDA0001169887680000057
为临界状态V'critical时单个缓冲器和反相器的平均延时，和
Figure BDA0001169887680000059
为V'critical+ΔV时单个缓冲器和反相器的平均延时。
可选的，在所述D触发器保持时间的测量方法中，在所述第二数据延时链上增加缓冲器前，所述D触发器保持时间的测量方法还包括：先将所述D触发器保持时间的测量电路中的第二D触发器的输出复位为0。
一种单个缓冲器平均延时测量电路，所述单个缓冲器平均延时测量电路包括：缓冲器延时链及可变电压产生电路；其中，
所述缓冲器延时链包括多级串联的缓冲器；
所述可变电压产生电路向所述缓冲器延时链施加一可变电压，以测量在不同电压下单个缓冲器的平均延时。
一种单个缓冲器平均延时的测量方法，包括：
测量信号穿过缓冲器延时链所需的时间；
将所述时间除以所述缓冲器延时链中缓冲器的级数，得到单个缓冲器平均延时。
一种单个反相器平均延时测量电路，所述单个反相器平均延时测量电路包括：反相器延时链及可变电压产生电路；其中
所述反相器延时链包括多级串联的反相器；
所述可变电压产生电路向所述反相器延时链施加一可变电压，以测量在不同电压下单个反相器的平均延时。
一种单个反相器平均延时的测量方法，包括：
测量信号穿过反相器延时链所需的时间；
将所述时间除以所述反相器延时链中反相器的级数，得到单个反相器平均延时。
在本发明提供的D触发器保持时间的测量电路及测量方法中，所述D触发器保持时间的测量电路包括输入单元、转换单元和输出单元；进一步的，还包括一可变电压源，施加在所述输入单元上，通过调整所述可变电压源的电压值，改变单个缓冲器和单个反相器的延时，本发明提供的测量电路中D触发器的保持时间不再跟缓冲器自身的延时相关，而是跟电压可调整的最小步长所引起的缓冲器延时差相关。本发明另外还提供了单个缓冲器和单个反相器平均延时的测量电路及方法，测量电路中包括缓冲器延时链和反相器延时链，还包括可变电压产生电路；所述可变电压产生电路施加一可变电压于所述缓冲器延时链和所述反相器延时链上，以测量在不同电压下单个缓冲器和单个反相器的平均延时。
附图说明
图1是D触发器的原理图；
图2是现有的D触发器的数据保持时间的测量电路图；
图3是实施例一提供的D触发器保持时间的测量电路图；
图4是实施例二提供的D触发器保持时间的测量电路图；
图5是实施例三提供的D触发器保持时间的测量方法流程图；
图6是实施例四提供的D触发器保持时间的测量方法流程图；
图7是单个缓冲器平均延时的测量电路图；
图8是单个缓冲器平均延时的测量方法流程示意图；
图9是单个反相器平均延时的测量电路图；
图10是单个反相器平均延时的测量方法流程示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的D触发器保持时间的测量电路及测量方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种D触发器保持时间的测量电路1，用于测量输出信号从高向低翻转时D触发器的保持时间，原理图如图3所示。所述D触发器保持时间的测量电路1包括：第一输入单元11、第一转换单元12和第一输出单元13。
具体的，所述第一输入单元11包括两个缓冲器和两条延时链，所述两个缓冲器分别为第一数据缓冲器111和第一时钟缓冲器112，所述两条延时链分别为第一数据延时链113和第一时钟延时链114，所述第一数据延时链113的一端与所述第一数据缓冲器111相连，所述第一时钟延时链114的一端与所述第一时钟缓冲器112相连；具体的，所述第一数据延时链113和所述第一时钟延时链114均为由p个缓冲器串联形成的延时链，并且p为非零的正整数。
具体的，所述第一转换单元12包括两个电压转换单元，分别为第一数据电压转换单元121和第一时钟电压转换单元122，所述第一数据电压转换单元121与所述第一数据延时链113的另一端相连，所述第一时钟电压转换单元122与所述第一时钟延时链114的另一端相连；所述两个电压转换单元用于传输不同电压域之间的数据。
具体的，所述第一输出单元13包括第一D触发器131和多个缓冲器，所述第一D触发器131具有第一数据信号输入端1311和第一时钟信号输入端1312，所述第一数据信号输入端1311通过一个或多个缓冲器和所述第一数据电压转换单元121串联，所述第一时钟信号输入端1312通过一个或多个缓冲器和所述第一时钟电压转换单元122串联；进一步的，所述第一D触发器131的输出端连接一个缓冲器。
具体的，所述D触发器保持时间的测量电路1还包括两个电压源(图中未示出)，分别为第一电压源和第二电压源，所述第一电压源施加于所述第一输入单元11，所述第二电压源施加于所述第一输出单元12；其中所述第一电压源的电压值能够改变，所述第一电压源的最大电压比所述D触发器保持时间的测量电路1中缓冲器的击穿电压小，所述第一电压源的最小电压比所述D触发器保持时间的测量电路1中缓冲器的域值电压大。所述第二电压源的电压值固定不变。
具体的，所述D触发器保持时间的测量电路还包括第一初始数据信号输入端1D和第一初始时钟信号输入端1C，用于向所述D触发器保持时间的测量电路输入数据信号和时钟信号。所述第一初始数据信号输入端1D与所述第一数据缓冲器111相连，所述第一初始时钟信号输入端1C与所述第一时钟缓冲器112相连。进一步的，所述第一初始数据信号输入端1D与所述第一初始时钟信号输入端1C相连接，以避免不同的IO端口和连线延时所引入的误差。
实施例二
本发明提供了另一种D触发器保持时间的测量电路2，用于测量输出信号从低向高翻转时D触发器的保持时间，原理图如图4所示。所述D触发器保持时间的测量电路2包括：第二输入单元21、第二转换单元22和第二输出单元23。
具体的，所述第一输入单元11包括反相器211、第二时钟缓冲器212和两条延时链，所述两条延时链分别为第二数据延时链213和第二时钟延时链214，所述第二数据延时链213的一端与所述反相器211相连，所述第二时钟延时链214的一端与所述第二时钟缓冲器212相连；具体的，所述第二数据延时链213和所述第二时钟延时链214均为由q个缓冲器串联形成的延时链，并且q为非零的正整数。
具体的，所述第二转换单元22包括两个电压转换单元，分别为第二数据电压转换单元221和第二时钟电压转换单元222，所述第二数据电压转换单元221与所述第二数据延时链213的另一端相连，所述第二时钟电压转换单元222与所述第二时钟延时链214的另一端相连；所述两个电压转换单元用于传输不同电压域之间的数据。
具体的，所述第二输出单元23包括第二D触发器231和多个缓冲器，所述第二D触发器231具有第二数据信号输入端2311和第二时钟信号输入端2312，所述第二数据信号输入端2311通过一个或多个缓冲器和所述第二数据电压转换单元221串联，所述第二时钟信号输入端2312通过一个或多个缓冲器和所述第二时钟电压转换单元222串联；进一步的，所述第二D触发器231的输出端连接一个缓冲器。
具体的，所述D触发器保持时间的测量电路2还包括两个电压源(图中未示出)，分别为第三电压源和第四电压源，所述第三电压源施加于所述第二输入单元21，所述第四电压源施加于所述第二输出单元22；其中所述第三电压源的电压值能够改变，所述第三电压源的最大电压比所述D触发器保持时间的测量电路2中缓冲器的击穿电压小，所述第三电压源的最小电压比所述D触发器保持时间的测量电路2中缓冲器的域值电压大。所述第四电压源的电压值固定不变。
具体的，所述D触发器保持时间的测量电路还包括第二初始数据信号输入端2D和第二初始时钟信号输入端2C，用于向所述D触发器保持时间的测量电路输入数据信号和时钟信号。所述第二初始数据信号输入端2D与所述反相器211相连，所述第二初始时钟信号输入端2C与所述第一时钟缓冲器212相连。进一步的，所述第二初始数据信号输入端2D与所述第二初始时钟信号输入端2C相连接，以避免不同的IO端口和连线延时所引入的误差。
实施例三
一种D触发器保持时间的测量方法，用于测量输出信号从高向低翻转时D触发器的保持时间，具体流程示意图如图5所示。所述D触发器保持时间的测量方法包括如下步骤：
步骤S51：在第一数据延时链上增加n个缓冲器时D触发器保持时间的测量电路的输出信号首次发生翻转；
步骤S52：调整第一电压源的电压值到达临界状态Vcritical，所述D触发器保持时间的测量电路的输出信号未发生翻转，在Vcritical+ΔV时输出信号首次发生翻转，得到所述第一D触发器的保持时间Thold0，此时
Figure BDA0001169887680000101
其中，ΔV为所述第一电压源可调整的最小步长，
Figure BDA0001169887680000105
为临界状态Vcritical时单个缓冲器的平均延时，
Figure BDA0001169887680000106
为Vcritical+ΔV时单个缓冲器的平均延时。
具体的，在所述第一数据延时链上增加缓冲器前，先将所述D触发器保持时间的测量电路中的第一D触发器的输出设置为1，然后将所述第一数据延时链上的缓冲器从p级增加到p+n级时所述D触发器保持时间的测量电路保持成功；然后调整施加在第一输入单元上的第一电压源，通过改变所述第一电压源的电压值来改变单个缓冲器的平均延时的平均延时的大小。当对所述第一电压源进行调整时，会出现一个临界点Vcritical，此时在所述第一数据延时链上缓冲器为p+n级时，所述D触发器保持时间的测量电路保持成功，在Vcritical+ΔV时保持失败，则D触发器的保持时间Thold0满足：
Figure BDA0001169887680000102
其中，ΔV为所述第一电压源可调整的最小步长，
Figure BDA0001169887680000103
为临界状态Vcritical时单个缓冲器的平均延时，为Vcritical+ΔV时单个缓冲器的平均延时。
本发明提供的测量电路中D触发器的保持时间不再跟缓冲器自身的延时相关，而是跟电压可调整的最小步长所引起的缓冲器延时差相关。具体的，在本发明目前所应用的工艺条件下，1mv电压变化所带来的缓冲器延时变化为0.1ps，而单个缓冲器的延时为100ps左右。
实施例四
一种D触发器保持时间的测量方法，用于测量输出信号从低向高翻转时D触发器的保持时间，具体流程示意图如图6所示。所述D触发器保持时间的测量方法包括如下步骤：
步骤S61：在第二数据延时链上增加n个缓冲器时D触发器保持时间的测量电路的输出信号首次发生翻转；
步骤S62：调整第三电压源的电压值到达临界状态V'critical，所述D触发器保持时间 的测量电路的输出信号未发生翻转，在V'critical+ΔV时输出信号首次发生翻转，得到所述第 二D触发器的保持时间Thold1，此时
Figure BDA0001169887680000111
其中，ΔV为所述第三电压源可调整的最小步长，和为临界状态 V'critical时单个缓冲器和反相器的平均延时，和为 V'critical+ΔV时单个缓冲器和反相器的平均延时。
具体的，在所述第二数据延时链上增加缓冲器前，先将所述D触发器保持时间的测量电路中的第二D触发器的输出复位为0，然后将第二数据延时链上的缓冲器从q级增加到q+n级时所述D触发器保持时间的测量电路保持成功；然后调整施加在第二输入单元上的第三电压源，通过改变所述第三电压源的电压值来改变单个缓冲器和单个反相器平均延时的大小。当对所述第三电压源进行调整时，会出现一个临界点V'critical，此时在所述第二数据延时链上缓冲器为q+n级时，所述D触发器保持时间的测量电路保持成功，在V'critical+ΔV时保持失败，则D触发器的保持时间Thold1满足：
Figure BDA0001169887680000117
Figure BDA0001169887680000118
其中，ΔV为所述第三电压源可调整的最小步长，
Figure BDA0001169887680000119
和
Figure BDA00011698876800001110
为临界状态V'critical时单个缓冲器和反相器的平均延时，和
Figure BDA00011698876800001112
为V'critical+ΔV时单个缓冲器和反相器的平均延时。
本发明提供的测量电路中D触发器的保持时间不再跟缓冲器和反相器自身的延时相关，而是跟电压可调整的最小步长所引起的缓冲器和反相器延时差相关。
实施例五
一种单个缓冲器平均延时测量电路3，具体结构请参照图7。所述单个缓冲器平均延时测量电路3包括：缓冲器延时链31及可变电压产生电路(图中未示出)；其中，所述缓冲器延时链31包括多级串联的缓冲器；所述可变电压产生电路向所述缓冲器延时链31施加一可变电压，以测量在不同电压下单个缓冲器的平均延时。
一种单个缓冲器平均延时的测量方法，具体流程示意图如图8所示。所述单个缓冲器平均延时的测量方法包括如下步骤：
步骤S81：测量信号穿过缓冲器延时链所需的时间；
步骤S82：将所述时间除以所述缓冲器延时链中缓冲器的级数，得到单个缓冲器平均延时。
具体的，可以通过调整施加在缓冲器延时链31上的可变电压大小，以测量在不同电压下单个缓冲器的平均延时。
实施例六
一种单个反相器平均延时测量电路4，具体结构请参照图9。所述单个反相器平均延时测量电路4包括：反相器延时链41及可变电压产生电路(图中未示出)；其中，所述反相器延时链41包括多级串联的反相器；所述可变电压产生电路向所述反相器延时链41施加一可变电压，以测量在不同电压下单个反相器的平均延时。
一种单个反相器平均延时的测量方法，具体流程示意图如图10所示。所述单个反相器平均延时的测量方法包括如下步骤：
步骤S101：测量信号穿过反相器延时链所需的时间；
步骤S102：将所述时间除以所述反相器延时链中反相器的级数，得到单个反相器平均延时。
具体的，可以通过调整施加在反相器延时链41上的可变电压大小，以测量在不同电压下单个反相器的平均延时。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (23)

1.一种D触发器保持时间的测量电路，其特征在于，包括第一输入单元、第一转换单元和第一输出单元，其中，
所述第一输入单元包括两个缓冲器和两条延时链，所述两个缓冲器分别为第一数据缓冲器和第一时钟缓冲器，所述两条延时链分别为第一数据延时链和第一时钟延时链，所述第一数据延时链的一端与所述第一数据缓冲器相连，所述第一时钟延时链的一端与所述第一时钟缓冲器相连；
所述第一转换单元包括两个电压转换单元，分别为第一数据电压转换单元和第一时钟电压转换单元，所述第一数据电压转换单元与所述第一数据延时链的另一端相连，所述第一时钟电压转换单元与所述第一时钟延时链的另一端相连；
所述第一输出单元包括第一D触发器和多个缓冲器，所述第一D触发器具有第一数据信号输入端和第一时钟信号输入端，所述第一数据信号输入端通过缓冲器和所述第一数据电压转换单元串联，所述第一时钟信号输入端通过缓冲器和所述第一时钟电压转换单元串联；
所述D触发器保持时间的测量电路还包括两个电压源，分别为第一电压源和第二电压源，所述第一电压源施加于所述第一输入单元，所述第二电压源施加于所述第一输出单元；其中所述第一电压源的电压值能够改变。
2.如权利要求1所述的D触发器保持时间的测量电路，其特征在于，所述D触发器保持时间的测量电路还包括第一初始数据信号输入端和第一初始时钟信号输入端，所述第一初始数据信号输入端与所述第一数据缓冲器相连，所述第一初始时钟信号输入端与所述第一时钟缓冲器相连。
3.如权利要求2所述的D触发器保持时间的测量电路，其特征在于，所述第一初始数据信号输入端与所述第一初始时钟信号输入端相连接，以避免不同的IO端口和连线延时所引入的误差。
4.如权利要求1所述的D触发器保持时间的测量电路，其特征在于，所述第二电压源的电压值固定不变。
5.如权利要求1所述的D触发器保持时间的测量电路，其特征在于，所述第一电压源的最大电压比所述D触发器保持时间的测量电路中缓冲器的击穿电压小，所述第一电压源的最小电压比所述D触发器保持时间的测量电路中缓冲器的域值电压大。
6.如权利要求1所述的D触发器保持时间的测量电路，其特征在于，所述第一数据延时链和所述第一时钟延时链均为由p个缓冲器串联形成的延时链，p为非零的正整数。
7.如权利要求1所述的D触发器保持时间的测量电路，其特征在于，所述第一D触发器的数据输入端和所述第一数据电压转换单元之间所连的缓冲器的数量为一个或多个；所述第一D触发器的时钟输入端和所述第一时钟电压转换单元之间所连的缓冲器的数量为一个或者多个。
8.如权利要求1所述的D触发器保持时间的测量电路，其特征在于，所述第一D触发器的输出端连接有一个缓冲器。
9.一种D触发器保持时间的测量电路，其特征在于，包括第二输入单元、第二转换单元和第二输出单元，其中，
所述第二输入单元包括反相器、第二时钟缓冲器和两条延时链，所述两条延时链分别为第二数据延时链和第二时钟延时链，所述第二数据延时链的一端与所述反相器相连，所述第二时钟延时链的一端与所述第二时钟缓冲器相连；
所述第二转换单元包括两个电压转换单元，分别为第二数据电压转换单元和第二时钟电压转换单元，所述第二数据电压转换单元与所述第二数据延时链的另一端相连，所述第二时钟电压转换单元与所述第二时钟延时链的另一端相连；
所述第二输出单元包括第二D触发器和多个缓冲器，所述第二D触发器具有第二数据信号输入端和第二时钟信号输入端，所述第二数据信号输入端通过缓冲器和所述第二数据电压转换单元串联，所述第二时钟信号输入端通过缓冲器和所述第二时钟电压转换单元串联；
所述D触发器保持时间的测量电路还包括两个电压源，分别为第三电压源和第四电压源，所述第三电压源施加于所述第二输入单元，所述第四电压源施加于所述第二输出单元；其中所述第三电压源的电压值能够改变。
10.如权利要求9所述的D触发器保持时间的测量电路，其特征在于，所述D触发器保持时间的测量电路还包括第二初始数据信号输入端和第二初始时钟信号输入端，所述第二初始数据信号输入端与所述反相器相连，所述第二初始时钟信号输入端与所述第二时钟缓冲器相连。
11.如权利要求10所述的D触发器保持时间的测量电路，其特征在于，所述第二初始数据信号输入端与所述第二初始时钟信号输入端相连接，以避免不同的IO端口和连线延时所引入的误差。
12.如权利要求9所述的D触发器保持时间的测量电路，其特征在于，所述第四电压源的电压值固定不变。
13.如权利要求9所述的D触发器保持时间的测量电路，其特征在于，所述第三电压源的最大电压比所述D触发器保持时间的测量电路中缓冲器的击穿电压小，所述第三电压源的最小电压比所述D触发器保持时间的测量电路中缓冲器的域值电压大。
14.如权利要求9所述的D触发器保持时间的测量电路，其特征在于，所述第二数据延时链和所述第二时钟延时链均由q个缓冲器串联形成的延时链，q为非零的正整数。
15.如权利要求9所述的D触发器保持时间的测量电路，其特征在于，所述第二D触发器的数据输入端和所述第二数据电压转换单元之间所连的缓冲器的数量为一个或多个；所述第二D触发器的时钟输入端和所述第二时钟电压转换单元之间所连的缓冲器的数量为一个或者多个。
16.如权利要求9所述的D触发器保持时间的测量电路，其特征在于，所述第二D触发器的输出端连接有一个缓冲器。
17.一种基于权利要求1～8中任意一项所述的D触发器保持时间的测量电路的D触发器保持时间的测量方法，其特征在于，包括：
在第一数据延时链上增加n个缓冲器时D触发器保持时间的测量电路的输出信号首次发生翻转；
调整第一电压源的电压值到达临界状态Vcritical，所述D触发器保持时间的测量电路的输出信号未发生翻转，在Vcritical+ΔV时输出信号首次发生翻转，得到所述第一D触发器的保持时间Thold0，此时
Figure FDA0002284647400000031
其中，ΔV为所述第一电压源可调整的最小步长，
Figure FDA0002284647400000041
为临界状态Vcritical时单个缓冲器的平均延时，
Figure FDA0002284647400000042
为Vcritical+ΔV时单个缓冲器的平均延时。
18.如权利要求17所述的D触发器保持时间的测量方法，其特征在于，在所述第一数据延时链上增加缓冲器前，所述D触发器保持时间的测量方法还包括：先将所述D触发器保持时间的测量电路中的第一D触发器的输出设置为1。
19.一种基于权利要求9～16任意一项所述的D触发器保持时间的测量电路的D触发器保持时间的测量方法，其特征在于，包括：
在第二数据延时链上增加n个缓冲器时D触发器保持时间的测量电路的输出信号首次发生翻转；
调整第三电压源的电压值到达临界状态V'critical，所述D触发器保持时间的测量电路的输出信号未发生翻转，在V'critical+ΔV时输出信号首次发生翻转，得到所述第二D触发器的保持时间Thold1，此时
Figure FDA0002284647400000043
，其中，ΔV为所述第三电压源可调整的最小步长，
Figure FDA0002284647400000044
和
Figure FDA0002284647400000045
为临界状态V'critical时单个缓冲器和反相器的平均延时，
Figure FDA0002284647400000046
和
Figure FDA0002284647400000047
为V'critical+ΔV时单个缓冲器和反相器的平均延时。
20.如权利要求19所述的D触发器保持时间的测量方法，其特征在于，在所述第二数据延时链上增加缓冲器前，所述D触发器保持时间的测量方法还包括：先将所述D触发器保持时间的测量电路中的第二D触发器的输出复位为0。
21.一种单个缓冲器平均延时测量电路，其特征在于，所述单个缓冲器平均延时测量电路包括：缓冲器延时链及可变电压产生电路；其中，
所述缓冲器延时链包括多级串联的缓冲器；
所述可变电压产生电路向所述缓冲器延时链施加一可变电压，以测量在不同电压下单个缓冲器的平均延时。
22.一种单个反相器平均延时测量电路，其特征在于，所述单个反相器平均延时测量电路包括：反相器延时链及可变电压产生电路；其中
所述反相器延时链包括多级串联的反相器；
所述可变电压产生电路向所述反相器延时链施加一可变电压，以测量在不同电压下单个反相器的平均延时。
23.一种单个反相器平均延时的测量方法，其特征在于，包括：采用如权利要求22所述的单个反相器平均延时测量电路进行测量，
通过调整施加在所述反相器延时链上的可变电压大小，以测量在不同电压下单个反相器的平均延时；
测量信号穿过反相器延时链所需的时间；
将所述时间除以所述反相器延时链中反相器的级数，得到单个反相器平均延时。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107729774B (zh) * 2017-10-13 2021-02-19 东南大学 一种基于反馈延时差调整的高稳定apuf电路
CN113589152B (zh) * 2020-04-30 2024-02-27 中芯国际集成电路制造(上海)有限公司 测试电路
CN113740717A (zh) * 2020-05-29 2021-12-03 深圳市中兴微电子技术有限公司 一种时序单元保持时间的测量方法和测量电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4583007A (en) * 1983-05-13 1986-04-15 At&T Bell Laboratories Failsafe decision circuit
JPH04117727A (ja) * 1990-09-06 1992-04-17 Mitsubishi Electric Corp カウンター回路
JP3406439B2 (ja) * 1995-10-24 2003-05-12 株式会社アドバンテスト 可変遅延回路の遅延時間測定装置
KR100543203B1 (ko) * 2003-03-20 2006-01-20 주식회사 하이닉스반도체 유효 데이타 윈도우의 조절이 가능한 반도체 메모리장치의 데이타 출력 버퍼
KR20050036190A (ko) * 2003-10-15 2005-04-20 삼성전자주식회사 플립플롭
JP5086937B2 (ja) * 2008-08-19 2012-11-28 ルネサスエレクトロニクス株式会社 パルス位相差検出回路及びこれを用いたａ／ｄ変換回路
CN104300970A (zh) * 2014-09-28 2015-01-21 东南大学 一种基于dll的压控环振型两段式时间数字转换电路
CN104460304B (zh) * 2014-12-11 2017-01-25 电子科技大学 一种具有自动校正功能的高分辨率时间间隔测量装置
CN105675984B (zh) * 2016-01-19 2019-03-29 中国科学院上海微系统与信息技术研究所 一种脉冲波形测试电路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105629158A (zh) * 2015-12-31 2016-06-01 上海华虹宏力半导体制造有限公司 D触发器的数据保持时间的测量电路

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