CN113589152A - 测试电路 - Google Patents

Abstract

一种测试电路。所述测试电路包括：第一测试单元；所述第一测试单元包括：第一数据延迟发生器；所述第一数据延迟发生器的第一工作电压，大于所述待测触发器的工作电压；第一电平转换器；第一时钟延迟发生器，与延迟选通信号输出端及时钟信号输出端连接；所述第一时钟延迟发生器的第二工作电压，大于所述待测触发器的工作电压；第二电平转换器。应用上述方案，可以提高建立和保持时间的测试精度。

Description

测试电路

技术领域

本发明涉及时序测试技术领域，具体涉及一种测试电路。

背景技术

随着物联网(Internet of Things，IOT)技术的推广，低功耗产品被广泛应用。该类产品具有明显的特征，即：使用低压或者超低压供电。当供电电压降低后，产品可以有效地降低动态和静态功耗。

然而，在低电压下工作存在很多挑战，其中很严重的一个问题就是片上偏差(On-Chip Variation，OCV)。在低电压下，OCV会变得更差，直观表现为：同一个电路在不同位置的偏差(Variation)差别更大。其中，片上偏差主要分为两类，一类为延迟偏差，另一类为建立和保持(setup/hold)时间偏差。在低压芯片设计时，这两类偏差均会导致时序约束相当难以预测。

为了能预测电路设计时的偏差，OCV模型被提出并增加到时序仿真中，该模型中的数值一般由芯片测试得到或者由蒙特卡洛(Monte-carlo)仿真间接得到，而后者也需要实际的芯片测试进行验证。在OCV的两类偏差中，过构建震荡回路可以很精确的测试出芯片延迟的数值，而建立和保持时间则相对困难，因此，建立和保持时间测试的精度，往往决定我们能否精确地验证出OCV的准确性从而给芯片设计正确的指导。

然而，现有对建立和保持时间进行测试时，测试精度较低，难以保证测试的准确性。

发明内容

本发明要解决的问题是：如何提高建立和保持时间的测试精度。

为解决上述问题，本发明实施例提供了一种测试电路，适于对待测触发器的建立和保持时间进行测试，所述测试电路包括：第一测试单元；所述第一测试单元包括：

第一数据延迟发生器，与数据选通信号输出端及数据输出端连接，适于基于所述数据选通信号输出端所输出的数据选通信号，对所述数据输出端输出的数据信号进行延迟处理，输出对应的数据延迟信号；所述第一数据延迟发生器的第一工作电压，大于所述待测触发器的工作电压。

第一电平转换器，一端与所述第一数据延迟发生器连接，另一端与所述待测触发器的数据端连接，适于将所述数据延迟信号的电压转换为所述待测触发器的工作电压，并将转换后的数据延迟信号，输出至所述待测触发器的数据端；

第一时钟延迟发生器，与延迟选通信号输出端及时钟信号输出端连接，适于基于所述延迟选通信号输出端所输出的延迟选通信号，对所述时钟信号输出端输出的时钟信号进行延迟处理，输出对应的时钟延迟信号；所述第一时钟延迟发生器的第二工作电压，大于所述待测触发器的工作电压。

第二电平转换器，一端与所述第一时钟延迟发生器连接，另一端与所述待测触发器的时钟端连接，适于将所述时钟延迟信号的电压转换为所述待测触发器的工作电压，并将转换后的时钟延迟信号，输出至所述待测触发器的时钟端。

可选地，所述第一工作电压与所述第二工作电压相同。

可选地，所述第一工作电压及所述第二工作电压中的至少一个，为所述待测触发器工作电压的1.1倍～1.6倍。

可选地，所述第一数据延迟发生器，包括：

第一解码电路，与数据选通信号输出端连接，适于输入数据选通信号，并对所输入的数据选通信号进行解码；

第一延迟发生电路，与所述第一解码电路及所述数据输出端连接，适于对所述数据输出端输出的数据信号进行延迟处理，输出对应的数据延迟信号，至所述第一电平转换器；

所述第一延迟发生电路的工作电压为所述第一工作电压。

可选地，所述第一延迟发生电路，包括若干个级联的第一缓冲器，所述第一缓冲器的数量，与所述数据选通信号输出端可输出的数据选通信号的数量相匹配。

可选地，所述第一缓冲器由小于预设阈值且为预设长度范围内的MOS管组成，所述预设阈值为250mv，所述预设长度范围为[5nm，20nm]。

可选地，所述第一时钟延迟发生器，包括：

第二解码电路，与延迟选通信号输出端连接，适于输入延迟选通信号；

第二延迟发生电路，与所述第二解码电路及所述时钟信号输出端连接，适于对所述时钟信号输出端输出的时钟信号进行延迟处理，输出与所述延迟选通信号对应的时钟延迟信号，至所述第二电平转换器；

所述第二延迟发生电路的工作电压为所述第二工作电压。

可选地，所述第二延迟发生电路，包括若干个级联的第二缓冲器，所述第二缓冲器的数量，与所述延迟选通信号输出端可输出的延迟选通信号的数量相匹配。

可选地，所述第二缓冲器由超低阈值且最小长度的MOS管组成。

可选地，所述第一数据延迟发生器及第一时钟延迟发生器包括若干级联的缓冲器，所述待测触发器的建立时间和保持时间，均为所述缓冲器延迟的整数倍。

可选地，所述测试电路还包括：与所述第一测试单元连接的第二测试单元，适于对所述待测触发器的建立和保持时间进行粗测。

可选地，所述第二测试单元包括：

第二数据延迟发生器，与所述数据选通信号输出端及第一电平转换器的输出端连接，适于基于所述数据选通信号输出端所输出的数据选通信号，对所述第一电平转换器的输出信号进行延迟处理，输出对应的数据延迟信号至所述待测触发器的数据端；

第二时钟延迟发生器，与所述延迟选通信号输出端及第二电平转换器输出端连接，适于基于所述延迟选通信号输出端所输出的延迟选通信号，对所述第二电平转换器的输出信号进行延迟处理，输出对应的时钟延迟信号至所述待测触发器的时钟端；

其中，所述第二数据延迟发生器及第二时钟延迟发生器的工作电压，等于所述待测触发器的工作电压。

可选地，所述第一测试单元的数量为两个以上；任意两所述第一测试单元中，所述第一数据延迟发生器工作电压不同，所述第一时钟延迟发生器的工作电压也不同。

与现有技术相比，本发明实施例的技术方案具有以下优点：

应用本发明的方案，由于第一数据延迟发生器的第一工作电压，以及第一时钟延迟发生器的第二工作电压，均大于待测触发器的工作电压，由此可以使得第一数据延迟发生器及第一时钟延迟发生器使用比待测触发器的工作电压更高的电源驱动，进而可以减小第一数据延迟发生器及第一时钟延迟发生器的延迟，也就提高了测试电路的精度。通过第一电平转换器及第二电平转换器的设置，使得输入到待测触发器的数据和时钟电平将由高压转换到待测触发器工作的低压，保证了待测触发器能够正确翻转，实现对建立和保持时间的测试。因此，本发明的方案，可以提高建立和保持时间的测试精度。

进一步地，除第一测试单元外，还设置了第二测试单元，所述第二测试单元可以对待测触发器的建立和保持时间进行粗测，由此可以减少第一测试单元中第一数据延迟发生器及第一时钟延迟发生器内缓冲器的级数，降低测试电路的面积。

附图说明

图1是建立时间的示意图；

图2是保持时间的示意图；

图3是现有测试建立和保持时间的测试电路的结构示意图；

图4是本发明实施例中一种测试电路的结构示意图；

图5是本发明实施例中一种测试电路的电路结构示意图；

图6是本发明实施例中另一种测试电路的电路结构示意图。

具体实施方式

建立和保持时间，是触发器对数据信号和时钟信号之间的时间要求，表征了时钟边沿触发前后，数据信号需要在待测触发器的输入持续时间，是芯片本身的特性。

其中，参照图1，建立时间t1是指触发器的时钟信号Clock上升沿到来以前，数据信号Data稳定不变的时间，也就是在时钟信号Clock到来时，数据信号Data已经稳定等待的时间。数据信号Data应提前时钟信号Clock上升沿(如上升沿有效)t1时间到达芯片，这个t1就是建立时间。如不满足建立时间，这个数据信号Data就不能被这一时钟信号Clock打入触发器，只有在下一个时钟信号Clock上升沿，数据信号Data才能被打入触发器。

参照图2，保持时间t2是指触发器的时钟信号Clock上升沿到来以后，数据信号Data稳定不变的时间，也就是时钟信号Clock到来后，而数据信号Data还没有到达下降沿的时间。如果保持时间t2不够，数据信号Data便不能被有效读取并转换为输出。

其中，图1及图2中，触发器的输出信号Q，可能为触发器成功翻转后的输出信号Q1，也可能为翻转失败后的输出信号Q2。

图3为现有技术中对建立和保持时间进行测试的一种测试电路的结构示意图。参照图3，所述测试电路30包括数据延迟发生器31及时钟延迟发生器32。

其中，数据延迟发生器31，基于数据选通信号AI，对数据信号Data进行延迟处理，输出对应的数据延迟信号至待测触发器33的数据端D。第一时钟延迟发生器32，基于延迟选通信号BJ，对时钟信号Clock进行延迟处理，输出对应的时钟延迟信号至待测触发器33的时钟端CK。待测触发器33的工作电压为VDD，数据延迟发生器31及时钟延迟发生器32的工作电压也为VDD。数据选通信号ai为集合{a1，a2，……，aN}中任意一个。延迟选通信号bj为集合{b1，b2，……，bM}中任意一个。i,j,M及N均为正整数。

通过分别调整选通信号ai和bj，可以同时测试待测触发器33输出端Q的输出，进而可以得到输出端Q从翻转成功到翻转失败的临界值，记录在这个临界情况下ai和bj的差值，从而得到该待测触发器33的建立时间及保持时间。

然而，上述方案中，数据延迟发生器31及时钟延迟发生器32均包括多个级联的缓冲器，测试电路的精度由缓冲器的延迟决定。而低压下，缓冲器延迟会变慢，并会受到OCV的影响，难以保证测试的准确性，导致测试电路的精度较低。

针对上述问题，本发明实施例提供了一种测试电路，所述测试电路中，第一数据延迟发生器的第一工作电压，以及第一时钟延迟发生器的第二工作电压，均大于待测触发器的工作电压，由此可以使得第一数据延迟发生器及第一时钟延迟发生器使用比待测触发器的工作电压更高的电源驱动，进而可以减小第一数据延迟发生器及第一时钟延迟发生器的延迟，也就提高了测试电路的精度。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例作详细地说明。

参照图4，本发明实施例提供了一种测试电路。所述测试电路适于对待测触发器43的建立和保持时间进行测试。

具体地，所述测试电路可以包括：第一测试单元41。所述第一测试单元41可以包括：第一数据延迟发生器411、第一电平转换器412、第一时钟延迟发生器413及第二电平转换器414。其中：

所述第一数据延迟发生器411，与数据选通信号输出端及数据输出端连接，适于基于所述数据选通信号输出端所输出的数据选通信号ai，对所述数据输出端输出的数据信号Data进行延迟处理，输出对应的数据延迟信号。所述第一数据延迟发生器411的第一工作电压VDDH1，大于所述待测触发器的工作电压VDD。

第一电平转换器412，一端与所述第一数据延迟发生器连接411，另一端与所述待测触发器43的数据端D连接，适于将所述数据延迟信号的电压转换为所述待测触发器43的工作电压VDD，并将转换后的数据延迟信号，输出至所述待测触发器43的数据端D；

第一时钟延迟发生器413，与延迟选通信号输出端及时钟信号输出端连接，适于基于所述延迟选通信号输出端所输出的延迟选通信号bj，对所述时钟信号输出端输出的时钟信号Clock进行延迟处理，输出对应的时钟延迟信号；所述第一时钟延迟发生器413的第二工作电压VDDH2，大于所述待测触发器的工作电压VDD。

第二电平转换器414，一端与所述第一时钟延迟发生器413连接，另一端与所述待测触发器43的时钟端CK连接，适于将所述时钟延迟信号的电压转换为所述待测触发器43的工作电压VDD，并将转换后的时钟延迟信号，输出至所述待测触发器43的时钟端CK。

其中，数据选通信号ai为集合{a1，a2，……，aN}中任意一个。延迟选通信号bj为集合{b1，b2，……，bM}中任意一个。i,j,M及N均为正整数。

在具体实施中，所述第一数据延迟发生器411与第一时钟延迟发生器413可以包括若干级联的缓冲器。由于VDDH1＞VDD，VDDH2＞VDD，第一数据延迟发生器411与第一时钟延迟发生器413中缓冲器的驱动电源，高于待测触发器43的工作电压VDD，进而可以提高缓冲器的速度，减小第一数据延迟发生器411及第一时钟延迟发生器413的延迟，提高测试电路的精度。

在具体实施中，所述第一工作电压VDDH1，与所述第二工作电压VDDH2，可以相同，也可以不同，具体不作限制，只要二者均高于待测触发器43的工作电压VDD即可。

在本发明的一实施例中，为了降低电路复杂度，可以设置所述第一工作电压VDDH1与所述第二工作电压VDDH2相同，即VDDH1＝VDDH2。

在具体实施中，可以根据实际需要，设置待测触发器43的工作电压VDD、第一工作电压VDDH1及第二工作电压VDDH2的具体数值。比如，待测触发器43的工作电压VDD可以为0.8V或0.9V。

比如，当VDDH1＝VDDH2＝0.6V时，第一数据延迟发生器411与第一时钟延迟发生器413中缓冲器的延迟为2.12E-10秒。当VDDH1＝VDDH2＝0.9V时，第一数据延迟发生器411与第一时钟延迟发生器413中缓冲器的延迟为8.52E-11秒。

由此可见，在第一数据延迟发生器411与第一时钟延迟发生器413的工作电压由0.6V升高至0.9V时，缓冲器的延迟降低了2.48倍，也即：测试电路的测试精度提高2.48倍。

在本发明的一实施例中，在保证测试精度的同时，尽可能地降低能耗，所述第一工作电压VDDH1及所述第二工作电压VDDH2中的至少一个，可以为所述待测触发器43工作电压VDD的1.1～1.6倍。比如，所述第一工作电压VDDH1为所述待测触发器43工作电压VDD的1.1倍，而所述第二工作电压VDDH2为所述待测触发器43工作电压VDD的1.4倍，或者，所述第一工作电压VDDH1及所述第二工作电压VDDH2均为所述待测触发器43工作电压VDD的1.5倍。

在具体实施中，所述第一数据延迟发生器411可以采用多种电路结构实现，具体不作限制。

在本发明的一实施例中，参照图5，所述第一数据延迟发生器411可以包括：第一解码电路411a及第一延迟发生电路411b。其中：

所述第一解码电路411a，与数据选通信号输出端连接，适于输入数据选通信号ai，并对所输入的数据信号Data进行解码；

所述第一延迟发生电路411b，与所述第一解码电路411a及所述数据输出端连接，适于对所述数据输出端输出的数据信号Data进行延迟处理，输出对应的数据延迟信号，至所述第一电平转换器412；

所述第一延迟发生电路411b的工作电压为所述第一工作电压VDDH1，故所述第一延迟发生电路411b的工作电压，大于所述待测触发器43的工作电压VDD。

在本发明的一实施例中，所述第一延迟发生电路411b，可以包括若干个级联的第一缓冲器50，所述第一缓冲器50的数量，与所述数据选通信号输出端可输出的数据选通信号ai的数量相匹配。比如，当数据选通信号输出端可输出的数据选通信号ai的数量为N个时，所述第一缓冲器50的数量也为N个，通过不同的数据选通信号ai，选择不同的第一缓冲器50对数据信号Data进行延迟处理，输出对应的数据延迟信号。

在具体实施中，第一缓冲器50通常由MOS管组成。当第一缓冲器50的工作电压，大于所述待测触发器43的工作电压VDD，根据MOS管的工作原理可知，第一缓冲器50的延迟将进一步缩小，由此可以使得第一数据延迟发生器411的延迟缩小，进而提高测试电路的精度。

在本发明的一实施例中，为了进一步缩小第一缓冲器50的延迟，所述第一缓冲器50可以由小于预设阈值且为预设长度范围内的MOS管组成，即所述第一缓冲器50中的MOS管为超低阈值且最小长度的MOS管，这样的第一缓冲器50速度最快，从而延迟最小。其中，所述预设阈值为250mv，所述预设长度范围为[5nm，20nm]。

在具体实施中，所述延迟发生器413的电路结构，可以与所述第一数据延迟发生器411的电路结构相同，也可以不同，具体不作限制。

在本发明的一实施例中，为了降低电路设计难度，所述第一时钟延迟发生器413的电路结构所述第一数据延迟发生器411的电路结构相同。具体地，参照图5，所述第一时钟延迟发生器413可以包括：

第二解码电路413a，与延迟选通信号输出端连接，适于输入延迟选通信号bj；

第二延迟发生电路413b，与所述第二解码电路413a及所述时钟信号输出端连接，适于对所述时钟信号输出端输出的时钟信号Clock进行延迟处理，输出与所述延迟选通信号对应的时钟延迟信号，至所述第二电平转换器414；

所述第二延迟发生电路413b的工作电压为所述第二工作电压VDDH2，故第二延迟发生电路413b的工作电压，大于所述待测触发器43的工作电压VDD。

参照图5，在本发明的实施例中，所述第二延迟发生电路413b的工作电压VDDH2，与所述第一延迟发生电路411b的工作电压VDDH1相等，且均等于VDDH。

在本发明的一实施例中，参照图5，所述第二延迟发生电路413b，可以包括若干个级联的第二缓冲器51。所述第二缓冲器51的数量，与所述延迟选通信号输出端可输出的延迟选通信号bj的数量相匹配。比如，当延迟选通信号输出端可输出的延迟选通信号bj的数量为M个时，所述第二缓冲器51的数量也为M个，通过不同的延迟选通信号bj，选择不同的第二缓冲器51对时钟信号Clock进行延迟处理，输出对应的数据延迟信号。

在本发明的一实施例中，为了进一步缩小第二缓冲器51的延迟，所述第二缓冲器51可以由小于预设阈值且为预设长度范围内的MOS管组成，这样的第二缓冲器51速度最快，从而延迟最小。其中，所述预设阈值为250mv，所述预设长度范围为[5nm，20nm]

在本发明的一实施例中，第一工作电压VDDH1与所述第二工作电压VDDH2相同，根据建立和保持时间的测量原理，所述待测触发器43的建立和保持时间，可以为第一缓冲器50或第二缓冲器51延迟的整数倍。

在本发明的实施例中，由于测试电路中增加了第一电平转换器412及第二电平转换器414，故输入到待测触发器43的数据和时钟电平将由高压转换到待测触发器43工作的低压，保证了待测触发器43能够正确的翻转。

通过分别调整选通信号ai和bj，可以同时测试待测触发器43输出端Q的输出，进而可以得到输出端Q从翻转成功到翻转失败的临界值，记录在这个临界情况下ai和bj的差值，将该差值与单个缓冲器的延迟相乘，从而得到该待测触发器43的建立时间及保持时间。

在本发明的其它实施例中，参照图6，所述测试电路还可以包括：与所述第一测试单元41连接的第二测试单元42。所述第二测试单元42适于对所述待测触发器43的建立和保持时间进行粗测。

由于第二测试单元42采用与所述待测触发器43相同的工作电压，而第一测试单元41的工作电压大于所述待测触发器43的工作电压，进而可以先由第二测试单元42进行大范围的粗测，定位出大致的建立和保持时间值，然后再由拥有更细测量精度的第一测试单元41测出精确的数值，这样可以减少第一测试单元41中缓冲器的级数，降低电路面积。

在本发明的一实施例中，所述第二测试单元42可以包括：

第二数据延迟发生器421，与所述数据选通信号输出端及第一电平转换器412的输出端连接，适于基于所述数据选通信号输出端所输出的数据选通信号ci，对所述第一电平转换器412的输出信号进行延迟处理，输出对应的数据延迟信号至所述待测触发器43的数据端；

第二时钟延迟发生器422，与所述延迟选通信号输出端及第二电平转换器414输出端连接，适于基于所述延迟选通信号输出端所输出的延迟选通信号dj，对所述第二电平转换器414的输出信号进行延迟处理，输出对应的时钟延迟信号至所述待测触发器43的时钟端；

其中，所述第二数据延迟发生器421及第二时钟延迟发生器422的工作电压，等于所述待测触发器43的工作电压VDD。数据选通信号ci为集合{c1，c2，……，cN}中任意一个。延迟选通信号dj为集合{d1，d2，……，dM}中任意一个。M及N均为正整数。

需要说明的是，在具体实施中，所述数据选通信号输出端向第一测试单元41所输出的数据选通信号ai，与向第二测试单元42所输出的数据选通信号ci，二者可以相同，也可以不同。当然，为了降低电路设计难度，可以令第二数据延迟发生器421与第一数据延迟发生器411的电路结构相同，并令所述数据选通信号输出端向二者输出数据选通信号相同。

类似地，所述延迟选通信号输出端向第一测试单元41所输出的延迟选通信号bj，与向第二测试单元42所输出的延迟选通信号dj，二者可以相同，也可以不同。当然，为了降低电路设计难度，可以令第二时钟延迟发生器421与第二时钟延迟发生器422的电路结构相同，并令所述延迟选通信号输出端向二者输出延迟选通信号也相同。

在具体实施中，第二数据延迟发生器421可以包括：第三解码器421a及第三延迟发生电路421b。第三解码器421a与数据选通信号输出端连接，适于输入数据选通信号ci进行解码；第三延迟发生电路421b与所述第三解码器421a及第一测试单元41的输出端连接，适于对所述第一测试单元41的输出数据延迟信号进行延迟处理，并输出至待测触发器43的数据端。

在具体实施中，所述第二时钟延迟发生器422可以包括：第四解码器422a及第四延迟发生电路422b。第四解码器422a与延迟选通信号输出端连接，适于输入延迟选通信号dj；第四延迟发生电路422b，与所述第四解码器422a及所述第一测试单元41的输出端连接，适于对所述第一测试单元41输出的时钟延迟信号进行延迟处理，并输出至待测触发器43的时钟端。

在具体实施中，所述第三延迟发生电路421b可以由若干个缓冲器级联组成，同样，第四延迟发生电路422b也可以由若干个缓冲器级联组成。第二测试单元42的延迟，与第三延迟发生电路421b及第四延迟发生电路422b中缓冲器的延迟相关，具体可以参照上述关于第一延迟发生电路411b及第二延迟发生电路413b描述进行实施，此处不再赘述。

在本发明的其它实施例中，所述第一测试单元41的数量可以为两个以上。两个以上的第一测试单元相级联，即前一第一测试单元41的输出与后一第一测试单元41的输入相连。最后的第一测试单元41的输出与第二测试单元42的输入连接。并且，任意两所述第一测试单元41中，所述第一数据延迟发生器411工作电压不同，所述第一时钟延迟发生器412的工作电压也不同。按照第一测试单元41工作电压由低至高的顺序，依次对待测触发器43进行测试，实现对待测触发器不同精度的测量。

由上述内容可知，本发明实施例中的测试电路，通过提高缓冲器工作电压来提高其测试精度，使用不同工作电压后，再使用第一电平转换器及第二电平转换器进行信号电平的调整，保证待测触发器正确翻转。另外，还可使用多级测试单元进行不同精度的测试，降低测试电路的面积。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种测试电路，适于对待测触发器的建立和保持时间进行测试，其特征在于，包括：第一测试单元；所述第一测试单元包括：

第一数据延迟发生器，与数据选通信号输出端及数据输出端连接，适于基于所述数据选通信号输出端所输出的数据选通信号，对所述数据输出端输出的数据信号进行延迟处理，输出对应的数据延迟信号；所述第一数据延迟发生器的第一工作电压，大于所述待测触发器的工作电压；

第一电平转换器，一端与所述第一数据延迟发生器连接，另一端与所述待测触发器的数据端连接，适于将所述数据延迟信号的电压转换为所述待测触发器的工作电压，并将转换后的数据延迟信号，输出至所述待测触发器的数据端；

第一时钟延迟发生器，与延迟选通信号输出端及时钟信号输出端连接，适于基于所述延迟选通信号输出端所输出的延迟选通信号，对所述时钟信号输出端输出的时钟信号进行延迟处理，输出对应的时钟延迟信号；所述第一时钟延迟发生器的第二工作电压，大于所述待测触发器的工作电压；

第二电平转换器，一端与所述第一时钟延迟发生器连接，另一端与所述待测触发器的时钟端连接，适于将所述时钟延迟信号的电压转换为所述待测触发器的工作电压，并将转换后的时钟延迟信号，输出至所述待测触发器的时钟端。

2.如权利要求1所述的测试电路，其特征在于，所述第一工作电压与所述第二工作电压相同。

3.如权利要求1所述的测试电路，其特征在于，所述第一工作电压及所述第二工作电压中的至少一个，为所述待测触发器工作电压的1.1倍～1.6倍。

4.如权利要求1所述的测试电路，其特征在于，所述第一数据延迟发生器，包括：

第一解码电路，与数据选通信号输出端连接，适于输入数据选通信号，并对所输入的数据选通信号进行解码；

第一延迟发生电路，与所述第一解码电路及所述数据输出端连接，适于对所述数据输出端输出的数据信号进行延迟处理，输出对应的数据延迟信号，至所述第一电平转换器；

所述第一延迟发生电路的工作电压为所述第一工作电压。

5.如权利要求4所述的测试电路，其特征在于，所述第一延迟发生电路，包括若干个级联的第一缓冲器，所述第一缓冲器的数量，与所述数据选通信号输出端可输出的数据选通信号的数量相匹配。

6.如权利要求5所述的测试电路，其特征在于，所述第一缓冲器由小于预设阈值且为预设长度范围内的MOS管组成，所述预设阈值为250mv，所述预设长度范围为[5nm，20nm]。

7.如权利要求1所述的测试电路，其特征在于，所述第一时钟延迟发生器，包括：

第二解码电路，与延迟选通信号输出端连接，适于输入延迟选通信号；

第二延迟发生电路，与所述第二解码电路及所述时钟信号输出端连接，适于对所述时钟信号输出端输出的时钟信号进行延迟处理，输出与所述延迟选通信号对应的时钟延迟信号，至所述第二电平转换器；

所述第二延迟发生电路的工作电压为所述第二工作电压。

8.如权利要求7所述的测试电路，其特征在于，所述第二延迟发生电路，包括若干个级联的第二缓冲器，所述第二缓冲器的数量，与所述延迟选通信号输出端可输出的延迟选通信号的数量相匹配。

9.如权利要求8所述的测试电路，其特征在于，所述第二缓冲器由超低阈值且最小长度的MOS管组成。

10.如权利要求1所述的测试电路，其特征在于，所述第一数据延迟发生器及第一时钟延迟发生器包括若干级联的缓冲器，所述待测触发器的建立时间和保持时间，均为所述缓冲器延迟的整数倍。

11.如权利要求1至10任一项所述的测试电路，其特征在于，还包括：与所述第一测试单元连接的第二测试单元，适于对所述待测触发器的建立和保持时间进行粗测。

12.如权利要求11所述的测试电路，其特征在于，所述第二测试单元包括：

第二数据延迟发生器，与所述数据选通信号输出端及第一电平转换器的输出端连接，适于基于所述数据选通信号输出端所输出的数据选通信号，对所述第一电平转换器的输出信号进行延迟处理，输出对应的数据延迟信号至所述待测触发器的数据端；

第二时钟延迟发生器，与所述延迟选通信号输出端及第二电平转换器输出端连接，适于基于所述延迟选通信号输出端所输出的延迟选通信号，对所述第二电平转换器的输出信号进行延迟处理，输出对应的时钟延迟信号至所述待测触发器的时钟端；

其中，所述第二数据延迟发生器及第二时钟延迟发生器的工作电压，等于所述待测触发器的工作电压。

13.如权利要求11所述的测试电路，其特征在于，所述第一测试单元的数量为两个以上；任意两所述第一测试单元中，所述第一数据延迟发生器工作电压不同，所述第一时钟延迟发生器的工作电压也不同。

Images