CN102916700A - 数据传输装置及方法 - Google Patents
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Abstract
本发明提供了一种数据传输装置，包括：时钟采样电路、逻辑整合电路、数据预采样电路、以及数据重采样电路。本发明还提供了一种数据传输方法。本发明在数据传输过程中的数据重采样时，不需要利用时延来约束模拟时钟信号和数字时钟信号的相位关系、也不需要利用PLL/DLL技术对模拟时钟信号与数字时钟信号进行同步，从而能够避免用于相位约束的时延所导致的可移植性不高、以及PLL/DLL技术所导致的成本较高的缺陷，进而能够在兼顾较高的可移植性以及较低的成本的情况下实现数据重采样。
Description
技术领域
本发明涉及数据传输技术，特别涉及由数字时钟域至模拟时钟域的数据传输装置及方法。
背景技术
现有技术中以例如FPGA(Field-Programmable Gate Array，现场可编程门阵列)等IC(integrated circuit，集成电路)器件所实现的数据传输装置中通常会涉及在数字时钟域与模拟时钟域之间的数据传输。其中，对于从数字时钟域向模拟时钟域的同频数据传输，现有的数据传输装置需要通过在数字时钟域与模拟时钟域的接口处利用模拟时钟对数据信号进行重采样。而且，现有的数据传输装置还需要使模拟时钟相比于数字时钟具有一定的可靠重采样延时，并利用该可靠重采样延时来确保数据重采样的正确性。
为了满足上述可靠重采样延时，现有的数据传输装置通常从如下的两种方式中任选其一：
方式一、通过时延电路来约束模拟时钟与数字时钟的相位关系；
方式二、利用PLL(Phase Locked Loop，锁相环)/DLL(Delay LockedLoop，锁延时环)电路对模拟时钟与数字时钟进行同步，本文中出现的“/”表示“或”的关系。
图1为现有技术中的一种数据传输装置的框架结构示意图。如图1所示的数据传输装置采用上述方式一来满足上述可靠重采样延时、并包括：时延电路11和数据重采样电路12。时延电路11用于通过对数字时钟信号clk_d进行时延约束得到与数字时钟信号clk_d同频、并以可靠重采样延时td_ck的时长(可靠重采样延时td_ck的时长通常小于数字时钟信号clk_d的半个时钟周期)延迟于数字时钟信号clk_d的模拟时钟信号clk_ana，即模拟时钟信号clk_ana与数字时钟信号clk_d来自同一时钟源；数据重采样电路12用于通过对来自数字时钟域的数字数据信号data_d(以data_d具有n个数据比特位为例、本文中出现的用于表示数值的n为大于1的正整数)以模拟时钟信号clk_ana为采样时钟进行采样得到输出至模拟时钟域的与数字数据信号data_d同频的模拟数据信号data_ana(data_ana同样具有n个数据比特位)。
图2为如图1所示的数据传输装置的内部时序示意图。如图2所示，以作为采样时钟的模拟时钟信号clk_ana的上升沿为采样时刻为例，由于模拟时钟信号clk_ana以可靠重采样延时td_ck的时长延迟于数字时钟信号clk_d，因而模拟时钟信号clk_ana的上升沿相比于数字时钟信号clk_d相应地就会延迟一个可靠重采样延时td_ck的时长，从而使数据重采样电路12在模拟时钟信号clk_ana的各上升沿对应的采样时刻t21～t23能够可靠地采样到数字数据信号data_d。
然而，由于时延电路11在不同工艺的IC器件的具体实现方式会各不相同，因而如图1所示的采用上述方式一来满足上述可靠重采样延时的数据传输装置的可移植性不高。
图3为现有技术中的另一种数据传输装置的框架结构示意图。如图3所示的数据传输装置采用上述方式二采用上述方式一来满足上述可靠重采样延时、并包括：PLL/DLL电路31和数据重采样电路32。PLL/DLL电路31用于通过对数字时钟信号clk_d进行PLL/DLL处理得到与数字时钟信号clk_d同频、并以半个时钟周期延迟于数字时钟信号clk_d的模拟时钟信号clk_ana，即模拟时钟信号clk_ana与数字时钟信号clk_d来自同一时钟源；数据重采样电路32用于通过对来自数字时钟域的数字数据信号data_d以模拟时钟信号clk_ana为采样时钟进行采样得到输出至模拟时钟域的与数字数据信号data_d同频的模拟数据信号data_ana。
图4为如图3所示的数据传输装置的内部时序示意图。如图4所示，以作为采样时钟的模拟时钟信号clk_ana的上升沿为采样时刻为例，由于模拟时钟信号clk_ana延迟于数字时钟信号clk_d半个时钟周期，因而模拟时钟信号clk_ana的上升沿相比于数字时钟信号clk_d延迟的半个时钟周期的时长明显大于可靠重采样延时td_ck的时长，从而使数据重采样电路32在模拟时钟信号clk_ana的各上升沿对应的采样时刻t41～t43能够更可靠地采样到数字数据信号data_d。
可见，如图3所示的采用上述方式二来满足上述可靠重采样延时的数据传输装置中不需要设置如图1所示的时延电路，因而该数据传输装置适用于各种工艺的IC器件、并具有较高的可移植性。但是，如图3所示的采用上述方式二来满足上述可靠重采样延时的数据传输装置需要利用独立的PLL/DLL电路31，而PLL/DLL电路31的面积和功耗都比较高，这就在一定程度上增加了硬件成本。
也就是说，现有的数据传输装置无法同时兼顾较高的可移植性以及较低的成本。
同样地，现有技术中在IC器件内实现的数据传输方法中也会涉及在数字时钟域与模拟时钟域之间的数据传输。而对于从数字时钟域向模拟时钟域的数据传输，现有的数据传输方法同样需要通过在数字时钟域与模拟时钟域的接口处进行数据重采样。并且，现有的数据传输方法为了确保所传输的数据的正确性，在进行数据重采样时也只能利用上述方式一或方式二来满足可靠重采样延时。
从而，现有的数据传输方法同样无法同时兼顾较高的可移植性以及较低的成本。
发明内容
有鉴于此，本发明提供一种数据传输装置及方法，能够以较高的可移植性以及较低的成本实现数字域至模拟域的数据传输中的数据重采样。
根据本发明的第一方面，提供一种数据传输装置，包括：时钟采样电路、逻辑整合电路、数据预采样电路、以及数据重采样电路；
所述时钟采样电路用于以高频时钟信号为采样时钟，对输入的数字时钟信号顺序进行至少三级采样、并输出第一采样时钟信号和第二采样时钟信号；其中，所述高频信号的频率为第一频率，所述数字时钟信号、所述第一采样时钟信号、所述第二采样时钟信号的频率均为第二频率，所述第一频率为所述第二频率的至少三倍；所述第一采样时钟信号以第一延时延迟于所述数字时钟信号、所述第二采样时钟信号以第二延时延迟于所述第一采样时钟信号，所述第一延时大于等于预设的可靠重采样延时、所述第二延时至少为所述第一频率的半个时钟周期；
所述逻辑整合电路用于对输入的所述第一采样时钟信号和所述第二采样时钟信号进行逻辑整合、并输出选通信号；其中，所述选通信号的有效时长等于所述第二延时；
所述数据预采样电路用于以所述高频时钟信号为采样时钟，对所述选通信号有效时输入的数字数据信号进行采样以及采样保持、并输出预采样数据信号；其中，所述数字数据信号和所述采样数据信号的频率均为所述第二频率；
所述数据重采样电路用于以模拟时钟信号为采样时钟，对输入的所述预采样数据信号进行采样、并输出模拟数据信号；其中，所述模拟时钟信号和所述模拟数据信号的频率均为所述第二频率。
优选地，所述第二延时为所述第一频率的一个时钟周期。
优选地，所述时钟采样电路包括：顺序串联的至少三个第一D触发器；每个第一D触发器分别用于以所述高频时钟信号为采样时钟对输入的所述数字时钟信号进行该第一D触发器的排列位置所对应的一级采样、并由其中一个第一D触发器输出所述第一采样时钟信号、由另一个第一D触发器输出所述第二采样时钟信号；其中，所述一个第一D触发器与排列在第一位的第一D触发器之间的采样级差延时大于等于所述可靠重采样延时，所述另一个第一D触发器与所述一个第一D触发器之间的采样级差延时为所述第二延时。
优选地，所述逻辑整合电路包括：非门和与门；所述非门用于将所述第一采样时钟信号和所述第二采样时钟信号中的任一个通过逻辑非运算实现反向；所述与门用于对所述第一采样时钟信号和所述第二采样时钟信号中被反向的一个与另一个进行逻辑与运算、并输出所述选通信号。
优选地，所述数据预采样电路包括：相互并联并分别与各数据比特位一一对应的若干多路选择开关、以及相互并联并分别与各数据比特位一一对应的若干第二D触发器；每个多路选择开关用于在所述选通信号有效时将其一路输入接收的所述数字数据信号的对应数据比特位传递至对应的第二D触发器、以及在所述选通信号无效时将其另一路输入接收的所述预采样数据信号的对应数据比特位传递至对应的第二D触发器；每个第二D触发器用于以所述高频时钟信号为采样时钟，对接收到的所述数字数据信号的对应数据比特位进行采样并输出所述预采样数据信号的对应数据比特位、以及对接收到的所述预采样数据信号的对应数据比特位进行采样而将输出的所述预采样数据信号的对应数据比特位保持为所述第二频率。
优选地，所述数据重采样电路包括：相互并联并分别与各数据比特位一一对应的若干第三D触发器；每个第三D触发器分别用于以所述模拟时钟信号为采样时钟，对输入的所述预采样数据的对应数据位比特位进行采样、并输出所述模拟数据信号的对应数据位比特位。
更优地，所述第一频率为所述频率的四倍、所述第一频率的半个时钟周期大于等于所述可靠重采样延时，且：
所述时钟采样电路包括：顺序串联的三个第一D触发器；每个第一D触发器分别用于以所述高频时钟信号为采样时钟对输入的所述数字时钟信号进行该第一D触发器的排列位置所对应的一级采样、并由第二个第一D触发器输出所述第一采样时钟信号、由第三个第一D触发器输出所述第二采样时钟信号；其中，所述第二个第一D触发器与第一个第一D触发器之间的采样级差延时大于等于所述可靠重采样延时，所述第三个第一D触发器与所述第二个第一D触发器之间的采样级差延时为所述第二延时；
所述逻辑整合电路包括：非门和与门；所述非门用于将所述第二采样时钟信号通过逻辑非运算实现反向；所述与门用于对所述第一采样时钟信号与被反向的所述第二采样时钟信号进行逻辑与运算、并输出所述选通信号；
所述数据预采样电路包括：相互并联并分别与各数据比特位一一对应的若干多路选择开关、以及相互并联并分别与各数据比特位一一对应的若干第二D触发器；每个多路选择开关用于在所述选通信号有效时将其一路输入接收的所述数字数据信号的对应数据比特位传递至对应的第二D触发器、以及在所述选通信号无效时将其另一路输入接收的所述预采样数据信号的对应数据比特位传递至对应的第二D触发器；每个第二D触发器用于以所述高频时钟信号为采样时钟，对接收到的所述数字数据信号的对应数据比特位进行采样并输出所述预采样数据信号的对应数据比特位、以及对接收到的所述预采样数据信号的对应数据比特位进行采样而将输出的所述预采样数据信号的对应数据比特位保持为所述第二频率；
所述数据重采样电路包括：相互并联并分别与各数据比特位一一对应的若干第三D触发器；每个第三D触发器分别用于以所述模拟时钟信号为采样时钟，对输入的所述预采样数据的对应数据位比特位进行采样、并输出所述模拟数据信号的对应数据位比特位。
根据本发明的第二方面，提供一种数据传输方法，包括：包括步骤a至步骤d；
所述步骤a用于以高频时钟信号为采样时钟，对输入的数字时钟信号顺序进行至少三级采样、并输出第一采样时钟信号和第二采样时钟信号；其中，所述高频信号的频率为第一频率，所述数字时钟信号、所述第一采样时钟信号、所述第二采样时钟信号的频率均为第二频率，所述第一频率为所述第二频率的至少三倍；所述第一采样时钟信号以第一延时延迟于所述数字时钟信号、所述第二采样时钟信号以第二延时延迟于所述第一采样时钟信号，所述第一延时大于等于预设的可靠重采样延时、所述第二延时至少为所述第一频率的半个时钟周期；
所述步骤b用于对输入的所述第一采样时钟信号和所述第二采样时钟信号进行逻辑整合、并输出选通信号；其中，所述选通信号的频率为所述第二频率，所述选通信号的有效时长等于所述第二延时；
所述步骤c用于以所述高频时钟信号为采样时钟，对所述选通信号有效时输入的数字数据信号进行采样以及采样保持、并输出预采样数据信号；其中，所述数字数据信号和所述采样数据信号的频率均为所述第二频率；
所述步骤d用于以模拟时钟信号为采样时钟，对输入的所述预采样数据信号进行采样、并输出模拟数据信号；其中，所述模拟时钟信号和所述模拟数据信号的频率均为所述第二频率。
优选地，所述第二延时为所述第一频率的一个时钟周期。
优选地，该数据传输方法为所述步骤a设置顺序串联的至少三个第一D触发器；所述步骤a分别利用每个第一D触发器以所述高频时钟信号为采样时钟对输入的所述数字时钟信号进行该第一D触发器的排列位置所对应的一级采样、并利用其中一个第一D触发器输出所述第一采样时钟信号、利用另一个第一D触发器输出所述第二采样时钟信号；其中，所述一个第一D触发器与排列在第一位的第一D触发器之间的采样级差延时大于等于所述可靠重采样延时，所述另一个第一D触发器与所述一个第一D触发器之间的采样级差延时为所述第二延时。
优选地，该数据传输方法为所述步骤b设置非门和与门；所述步骤b利用所述非门将所述第一采样时钟信号和所述第二采样时钟信号中的任一个通过逻辑非运算实现反向，还利用所述与门用于对所述第一采样时钟信号和所述第二采样时钟信号中被反向的一个与另一个进行逻辑与运算、并输出所述选通信号。
优选地，该数据传输方法为所述步骤c设置相互并联并分别与各数据比特位一一对应的若干多路选择开关、以及相互并联并分别与各数据比特位一一对应的若干第二D触发器；所述步骤c分别利用每个多路选择开关在所述选通信号有效时将其一路输入接收的所述数字数据信号的对应数据比特位传递至对应的第二D触发器、以及在所述选通信号无效时将其另一路输入接收的所述预采样数据信号的对应数据比特位传递至对应的第二D触发器，还分别利用每个第二D触发器以所述高频时钟信号为采样时钟，对接收到的所述数字数据信号的对应数据比特位进行采样并输出所述预采样数据信号的对应数据比特位、以及对接收到的所述预采样数据信号的对应数据比特位进行采样而将输出的所述预采样数据信号的对应数据比特位保持为所述第二频率。
优选地，该数据传输方法为所述步骤d设置相互并联并分别与各数据比特位一一对应的若干第三D触发器；所述步骤d分别利用每个第三D触发器以所述模拟时钟信号为采样时钟，对输入的所述预采样数据的对应数据位比特位进行采样、并输出所述模拟数据信号的对应数据位比特位。
更优地，该数据传输方法设置所述第一频率为所述频率的四倍、并设置所述第一频率的半个时钟周期大于等于所述可靠重采样延时，且：
该数据传输方法为所述步骤a设置顺序串联的三个第一D触发器；所述步骤a利用三个第一D触发器中的第一个以所述高频时钟信号的上升沿对所述数字时钟信号进行该第一D触发器的排列位置所对应的一级采样，利用三个第一D触发器中的第二个以所述高频时钟信号的下降沿对所述数字时钟信号进行采样、并得到所述第一采样时钟信号，利用三个第一D触发器中的最后一个以所述高频时钟信号的下降沿对所述数字时钟信号进行采样、并得到第二采样时钟信号；其中，三个第一D触发器中的所述第二个与所述第一个之间的采样级差延时大于等于所述可靠重采样延时，三个第一D触发器中的所述最后一个与所述第二个之间的采样级差延时为所述第二延时；
该数据传输方法为所述步骤b设置非门和与门；所述步骤b利用所述非门将所述第二采样时钟信号通过逻辑非运算实现反向、并利用所述与门用于对所述第一采样时钟信号与被反向的所述第二采样时钟信号进行逻辑与运算并得到所述选通信号；
该数据传输方法为所述步骤c设置相互并联并分别与各数据比特位一一对应的若干多路选择开关、以及相互并联并分别与各数据比特位一一对应的若干第二D触发器；所述步骤c分别利用每个多路选择开关在所述选通信号有效时将其一路输入接收的所述数字数据信号的对应数据比特位传递至对应的第二D触发器、以及在所述选通信号无效时将其另一路输入接收的所述预采样数据信号的对应数据比特位传递至对应的第二D触发器，还分别利用每个第二D触发器以所述高频时钟信号为采样时钟，对接收到的所述数字数据信号的对应数据比特位进行采样并输出所述预采样数据信号的对应数据比特位、以及对接收到的所述预采样数据信号的对应数据比特位进行采样而将输出的所述预采样数据信号的对应数据比特位保持为所述第二频率；
该数据传输方法为所述步骤d设置相互并联并分别与各数据比特位一一对应的若干第三D触发器；所述步骤d分别利用每个第三D触发器以所述模拟时钟信号为采样时钟，对输入的所述预采样数据的对应数据位比特位进行采样、并输出所述模拟数据信号的对应数据位比特位。
如上可见，本发明在数据传输过程中的数据重采样时，先利用高频时钟信号对数字时钟信号进行的多级采样得到满足可靠重采样延时的第一采样时钟信号和第二采样时钟信号、并以第一采样时钟信号和第二采样时钟信号作为可靠采样窗口的边沿整合出用于定位可靠采样窗口的选通信号，这样，即可在选通信号所定位出的可靠采样窗口内对数字数据信号进行可确保数据正确性的预采样、并利用与数字时钟信号同频的模拟时钟信号对已能够确保正确性的预采样数据信号进行重采样。因此，本发明不需要利用时延来约束模拟时钟信号和数字时钟信号的相位关系、也不需要利用PLL/DLL技术对模拟时钟信号与数字时钟信号进行同步，从而能够避免用于相位约束的时延所导致的可移植性不高、以及PLL/DLL技术所导致的成本较高的缺陷，进而能够在兼顾较高的可移植性以及较低的成本的情况下实现数据重采样。
附图说明
图1为现有技术中的一种数据传输装置的框架结构示意图；
图2为如图1所示的数据传输装置的内部时序示意图；
图3为现有技术中的另一种数据传输装置的框架结构示意图；
图4为如图3所示的数据传输装置的内部时序示意图；
图5为本发明实施例中的数据传输装置的框架结构示意图；
图6为如图5所示的数据传输装置的内部时序示意图；
图7为如图5所示的数据传输装置的一种具体结构示意图；
图8为如图7所示的具体结构的实例一的示意图；
图9a至图9c为如图8所示的实例一的三种不同情况的时序示意图；
图10为如图7所示的具体结构的实例二的示意图；
图11a至图11c为如图10所示的实例二的三种不同情况的时序示意图；
图12为本发明实施例中的数据传输方法的示例性流程示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
图5为本发明实施例中的数据传输装置的框架结构示意图。如图5所示，本发明实施例中的数据传输装置包括：时钟采样电路51、逻辑整合电路52、数据预采样电路53、以及数据重采样电路54。
时钟采样电路51用于以高频时钟信号clkm/clkm_n(clkm表示利用clkm的上升沿采样、clkm_n为clkm的反向信号并表示利用clkm的下降沿采样)为采样时钟，对输入的数字时钟信号clk_d顺序进行至少三级采样、并输出第一采样时钟信号clk_w_1和第二采样时钟信号clk_w_2；其中，高频时钟信号clkm/clkm_n的频率为第一频率f1，数字时钟信号clk_d、第一采样时钟信号clk_w_1、第二采样时钟信号clk_w_2的频率均为第二频率f2，第一频率f1为第二频率f2的m倍(本文中出现的m为大于等于3的正整数)、即至少三倍；第一采样时钟信号clk_w_1以第一延时d1延迟于数字时钟信号clk_d、第二采样时钟信号clk_w_2以第二延时d2延迟于第一采样时钟信号clk_w_1，第一延时d1大于等于预设的可靠重采样延时td_ck、第二延时d2至少为第一频率f1的半个时钟周期；
逻辑整合电路52用于对输入的第一采样时钟信号clk_w_1和第二采样时钟信号clk_w_2进行逻辑整合、并输出选通信号sel；其中，选通信号sel的频率为第二频率f2，选通信号sel的有效时长等于第二延时d2；
数据预采样电路53用于以高频时钟信号clkm/clkm_n为采样时钟，对选通信号sel有效时输入的数字数据信号data_d进行采样以及采样保持、并输出预采样数据信号data_s；其中，数字数据信号data_d和预采样数据信号data_s的频率均为第二频率f2；
数据重采样电路54用于以模拟时钟信号clk_ana/clk_ana_n(clk_ana表示利用clk_ana的上升沿采样、clk_ana_n为clk_ana的反向信号并表示利用clk_ana的下降沿采样)为采样时钟，对输入的预采样数据信号data_s进行采样、并输出模拟数据信号data_ana；其中，模拟时钟信号clk_ana/clk_ana_n和模拟数据信号data_ana的频率均为第二频率f2。
图6为如图5所示的数据传输装置的内部时序示意图。如图6所示：
利用高频时钟信号clkm(图6中仅以利用clkm的上升沿采样为例、并以m取4时的波形示例性地表示高频时钟信号clkm)对数字时钟信号clk_d顺序进行至少级采样而得到的第一采样时钟信号clk_w_1以大于等于可靠重采样延时td_ck的第一延时d1(图6中仅以第一延时d1大于可靠重采样延时td_ck为例)延迟于数字时钟信号clk_d、第二采样时钟信号clk_w_2又以第二延时d2(图6中仅以第二延时d2为第一频率f1的一个时钟周期为例)延迟于第一采样时钟信号clk_w_1，因此，第一采样时钟信号clk_w_1和第二采样时钟信号clk_w_2均满足可靠重采样延时td_ck；
由此，再以第一采样时钟信号clk_w_1和第二采样时钟信号clk_w_2作为可靠采样窗口的边沿整合出用于定位可靠采样窗口的选通信号sel(图6中仅以利用第一采样时钟信号clk_w_1的上升沿和第二采样时钟信号clk_w_2的上升沿整合得到高电平有效的选通信号sel为例)；
这样，即可先在利用选通信号sel的有效期间所定位出的可靠采样窗口内对具有n个数据比特位的数字数据信号data_d进行可确保数据正确性的预采样、再利用与数字时钟信号clk_d同频的模拟时钟信号clk_ana(图6中仅以利用clk_ana的上升沿采样为例)对已能够确保正确性的具有n个数据比特位的预采样数据信号data_s进行重采样，最终得到能够确保正确性的具有n个数据比特位的模拟数据信号data_ana。
实际应用中，较佳地设置第二延时d2为第一频率f1的一个时钟周期。这是因为：第二延时d2决定了选通信号sel的有效期间长度、进而决定了上述的可靠采样窗口的宽度，那么，在可靠采样窗口的宽度为第一频率f1的一个时钟周期的情况下进行采样，相比于在宽度小于第一频率f1的一个时钟周期的情况能够具有更长的采样稳定时间、相比于宽度大于第一频率f1的一个时钟周期的情况能够消除重复采样而导致的采样结果跳动，从而，当第二延时d2为第一频率f1的一个时钟周期时，能够进一步提高采样的稳定性。
如上可见，由于利用模拟时钟信号clk_ana/clk_ana_n所进行的数据重采样的采样对象为已能够确保正确性的预采样数据data_s，因此，就不需要利用时延电路对模拟时钟信号clk_ana/clk_ana_n和数字时钟信号clk_d进行特定的相位约束、也不需要利用PLL/DLL电路对模拟时钟信号clk_ana/clk_ana_n与数字时钟信号clk_d进行同步，从而能够避免用于相位约束的时延电路所导致的可移植性不高、以及避免PLL/DLL电路所导致的成本较高(用于实现采样所需的硬件资源远远小于PLL/DLL电路)的缺陷，进而能够在数据重采样时同时兼顾较高的可移植性以及较低的成本。而且，现有技术中采用的时延电路还容易受到电压的影响而导致采样不可靠，而本发明实施例中通过时钟采样来定位采样窗口、以及在采样窗口中的数据采样均不会受到电压的影响，因而相比于现有技术中采用时延电路的方案还能够确保采样的可靠性。
相应地，由于模拟时钟信号clk_ana/clk_ana_n和数字时钟信号clk_d之间不需要具有任何特定的相位关系，因此，也就不需要像现有技术那样设置模拟时钟信号clk_an_a/clk_ana_n和数字时钟信号clk_d来自同一时钟源，而是可以设置模拟时钟信号clk_ana/clk_ana_n可以来自模拟时钟源、数字时钟信号clk_d可以来自数字时钟源。
而且，由于对时钟信号的采样并没有时延要求，因此，高频时钟信号clkm/clkm_n和数字时钟信号clk_d也不需要具有特定的相位关系。实际应用中，考虑到数字时钟域内的时钟信号频率不宜过高，因此，优选地设置高频时钟信号clkm/clkm_n属于模拟时钟域、并与模拟时钟信号clk_ana/clk_ana_n同样来自模拟时钟源，即，可以通过对模拟时钟信号clk_ana/clk_ana_n的m倍频得到高频时钟信号clkm/clkm_n，或者通过对高频时钟信号clkm/clkm_n的m分频得到模拟时钟信号clk_ana/clk_ana_n。
图7为如图5所示的数据传输装置的一种具体结构示意图。
如图7所示，时钟采样电路51包括：顺序串联的p个(本文中出现的p为大于等于3的正整数)、即至少三个第一D触发器dff1_1～dff1_p。
每个第一D触发器dff1_i(本文中出现的i为大于等于1且小于等于p的正整数)用于以高频时钟信号clkm/clkm_n为采样时钟对数字时钟信号clk_d进行该第一D触发器dff1_i的排列位置i所对应的第i级采样。
其中，高频时钟信号clkm/clkm_n和数字时钟信号clk_d之间不存在特定的相位关系，因而排列在第一位的第一D触发器dff1_1对数字时钟信号clk_d的采样后所产生的相比于数字时钟信号clk_d的延时不确定。但是，从排列在第二位的第一D触发器dff1_2开始，每进行一级的采样即会相比于上一级产生一次确定的采样级差延时，如果相邻的两级均以高频时钟信号clkm实现上升沿采样、或均以高频时钟信号clkm_n实现下降沿采样，则相邻两级之间的采样级差延时为第一频率f1的一个时钟周期；而如果相邻的两级之中有一级以高频时钟信号clkm实现上升沿采样、另一级以高频时钟信号clkm_n实现下降沿采样，则相邻两之间的采样级差延时为第一频率f1的半个时钟周期。
那么，可以不考虑排列在第一位的第一D触发器dff1_1对数字时钟信号clk_d的采样所产生的不确定的延时，而仅考虑从排列在第二位的第一D触发器dff1_2开始产生的确定的采样级差延时。只要产生的确定的采样级差延时累积达到、或超过可靠重采样延时td_ck，即可得到具有如前所述的第一延时d1(第一延时d1大约为“所述不确定的延时+所述累积的确定的采样级差延时”)的第一采样时钟信号clk_w_1；只要产生的确定的采样级差延时再次积累第二延时d2所需的第一频率f1的至少半个时钟周期，即可到具有如前所述的第二延时d2(第二延时d2大约为“所述再次累积的确定的采样级差延时”)的第二采样时钟信号clk_w_2。
参照上述分析，在至少三个第一D触发器中，其中一个与排列在第一位的第一D触发器dff1_1之间的采样级差延时大于等于可靠重采样延时td_ck、并能够输出第一采样时钟信号clk_w_1，而另一个与输出第一采样时钟信号clk_w_1的上述一个之间的采样级差延时为第二延时d2(即等于第一频率f1的至少半个时钟周期)、并能够输出第二采样时钟信号clk_w_2。
需要说明的是，图7中仅以第一采样时钟信号clk_w_1和第二采样时钟信号clk_w_2分别被最后两个第一D触发器dff1_p-1和dff1_p得到为例(此时要求最后两个第一D触发器dff1_p-1和dff1_p同样以高频时钟信号clkm实现上升沿采样、或同样以高频时钟信号clkm_n实现下降沿采样来确保第二延时d2)，但在实际应用中还存在多种其他的选择方式，此处不再一一列举；
如图7所示，逻辑整合电路52包括：非门N0和与门A0。
非门N0用于将第一采样时钟信号clk_w_1和第二采样时钟信号clk_w_2中的任一个通过逻辑非运算实现反向；
与门A0用于对第一采样时钟信号clk_w_1和第二采样时钟信号clk_w_2中被反向的一个与另一个进行逻辑与运算、并输出高电平有效的选通信号sel。
需要说明的是，图7中仅以非门N0将第二采样时钟信号clk_w_2反向、并得到以第一采样时钟信号clk_w_1的上升沿和第二采样时钟信号clk_w_2的上升沿为有效脉冲边沿的选通信号sel为例，实际应用中也可以第二采样时钟信号clk_w_2的上升沿和第一采样时钟信号clk_w_1的下降沿为选通信号sel的有效脉冲边沿，还可以第一采样时钟信号clk_w_1的下降沿和第二采样时钟信号clk_w_2的下降沿为选通信号sel的有效脉冲边沿。但是，相比于其他几种方式，以第一采样时钟信号clk_w_1的上升沿和第二采样时钟信号clk_w_2的上升沿为选通信号sel的有效脉冲边沿的方式能够使的有效脉冲的产生不存在无谓的延迟，因此，该方式为最优。
另外，实际应用中还可以根据实际需要，通过在图7所示的逻辑整合电路52中进一步增设一个非门而将选通信号sel反向，以使其低电平有效、并以有效的低电平来定位可靠采样窗口。
如图7所示，数据预采样电路53包括：相互并联并分别与各数据比特位一一对应的若干多路选择开关mux_1～mux_n、以及相互并联并分别与各数据比特位一一对应的若干第二D触发器dff2_1～dff2_n。
每个多路选择开关mux_j(本文中出现的j为大于等于1且小于等于n的正整数)用于在选通信号sel有效时将其一路输入接收的数字数据信号data_d的对应数据比特位data_d_j传递至对应的第二D触发器dff2_j、以及在选通信号sel无效时将其另一路输入从对应的第二D触发器dff2_j接收的预采样数据信号data_s的对应数据比特位data_s_j再传递回对应的第二D触发器dff2_j；
每个第二D触发器dff2_j用于以高频时钟信号clkm/clkm_n为采样时钟，对从对应的多路选择开关mux_j接收到的数字数据信号data_d的对应数据比特位data_d_j进行采样、并输出预采样数据信号data_s的对应数据比特位data_s_j，以及，通过以高频时钟信号clkm/clkm_n为采样时钟，对从对应的多路选择开关mux_j接收到的预采样数据信号data_s的对应数据比特位data_s_j进行采样、并将输出的预采样数据信号data_s的对应数据比特位data_s_j保持为第二频率f2；
如图7所示，数据重采样电路54包括：相互并联并分别与各数据比特位一一对应的若干第三D触发器dff3_1～dff3_n。
每个第三D触发器dff3_j用于以模拟时钟信号clk_ana/clk_ana_n为采样时钟，对预采样数据信号data_s的对应数据比特位data_s_j进行采样、并输出模拟数据信号data_ana的对应数据位比特位data_ana_j。
需要说明的是，上述如图7所示的具体结构仅仅是一种优选方案，并不表示时钟采样电路51、逻辑整合电路52、数据预采样电路53、以及数据重采样电路54必须同时采用在图7中分别对应的具体结构。在实际应用中，时钟采样电路51、逻辑整合电路52、数据预采样电路53、以及数据重采样电路54中的至少一个电路也可以采用具有相同原理的任意结构，并与其他电路在图7中分别对应的具体结构相组合。
基于如上所述的如图7所示的具体结构，在能够确保每一个采样环节能够成功采样到对应的信号的前提下，可以任意设置各采样环节以上升沿为采样时刻、或是以下降沿为采样时刻，用以实现各采样环节之间的不同配合方式。
下面，结合两个实例本发明实施例中的数据传输装置予以进一步说明。在以下两个实例中均以第二延时d2为第一频率f1的一个时钟周期为例。
图8为如图7所示的具体结构的实例一的示意图。如图8所示的实例一中，以第一频率f1相比于第二频率f2的倍数m取4、由高频时钟信号clk4进行4分频得到模拟时钟信号clk_ana(即模拟时钟信号clk_ana与高频时钟信号clk4同步)为例，并假设第一频率f1的0.5个时钟周期大于等于可靠重采样延时td_ck。
时钟采样电路51中共有3个第一D触发器dff1_1～dff1_3。其中，第一个第一D触发器dff1_1利用高频时钟信号clk4实现上升沿采样、并得到初始的第一级采样时钟信号clk_d_1，最后两个第一D触发器dff1_2和dff1_3利用高频时钟信号clk4_n实现clk4的下降沿采样、并分别输出第一采样时钟信号clk_w_1和第二采样时钟信号clk_w_2。
逻辑整合电路52中的非门N0将第二采样时钟信号clk_w_2反向。
数据预采样电路53中的所有第二D触发器dff2_1～dff2_n均利用高频时钟信号clk4_n实现clk4的下降沿采样。
数据重采样电路54中的所有第三D触发器dff3_1～dff3_n利用模拟时钟信号clk_ana_n实现clk_ana的下降沿采样。
而且，在如图8所示的实例一中，由于高频时钟信号clk4/clk4_n均与数字时钟信号clk_d不存在特定的相位关系，因而会存在如下三种可能的情况：
第一种情况，高频时钟信号clk4和模拟时钟信号clk_ana与数字时钟信号clk_d近似同步、但略微领先于数字时钟信号clk_d；
第二种情况，高频时钟信号clk4和模拟时钟信号clk_ana与数字时钟信号clk_d近似同步、但略微延迟于数字时钟信号clk_d；
第三种情况，高频时钟信号clk4和模拟时钟信号clk_ana与数字时钟信号clk_d的相位差较大，即，第三种情况属于介于第一种情况与第三种情况这两种极端情况之间的典型情况。
图9a至图9c为如图8所示的实例一的三种不同情况的时序示意图。
请参见图9a，对于第一种情况：
由于高频时钟信号clk4和模拟时钟信号clk_ana的相位略微领先于数字时钟信号clk_d，因此，在高频时钟信号clk4的与数字时钟信号clk_d基本对齐的上升沿无法采样到数字时钟信号clk_d的上升沿，从而使排列在第一位的第一D触发器dff1_1采样到的第一级采样时钟信号clk_d_1的上升沿相对于数字时钟信号clk_d的上升沿大约延迟第一频率f1的1个时钟周期，即排列在第一位的第一D触发器dff1_1对数字时钟信号clk_d的采样所产生的不确定的延时此时为第一频率f1的1个时钟周期；
排列在第二位的第一D触发器dff1_2利用高频时钟信号clk4_n实现下降沿采样得到的第一采样时钟信号clk_w_1，其相对于数字时钟信号clk_d的上升沿延迟的第一延时d1大约为第一频率f1的1.5个时钟周期，满足第一延时d1的要求(实例一中已假设第一频率f1的0.5个时钟周期大于等于可靠重采样延时td_ck)；以及，排列在第三位的第一D触发器dff1_3利用高频时钟信号clk4_n实现下降沿采样得到的第二采样时钟信号clk_w_2，其相对于数字时钟信号clk_d的上升沿延迟第一频率f1的2.5个时钟周期、相对于第一采样时钟信号clk_w_1延迟的第二延时d2为第一频率f1的1个时钟周期，满足第二延时d2的要求；
非门N0将第二采样时钟信号clk_w_2反向，并得到以第一采样时钟信号clk_w_1的上升沿和第二采样时钟信号clk_w_2的上升沿为有效脉冲边沿的选通信号sel、且选通信号sel的频率为第二频率f2，即，选通信号sel的占空比为25％；
在选通信号sel的有效期间，数字数据信号data_d的各数据比特位data_d_j会被传导到对应的第二D触发器dff2_j进行采样、并得到预采样数据信号data_s的各数据比特位data_s_j；其中，由于从高频时钟信号clk4_n的上升沿、即从高频时钟信号clk4的下降沿到选通信号sel翻转为高电平有效之间有一定的时延，因而各第二D触发器dff2_j利用高频时钟信号clk4_n实现下降沿采样的动作发生在选通信号sel的有效期结尾处、即预采样数据信号data_s相比于数字数据信号data_d大约会延迟第一频率f1的2.5个时钟周期，这样，能够为各第二D触发器dff2_j提供充分的稳定建立时间、以实现更可靠的采样；
尔后，大约在第一频率f1的3.5个时钟周期之后，模拟时钟信号clk_ana_n的上升沿、即从模拟时钟信号clkclk_ana的下降沿到达，此时，各第三D触发器dff3_j会利用模拟时钟信号clk_ana_n实现对预采样数据信号data_s的对应数据比特位data_s_j的下降沿采样，并得到模拟数据信号data_ana的对应数据位比特位data_ana_j。
在如图9a所示的第一种情况下，最终得到的模拟数据信号data_ana相比于数字数据信号data_d会大约延迟第一频率f1的6个时钟周期。
请参见图9b，对于第二种情况：
由于高频时钟信号clk4和模拟时钟信号clk_ana的相位略微落后于数字时钟信号clk_d，因此，在高频时钟信号clk4的与数字时钟信号clk_d基本对齐的上升沿刚好采样到数字时钟信号clk_d的上升沿，从而使排列在第一位的第一D触发器dff1_1采样到的第一级采样时钟信号clk_d_1的上升沿相对于数字时钟信号clk_d的上升沿基本没有延迟(仅存在第一D触发器dff1_1的输出延时、可忽略不计)，即排列在第一位的第一D触发器dff1_1对数字时钟信号clk_d的采样所产生的不确定的延时此时基本为0；
排列在第二位的第一D触发器dff1_2利用高频时钟信号clk4_n实现下降沿采样得到的第一采样时钟信号clk_w_1，其相对于数字时钟信号clk_d的上升沿约延迟的第一延时d1为第一频率f1的0.5个时钟周期，满足第一延时d1的要求(实例一中已假设第一频率f1的0.5个时钟周期大于等于可靠重采样延时td_ck)；以及，排列在第三位的第一D触发器dff1_3利用高频时钟信号clk4_n实现下降沿采样得到的第二采样时钟信号clk_w_2，其相对于数字时钟信号clk_d的上升沿约延迟第一频率f1的1.5个时钟周期、相对于第一采样时钟信号clk_w_1延迟的第二延时d2为第一频率f1的1个时钟周期，满足第二延时d2的要求；
非门N0将第二采样时钟信号clk_w_2反向，并得到以第一采样时钟信号clk_w_1的上升沿和第二采样时钟信号clk_w_2的上升沿为有效脉冲边沿的选通信号sel、且选通信号sel的频率为第二频率f2，即，选通信号sel的占空比为25％；
在选通信号sel的有效期间，数字数据信号data_d的各数据比特位data_d_j会被传导到对应的第二D触发器dff2_j进行采样、并得到预采样数据信号data_s的各数据比特位data_s_j；与如图9a所示的第一种情况相同，从高频时钟信号clk4_n的上升沿、即从高频时钟信号clk4的下降沿到选通信号sel翻转为高电平有效之间有一定的时延，因而各第二D触发器dff2_j利用高频时钟信号clk4_n实现下降沿采样的动作发生在选通信号sel的有效期结尾处、即预采样数据信号data_s相比于数字数据信号data_d大约会延迟第一频率f1的1.5个时钟周期，这样，能够为各第二D触发器dff2_j提供充分的稳定建立时间、以实现更可靠的采样；
尔后，在第一频率f1的大约0.5个时钟周期之后，模拟时钟信号clk_ana_n的上升沿、即从模拟时钟信号clkclk_ana的下降沿到达，此时，各第三D触发器dff3_j会利用模拟时钟信号clk_ana_n实现对预采样数据信号data_s的对应数据比特位data_s_j的下降沿采样，并得到模拟数据信号data_ana的对应数据位比特位data_ana_j。
在如图9b所示的第二种情况下，最终得到的模拟数据信号data_ana相比于数字数据信号data_d大约会延迟第一频率f1的2个时钟周期。
请参见图9c，对于第三种情况：
由于高频时钟信号clk4和模拟时钟信号clk_ana的相位与数字时钟信号clk_d相位有较大偏差，因此，在高频时钟信号clk4的上升沿刚好采样到数字时钟信号clk_d的高电平处，从而使排列在第一位的第一D触发器dff1_1采样到的第一级采样时钟信号clk_d_1的上升沿相对于数字时钟信号clk_d的上升沿大约延迟第一频率f1的1个时钟周期，即排列在第一位的第一D触发器dff1_1对数字时钟信号clk_d的采样所产生的不确定的延时此时为第一频率f1的1个时钟周期；
排列在第二位的第一D触发器dff1_2利用高频时钟信号clk4_n实现下降沿采样得到的第一采样时钟信号clk_w_1，其相对于数字时钟信号clk_d的上升沿延迟的第一延时d1大约为第一频率f1的1.5个时钟周期，满足第一延时d1的要求(实例一中已假设第一频率f1的0.5个时钟周期大于等于可靠重采样延时td_ck)；以及，排列在第三位的第一D触发器dff1_3利用高频时钟信号clk4_n实现下降沿采样得到的第二采样时钟信号clk_w_2，其相对于数字时钟信号clk_d的上升沿延迟第一频率f1的2.5个时钟周期、相对于第一采样时钟信号clk_w_1延迟的第二延时d2为第一频率f1的1个时钟周期，满足第二延时d2的要求；
非门N0将第二采样时钟信号clk_w_2反向，并得到以第一采样时钟信号clk_w_1的上升沿和第二采样时钟信号clk_w_2的上升沿为有效脉冲边沿的选通信号sel、且选通信号sel的频率为第二频率f2，即，选通信号sel的占空比为25％；
在选通信号sel的有效期间，数字数据信号data_d的各数据比特位data_d_j会被传导到对应的第二D触发器dff2_j进行采样、并得到预采样数据信号data_s的各数据比特位data_s_j；与如图9a所示的第一种情况相同，从高频时钟信号clk4_n的上升沿、即从高频时钟信号clk4的下降沿到选通信号sel翻转为高电平有效之间有一定的时延，因而各第二D触发器dff2_j利用高频时钟信号clk4_n实现下降沿采样的动作发生在选通信号sel的有效期结尾处、即预采样数据信号data_s相比于数字数据信号data_d大约会延迟第一频率f1的2.5个时钟周期，这样，能够为各第二D触发器dff2_j提供充分的稳定建立时间、以实现更可靠的采样；
尔后，大约在第一频率f1的0.5个时钟周期之后，模拟时钟信号clk_ana_n的上升沿、即从模拟时钟信号clkclk_ana的下降沿到达，此时，各第三D触发器dff3_j会利用模拟时钟信号clk_ana_n实现对预采样数据信号data_s的对应数据比特位data_s_j的下降沿采样，并得到模拟数据信号data_ana的对应数据位比特位data_ana_j。
在如图9c所示的第三种情况下，最终得到的模拟数据信号data_ana相比于数字数据信号data_d会大约延迟第一频率f1的3个时钟周期。
通过上述实例一可见，无论高频时钟信号clk4和模拟时钟信号clk_ana与数字时钟信号clk_d的相位关系如何，最终都能够实现数据重采样、并得到模拟数据信号data_ana。
也就是说，高频时钟信号clk4和模拟时钟信号clk_ana与数字时钟信号clk_d的相位关系的不确定并不会导致数据重采样无法实现，而仅仅会影响得到的模拟数据信号data_ana的延迟长短。其中，如图9a所示的第一种情况属于模拟数据信号data_ana延迟最大的情况，如图9b所示的第二种情况属于模拟数据信号data_ana延迟最小的情况，而介于第一种情况和第二种情况之间的典型情况(例如图9c中所示的仅仅典型情况的一种状态)所采样到的模拟数据信号data_ana的延迟大约会介于第一频率f1的2～6个时钟周期之间。
图10为如图7所示的具体结构的实例二的示意图。如图10所示的实例二中，以第一频率f1相比于第二频率f2的倍数m取4、由高频时钟信号clk4_n进行4分频得到模拟时钟信号clk_ana(即模拟时钟信号clk_ana与高频时钟信号clk4_n同步、但相比于高频时钟信号clk4具有第一频率f1的0.5个时钟周期的延迟)为例，并同样假设第一频率f1的0.5个时钟周期大于等于可靠重采样延时td_ck。
时钟采样电路51中共有3个第一D触发器dff1_1～dff1_3。其中，第一个第一D触发器dff1_1仍像实例一那样利用高频时钟信号clk4实现上升沿采样、并得到初始的第一级采样时钟信号clk_d_1，但最后两个第一D触发器dff1_2和dff1_3并不是像实例一那样利用高频时钟信号clk4_n实现下降沿采样，而是利用高频时钟信号clk4实现上升沿采样、并分别输出第一采样时钟信号clk_w_1和第二采样时钟信号clk_w_2。
逻辑整合电路52中的非门N0仍像实例一那样将第二采样时钟信号clk_w_2反向。
数据预采样电路53中的所有第二D触发器dff2_1～dff2_n并不是像实例一那样利用高频时钟信号clk4_n实现下降沿采样，而是均利用高频时钟信号clk4实现上升沿采样。
数据重采样电路54中的所有第三D触发器dff3_1～dff3_n并不是像实例一那样利用模拟时钟信号clk_ana_n实现下降沿采样，而是利用模拟时钟信号clk_ana实现上升沿采样。
与实例一相同，在如图10所示的实例二中也存在实例一中提及的三种情况。
图11a至图11c为如图10所示的实例二的三种不同情况的时序示意图。
参见图11a并对比实例一中的图9a，对于第一种情况：
本实例与实例一同样在第一个第一D触发器dff1_1利用高频时钟信号clk4实现上升沿采样，因此，排列在第一位的第一D触发器dff1_1对数字时钟信号clk_d的采样所产生的不确定的延时此时仍大约为第一频率f1的1个时钟周期；
而本实例在排列在第二位和第三位的第一D触发器dff1_2和dff1_3的采样方式不同于实例一，因此，排列在第二位的第一D触发器dff1_2实现上升沿采样得到的第一采样时钟信号clk_w_1相对于数字时钟信号clk_d的上升沿延迟的第一延时d1大约为第一频率f1的2个时钟周期，即，在满足第一延时d1的要求的同时比实例一多延迟了第一频率f1的0.5个时钟周期；相应地，排列在第三位的第一D触发器dff1_3实现上升沿采样得到的第二采样时钟信号clk_w_2相对于数字时钟信号clk_d的上升沿延迟的时常也由第一频率f1的2.5个时钟周期增加为3个时钟周期，但相对于第一采样时钟信号clk_w_1延迟的第二延时d2仍为第一频率f1的1个时钟周期，满足第二延时d2的要求；
由于上述多延迟的0.5个时钟周期，本实例中得到的选通信号sel的有效脉冲相比于与实例一也会延迟第一频率f1的0.5个时钟周期出现，但选通信号sel的有效脉冲宽度和频率不变；
在选通信号sel的有效期间，数字数据信号data_d的各数据比特位data_d_j会被传导到对应的第二D触发器dff2_j进行采样、并得到预采样数据信号data_s的各数据比特位data_s_j；由于第二D触发器dff2_j也变为上升沿采样，即第二D触发器dff2_j的采样时刻相比于实例一也会多延迟第一频率f1的0.5个时钟周期，从而能够在多延迟了第一频率f1的0.5个时钟周期的选通信号sel的有效期间(与实例一同样是在有效期间的结尾处)采样到数字数据信号data_d；
尔后，由于模拟时钟信号clk_ana相比于高频时钟信号clk4具有第一频率f1的0.5个时钟周期的延迟，因此，大约在第一频率f1的1.5个时钟周期之后，模拟时钟信号clk_ana的上升沿就会到达，此时，各第三D触发器dff3_j会利用模拟时钟信号clk_ana_n实现对预采样数据信号data_s的对应数据比特位data_s_j的下降沿采样，并得到模拟数据信号data_ana的对应数据位比特位data_ana_j。
在如图11a所示的第一种情况下，最终得到的模拟数据信号data_ana相比于数字数据信号data_d会大约延迟第一频率f1的4.5个时钟周期、相比于实例一中如图9a所示的第一种情况提前了2个时钟周期。
请参见图11b并对比实例一中的图9b，对于第二种情况：
本实例与实例一同样在第一个第一D触发器dff1_1利用高频时钟信号clk4实现上升沿采样，因此，排列在第一位的第一D触发器dff1_1对数字时钟信号clk_d的采样所产生的不确定的延时此时基本为0(仅存在第一D触发器dff1_1的输出延时、可忽略不计)；
基于与第一种情况相同的原因，第一采样时钟信号clk_w_1的第一延时d1大约为第一频率f1的1个时钟周期，即，在满足第一延时d1的要求的同时比实例一多延迟了第一频率f1的0.5个时钟周期；相应地，第二采样时钟信号clk_w_2相对于数字时钟信号clk_d的上升沿延迟的时常也由第一频率f1的1.5个时钟周期增加为2个时钟周期，但相对于第一采样时钟信号clk_w_1延迟的第二延时d2仍为第一频率f1的1个时钟周期，满足第二延时d2的要求；
相应地，本实例中得到的选通信号sel的有效脉冲相比于与实例一也会延迟第一频率f1的0.5个时钟周期出现，但选通信号sel的有效脉冲宽度和频率不变；在选通信号sel的有效期间由各第二D触发器dff2_j采样得到的预采样数据信号data_s相比于实例一也会多延迟第一频率f1的0.5个时钟周期；
尔后，由于模拟时钟信号clk_ana相比于高频时钟信号clk4具有第一频率f1的0.5个时钟周期的延迟，因此，在第一频率f1的大约0.5个时钟周期之后，模拟时钟信号clk_ana_n的上升沿、即从模拟时钟信号clkclk_ana的下降沿到达，此时，各第三D触发器dff3_j会利用模拟时钟信号clk_ana_n实现对预采样数据信号data_s的对应数据比特位data_s_j的下降沿采样，并得到模拟数据信号data_ana的对应数据位比特位data_ana_j。
在如图11b所示的第二种情况下，最终得到的模拟数据信号data_ana相比于数字数据信号data_d会大约延迟第一频率f1的4.5个时钟周期、相比于实例一中如图9b所示的第二种情况延迟了2个时钟周期。
请参见图11c并对比实例一中的图9c，对于第三种情况：
本实例与实例一同样在第一个第一D触发器dff1_1利用高频时钟信号clk4实现上升沿采样，因此，排列在第一位的第一D触发器dff1_1对数字时钟信号clk_d的采样所产生的不确定的延时此时仍大约为第一频率f1的1个时钟周期；
基于与第一种情况相同的原因，第一采样时钟信号clk_w_1的第一延时d1大约为第一频率f1的2个时钟周期，即，在满足第一延时d1的要求的同时比实例一多延迟了第一频率f1的0.5个时钟周期；相应地，第二采样时钟信号clk_w_2相对于数字时钟信号clk_d的上升沿延迟的时常也由第一频率f1的2.5个时钟周期增加为3个时钟周期，但相对于第一采样时钟信号clk_w_1延迟的第二延时d2仍为第一频率f1的1个时钟周期，满足第二延时d2的要求；
相应地，本实例中得到的选通信号sel的有效脉冲相比于与实例一也会延迟第一频率f1的0.5个时钟周期出现，但选通信号sel的有效脉冲宽度和频率不变；在选通信号sel的有效期间由各第二D触发器dff2_j采样得到的预采样数据信号data_s相比于实例一也会多延迟第一频率f1的0.5个时钟周期；
尔后，由于模拟时钟信号clk_ana相比于高频时钟信号clk4具有第一频率f1的0.5个时钟周期的延迟，因此，大约在第一频率f1的2.5个时钟周期之后，模拟时钟信号clk_ana的上升沿就会到达，此时，各第三D触发器dff3_j会利用模拟时钟信号clk_ana_n实现对预采样数据信号data_s的对应数据比特位data_s_j的下降沿采样，并得到模拟数据信号data_ana的对应数据位比特位data_ana_j；而且，如果模拟时钟信号clk_ana没有上述的0.5个时钟周期，则各第三D触发器dff3_j对预采样数据信号data_s的采样就会不具有足够的稳定建立时间，即，对于本实例中如图11c所示的第三种情况来说，模拟时钟信号clk_ana多延迟了第一频率f1的0.5个时钟周期，就能够确保各第三D触发器dff3_j对预采样数据信号data_s的采样具有足够的稳定建立时间。
在如图11c所示的第三种情况下，最终得到的模拟数据信号data_ana相比于数字数据信号data_d会大约延迟第一频率f1的3.5个时钟周期、相比于实例一中如图9c所示的第三种情况延迟了0.5个时钟周期。
通过上述实例二，进一步证明了无论高频时钟信号clk4和模拟时钟信号clk_ana与数字时钟信号clk_d的相位关系如何，最终都能够实现数据重采样、并得到模拟数据信号data_ana。
进而通过上述实例二与前述实例一的对比可见，在能够确保每一个采样环节能够成功采样到对应的信号的前提下，通过设置各采样环节以上升沿为采样时刻、或是以下降沿为采样时刻而实现各采样环节之间的不同配合方式，不会导致数据重采样无法实现。
虽然上述实例二与前述实例一均是以第一频率f1相比于第二频率f2的倍数m取4，但在m取其他大于1的整数时的基本原理是相同的。
以上是对本发明实施例中的数据传输装置的详细说明。下面，再对本发明实施例中的数据传输方法予以说明。
图12为本发明实施例中的数据传输方法的示例性流程示意图。如图12所示，本发明实施例中的数据传输方法至少包括步骤12a～步骤12c；
步骤12a用于以高频时钟信号clkm/clkm_n为采样时钟，对输入的数字时钟信号clk_d顺序进行至少三级采样、并输出第一采样时钟信号clk_w_1和第二采样时钟信号clk_w_2；其中，高频时钟信号clkm/clkm_n的频率为第一频率f1，数字时钟信号clk_d、第一采样时钟信号clk_w_1、第二采样时钟信号clk_w_2的频率均为第二频率f2，第一频率f1为第二频率f2的m倍、即至少三倍；第一采样时钟信号clk_w_1以第一延时d1延迟于数字时钟信号clk_d、第二采样时钟信号clk_w_2以第二延时d2延迟于第一采样时钟信号clk_w_1，第一延时d1大于等于预设的可靠重采样延时td_ck、第二延时d2至少为第一频率f1的半个时钟周期；
步骤12b用于对输入的第一采样时钟信号clk_w_1和第二采样时钟信号clk_w_2进行逻辑整合、并输出选通信号sel；其中，选通信号sel的频率为第二频率f2，选通信号sel的有效时长等于第二延时d2；
步骤12c用于以高频时钟信号clkm/clkm_n为采样时钟，对选通信号sel有效时输入的数字数据信号data_d进行采样以及采样保持、并输出预采样数据信号data_s；其中，数字数据信号data_d和预采样数据信号data_s的频率均为第二频率f2；
步骤12d用于以模拟时钟信号clk_ana/clk_ana_n为采样时钟，对输入的预采样数据信号data_s进行采样、并输出模拟数据信号data_ana；其中，模拟时钟信号clk_ana/clk_ana_n和模拟数据信号data_ana的频率均为第二频率f2。
至此，上述流程结束。
本发明实施例中的数据传输方法所具有的上述流程也能够产生如前所述的图6中示出的时序关系。并且，较佳地设置第二延时d2为第一频率f1的一个时钟周期。
由此可见，本发明实施例中的数据传输方法就不需要利用时延方式对模拟时钟信号clk_ana和数字时钟信号clk_d进行特定的相位约束、也不需要利用PLL/DLL技术对模拟时钟信号clk_ana/clk_ana_n与数字时钟信号clk_d进行同步，从而能够避免用于相位约束的时延所导致的可移植性不高、以及PLL/DLL技术需要较高成本(用于实现采样所需的硬件资源远远小于PLL/DLL技术)的缺陷，进而能够在数据重采样时同时兼顾较高的可移植性以及较低的成本。
而且，现有技术中采用的时延方式还容易受到电压的影响而导致采样不可靠，而本发明实施例中通过时钟采样来定位采样窗口、以及在采样窗口中的数据采样均不会受到电压的影响，因而相比于现有技术中采用时延方式的方案还能够确保采样的可靠性。
相应地，由于模拟时钟信号clk_ana/clk_ana_n和数字时钟信号clk_d之间不需要具有任何特定的相位关系，因此，也就不需要像现有技术那样设置模拟时钟信号clk_ana/clk_ana_n和数字时钟信号clk_d来自同一时钟源，而是可以设置模拟时钟信号clk_ana/clk_ana_n可以来自模拟时钟源、数字时钟信号clk_d可以来自数字时钟源。
而且，由于对时钟信号的采样并没有时延要求，因此，高频时钟信号clkm/clkm_n和数字时钟信号clk_d也不需要具有特定的相位关系。实际应用中，考虑到数字时钟域内的时钟信号频率不宜过高，因此，优选地设置高频时钟信号clkm/clkm_n属于模拟时钟域、并与模拟时钟信号clk_ana/clk_ana_n同样来自模拟时钟源，即，可以通过对模拟时钟信号clk_ana/clk_ana_n的m倍频得到高频时钟信号clkm/clkm_n，或者通过对高频时钟信号clkm/clkm_n的m分频得到模拟时钟信号clk_ana/clk_ana_n。
实际应用中，针对连续的数字数据信号data_d，该数据传输方法可以流水线方式执行上述流程。
此外，在具体实现本发明实施例中的数据传输方法所具有的上述流程时，可以利用如前所述的图7中示出的具体结构。
该数据传输方法可以为步骤12a设置如图7所示的顺序串联的至少三个第一D触发器dff1_1～dff1_p。
这样，步骤12a即可分别利用每个第一D触发器dff1_i以高频时钟信号clkm/clkm_n为采样时钟，对输入的数字时钟信号clk_d进行该第一D触发器dff1_i的排列位置i所对应的第i级采样、并利用其中一个第一D触发器输出第一采样时钟信号clk_w_1、利用另一个第一D触发器输出第二采样时钟信号clk_w_2；其中，上述的一个第一D触发器与排列在第一位的第一D触发器dff1_1之间的采样级差延时大于等于可靠重采样延时td_ck、上述的另一个第一D触发器与输出第一采样时钟信号clk_w_1的上述一个第一D触发器之间的采样级差延时等于第二延时d2。
该数据传输方法可以为步骤12b设置如图7所示的非门N0和与门A0。
这样，步骤12b即可利用非门N0将第一采样时钟信号clk_w_1和第二采样时钟信号clk_w_2中的任一个通过逻辑非运算实现反向，还可利用与门A0对第一采样时钟信号clk_w_1和第二采样时钟信号clk_w_2中被反向的一个与另一个进行逻辑与运算、并输出高电平有效的选通信号sel。
实际应用中，步骤10b可以利用非门N0将第二采样时钟信号clk_w_2反向、并得到以第一采样时钟信号clk_w_1的上升沿和第二采样时钟信号clk_w_2的上升沿为有效脉冲边沿的选通信号sel，当然，也可以第二采样时钟信号clk_w_2的上升沿和第一采样时钟信号clk_w_1的下降沿为选通信号sel的有效脉冲边沿，还可以第一采样时钟信号clk_w_1的下降沿和第二采样时钟信号clk_w_2的下降沿为选通信号sel的有效脉冲边沿。但是，相比于其他几种方式，以第一采样时钟信号clk_w_1的上升沿和第二采样时钟信号clk_w_2的上升沿为选通信号sel的有效脉冲边沿的方式能够使的有效脉冲的产生不存在无谓的延迟，因此，该方式为最优。
另外，实际应用中还可以根据实际需要，该数据传输方法可以为步骤12b再进一步增设一个非门而将选通信号sel反向，以使其低电平有效、并以有效的低电平来定位可靠采样窗口。
该数据传输方法可以为步骤12c设置如图7所示的相互并联并分别与各数据比特位一一对应的若干多路选择开关mux_1～mux_n、以及相互并联并分别与各数据比特位一一对应的若干第二D触发器dff2_1～dff2_n。
这样，步骤12c即可分别利用每个多路选择开关mux_j在选通信号sel有效时将其一路输入接收的数字数据信号data_d的对应数据比特位data_d_j传递至对应的第二D触发器dff2_j，以及，在选通信号sel无效时将其另一路输入从对应的第二D触发器dff2_j接收的预采样数据信号data_s的对应数据比特位data_s_j再传递回对应的第二D触发器dff2_j；步骤12c还分别利用每个第二D触发器dff2_j以高频时钟信号clkm/clkm_n为采样时钟，对从对应的多路选择开关mux_j接收到的数字数据信号data_d的对应数据比特位data_d_j进行采样、并输出预采样数据信号data_s的对应数据比特位data_s_j，以及，通过以高频时钟信号clkm/clkm_n为采样时钟，对从对应的多路选择开关mux_j接收到的预采样数据信号data_s的对应数据比特位data_s_j进行采样、并将输出的预采样数据信号data_s的对应数据比特位data_s_j保持为第二频率f2。
该数据传输方法可以为步骤12d设置如图7所示的相互并联并分别与各数据比特位一一对应的若干第三D触发器dff3_1～dff3_n。
这样，步骤12d即可分别每个第三D触发器dff3_j以模拟时钟信号clk_ana/clk_ana_n为采样时钟对预采样数据信号data_s的对应数据比特位data_s_j进行采样、并输出模拟数据信号data_ana的对应数据位比特位data_ana_j。
需要说明的是，利用如图7所示的具体结构来实现本发明实施例中的数据传输方法所有步骤仅仅是一种优选方案，并不表示步骤12a、步骤12b、步骤12c、以及步骤12d必须同时利用在图7中分别对应的具体结构。在实际应用中，步骤12a、步骤12b、步骤12c、以及步骤12d中的至少一个步骤也可以利用具有相同原理的任意方式，并与其他步骤利用在图7中分别对应的具体结构相组合。
更优地，对于如图8所示的实例一中所假设的第一频率f1的0.5个时钟周期大于等于可靠重采样延时td_ck，该数据传输方法也同样适用，即：
该数据传输方法为步骤12a共设置3个第一D触发器dff1_1～dff1_3。相应地，步骤12a使第一个第一D触发器dff1_1利用高频时钟信号clk4实现上升沿采样、并得到初始的第一级采样时钟信号clk_d_1，步骤12a还使最后两个第一D触发器dff1_2和dff1_3利用高频时钟信号clk4_n实现clk4的下降沿采样、并分别输出第一采样时钟信号clk_w_1和第二采样时钟信号clk_w_2；
步骤12b使非门N0将第二采样时钟信号clk_w_2反向；
步骤12c使所有第二D触发器dff2_1～dff2_n均利用高频时钟信号clk4_n实现clk4的下降沿采样；
步骤12d使所有第三D触发器dff3_1～dff3_n利用模拟时钟信号clk_ana_n实现clk_ana的下降沿采样。
同样地，对于如图10所示的实例二中所假设的第一频率f1的0.5个时钟周期大于等于可靠重采样延时td_ck，该数据传输方法也同样适用，即：
该数据传输方法为步骤12a共设置3个第一D触发器dff1_1～dff1_3。相应地，步骤12a使第一个第一D触发器dff1_1利用高频时钟信号clk4实现上升沿采样、并得到初始的第一级采样时钟信号clk_d_1，步骤12a还使最后两个第一D触发器dff1_2和dff1_3利用高频时钟信号clk4实现clk4的上升沿采样、并分别输出第一采样时钟信号clk_w_1和第二采样时钟信号clk_w_2；
步骤12b使非门N0将第二采样时钟信号clk_w_2反向；
步骤12c使所有第二D触发器dff2_1～dff2_n均利用高频时钟信号clk4实现clk4的上升沿采样；
步骤12d使所有第三D触发器dff3_1～dff3_n利用模拟时钟信号clk_ana实现clk_ana的上升沿采样。
如上可见，利用本发明实施例中的数据传输方法，无论高频时钟信号clk4和模拟时钟信号clk_ana与数字时钟信号clk_d的相位关系如何，最终都能够实现数据重采样、并得到模拟数据信号data_ana。
而且，利用本发明实施例中的数据传输方法，在能够确保每一个采样环节能够成功采样到对应的信号的前提下，通过设置各采样环节以上升沿为采样时刻、或是以下降沿为采样时刻而实现各采样环节之间的不同配合方式均不会导致数据重采样无法实现。
另外，虽然本发明实施例中的数据传输方法能够适用的实例一和实例二均是以第一频率f1相比于第二频率f2的倍数m取4，但在m取其他大于等于3的整数时的基本原理是相同的。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (14)
1.一种数据传输装置，其特征在于，包括：时钟采样电路、逻辑整合电路、数据预采样电路、以及数据重采样电路；
所述时钟采样电路用于以高频时钟信号为采样时钟，对输入的数字时钟信号顺序进行至少三级采样、并输出第一采样时钟信号和第二采样时钟信号；其中，所述高频信号的频率为第一频率，所述数字时钟信号、所述第一采样时钟信号、所述第二采样时钟信号的频率均为第二频率，所述第一频率为所述第二频率的至少三倍；所述第一采样时钟信号以第一延时延迟于所述数字时钟信号、所述第二采样时钟信号以第二延时延迟于所述第一采样时钟信号，所述第一延时大于等于预设的可靠重采样延时、所述第二延时至少为所述第一频率的半个时钟周期；
所述逻辑整合电路用于对输入的所述第一采样时钟信号和所述第二采样时钟信号进行逻辑整合、并输出选通信号；其中，所述选通信号的频率为所述第二频率，所述选通信号的有效时长等于所述第二延时；
所述数据预采样电路用于以所述高频时钟信号为采样时钟，对所述选通信号有效时输入的数字数据信号进行采样以及采样保持、并输出预采样数据信号；其中，所述数字数据信号和所述采样数据信号的频率均为所述第二频率；
所述数据重采样电路用于以模拟时钟信号为采样时钟，对输入的所述预采样数据信号进行采样、并输出模拟数据信号；其中，所述模拟时钟信号和所述模拟数据信号的频率均为所述第二频率。
2.根据权利要求1所述的数据传输装置，其特征在于，所述第二延时为所述第一频率的一个时钟周期。
3.根据权利要求1或2所述的数据传输装置，其特征在于，所述时钟采样电路包括：顺序串联的至少三个第一D触发器；每个第一D触发器分别用于以所述高频时钟信号为采样时钟对输入的所述数字时钟信号进行该第一D触发器的排列位置所对应的一级采样、并由其中一个第一D触发器输出所述第一采样时钟信号、由另一个第一D触发器输出所述第二采样时钟信号；其中，所述一个第一D触发器与排列在第一位的第一D触发器之间的采样级差延时大于等于所述可靠重采样延时，所述另一个第一D触发器与所述一个第一D触发器之间的采样级差延时为所述第二延时。
4.根据权利要求1或2所述的数据传输装置，其特征在于，所述逻辑整合电路包括：非门和与门；所述非门用于将所述第一采样时钟信号和所述第二采样时钟信号中的任一个通过逻辑非运算实现反向；所述与门用于对所述第一采样时钟信号和所述第二采样时钟信号中被反向的一个与另一个进行逻辑与运算、并输出所述选通信号。
5.根据权利要求1或2所述的数据传输装置，其特征在于，所述数据预采样电路包括：相互并联并分别与各数据比特位一一对应的若干多路选择开关、以及相互并联并分别与各数据比特位一一对应的若干第二D触发器；每个多路选择开关用于在所述选通信号有效时将其一路输入接收的所述数字数据信号的对应数据比特位传递至对应的第二D触发器、以及在所述选通信号无效时将其另一路输入接收的所述预采样数据信号的对应数据比特位传递至对应的第二D触发器；每个第二D触发器用于以所述高频时钟信号为采样时钟，对接收到的所述数字数据信号的对应数据比特位进行采样并输出所述预采样数据信号的对应数据比特位、以及对接收到的所述预采样数据信号的对应数据比特位进行采样而将输出的所述预采样数据信号的对应数据比特位保持为所述第二频率。
6.根据权利要求1或2所述的数据传输装置，其特征在于，所述数据重采样电路包括：相互并联并分别与各数据比特位一一对应的若干第三D触发器；每个第三D触发器分别用于以所述模拟时钟信号为采样时钟，对输入的所述预采样数据的对应数据位比特位进行采样、并输出所述模拟数据信号的对应数据位比特位。
7.根据权利要求2所述的数据传输装置，其特征在于，所述第一频率为所述频率的四倍、所述第一频率的半个时钟周期大于等于所述可靠重采样延时，且：
所述时钟采样电路包括：顺序串联的三个第一D触发器；每个第一D触发器分别用于以所述高频时钟信号为采样时钟对输入的所述数字时钟信号进行该第一D触发器的排列位置所对应的一级采样、并由第二个第一D触发器输出所述第一采样时钟信号、由第三个第一D触发器输出所述第二采样时钟信号；其中，所述第二个第一D触发器与第一个第一D触发器之间的采样级差延时大于等于所述可靠重采样延时，所述第三个第一D触发器与所述第二个第一D触发器之间的采样级差延时为所述第二延时；
所述逻辑整合电路包括：非门和与门；所述非门用于将所述第二采样时钟信号通过逻辑非运算实现反向；所述与门用于对所述第一采样时钟信号与被反向的所述第二采样时钟信号进行逻辑与运算、并输出所述选通信号；
所述数据预采样电路包括：相互并联并分别与各数据比特位一一对应的若干多路选择开关、以及相互并联并分别与各数据比特位一一对应的若干第二D触发器；每个多路选择开关用于在所述选通信号有效时将其一路输入接收的所述数字数据信号的对应数据比特位传递至对应的第二D触发器、以及在所述选通信号无效时将其另一路输入接收的所述预采样数据信号的对应数据比特位传递至对应的第二D触发器；每个第二D触发器用于以所述高频时钟信号为采样时钟，对接收到的所述数字数据信号的对应数据比特位进行采样并输出所述预采样数据信号的对应数据比特位、以及对接收到的所述预采样数据信号的对应数据比特位进行采样而将输出的所述预采样数据信号的对应数据比特位保持为所述第二频率；
所述数据重采样电路包括：相互并联并分别与各数据比特位一一对应的若干第三D触发器；每个第三D触发器分别用于以所述模拟时钟信号为采样时钟，对输入的所述预采样数据的对应数据位比特位进行采样、并输出所述模拟数据信号的对应数据位比特位。
8.一种数据传输方法，其特征在于，包括步骤a至步骤d；
所述步骤a用于以高频时钟信号为采样时钟，对输入的数字时钟信号顺序进行至少三级采样、并输出第一采样时钟信号和第二采样时钟信号；其中，所述高频信号的频率为第一频率，所述数字时钟信号、所述第一采样时钟信号、所述第二采样时钟信号的频率均为第二频率，所述第一频率为所述第二频率的至少三倍；所述第一采样时钟信号以第一延时延迟于所述数字时钟信号、所述第二采样时钟信号以第二延时延迟于所述第一采样时钟信号，所述第一延时大于等于预设的可靠重采样延时、所述第二延时至少为所述第一频率的半个时钟周期；
所述步骤b用于对输入的所述第一采样时钟信号和所述第二采样时钟信号进行逻辑整合、并输出选通信号；其中，所述选通信号的频率为所述第二频率，所述选通信号的有效时长等于所述第二延时；
所述步骤c用于以所述高频时钟信号为采样时钟，对所述选通信号有效时输入的数字数据信号进行采样以及采样保持、并输出预采样数据信号；其中，所述数字数据信号和所述采样数据信号的频率均为所述第二频率；
所述步骤d用于以模拟时钟信号为采样时钟，对输入的所述预采样数据信号进行采样、并输出模拟数据信号；其中，所述模拟时钟信号和所述模拟数据信号的频率均为所述第二频率。
9.根据权利要求8所述的数据传输方法，其特征在于，所述第二延时为所述第一频率的一个时钟周期。
10.根据权利要求8或9所述的数据传输方法，其特征在于，该数据传输方法为所述步骤a设置顺序串联的至少三个第一D触发器；
所述步骤a分别利用每个第一D触发器以所述高频时钟信号为采样时钟对输入的所述数字时钟信号进行该第一D触发器的排列位置所对应的一级采样、并利用其中一个第一D触发器输出所述第一采样时钟信号、利用另一个第一D触发器输出所述第二采样时钟信号；其中，所述一个第一D触发器与排列在第一位的第一D触发器之间的采样级差延时大于等于所述可靠重采样延时，所述另一个第一D触发器与所述一个第一D触发器之间的采样级差延时为所述第二延时。
11.根据权利要求8或9所述的数据传输方法，其特征在于，该数据传输方法为所述步骤b设置非门和与门；
所述步骤b利用所述非门将所述第一采样时钟信号和所述第二采样时钟信号中的任一个通过逻辑非运算实现反向，还利用所述与门用于对所述第一采样时钟信号和所述第二采样时钟信号中被反向的一个与另一个进行逻辑与运算、并输出所述选通信号。
12.根据权利要求8或9所述的数据传输方法，其特征在于，该数据传输方法为所述步骤c设置相互并联并分别与各数据比特位一一对应的若干多路选择开关、以及相互并联并分别与各数据比特位一一对应的若干第二D触发器；
所述步骤c分别利用每个多路选择开关在所述选通信号有效时将其一路输入接收的所述数字数据信号的对应数据比特位传递至对应的第二D触发器、以及在所述选通信号无效时将其另一路输入接收的所述预采样数据信号的对应数据比特位传递至对应的第二D触发器，还分别利用每个第二D触发器以所述高频时钟信号为采样时钟，对接收到的所述数字数据信号的对应数据比特位进行采样并输出所述预采样数据信号的对应数据比特位、以及对接收到的所述预采样数据信号的对应数据比特位进行采样而将输出的所述预采样数据信号的对应数据比特位保持为所述第二频率。
13.根据权利要求8或9所述的数据传输方法，其特征在于，该数据传输方法为所述步骤d设置相互并联并分别与各数据比特位一一对应的若干第三D触发器；
所述步骤d分别利用每个第三D触发器以所述模拟时钟信号为采样时钟，对输入的所述预采样数据的对应数据位比特位进行采样、并输出所述模拟数据信号的对应数据位比特位。
14.根据权利要求9所述的数据传输方法，其特征在于，该数据传输方法设置所述第一频率为所述频率的四倍、并设置所述第一频率的半个时钟周期大于等于所述可靠重采样延时，且：
该数据传输方法为所述步骤a设置顺序串联的三个第一D触发器；所述步骤a利用三个第一D触发器中的第一个以所述高频时钟信号的上升沿对所述数字时钟信号进行该第一D触发器的排列位置所对应的一级采样，利用三个第一D触发器中的第二个以所述高频时钟信号的下降沿对所述数字时钟信号进行采样、并得到所述第一采样时钟信号，利用三个第一D触发器中的最后一个以所述高频时钟信号的下降沿对所述数字时钟信号进行采样、并得到第二采样时钟信号；其中，三个第一D触发器中的所述第二个与所述第一个之间的采样级差延时大于等于所述可靠重采样延时，三个第一D触发器中的所述最后一个与所述第二个之间的采样级差延时为所述第二延时；
该数据传输方法为所述步骤b设置非门和与门；所述步骤b利用所述非门将所述第二采样时钟信号通过逻辑非运算实现反向、并利用所述与门用于对所述第一采样时钟信号与被反向的所述第二采样时钟信号进行逻辑与运算并得到所述选通信号；
该数据传输方法为所述步骤c设置相互并联并分别与各数据比特位一一对应的若干多路选择开关、以及相互并联并分别与各数据比特位一一对应的若干第二D触发器；所述步骤c分别利用每个多路选择开关在所述选通信号有效时将其一路输入接收的所述数字数据信号的对应数据比特位传递至对应的第二D触发器、以及在所述选通信号无效时将其另一路输入接收的所述预采样数据信号的对应数据比特位传递至对应的第二D触发器，还分别利用每个第二D触发器以所述高频时钟信号为采样时钟，对接收到的所述数字数据信号的对应数据比特位进行采样并输出所述预采样数据信号的对应数据比特位、以及对接收到的所述预采样数据信号的对应数据比特位进行采样而将输出的所述预采样数据信号的对应数据比特位保持为所述第二频率；
该数据传输方法为所述步骤d设置相互并联并分别与各数据比特位一一对应的若干第三D触发器；所述步骤d分别利用每个第三D触发器以所述模拟时钟信号为采样时钟，对输入的所述预采样数据的对应数据位比特位进行采样、并输出所述模拟数据信号的对应数据位比特位。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110228661.6A CN102916700B (zh) | 2011-08-05 | 2011-08-05 | 数据传输装置及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110228661.6A CN102916700B (zh) | 2011-08-05 | 2011-08-05 | 数据传输装置及方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102916700A true CN102916700A (zh) | 2013-02-06 |
| CN102916700B CN102916700B (zh) | 2015-07-29 |
Family
ID=47614952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110228661.6A Active CN102916700B (zh) | 2011-08-05 | 2011-08-05 | 数据传输装置及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102916700B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|
| CN102916700B (zh) | 2015-07-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: JUXIN(ZHUHAI) TECHNOLOGY CO., LTD. Free format text: FORMER OWNER: JULI INTEGRATED CIRCUIT DESIGN CO., LTD. Effective date: 20141222 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20141222 Address after: 519085 C District, 1# workshop, No. 1, science and technology No. four road, hi tech Zone, Zhuhai, Guangdong, China Applicant after: ACTIONS (ZHUHAI) TECHNOLOGY Co.,Ltd. Address before: 519085 hi tech Zone, Guangdong, Zhuhai science and Technology Innovation Coast Road, No. four, No. 1 Applicant before: Juli Integrated Circuit Design Co., Ltd. |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CP01 | Change in the name or title of a patent holder | ||
| CP01 | Change in the name or title of a patent holder |
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