TW201703439A - 無突波之數位控制振盪器碼更新技術 - Google Patents

無突波之數位控制振盪器碼更新技術 Download PDF

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Abstract

一種無突波之數位控制振盪器(DCO)碼更新可藉由使DCO碼更新之轉變同步化於DCO時脈輸出信號中之一脈衝之一邏輯狀態轉變來達成，使得達成該碼更新時，DCO延遲鏈仍維持在同一邏輯狀態中。一狀態機可對一時序電路提供該DCO碼更新及一脈衝更新信號。該DCO碼更新可與該脈衝更新信號中之一脈衝對準。該脈衝更新信號中之該脈衝與脈衝DCO時脈輸出中之一脈衝之一狀態轉變一經對準，該時序電路便可產生一DCO碼更新致能信號。該DCO碼更新致能信號可與該脈衝DCO時脈輸出中之一狀態轉變對準以許可一無突波之DCO碼更新。

Description

無突波之數位控制振盪器碼更新技術
本揭露係有關於對數位控制振盪器提供碼更新。
許多微處理器為主之裝置中，時脈頻率及資料傳輸率持續在提升。在過去，類比鎖相迴路(PLL)電路常用於頻率合成、時控及資料轉移。隨著趨勢朝向更小型、可攜式微處理器為主之裝置發展，已證實PLL電路系統因電力汲取較高而有害處。數位控制PLL提供大致更穩健的構造，消耗的電力比類比PLL更少，並且在日益擁擠的積體電路上需要用到的空間更小。在數位控制PLL內，數位控制振盪器(DCO)取代出現於早期類比PLL系統中的電壓控制振盪器(VCO)。類似於其類比對應體，此系統內的變化(例如溫度變化、電壓變化、組件電阻或阻抗之變化、及類似變化)可能造成一數位控制振盪器所提供的輸出隨著時間漂移。為了校正此漂移，一狀態機可提供DCO碼更新以基於目前系統參數而調整此DCO的輸出。這些碼更新典型是由該狀態機所提供，並未同步於該DCO本身之時控。當DCO延遲鏈在切換點有不同邏輯狀態時，可能出現此類非同步更新，使DCO時脈輸出中出現暫態突波的可能性升高。DCO時脈輸出中的此類突波可能導致不利的系統行為，例如限制在 記憶體運作期間調整時脈產生器的能力。
依據本發明之一實施例，係特地提出一種用於同步化數位控制振盪器(DCO)碼更新之系統，該系統包含：接收一DCO碼更新之至少一個儲存裝置，該至少一個儲存裝置通訊地被耦合至一DCO；以及通訊地被耦合至該至少一個儲存裝置及該DCO之至少一個時序電路，該至少一個時序電路用以：將由該DCO所提供之一脈衝時脈輸出中之一脈衝裡的一邏輯狀態轉變與隨該DCO碼更新所收到之一脈衝更新信號中之一脈衝的一邏輯狀態轉變對準；以及回應於該脈衝DCO時脈輸出之該脈衝裡之該邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變之對準，使該DCO碼更新自該至少一個儲存裝置轉移至該DCO。
100‧‧‧無突波之DCO更新系統
102‧‧‧狀態機
104‧‧‧碼更新
106‧‧‧記憶體
108‧‧‧更新致能信號
110‧‧‧脈衝更新信號
112‧‧‧時序電路
130‧‧‧DCO
136‧‧‧時脈輸出
140‧‧‧參考頻率
150‧‧‧比較器
152‧‧‧碼調高信號
154‧‧‧碼調低信號
204‧‧‧碼更新
204a‧‧‧粗略碼更新
204b‧‧‧細微碼更新
206‧‧‧碼儲存器
206a‧‧‧粗略碼儲存器
206b‧‧‧細微碼儲存器
214a~214d、218、220‧‧‧正反器
215‧‧‧反相器
216‧‧‧反或邏輯閘
232‧‧‧延遲緩衝器
232a‧‧‧DCO粗略延遲緩衝器
232b‧‧‧DCO細微延遲緩衝器
300、400‧‧‧時序圖
302‧‧‧週期
304‧‧‧第一間隔
305‧‧‧第二邏輯狀態
306‧‧‧第二間隔
307‧‧‧第一邏輯狀態
308‧‧‧轉變
310、320‧‧‧前緣DCO碼更新窗
322‧‧‧尾緣DCO碼更新窗
402‧‧‧邏輯狀態轉變
404‧‧‧脈衝
406‧‧‧對準
500、600‧‧‧方法
502~514、602~608‧‧‧步驟
本案之標的內容之各種實施例的特徵及優點將隨著以下詳細說明並參照圖式而變為顯而易見，其中相似的符號表示相似的部分，並且其中：圖1根據本揭露之至少一項實施例，繪示至少一狀態機及能夠提供一無突波之數位控制振盪器(DCO)碼更新之一時序電路；圖2根據本揭露之至少一項實施例，繪示一除了包括有此狀態機及能夠提供一無突波之數位控制振盪器(DCO)之碼更新之時序電路，還包括有碼儲存器與延遲緩衝器的例示性系統； 圖3根據本揭露之至少一項實施例，繪示一說明性脈衝DCO時脈輸出信號之一例示性時序圖，展示用於對一DCO提供一DCO碼更新之更新前緣及尾緣窗；圖4根據本揭露之至少一項實施例，繪示一例示性時序圖，展示一DCO碼更新、一脈衝DCO更新信號及一脈衝DCO時脈輸出之間的時間關係；圖5根據本揭露之至少一項實施例，繪示提供一無突波之DCO碼更新之一例示方法；以及圖6繪示提供一無突波之DCO碼更新之一例示方法。
雖然以下將參照說明性實施例進行詳細說明，此等說明性實施例的許多替代例、修改及變例對所屬技術領域中具有通常知識者仍將會顯而易見。
在DCO延遲鏈處於相同邏輯狀態時使一數位控制振盪器同步化於一瞬間或間隔，會降低DCO時脈輸出信號中出現一時序突波的可能性。此DCO時脈輸出信號是由出現於一經界定頻率的一串脈衝所構成。此DCO時脈輸出信號中的各該脈衝包括有指出自一第一邏輯狀態(例如一低邏輯狀態)變到一第二邏輯狀態(例如一高邏輯狀態)之一前緣、及指出自該第二邏輯狀態回到該第一邏輯狀態之一尾緣。當DCO延遲鏈處於相同邏輯狀態時，可與此DCO時脈輸出在邏輯狀態之間的轉變同時套用此DCO碼更新。換句話說，可與一DCO時脈脈衝之前緣或此DCO時脈脈衝之尾緣同時套用此DCO碼更新。此DCO碼更新若是在該DCO 時脈週期之一半再少一總些微延遲值之前結束，則此DCO延遲鏈之所有切換點都將會處於同一邏輯狀態。此一DCO碼更新將不會在該DCO時脈輸出中產生一突波。
所包括的乃是用於同步化DCO碼更新與由一DCO所提供之一時脈輸出信號以提供一無突波之DCO時脈輸出的說明性系統。本系統可包括有至少一個用以接收一DCO碼更新並將此DCO碼更新轉移到至少一個通訊地被耦合之DCO的儲存裝置。本系統可另外包括有至少一個通訊地被耦合至該至少一個儲存裝置之時序電路。此至少一個時序電路亦接收一由該DCO所提供之脈衝時脈輸出信號。此至少一個時序電路將該脈衝DCO時脈輸出中之一脈衝裡之一邏輯狀態轉變與連同該DCO碼更新從狀態機所收到之一脈衝更新信號中之一脈衝之一邏輯狀態轉變對準。此時序電路產生一包括有至少一個脈衝之DCO更新致能信號，該至少一個脈衝一經該至少一個儲存裝置所接收，便令該DCO碼更新由該至少一個儲存裝置轉移至該DCO。使該DCO碼更新由該至少一個儲存裝置轉移至該DCO之至少一個脈衝係與該DCO時脈輸出信號中之一脈衝之前緣、或該DCO時脈輸出信號中之一脈衝之尾緣其中至少一者對準。藉由在該DCO延遲鏈處於相同邏輯狀態時轉移該DCO碼更新，可達到該DCO之一無突波之更新。
亦包括的乃是用於同步化數位控制振盪器(DCO)碼更新與一由一DCO所提供之時脈輸出信號以產生一無突波之DCO時脈輸出的說明性方法。本方法包括有使用一狀 態機藉由一狀態機來產生一脈衝更新信號。此脈衝更新信號包括有至少一個具有一寬度之脈衝，該寬度至少等於一脈衝DCO時脈輸出信號之一週期。本方法亦包括有藉由該狀態機來將該DCO碼更新與該脈衝更新信號中之該脈衝之一邏輯狀態轉變對準。本方法包括有在一通訊地被耦合至該狀態機之記憶體中寫入、儲存或按其他方式留存該DCO碼更新。本方法包括有藉由一時序電路同步化一脈衝DCO時脈輸出信號中之一脈衝之一邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變。本方法亦包括有回應於該脈衝DCO時脈輸出信號中之一脈衝之邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變的該同步化，將該DCO碼更新自該記憶體轉移至該DCO中之一延遲緩衝器。
圖1根據本揭露之一或多項態樣，繪示一例示性無突波之DCO更新系統100，其中藉由一狀態機102轉移至一記憶體106之一碼更新104係用於無突波更新該DCO之一時脈輸出136。狀態機102使碼更新104同步化於一脈衝更新信號110。一時序電路112同步化更新信號110與DCO脈衝時脈輸出136以對記憶體106提供更新致能信號108，使記憶體106將碼更新104轉移至DCO 130。在實施例中，該時序電路同步化脈衝更新信號110中之一狀態轉變(例如一低/高轉變或一高/低轉變)與脈衝DCO時脈信號136中之一邏輯狀態轉變(例如一低/高轉變或一高/低轉變)以產生DCO更新致能信號108。DCO時脈輸出信號136中之至少一個邏輯狀態 轉變與碼更新104由記憶體106至DCO 130之轉移的對準或同步化在整個DCO碼更新過程中提供一無突波之DCO時脈信號136。
在運作中，DCO脈衝時脈輸出136之頻率將因為一製程電壓溫度波動而隨著時間漂移。狀態機102週期性、非週期性或間歇性地對DCO 130供應一DCO碼更新104以校正DCO脈衝時脈輸出136中之頻率漂移，用來維持一可接受之頻率範圍或頻帶內之DCO脈衝時脈輸出的頻率。
比較器150偵檢DCO脈衝時脈輸出136中的變化、波動或偏差。在實作態樣中，比較器150可比較該DCO脈衝時脈輸出與一穩定或已知的參考頻率140。至少部分取決於DCO脈衝時脈輸出136之偏差，比較器150可對狀態機102提供一碼調高信號152或一碼調低信號154。回應於碼調高信號152或碼調低信號154之接收，狀態機102產生DCO碼更新104，並且同步化DCO碼更新104與脈衝更新信號110。
狀態機102包括有任意數量的能夠提供碼更新104及脈衝更新信號110之裝置、組件、系統或以上的組合。狀態機102可對記憶體106寫入、儲存、轉移或按其他方式提供碼更新104。在轉移自狀態機102之後，碼更新104可留在記憶體106中，直到轉移至DCO 130為止。藉由狀態機102產生碼更新104可對DCO 130提供交握或類似警示作為旗標，表示DCO脈衝時脈輸出頻率需要變更。
記憶體106包括有任意數量的能夠短暫儲存或留存由狀態機102所傳送之碼更新104的裝置、組件、系統或 以上的組合。在實施例中，記憶體106可包括有諸如一些閂鎖器等任意數量或組合的能夠在將碼更新104傳送至DCO 130之前，先短暫儲存或留存至少一個碼更新104的儲存裝置。在一項實施例中，記憶體106可包括有一些使用更新致能信號108予以時控或致能之閘極式D型閂鎖器。在此類例子中，記憶體106一收到來自時序電路112之更新致能信號108便可傳送DCO碼更新104。
圖2根據本揭露之一或多項態樣，繪示一例示性無突波之數位控制振盪器(DCO)更新系統100，其中狀態機102使用同步化於脈衝DCO時脈輸出信號136之脈衝更新信號110，提供同步轉移至一DCO粗略延遲緩衝器232a或一DCO細微延遲緩衝器232b(結合起來為「延遲緩衝器232」)之一粗略碼更新204a或一細微碼更新204b(結合起來為「碼更新204」)。如圖2所示，狀態機102分別對粗略碼儲存器206a及細微碼儲存器206b(結合起來為「碼儲存器206」)提供粗略碼更新204a及細微碼更新204b。
時序電路112包括有正反器214a、214b、216及220。時序電路112將脈衝更新信號110中之至少一個脈衝與脈衝DCO時脈輸出136中之脈衝對準或同步化。脈衝更新信號110與DCO時脈輸出136一經對準或同步化，正反器220便對碼儲存器206提供更新致能信號108。
更新致能信號108係與脈衝DCO時脈輸出信號136中之一脈衝的前緣或尾緣任一者對準或同步化。更新致能信號108一經接收，碼儲存器206便將粗略碼更新204a傳 送至DCO粗略延遲緩衝器232a，或將細微碼更新204b傳送至DCO細微延遲緩衝器232b。藉由在DCO輸出信號136改變狀態之前先將碼更新204傳送至適當的延遲緩衝器232，該DCO碼更新為無突波。
至少部分取決於比較器150所偵檢到的DCO時脈輸出信號136之漂移，狀態機102有時可對該DCO延遲鏈提供一包括有一較大變化(例如±100微微秒)的粗略碼更新204a。再次地至少部分取決於比較器150所偵檢的DCO時脈輸出信號136之漂移，狀態機102有時可對DCO延遲鏈提供一包括有一較小變化(例如±15微微秒)之細微碼更新204b。
粗略碼儲存器206a及細微碼儲存器206b可包括有任意數量的能夠將接收自狀態機102之粗略碼更新204a及細微碼更新204b永續或暫時儲存或留存之裝置、組件、系統或以上的組合。在實施例中，碼儲存器206可包括有諸如一些閂鎖器等任意數量或組合的能夠在將各別碼更新204a、204b傳送至粗略延遲緩衝器232a或細微延遲緩衝器232b之前，先永續或短暫儲存或留存粗略碼更新204a或細微碼更新204b其中至少一者之儲存裝置。在一項實施例中，記憶體106可包括有一些藉由更新致能信號108予以時控或致能之閘極式D型閂鎖器。因此，碼儲存器206一收到來自時序電路112之更新致能信號108便可傳送碼更新204。
時序電路112包括有一些邏輯裝置，在一些例子中，此些邏輯裝置包括有一些正反器214a至214d(結合起來為「正反器214」)。在實施例中，正反器包括有D型(即「資 料」或「延遲」型)正反器。此D型正反器在脈衝DCO時脈輸出信號136時脈週期之一限定部分(例如脈衝時脈輸出136中一邏輯狀態轉變之一升緣或一邏輯狀態轉變之一降緣)擷取D輸入之值或邏輯狀態(例如更新信號110之值)。所擷取之值或邏輯狀態接著變為Q輸出。D型正反器可視為一記憶體胞元、一零階保持或一延遲線。
如圖2所示，對一第一正反器214a提供更新信號110。當更新信號110處於一第二邏輯狀態(例如一高邏輯狀態)時，由於DCO時脈輸出信號136自一第一邏輯狀態(例如一低邏輯狀態)轉變至一第二邏輯狀態(例如一高邏輯狀態)，輸出Q1將會設定為並且維持與更新信號110相同的邏輯狀態(一高邏輯狀態)。
應知，為求一致性且為求清楚，指示符「第一邏輯狀態」及「第二邏輯狀態」已為了說明性目的而選定為分別對應於低邏輯狀態及高邏輯狀態。可出現該第一邏輯狀態對應於一有別於一低邏輯狀態之邏輯狀態而該第二邏輯狀態對應於一有別於該高邏輯狀態之邏輯狀態的例子。此類例子係意欲落在本揭露之範疇內。
第二正反器Q2 214b係串聯耦合至第一正反器214a，並且接收來自第一正反器214a之輸出Q1。當輸出Q1處於一高邏輯狀態且DCO時脈輸出信號136自該第一邏輯狀態轉變至該第二邏輯狀態時，輸出Q2將會設定為並且維持與Q1信號相同的邏輯狀態。離開第二正反器214b，Q2信號(即更新信號110)係同步化於DCO時脈輸出信號136。
第三正反器214c係串聯耦合至第二正反器214b，並且接收來自第二正反器214b之Q2輸出。一反邏輯閘或反相器215係與第三正反器214c並聯耦合，並且亦接收Q2信號。當輸出Q2處於一高邏輯狀態且DCO時脈輸出信號136自該第一邏輯狀態轉變至該第二邏輯狀態時，輸出Q3將會設定為並且維持與Q2信號相同的邏輯狀態。第三正反器214c提供一具有一脈衝寬度之脈衝Q3信號，該脈衝寬度類似於脈衝DCO時脈輸出信號136之週期。
此Q3信號係使用一反或邏輯閘216與反相器215之輸出組合。反或邏輯閘216之輸出只在Q2信號之反相(即更新信號110之反相)、及具有一類似於該DCO時脈週期之脈衝寬度的Q3信號兩者都處於一第一邏輯狀態(例如一低邏輯狀態)時才處於一第二邏輯狀態(例如一高邏輯狀態)。反或邏輯閘216的輸出在所有其他時間都處於一第一邏輯狀態(例如一低邏輯狀態)。
第四正反器214d接收反或邏輯閘216之輸出。當反或邏輯閘216之輸出處於一高邏輯狀態且DCO時脈輸出信號136自該第一邏輯狀態轉變至該第二邏輯狀態時，輸出Q4將會設定為並且維持與反或邏輯閘216之輸出相同的邏輯狀態。第四正反器214d之輸出Q4將更新致能信號108銳化至DCO時脈輸出信號136中之一脈衝之一升緣(例如自一低邏輯狀態變到一高邏輯狀態)或一降緣(例如自一高邏輯狀態變到一低邏輯狀態)。由第四正反器214d之輸出Q4所提供之更新致能信號108使碼儲存器206中之碼更新204轉移至 緩衝器232。在碼儲存器206包括有一些閘控閂鎖器之實作態樣中，更新致能信號108(即第四正反器214d所提供之Q4輸出)使碼儲存器206中之此等閂鎖器將碼更新204轉移至DCO 130中之延遲緩衝器232。當該DCO延遲鏈處於相同的邏輯狀態時，DCO碼更新204於一間隔自碼儲存器206轉移至延遲緩衝器232，藉此提供DCO時脈輸出信號136之一無突波之碼更新。
圖3根據本揭露之一或多項態樣，繪示DCO時脈輸出信號136中之可用窗之一時序圖300，可在其中達成一無突波之DCO碼更新。脈衝DCO時脈輸出信號136具有一包括有一第一間隔304之週期302，DCO時脈輸出信號136在該第一間隔期間處於一第二邏輯狀態305(例如高邏輯狀態)，該DCO時脈輸出信號136在該第二間隔306期間處於一第一邏輯狀態307(例如低邏輯狀態)。
一前緣DCO碼更新窗320自第一邏輯狀態307至第二邏輯狀態305從該DCO時脈輸出信號之轉變308開始延伸。前緣DCO碼更新窗320延伸第一間隔304之一部分，該DCO時脈輸出在該第一間隔期間處於第二邏輯狀態305。在實施例中，前緣DCO碼更新窗320可延伸一最大間隔，該最大間隔大約等於DCO 130之一個粗略延遲步(例如±100微微秒)。在實施例中，前緣DCO碼更新窗320可延伸一最大間隔，該最大間隔大約等於DCO 130中之DCO時脈輸出週期302之一半再少一個細微延遲步(例如±15微微秒)。於前緣DCO碼更新窗310所界定之間隔內對延遲緩衝器232提供 DCO碼更新204可以許可套用DCO碼更新204，同時仍使該DCO延遲鏈維持一致的邏輯狀態。
一尾緣DCO碼更新窗322自第二邏輯狀態305至第一邏輯狀態307從該DCO時脈輸出信號之轉變310開始延伸。尾緣DCO碼更新窗322延伸第二間隔306之一部分，該DCO時脈輸出在該第二間隔期間處於第一邏輯狀態307。在實施例中，尾緣DCO碼更新窗322可延伸一最大間隔，該最大間隔大約等於DCO 130之一個粗略延遲步(例如±100微微秒)。在實施例中，尾緣DCO碼更新窗322可延伸一最大間隔，該最大間隔大約等於DCO 130中之DCO時脈輸出週期302之一半再少一個細微延遲步(例如±15微微秒)。於尾緣DCO碼更新窗322所界定之間隔內對延遲緩衝器232提供DCO碼更新204可以許可套用DCO碼更新204，同時仍使該DCO延遲鏈維持一致的邏輯狀態。
圖4根據本揭露之一或多項態樣，繪示一時序圖400，展示DCO碼更新204、脈衝更新信號110及DCO時脈輸出信號136之間的時間關係。狀態機102產生並且傳送DCO碼更新204及包括有至少一個脈衝404之脈衝更新信號110。在實施例中，狀態機110可將脈衝更新信號110中之脈衝404之一邏輯狀態轉變402(例如自一第一邏輯狀態307至一第二邏輯狀態305)與DCO碼更新204對準406。如圖4所示，狀態機110可將DCO碼更新204與脈衝更新信號110中自一第一邏輯狀態307至一第二邏輯狀態305之一轉變402對準。於其他時間，狀態機110可將DCO碼更新204與脈衝更 新信號110中自一第二邏輯狀態305至一第一邏輯狀態307之一轉變402對準。
脈衝更新信號110中之至少一個脈衝404的持續時間或脈衝寬度有時可延伸超過DCO時脈輸出信號136的週期302。使脈衝更新信號110中之至少一個脈衝404的持續時間或脈衝寬度延伸超過DCO時脈輸出信號136的週期302可以許可時序電路112更輕易地偵檢或區別指示一可用DCO碼更新204之脈衝更新信號110中的轉變402。
圖5根據本揭露之一或多項態樣，繪示一說明性方法500之一高階邏輯流程圖，該方法對一DCO 130提供一無突波之DCO碼更新204。方法500藉由以DCO時脈輸出信號136之邏輯狀態中之一低至高邏輯狀態轉變308或一高至低邏輯狀態轉變310使DCO碼更新204同步化於DCO 130之轉移來達到無突波之DCO碼更新。此同步化可以許可DCO碼更新204之套用，同時仍使該DCO延遲鏈處於相同的邏輯狀態。方法500始於502。
於504，狀態機102產生脈衝DCO更新信號110。脈衝DCO更新信號110有時可含有一串在一第一邏輯狀態307與一第二邏輯狀態305之間交錯的脈衝404。脈衝DCO更新信號110中所含的此串脈衝404可處於單一頻率或處於複數個頻率。在實施例中，一些或全部脈衝404維持單一邏輯狀態(例如第一邏輯狀態307)的持續時間可大於DCO時脈輸出136中所包括之該等脈衝之週期302。
於506，狀態機102將DCO碼更新204與DCO更新 信號110中之一邏輯狀態對準。舉例而言，狀態機102可將DCO碼更新204與DCO更新信號110中之一低至高邏輯狀態轉變402對準。
於508，該DCO碼更新係儲存於碼儲存器206中。在實施例中，一粗略DCO碼更新204a可儲存於粗略碼儲存器206a中。在實施例中，一細微DCO碼更新204b可儲存於細微碼儲存器206b中。碼儲存器206有時可包括有一些用以儲存接收自狀態機102之碼更新204的閂鎖器。
於510，時序電路112同步化脈衝DCO更新信號110中之一邏輯狀態轉變402與DCO時脈輸出信號136之邏輯狀態中之一低至高邏輯狀態轉變308、或一高至低邏輯狀態轉變310。
於512，回應於在510進行之脈衝DCO更新信號110中之邏輯狀態轉變402與DCO時脈輸出信號136之邏輯狀態中之一低至高邏輯狀態轉變308、或一高至低邏輯狀態轉變310的同步化，得以將DCO碼更新204轉移至DCO 130。在實施例中，將一粗略DCO碼更新204a自粗略碼儲存器206a轉移至粗略延遲緩衝器232a。在實施例中，將一細微DCO碼更新204b自細微碼儲存器206b轉移至細微延遲緩衝器232b。方法500結束於514。
圖6根據本揭露之一或多項態樣，繪示一說明性方法600之一高階邏輯流程圖，該方法對一DCO 130提供一無突波之DCO碼更新204。在實施例中，方法600有一些或全部可併入以上詳細論述的方法500。時序電路112有時可 產生一DCO更新致能信號108，該更新致能信號觸發DCO碼更新204自碼儲存器206轉移至延遲緩衝器232。在實施例中，DCO更新致能信號108包括有至少一個脈衝。在此等實施例中，DCO更新致能信號108之邏輯狀態之轉變使DCO碼更新204自碼儲存器206轉移至延遲緩衝器232。方法600始於602。
於604，時序電路112回應於脈衝DCO更新信號110中之邏輯狀態轉變402與DCO時脈輸出信號136之邏輯狀態中之一低至高邏輯狀態轉變308、或一高至低邏輯狀態轉變310的同步化，產生DCO更新致能信號108。在實施例中，脈衝DCO更新信號110中之邏輯狀態轉變402與DCO時脈輸出信號136之邏輯狀態中之一低至高邏輯狀態轉變308、或一高至低邏輯狀態轉變310的同步化可如以上在方法500中於510所論述。
於606，碼儲存器206中之DCO碼更新204係轉移至該DCO中之延遲緩衝器232。在一些實作態樣中，DCO碼更新204之轉移係藉由DCO更新致能信號108之邏輯狀態中的變化來啟始。在實施例中，可在藉由前緣DCO更新窗320所界定之間隔內、或藉由尾緣DCO更新窗322所界定之間隔內，完成DCO碼更新204自碼儲存器106至延遲緩衝器232之轉移。方法600結束於608。
以下實例涉及進一步實施例。以下本揭露之實例可包含有如下題材：一種裝置，一種方法，至少一個用於儲存在執行時令一機器基於該方法進行動作之指令的機器 可讀媒體，用於基於該方法進行動作的構件，及/或一種用於將一受信賴輸入工作階段繫結至一受信賴輸出工作階段以防阻再利用自先前受信賴輸出工作階段所取得之已加密資料的系統。
根據實例1，提供有一種用於使數位控制振盪器(DCO)碼更新同步化於一DCO時脈輸出信號的系統。該系統可包括有一用以提供一脈衝時脈輸出之DCO、至少一個用以接收一DCO碼更新之儲存裝置，該至少一個儲存裝置通訊地被耦合至一DCO；以及至少一個通訊地被耦合至該至少一個儲存裝置及該DCO之時序電路。該至少一個時序電路將該脈衝DCO時脈輸出中之一脈衝裡之一邏輯狀態轉變與隨該DCO碼更新所收到之一脈衝更新信號中之一脈衝之一邏輯狀態轉變對準；以及回應於該脈衝DCO時脈輸出之該脈衝裡之該邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變之對準，使該DCO碼更新自該至少一個儲存裝置轉移至該DCO。
實例2可包括有實例1之元件，並且可另外包括有一用以提供該脈衝更新信號及該DCO碼更新之狀態機。該DCO碼更新可與該更新信號中之該脈衝之該邏輯狀態轉變對準。
實例3可包括有實例2之元件，並且該至少一個時序電路可產生一包括有至少一個脈衝之DCO更新致能信號，該DCO更新致能信號之該至少一個脈衝與下列其中一者對準：該脈衝DCO時脈輸出信號中之該脈衝之一前緣、 或該脈衝DCO時脈輸出信號中之該脈衝之一尾緣。
實例4可包括有實例3之元件，並且該至少一個時序電路可包括有複數個串接正反器。
實例5可包括有實例4之元件，並且該至少一個時序電路可包含有一第一對正反器，用來將該脈衝DOO時脈輸出中之該脈衝裡之該邏輯狀態轉變與隨該DCO碼更新所收到之該更新信號中之該脈衝之該邏輯狀態轉變對準。
實例6可包括有實例5之元件，並且該時序電路可包括有一用以產生該DCO更新致能信號之第二對D型正反器。
實例7可包括有實例6之元件，並且該脈衝更新信號中所包括之該至少一個脈衝之脈衝寬度係至少等於該脈衝DCO時脈輸出信號之一週期。
根據實例8，提供有一種用於更新一數位控制振盪器(DCO)之方法。該方法可藉由一狀態機來產生一脈衝更新信號。該方法可更包括有藉由該狀態機來將一DCO碼更新與該脈衝更新信號中之一脈衝之一邏輯狀態轉變對準。該方法可更包括有將該DCO碼更新儲存於通訊地被耦合至該狀態機之一記憶體中。該方法可更包括有藉由一時序電路同步化一脈衝DCO時脈輸出信號之一邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變。該方法另外包括有回應於該脈衝DCO時脈輸出信號中之一脈衝之邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變的該同步化，將該DCO碼更新自該記憶體轉移至該DCO。
實例9可包括有實例8之元件，並且回應於該脈衝DCO時脈輸出信號中之一脈衝之邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變的該同步化而將該DCO碼更新自該記憶體轉移至該DCO可包括有回應於該脈衝DCO時脈輸出信號中之該脈衝之該邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變的該同步化，藉由該時序電路產生一DCO更新致能信號，以及將該DCO更新致能信號傳送至該記憶體。
實例10可包括有實例9之元件，並且同步化該脈衝DCO時脈輸出信號中之一脈衝之一邏輯狀態轉變與該脈衝DCO更新信號中之該脈衝之該邏輯狀態轉變可包括有：藉由一包括有複數個串列串接正反器之時序電路來同步化該脈衝DCO時脈輸出信號中之該脈衝之該邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變。
實例11可包括有實例10之元件，並且同步化該DCO時脈輸出信號中之該脈衝之該邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變可包括有：藉由一包括有一第一對串列串接D型正反器之時序電路來同步化該DCO時脈輸出信號中之該脈衝之該邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變。
實例12可包括有實例11之元件，並且藉由該時序電路產生一DCO更新致能信號可包括有：藉由一包括有一第二對串列串接D型正反器之時序電路來產生該DCO更新致能信號，該第二對串列串接D型正反器係與該第一對串列 串接D型正反器串聯耦合。
實例13可包括有實例9之元件，並且回應於該脈衝DCO時脈輸出信號中之一脈衝之邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變的該同步化而產生一DCO更新致能信號可包括有：藉由該時序電路產生一包括有至少一個脈衝之DCO更新致能信號，該至少一個脈衝具有一寬度，該寬度等於該脈衝DCO時脈輸出信號之一週期。
實例14可包括有實例13之元件，並且一脈衝具有一寬度至少等於該脈衝DCO時脈輸出信號中之該脈衝之該經界定週期，而藉由該時序電路產生一包括有該脈衝之DCO更新致能信號可包括有藉由該時序電路將該DCO更新致能信號中之該至少一個脈衝與下列其中一者對準：該脈衝DCO時脈輸出信號中之一脈衝之一前緣、或該脈衝DCO時脈輸出信號中之一脈衝之一尾緣。
根據實例15，提供有一種包含有一或多個指令之機器可讀媒體，該一或多個指令在由一處理器執行時令該處理器用以：使一通訊地被耦合至一數位控制振盪器(DCO)之狀態機產生一脈衝更新信號。該等指令進一步使該至少一個處理器用以：使該狀態機將一DCO碼更新與該脈衝更新信號中之一脈衝之一邏輯狀態轉變對準。該等指令亦可使該至少一個處理器將該DCO碼更新儲存於通訊地被耦合至該狀態機之一記憶體中，並且回應於該脈衝DCO時脈輸 出信號中之一脈衝之邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變的該同步化，將該DCO碼更新自該記憶體轉移至該DCO。
實例16可包括有實例15之元件，並且使該至少一個處理器回應於該脈衝DCO時脈輸出信號中之一脈衝之邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變的該同步化，而將該DCO碼更新自該記憶體轉移至該DCO的機器可讀指令進一步使該至少一個處理器用以：回應於接收由一時序電路回應於該脈衝DCO時脈輸出信號中之一脈衝之邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變的該同步化所產生之一DCO更新致能信號而將該DCO碼更新自該記憶體轉移至該DCO。
實例17可包括有實例16之元件，並且使該至少一個處理器回應於接收由一時序電路回應於該脈衝DCO時脈輸出信號中之一脈衝之邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變的該同步化所產生之一DCO更新致能信號，而將該DCO碼更新自該記憶體轉移至該DCO的機器可讀指令進一步使該至少一個處理器用以：回應於接收一包括有至少一個脈衝之DCO更新致能信號而將該DCO碼更新自該記憶體轉移至該DCO，該至少一個脈衝具有一寬度等於該脈衝DCO時脈輸出信號中之一脈衝之經界定週期。
實例18可包括有實例17之元件，並且一脈衝具有一寬度至少等於該脈衝DCO時脈輸出信號中之一脈衝之經 界定週期，使該至少一個處理器回應於接收一包括有該脈衝之DCO更新致能信號使該至少一個處理器用以將該DCO碼更新自該記憶體轉移至該DCO的機器可讀指令進一步使該至少一個處理器用以：使該時序電路將該DCO更新致能信號中之該至少一個脈衝與該脈衝DCO時脈輸出信號中之一脈衝之一前緣、或該脈衝DCO時脈輸出信號中之一脈衝之一尾緣其中一者對準。
根據實例19，提供有一種用於將數位控制振盪器(DCO)碼更新無突波轉移至一DCO的系統。該系統可包括有一用於產生一脈衝DCO更新信號的構件。該系統可另外包括有一用於將一DCO碼更新與該脈衝DCO更新信號中之一脈衝之一邏輯狀態轉變對準的構件。該系統亦可包括有一用於儲存該DCO碼更新的構件。該系統亦可包括有一用於同步化一脈衝DCO時脈輸出信號之一邏輯狀態轉變與該脈衝DCO更新信號中之該脈衝之該邏輯狀態轉變的構件。該系統可包括有一用於回應於該脈衝DCO時脈輸出信號中之一脈衝之邏輯狀態轉變與該脈衝DCO更新信號中之該脈衝之該邏輯狀態轉變的該同步化而將該DCO碼更新轉移至該DCO的構件。
實例20可包括有實例19之元件，並且用於回應於該脈衝DCO時脈輸出信號中之一脈衝之邏輯狀態轉變與該脈衝DCO更新信號中之該脈衝之該邏輯狀態轉變的該同步化而將該DCO碼更新自該記憶體轉移至該DCO的構件更包含有：一用於回應於該脈衝DCO時脈輸出信號中之該脈衝 之該邏輯狀態轉變與該脈衝DCO更新信號中之該脈衝之該邏輯狀態轉變的該同步化而產生一DCO更新致能信號的構件；以及一用於回應於產生該DCO更新致能信號而傳送該DCO更新致能信號的構件。
根據實例21，提供有一種用於將數位控制振盪器(DCO)碼更新無突波轉移至一DCO的設備。該設備可包括有一狀態機，用來產生一DCO碼更新及一脈衝DCO更新信號，並且將該DCO碼更新與該脈衝DCO更新信號中之一脈衝之一前緣對準。該設備可另外包括有一時序電路，用來自該狀態機接收該脈衝DCO更新信號，自一DCO接收一脈衝DCO時脈輸出信號，將該脈衝DCO更新信號之該前緣與該脈衝DCO時脈輸出信號中之一脈衝之一前緣對準，以及產生一具有至少一個脈衝之DCO更新致能信號，該至少一個脈衝係與該脈衝DCO時脈輸出信號中之一脈衝之前緣或尾緣對準，該DCO更新致能信號係用以使該DCO碼更新轉移至該DCO。
實例22可包括有實例21之元件，並且可另外包括有至少一個碼儲存電路，用來自該狀態機接收該DCO碼更新，接收該DCO更新致能信號，以及一收到該DCO更新致能信號便將該DCO碼更新轉移至該DCO。
實例23可包括有實例21之元件，並且該時序電路可包括有一第一對串聯耦合正反器，該第一對串聯耦合正反器係用以將該脈衝DCO更新信號之該前緣與該脈衝DCO時脈輸出信號中之一脈衝之一前緣對準。
實例24可包含有實例23之元件，並且該時序電路包含有一第二對串聯耦合正反器，該第二對串聯耦合正反器係用以產生該DCO更新致能信號，包括有至少一個具有一寬度之脈衝，該寬度至少等於該脈衝DCO時脈輸出之一週期之寬度；以及將該DCO更新信號中之該至少一個脈衝之一前緣與該脈衝DCO時脈輸出中之一脈衝之前緣或尾緣其中至少一者對準。
實例25可包括有實例22之元件、以及用以產生一粗略DCO碼更新或一細微DCO碼更新其中至少一者之狀態機。
實例26可包括有實例25之元件、以及至少一個用以自該狀態機接收該粗略DCO碼更新或該細微DCO碼更新其中至少一者之碼儲存電路。
實例27可包括有實例25之元件、以及一收到該DCO更新致能信號便進一步進行以下步驟之至少一個碼儲存電路：將該粗略DCO碼更新轉移至該DCO中之一粗略碼緩衝器、或將該細微DCO碼更新轉移至該DCO中之一細微碼緩衝器其中至少一者。
根據實例28，提供有一種用於將數位控制振盪器(DCO)碼更新無突波轉移至一包括有至少一裝置之DCO的系統，該系統係布置來進行實例8至14中任何一者之方法。
根據實例29，提供有一種布置來進行實例8至14中任何一者之方法的晶片組。
根據實例30，提供有至少一個包含有複數個指令 之機器可讀媒體，該複數個指令回應於在一運算裝置受到執行，令該運算裝置實行根據實例8至14中任何一者之方法。
根據實例31，提供有一種組配來將數位控制振盪器(DCO)碼更新無突波轉移至一DCO的裝置，該裝置係布置來進行實例8至14中任何一者之方法。
根據實例32，提供有一種將數位控制振盪器(DCO)碼更新無突波轉移至一DCO的方法。該方法可包括有將一脈衝更新信號中之一脈衝之一前緣與一DCO碼更新對準。該方法可包括有將該脈衝DCO更新信號中之該脈衝之該前緣與一脈衝DCO時脈輸出信號中之一脈衝之一前緣對準。該方法可包括有回應於將該脈衝DCO更新信號中之該脈衝之該前緣與該脈衝DCO時脈輸出信號中之該脈衝之該前緣對準而產生一包括有至少一個脈衝之DCO更新致能信號。該方法亦可包括有在一DCO延遲鏈維持一固定邏輯狀態之一間隔內使該DCO碼更新轉移至該DCO。
實例33可包括有實例32之元件，並且在一DCO延遲鏈維持一固定邏輯狀態之一間隔內使該DCO碼更新轉移至該DCO可包括有同步化該DCO更新致能信號之一前緣與該脈衝DCO時脈信號中之該脈衝之該前緣、或該脈衝DCO時脈信號中之該脈衝之一尾緣其中至少一者；以及在小於以下至少一者之一間隔內將該DCO碼更新轉移至一DCO：一個粗略延遲步、或該脈衝DCO時脈輸出信號之該週期之一半再少一個細微延遲步。
根據實例34，提供有一種用於將數位控制振盪器(DCO)碼更新無突波轉移至一包括有至少一裝置之DCO的系統，該系統係布置來進行實例32或33中任何一者之方法。
根據實例35，提供有一種布置來進行實例32或33中任何一者之方法的晶片組。
根據實例36，提供有至少一個包含有複數個指令之機器可讀媒體，該複數個指令回應於在一運算裝置受到執行，令該運算裝置實行根據實例32或33中任何一者之方法。
根據實例37，提供有一種組配來將數位控制振盪器(DCO)碼更新無突波轉移至一DCO的裝置，該裝置係布置來進行實例32或33中任何一者之方法。
根據實例38，提供有一種用於將數位控制振盪器(DCO)碼更新無突波轉移至一DCO的系統。該系統包括有一種用於將一脈衝DCO更新信號中之一脈衝之一前緣與一DCO碼更新對準的構件。該系統亦包括有一種用於將該脈衝DCO更新信號中之該脈衝之該前緣與一脈衝DCO時脈輸出信號中之一脈衝之一前緣對準的構件。該系統亦包括有一種用於回應於將該脈衝DCO更新信號中之該脈衝之該前緣與該脈衝DCO時脈輸出信號中之該脈衝之該前緣對準而產生一包括有至少一個脈衝之DCO更新致能信號的構件。該系統亦包括有一種用於在一DCO延遲鏈維持一固定邏輯狀態之一間隔內使該DCO碼更新轉移至該DCO的構件。
實例39可包括有實例38之元件，並且用於在一 DCO延遲鏈維持一固定邏輯狀態之一間隔內使該DCO碼更新轉移至該DCO的構件可包括有一用於同步化該DCO更新致能信號之一前緣與該脈衝DCO時脈信號中之該脈衝之該前緣、或該脈衝DCO時脈信號中之該脈衝之一尾緣其中至少一者的構件；以及一用於在小於以下至少一者之一間隔內將該DCO碼更新轉移至一DCO的構件：一個粗略延遲步、或該脈衝DCO時脈輸出信號之該週期之一半再少一個細微延遲步。
已在本文中運用的用語及表達係當作說明用語使用，而不是用於限制，並且在使用此等用語及表達時，無意排除所示及所述特徵的任何均等論述(或其部分)，而且得以認知各種修改有可能在申請專利範圍的範疇內。因此，申請專利範圍係意欲涵蓋所有此等均等論述。
100‧‧‧無突波之DCO更新系統
102‧‧‧狀態機
104‧‧‧碼更新
106‧‧‧記憶體
108‧‧‧更新致能信號
110‧‧‧脈衝更新信號
112‧‧‧時序電路
130‧‧‧DCO
136‧‧‧時脈輸出
140‧‧‧參考頻率
150‧‧‧比較器
152‧‧‧碼調高信號
154‧‧‧碼調低信號

Claims (20)

  1. 一種用於同步化數位控制振盪器(DCO)碼更新之系統，該系統包含：用以接收一DCO碼更新之至少一個儲存裝置，該至少一個儲存裝置通訊地被耦合至一DCO；以及通訊地被耦合至該至少一個儲存裝置及該DCO之至少一個時序電路，該至少一個時序電路用以：將由該DCO所提供之一脈衝時脈輸出中之一脈衝裡的一邏輯狀態轉變與隨該DCO碼更新所收到之一脈衝更新信號中之一脈衝的一邏輯狀態轉變對準；以及回應於該脈衝DCO時脈輸出之該脈衝裡之該邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變之對準，使該DCO碼更新自該至少一個儲存裝置轉移至該DCO。
  2. 如請求項1之系統，其更包含：用以提供該脈衝更新信號及該DCO碼更新之一狀態機；其中該DCO碼更新係與該更新信號中之該脈衝之該邏輯狀態轉變對準。
  3. 如請求項2之系統，其中該至少一個時序電路產生包括至少一個脈衝之一DCO更新致能信號，該DCO更新致能信號之該至少一個脈衝與下列其中一者對準：該脈衝 DCO時脈輸出信號中之該脈衝之一前緣、或該脈衝DCO時脈輸出信號中之該脈衝之一尾緣。
  4. 如請求項3之系統，其中該至少一個時序電路包含複數個串接正反器。
  5. 如請求項4之系統，其中該至少一個時序電路包含一第一對正反器，用來將該脈衝DCO時脈輸出中之該脈衝裡之該邏輯狀態轉變與隨該DCO碼更新所收到之該更新信號中之該脈衝之該邏輯狀態轉變對準。
  6. 如請求項5之系統，其中該時序電路包含用以產生該DCO更新致能信號之一第二對D型正反器。
  7. 如請求項1之系統，其中該脈衝更新信號中所包括之該至少一個脈衝之脈衝寬度係至少等於該脈衝DCO時脈輸出信號之一週期。
  8. 一種用於更新一數位控制振盪器(DCO)之方法，該方法包含：藉由一狀態機來產生一脈衝更新信號；藉由該狀態機來將一DCO碼更新與該脈衝更新信號中之一脈衝之一邏輯狀態轉變對準；將該DCO碼更新儲存於通訊地被耦合至該狀態機之一記憶體中；藉由一時序電路同步化一脈衝DCO時脈輸出信號之一邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變；以及回應於該脈衝DCO時脈輸出信號中之一脈衝之該 邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變的該同步化，將該DCO碼更新自該記憶體轉移至該DCO。
  9. 如請求項8之方法，其中回應於該脈衝DCO時脈輸出信號中之一脈衝之該邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變的該同步化而將該DCO碼更新自該記憶體轉移至該DCO包含：回應於該脈衝DCO時脈輸出信號中之該脈衝之該邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變的該同步化，藉由該時序電路產生一DCO更新致能信號；以及將該DCO更新致能信號傳送至該記憶體。
  10. 如請求項9之方法，其中同步化該脈衝DCO時脈輸出信號中之一脈衝之一邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變包含：藉由包括複數個串列串接正反器之一時序電路來同步化該脈衝DCO時脈輸出信號中之該脈衝之該邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變。
  11. 如請求項10之方法，其中同步化該DCO時脈輸出信號中之該脈衝之該邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變包含：藉由包括一第一對串列串接D型正反器之一時序電路來同步化該DCO時脈輸出信號中之該脈衝之該邏輯 狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變。
  12. 如請求項11之方法，其中藉由該時序電路產生一DCO更新致能信號包含：藉由包括一第二對串列串接D型正反器之一時序電路來產生該DCO更新致能信號，該第二對串列串接D型正反器與該第一對串列串接D型正反器串聯被耦合。
  13. 如請求項9之方法，其中回應於該脈衝DCO時脈輸出信號中之一脈衝之該邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變的該同步化而產生一DCO更新致能信號包含：藉由該時序電路產生包括至少一個脈衝之一DCO更新致能信號，該至少一個脈衝具有一寬度至少等於該脈衝DCO時脈輸出信號中之該脈衝之經界定週期。
  14. 如請求項13之方法，其中藉由該時序電路產生包括一脈衝之一DCO更新致能信號，該脈衝具有一寬度至少等於該脈衝DCO時脈輸出信號中之該脈衝之該經界定週期，包含有：藉由該時序電路將該DCO更新致能信號中之該至少一個脈衝與下列其中一者對準：該脈衝DCO時脈輸出信號中之一脈衝之一前緣、或該脈衝DCO時脈輸出信號中之一脈衝之一尾緣。
  15. 一種包含一或多個指令之機器可讀媒體，該一或多個指令在由一處理器執行時使該處理器用以： 使通訊地被耦合至一數位控制振盪器(DCO)之一狀態機產生一脈衝更新信號；使該狀態機將一DCO碼更新與該脈衝更新信號中之一脈衝之一邏輯狀態轉變對準；將該DCO碼更新儲存於通訊地被耦合至該狀態機之一記憶體中；回應於該脈衝DCO時脈輸出信號中之一脈衝之該邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變的該同步化，將該DCO碼更新自該記憶體轉移至該DCO。
  16. 如請求項15之機器可讀媒體，其中使該處理器回應於該脈衝DCO時脈輸出信號中之一脈衝之該邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變的該同步化，而將該DCO碼更新自該記憶體轉移至該DCO的該等機器可讀指令進一步使該處理器用以：回應於接收由一時序電路回應於該脈衝DCO時脈輸出信號中之一脈衝之該邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變的該同步化所產生之一DCO更新致能信號，將該DCO碼更新自該記憶體轉移至該DCO。
  17. 如請求項16之機器可讀媒體，其中使該處理器回應於接收由一時序電路回應於該脈衝DCO時脈輸出信號中之一脈衝之該邏輯狀態轉變與該脈衝更新信號中之該脈衝之該邏輯狀態轉變的該同步化所產生之一DCO更新 致能信號，而將該DCO碼更新自該記憶體轉移至該DCO的該等機器可讀指令進一步使該處理器用以：回應於接收一包括有至少一個脈衝之DCO更新致能信號而將該DCO碼更新自該記憶體轉移至該DCO，該至少一個脈衝具有一寬度等於該脈衝DCO時脈輸出信號中之一脈衝之經界定週期。
  18. 如請求項17之方法，其中該等機器可讀指令回應於接收包括一脈衝之一DCO更新致能信號使該處理器用以將該DCO碼更新自該記憶體轉移至該DCO，該脈衝具有一寬度至少等於該脈衝DCO時脈輸出信號中之一脈衝之經界定週期，該等機器可讀指令進一步使該處理器用以：使該時序電路將該DCO更新致能信號中之該至少一個脈衝與下列其中一者對準：該脈衝DCO時脈輸出信號中之一脈衝之一前緣、或該脈衝DCO時脈輸出信號中之一脈衝之一尾緣。
  19. 一種用於同步化數位控制振盪器(DCO)控制碼更新之系統，該系統包含：一用於產生一脈衝DCO更新信號的構件；一用於將一DCO碼更新與該脈衝DCO更新信號中之一脈衝之一邏輯狀態轉變對準的構件；一用於儲存該DCO碼更新的構件；一用於同步化一脈衝DCO時脈輸出信號之一邏輯狀態轉變與該脈衝DCO更新信號中之該脈衝之該邏輯 狀態轉變的構件；以及一用於回應於該脈衝DCO時脈輸出信號中之一脈衝之該邏輯狀態轉變與該脈衝DCO更新信號中之該脈衝之該邏輯狀態轉變的該同步化而將該DCO碼更新轉移至該DCO的構件。
  20. 如請求項19之系統，其中用於回應於該脈衝DCO時脈輸出信號中之一脈衝之該邏輯狀態轉變與該脈衝DCO更新信號中之該脈衝之該邏輯狀態轉變的該同步化而將該DCO碼更新自該記憶體轉移至該DCO的該構件更包含：一用於回應於該脈衝DCO時脈輸出信號中之該脈衝之該邏輯狀態轉變與該脈衝DCO更新信號中之該脈衝之該邏輯狀態轉變的該同步化而產生一DCO更新致能信號的構件；以及一用於回應於產生該DCO更新致能信號而傳送該DCO更新致能信號的構件。
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