CN110687438A - 用于可测试性设计的数据读取装置及数据读取方法 - Google Patents

Abstract

本发明提供一种用于可测试性设计的数据读取装置及数据读取方法。数据读取装置包括缓冲器以及数据序列化电路。数据序列化电路接收时脉正缘触发信号、时脉负缘触发信号、触发遮罩信号与待测数据。数据序列化电路依据触发遮罩信号遮蔽时脉正缘触发信号与时脉负缘触发信号其中之一，并依据并未被遮蔽的时脉正缘触发信号或时脉负缘触发信号以将部分的待测数据提供至数据序列化电路的输出端以作为数据读取装置的输出信号。藉此，可增大待测数据的数据有效窗口。

Description

用于可测试性设计的数据读取装置及数据读取方法

技术领域

本发明涉及一种可测试性设计(Design for Testing；DFT)技术，尤其涉及一种用于可测试性设计的数据读取装置及数据读取方法。

背景技术

在可测试性设计(Design for Testing；DFT)技术中，为了方便对芯片或电路的功能进行测试或验证，通常会在电路的设计阶段植入相关的测试电路，以便于在电路设计完成后进行测试。

当测试机台利用对芯片或电路进行信号的量测时，由于测试电路中每个接脚的信号传递速度因接脚阻抗、走线长度、逻辑门反应时间不尽相同而让信号在传递过程中发生延迟致能/禁能的情形，此种现象可称为是数据偏斜(data skew)。基于半导体制程的技术进步及通讯规格逐渐提升其传输能力的情况下，电路的信号传输速度将可预期地愈来愈快，但也导致可利用的数据有效窗口(data valid window)也将愈来愈小。此外，当接脚邻近电力线时，也可能因为电力线的电力传输而使得此接脚中信号发生数据偏斜。

如此一来，想要在高速情况下从数据有效窗口中准确地获得待测信号的难度亦愈来愈高。因此，如何更易于获得并测试待测信号，便是在信号测试领域中长年存在的问题之一。

发明内容

本发明提供一种用于可测试性设计的数据读取装置及数据读取方法，其用以加大待测信号中可利用的数据有效窗口。

本发明实施例所述的用于可测试性设计的数据读取装置包括缓冲器以及数据序列化电路。缓冲器用以暂存待测数据。数据序列化电路耦接缓冲器。数据序列化电路接收时脉正缘触发信号、时脉负缘触发信号、触发遮罩信号与待测数据。数据序列化电路依据所述触发遮罩信号以遮蔽时脉正缘触发信号与时脉负缘触发信号其中之一，并依据并未被遮蔽的时脉正缘触发信号或时脉负缘触发信号以将部分的待测数据提供至数据序列化电路的输出端以作为数据读取装置的输出信号。

本发明实施例所述的用于可测试性设计的数据读取方法适用于包括数据序列化电路的数据读取装置。所述数据读取方法包括下列步骤：获得时脉正缘触发信号、时脉负缘触发信号、触发遮罩信号与待测数据；以及，依据所述触发遮罩信号以遮蔽所述时脉正缘触发信号与所述时脉负缘触发信号其中之一，并依据并未被遮蔽的时脉正缘触发信号或时脉负缘触发信号以将部分的待测数据提供至数据序列化电路的输出端以作为数据读取装置的输出信号。

基于上述，本发明实施例所述的数据读取装置与数据读取方法可在读取待测信号时，利用额外设置的触发遮蔽信号来阻挡或遮蔽时脉正缘触发信号与时脉负缘触发信号的其中之一，并利用并未被遮蔽的另一个触发信号来获得对应的部分待测数据。如此一来，待测数据的输出时间将会从原有时脉的一个时脉周期的一半增加到一个时脉周期。藉此，便可在不调整使用此数据读取装置的芯片中之内部数据类型、不改变时脉或相关配置的情况下增加可使用的数据有效窗口，让外部的测试机台能够更为简易地判读数据读取装置所获得的待测数据的正确性。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依照本发明一实施例的一种数据读取装置的方块图；

图2是用来说明时脉信号DQS、时脉正缘触发信号CLKOUT_T、时脉负缘触发信号CLKOUT_C及待测数据D0～D3与D<3:0>的波型图；

图3是依据本发明一实施例以说明时脉信号DQS、时脉正缘触发信号CLKOUT_T、时脉负缘触发信号CLKOUT_C、触发遮罩信号DMASK及待测数据D0～D3与D<3:0>的波型图；

图4是图1中数据序列化电路120的方块图；

图5是依照本发明一实施例的一种用于可测试性设计的数据读取方法的流程图。

附图标号说明：

100：数据读取电路

110：缓冲器

112：先进先出缓冲器

114：并行转串行缓冲器

120：数据序列化电路

130：芯片外驱动器

140：衬垫

RWD：待测数据

D+：正缘待测数据

D-：负缘待测数据

D<3:0>、D0～D3：数据

CLKOUT_T：时脉正缘触发信号

CLKOUT_C：时脉负缘触发信号

DMASK：触发遮罩信号

DQS：时脉信号

410：第一开关

415：第一组合逻辑

420：第二开关

425：第二组合逻辑

SW1：第一开关信号

SW2：第二开关信号

OUT：输出端

tCK：时脉周期

DVW1、DVW2、DVW3：数据有效窗口

t1：时间

具体实施方式

如图1所示，数据读取电路100可应用于动态数据随机存取存储器(DRAM)装置，尤其是应用于低功率(low power)动态随机存取存储器装置。低功率动态随机存取存储器装置为了降低电源消耗而将延迟锁定回路(delay lock loop；DLL)从原有的DRAM架构中移除，因而降低了DRAM装置中数据的传输稳定度。本实施例的数据读取电路100可设置于芯片中，并且位于芯片外部的测试机台可利用数据读取电路100来读取欲待测量的相关信号或数据。

图1中的数据读取电路100主要包括缓冲器110以及数据序列化电路120。缓冲器110用以暂存从存储器阵列获得的待测数据RWD。详细来说，可依据存储器地址对存储单元阵列进行定位，并将位于存储单元阵列中与存储器地址相对应的数据通过读写数据线读出以成为待测数据RWD，并将待测数据RWD暂存至缓冲器110中。

本实施例的缓冲器110包括先进先出(FIFO)缓冲器112以及并行转串行缓冲器114。先进先出缓冲器112会将较先获得的数据较先提供到其输出端，较后获得的数据则会在前面的数据皆已输出之后再行输出，以供后续的元件使用。并行转串行缓冲器耦接至先进先出缓冲器112，并将以并行形式传输的待测数据转换为以串行形式传输的待测数据。应用本实施例者可依据DRAM装置内部的数据形式与DRAM装置外部输出的数据形式而调整缓冲器110的结构。

数据序列化电路120接收时脉正缘触发信号CLKOUT_T、时脉负缘触发信号CLKOUT_C、触发遮罩信号DMASK与从缓冲器110中获得的待测数据。本实施例中，待测数据包括对应至时脉正缘触发信号CLKOUT_T的正缘待测数据D+以及对应至时脉负缘触发信号CLKOUT_C的负缘待测数据D-。正缘待测数据D+与负缘待测数据D-皆是待测数据的一部份。换句话说，数据序列化电路120利用致能的时脉正缘触发信号CLKOUT_T而将正缘待测数据D+输出至衬垫140，数据序列化电路120亦利用致能的时脉负缘触发信号CLKOUT_C而将负缘待测数据D-输出至衬垫140。

数据序列化电路120依据触发遮罩信号DMASK以遮蔽时脉正缘触发信号CLKOUT_T与时脉负缘触发信号CLKOUT_C其中之一，并依据并未被遮蔽的时脉正缘触发信号CLKOUT_T或时脉负缘触发信号CLKOUT_C将部分的待测数据提供至数据序列化电路120的输出端，以作为数据读取装置100的输出信号。下述实施例中将详细描述数据序列化电路120的详细制动方式。

图1中的数据读取电路100还更包括芯片外驱动器(off-chip driver；OCD)130以及衬垫140。数据读取电路100利用芯片外驱动器130以及衬垫140以将数据读取装置100的输出信号通过衬垫140输出至与衬垫140相电性耦接的装置，例如测试机台。芯片外驱动器130耦接数据序列化电路120以接收数据读取装置100的输出信号。衬垫140电性连接至芯片外驱动器130。芯片外驱动器130依据数据序列化电路120的输出端所提供的输出信号以使部分的待测数据提供至衬垫140。

请参见图2，在时脉信号DQS于负缘转换至正缘时，时脉正缘触发信号CLKOUT_T将会致能；在时脉信号DQS于正缘转换至负缘时，时脉负缘触发信号CLKOUT_C将会致能。在此假设图1的数据序列化电路120并未使用触发遮罩信号来实现本发明实施例。为了尽速将待测数据输出，数据序列化电路120通常会在时脉正缘触发信号CLKOUT_T致能时传送一笔数据，且于时脉负缘触发信号CLKOUT_C致能时传送另一笔数据。本实施例的数据系表示为D<3:0>，为数据D3、D2、D1及D0的组合，且在正缘触发信号CLKOUT_T致能后传输的待测数据称为是正缘待测数据D+；在正缘触发信号CLKOUT_C致能后传输的待测数据称为是负缘待测数据D-。在本实施例中，正缘待测数据D+或是负缘待测数据D-的输出时间皆为时脉信号DQS中完整的一个时脉周期tCK的一半。为方便说明，正缘待测数据D+中的D<3:0>为[0,1,0,1]，负缘待测数据D-中的D<3:0>则为[1,0,1,0]。

然而，因低功率动态随机存取存储器装置所使用的通讯协定的传输速率逐渐增加，例如从以往的第一代双倍数据率同步动态随机存取存储器(DDR SDRAM)已发展到第四代双倍数据率同步动态随机存取存储器(DDR4SDRAM)，致使数据D<3:0>的变化速度更为加快。外部的测试机台在利用数据读取电路100获得芯片中的待测数据时，有可能无法获知位于芯片内的时脉信号DQS及其速率，导致有可能无法找到数据D<3:0>的数据有效窗口。例如，图2中正缘待测数据D+对应的数据有效窗口DVW1与负缘待测数据D-对应的数据有效窗口DVW2将难以被测试机台所获知。换句话说，当数据传输的速度越快，测试机台无法从数据D<3:0>的变化中找到适当的时机来找到用来获取信号的时间点(又称，频闪(strobe)点)，亦即，无法在数据D<3:0>的数据有效窗口中有效地获取到想要的信息。

因此，本实施例在图1的数据序列化电路120中额外增加接脚及相关电路以利用触发遮罩信号DMASK来遮蔽时脉正缘触发信号CLKOUT_T与时脉负缘触发信号CLKOUT_C其中之一，从而增大部分的待测数据的数据有效窗口。测试机台可通过调整触发遮罩信号DMASK以选择性地遮蔽时脉正缘触发信号CLKOUT_T与时脉负缘触发信号CLKOUT_C其中之一。以下以图3说明之。

图3的实施例系利用致能(亦即，逻辑”1”)的触发遮罩信号DMASK以选择遮蔽时脉负缘触发信号CLKOUT_C并且不遮蔽时脉正缘触发信号CLKOUT_T，以使数据序列化电路120会正常地在时脉正缘触发信号CLKOUT_T致能时输出正缘待测数据D+，且不会因为时脉负缘触发信号CLKOUT_C的致能而输出负缘待测数据D-。如此一来，正缘待测数据D+的数据有效窗口DVW3将比图2中的数据有效窗口DVW2增加时间t1。正缘待测数据D+的输出时间将会从时脉信号DQS中完整的一个时脉周期tCK的一半增加到完整的一个时脉周期tCK，使得正缘待测数据D+的数据有效窗口DVW3因而增加。

图3中的实施例已将时脉负缘触发信号CLKOUT_C遮蔽，因此仅会让部分的待测数据(亦即，正缘待测数据D+)输出到图1的衬垫140。因此，若要获得完整的待测数据，外部的测试机台便需要将触发遮罩信号DMASK从致能(亦即，逻辑”1”)调整为禁能，以让时脉正缘触发信号CLKOUT_T被遮蔽而无法输出正缘待测数据D+，如此一来便会将与时脉负缘触发信号CLKOUT_C相对应的负缘待测数据D-输出到图1的衬垫140。换句话说，外部的测试机台可藉由调整触发遮罩信号DMASK，以较多的时间来获得正缘待测数据D+以及负缘待测数据D-。

本实施例以图4举例说明数据序列化电路120的实现电路。应用本实施例者应可依其需求而可以利用符合本发明实施例的精神的其他电路来实现数据序列化电路120，不应受限于本实施例内容。

请参阅图4，数据序列化电路120主要包括第一开关410、第二开关420、第一组合逻辑415以及第二组合逻辑425。第一组合逻辑415接收由时脉正缘触发信号CLKOUT_T与触发遮罩信号DMASK，并产生第一开关信号SW1。第二组合逻辑425接收由时脉负缘触发信号CLKOUT_C与触发遮罩信号DMASK，并产生第二开关信号SW2。第一开关410的控制端接收第一开关信号SW1。第一开关410的接收端接收正缘待测数据D+。第一开关410的输出端则耦接数据序列化电路120的输出端OUT。第二开关420的控制端接收由第二开关信号SW2。第二开关420的接收端接收负缘待测数据D-。第二开关420的输出端亦耦接数据序列化电路120的输出端OUT。因此，当触发遮罩信号DMASK致能(亦即，逻辑”1”)，第一组合逻辑415依据触发遮罩信号DMASK与正缘触发信号CLKOUT_T而致能第一开关信号SW1。第二组合逻辑425依据触发遮罩信号DMASK与负缘触发信号CLKOUT_C而让第二开关信号SW2持续地禁能。因此，第一开关410的接收端将由于第一开关信号SW1的致能而耦接至第一开关410的输出端，从而输出正缘待测数据D+。

相对地，当触发遮罩信号DMASK禁能(亦即，逻辑”0”)，第一组合逻辑415依据触发遮罩信号DMASK与正缘触发信号CLKOUT_T而让第一开关信号SW1持续地禁能。第二组合逻辑455依据触发遮罩信号DMASK与负缘触发信号CLKOUT_C而致能第二开关信号SW2。因此，第二开关420的接收端将由于第二开关信号SW2的致能而耦接至第二开关420的输出端，从而输出负缘待测数据D-。

图5是依照本发明一实施例的一种用于可测试性设计的数据读取方法的流程图。图5中的数据读取方法适用于图1中包括数据序列化电路120的数据读取装置100。请见图5，于步骤S510中，数据读取装置100的数据序列化电路120获得时脉正缘触发信号CLKOUT_T、时脉负缘触发信号CLKOUT_C、触发遮罩信号DMASK与待测数据。于步骤S520中，数据序列化电路120依据触发遮罩信号DMASK以遮蔽时脉正缘触发信号CLKOUT_T与时脉负缘触发信号CLKOUT_C其中之一，并依据并未被遮蔽的时脉正缘触发信号CLKOUT_T或时脉负缘触发信号CLKOUT_C以将部分的待测数据提供至数据序列化电路120的输出端以作为数据读取装置100的输出信号。

步骤S520亦可以下述步骤实现。当时脉正缘触发信号CLKOUT_T依据触发遮罩信号DMASK而被遮蔽时，数据序列化电路120输出负缘待测数据D-。当时脉负缘触发信号CLKOUT_C依据触发遮罩信号DMASK而被遮蔽时，数据序列化电路120输出正缘待测数据D+。上述步骤的实现方式已揭示于本发明各实施例中。

综上所述，本发明实施例所述的数据读取装置与数据读取方法可在读取待测信号时，利用额外设置的触发遮蔽信号来阻挡或遮蔽时脉正缘触发信号与时脉负缘触发信号的其中之一，并利用并未被遮蔽的另一个触发信号来获得对应的部分待测数据。如此一来，待测数据的输出时间将会从原有时脉的一个时脉周期的一半增加到一个时脉周期。藉此，便可在不调整使用此数据读取装置的芯片中的内部数据类型、不改变时脉或相关配置的情况下增加可使用的数据有效窗口，让外部的测试机台能够更为简易地判读数据读取装置所获得的待测数据的正确性。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (10)

1.一种用于可测试性设计的数据读取装置，其特征在于，包括：

缓冲器，用以暂存待测数据；以及

数据序列化电路，耦接所述缓冲器，其中所述数据序列化电路接收时脉正缘触发信号、时脉负缘触发信号、触发遮罩信号与所述待测数据，

其中，所述数据序列化电路依据所述触发遮罩信号以遮蔽所述时脉正缘触发信号与所述时脉负缘触发信号其中之一，并依据并未被遮蔽的所述时脉正缘触发信号或所述时脉负缘触发信号以将部分的所述待测数据提供至所述数据序列化电路的输出端以作为所述数据读取装置的输出信号。

2.根据权利要求1所述的数据读取装置，其特征在于，所述待测数据包括对应至所述时脉正缘触发信号的正缘待测数据以及对应至所述时脉负缘触发信号的负缘待测数据，并且，

所述数据序列化电路包括：

第一开关，其控制端接收由所述时脉正缘触发信号与所述触发遮罩信号产生的第一开关信号，所述第一开关的接收端接收所述正缘待测数据，所述第一开关的输出端耦接所述数据序列化电路的所述输出端；以及

第二开关，其控制端接收由所述时脉负缘触发信号与所述触发遮罩信号产生的第二开关信号，所述第二开关的接收端接收所述负缘待测数据，所述第二开关的输出端耦接所述数据序列化电路的所述输出端，

其中，当所述时脉正缘触发信号依据所述触发遮罩信号而被遮蔽时，所述第二开关信号被致能以使所述第二开关的所述接收端耦接至所述第二开关的输出端，从而输出所述负缘待测数据，

当所述时脉负缘触发信号依据所述触发遮罩信号而被遮蔽时，所述第一开关信号被致能以使所述第一开关的所述接收端耦接至所述第一开关的输出端，从而输出所述正缘待测数据。

3.根据权利要求1所述的数据读取装置，其特征在于，所述数据读取装置还包括：

芯片外驱动器，耦接所述数据序列化电路以接收所述数据读取装置的所述输出信号；以及

衬垫，电性连接至所述芯片外驱动器，

其中所述芯片外驱动器依据所述输出信号以使部分的所述待测数据提供至所述衬垫。

4.根据权利要求1所述的数据读取装置，其特征在于，还包括：

存储器阵列，其中所述待测数据由所述存储器阵列所存储或产生。

5.根据权利要求1所述的数据读取装置，其特征在于，所述数据序列化电路依据所述触发遮罩信号以遮蔽所述时脉正缘触发信号与所述时脉负缘触发信号其中之一，从而增大所述部分的所述待测数据的数据有效窗口，

其中所述部分的所述待测数据对应至并未被遮蔽的所述时脉正缘触发信号与所述时脉负缘触发信号其中之另一。

6.根据权利要求1所述的数据读取装置，其特征在于，所述数据读取装置应用于动态数据随机存取存储器装置。

7.根据权利要求1所述的数据读取装置，其特征在于，所述时脉正缘触发信号在时脉于负缘转换至正缘时致能，所述时脉负缘触发信号在时脉于正缘转换至负缘时致能。

8.一种用于可测试性设计的数据读取方法，适用于包括数据序列化电路的数据读取装置，其特征在于，所述数据读取方法包括：

获得时脉正缘触发信号、时脉负缘触发信号、触发遮罩信号与待测数据；以及

依据所述触发遮罩信号以遮蔽所述时脉正缘触发信号与所述时脉负缘触发信号其中之一，并依据并未被遮蔽的所述时脉正缘触发信号或所述时脉负缘触发信号以将部分的所述待测数据提供至所述数据序列化电路的输出端以作为所述数据读取装置的输出信号。

9.根据权利要求8所述的数据读取方法，其特征在于，所述待测数据包括对应至所述时脉正缘触发信号的正缘待测数据以及对应至所述时脉负缘触发信号的负缘待测数据，并且，

遮蔽所述时脉正缘触发信号与所述时脉负缘触发信号其中之一，并依据并未被遮蔽的所述时脉正缘触发信号或所述时脉负缘触发信号以将部分的所述待测数据提供至所述数据序列化电路的输出端以作为所述数据读取装置的所述输出信号的步骤包括：

当所述时脉正缘触发信号依据所述触发遮罩信号而被遮蔽时，输出所述负缘待测数据；以及

当所述时脉负缘触发信号依据所述触发遮罩信号而被遮蔽时，输出所述正缘待测数据。

10.根据权利要求8所述的数据读取方法，其特征在于，所述数据序列化电路依据所述触发遮罩信号遮蔽所述时脉正缘触发信号与所述时脉负缘触发信号其中之一，从而增大所述部分的所述待测数据的数据有效窗口，

其中所述部分的所述待测数据对应至并未被遮蔽的所述时脉正缘触发信号与所述时脉负缘触发信号其中之另一。

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