JP2002064476A - 同期回路 - Google Patents

Abstract

(57)【要約】 【課題】クロック信号に対するデータ信号のセットアッ
プ時間違反、ホールド時間違反を検出し、自動的に違反
を回避することのできる同期回路を提供する。 【解決手段】クロック信号ＣＬＫをＴｃｌｋだけ遅延さ
せた遅延クロック信号ＣＤＬＹを生成する遅延クロック
生成部４と、入力データ信号ＤＡＴＡの変化を起点とす
る所定の検査対象時間内にクロック信号ＣＬＫが立ち上
がったことを検出し検出信号ＤＥＴを出力する検出信号
生成部２と、ＤＡＴＡをＴｄ１だけ遅延させた信号ＤＡ
と、信号ＤＡをさらにＴｄ２だけ遅延させた信号ＤＢと
を生成し、検出信号ＤＥＴにより選択する遅延データ供
給部３と、遅延クロック信号ＣＤＬＹの立ち上がりに同
期して選択遅延データ信号ＤＤＬＹを読み込み同期済デ
ータ信号ＤＯとして出力する同期用Ｆ／Ｆ５とを備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同期回路に関し、
特に、クロック信号に対するデータ信号のセットアップ
時間、ホールド時間の違反を自動的に回避することので
きる同期回路に関する。

【０００２】

【従来の技術】一般に、フリップフロップ（以下、Ｆ／
Ｆと略す）においては、安定した動作を確保するため
に、入力データ信号が変化してからＦ／Ｆの読み込みの
ためにクロック信号が変化するまでの時間であるセット
アップ時間、および、Ｆ／Ｆの読み込みのためにクロッ
ク信号が変化してから後も入力データを同一レベルに維
持すべき時間であるホールド時間を満たして動作させる
必要がある。しかしながら、ＬＳＩのデータ転送速度の
向上に伴い、設計段階での設定値と製造されたＬＳＩで
の実際値とのわずかな差がＦ／Ｆの誤動作を引き起こす
など、セットアップ時間、ホールド時間の確保が困難と
なってきている。

【０００３】特開平２−１３００２０号公報には、製造
後のＬＳＩに対して、外部からの調整用信号を用いてＦ
／Ｆの入力データ信号の適切な遅延量を選択して付加す
ることによりセットアップ時間／ホールド時間違反を解
消する技術が開示されているが、遅延量の選択に際して
は、テストプログラムを実行させてセットアップ／ホー
ルド時間違反による誤動作の発生状況を観察しながら適
切な遅延量を判定しなければならず、繁雑な作業を必要
とする。

【０００４】これに対して、データ信号とクロック信号
との位相関係を検査し、クロック信号またはデータ信号
のいずれかの位相を違反が発生しないように変化させる
ことによりセットアップ時間またはホールド時間を自動
的に確保する技術が開示されている。

【０００５】図１１は、特開平９−１０２７８０号公報
に記載された第１の従来例の回路図および動作タイミン
グ図である。クロック信号の立ち上がりエッジが予め設
定された禁止期間に含まれるときにはこれを自動的に検
出し、位相の異なるクロック信号に自動的に切り換える
ことにより、自動的にセットアップ時間を確保するよう
に動作する。

【０００６】図１１（ａ）の同期回路４０おいて、クロ
ック信号ＣＬＫは、これを遅延させた遅延クロックとと
もにセレクタ４１に入力され、これらの中から選択クロ
ックＳＣＬＫが選択される。入力データ信号ＤＡＴＡ
は、モノステーブルマルチバイブレータ（以下、モノマ
ルチと略す）４２に入力され、図１１（ｂ）に示すよう
に、モノマルチ４２でＴ１時間遅らせ、モノマルチ４３
でＴ２時間の幅を持ったパルスを生成して選択用Ｆ／Ｆ
４４に入力される。選択クロックＳＣＬＫがセットアッ
プ時間に対応して設定された禁止領域Ｔ２内に位置する
ときには、選択用Ｆ／Ｆ４４の出力でカウンタ４５をカ
ウントアップさせ、セレクタ４１で選択クロックＳＣＬ
Ｋとして位相の異なるクロックを選択することにより、
選択クロックＳＣＬＫの立ち上がり変化点が禁止期間内
に入らないように自動的に制御される。選択クロックＳ
ＣＬＫを読み込みクロックとする同期用Ｆ／Ｆ４６で入
力データ信号ＤＡＴＡを読み込むことにより、同期用Ｆ
／Ｆにおけるセットアップ違反が回避される。

【０００７】図１２は、特開平５−５６０２８号公報に
記載された第２の従来例の回路図および動作タイミング
図である。クロック信号ＣＬＫの立ち上がりエッジから
一定の幅のパルスを生成し、入力データ信号ＤＡＴＡの
変化点がこのパルス幅内に含まれるときにはこれを自動
的に検出し、クロック信号ＣＬＫの反転信号に自動的に
切り換えることにより、ホールド時間が不足する状態で
の入力データ信号ＤＡＴＡの同期用Ｆ／Ｆへの読み込み
を自動的に回避する。

【０００８】図１２（ａ）の同期回路５０おいて、初期
状態ではクロック信号ＣＬＫがセレクタ５４で選択され
て同期用Ｆ／Ｆ５５に供給されているものとする。同期
回路５０では、図１２（ｂ）の動作タイミング図に示す
ように、クロック信号ＣＬＫと遅延回路で遅延させた信
号ＤＣＫをＡＮＤ回路５１に入力し、（ホールド時間に
等しい）一定の幅のワンショットパルスをＡＮＤ回路５
１から出力する。入力データ信号ＤＡＴＡの変化がワン
ショットパルスの幅内に発生したときには、検出用Ｆ／
Ｆ５２でワンショットパルスのハイレベルを読み込み、
選択用セットリセットフリップフロップ（ＳＲ−Ｆ／
Ｆ）５３をセットし、セレクタ５４での選択クロックを
クロック信号ＣＬＫからその反転信号に変えることによ
り、ホールド時間違反となるタイミングでの入力データ
信号ＤＡＴＡの同期用Ｆ／Ｆ５５への読み込みを自動的
に回避する。

【０００９】

【発明が解決しようとする課題】しかしながら、第１の
従来例では、設定されたセットアップ時間を自動的に確
保するように動作するものの、ホールド時間違反につい
ては対策されておらず、また、セットアップ時間違反で
あっても違反を検出しない不感時間Ｔ１が存在するとい
う問題点があった。

【００１０】第２の従来例では、設定されたホールド時
間内でのデータの読み込みを自動的に回避するように動
作するものの、セットアップ時間違反については対策さ
れていない。さらに、図１２（ｂ）のタイミング図のセ
レクタ５６の出力に示すように、クロック信号の切替時
に非常に狭いパルス幅となることがあり、セレクタ５４
の出力をＬＳＩのクロック信号として使用するとＬＳＩ
の内部回路に誤動作が発生する可能性が生じるという問
題点がある。

【００１１】本発明の目的は、クロック信号に対するデ
ータ信号のセットアップ時間違反、ホールド時間違反の
いずれに対してもこれを検出し、自動的に違反を回避す
ることのできる同期回路を提供することにあり、違反の
検出においては、第１の従来例のような不感時間が存在
せずに精度よく違反を検出することができ、違反の回避
においては、第２の従来例のような本来のパルス幅に遙
かに満たない狭い幅のクロックパルスを発生することが
なくＬＳＩが安定に動作することのできる同期回路を提
供することにある。

【００１２】

【課題を解決するための手段】本発明の第１の発明の同
期回路は、クロック信号を入力して所定のクロック遅延
時間遅延させた遅延クロック信号を生成し出力する遅延
クロック生成部と、データ信号の変化から所定の検査対
象時間内に前記クロック信号が立ち上がったことを検出
し検出信号を第１のレベルとして出力する検出信号生成
部と、前記データ信号を入力し第１のデータ遅延時間遅
延させた第１の遅延データ信号と前記第１の遅延データ
信号を第２のデータ遅延時間遅延させた第２の遅延デー
タ信号とを生成し前記検出信号が前記第１のレベルのと
きには前記第１の遅延データ信号を選択し前記検出信号
が第２のレベルのときには前記第２の遅延データ信号を
選択して選択遅延データ信号として出力する遅延データ
供給部と、前記遅延クロック信号の立ち上がりに同期し
て前記選択遅延データ信号を読み込み同期済データ信号
として出力する同期用フリップフロップとを備えてい
る。検出信号生成部が、データ信号の変化を検出して所
定のパルス幅のワンショットパルスを発生するワンショ
ットパルス発生回路とクロック信号の立ち上がりに同期
して前記ワンショットパルス発生回路の出力レベルを読
み込み検出信号を出力する検出用フリップフロップとを
有し、遅延データ供給部が、データ信号を入力し第１の
データ遅延時間遅延させた第１の遅延データ信号を生成
して出力する第１のデータ遅延回路と前記第１の遅延デ
ータ信号を入力し第２のデータ遅延時間遅延させた第２
の遅延データ信号を生成して出力する第２のデータ遅延
回路と前記検出信号が第１のレベルのときには前記第１
の遅延データ信号を選択し第２のレベルのときには前記
第２の遅延データ信号を選択して選択遅延データ信号と
して出力するセレクタとを有して構成してもよい。

【００１３】第２の発明の同期回路は、クロック信号を
入力して第１の所定時間遅延させた第１の遅延クロック
信号を生成するクロック遅延回路と前記クロック信号を
入力して第２の所定時間遅延させた第２の遅延クロック
信号を生成するクロック整合用遅延回路とを有する遅延
クロック生成部と、データ信号の変化を検出して所定の
パルス幅のワンショットパルスを発生するワンショット
パルス発生回路と前記第２の遅延クロック信号の立ち上
がりに同期して前記ワンショットパルス発生回路の出力
レベルを読み込み検出信号を出力する検出用フリップフ
ロップとを有する検出信号生成部と、前記データ信号を
入力し第１のデータ遅延時間遅延させた第１の遅延デー
タ信号を生成して出力する第１のデータ遅延回路と前記
第１の遅延データ信号を入力し第２のデータ遅延時間遅
延させた第２の遅延データ信号を生成して出力する第２
のデータ遅延回路と前記検出信号が第１のレベルのとき
には前記第１の遅延データ信号を選択し第２のレベルの
ときには前記第２の遅延データ信号を選択して選択遅延
データ信号として出力するセレクタとを有する遅延デー
タ供給部と、前記第１の遅延クロック信号の立ち上がり
に同期して前記選択遅延データ信号を読み込み同期済デ
ータ信号として出力する同期用フリップフロップとを備
えている。

【００１４】また、第３の発明の同期回路は、クロック
信号を入力して第１の所定時間遅延させた第１の遅延ク
ロック信号を生成するクロック遅延回路と前記クロック
信号を入力して第２の所定時間遅延させた第２の遅延ク
ロック信号を生成するクロック整合用遅延回路と前記ク
ロック信号を入力して第３の所定時間遅延させた第３の
遅延クロック信号を生成する警告判定用遅延回路とを有
する遅延クロック生成部と、前記データ信号を入力し第
１のデータ遅延時間遅延させた第１の遅延データ信号を
生成して出力する第１のデータ遅延回路と前記第１の遅
延データ信号を入力し第２のデータ遅延時間遅延させた
第２の遅延データ信号を生成して出力する第２のデータ
遅延回路と検出信号を入力し該検出信号が第１のレベル
のときには前記第１の遅延データ信号を選択し第２のレ
ベルのときには前記第２の遅延データ信号を選択して選
択遅延データ信号として出力するセレクタとを有する遅
延データ供給部と、前記データ信号を入力して第３のデ
ータ遅延時間遅延させた検査用データ信号を出力する第
３のデータ遅延回路と前記検査用データ信号の変化を検
出して所定のパルス幅のワンショットパルスを発生する
ワンショットパルス発生回路と前記第２の遅延クロック
信号の立ち上がりに同期して前記ワンショットパルス発
生回路の出力レベルを読み込み前記検出信号を出力する
検出用フリップフロップとを有する検出信号生成部と、
前記クロック信号の立ち上がりに同期して前記ワンショ
ットパルス発生回路の出力レベルを読み込みセットアッ
プ判定信号を出力する第１の警告用フリップフロップと
前記第３の遅延クロック信号の立ち上がりに同期して前
記ワンショットパルス発生回路の出力レベルを読み込み
ホールド判定信号を出力する第２の警告用フリップフロ
ップと前記第１の警告用フリップフロップの出力の反転
信号および前記第２の警告用フリップフロップの出力を
入力して警告信号を出力するＡＮＤ回路とを有する警告
信号生成部と、前記第１の遅延クロック信号の立ち上が
りに同期して前記選択遅延データ信号を読み込み同期済
データ信号として出力する同期用フリップフロップとを
備えている。

【００１５】

【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。図１は、本発明の
第１の実施の形態の回路図である。

【００１６】同期回路１は、クロック信号ＣＬＫを入力
して所定のクロック遅延時間Ｔｃｌｋだけ遅延させた遅
延クロック信号ＣＤＬＹを生成し出力する遅延クロック
生成部４と、入力データ信号ＤＡＴＡの変化を起点とす
る所定の検査対象時間内にクロック信号ＣＬＫが立ち上
がったことを検出し、検出信号ＤＥＴを第１のレベルで
あるハイレベルとして出力する検出信号生成部２と、入
力データ信号ＤＡＴＡを第１のデータ遅延時間Ｔｄ１だ
け遅延させた第１の遅延データ信号ＤＡと、第１の遅延
データ信号ＤＡをさらに第２のデータ遅延時間Ｔｄ２だ
け遅延させた第２の遅延データ信号ＤＢとを生成し、検
出信号ＤＥＴが第１のレベルのハイレベルであるときに
は第１の遅延データ信号ＤＡを選択し、検出信号ＤＥＴ
が第２のレベルであるローレベルのときには第２の遅延
データ信号ＤＢを選択して選択遅延データ信号ＤＤＬＹ
として出力する遅延データ供給部３と、遅延クロック信
号ＣＤＬＹの立ち上がりに同期して選択遅延データ信号
ＤＤＬＹを読み込み同期済データ信号ＤＯとして出力す
る同期用Ｆ／Ｆ５とを備えて構成されている。

【００１７】遅延クロック生成部４は、クロック信号Ｃ
ＬＫを入力して所定のクロック遅延時間Ｔｃｌｋだけ遅
延させて遅延クロック信号ＣＤＬＹとして出力するクロ
ック遅延回路１８を有している。

【００１８】検出信号生成部２は、入力データ信号ＤＡ
ＴＡの変化を検出して所定のパルス幅Ｔｏｐのワンショ
ットパルスＰＬＳを発生するワンショットパルス発生回
路１１と、クロック信号ＣＬＫの立ち上がりに同期して
ワンショットパルス発生回路１１の出力レベルを読み込
み検出信号ＤＥＴを出力する検出用Ｆ／Ｆとを有してい
る。さらに詳細には、ワンショットパルス発生回路１１
は、入力データ信号ＤＡＴＡをワンショットパルスの幅
に等しい時間Ｔｏｐだけ遅延させて出力するパルス幅設
定用遅延回路１３と、入力データ信号ＤＡＴＡおよびパ
ルス幅設定用遅延回路１３の出力信号を入力してワンシ
ョットパルスＰＬＳを出力する排他的ＯＲ回路１４とで
構成されている。

【００１９】また、遅延データ供給部３は、入力データ
信号ＤＡＴＡを第１のデータ遅延時間Ｔｄ１だけ遅延さ
せた第１の遅延データ信号ＤＡを生成して出力する第１
のデータ遅延回路１５と、第１の遅延データ信号ＤＡを
入力し第２のデータ遅延時間Ｔｄ２だけ遅延させた第２
の遅延データ信号ＤＢを生成して出力する第２のデータ
遅延回路１６と、検出信号ＤＥＴがハイレベルのときに
は第１の遅延データ信号ＤＡを選択し、ローレベルのと
きには第２の遅延データ信号ＤＢを選択して選択遅延デ
ータ信号ＤＤＬＹとして出力するセレクタ１７とを有し
ている。

【００２０】同期回路１は、各遅延回路の遅延時間を適
切な関係に設定することにより、入力データ信号ＤＡＴ
Ａの変化からクロック信号ＣＬＫの立ち上がりまでの時
間が同期用Ｆ／Ｆ５において確保すべきセットアップ時
間の下限である保証セットアップ時間Ｔｓｕｐ未満であ
るときには、同期用Ｆ／Ｆ５に入力される選択遅延デー
タ信号ＤＤＬＹの変化から遅延クロックＣＤＬＹの立ち
上がりまでの時間が保証セットアップ時間Ｔｓｕｐ以上
となるように、入力データ信号ＤＡＴＡから選択遅延デ
ータ信号ＤＤＬＹへの遅延時間とクロック信号ＣＬＫか
ら遅延クロック信号ＣＤＬＹの遅延時間との関係を自動
的に調整する。

【００２１】同様に、同期回路１は、各遅延回路の遅延
時間を適切な関係に設定することにより、クロック信号
ＣＬＫの立ち上がりから入力データ信号ＤＡＴＡの変化
までの時間が同期用Ｆ／Ｆ５において確保すべきホール
ド時間の下限である保証ホールド時間Ｔｈｌｄ未満であ
るときには、同期用Ｆ／Ｆ５に入力される遅延クロック
ＣＤＬＹの立ち上がりから選択遅延データ信号ＤＤＬＹ
の変化までの時間が保証ホールド時間Ｔｈｌｄ以上とな
るように、クロック信号ＣＬＫから遅延クロック信号Ｃ
ＤＬＹの遅延時間と入力データ信号ＤＡＴＡから選択遅
延データ信号ＤＤＬＹへの遅延時間との関係を自動的に
調整する。

【００２２】保証セットアップ時間Ｔｓｕｐの設定にお
いては、第１のデータ遅延回路１５の第１のデータ遅延
時間Ｔｄ１，第２のデータ遅延回路１６の第２のデータ
遅延時間Ｔｄ２，ワンショットパルスのパルス幅すなわ
ちパルス幅設定用遅延回路１３の遅延時間Ｔｏｐおよび
クロック遅延回路１８のクロック遅延時間Ｔｃｌｋとの
関係で、セレクタ１７における信号遅延値をＴｓｅｌと
すると、 Ｔｓｕｐ１＝（Ｔｏｐ＋Ｔｃｌｋ）−（Ｔｄ１＋Ｔｄ２
＋Ｔｓｅｌ） Ｔｓｕｐ２＝Ｔｃｌｋ−（Ｔｄ１＋Ｔｓｅｌ） として、 Ｔｓｕｐ１＜Ｔｓｕｐ２のときはＴｓｕｐ＝Ｔｓｕｐ１ Ｔｓｕｐ１≧Ｔｓｕｐ２のときはＴｓｕｐ＝Ｔｓｕｐ２ となるので、Ｔｓｕｐ１およびＴｓｕｐ２が保証セット
アップ時間Ｔｓｕｐ以上になるようにＴｄ１，Ｔｄ２，
Ｔｏｐ，Ｔｃｌｋを設定すればよい。

【００２３】同様に、保証ホールド時間Ｔｈｌｄの設定
においては、 Ｔｈｌｄ＝（Ｔｄ１＋Ｔｄ２＋Ｔｓｅｌ）−Ｔｃｌｋ を満たすようにＴｄ１，Ｔｄ２，Ｔｏｐ，Ｔｃｌｋを設
定すればよい。

【００２４】特に、パルス幅設定用遅延回路１３の遅延
時間Ｔｏｐと第２のデータ遅延回路１６の第２のデータ
遅延時間Ｔｄ２とを等しくしたときには、 Ｔｓｕｐ＝Ｔｓｕｐ１＝Ｔｓｕｐ２＝Ｔｃｌｋ−（Ｔｄ
１＋Ｔｓｅｌ） となることから、 Ｔｓｕｐ＋Ｔｈｌｄ＝Ｔｄ２＝Ｔｏｐ となるので、各遅延回路の遅延時間の設定が容易とな
る。検出用Ｆ／Ｆ１２での信号遅延時間Ｔｆｆをも考慮
すると、同期回路１の各遅延時間の設定を、 Ｔｄ２＝Ｔｏｐ＝（Ｔｓｕｐ＋Ｔｈｌｄ） Ｔｃｌｋ＝Ｔｓｕｐ＋Ｔｄ１＋Ｔｓｅｌ Ｔｄ１＞（Ｔｏｐ＋Ｔｆｆ） を満たすように設定することが最も望ましい。

【００２５】設計時シミュレーションの誤差および同期
回路１を搭載したＬＳＩの製造時の素子特性ばらつき等
があるため、通常は、保証セットアップ時間Ｔｓｕｐお
よび保証ホールド時間Ｔｈｌｄは、同期用Ｆ／Ｆのセッ
トアップ時間規格値およびホールド時間規格値に対して
余裕を見込んだ大きい値として設定する必要がある。し
かしながら、保証セットアップ時間Ｔｓｕｐおよび保証
ホールド時間Ｔｈｌｄとして規格値からの余裕を大きく
見込んだ場合には、同期回路に入力した入力データ信号
ＤＡＴＡが同期用Ｆ／Ｆ５で遅延クロック信号ＣＤＬＹ
により同期化されて同期済データ信号ＤＯとして出力さ
れるまでに要する遅延時間が大きくなるので、同期回路
１を搭載したＬＳＩの同期済データ信号ＤＯに対する処
理が遅れてしまうことになる。

【００２６】各遅延回路を、図２（ａ）の第１のデータ
遅延回路１５の回路図に示すように、単位遅延Ｔｕを有
する遅延ユニット２１をそれぞれの遅延時間を実現する
ために必要な個数だけ直列に接続して直列段数のみが異
なる同一構成とすることにより、ＬＳＩの製造時の素子
特性ばらつきによる各遅延回路間の遅延特性のばらつき
を大幅に低減することができるとともに、設計時シミュ
レーションとの誤差も低減することができるので、規格
値に対する余裕値を小さくすることができ、ＬＳＩの処
理時間の遅れを小さくできる。

【００２７】遅延ユニット２１としては、図２（ｂ）に
示す２段のインバータ直列回路からなる遅延ユニット、
または、図２（ｃ）に示す容量素子を付加したインバー
タ直列回路を別のインバータ回路で波形整形して出力す
る遅延ユニットを用いることができる。

【００２８】図３は、セレクタ１７の一例を示す回路図
である。第１の遅延データ信号ＤＡをバッファ回路で整
形した信号と第２の遅延データ信号ＤＢを別のバッファ
回路で整形した信号とを検出信号ＤＥＴで選択しする。
ＤＥＴがハイレベルの時にはＤＡ側のトランスミッショ
ンゲートがオンし、第１の遅延データ信号ＤＡを選択遅
延データ信号ＤＤＬＹとして出力する。ＤＥＴがローレ
ベルの時にはＤＢ側のトランスミッションゲートがオン
し、第２の遅延データ信号ＤＢを選択遅延データ信号Ｄ
ＤＬＹとして出力する。

【００２９】次に、図１の同期回路１の動作について、
図４，図５，図６の動作タイミング図を参照して具体的
に説明する。

【００３０】同期用Ｆ／Ｆ５の保証セットアップ時間Ｔ
ｓｕｐ、保証ホールド時間Ｔｈｌｄは、それぞれ Ｔｓｕｐ＝０．５ｎｓ Ｔｈｌｄ＝０．３ｎｓ であるとし、同期回路１のセレクタの信号遅延値Ｔｓｅ
ｌおよび各遅延回路の遅延時間は、 Ｔｓｅｌ＝０．３ｎｓ Ｔｏｐ＝Ｔｄ２＝Ｔｓｕｐ＋Ｔｈｌｄ＝０．８ｎｓ Ｔｄ１＝１．４ｎｓ Ｔｃｌｋ＝Ｔｄ１＋Ｔｓｅｌ＋Ｔｓｕｐ＝２．２ｎｓ に設定されているものとする。

【００３１】図４（ａ）は、クロック信号ＣＬＫの立ち
上がりの０．４ｎｓ後に入力データ信号ＤＡＴＡが変化
する場合の動作タイミング図である。これは、クロック
信号ＣＬＫと入力データ信号ＤＡＴＡとの関係が保証ホ
ールド時間を満足している場合である。

【００３２】この場合には、入力データ信号ＤＡＴＡの
変化によりワンショットパルス発生回路１１の出力であ
るワンショットパルスＰＬＳがハイレベルになる以前に
クロック信号ＣＬＫが立ち上がるので、検出用Ｆ／Ｆ１
２は、ローレベルを読み込む。その結果、検出信号ＤＥ
Ｔはローレベルとなるので、セレクタ１７は第２の遅延
データ信号ＤＢを選択遅延データ信号ＤＤＬＹとして出
力する。

【００３３】したがって、選択遅延データ信号ＤＤＬＹ
は、入力データ信号ＤＡＴＡから（Ｔｄ１＋Ｔｄ２＋Ｔ
ｓｅｌ）＝２．５ｎｓ遅れて変化し、クロック信号ＣＬ
Ｋの立ち上がりからは２．５＋０．４＝２．９ｎｓ遅れ
て変化する。

【００３４】これに対して、遅延クロック信号ＣＤＬＹ
は、クロック信号ＣＬＫから２．２ｎｓ遅れて立ち上が
るので、同期用Ｆ／Ｆ５においては、遅延クロック信号
ＣＤＬＹが立ち上がってから選択遅延データ信号ＤＤＬ
Ｙが変化するまでの時間は０．７ｎｓとなり、同期用Ｆ
／Ｆ５の保証ホールド時間Ｔｈｌｄ＝０．３ｎｓよりも
大きい値を維持している。なお、遅延クロック信号ＣＤ
ＬＹが立ち上がってから選択遅延データ信号ＤＤＬＹが
変化するまでの時間である０．７ｎｓは、保証ホールド
時間Ｔｈｌｄの０．３ｎｓに、クロック信号ＣＬＫの立
ち上がりから入力データ信号ＤＡＴＡが変化するまでの
時間０．４ｎｓを加えた値に等しい。

【００３５】図４（ｂ）は、クロック信号ＣＬＫの立ち
上がりの０．１ｎｓ後に入力データ信号ＤＡＴＡが変化
する場合の動作タイミング図である。これは、クロック
信号ＣＬＫと入力データ信号ＤＡＴＡとの関係が保証ホ
ールド時間を満足しない場合である。

【００３６】この場合にも図４（ａ）と同様に、入力デ
ータ信号ＤＡＴＡの変化によりワンショットパルスＰＬ
Ｓがハイレベルになる以前にクロック信号ＣＬＫが立ち
上がるので、検出用Ｆ／Ｆ１２は、ローレベルを読み込
む。その結果、検出信号ＤＥＴはローレベルとなるの
で、セレクタ１７は第２の遅延データ信号ＤＢを選択遅
延データ信号ＤＤＬＹとして出力する。

【００３７】したがって、選択遅延データ信号ＤＤＬＹ
は、入力データ信号ＤＡＴＡから（Ｔｄ１＋Ｔｄ２＋Ｔ
ｓｅｌ）＝２．５ｎｓ遅れて変化し、クロック信号ＣＬ
Ｋの立ち上がりからは２．５＋０．１＝２．６ｎｓ遅れ
て変化する。

【００３８】これに対して、遅延クロック信号ＣＤＬＹ
は、クロック信号ＣＬＫから２．２ｎｓ遅れて立ち上が
るので、同期用Ｆ／Ｆ５においては、遅延クロック信号
ＣＤＬＹが立ち上がってから選択遅延データ信号ＤＤＬ
Ｙが変化するまでの時間は０．４ｎｓとなり、同期用Ｆ
／Ｆ５の保証ホールド時間Ｔｈｌｄ＝０．３ｎｓよりも
大きい値となる。

【００３９】すなわち、クロック信号ＣＬＫの立ち上が
りから入力データ信号ＤＡＴＡが変化するまでの時間
０．１ｎｓに対し、遅延クロック信号ＣＤＬＹの立ち上
がりから選択遅延データ信号ＤＤＬＹの変化までの時間
をこの０．１ｎｓに保証ホールド時間Ｔｈｌｄ＝０．３
ｎｓを加えた値とするように自動調整するので、同期用
Ｆ／Ｆ５の保証ホールド時間Ｔｈｌｄを自動的に確保で
きる。

【００４０】図５（ａ）は、入力データ信号ＤＡＴＡが
先に変化してから０．１ｎｓ後にクロック信号ＣＬＫが
立ち上がる場合の動作タイミング図である。これは、入
力データ信号ＤＡＴＡとクロック信号ＣＬＫとの関係が
保証セットアップ時間を満足しない場合である。

【００４１】この場合には、入力データ信号ＤＡＴＡの
変化によりワンショットパルスＰＬＳがハイレベルにな
ってからクロック信号ＣＬＫが立ち上がるので、検出用
Ｆ／Ｆ１２は、ハイレベルを読み込む。その結果、検出
信号ＤＥＴはハイレベルとなるので、セレクタ１７は第
１の遅延データ信号ＤＡを選択遅延データ信号ＤＤＬＹ
として出力する。

【００４２】したがって、選択遅延データ信号ＤＤＬＹ
は、入力データ信号ＤＡＴＡから（Ｔｄ１＋Ｔｓｅｌ）
＝１．７ｎｓ遅れて変化し、クロック信号ＣＬＫの立ち
上がりからは１．７−０．１＝１．６ｎｓ遅れて変化す
る。

【００４３】これに対して、遅延クロック信号ＣＤＬＹ
は、クロック信号ＣＬＫから２．２ｎｓ遅れて立ち上が
るので、同期用Ｆ／Ｆ５においては、選択遅延データ信
号ＤＤＬＹが変化してから遅延クロック信号ＣＤＬＹが
立ち上がるまでの時間は０．６ｎｓとなり、同期用Ｆ／
Ｆ５の保証セットアップ時間Ｔｓｕｐ＝０．５ｎｓより
も大きい値となる。

【００４４】すなわち、入力データ信号ＤＡＴＡの変化
からクロック信号ＣＬＫの立ち上がりまでの時間０．１
ｎｓに対し、選択遅延データ信号ＤＤＬＹの変化から遅
延クロック信号ＣＤＬＹの立ち上がりまでの時間を、こ
の０．１ｎｓに保証セットアップ時間Ｔｓｕｐ＝０．５
ｎｓを加えた値とするように自動調整するので、同期用
Ｆ／Ｆ５の保証セットアップ時間Ｔｓｕｐを自動的に確
保できる。

【００４５】図５（ｂ）は、入力データ信号ＤＡＴＡが
先に変化してから０．７ｎｓ後にクロック信号ＣＬＫが
立ち上がる場合の動作タイミング図である。これは、入
力データ信号ＤＡＴＡとクロック信号ＣＬＫとの関係が
保証セットアップ時間を満足している場合である。

【００４６】この場合にも図５（ａ）と同様に、入力デ
ータ信号ＤＡＴＡの変化によりワンショットパルスＰＬ
Ｓがハイレベルになってからクロック信号ＣＬＫが立ち
上がるので、検出用Ｆ／Ｆ１２は、ハイレベルを読み込
む。その結果、検出信号ＤＥＴはハイレベルとなるの
で、セレクタ１７は第１の遅延データ信号ＤＡを選択遅
延データ信号ＤＤＬＹとして出力する。

【００４７】したがって、選択遅延データ信号ＤＤＬＹ
は、入力データ信号ＤＡＴＡから（Ｔｄ１＋Ｔｓｅｌ）
＝１．７ｎｓ遅れて変化し、クロック信号ＣＬＫの立ち
上がりからは１．７−０．７＝１．０ｎｓ遅れて変化す
る。

【００４８】これに対して、遅延クロック信号ＣＤＬＹ
は、クロック信号ＣＬＫから２．２ｎｓ遅れて立ち上が
るので、同期用Ｆ／Ｆ５においては、選択遅延データ信
号ＤＤＬＹが変化してから遅延クロック信号ＣＤＬＹが
立ち上がるまでの時間は１．２ｎｓとなり、同期用Ｆ／
Ｆ５の保証セットアップ時間Ｔｓｕｐ＝０．５ｎｓより
も大きい値を維持する。選択遅延データ信号ＤＤＬＹの
変化から遅延クロック信号ＣＤＬＹが立ち上がりまでの
時間である１．２ｎｓは、保証セットアップ時間Ｔｓｕ
ｐの０．５ｎｓに、入力データ信号ＤＡＴＡの変化から
クロック信号ＣＬＫの立ち上がりまでの時間０．７ｎｓ
を加えた値に等しい。

【００４９】図６は、入力データ信号ＤＡＴＡが変化か
ら０．９ｎｓ後にクロック信号ＣＬＫの立ち上がる場合
の動作タイミング図である。これは、入力データ信号Ｄ
ＡＴＡとクロック信号ＣＬＫとの関係が保証セットアッ
プ時間を満足している場合である。

【００５０】この場合には、入力データ信号ＤＡＴＡの
変化により発生したワンショットパルスＰＬＳが一旦ハ
イレベルになり０．８ｎｓ後にローレベルに戻ってから
０．１ｎｓ後にクロック信号ＣＬＫが立ち上がるので、
検出用Ｆ／Ｆ１２は、ローレベルを読み込む。その結
果、検出信号ＤＥＴはローレベルとなるので、セレクタ
１７は第２の遅延データ信号ＤＢを選択遅延データ信号
ＤＤＬＹとして出力する。

【００５１】したがって、選択遅延データ信号ＤＤＬＹ
は、入力データ信号ＤＡＴＡから（Ｔｄ１＋Ｔｄ２＋Ｔ
ｓｅｌ）＝２．５ｎｓ遅れて変化し、クロック信号ＣＬ
Ｋの立ち上がりからは２．５−０．９＝１．６ｎｓ遅れ
て変化する。

【００５２】これに対して、遅延クロック信号ＣＤＬＹ
は、クロック信号ＣＬＫから２．２ｎｓ遅れて立ち上が
るので、同期用Ｆ／Ｆ５においては、選択遅延データ信
号ＤＤＬＹが変化してから遅延クロック信号ＣＤＬＹが
立ち上がるまでの時間は０．６ｎｓとなり、同期用Ｆ／
Ｆ５の保証セットアップ時間Ｔｓｕｐ＝０．５ｎｓより
も大きい値を維持する。

【００５３】すなわち、ワンショットパルスＰＬＳが一
旦ハイレベルとなり再びローレベルに戻ってからクロッ
ク信号ＣＬＫが立ち上がるまでの時間０．１ｎｓに対
し、選択遅延データ信号ＤＤＬＹの変化から遅延クロッ
ク信号ＣＤＬＹの立ち上がりまでの時間をこの０．１ｎ
ｓに保証セットアップ時間Ｔｓｕｐ＝０．５ｎｓを加え
た値とするように自動調整するので、同期用Ｆ／Ｆ５の
保証セットアップ時間Ｔｓｕｐを自動的に確保できる。

【００５４】以上のように、図１の同期回路１では、入
力データ信号ＤＡＴＡとクロック信号ＣＬＫとの関係が
同期用Ｆ／Ｆ５の保証セットアップ時間Ｔｓｕｐおよび
保証ホールド時間Ｔｈｌｄを満足しているときには、選
択遅延データ信号ＤＤＬＹと遅延クロック信号ＣＤＬＹ
との関係も同期用Ｆ／Ｆ５の保証セットアップ時間Ｔｓ
ｕｐおよび保証ホールド時間Ｔｈｌｄを満足した状態を
維持する。また、入力データ信号ＤＡＴＡとクロック信
号ＣＬＫとの関係が同期用Ｆ／Ｆ５の保証セットアップ
時間Ｔｓｕｐおよび保証ホールド時間Ｔｈｌｄを満足し
ていないときには、セットアップ時間の違反かまたはホ
ールド時間の違反かを検出し、セットアップ時間違反で
あるときには保証セットアップ時間Ｔｓｕｐを満足する
ように選択遅延データ信号ＤＤＬＹと遅延クロック信号
ＣＤＬＹとの関係を自動的に調整し、ホールド時間違反
であるときには保証ホールド時間Ｔｈｌｄを満足するよ
うに選択遅延データ信号ＤＤＬＹと遅延クロック信号Ｃ
ＤＬＹとの関係を自動的に調整して同期用Ｆ／Ｆに供給
することができる。

【００５５】また、図１の同期回路１では、入力データ
信号ＤＡＴＡの変化とクロック信号ＣＬＫの立ち上がり
にわずかでも時間差が有ればセットアップ時間違反また
はホールド時間違反と判別でき、第１の従来例のような
不感時間が存在しないので動作の安定性がよい。さら
に、第２の従来例のようにクロックを切り換えるのでは
なく、クロック信号ＣＬＫを遅延させて同期用Ｆ／Ｆの
読み込みクロックを生成するので、ＬＳＩの誤動作を誘
発するようなパルス幅の狭いクロックを発生することも
なく信頼性が高い。

【００５６】次に、ワンショットパルス発生回路におい
てゲート遅延等によるパルス信号の遅延時間が無視でき
ない場合に有効な第２の実施の形態について説明する。
図７は、第２の実施の形態の回路図であり、図８は、動
作タイミング図である。

【００５７】図７の同期回路１ａと図１の同期回路１と
の相違は、遅延クロック４ａ内にクロック信号ＣＬＫを
入力し遅延時間Ｔａｊだけ遅延させて出力するクロック
整合用遅延回路１９を追加して設け、クロック整合用遅
延回路１９の出力のＦ／Ｆ用クロック信号ＣＦＦを検出
用Ｆ／Ｆ１２のクロック入力端に供給していることであ
る。その他の部分の構成については、同期回路１ａは図
１の同期回路１と同様である。

【００５８】図１の同期回路１では、ワンショットパル
ス発生回路１１で生成されたワンショットパルスＰＬＳ
の立ち上がりタイミングが、入力データ信号ＤＡＴＡの
変化タイミングと一致していること、すなわち、ワンシ
ョットパルス発生回路１１内の排他的ＯＲ回路１４の動
作による信号遅延時間が無視できることを前提としてい
る。排他的ＯＲ回路１４の信号遅延時間Ｔｇが無視でき
ないときには、入力データ信号ＤＡＴＡの変化よりも信
号遅延時間Ｔｇだけ遅れてワンショットパルスＰＬＳが
ハイレベルに変化する。このため、入力データ信号ＤＡ
ＴＡの変化から（Ｔｇよりも小さい）わずかな時間だけ
遅れてクロック信号ＣＬＫが立ち上がる場合には、本来
はセットアップ時間違反と判定して保証セットアップ時
間Ｔｓｕｐを確保するように動作するべきであるが、ク
ロック信号ＣＬＫの立ち上がりではワンショットパルス
ＰＬＳがハイレベルに立ち上がる前となっているので、
検出用Ｆ／Ｆ１２はローレベルを読み込むことになり、
ホールド時間違反と判定して保証ホールド時間Ｔｈｌｄ
を確保するように動作してしまう。

【００５９】図７の同期回路１ａでは、クロック整合用
遅延回路１９の遅延時間Ｔａｊを排他的ＯＲ回路１４の
信号遅延時間Ｔｇと等しく設定することにより、入力デ
ータ信号ＤＡＴＡの変化とクロック信号ＣＬＫの立ち上
がりとの時間関係が、ワンショットパルスＰＬＳのハイ
レベルへの変化とＦ／Ｆ用クロック信号ＣＦＦの立ち上
がりとの時間関係と等しくなる。

【００６０】同期回路１ａの動作について、入力データ
信号ＤＡＴＡの変化に対してクロック信号ＣＬＫの立ち
上がりが０．１ｎｓ遅れていてセットアップ時間違反で
ある場合の実施例のタイミング図である図８を用いて詳
細に説明する。

【００６１】図８は、第１の実施の形態の図５（ａ）に
対応している。本実施例では、排他的ＯＲ回路１４の信
号遅延時間Ｔｇ＝０．３ｎｓとしているので、ワンショ
ットパルスＰＬＳは、入力データ信号ＤＡＴＡの変化か
ら０．３ｎｓ遅れてハイレベルに変化する。クロック信
号ＣＬＫの立ち上がりが入力データ信号ＤＡＴＡの変化
から０．１ｎｓ遅れであるので、検出用Ｆ／Ｆ１２の読
み込みクロックがクロック信号ＣＬＫそのものであれば
検出用Ｆ／Ｆ１２はローレベルを読み込んでしまうが、
同期回路１ａでは、検出用Ｆ／Ｆ１２の読み込みクロッ
クとしてクロック信号ＣＬＫをクロック整合用遅延回路
１９の遅延時間Ｔａｊ＝Ｔｇ＝０．３ｎｓだけ遅延させ
たＦ／Ｆ用クロック信号ＣＦＦにより読み込むので、ワ
ンショットパルスＰＬＳのハイレベルを読み込むことに
なる。その後は図５（ａ）と同様にして、選択遅延デー
タ信号ＤＤＬＹが変化してから遅延クロック信号ＣＤＬ
Ｙが立ち上がるまでの時間が０．６ｎｓとなるように動
作し、同期用Ｆ／Ｆ５の保証セットアップ時間Ｔｓｕｐ
＝０．５ｎｓを満足する。

【００６２】図８の実施例では、ワンショットパルス発
生回路１１におけるワンショットパルスＰＬＳの遅延要
素が排他的ＯＲ回路１４のみであるものとして説明した
が、ワンショットパルスＰＬＳの遅延要素が複数存在す
る場合には、クロック整合用遅延回路１９の遅延時間Ｔ
ａｊをこれら遅延要素による遅延時間の総和に等しい値
に設定すればよい。

【００６３】次に、第３の実施の形態について説明す
る。図９は、その回路図であり、図１０は、動作タイミ
ング図である。本実施の形態では、セットアップ／ホー
ルド時間違反が生じたときに、保証セットアップ時間Ｔ
ｓｕｐまたは保証ホールド時間Ｔｈｌｄを確保するよう
にデータとクロックとの関係を調整し同期用Ｆ／Ｆに供
給して同期済データを出力するとともに、入力データ信
号ＤＡＴＡの変化からクロック信号ＣＬＫの立ち上がり
までの時間が保証セットアップ時間Ｔｓｕｐよりも小さ
い時間に設定された警告セットアップ時間Ｔｗｓ未満の
とき、および、クロック信号ＣＬＫの立ち上がりから入
力データ信号ＤＡＴＡの変化までの時間が保証ホールド
時間Ｔｈｌｄよりも小さい時間に設定された警告セット
アップ時間Ｔｗｈ未満のときに警告信号ＷＲＮを出力す
る。

【００６４】図９の同期回路１ｂでは、図１の同期回路
１に対して、警告信号生成部６が新たに付加され、遅延
クロック生成部４ｂおよび検出信号生成部２ａに遅延回
路が追加されている。遅延データ供給部３および同期用
Ｆ／Ｆ５は図１の同期回路と同様である。

【００６５】遅延クロック生成部４ｂは、クロック信号
ＣＬＫを入力し第１の所定時間である遅延時間Ｔｃｌｋ
だけ遅延させて第１の遅延クロック信号である遅延クロ
ック信号ＣＤＬＹを生成し出力するクロック遅延回路１
８と、クロック信号ＣＬＫを入力し第２の所定時間であ
る遅延時間Ｔａｊだけ遅延させて第２の遅延クロック信
号であるＦ／Ｆ用クロック信号ＣＦＦを生成し出力する
クロック整合用遅延回路１９と、クロック信号ＣＬＫを
入力し第３の所定時間である遅延時間Ｔｊｄだけ遅延さ
せて第３の遅延クロック信号である警告判定クロック信
号ＣＪＤを生成し出力する警告判定用遅延回路３２とを
有している。

【００６６】遅延データ供給部３は、入力データ信号Ｄ
ＡＴＡを第１のデータ遅延時間Ｔｄ１だけ遅延させた第
１の遅延データ信号ＤＡを生成して出力する第１のデー
タ遅延回路１５と、第１の遅延データ信号ＤＡを入力し
第２のデータ遅延時間Ｔｄ２だけ遅延させた第２の遅延
データ信号ＤＢを生成して出力する第２のデータ遅延回
路１６と、検出信号ＤＥＴがハイレベルのときには第１
の遅延データ信号ＤＡを選択し、ローレベルのときには
第２の遅延データ信号ＤＢを選択して選択遅延データ信
号ＤＤＬＹとして出力するセレクタ１７とを有してい
る。

【００６７】検出信号生成部２ａは、入力データ信号Ｄ
ＡＴＡを第３のデータ遅延時間である遅延時間Ｔｄ３だ
け遅延させた検査用データ信号を出力する第３のデータ
遅延回路３１と、検査用データ信号の変化を検出して所
定のパルス幅ＴｏｐのワンショットパルスＰＬＳを発生
するワンショットパルス発生回路１１と、Ｆ／Ｆ用クロ
ック信号ＣＦＦの立ち上がりに同期してワンショットパ
ルス発生回路１１の出力であるワンショットパルスＰＬ
Ｓのレベルを読み込み検出信号ＤＥＴを出力する検出用
Ｆ／Ｆ１２とを有している。

【００６８】警告信号生成部６は、クロック信号ＣＬＫ
の立ち上がりに同期してワンショットパルス発生回路１
１の出力であるワンショットパルスＰＬＳのレベルを読
み込みセットアップ側判定信号ＷＳを出力する第１の警
告用Ｆ／Ｆ３３と、警告判定クロック信号ＣＪＤの立ち
上がりに同期してワンショットパルス発生回路１１の出
力であるワンショットパルスＰＬＳのレベルを読み込み
ホールド側判定信号ＷＨを出力する第２の警告用Ｆ／Ｆ
３４と、第１の警告用Ｆ／Ｆ３３の出力であるセットア
ップ判定信号ＷＳを入力してその反転信号を出力するイ
ンバータ回路３５と、インバータ回路３５の出力および
第２の警告用Ｆ／Ｆ３４の出力を入力して警告信号ＷＲ
Ｎを出力するＡＮＤ回路３６とを有している。

【００６９】排他的ＯＲ回路１４の信号遅延時間が無視
できるものとすれば、警告セットアップ時間Ｔｗｓと警
告ホールド時間Ｔｗｈに対して、第３のデータ遅延回路
３１の遅延時間Ｔｄ３、クロック整合用遅延回路１９の
遅延時間Ｔａｊおよび警告判定用遅延回路３２の遅延時
間Ｔｊｄを、 Ｔａｊ＝Ｔｄ３ Ｔｄ３＝Ｔｗｓ Ｔｊｄ＝Ｔｗｈ＋Ｔｄ３ として設定することにより、入力データ信号ＤＡＴＡの
変化からクロック信号ＣＬＫの立ち上がりまでの時間が
警告セットアップ時間Ｔｗｓに満たない場合、および、
クロック信号ＣＬＫの立ち上がりから入力データ信号Ｄ
ＡＴＡの変化までの時間が警告ホールド時間Ｔｗｈに満
たない場合に警告信号ＷＲＮが１クロック期間ハイレベ
ルとなる。

【００７０】図１の同期回路１では、検出用Ｆ／Ｆに対
するセットアップ時間／ホールド時間違反は生じないと
して、すなわち、検出用Ｆ／Ｆのセットアップ時間およ
びホールド時間は実質的に０であるとして動作させてい
るが、実際には検出用Ｆ／Ｆにセットアップ時間／ホー
ルド時間違反が生じる場合がある。そのような場合に
は、検出用Ｆ／Ｆの出力である検出信号ＤＥＴが信頼で
きず、本来はセットアップ違反であるにもかかわらずホ
ールド違反と判定して保証ホールド時間Ｔｈｌｄを満足
するように動作することがあり得る。

【００７１】これに対して、本実施の形態の同期回路１
ｂでは、警告セットアップ時間Ｔｗｓを検出用Ｆ／Ｆの
セットアップ時間の規定値とし、警告ホールド時間Ｔｗ
ｈを検出用Ｆ／Ｆのホールド時間の規定値とすることに
より、検出用Ｆ／Ｆにおけるセットアップ時間／ホール
ド時間違反を検出して警告信号ＷＲＮをアクティブレベ
ルとするので、例えば、警告信号ＷＲＮがアクティブレ
ベルの状態で同期用Ｆ／Ｆ５により同期化された同期済
データを信頼できないデータとして破棄するなどのデー
タ操作が可能となる。

【００７２】図１０は、図４（ｂ）と同様に保証ホール
ド時間Ｔｈｌｄ＝０．３ｎｓ、保証セットアップ時間Ｔ
ｓｕｐ＝０．５ｎｓとしてクロック信号ＣＬＫの立ち上
がりから０．１ｎｓ後に入力データ信号ＤＡＴＡが変化
する場合の実施例の動作タイミング図である。警告セッ
トアップ時間Ｔｗｓ＝０．３ｎｓ、警告ホールド時間Ｔ
ｗｈ＝０．２ｎｓとして、 Ｔｄ３＝Ｔａｊ＝０．３ｎｓ Ｔｊｄ＝Ｔｄ３＋Ｔｗｈ＝０．５ｎｓ と設定しているものとする。

【００７３】入力データ信号ＤＡＴＡの変化からＴｄ３
（＝０．３ｎｓ）遅れてワンショットパルスＰＬＳがハ
イレベル側に変化する。クロック信号ＣＬＫは、入力デ
ータ信号ＤＡＴＡの変化よりも０．１ｎｓ前に立ち上が
るので、同期用Ｆ／Ｆ５の保証ホールド時間Ｔｈｌｄ
（＝０．３ｎｓ）未満であると同時に、警告ホールド時
間Ｔｗｈ（＝０．２ｎｓ）未満でもある。

【００７４】Ｆ／Ｆ用クロック信号ＣＦＦはクロック信
号ＣＬＫよりもＴａｊ（＝０．３ｎｓ）遅れて立ち上が
り、検出用Ｆ／Ｆ１２はローレベルを読み込むため、検
出用Ｆ／Ｆの動作による信号遅延時間Ｔｆｆ後に検出信
号ＤＥＴがローレベルとなり、セレクタ１７は第２の遅
延データＤＢを選択遅延データ信号ＤＤＬＹとして出力
し、同期用Ｆ／Ｆ５に入力する遅延クロック信号ＣＤＬ
Ｙの立ち上がりと選択遅延データ信号ＤＤＬＹの変化と
の時間差を０．４ｎｓに引き延ばして保証ホールド時間
Ｔｈｌｄより大きくすることは、図４（ｂ）と同様であ
る。

【００７５】一方、第１の警告用Ｆ／Ｆ３３は、ワンシ
ョットパルスＰＬＳが未だローレベルにあるときにクロ
ック信号ＣＬＫで読み込むので、セットアップ側判定信
号ＷＳはローレベルを維持し、第２の警告用Ｆ／Ｆ３４
は、ワンショットパルスＰＬＳがハイレベルに変化した
後にクロック信号ＣＬＫよりＴｊｄ（＝０．５ｎｓ）遅
れた警告判定クロック信号ＣＪＤが立ち上がって読み込
むため、ホールド側判定信号ＷＨが１クロック期間ハイ
レベルとなるので、警告信号ＷＲＮは、１クロック期間
アクティブレベルであるハイレベルとなる。

【００７６】同様に、警告セットアップ時間Ｔｗｓに満
たない場合においても、セットアップ側判定信号ＷＳは
ローレベルを維持し、ホールド側判定信号ＷＨが１クロ
ック期間ハイレベルとなり、警告信号ＷＲＮが１クロッ
ク期間アクティブレベルであるハイレベルとなる。

【００７７】警告信号ＷＲＮは、ＬＳＩの出力端子を介
して外部に出力してもよく、または、データの受信状態
を表示するフラグビットを設けたレジスタに格納するよ
うに構成してもよい。

【００７８】

【発明の効果】以上に説明したように、本発明の同期回
路は、クロック信号に対するデータ信号のセットアップ
時間違反、ホールド時間違反のいずれに対してもこれを
検出し、自動的に違反を回避することができるという第
１の効果がある。また、違反の検出においては、第１の
従来例のような不感時間が存在せずに精度よく違反を検
出することができ、違反の回避においては、第２の従来
例のような本来のパルス幅に満たない狭い幅のクロック
パルスを発生することがなくＬＳＩが安定に動作するこ
とのできるという第２の効果がある。

【００７９】また、第２の実施の形態の同期回路では、
第１および第２の効果に加えて、ゲート遅延等によるパ
ルス信号の遅延時間が無視できない場合においても、セ
ットアップ時間違反であるかまたはホールド時間違反で
あるかの検出精度を低下させることなく動作することが
できるという効果が生じる。

【００８０】また第３の実施の形態の同期回路では、保
証セットアップ時間、保証ホールド時間よりも小さい時
間の警告セットアップ時間、警告ホールド時間を設定
し、これらに満たない場合には警告信号を発生すること
ができるので、警告信号の有無により同期済データ信号
の有効、無効を選択して動作するようＬＳＩを構成する
ことにより、第１および第２の効果に加えて、ＬＳＩに
取り込むデータ信号の信頼度を高めることができるとい
う効果が生じる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態である同期回路１の
回路図である。

【図２】（ａ）は、第１のデータ遅延回路の回路図であ
り、（ｂ）および（ｃ）は、遅延ユニットの回路例であ
る。

【図３】セレクタの一例を示す回路図である。

【図４】同期回路１の動作タイミング図である。

【図５】同期回路１の動作タイミング図である。

【図６】同期回路１の動作タイミング図である。

【図７】第２の実施の形態である同期回路１ａの回路図
である。

【図８】同期回路１ａの動作タイミング図である。

【図９】第３の実施の形態である同期回路１ｂの回路図
である。

【図１０】同期回路１ｂの動作タイミング図である。

【図１１】（ａ）は、第１の従来例の回路図であり、
（ｂ）はその動作タイミング図である。

【図１２】（ａ）は、第２の従来例の回路図であり、
（ｂ）はその動作タイミング図である。

【符号の説明】

１，１ａ，１ｂ 同期回路 ２，２ａ 検出信号生成部 ３ 遅延データ供給部 ４，４ａ，４ｂ 遅延クロック生成部 ５ 同期用Ｆ／Ｆ ６ 警告信号生成部 １１ ワンショットパルス発生回路 １２ 検出用Ｆ／Ｆ １３ パルス幅設定用遅延回路 １４ 排他的ＯＲ回路 １５ 第１のデータ遅延回路 １６ 第２のデータ遅延回路 １７ セレクタ １８ クロック遅延回路 １９ クロック整合用遅延回路 ２１ 遅延ユニット ３１ 第３のデータ遅延回路 ３２ 警告判定用遅延回路 ３３，３４ 警告用Ｆ／Ｆ

Claims (14)

【特許請求の範囲】
1. 【請求項１】 クロック信号を入力して所定のクロッ
   ク遅延時間遅延させた遅延クロック信号を生成し出力す
   る遅延クロック生成部と、 データ信号の変化から所定の検査対象時間内に前記クロ
   ック信号が立ち上がったことを検出し検出信号を第１の
   レベルとして出力する検出信号生成部と、 前記データ信号を入力し第１のデータ遅延時間遅延させ
   た第１の遅延データ信号と前記第１の遅延データ信号を
   第２のデータ遅延時間遅延させた第２の遅延データ信号
   とを生成し前記検出信号が前記第１のレベルのときには
   前記第１の遅延データ信号を選択し前記検出信号が第２
   のレベルのときには前記第２の遅延データ信号を選択し
   て選択遅延データ信号として出力する遅延データ供給部
   と、 前記遅延クロック信号の立ち上がりに同期して前記選択
   遅延データ信号を読み込み同期済データ信号として出力
   する同期用フリップフロップとを備えたことを特徴とす
   る同期回路。
2. 【請求項２】 前記検査対象時間と前記第２の遅延時間
   とが等しい時間に設定された請求項１記載の同期回路。
3. 【請求項３】 クロック信号を入力して所定のクロック
   遅延時間遅延させた遅延クロック信号を生成し出力する
   クロック遅延回路を有する遅延クロック生成部と、 データ信号の変化を検出して所定のパルス幅のワンショ
   ットパルスを発生するワンショットパルス発生回路と前
   記クロック信号の立ち上がりに同期して前記ワンショッ
   トパルス発生回路の出力レベルを読み込み検出信号を出
   力する検出用フリップフロップとを有する検出信号生成
   部と、 前記データ信号を入力し第１のデータ遅延時間遅延させ
   た第１の遅延データ信号を生成して出力する第１のデー
   タ遅延回路と前記第１の遅延データ信号を入力し第２の
   データ遅延時間遅延させた第２の遅延データ信号を生成
   して出力する第２のデータ遅延回路と前記検出信号が第
   １のレベルのときには前記第１の遅延データ信号を選択
   し第２のレベルのときには前記第２の遅延データ信号を
   選択して選択遅延データ信号として出力するセレクタと
   を有する遅延データ供給部と、 前記遅延クロック信号の立ち上がりに同期して前記選択
   遅延データ信号を読み込み同期済データ信号として出力
   する同期用フリップフロップとを備えたことを特徴とす
   る同期回路。
4. 【請求項４】 前記ワンショットパルスのパルス幅の時
   間が、前記第２の遅延時間と等しい時間に設定された請
   求項３記載の同期回路。
5. 【請求項５】 前記ワンショットパルス発生回路が、 データ信号を入力しワンショットパルスの幅に等しい時
   間遅延させて出力するパルス幅設定用遅延回路と、 前記データ信号と前記パルス幅設定用遅延回路の出力と
   を入力しワンショットパルスを出力する排他的ＯＲ回路
   とを有する請求項３記載の同期回路。
6. 【請求項６】 前記パルス幅設定用遅延回路の遅延時間
   が前記第２の遅延時間と等しい時間に設定された請求項
   ５記載の同期回路。
7. 【請求項７】 前記パルス幅設定用遅延回路の遅延時間
   が、 同期用フリップフロップのセットアップ時間の保証値と
   して定めた保証セットアップ時間と前記同期用フリップ
   フロップのホールド時間の保証値として定めた保証ホー
   ルド時間とを加算して得られる時間値に等しく設定さ
   れ、 前記所定のクロック遅延時間が、 前記第１のデータ遅延時間と前記保証セットアップ時間
   とセレクタの動作遅延時間とを加算して得られる時間値
   と等しく設定された請求項６記載の同期回路。
8. 【請求項８】 前記パルス幅設定用遅延回路、前記第１
   のデータ遅延回路、前記第２のデータ遅延回路および前
   記クロック遅延回路が、一定の遅延値を有する遅延ユニ
   ットをそれぞれに所定の個数直列接続してなる遅延回路
   である請求項６記載の同期回路。
9. 【請求項９】 クロック信号を入力して第１の所定時
   間遅延させた第１の遅延クロック信号を生成するクロッ
   ク遅延回路と前記クロック信号を入力して第２の所定時
   間遅延させた第２の遅延クロック信号を生成するクロッ
   ク整合用遅延回路とを有する遅延クロック生成部と、 データ信号の変化を検出して所定のパルス幅のワンショ
   ットパルスを発生するワンショットパルス発生回路と前
   記第２の遅延クロック信号の立ち上がりに同期して前記
   ワンショットパルス発生回路の出力レベルを読み込み検
   出信号を出力する検出用フリップフロップとを有する検
   出信号生成部と、 前記データ信号を入力し第１のデータ遅延時間遅延させ
   た第１の遅延データ信号を生成して出力する第１のデー
   タ遅延回路と前記第１の遅延データ信号を入力し第２の
   データ遅延時間遅延させた第２の遅延データ信号を生成
   して出力する第２のデータ遅延回路と前記検出信号が第
   １のレベルのときには前記第１の遅延データ信号を選択
   し第２のレベルのときには前記第２の遅延データ信号を
   選択して選択遅延データ信号として出力するセレクタと
   を有する遅延データ供給部と、 前記第１の遅延クロック信号の立ち上がりに同期して前
   記選択遅延データ信号を読み込み同期済データ信号とし
   て出力する同期用フリップフロップとを備えたことを特
   徴とする同期回路。
10. 【請求項１０】 前記ワンショットパルス発生回路が、 データ信号を入力しワンショットパルスの幅に等しい時
    間遅延させて出力するパルス幅設定用遅延回路と、 前記データ信号と前記パルス幅設定用遅延回路の出力と
    を入力しワンショットパルスを出力する排他的ＯＲ回路
    とを有し、 前記クロック整合用遅延回路の遅延値が、前記排他的Ｏ
    Ｒ回路における信号遅延値と等しい値に設定された請求
    項９記載の同期回路。
11. 【請求項１１】 前記パルス幅設定用遅延回路の遅延時
    間が前記第２の遅延時間と等しい時間に設定された請求
    項１０記載の同期回路。
12. 【請求項１２】 クロック信号を入力して第１の所定時
    間遅延させた第１の遅延クロック信号を生成するクロッ
    ク遅延回路と前記クロック信号を入力して第２の所定時
    間遅延させた第２の遅延クロック信号を生成するクロッ
    ク整合用遅延回路と前記クロック信号を入力して第３の
    所定時間遅延させた第３の遅延クロック信号を生成する
    警告判定用遅延回路とを有する遅延クロック生成部と、 前記データ信号を入力し第１のデータ遅延時間遅延させ
    た第１の遅延データ信号を生成して出力する第１のデー
    タ遅延回路と前記第１の遅延データ信号を入力し第２の
    データ遅延時間遅延させた第２の遅延データ信号を生成
    して出力する第２のデータ遅延回路と検出信号を入力し
    該検出信号が第１のレベルのときには前記第１の遅延デ
    ータ信号を選択し第２のレベルのときには前記第２の遅
    延データ信号を選択して選択遅延データ信号として出力
    するセレクタとを有する遅延データ供給部と、 前記データ信号を入力して第３のデータ遅延時間遅延さ
    せた検査用データ信号を出力する第３のデータ遅延回路
    と前記検査用データ信号の変化を検出して所定のパルス
    幅のワンショットパルスを発生するワンショットパルス
    発生回路と前記第２の遅延クロック信号の立ち上がりに
    同期して前記ワンショットパルス発生回路の出力レベル
    を読み込み前記検出信号を出力する検出用フリップフロ
    ップとを有する検出信号生成部と、 前記クロック信号の立ち上がりに同期して前記ワンショ
    ットパルス発生回路の出力レベルを読み込みセットアッ
    プ判定信号を出力する第１の警告用フリップフロップと
    前記第３の遅延クロック信号の立ち上がりに同期して前
    記ワンショットパルス発生回路の出力レベルを読み込み
    ホールド判定信号を出力する第２の警告用フリップフロ
    ップと前記第１の警告用フリップフロップの出力の反転
    信号および前記第２の警告用フリップフロップの出力を
    入力して警告信号を出力するＡＮＤ回路とを有する警告
    信号生成部と、 前記第１の遅延クロック信号の立ち上がりに同期して前
    記選択遅延データ信号を読み込み同期済データ信号とし
    て出力する同期用フリップフロップとを備えたことを特
    徴とする同期回路。
13. 【請求項１３】 前記第３の所定時間が、前記第２の遅
    延時間および前記ワンショットパルスのパルス幅の時間
    のいずれよりも小さい時間に設定された請求項１２記載
    の同期回路。
14. 【請求項１４】 前記ワンショットパルスのパルス幅の
    時間が、前記第２の遅延時間と等しい時間に設定された
    請求項１３記載の同期回路。