JP2010130699A - タイム／デジタルコンバーター及びデジタル位相ロックループ - Google Patents

Abstract

【課題】 本発明の目的は、入力される２つの信号の位相差だけでなく周波数の差まで検出することができるタイム/デジタルコンバーター及びこれを用いるデジタル位相ロックループを提供することを目的とする。
【解決手段】 タイム/デジタルコンバーターが開示される。本タイム/デジタルコンバーターは、第１信号及び第２信号を受信し、直列接続された複数の遅延素子を用いて第２信号を段階的に遅延させ、遅延された第２信号と第１信号とを比較して第１信号に対する第２信号の位相エラーを出力するコンバーターと、第１信号及び複数の遅延素子のノードのうち一つのノードから第３信号を受信し、第１信号及び第３信号に対する位相差を出力する位相周波数検出器と、位相周波数検出器の出力信号と第２信号を用いて、第１信号に対する第２信号の周波数エラーをデジタルコードに出力する周波数検出器と、を含む。これにより、本タイム/デジタルコンバーターは入力される２つの信号間の位相差だけでなく周波数の差まで検出することができる。
【選択図】 図１

Description

本発明は、タイム/デジタルコンバーター及びこれを用いたデジタル位相ロックループに関し、より詳細には、入力される２つの信号に対する位相差だけでなく周波数の差まで検出することができるタイム/デジタルコンバーター及びこれを用いるデジタル位相ロックループに関する。

最近の技術発展により、アナログ回路の問題点があるチャージポンプ位相ロックループ（Ｃｈａｒｇｅ−Ｐｕｍｐ Ｐｈａｓｅ−Ｌｏｃｋｅｄ ｌｏｏｐ：ＣＰＰＬＬ）の代わりにデジタル位相ロックループ（Ａｌｌ−Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ：ＡＤＰＬＬ）が多く使用されている。タイム/デジタルコンバーター（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）は、従来のチャージポンプ位相ロックループにおける位相周波数検出器（Ｐｈａｓｅ−Ｆｒｅｑｕｅｎｃｙ ｄｅｔｅｃｔｏｒ：ＰＦＤ）と同一の機能を行うデジタル位相ロックループにおける主要な構成である。

しかし、従来のタイム/デジタルコンバーター、たとえばｄｅｌａｙ−ｌｉｎｅ ｂａｓｅｄ ＴＤＣ、ｓｔｏｃｈａｓｔｉｃ ＴＤＣ、ｔｉｍｅ−ａｍｐｌｉｆｉｙｉｎｇ ＴＤＣ及びｒｉｎｇ−ｏｓｃｉｌｌａｔｏｒ ｂａｓｅｄ ＴＤＣは、動作範囲が狭いという点で単に位相検出器（Ｐｈａｓｅ−ｄｅｔｅｃｔｏｒ：ＰＤ）としてのみ動作していた。また、このような位相検出器（ＰＤ）は両周波数の差が非常に小さい時にのみ動作することができ、ジッター（ｊｉｔｔｅｒ）を減少するためにループ帯域範囲を減らす場合、動作範囲もまた狭くなる問題点が存在した。

一方、このような問題点を解決するために、タイム／デジタルコンバーターの代わりに位相検出のためにバンバンＰＦＤ（ｂａｎｇ−ｂａｎｇ ＰＦＤ）を利用することがあった。しかし、バンバンＰＦＤは位相整列正確度（ｐｈａｓｅ−ａｌｉｇｎｍｅｎｔ ａｃｃｕｒａｃｙ）が非常に劣悪しているという問題点が存在した。これにより、位相エラー（ｐｈａｓｅ ｅｒｒｏｒ）だけでなく周波数エラー（ｆｒｅｑｕｅｎｃｙ ｅｒｒｏｒ）も検出することができるタイム／デジタルコンバーターが求められている。

米国登録特許第６４２７６９３号明細書 米国特開２００７−２７３５６９号 米国特開２００８−２４６５２２号

そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、入力される２つの信号の位相差だけでなく周波数の差まで検出することができるタイム/デジタルコンバーター及びこれを用いるデジタル位相ロックループを提供することにある。

以上のような目的を達成するための本発明によるタイム/デジタルコンバーターは、第１信号及び第２信号を受信し、直列接続された複数の遅延素子を用いて前記第２信号を段階的に遅延させ、前記遅延された第２信号と前記第１信号とを比較して前記第１信号に対する前記第２信号の位相エラーを出力するコンバーターと、前記第１信号及び前記複数の遅延素子のノードのうち一つのノードから第３信号を受信し、前記第１信号及び前記第３信号に対する位相差を出力する位相周波数検出器と、前記位相周波数検出器の出力信号と前記第２信号を用いて、前記第１信号に対する前記第２信号の周波数エラーをデジタルコードに出力する周波数検出器と、を含む。

この場合、前記コンバーターは、直列接続された複数の遅延素子を含み、開始ノードを介して第２信号を入力される遅延ラインと、前記遅延ライン上のノードの位相と前記第１信号の位相を比較する複数の比較器と、前記複数の比較器の出力に基づいて前記第１信号に対する第２信号の位相エラーをデジタルコードに出力するエンコーダと、を含むことができる。

この場合、前記遅延素子は、インバーター、バッファ、抵抗、ＲＣ遅延回路のうち少なくとも一つであってもよい。

一方、前記比較器はフリップフロップであることが好ましい。

一方、本実施形態にかかるタイム/デジタルコンバータは、前記周波数検出器から周波数エラーが入力されると、前記コンバーターの位相エラー値を変更して出力する出力部を更に含むことができる。

この場合、前記出力部は、第２信号が第１信号より遅れ位相を有する場合、前記位相エラー値を最小値に変更して出力し、第１信号が第２信号より遅れ位相を有する場合、前記位相エラー値を最大値に変更して出力することが好ましい。

一方、本実施形態にかかるタイム/デジタルコンバーターは、複数の遅延素子がフィードバックループ形態に接続され、予め設定された発振周波数を出力するリングオシレーターと、前記リングオシレーターの発振周波数を用いて前記第１信号の周期及び第２信号の周期をカウントするカウンターと、を更に含むことができる。

一方、前記第１信号及び第２信号のうち一つは基準周波数であることが好ましい。

一方、本発明の一実施形態にかかるデジタル位相ロックループは、デジタル制御信号を受信して発振周波数を生成するデジタル制御発振器と、基準周波数及び前記デジタル制御発振器の発振周波数を受信し、直列接続された複数の遅延素子を用いて前記発振周波数を段階的に遅延させ、前記遅延された発振周波数と前記基準周波数とを比較して、前記基準周波数に対する前記発振周波数の位相エラーを出力するコンバーターと、前記基準周波数及び前記複数の遅延素子の中間ノードから第３信号を受信し、前記基準周波数及び前記第３信号に対する位相差を出力する位相周波数検出器と、 前記位相周波数検出器の出力信号と前記発振周波数を用いて、前記基準周波数に対する前記発振周波数の周波数エラーをデジタル信号に出力する周波数検出器と、前記コンバーターの位相エラー及び前記周波数検出器の周波数エラーに基づいて前記デジタル制御発振器に対するデジタル制御信号を提供するデジタルループフィルタと、を含む。

この場合、前記コンバーターは、直列接続された複数の遅延素子を含み、開始ノードを介して前記発振周波数を入力される遅延ラインと、前記遅延ライン上のノードの位相と前記基準周波数の位相を比較する複数の比較器と、前記複数の比較器の出力に基づいて前記基準周波数に対する前記発振周波数の位相エラーをデジタルコードに出力するエンコーダと、を含むことができる。

この場合、前記遅延素子は、インバーター、バッファ、抵抗、ＲＣ遅延回路のうち少なくとも一つであってもよい。

一方、前記比較器はフリップフロップであることが好ましい。

一方、前記コンバーターは、前記周波数検出器から周波数エラーを受信すると、前記コンバーターの位相エラー値を変更して出力する出力部を更に含むことができる。

この場合、前記出力部は、前記発振周波数が前記基準周波数より遅れ位相を有する場合、前記位相エラー値を最小値に変更して出力し、前記基準周波数が前記発振周波数より遅れ位相を有する場合、前記位相エラー値を最大値に変更して出力することが好ましい。

一方、前記コンバーターは、複数の遅延素子がフィードバックループ形態に接続され、予め設定された発振周波数を出力するリングオシレーターと、前記リングオシレーターの発振周波数を用いて前記基準周波数の周期及び前記デジタル制御発振器の発振周波数の周期をカウントするカウンターと、を更に含むことができる。

本発明の一実施形態にかかるタイム/デジタルコンバーターを示す回路図である。 図１の出力部１４０の動作を示す順序図である。 本発明の一実施形態にかかるタイム/デジタルコンバーターの入出力波形図である。 本発明の一実施形態にかかるタイム/デジタルコンバーターの伝達関数を示す図である。 本発明の他の実施形態にかかるタイム/デジタルコンバーターを示す回路図である。 本発明の他の実施形態にかかるタイム/デジタルコンバーターの伝達関数を示す図である。 本発明の一実施形態にかかるデジタル位相ロックループの構成を示すブロック図である。

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

図１は、本発明の一実施形態にかかるタイム/デジタルコンバーター１００を示す回路図である。同図を参照すると、タイム/デジタルコンバーター１００は、位相周波数検出器１１０、コンバーター１２０、周波数検出器１３０、及び出力部１５０を含む。

位相周波数検出器（Ｐｈａｓｅ−Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ：ＰＦＤ）１１０は、２つの信号を受信し、２つの信号に対する位相差を出力することができる。具体的に、位相周波数検出器１１０は、第１信号（ＲＥＦ）及び複数の遅延素子のノードのうち一つのノードから第３信号（ＣＬＫ（３２））を受信し、第１信号（ＲＥＦ）、第３信号（ＣＬＫ（３２））に対する位相差をパルス波に出力することができる。

図示の例では、位相周波数検出器１１０は、２つのＤフリップフロップ及びＡＮＤ論理素子を含み、第１信号（ＲＥＦ）が一つのＤフリップフロップのクロック信号として入力され、コンバーター１２０の遅延ライン１２１のうち中間ノードの出力（ＣＬＫ（３２））がもう一つのＤフリップフロップのクロック信号として入力される。そして、２つのＤフリップフロップは固定した「１」信号をデータ信号として入力され、ＡＮＤ論理素子の出力をリセット信号として入力される。

位相周波数検出器１１０の具体的な動作については図３を参照して以下に説明する。図３に示されているように、位相周波数検出器１１０は、２つの信号（ＲＥＦ、ＣＬＫ（３２））の上昇エッジで変化された出力信号（Ｕｐ、Ｄｎ）を出力する。図示の例では、第１信号（ＲＥＦ）が第３信号（ＣＬＫ（３２））より進み位相を有するため、位相周波数検出器１１０は、まず、第１信号（ＲＥＦ）の上昇エッジの時点で「Ｕｐ」信号を「１」の値に変化して出力し、第３信号（ＣＬＫ（３２））の上昇エッジの時点で「Ｄｎ」信号を「１」の値に変化して出力することができる。

そして、「Ｕｐ」信号及び「Ｄｎ」信号がすべて「１」の値を有することにより、位相周波数検出器１１０内の２つのフリップフロップはリセットされる。従って、位相周波数検出器１１０は、第３信号（ＣＬＫ（３２））の上昇エッジの時点からリセット遅延時間（ｔ_ＲＳＴ）の以後に「Ｄｎ」信号及び「Ｕｐ」信号を「０」の値に変化して出力する。

これにより、位相周波数検出器１１０は第１信号（ＲＥＦ）及び第３信号（ＣＬＫ（３２））の位相差に該当するパルス波（Ｕｐ、Ｄｎ）を出力することができる。図示の例では、第１信号（ＲＥＦ）が第３信号（ＣＬＫ（３２））より進み位相を有する場合について示したが、第３信号（ＣＬＫ（３２））が第１信号（ＲＥＦ）より進み位相を有する場合には、位相周波数検出器１１０は、まず、第３信号（ＣＬＫ（３２））の上昇エッジの時点で「Ｄｎ」信号を「１」の値に変化して出力し、第１信号（ＲＥＦ）の上昇エッジの時点からリセット遅延時間（ｔ_ＲＳＴ）の以後に「Ｄｎ」信号を「０」の値に変化して出力する。

コンバーター１２０は第１信号（ＲＥＦ）及び第２信号（ＣＬＫ）を受信し、第１信号（ＲＥＦ）に対する第２信号（ＣＬＫ）の時間差を測定することができる。具体的に、コンバーター１２０は第１信号（ＲＥＦ）及び第２信号（ＣＬＫ）を受信し、直列接続された複数の遅延素子を用いて第２信号（ＣＬＫ）を段階的に遅延させ、遅延された第２信号（ＣＬＫ（０）〜ＣＬＫ（６２））と第１信号（ＲＥＦ）とを比較して、第１信号（ＲＥＦ）と第２信号（ＣＬＫ）の時間遅延に対応するバイナリコードを出力することができる。具体的に、コンバーター２０は、複数の比較器１２１、遅延ライン１２２、エンコーダ１４０を含むことができる。

遅延ライン１２２は直列接続された複数の遅延素子を含み、開始ノードを介して第２信号（ＣＬＫ）を入力される。具体的に、遅延ライン１２２は開始ノードを介して第２信号（ＣＬＫ）を入力され、複数の遅延素子を用いて入力された第２信号（ＣＬＫ）を段階的に遅延することができる。これにより、段階的に遅延された第２信号（ＣＬＫ（０）〜ＣＬＫ（６２））は各遅延段階に対応する比較器にそれぞれ入力される。ここで、遅延素子は、インバーター、バッファ、抵抗、ＲＣ遅延回路などを用いて実現することができる。

複数の比較器１２１は、遅延ライン上の遅延された第２信号（ＣＬＫ（０）〜ＣＬＫ（６２））と第１信号（ＲＥＦ）とを比較する。具体的に、複数の比較器１２１は第１信号（ＲＥＦ）を入力データ信号として入力され、遅延された第２信号（ＣＬＫ（０）〜ＣＬＫ（６２））をクロック信号として入力される。従って、複数の比較器１２１は第１信号（ＲＥＦ）の位相と複数の遅延された第２信号（ＣＬＫ（０）〜ＣＬＫ（６２））の位相とを比較して複数の出力信号（Ｑ（０）〜Ｑ（６２））を出力することができる。図示の例では複数の比較器１２１がＤフリップフロップで実現されているが、ＪＫフリップフロップ、又は多様なラッチ（ｌａｔｃｈ）素子を用いて比較器１２１を実現することができる。

エンコーダ１４０は、複数の比較器１２１の出力（Ｑ（０）〜Ｑ（６２））に基づいて第１信号（ＲＥＦ）に対する第２信号（ＣＬＫ）の位相エラーをデジタルコードに出力することができる。具体的に、第２信号（ＣＬＫ）が段階的に遅延され、ある時点以後には遅延された第２信号（ＣＬＫ（０）〜ＣＬＫ（６２））は第１信号（ＲＥＦ）より遅れ位相を有するようになる。従って、第１信号（ＲＥＦ）より遅れ位相を有する遅延された第２信号を入力される比較器は以前のノードの比較器と異なる出力を生成することができる。従って、エンコーダ１４０は遅延素子の遅延時間及び複数の比較器１２１の出力（Ｑ（０）〜Ｑ（６２））を用いて両信号間の位相エラーをデジタルコードに出力することができる。図１の説明において、エンコーダ１４０がコンバーター１２０に含まれている形態について説明したが、エンコーダ１４０はコンバーター１２０に含まれない別途の構成に実現することができる。また、エンコーダ１４０はその機能が出力部１５０に含まれる形態に実現することもできる。

一方、図示の例においては、コンバーター１２０は一つの遅延ラインを用いて第２信号（ＣＬＫ）を遅延するものと示したが、互いに異なる遅延時間を有する２つの遅延ラインを用いてタイム/デジタルコンバーター１００の解像度を増加させる形態に実現することもできる。

周波数検出器１３０は、位相周波数検出器１１０の出力信号（Ｕｐ、Ｄｎ）とコンバーター１２０を介して遅延された第２信号（ＣＬＫ＿Ｕｐ、ＣＬＫ＿Ｄｎ）を受信し、第１信号（ＲＥＦ）に対する第２信号（ＣＬＫ）の周波数エラーをデジタルコードに出力することができる。具体的に、周波数検出器１３０は２つのフリップフロップで構成され、一つのフリップフロップは位相周波数検出器１１０の「Ｕｐ」信号をデータ信号として受信し、遅延された第２信号（ＣＬＫ＿ｕｐ）をクロック信号として受信する。そして、もう一つのフリップフロップは位相周波数検出器１１０の「Ｄｎ」信号をデータ信号として受信し、遅延された第２信号（ＣＬＫ＿Ｄｎ）をクロック信号として受信する。このような周波数検出器１３０の具体的な動作については図３を参照して後述する。

そして、出力部１５０は、周波数検出器１３０から周波数エラーが入力されると、コンバーター１２０の位相エラー値を変更して出力することができる。具体的な出力部１５０の動作特性については図２を参照して以下に説明する。

図２は、出力部１５０の動作を示すフローチャートである。図２を参照して、まず、出力部１５０は周波数検出器１３０から周波数エラー（Ｑ_ＤＮ信号）が出力されたかを判断し、Ｑ_ＤＮ値が「１」を有する場合、エンコーダ１４０の出力、すなわち、第１信号（ＲＥＦ）と第２信号（ＣＬＫ）との間の位相エラー値（ＰＤ［５：０］）を最小値（−３１）に変更して出力することができる。そして、出力部１５０は周波数検出器１３０から周波数エラー（Ｑ_ＵＰ信号）が出力されたかを判断し、Ｑ_ＵＰ値が「１」を有する場合、エンコーダ１４０の出力、すなわち、第１信号（ＲＥＦ）と第２信号（ＣＬＫ）との間の位相エラー値（ＰＤ［５：０］）を最大値（＋３１）に変更して出力することができる。そして、出力部１５０は周波数検出器１３０から周波数エラー（Ｑ_ＵＰ、Ｑ_ＤＮ）が出力されなかった場合には、エンコーダ１４０の出力値をそのまま出力する。図２では、まずＱ_ＤＮ信号が「１」を有するかを判断するが、実現時にはＱ_ＵＰ信号が「１」を有するかを先に判断するように実現してもよい。

これにより、本実施形態にかかるタイム/デジタルコンバーター１００は入力される両信号間の位相エラーだけでなく、周波数エラーまで検出することができるようになる。すなわち、本願のタイム/デジタルコンバーター１００は従来のタイム/デジタルコンバーターに比べて広い動作範囲を有するようになる。

一方、図１の説明において、第１信号として基準周波数信号が入力される実施例についてのみ説明したが、基準周波数信号は第２信号として入力され、第１信号としてＣＬＫ信号が入力される形態に実現されてもよい。

図３は、本発明の一実施形態にかかるタイム/デジタルコンバーターの入出力波形図である。ここで、第２信号（ＣＬＫ）は第１信号（ＲＥＦ）より遅れ位相（ｌａｇｇｉｎｇ ｐｈａｓｅ）を有する。

まず、図３の（ａ）を参照すると、位相エラー検出器１１０の「Ｕｐ」信号は充分広くないため、Ｑ_ＵＰ信号は出力されない。これにより、両信号は第１信号（ＲＥＦ）と遅延された第２信号（ＣＬＫ）の位相差に該当するデジタル化されたＱ（０）〜Ｑ（６２）信号が出力されるようになる。

図３（ｂ）を参照すると、位相エラー検出器（１１０）のＵｐ信号はコンバーター１２０の位相検出範囲（ｔ_ＰＤ）より広いパルス波を有する。従って、周波数検出器１３０はＱ_ＵＰ信号を出力することができる。

一方、図示のように、ｔ_ＰＦＤは広い範囲を持たないと、サンプリングされたＵｐ信号からのＱ_ＵＰ信号が位相エラー値（Ｑ（０）〜Ｑ（６２））を全部「０」に出力することを防止することができない。このような条件を式で表すと次のようである。

ｔ_ＰＦＤ＞ｔ_ＰＤ＋ｔ_ｒｓｔ
ここで、ｔ_ｒｓｔは位相周波数検出器１１０のリセットパルスのパルス幅であり、ｔ_ＰＤはコンバーター１２０での検出可能は位相範囲である。一方、セットアップ（ｓｅｔｕｐ）及びサンプラー（ｓａｍｐｌｅｒ）のホールドタイムマージン（ｈｏｌｄ ｔｉｍｅ ｍａｒｇｉｎ）は上述した計算を更に複雑にすることがある。しかし、サンプラーのタイムマージン（ｔｉｍｅ ｍａｒｇｉｎ）をｔ_ＰＦＤに加えることでこのような点を解決することができる。

図示の例では第２信号（ＣＬＫ）が第１信号（ＲＥＦ）より遅れている場合について示したが、第２信号（ＣＬＫ）が第１信号（ＲＥＦ）より進んでいる（ｌｅａｄｉｎｇ）場合の入出力波形も図３に示されたものと類似した形態を有する。

図４は、本発明の一実施形態にかかるタイム/デジタルコンバーターの伝達関数を示す図である。

従来の位相検出器は図示されている図４の上段のように、位相エラーがπ以上の範囲に対しては符号（ｓｉｇｎ）が反転するという点で動作領域（ｐｕｌｌ−ｉｎ）上の問題点を有する。

一方、本実施形態にかかるタイム/デジタルコンバーターの伝達関数（Ｈ_ＴＤＣ）は、位相エラー（θ_ｅｒｒ）がｔ_ＰＦＤより小さい範囲に対して、従来の位相検出器の伝達関数（Ｈ_ＰＤ）と同一の形態を有し、すなわち、原点部分では線形性を維持する。そして、位相エラーがπ以上の範囲で符号（ｓｉｇｎ）が反転することを防止するために、伝達関数（Ｈ_ＴＤＣ）は位相エラー（θ_ｅｒｒ）がｔ_ＰＦＤより大きい場合、Ｈ_ＰＦＤに変換される。

従って、本実施形態にかかるタイム/デジタルコンバーター１００は元の範囲内では従来のＴＤＣのように線形性を維持し、π以上の範囲に対してもその符号が反転しないため、動作範囲（ｐｕｌｌ−ｉｎ）の問題を解決することができるようになる。

図５は、本発明の他の実施形態にかかるタイム/デジタルコンバーター１００’を示す回路図である。同図を参照すると、タイム/デジタルコンバーター１００’は、図１に示されたタイム/デジタルコンバーター１００に比べてリングオシレーター（１５１）、カウンター１５２、及び２つのフリップフロップ１５３が更に接続されている。

リングオシレーター１５１は複数の遅延素子がフィードバックループで接続され、予め設定された発振周波数を出力することができる。そして、カウンター１５２はリングオシレーター１５１の発振周波数を用いて、第１信号（ＲＥＦ）の周期及び第２信号（ＣＬＫ）の周期をカウントすることができる。

そして、２つのフリップフロップ１５３は周波数検出器１３０から周波数エラー値が入力された場合、カウンター１５２の第１信号（ＲＥＦ）の周期及び第２信号（ＣＬＫ）の周期の値を出力することができる。そして、２つのフリップフロップ１５３は周波数検出器１３０から周波数エラー値が入力されなかった場合、リセットされ、第１信号（ＲＥＦ）の周期及び第２信号（ＣＬＫ）の周期を出力しない。

これにより、他の実施形態にかかるタイム/デジタルコンバーター１００’はリングオシレーター１５１、カウンター１５２を補助的に追加使用することにより、第１信号（ＲＥＦ）及び第２信号（ＣＬＫ）との間の周波数エラーの存否だけでばく、周波数エラーの程度、すなわち、第１信号の周期及び第２信号の周期を出力することができる。このようなタイム/デジタルコンバーター１００’の伝達関数は図６のようである。

図６を参照すると、他の実施形態にかかるタイム/デジタルコンバーター１００’の伝達関数は位相エラーがｔ_ＰＦＤより大きい場合、階段形態を有するようになる。このときの分解能（ｒｅｓｏｌｕｔｉｏｎ）はリングオシレーター１５１の周期となる。従って、このようなタイム/デジタルコンバーター１００’がデジタル位相ロックループの構成に用いられる場合、迅速に周波数ロックを行うことができるようになる。

図７は、本発明の一実施形態にかかるデジタル位相ロックループの構成を示すブロック図である。図７を参照すると、デジタル位相ロックループ１０００は、タイム/デジタルコンバーター（ＴＤＣ）１００、デジタルループフィルタ２００、デジタル制御発振器３００を含む。

デジタル制御発振器３００は、デジタル制御信号を受信して発振周波数を生成する。具体的に、デジタル制御発振器３００は、デジタル制御信号を受信し、内部に備えられた可変キャパシタ及び可変インダクタを調整して受信されたデジタル制御信号に対応する発振周波数を生成することができる。このようなデジタル制御発振器３００はデジタル基盤回路であることが好ましいが、実現時には従来の一般的な電圧制御発振器（ＶＣＯ）を用いて実現することもできる。

タイム/デジタルコンバーター１００は、基準周波数及びデジタル制御発振器の発振周波数を受信し、基準周波数及びデジタル制御発振器の位相エラー及び周波数エラーを検出することができる。具体的に、タイム/デジタルコンバーター１００は、基準周波数及びデジタル制御発振器の発振周波数を受信し、直列接続された複数の遅延素子を用いて発振周波数を段階的に遅延させ、遅延された発振周波数と基準周波数とを比較して、基準周波数に対する発振周波数の位相エラーを出力するコンバーター、基準周波数及び複数の遅延素子の中間ノードから第３信号を受信し、基準周波数及び第３信号に対する位相差を出力する位相周波数検出器、位相周波数検出器の出力信号と発振周波数を用いて、基準周波数に対する発振周波数の周波数エラーをデジタル信号に出力する周波数検出器を含むことができる。

このようなタイム/デジタルコンバーター１００は、図１または図５に示された形態に実現することができる。そして、タイム/デジタルコンバーター１００を構成するコンバーター、位相周波数検出器、及び周波数検出器の構成については上記で説明したため、具体的な説明は省略する。

デジタルループフィルタ２００は、タイム/デジタルコンバーター１００で検出された位相エラー及び周波数エラーに基づいてデジタル制御発振器３００に対するデジタル制御信号を提供することができる。

以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。

１００ タイム/デジタルコンバーター
１１０ 位相周波数検出器
１２０ コンバーター
１３０ 周波数検出器
１４０ エンコーダー
１６０ デコーダ
２００ デジタルループフィルタ
３００ デジタル制御発振器
１０００ デジタル位相ロックループ

Claims (15)

1. 第１信号及び第２信号を受信し、直列接続された複数の遅延素子を用いて前記第２信号を段階的に遅延させ、前記遅延された第２信号と前記第１信号とを比較して前記第１信号に対する前記第２信号の位相エラーを出力するコンバーターと、
   前記第１信号及び前記複数の遅延素子のノードのうち一つのノードから第３信号を受信し、前記第１信号及び前記第３信号に対する位相差を出力する位相周波数検出器と、
   前記位相周波数検出器の出力信号と前記第２信号を用いて、前記第１信号に対する前記第２信号の周波数エラーをデジタルコードに出力する周波数検出器と、
   を含むタイム/デジタルコンバーター。
2. 前記コンバーターは、
   直列接続された複数の遅延素子を含み、開始ノードを介して第２信号を入力される遅延ラインと、
   前記遅延ライン上のノードの位相と前記第１信号の位相を比較する複数の比較器と、
   前記複数の比較器の出力に基づいて前記第１信号に対する第２信号の位相エラーをデジタルコードに出力するエンコーダと、
   を含むことを特徴とする請求項１に記載のタイム/デジタルコンバーター。
3. 前記遅延素子は、
   インバーター、バッファ、抵抗、ＲＣ遅延回路のうち少なくとも一つであることを特徴とする請求項１又は２に記載のタイム/デジタルコンバーター。
4. 前記比較器はフリップフロップであることを特徴とする請求項２に記載のタイム/デジタルコンバーター。
5. 前記周波数検出器から周波数エラーが入力されると、前記コンバーターの位相エラー値を変更して出力する出力部を更に含むことを特徴とする請求項１に記載のタイム/デジタルコンバーター。
6. 前記出力部は、
   第２信号が第１信号より遅れ位相を有する場合、前記位相エラー値を最小値に変更して出力し、
   第１信号が第２信号より遅れ位相を有する場合、前記位相エラー値を最大値に変更して出力することを特徴とする請求項５に記載のタイム/デジタルコンバーター。
7. 複数の遅延素子がフィードバックループ形態に接続され、予め設定された発振周波数を出力するリングオシレーターと、
   前記リングオシレーターの発振周波数を用いて前記第１信号の周期及び第２信号の周期をカウントするカウンターと、を更に含むことを特徴とする請求項１に記載のタイム/デジタルコンバーター。
8. 前記第１信号及び第２信号のうち一つは基準周波数であることを特徴とする請求項１に記載のタイム/デジタルコンバーター。
9. デジタル制御信号を受信して発振周波数を生成するデジタル制御発振器と、
   基準周波数及び前記デジタル制御発振器の発振周波数を受信し、直列接続された複数の遅延素子を用いて前記発振周波数を段階的に遅延させ、前記遅延された発振周波数と前記基準周波数とを比較して、前記基準周波数に対する前記発振周波数の位相エラーを出力するコンバーターと、
   前記基準周波数及び前記複数の遅延素子の中間ノードから第３信号を受信し、前記基準周波数及び前記第３信号に対する位相差を出力する位相周波数検出器と、
   前記位相周波数検出器の出力信号と前記発振周波数を用いて、前記基準周波数に対する前記発振周波数の周波数エラーをデジタル信号に出力する周波数検出器と、
   前記コンバーターの位相エラー及び前記周波数検出器の周波数エラーに基づいて前記デジタル制御発振器に対するデジタル制御信号を提供するデジタルループフィルタと、
   を含むデジタル位相ロックループ。
10. 前記コンバーターは、
    直列接続された複数の遅延素子を含み、開始ノードを介して前記発振周波数を入力される遅延ラインと、
    前記遅延ライン上のノードの位相と前記基準周波数の位相を比較する複数の比較器と、
    前記複数の比較器の出力に基づいて前記基準周波数に対する前記発振周波数の位相エラーをデジタルコードに出力するエンコーダと、
    を含むことを特徴とする請求項９に記載のデジタル位相ロックループ。
11. 前記遅延素子は、
    インバーター、バッファ、抵抗、ＲＣ遅延回路のうち少なくとも一つであることを特徴とする請求項９又は１０に記載のデジタル位相ロックループ。
12. 前記比較器はフリップフロップであることを特徴とする請求項１０に記載のデジタル位相ロックループ。
13. 前記コンバーターは、
    前記周波数検出器から周波数エラーを受信すると、前記コンバーターの位相エラー値を変更して出力する出力部を更に含むことを特徴とする請求項１０に記載のデジタル位相ロックループ。
14. 前記出力部は、
    前記発振周波数が前記基準周波数より遅れ位相を有する場合、前記位相エラー値を最小値に変更して出力し、
    前記基準周波数が前記発振周波数より遅れ位相を有する場合、前記位相エラー値を最大値に変更して出力することを特徴とする請求項１３に記載のデジタル位相ロックループ。
15. 前記コンバーターは、
    複数の遅延素子がフィードバックループ形態に接続され、予め設定された発振周波数を出力するリングオシレーターと、
    前記リングオシレーターの発振周波数を用いて前記基準周波数の周期及び前記デジタル制御発振器の発振周波数の周期をカウントするカウンターと、を更に含むことを特徴とする請求項１０に記載のデジタル位相ロックループ。

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