JP6949669B2 - Tdc回路 - Google Patents
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請求項2にかかる発明は、請求項1に記載のTDC回路において、前記第1リング発振器のループ内に第1ANDゲート回路及び第1インバータが挿入接続されるとともに前記第2リング発振器のループ内に第2ANDゲート回路及び第2インバータが挿入接続され、前記第1信号が前記第1ANDゲート回路に“L”から“H”に変化する信号として入力し、前記第2信号が前記第2ANDゲート回路に“L”から“H”に変化する信号として入力することを特徴とする。
請求項3にかかる発明は、請求項1に記載のTDC回路において、前記第1リング発振器のループ内に第1ORゲート回路及び第1インバータが挿入接続されるとともに前記第2リング発振器のループ内に第2ORゲート回路及び第2インバータが挿入接続され、前記第1信号が前記第1ORゲート回路に“H”から“L”に変化する信号として入力し、前記第2信号が前記第2ORゲート回路に“H”から“L”に変化する信号として入力することを特徴とする。
請求項4に係る発明は、請求項2に記載のTDC回路において、前記第1ANDゲート回路と前記第1インバータを第1NANDゲート回路に置き換え、前記第2ANDゲート回路と前記第2インバータを第2NANDゲートに置き換えたことを特徴とする。
請求項5にかかる発明は、請求項3に記載のTDC回路において、前記第1ORゲート回路と前記第1インバータを第2NORゲート回路に置き換え、前記第2ORゲート回路と前記第2インバータを第2NORゲート回路に置き換えたことを特徴とする。
図1に本発明の第1実施例のTDC回路を示す。1は基準信号VREFが入力する入力端子、2は基準信号VREFに対してΔtだけ遅延した入力信号VINが入力する入力端子、3はディジタルデータDOUTの出力端子である。
となる。よって、
となるように、遅延時間t1、t2を設定すればよい。このとき、カウンタ60のビット数は分解能nと同じにしておけばよい。時間分解能Tresを基準にすると、ビット数nを大きくするには、リング発振器10、20の発振周期を長く、つまり遅延時間t1、t2を大きくするだけで対応できる。
図4に第2実施例のTDC回路を示す。この実施例は、図1で説明した第1実施例の2入力ANDゲート回路11、21を2入力ORゲート回路11A、21Aに置き換えたものである。2入力ORゲート回路は一方の入力端子の信号が"H"ときに他方の入力端子に入力する信号を遮断できるので、トリガタイミングで入力信号VREFとVINを“H”から“L”に切り替えれば、リング発振器10、20にトリガがかかり、発振が開始し、時間差Δtを第1実施例と同様に計測できる。図5に動作波形の一例を示した。
図1のTDC回路ではANDゲート回路11,21をNANDゲート回路に置き換えることでインバータ12,22を省略でき、図4のTDC回路でもORゲート回路11A,21AをNORゲート回路に置き換えることでインバータ12,22を省略できる。また、遅延素子13の遅延時間t1と遅延素子23の遅延時間t2の関係は、t1<t2にかぎられるものではなく、t1>t2であってもよい。また、ラッチ回路30の後段のD−FF回路32は、前段のD−FF回路31のQ端子が“H”になった後に、CK端子に再度ダウンエッジの信号が入力してもノードN3の信号が影響を受けないように安全対策をとったのものであり、このD−FF回路32は必ずしも必要ない。インバータ50も必ずしも必要ない。また、ラッチ回路30からQ端子の信号を反転してノードN3に出力するよう構成すれば、ORゲート回路40はANDゲート回路に置き換えることができる。さらに、カウンタ60はダウエッジカウンタに限られるものではなく、アップエッジによってアップカウントを行うカウンタであってもよい。
10:第1リング発振器、11:ANDゲート回路、11A:ORゲート回路、12:インバータ、13:遅延素子
20:第2リング発振器、21:ANDゲート回路、21A:ORゲート回路、22:インバータ、23:遅延素子
30:ラッチ回路、31,32:D−FF回路
40:ORゲート回路
50:インバータ
60:アップカウンタ
Claims (5)
- 第1遅延時間をもつ第1遅延素子をループ内に有し、第1信号がトリガとして入力することで前記第1遅延時間を半周期とする第1パルス信号を発振する第1リング発振器と、前記第1遅延時間と異なる第2遅延時間をもつ第2遅延素子をループ内に有し、前記第1信号と入力タイミングが異なる第2信号がトリガとして入力することで前記第2遅延時間を半周期とする第2パルス信号を発振する第2リング発振器と、前記第2パルス信号のエッジで前記第1パルス信号をラッチして出力するラッチ回路と、該ラッチ回路の出力信号に応じてゲートを制御するゲート回路と、該ゲート回路から出力するパルス信号のエッジをカウントするカウンタとを備え、前記ゲート回路は前記第2リング発振器で発振される前記第2パルス信号と同一周期のパルス信号の通過を前記ラッチ回路の出力信号に応じて制御することを特徴とするTDC回路。
- 請求項1に記載のTDC回路において、
前記第1リング発振器のループ内に第1ANDゲート回路及び第1インバータが挿入接続されるとともに前記第2リング発振器のループ内に第2ANDゲート回路及び第2インバータが挿入接続され、
前記第1信号が前記第1ANDゲート回路に“L”から“H”に変化する信号として入力し、前記第2信号が前記第2ANDゲート回路に“L”から“H”に変化する信号として入力することを特徴とするTDC回路。 - 請求項1に記載のTDC回路において、
前記第1リング発振器のループ内に第1ORゲート回路及び第1インバータが挿入接続されるとともに前記第2リング発振器のループ内に第2ORゲート回路及び第2インバータが挿入接続され、
前記第1信号が前記第1ORゲート回路に“H”から“L”に変化する信号として入力し、前記第2信号が前記第2ORゲート回路に“H”から“L”に変化する信号として入力することを特徴とするTDC回路。 - 請求項2に記載のTDC回路において、
前記第1ANDゲート回路と前記第1インバータを第1NANDゲート回路に置き換え、
前記第2ANDゲート回路と前記第2インバータを第2NANDゲートに置き換えたことを特徴とするTDC回路。 - 請求項3に記載のTDC回路において、
前記第1ORゲート回路と前記第1インバータを第2NORゲート回路に置き換え、
前記第2ORゲート回路と前記第2インバータを第2NORゲート回路に置き換えたことを特徴とするTDC回路。
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