JP4645734B2 - パルス遅延回路およびａ／ｄ変換回路 - Google Patents

Description

本発明は、入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させる複数の遅延ユニットで構成されたパルス遅延回路、及びそのパルス遅延回路を用いて構成されたＡ／Ｄ変換回路に関する。

従来より、全ての部分がデジタル回路により構成されたパルス遅延型（ＴＡＤ方式）のＡＤ変換回路が知られている。

このＴＡＤ方式のＡ／Ｄ変換回路は、入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させて出力する遅延ユニットを複数段直列又はリング状に接続してなるパルス遅延回路を用いて構成され、予め設定された測定時間の間に、パルス遅延回路内でパルス信号が通過した遅延ユニットの段数に対応する数値データを、Ａ／Ｄ変換データとして出力する。また、ＴＡＤ方式のＡ／Ｄ変換回路は、デジタル回路のみで構成されているため、ＣＭＯＳデジタル回路ＩＣ製造技術だけを用いて安価かつ容易に製造することができる。

ところで、ＴＡＤ方式のＡ／Ｄ変換回路を安定に動作させるには、パルス遅延回路を構成する全ての遅延ユニットでの遅延を均一にして、パルスを均等な速度で遅延伝播させる必要がある（図６（ａ）上段参照）。なお、図６は、パルス遅延回路にパルス信号を入力した場合における各遅延ユニットの出力の変化を模式的に示した説明図であり、図中のＰｉはｉ段目の遅延ユニットの出力であることを示す。

しかし、ＣＭＯＳデジタル回路の微細化に伴い、トランジスタ加工時における加工誤差や微細ゴミの影響は相対的に大きくなっている。これらの影響で、遅延ユニットを構成する各トランジスタの駆動能力がばらつくと、図６（ｂ）に示すように、各遅延ユニットの遅延時間にばらつきが生じ、Ａ／Ｄ変換データの分解能（１ＬＳＢに対応する入力電圧幅）のバラツキが大きくなってしまう。

これに対して、Ａ／Ｄ変換データの精度に影響を与えるパルス遅延回路を構成するトランジスタのサイズを、パルス遅延回路以外の部分と比較して大きくすることで、加工誤差や微細ゴミ等の影響を相対的に軽減することも行われている（例えば、特許文献１参照）。
特開２００７−６３６９号公報

また、パルス遅延回路を構成する遅延ユニットは、通常、ＣＭＯＳインバータゲート回路を用いて構成されているため、遅延ユニットの出力信号が反転する毎に、遅延ユニットに貫通電流が流れ、遅延ユニットの電源ライン、即ち、入力信号が印加される信号ラインに、スイッチングノイズが重畳されてしまう。

しかも、上述したようにパルス遅延回路を構成するトランジスタのサイズを大きくすると、各遅延ユニットで消費される電力も増大するため、スイッチングノイズが大きくなってしまう。

その結果、入力信号の信号レベルがスイッチングノイズによって変動することになるため、その変動によって各遅延ユニットでの遅延にバラツキが発生してしまい（図６（ｂ）参照）、パルス遅延回路は、均等な時間間隔の遅延パルスを発生させることができず、ひいては、Ａ／Ｄ変換データの精度を劣化させてしまうという問題があった。

本発明は、上記問題点を解決するために、均等な時間間隔の遅延パルスが得られるパルス遅延回路、及び、Ａ／Ｄ変換データの分解能が均一なＡ／Ｄ変換回路を提供することを目的とする。

上記目的を達成するためになされた請求項１に記載のパルス遅延回路は、入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させる複数の遅延ユニットを直列又はリング状に接続してなり、パルス信号を各遅延ユニットの遅延時間にて順次遅延させながら伝送するように構成されている。

そして、入力信号を遅延ユニットに供給する信号ラインには、遅延ユニットの反転動作時に消費される電力の供給源となる容量素子が設けられている。

このように構成された本発明のパルス遅延回路によれば、遅延ユニットが反転動作をする際に、容量素子から電力が供給されるため、信号ライン上でのスイッチングノイズの発生を抑制することができ、その結果、各遅延ユニットから均一な時間間隔の遅延パルスを発生させることができる。

また、本発明のパルス遅延回路では、信号ラインは、抵抗分を有するバッファ回路を介して入力信号の入力端子に接続されている。

従って、本発明のパルス遅延回路によれば、入力端子からバッファ回路を介して入力信号を取り込むことになるため、入力端子を介して外部より侵入するノイズの影響を軽減することができると共に、遅延ユニットの反転動作により信号ラインに重畳されたスイッチングノイズ（電圧変動）が入力端子を介して外部に与える影響を軽減することができる。

更に、本発明のパルス遅延回路では、容量素子が有する容量分は、その容量分とバッファ回路が有する抵抗分とから算出される時定数が入力信号について予め規定された最大周波数の逆数より小さな値となるように設定されている。

但し、最大周波数とは、入力信号の信号成分として供給される可能性のある周波数のうち最大のもののことである。従って、本発明のパルス遅延回路によれば、入力信号よりも高い周波数を有する不要ノイズを除去することができる。

また、請求項２に記載のように、容量素子は、ＣＭＯＳプロセスによって形成されたものであることが望ましい。

この場合、容量素子を、同じくＣＭＯＳプロセスによって形成可能なパルス遅延経路と同じＩＣチップ上に形成することができる。

ところで、遅延ユニットは、請求項３に記載のように、入力信号を駆動電圧として動作するＣＭＯＳインバータゲート回路で構成されていてもよいし、請求項４に記載のように、電源ラインとの間に電流制御用のトランジスタが付加されたＣＭＯＳインバータゲート回路からなり、入力信号は電流制御用のトランジスタの駆動電圧として印加されるように構成されていてもよい。

また、遅延ユニットは、請求項５に記載のように、標準セルを用いて構成されていてもよい。このように標準セルを用いることによって、パルス遅延回路を搭載したＩＣを設計する際の手間を軽減することができる。なお、標準セルとしては、ＡＮＤ，ＯＲ，ＮＡＮＤ，ＮＯＲ等の論理回路を用いることができる。

次に、請求項６に記載のＡ／Ｄ変換回路は、請求項１乃至請求項５のいずれかに記載のパルス遅延回路と、予め設定された測定時間の間にパルス遅延回路内でパルス信号が通過した遅延ユニットの段数に対応する数値データを生成する符号化回路とを備え、符号化回路が生成する数値データを入力信号の電圧レベルを表すＡ／Ｄ変換データとして出力する。

このように構成された本発明のＡ／Ｄ変換回路によれば、パルス遅延回路を構成する各遅延ユニットから均一な時間間隔の遅延パルスが得られるため、１ＬＳＢの値が均一な精度の高いＡ／Ｄ変換データを得ることができる。

なお、請求項７に記載のように、パルス遅延回路は、符号化回路を構成するトランジスタよりサイズの大きいトランジスタを用いて構成されていることが望ましい。

この場合、トランジスタ加工時における加工誤差や微細ゴミがＡ／Ｄ変換データに与える影響を抑制することができ、より精度の高い遅延パルスやＡ／Ｄ変換データを得ることができる。

また、請求項８に記載のように、パルス遅延回路は、遅延ユニットをリング状に接続してなるリングディレイラインからなり、符号化回路が、パルス遅延回路をパルス信号が周回した回数をカウントする周回数カウンタと、パルス遅延回路内でのパルス信号の位置を符号化した値を数値データの下位ビットとして出力する下位符号化回路と、周回数カウンタのカウント値を数値データの上位ビットとして出力する上位符号化回路とで構成されていてもよい。

このようにパルス遅延回路をリング状に構成することによって、容量素子が電力供給をすべき遅延ユニットの数を大幅に削減することが可能となり、容量素子を挿入することによる安定効果（スイッチングノイズの除去能力）を向上させることができる。

以下に本発明の実施形態を図面と共に説明する。
［第１実施形態］
＜全体構成＞
図１（ａ）は、本発明が適用されたＡ／Ｄ変換回路１の全体構成図である。

Ａ／Ｄ変換回路１は、図１（ａ）に示すように、パルス信号ＰＡを所定の遅延時間だけ遅延させて出力する遅延ユニットＤＵをＭ（Ｍは正整数）段直列接続してなるストレートディレイライン（ＳＤＬ）として構成されたパルス遅延回路１０と、サンプリングクロックＣＫＳの立ち上がりタイミングで、パルス遅延回路１０内でのパルス信号ＰＡの到達位置を検出（ラッチ）し、その検出結果を、パルス信号ＰＡが通過した遅延ユニットＤＵが先頭から何段目にあるかを表す所定ビットのデジタルデータ（Ａ／Ｄ変換データ）ＤＴに変換して出力する符号化回路としてのラッチ＆エンコーダ１１とから構成されている。なお、図中の符号Ｐｉ（ｉ＝１，２，…Ｍ）は、ｉ段目の遅延ユニットＤＵの出力を示す。

また、パルス遅延回路１０を構成する各遅延ユニットＤＵは、図１（ｂ）に示すように、ＣＭＯＳインバータゲート回路ＩＮＶを２段直列接続してなり、入力信号を遅延させて出力するように構成されている。

そして、各遅延ユニットＤＵには、バッファ１２を介して、Ａ／Ｄ変換対象となる入力信号Ｖｉｎが駆動電圧として印加されている。従って、各遅延ユニットＤＵの遅延時間は、入力信号Ｖｉｎの電圧レベルに対応した時間となり、サンプリングクロックＣＫＳの一周期、即ちサンプリング周期（測定時間）ＴＳ内にパルス遅延回路１０内でのパルス信号ＰＡが通過する遅延ユニットＤＵの段数は、入力信号Ｖｉｎの電圧レベル（測定時間ＴＳの間の平均電圧レベル）に比例したものとなる。

また、バッファ１２の出力を各遅延ユニットＤＵに供給する信号ラインとグランドラインとの間には、コンデンサ１３が設けられている。但し、バッファ１２の出力抵抗をＲ、コンデンサ１３の容量をＣとして、これらＲ，Ｃから算出される時定数が、入力信号Ｖｉｎとして許容される信号成分の最大周波数の逆数（最大周波数となる信号成分の１波長分の周期）より小さな値となるように、コンデンサ１３の容量Ｃは設定されている。

一方、ラッチ＆エンコーダ１１は、パルス遅延回路１０を構成する各遅延ユニットＤＵの出力Ｐ１〜ＰＭをラッチするラッチ回路、そのラッチ回路の出力をデジタルデータＤＴに変換するエンコーダを少なくとも備えており、これらはいずれも一定の電源電圧で駆動されるように構成されている。

ところで、Ａ／Ｄ変換回路１は、コンデンサ１３も含めた全ての部位が、ＣＭＯＳ製造プロセスを使用して半導体基板（ＩＣチップ）上の半導体集積回路として構成される。

但し、Ａ／Ｄ変換回路１のうち、論理演算回路であるラッチ＆エンコーダ１１は、当該半導体集積回路に適用するＣＭＯＳデジタル回路設計ルールの最小サイズ（例えば最小線幅が９０ｎｍ）で設計されたトランジスタを用いて構成され、また、各遅延ユニットＤＵでの遅延を均一にすべきパルス遅延回路１０は、ラッチ＆エンコーダ１１を構成するトランジスタより、大きなサイズに設計されたトランジスタを用いて構成されている。

また、バッファ１２やコンデンサ１３は、バッファ１２の出力抵抗及びバッファ１２の出力から各遅延ユニットＤＵに至る信号ラインの配線抵抗の合計が、遅延ユニットＤＵのオン抵抗に対して１／１０程度（望ましくは１／１００程度）となるように配置されている。具体的には、パルス遅延回路１０から１ｍｍ（望ましくは１００μｍ）以内に配置される。

＜動作＞
このように構成されたＡ／Ｄ変換回路１では、初段の遅延ユニットＤＵにパルス信号ＰＡを供給すると共に、このパルス信号ＰＡの入力後、サンプリング周期ＴＳが経過した時点で立ち上がるサンプリングクロックＣＫＳを供給すると、ラッチ＆エンコーダ１１からは、入力信号Ｖｉｎの電圧レベルを表すデジタルデータ（Ａ／Ｄ変換データ）ＤＴが出力される。

ここで、図２は、バッファ１２の出力を各遅延ユニットＤＵに供給する信号ラインでの電圧レベルＶＬの変化を示す模式図である。なお、図中の電圧レベルＶＬを示す線のうち、点線はコンデンサ１３が存在しない場合（従来装置）、実線はコンデンサ１３が存在する場合（本発明）を示す。

図２に示すように、コンデンサ１３が存在しない場合、遅延ユニットＤＵを構成するインバータゲート回路ＩＮＶが反転動作（スイッチング動作）する毎に、インバータゲート回路ＩＮＶ（ひいては遅延ユニットＤＵ）に瞬時的な動作電流が流れる。その動作電流によって、バッファ１２の出力抵抗Ｒや配線抵抗に比例した電圧降下が生じることにより、電圧レベルＶＬは一時的に低下する。しかし、コンデンサ１３が存在する場合、遅延ユニットＤＵのスイッチング動作時に、コンデンサ１３から電流が供給され、その分、バッファ１２を流れる電流が減少するため、出力抵抗Ｒの影響による電圧レベルＶＬの降下が軽減されることになる。

＜効果＞
以上説明したように、Ａ／Ｄ変換回路１では、遅延ユニットＤＵのスイッチング動作時に、瞬時的な動作電流が流れても、コンデンサ１３が必要な電流を供給することによって、バッファ１２の出力抵抗Ｒやバッファ１２の入力側の配線抵抗には、殆ど電流がながれないため、遅延ユニットＤＵに供給される電圧レベルＶＬの降下が大幅に軽減される。

その結果、Ａ／Ｄ変換回路１によれば、各遅延ユニットＤＵの遅延を精度よく均一にすることができ、分解能のバラツキが小さく精度の良いＡ／Ｄ変換データＤＴを生成することができる。

また、Ａ／Ｄ変換回路１では、コンデンサ１３の容量分Ｃが、バッファ１２の抵抗分Ｒと共にローパスフィルタを形成し、入力信号Ｖｉｎの許容最大周波数より周波数の高いノイズ成分をカットするように設定されているため、Ａ／Ｄ変換データＤＴからノイズ成分の影響（誤差）を除去することができる。

更に、Ａ／Ｄ変換回路１では、パルス遅延回路１０を構成するトランジスタのサイズが、他の部分（ラッチ＆エンコーダ１１）を構成するトランジスタのサイズより大きいため、製造時に加工誤差が生じたり微細ゴミが付着したりする等しても、パルス遅延回路１０を構成するトランジスタでは、ゲートのパターン面積が設計値から外れてしまう割合が小さく、設計した所望の特性（駆動能力等）を得ることができる。

その結果、遅延特性が均一な遅延ユニットＤＵを製造することができ、上述の電圧レベルＶＬの降下に対する対策（コンデンサ１３）との相乗効果によって、より一層、Ａ／Ｄ変換データＤＴの分解能のバラツキ、即ち微分非直線製誤差（ＤＮＬ）を小さくすることができ、更には、製造時の歩留まりも向上させることができる。

また、パルス遅延回路１０は、ラッチ＆エンコーダ１１と比較して、Ａ／Ｄ変換回路１全体の中で占める回路規模が小さいため、パルス遅延回路１０を構成するトランジスタのサイズを大きくしても、Ａ／Ｄ変換回路１全体から見れば、回路規模の増大を極めて小さく抑えることができる。
［第２実施形態］
次に、第２実施形態について説明する。

図３は、本実施形態のＡ／Ｄ変換回路３の全体構成図である。
図３に示すように、Ａ／Ｄ変換回路３は、パルス信号ＰＡを所定の遅延時間だけ遅延させて出力するＭ（＝２a ：ａは正整数）個の遅延ユニットＤＵをリング状に連結することにより、パルス信号ＰＡを周回させることができるリングディレイライン（ＲＤＬ）として構成されたパルス遅延回路３０と、サンプリングクロックＣＫＳの立ち上がりタイミングで、パルス遅延回路３０内でのパルス信号ＰＡの到達位置を検出（ラッチ）し、その検出結果を、パルス信号ＰＡが通過した遅延ユニットＤＵが先頭から何段目にあるかを表すａビットのデジタルデータ（Ａ／Ｄ変換データ）に変換して出力するラッチ＆エンコーダ３１とを備えている。

なお、パルス遅延回路３０は、初段の遅延ユニットＤＵは、一方の入力端子を起動用端子とするアンドゲート回路にて構成され、初段以外の他の遅延ユニットＤＵは、第１実施形態のものと同様に構成されている。そして、初段の遅延ユニットＤＵの起動用端子とは異なるもう一つの入力端子と、最終段の遅延ユニットＤＵの出力端子とを接続することでリング状にされている。また、パルス遅延回路３０は、図示しないが、パルス遅延回路３０内でのパルス信号の周回が継続して行われるように、初段の遅延ユニットＤＵの入力端子の信号レベルを操作するように構成されている。このようなパルス遅延回路３０の具体的な構成は、例えば、特開平６−２１６７２１号等に詳述されているため、ここではその詳細についての説明を省略する。

そして、各遅延ユニットＤＵには、バッファ３２を介して、Ａ／Ｄ変換対象となる入力信号Ｖｉｎが駆動電圧として印加されている。従って、各遅延ユニットＤＵの遅延時間は、入力信号Ｖｉｎの電圧レベルに対応した時間となり、サンプリングクロックＣＫＳの一周期、即ちサンプリング周期（測定時間）ＴＳ内にパルス遅延回路３０内でのパルス信号ＰＡが通過する遅延ユニットＤＵの段数は、入力信号Ｖｉｎの電圧レベル（測定時間ＴＳの間の平均電圧レベル）に比例したものとなる。

また、バッファ３２の出力を各遅延ユニットＤＵに供給する信号ラインとグランドラインとの間には、コンデンサ３３が設けられている。但し、バッファ３２の出力抵抗をＲ、コンデンサ３３の容量をＣとして、これらＲ，Ｃから算出される時定数が、入力信号Ｖｉｎとして許容される信号成分の最大周波数の逆数（最大周波数となる信号成分の１波長分の周期）より小さな値となるように、コンデンサ３３の容量Ｃは設定されている。

また、Ａ／Ｄ変換回路３は、動作クロックＣＫＡに従ってカウント動作するｂ（ｂは正整数）ビットの同期式カウンタからなる周回数カウンタ３６と、周回数カウンタ３６によるカウント値をラッチパルスＬＰの立ち上がりタイミングでラッチするラッチ回路３８と、パルス遅延回路３０を構成する最終段の遅延ユニットＤＵの出力（周回クロック）ＣＫＣを入力とし、出力を動作クロックＣＫＡとして周回数カウンタ３６に供給する駆動用バッファ回路３５と、サンプリングクロックＣＫＳを入力とし、出力をラッチパルスＬＰとしてラッチ回路３８に供給する遅延用バッファ回路３７とを備えている。

なお、駆動用バッファ回路３５は、ＣＭＯＳインバータゲート回路を複数段直列接続してなり、その最終段のインバータゲート回路は、周回数カウンタ３６のクロックラインの入力容量に対して十分な駆動能力を有する大きさに構成され、他のインバータゲート回路は、初段から最終段に向けて段階的に駆動能力が大きくなるように構成されている。

また、遅延用バッファ回路３７は、駆動用バッファ回路３５と同様に構成されており、駆動用バッファ回路３５での遅延時間と遅延用バッファ回路３７での遅延時間とが等しくなるようにされている。

ところで、Ａ／Ｄ変換回路３は、第１実施形態のものと同様に、コンデンサ３３も含めた全ての部位が、ＣＭＯＳ製造プロセスを使用して半導体基板（ＩＣチップ）上の半導体集積回路として構成される。

そして、Ａ／Ｄ変換回路３のうち、ラッチ＆エンコーダ３１，周回数カウンタ３６，ラッチ回路３８は、当該半導体集積回路に適用するＣＭＯＳデジタル回路設計ルールの最小サイズで設計されたトランジスタを用いて構成されている。また、各遅延ユニットＤＵでの遅延を均一にすべきパルス遅延回路３０、及び互いの遅延を同一にすべき駆動用バッファ回路３５と遅延用バッファ回路３７は、ラッチ＆エンコーダ３１，周回数カウンタ３６，ラッチ回路３８を構成するトランジスタより大きなサイズに設計されたトランジスタを用いて構成されている。

また、バッファ３２やコンデンサ３３は、バッファ３２の出力抵抗及びバッファ３２の出力から各遅延ユニットＤＵに至る信号ラインの配線抵抗の合計が、遅延ユニットＤＵのオン抵抗に対して１／１０程度（望ましくは１／１００程度）となるように配置されている。具体的には、パルス遅延回路３０から１ｍｍ（望ましくは１００μｍ）以内に配置されている。

＜動作＞
このように構成されたＡ／Ｄ変換回路３では、ラッチ＆エンコーダ３１は、第１実施形態におけるラッチ＆エンコーダ１１と同様に動作する。周回数カウンタ３６は、動作クロックＣＫＡに従って、パルス遅延回路３０内でのパルス信号ＰＡの周回回数をカウントし、ラッチ回路３８は、ラッチパルスＬＰに従って、周回数カウンタ３６のカウント値をラッチする。

また、周回数カウンタ３６は、駆動用バッファ回路３５を介して動作クロックＣＫＡが供給されるため、周回数カウンタ３６のビット数が多く、クロックラインの入力容量が大きい場合でも、安定した動作をする。

但し、周回数カウンタ３６の動作は、動作クロックＣＫＡが駆動用バッファ回路３５にて遅延する分だけ、パルス遅延回路３０が出力する周回クロックＣＫＣのタイミングより遅れ、また、ラッチ回路３８の動作も、ラッチパルスＬＰが遅延用バッファ回路３７にて遅延する分だけ、サンプリングクロックＣＫＳのタイミングより遅れる。

つまり、周回数カウンタ３６の動作が遅れる分だけ、カウント値のラッチタイミングも遅らせることにより、ラッチ回路３８がラッチパルスＬＰに従って周回数カウンタ３６のカウント値をラッチするタイミングと、ラッチ＆エンコーダ３１が、サンプリングクロックＣＫＳに従って、パルス遅延回路３０からの遅延パルス（各遅延ユニットＤＵの出力）をラッチするタイミングとの整合がとれるようにされている。

そして、パルス信号ＰＡと、このパルス信号ＰＡの入力後、予め設定されたサンプリング周期ＴＳが経過した時点で立ち上がるサンプリングクロックＣＫＳとが入力されたＡ／Ｄ変換回路３は、ラッチ＆エンコーダ３１から出力されるａビットのデジタルデータを、入力信号Ｖｉｎの電圧レベルを表す下位ビットデータ、ラッチ回路３８から出力されるｂビットのカウント値を、入力信号Ｖｉｎの電圧レベルを表す上位ビットデータとするａ＋ｂビットのデジタルデータ（Ａ／Ｄ変換データ）ＤＴを出力する。

＜効果＞
このように構成されたＡ／Ｄ変換回路３では、バッファ３２の出力を各遅延ユニットＤＵに供給する信号ラインとグランドラインとの間にコンデンサ３３が設けられているため、第１実施形態のＡ／Ｄ変換回路１と同様の効果を得ることができる。

また、Ａ／Ｄ変換回路３では、パルス遅延回路３０としてリングディレイラインを使用し、パルス遅延回路３０でのパルス信号ＰＡの周回数を周回数カウンタ３６でカウントするようにされているため、パルス遅延回路３０を構成する遅延ユニットＤＵの段数を大幅に削減でき、回路規模を削減することができる。

また、Ａ／Ｄ変換回路３では、パルス遅延回路３０，駆動用バッファ回路３５，遅延用バッファ回路３７を構成するトランジスタのサイズが、他の部分（ラッチ＆エンコーダ３１，周回数カウンタ３６，ラッチ回路３８）より大きいため、製造時に加工誤差が生じたり微細ゴミが付着する等したとしても、パルス遅延回路３０，駆動用バッファ回路３５，遅延用バッファ回路３７を構成するトランジスタでは、ゲートのパターン面積が設計値から外れてしまう割合が小さく、設計した所望の特性を得ることができる。

その結果、遅延特性が均一な遅延ユニットＤＵを製造することができ、上述の電圧レベルＶＬの降下に対する対策（コンデンサ３３）との相乗効果によって、Ａ／Ｄ変換データの分解能のバラツキ、即ち微分非直線製誤差（ＤＮＬ）を小さくすることができると共に、駆動用バッファ回路３５と遅延用バッファ回路３７の遅延も精度よく一致するため、Ａ／Ｄ変換データの上位ビットと下位ビットとの整合性も確保することができ、更には、製造時の歩留まりも向上させることができる。
［第３実施形態］
次に、第３実施形態について説明する。

図１は、外部から入力される基準信号ＰＢを分周又は逓倍して所定周波数の出力信号（パルス信号）Ｐ_out を生成する、周波数変換装置５の全体構成図である。

図１に示すように、周波数変換装置５は、リング状に連結した多数の遅延ユニットからなり、外部から制御信号ＰＡが入力されているときに各遅延ユニットがパルス信号を順次遅延させて周回させるリングオシレータとして構成されたパルス遅延回路５１と、このパルス遅延回路５１を構成する各遅延ユニットから順次出力される遅延信号に基づき、基準信号ＰＢの立ち上がりから次の立ち上がりまでの位相差（つまり周期）を２進デジタル値Ｄ_out に変換するパルス位相差符号化回路５２と、このパルス位相差符号化回路５２にて得られた２進デジタル値Ｄ_out に所定値を乗・除してパルス信号Ｐ_out の出力周期を表わす制御データＤ_inを生成する演算回路５３と、この演算回路５３から出力される制御データＤ_inとパルス遅延回路５１から順次出力される遅延信号とに基づき、基準信号ＰＢを分周又は逓倍した周期でパルス信号Ｐ_out を出力するデジタル制御発振回路５４とを備え、パルス位相差符号化装置と発振装置との複合装置として構成されている。

なお、パルス遅延回路５１は、第２実施形態におけるパルス遅延回路３０，バッファ３２，コンデンサ３３と同様に構成されている。

また、パルス位相差符号化回路５２，演算回路５３，デジタル制御発振回路５４は、例えば、特開平７−１８３８００号公報に詳述された周知のものであるため、ここでは説明を省略する。

つまり、遅延ユニットＤＵに対して入力信号Ｖｉｎを供給する信号ラインとグランドラインとの間にコンデンサを挿入した構成は、このような周波数変換装置５等に適用してもよい。
［他の実施形態］
以上、本発明のいくつかの実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、様々な態様にて実施することが可能である。

例えば、上記実施形態では、パルス遅延回路１０（パルス遅延回路３０も同様）を構成する遅延ユニットＤＵを、Ｐチャネルトランジスタ（ＦＥＴ）とＮチャネルトランジスタ（ＦＥＴ）とからなるＣＭＯＳインバータゲート回路ＩＮＶを２段直列接続することで構成し、入力信号Ｖｉｎを駆動電圧として各遅延ユニットＤＵに印加するものとして説明したが、図５（ａ）に示すように、遅延ユニットＤＵを構成する各ＣＭＯＳインバータゲート回路ＩＮＶに、駆動電流を外部から制御するための制御トランジスタ（ＦＥＴ）Ｔｒｃが設けられている場合には、この制御トランジスタの制御端子（ゲート）に、制御信号として、入力信号Ｖｉｎを入力するようにしてもよい。但し、この場合、入力信号Ｖｉｎを各遅延ユニットＤＵの制御トランジスタＴｒｃに供給する信号ラインにバッファ１２（３２），コンデンサ１３（３３）を接続する。

つまり、インバータＩＮＶ等のゲート回路は、直流電源から供給される駆動電流によっても、その動作時間が変化することから、その駆動電流を入力信号Ｖｉｎに基づき制御するようにしても、上記と同様の効果を得ることができる。

また、この場合、入力信号Ｖｉｎの対する遅延ユニットＤＵの入力インピーダンスが高くなるため、バッファ１２（３２）を省略してもよい。

また、パルス遅延回路１０，３０を構成する遅延ユニットＤＵは、必ずしも２段のインバータゲート回路ＩＮＶで実現する必要はなく、図５（ｂ）に示すように、１段のインバータゲート回路ＩＮＶで実現してもよいし、３段以上のインバータゲート回路で実現してもよい。

更に、遅延ユニットＤＵは、必ずしもインバータゲート回路ＩＮＶで実現する必要はなく、ＡＮＤ，ＯＲ，ＮＡＮＤ，ＮＯＲ等の論理回路の標準セルを用いて実現してもよい。

また、バッファ１２，３２としては、単なる抵抗器を用いてもよい。

第１実施形態のＡ／Ｄ変換回路の全体構成図。 コンデンサの作用を示す模式図。 第２実施形態のＡ／Ｄ変換回路の全体構成図。 第３実施形態の周波数変換装置の全体構成図。 遅延ユニットの他の構成例を示す回路図。 従来装置の問題点を示す説明図。

符号の説明

１，３…Ａ／Ｄ変換回路 ５…周波数変換装置 １０，３０，５１…パルス遅延回路 １１，３１…エンコーダ １２，３２…バッファ １３，３３…コンデンサ ３５…駆動用バッファ回路 ３６…周回数カウンタ ３７…遅延用バッファ回路 ３８…ラッチ回路 ５２…パルス位相差符号化回路 ５３…演算回路 ５４…デジタル制御発振回路 ＤＵ…遅延ユニット ＩＮＶ…ＣＭＯＳインバータゲート回路 Ｔｒｃ…制御トランジスタ

Claims (8)

1. 入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させる複数の遅延ユニットを直列又はリング状に接続してなり、パルス信号を各遅延ユニットの遅延時間にて順次遅延させながら伝送するパルス遅延回路において、
   前記入力信号を前記遅延ユニットに供給する信号ラインは、抵抗分を有するバッファ回路を介して前記入力信号の入力端子に接続されていると共に、該信号ラインに、前記遅延ユニットの反転動作時に消費される電力の供給源となる容量素子を設け、
   前記容量素子が有する容量分は、該容量分と前記バッファ回路が有する抵抗分とから算出される時定数が前記入力信号について予め規定された最大周波数の逆数より小さな値となるように設定されていることを特徴とするパルス遅延回路。
2. 前記容量素子は、ＣＭＯＳプロセスによって形成されたものであることを特徴とする請求項１記載のパルス遅延回路。
3. 前記遅延ユニットは、前記入力信号を駆動電圧として動作するＣＭＯＳインバータゲート回路からなることを特徴とする請求項１または請求項２に記載のパルス遅延回路。
4. 前記遅延ユニットは、電源ラインとの間に電流制御用のトランジスタが付加されたＣＭＯＳインバータゲート回路からなり、前記入力信号は前記電流制御用のトランジスタの駆動電圧として印加されることを特徴とする請求項１または請求項２に記載のパルス遅延回路。
5. 前記遅延ユニットは、標準セルを用いて構成されていることを特徴とする請求項１または請求項２に記載のパルス遅延回路。
6. 請求項１乃至請求項５のいずれかに記載のパルス遅延回路と、
   予め設定された測定時間の間に前記パルス遅延回路内で前記パルス信号が通過した前記遅延ユニットの段数に対応する数値データを生成する符号化回路と、
   を備え、前記符号化回路が生成する前記数値データを前記入力信号の電圧レベルを表すＡ／Ｄ変換データとして出力することを特徴とするＡ／Ｄ変換回路。
7. 前記パルス遅延回路は、前記符号化回路を構成するトランジスタよりサイズの大きいトランジスタを用いて構成されていることを特徴とする請求項６に記載のＡ／Ｄ変換回路。
8. 前記パルス遅延回路は、前記遅延ユニットをリング状に接続してなるリングディレイラインからなり、
   前記符号化回路は、
   前記パルス遅延回路を前記パルス信号が周回した回数をカウントする周回数カウンタと、
   前記パルス遅延回路内での前記パルス信号の位置を符号化した値を前記数値データの下位ビットとして出力する下位符号化回路と、
   前記周回数カウンタのカウント値を前記数値データの上位ビットとして出力する上位符号化回路と、
   を備えることを特徴とする請求項６又は請求項７に記載のＡ／Ｄ変換回路。

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