JP3991969B2 - A/d変換回路 - Google Patents
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Description
まず一般に、デジタル回路は、インバータ(NOT回路)、アンド回路、オア回路などのゲート回路によって構成される。そして、CMOSのデジタル回路において、最も基本的なゲート回路であるインバータを例に挙げると、図4の右側に示すように、そのインバータ30は、電源電圧(この図4ではVDDL)のラインとグランドラインとの間に直列に設けられるpチャネルトランジスタpTとnチャネルトランジスタnTとからなる。
即ち、まず、パルス遅延回路及び論理回路がCMOS回路であると共に、パルス遅延回路のグランドラインと論理回路のグランドラインとが共通になっているものとする。そして、この場合、論理回路を構成するゲート回路のnチャネルトランジスタとpチャネルトランジスタとのスレッシュホールド電圧をそれぞれVthn,Vthpとし、その両スレッシュホールド電圧Vthn,Vthpの各絶対値を加算した値をVmax(=|Vthn|+|Vthp|)とすると、論理回路の電源電圧VDDLと電圧信号Vinの入力範囲とを、「VDDL≧Vmax」且つ「VDDL−|Vthp|≦Vin≦VDDL」の関係を満たすように設定すれば良い。このように設定すれば、電源電圧VDDLをVmax以上に設定しても、パルス遅延回路から論理回路に出力される信号がハイレベル(=Vin)の時に、その信号が入力される論理回路内のゲート回路を構成するpチャネルトランジスタpTとnチャネルトランジスタnTとが両方共にオンしてしまうことはなく、その結果、図5及び図6を用いて説明した定常的な貫通電流の発生を防止することができる。
尚、リングゲート遅延回路の発振周期に対してカウンタの動作速度を十分に速くするには、カウンタの構成自体を動作速度が速いものにしても良いし、リングゲート遅延回路を構成する反転回路の段数を多くして発振周期の方を長くするようにしても良い。
また、後者の場合には、請求項6に記載の如く、リングゲート遅延回路を構成する反転回路の段数Nrduが、カウンタ内のクリティカルパス(カウンタが動作する際に信号が伝達する最も長い経路)におけるゲート回路の段数Ncgtよりも大きくなるようにすれば良い。具体的には、請求項7に記載の如く「Nrdu≧1.5×Ncgt」の関係を満たすようにすることが好ましく、また請求項8に記載の如く「Nrdu≧2×Ncgt」の関係が満たされれば一層良い。
[第1実施形態]
第1実施形態のA/D変換回路1は、図7に示すように、先に背景技術の欄で説明した従来のA/D変換回路100(図1)と回路構成は同じである。
尚、「VDDL及びVin≦Vmax」の関係を実現するには、VDDLとVinとを小さく設定する他に、図8に示すように、VthpとVthnとを調整して、Vmaxの方を大きくするようにしても良い。
[第2実施形態]
次に、第2実施形態のA/D変換回路は、上記第1実施形態のA/D変換回路1と比較すると、電圧信号Vinの入力範囲と電源電圧VDDLの設定だけが異なっている。尚、このため、以下の説明では、第1実施形態と同じ符号を用いる。
[その他]
ところで、上記第1及び第2実施形態のA/D変換回路1においては、リングゲート遅延回路10をパルス信号が1周するのに要する時間である発振周期に対して、カウンタ12の動作速度の方が十分速いように構成しておくことが好ましい。
例えば、リングゲート遅延回路10としては、特許文献5に記載されている偶数段のリングゲート遅延回路を用いることもできる。但し、消費電力の面では、奇数段のリングゲート遅延回路を用いる方が有利である。
Claims (9)
- 入力信号を反転して出力し且つ反転動作時間が電源電圧により変化する反転回路が複数個接続され、前記各反転回路によりパルス信号を順次遅延しながら伝送させるパルス遅延回路と、
該パルス遅延回路内の各反転回路の電源ラインに接続され、その電源ラインにA/D変換の対象となるアナログの電圧信号を前記各反転回路の反転動作時間を変化させる目的で印加する電圧信号入力端子と、
設定時間内に前記パルス遅延回路にてパルス信号が通過した反転回路の段数を検出して、その段数を表すデジタルデータを前記電圧信号のA/D変換結果として出力する論理回路とを備え、
更に、前記論理回路が、前記電圧信号入力端子とは別の電源入力端子に印加される一定の電源電圧で駆動されるA/D変換回路において、
前記電源電圧と前記電圧信号の入力範囲とが、前記論理回路及び前記パルス遅延回路を構成するゲート回路の動作時に、前記電源入力端子及び前記電圧信号入力端子と他方の電源端子との間に貫通電流が流れないように設定されていること、
を特徴とするA/D変換回路。 - 請求項1に記載のA/D変換回路において、
前記ゲート回路を構成する複数種類のトランジスタのスレッシュホールド電圧の各絶対値を加算した値をVmaxとすると、前記電源電圧と前記電圧信号の入力範囲とが、前記Vmax以下に設定されていること、
を特徴とするA/D変換回路。 - 入力信号を反転して出力し且つ反転動作時間が電源電圧により変化する反転回路が複数個接続され、前記各反転回路によりパルス信号を順次遅延しながら伝送させるパルス遅延回路と、
該パルス遅延回路内の各反転回路の電源ラインに接続され、その電源ラインにA/D変換の対象となるアナログの電圧信号を前記各反転回路の反転動作時間を変化させる目的で印加する電圧信号入力端子と、
設定時間内に前記パルス遅延回路にてパルス信号が通過した反転回路の段数を検出して、その段数を表すデジタルデータを前記電圧信号のA/D変換結果として出力する論理回路とを備え、
更に、前記論理回路が、前記電圧信号入力端子とは別の電源入力端子に印加される一定の電源電圧で駆動されるA/D変換回路において、
前記電源電圧と前記電圧信号の入力範囲とが、前記論理回路を構成するゲート回路の動作時に、前記電源入力端子と他方の電源端子との間に定常的な貫通電流が流れないように設定されていること、
を特徴とするA/D変換回路。 - 請求項3に記載のA/D変換回路において、
前記パルス遅延回路及び前記論理回路がCMOS回路であると共に、前記パルス遅延回路のグランドラインと前記論理回路のグランドラインとが共通になっており、
更に、前記ゲート回路を構成するnチャネルトランジスタとpチャネルトランジスタとのスレッシュホールド電圧をそれぞれVthn,Vthpとし、その両スレッシュホールド電圧Vthn,Vthpの各絶対値を加算した値をVmaxとし、前記電源電圧をVDDLとし、前記電圧信号をVinとすると、
前記電源電圧と前記電圧信号の入力範囲とが、下記の式1及び式2を満たすように設定されていること、
を特徴とするA/D変換回路。
VDDL≧Vmax …式1
VDDL−|Vthp|≦Vin≦VDDL …式2 - 請求項1ないし請求項4の何れか1項に記載のA/D変換回路において、
前記パルス遅延回路は、前記複数個の反転回路がリング状に連結されることにより、前記パルス信号を周回させるリングゲート遅延回路であると共に、
前記論理回路は、前記設定時間内に前記リングゲート遅延回路を前記パルス信号が周回した回数(以下、周回回数という)を計数するカウンタを有していると共に、前記設定時間内に前記パルス信号が通過した反転回路の段数を、前記リングゲート遅延回路でのパルス信号の周回位置と前記カウンタにより計数した周回回数とから検出するように構成されており、
更に、前記リングゲート遅延回路を前記パルス信号が1周するのに要する時間である発振周期に対して、前記カウンタの動作速度の方が十分速いように構成されていること、
を特徴とするA/D変換回路。 - 請求項5に記載のA/D変換回路において、
前記リングゲート遅延回路を構成する反転回路の段数Nrduが、前記カウンタ内のクリティカルパスにおけるゲート回路の段数Ncgtよりも大きいこと、
を特徴とするA/D変換回路。 - 請求項6に記載のA/D変換回路において、
「Nrdu≧1.5×Ncgt」であること、
を特徴とするA/D変換回路。 - 請求項6に記載のA/D変換回路において、
「Nrdu≧2×Ncgt」であること、
を特徴とするA/D変換回路。 - 請求項5ないし請求項8の何れか1項に記載のA/D変換回路において、
前記リングゲート遅延回路は、奇数個の反転回路からなること、
を特徴とするA/D変換回路。
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