JP3991969B2 - Ａ／ｄ変換回路 - Google Patents

Description

本発明は、アナログの電圧信号を二進数のデジタルデータに数値化するＡ／Ｄ変換回路に関し、特に、パルス信号を順次遅延しながら伝送させるパルス遅延回路を用いたＡ／Ｄ変換回路に関する。

従来より、直列に接続した複数個の反転回路によりパルス信号を順次遅延しながら伝送をさせるパルス遅延回路の一種であって、反転回路をリング状に接続してなるリングゲート遅延回路（ＲＧＤ）を利用したＡ／Ｄ変換回路が、例えば特許文献１，２に開示されている。

このＡ／Ｄ変換回路１００は、図１に示すように、入力パルスＰＡ，ＰＢの位相差を符号化するパルス位相差符号化回路２と、パルス信号ＰＡ，ＰＢを発生する制御回路４とから構成されている。このうちパルス位相差符号化回路２は、一方の入力端にパルス信号ＰＡを受けて動作する起動用反転回路としての１個の否定論理積回路（ナンドゲート）ＮＡＮＤと反転回路としての多数のインバータＩＮＶとをリング状に連結してなるリングゲート遅延回路１０と、リングゲート遅延回路１０内の否定論理積回路ＮＡＮＤの前段に設けられたインバータＩＮＶの出力レベルの反転回数からリングゲート遅延回路１０内でのパルス信号の周回回数をカウントして二進数のデジタルデータを発生するカウンタ１２と、カウンタ１２から出力されるデジタルデータをラッチするラッチ回路１４と、リングゲート遅延回路１０を構成する各反転回路（即ち否定論理積回路ＮＡＮＤ及びインバータＩＮＶ）の出力を取り込み、その出力レベルからリングゲート遅延回路１０内を周回中のパルス信号を抽出して、その位置を表す信号を発生するパルスセレクタ１６と、パルスセレクタ１６からの出力信号に対応したデジタルデータを発生するエンコーダ１８と、エンコーダ１８からのデジタルデータとラッチ回路１４にラッチされたデジタルデータとから、パルス信号ＰＡ，ＰＢの位相差を表す二進数のデジタルデータＤＯ１を生成する信号処理回路１９と、信号処理回路１９にて生成されたデジタルデータＤＯ１を外部に出力するデータ出力ライン２０とにより構成されている。尚、ラッチ回路１４及びパルスセレクタ１６は、制御回路４から出力されるパルス信号ＰＢを受けて動作する。

このように構成されたパルス位相差符号化回路２おいて、リングゲート遅延回路１０は、制御回路４から出力されるパルス信号ＰＡがハイレベルになると、パルス信号の周回動作を開始し、パルス信号ＰＡがハイレベルである間パルス信号を周回させる。またその周回回数は、カウンタ１２によりカウントされ、制御回路４から出力されるパルス信号ＰＢがハイレベルとなった時点で、そのカウント結果がラッチ回路１４にラッチされる。

一方、制御回路４から出力されるパルス信号ＰＢがハイレベルになると、パルスセレクタ１６が、リングゲート遅延回路１０内でのパルス信号の周回位置を検出し、エンコーダ１８がその周回位置に対応したデジタルデータを発生する。

すると、信号処理回路１９が、エンコーダ１８からのデジタルデータとラッチ回路１４にラッチされたデジタルデータとから、パルス信号ＰＡの立ち上がりからパルス信号ＰＢの立ち上がりまでの時間Ｔｃに対応した二進数のデジタルデータ（詳しくは、時間Ｔｃ内にリングゲート遅延回路１０にてパルス信号が通過した反転回路の段数を表すデジタルデータ）ＤＯ１を生成し、データ出力ライン２０を介して外部に出力する。例えば、リングゲート遅延回路１０を構成する反転回路（否定論理積回路ＮＡＮＤ及びインバータＩＮＶ）の数が１５個であり、エンコーダ１８とラッチ回路１４との各々から４ビットのデジタルデータが出力されるものとすると、信号処理回路１９は、エンコーダ１８が出力する４ビットデータからラッチ回路１４が出力する４ビットデータを引いた４ビットデータを下位４ビットとし、ラッチ回路１４が出力する４ビットデータを上位４ビットとした合計８ビットのデータを、上記デジタルデータＤＯ１として出力する。

また、リングゲート遅延回路１０内の各反転回路（即ち否定論理積回路ＮＡＮＤ及びインバータＩＮＶ）に電源供給を行なうための電源ライン１０ａには、Ａ／Ｄ変換すべき電圧信号Ｖｉｎの入力端子２ａが接続されており、各反転回路には電圧信号Ｖｉｎが電源電圧として印加される。

各反転回路の反転動作時間は、電源電圧により変化するため、データ出力ライン２０から出力されるデジタルデータＤＯ１は、電圧信号Ｖｉｎの電圧レベルに応じて変化し、上記時間Ｔｃを一定にすれば、電圧信号Ｖｉｎに対応したデジタルデータが得られることとなる。

そこで、このＡ／Ｄ変換回路１００では、制御回路４を、図２に示す如く、発振器２２と、発振器２２からの発振信号ＣＫをカウントするカウンタ２４と、カウンタ２４のカウント結果に基づき、例えば図３（ａ）に示す如くパルス信号ＰＡ，ＰＢを周期的に発生するデコーダ２６とから構成し、パルス信号ＰＡの立ち上がりからパルス信号ＰＢの立ち上がりまでの時間Ｔｃが常に一定になるようにしている。

その結果、Ａ／Ｄ変換回路１００によれば、図３（ａ）に示す如く、電圧信号Ｖｉｎに対応したデジタルデータＤＯ１がパルス位相差符号化回路２から出力されることとなり、しかもそのＡ／Ｄ変換動作は、制御回路４のパルス信号ＰＡ，ＰＢの出力周期に対応して周期的に実行されるため、デジタルデータＤＯ１は、電圧信号Ｖｉｎの変化に対応して、値Ｄ０，Ｄ１，Ｄ２…として変化することとなる。

そして、パルス信号ＰＡの立ち上がりからパルス信号ＰＢの立ち上がりまでの時間Ｔｃを長くするに従い、デジタルデータＤＯ１の分解能が高くなる（時間Ｔｃを２倍にすれば、デジタルデータＤＯ１の１ビット当たりの電圧値は１／２となる）ため、当該Ａ／Ｄ変換回路１００の分解能を任意に設定でき、高分解能を簡単に実現できる。しかも、Ａ／Ｄ変換回路１００は、アナログ回路部分を持たないため、デジタル回路の微細化技術の進歩に伴って、回路規模の更なる小型化を期待できるのである。

上記の場合は、パルス信号ＰＡ，ＰＢをいずれも制御信号として利用しているが、図３（ｂ）に示すように、パルス信号ＰＢのみを制御信号として利用してもよい。この場合、パルス信号ＰＢの立ち上がり毎に、パルス信号ＰＡ，ＰＢのパルス間隔ＴＣ１，ＴＣ２，…に応じた値が得られるため、直前のパルス信号ＰＢの立ち上がり時に得られた値との差分をデジタルデータＤＯ１とすればよい。そして、パルス信号ＰＢのパルス間隔ＴＤ（＝ＴＣｎ−Ｔ（Ｃｎ−１））を一定にすれば、電圧信号Ｖｉｎに対応したデジタルデータＤＯ１が得られることになり、パルス間隔ＴＤを長くすることにより、デジタルデータＤＯ１の分解能を高くすることができる。

また特に、特許文献２には、図１に示すように、リングゲート遅延回路１０以外のカウンタ１２，ラッチ回路１４，パルスセレクタ１６，エンコーダ１８，及び信号処理回路１９からなる符号化処理ブロック３には、電圧信号Ｖｉｎの入力端子２ａとは別の電源入力端子２ｂに接続された電源ライン３ａを介して一定の電源電圧（駆動電圧）ＶＤＤＬを印加するように構成することが記載されている。

そして、このような図１のＡ／Ｄ変換回路１００（即ち、特許文献２に記載のＡ／Ｄ変換回路）によれば、符号化処理ブロック３の電源電圧ＶＤＤＬをある程度高く設定しておくことで、例えばカウンタ１２（周回回数カウンタ）の動作速度が遅くならず、Ａ／Ｄ変換対象の電圧信号Ｖｉｎが低い電圧であっても正常なＡ／Ｄ変換動作を確保することができる。つまり、リングゲート遅延回路１０は非常にシンプルな構成であることから、一般に、そのリングゲート遅延回路１０の最低動作電圧よりも、カウンタ１２の最低動作電圧（リングゲート遅延回路１０から出力されるパルス信号を正常にカウントすることが可能な電源電圧の最低値）の方が高いからである。このため、結果として、電圧信号Ｖｉｎの対応範囲（即ち、Ａ／Ｄ変換可能な入力範囲）を低電圧側に広げることができる。

一方、特許文献３には、リング状ではないパルス遅延回路（複数個の反転回路を直線状に接続してなるパルス遅延回路）を用いたＡ／Ｄ変換回路の構成が記載されていると共に、この種のＡ／Ｄ変換回路が入力電圧信号Ｖｉｎから高周波ノイズ成分を除去するフィルタ機能を有していることが記載されている。また、特許文献４には、この種のＡ／Ｄ変換回路を備えたセンサ回路と、そのセンサ回路における低周波ノイズの除去方法とが記載されている。また更に、特許文献５には、この種のＡ／Ｄ変換回路に用いることが可能な偶数段のリングゲート遅延回路（偶数個の反転回路からなる偶数段リングオシレータ）が記載されている。
特開平５−２５９９０７号公報 特開２００２−１１８４６７号公報 特開２００２−２１７７５８号公報 特許第３２９２１８２号公報 特開平６−２１６７２１号公報

ところで、特許文献２に記載のＡ／Ｄ変換回路では、ある程度の低い電圧信号ＶｉｎでもＡ／Ｄ変換することができるようになるものの、消費電流に関する考慮がなされておらず、消費電力が大きくなってしまう可能性を有している。

ここで、図１のＡ／Ｄ変換回路１００をＣＭＯＳ回路で構成した場合を例に挙げて説明する。
まず一般に、デジタル回路は、インバータ（ＮＯＴ回路）、アンド回路、オア回路などのゲート回路によって構成される。そして、ＣＭＯＳのデジタル回路において、最も基本的なゲート回路であるインバータを例に挙げると、図４の右側に示すように、そのインバータ３０は、電源電圧（この図４ではＶＤＤＬ）のラインとグランドラインとの間に直列に設けられるｐチャネルトランジスタｐＴとｎチャネルトランジスタｎＴとからなる。

このため、図１のＡ／Ｄ変換回路１００において、符号化処理ブロック３の電源電圧ＶＤＤＬと電圧信号Ｖｉｎの入力範囲とを無造作に決定したのでは、インバータ３０が動作する際（詳しくは、上記トランジスタｐＴ，ｎＴがスイッチング動作する際）に、そのインバータ３０のｐチャネルトランジスタｐＴとｎチャネルトランジスタｎＴとが両方共にオン状態となる期間が発生し、その結果、電源電圧ＶＤＤＬの入力端子２ｂとグランド端子（図示省略）との間、及び、電圧信号Ｖｉｎの入力端子２ａとグランド端子との間に、図４の矢印Ｙａに示すような貫通電流が流れてしまう。

尚、図４において、符号３２は、インバータ３０の入力端子であり、矢印Ｙｂは、インバータ３０のｐチャネルトランジスタｐＴのみがオンした際にそのｐチャネルトランジスタｐＴから当該インバータ３０の出力ライン３４に存在する容量成分３６側へ流れ出る充電電流であり、矢印Ｙｃは、インバータ３０のｎチャネルトランジスタｎＴのみがオンした際に上記容量成分３６側からｎチャネルトランジスタｎＴへ流れ込む放電電流である。そして、図４におけるＶｏｕｔは、インバータ３０の出力電圧であり、この出力電圧Ｖｏｕｔが他のゲート回路（例えば他のインバータ３０の入力端子３２）に入力されることとなる。

また、図１のＡ／Ｄ変換回路１００において、リングゲート遅延回路１０からカウンタ１２やパルスセレクタ１６には、図４の左側（一点鎖線の枠内）に示すように、ハイレベルが電圧信号Ｖｉｎと同じ電圧でローレベルが０Ｖの信号Ｒｏが入力されることとなる。

このため、ｎチャネルトランジスタｎＴのスレッシュホールド電圧をＶｔｈｎとし、ｐチャネルトランジスタｐＴのスレッシュホールド電圧をＶｔｈｐとすると、符号化処理ブロック３の電源電圧ＶＤＤＬが「｜Ｖｔｈｎ｜＋｜Ｖｔｈｐ｜」よりも大きい電圧に設定された場合には、上記信号Ｒｏがハイレベル（＝Ｖｉｎ）の時に、カウンタ１２やパルスセレクタ１６において、その信号Ｒｏが入力されるインバータ３０の入力端子３２の電圧が、図５における（１）の太線矢印で示すように、そのインバータ３０のｐチャネルトランジスタｐＴとｎチャネルトランジスタｎＴとが両方共にオンしてしまう電圧となってしまう可能性があり、そのようになると定常的な貫通電流が発生してしまう。つまり、インバータ３０の入力端子３２の電圧が、貫通電流の流れる領域にとどまる時間が長くなるため、貫通電流が定常的に流れてしまい、その結果、消費電流が大きくなってしまう。尚、｜Ｖｔｈｎ｜と｜Ｖｔｈｐ｜との各々は、ＶｔｈｎとＶｔｈｐとの絶対値である。また、図５においては、縦軸がインバータ３０の出力電圧Ｖｏｕｔを表し、横軸がインバータ３０の入力端子３２の電圧を表しているが、特に図５は、インバータ３０の入力端子３２に電圧信号Ｖｉｎを入力したと仮定した場合の、その入力端子３２の電圧と出力電圧Ｖｏｕｔとの関係を表している。

例えば、Ｖｔｈｎが１Ｖ程度でＶｔｈｐが−１Ｖ程度である一般的なＣＭＯＳ回路で構成したＡ／Ｄ変換回路１００について、ＶＤＤＬ＝５Ｖの設定で、電圧信号Ｖｉｎを０Ｖ〜５Ｖの範囲で変化させた場合の電源電圧ＶＤＤＬ系の消費電流ＩＤＤＬを、図６の黒丸印（●）を結んだ線で示す。この図６から分かるように、電圧信号Ｖｉｎが２．５Ｖ付近で無駄な貫通電流が急激に増えてしまうことがわかる。尚、図６において、四角印（□）を結んだ線は、ＶＤＤＬ＝Ｖｉｎとした場合の電源電圧ＶＤＤＬ系の消費電流ＩＤＤＬを表している。

そこで、本発明は、パルス遅延回路を用いたＡ／Ｄ変換回路の消費電力を低減することを目的としている。

上記目的を達成するためになされた請求項１に記載のＡ／Ｄ変換回路は、入力信号を反転して出力し且つ反転動作時間が電源電圧により変化する反転回路が複数個接続され、前記各反転回路によりパルス信号を順次遅延しながら伝送させるパルス遅延回路と、そのパルス遅延回路内の各反転回路の電源ラインに接続され、その電源ラインにＡ／Ｄ変換の対象となるアナログの電圧信号Ｖｉｎを前記各反転回路の反転動作時間を変化させる目的で印加する電圧信号入力端子と、所定の設定時間内にパルス遅延回路にてパルス信号が通過した反転回路の段数を検出して、その段数を表すデジタルデータを前記電圧信号ＶｉｎのＡ／Ｄ変換結果として出力する論理回路とを備えており、その論理回路は、電圧信号入力端子とは別の電源入力端子に印加される一定の電源電圧ＶＤＤＬで駆動されるようになっている。

そして特に、請求項１のＡ／Ｄ変換回路では、論理回路の電源電圧ＶＤＤＬと電圧信号Ｖｉｎの入力範囲とが、論理回路及びパルス遅延回路を構成するゲート回路の動作時に、電源入力端子及び電圧信号入力端子と他方の電源端子との間に貫通電流が流れないように設定されている。このため、無駄な貫通電流が流れることを防止して、消費電力を低減することができる。

ここで、貫通電流が流れないようにするための具体的な設定としては、例えば請求項２に記載のように、論理回路及びパルス遅延回路を構成するゲート回路を構成する複数種類のトランジスタのスレッシュホールド電圧の各絶対値を加算した値をＶｍａｘとすると、電源電圧ＶＤＤＬと電圧信号Ｖｉｎの入力範囲とを、そのＶｍａｘ以下に設定すれば良い。

より具体的に説明すると、例えば本Ａ／Ｄ変換回路をＣＭＯＳ回路で構成した場合、図４の右側に示したｐチャネルトランジスタｐＴとｎチャネルトランジスタｎＴとが、上記複数種類のトランジスタに相当することとなり、Ｖｍａｘ＝｜Ｖｔｈｎ｜＋｜Ｖｔｈｐ｜となる。そして、この場合に、電源電圧ＶＤＤＬと電圧信号Ｖｉｎの入力範囲とを、そのＶｍａｘ以下に設定すれば、あるゲート回路から他のあるゲートに入力される信号の電圧が、そのゲート回路を構成するｐチャネルトランジスタｐＴとｎチャネルトランジスタｎＴとを両方共にオンさせる電圧にはなりえず、ゲート回路の動作時に貫通電流が流れることを防ぐことができる。

次に、請求項３に記載のＡ／Ｄ変換回路は、請求項１のＡ／Ｄ変換回路と同様の構成を有しているが、この請求項３のＡ／Ｄ変換回路では、論理回路の電源電圧ＶＤＤＬと電圧信号Ｖｉｎの入力範囲とが、論理回路を構成するゲート回路の動作時に、電源入力端子と他方の電源端子との間に定常的な貫通電流が流れないように設定されている。このため、無駄な貫通電流が流れることを防止して、消費電力を低減することができる。

ここで、電源入力端子と他方の電源端子との間に定常的な貫通電流が流れないようにするための具体的な設定としては、例えば請求項４に記載の設定が考えられる。
即ち、まず、パルス遅延回路及び論理回路がＣＭＯＳ回路であると共に、パルス遅延回路のグランドラインと論理回路のグランドラインとが共通になっているものとする。そして、この場合、論理回路を構成するゲート回路のｎチャネルトランジスタとｐチャネルトランジスタとのスレッシュホールド電圧をそれぞれＶｔｈｎ，Ｖｔｈｐとし、その両スレッシュホールド電圧Ｖｔｈｎ，Ｖｔｈｐの各絶対値を加算した値をＶｍａｘ（＝｜Ｖｔｈｎ｜＋｜Ｖｔｈｐ｜）とすると、論理回路の電源電圧ＶＤＤＬと電圧信号Ｖｉｎの入力範囲とを、「ＶＤＤＬ≧Ｖｍａｘ」且つ「ＶＤＤＬ−｜Ｖｔｈｐ｜≦Ｖｉｎ≦ＶＤＤＬ」の関係を満たすように設定すれば良い。このように設定すれば、電源電圧ＶＤＤＬをＶｍａｘ以上に設定しても、パルス遅延回路から論理回路に出力される信号がハイレベル（＝Ｖｉｎ）の時に、その信号が入力される論理回路内のゲート回路を構成するｐチャネルトランジスタｐＴとｎチャネルトランジスタｎＴとが両方共にオンしてしまうことはなく、その結果、図５及び図６を用いて説明した定常的な貫通電流の発生を防止することができる。

次に、請求項５に記載のＡ／Ｄ変換回路では、請求項１〜４のＡ／Ｄ変換回路において、図１に示したＡ／Ｄ変換回路１００と同様に、パルス遅延回路が、複数個の反転回路をリング状に連結したリングゲート遅延回路となっている。そして、論理回路は、設定時間内に前記リングゲート遅延回路をパルス信号が周回した回数（周回回数）を計数するカウンタを有していると共に、前記設定時間内にパルス信号が通過した反転回路の段数を、リングゲート遅延回路でのパルス信号の周回位置と前記カウンタにより計数した周回回数とから検出するように構成されている。

そして特に、この請求項５のＡ／Ｄ変換回路では、リングゲート遅延回路をパルス信号が１周するのに要する時間である発振周期に対して、前記カウンタの動作速度の方が十分速いように構成されている。

つまり、論理回路の電源電圧ＶＤＤＬを低くすると、カウンタの動作速度も低下するが、請求項５のＡ／Ｄ変換回路によれば、リングゲート遅延回路の発振周期に対してカウンタの動作速度を十分に速くしているため、そのカウンタによってリングゲート遅延回路でのパルス信号の周回回数をカウントすることが可能な電源電圧ＶＤＤＬの最低値（つまり、正常なＡ／Ｄ変換動作が可能な電源電圧ＶＤＤＬの最低値）を低くすることができる。

このため、請求項５のＡ／Ｄ変換回路によれば、電源電圧ＶＤＤＬをより低く設定して、消費電力を一層低減することができる。
尚、リングゲート遅延回路の発振周期に対してカウンタの動作速度を十分に速くするには、カウンタの構成自体を動作速度が速いものにしても良いし、リングゲート遅延回路を構成する反転回路の段数を多くして発振周期の方を長くするようにしても良い。

そして、特に後者の場合には、カウンタの動作周期も低くなることから、低消費電力化に一層有利である。
また、後者の場合には、請求項６に記載の如く、リングゲート遅延回路を構成する反転回路の段数Ｎｒｄｕが、カウンタ内のクリティカルパス（カウンタが動作する際に信号が伝達する最も長い経路）におけるゲート回路の段数Ｎｃｇｔよりも大きくなるようにすれば良い。具体的には、請求項７に記載の如く「Ｎｒｄｕ≧１．５×Ｎｃｇｔ」の関係を満たすようにすることが好ましく、また請求項８に記載の如く「Ｎｒｄｕ≧２×Ｎｃｇｔ」の関係が満たされれば一層良い。

ところで、請求項５〜８のＡ／Ｄ変換回路において、リングゲート遅延回路としては、特許文献５に記載されている偶数段のリングゲート遅延回路（偶数段リングオシレータ）を用いることもできるが、請求項９に記載のように、奇数個の反転回路からなるリングゲート遅延回路を用いる方が消費電力の面では有利である。つまり、偶数段のリングゲート遅延回路では、変化方向が異なる２種類のパルスエッジ（メインエッジとリセットエッジ）を同時に周回させることとなるため、その分、消費電流が大きくなってしまうからである。

一方、近年、電力容量が比較的小さいユビキタス電源（太陽光，体温，足踏みなどによって電力を発生させる電源）で電子機器を作動させることが考えられているが、本発明（請求項１〜８）のＡ／Ｄ変換回路は、低消費電力で動作可能であるため、そのようなユビキタス電源で動作させるのに非常に好都が良い。更に、本発明のＡ／Ｄ変換回路は、オールデジタル回路であって低電圧でも動作可能であるため、ユビキタス電源で動作させる際に昇圧回路は不要となる。

また、本発明のＡ／Ｄ変換回路をユビキタス電源で動作させる場合、その電源回路などのノイズが電圧信号Ｖｉｎにクロストークする可能性があるが、もし、ノイズが電圧信号Ｖｉｎにクロストークしたとしても問題はない。パルス遅延回路を用いたＡ／Ｄ変換回路には、特許文献３に記載されているように、入力電圧信号Ｖｉｎから高周波ノイズ成分を除去するフィルタ効果があるからである。また、本発明のＡ／Ｄ変換回路を特許文献４に記載のセンサ回路に用いると共に、そのセンサ回路をユビキタス電源で動作させた場合、電圧信号Ｖｉｎに低周波ノイズが入ってきたとしても、特許文献４に記載の低周波ノイズ除去方法を実施することにより、その低周波ノイズの影響を無くすことができる。

以下に、本発明が適用された実施形態のＡ／Ｄ変換回路について説明する。
［第１実施形態］
第１実施形態のＡ／Ｄ変換回路１は、図７に示すように、先に背景技術の欄で説明した従来のＡ／Ｄ変換回路１００（図１）と回路構成は同じである。

但し、本第１実施形態のＡ／Ｄ変換回路１は、ＣＭＯＳ回路によって構成されていると共に、リングゲート遅延回路１０は、奇数個（例えば１５個）の反転回路（詳しくは、１個の否定論理積回路ＮＡＮＤと偶数個のインバータＩＮＶ）によって構成されている。そして更に、パルス遅延回路１０のグランドライン１０ｂと、カウンタ１２，ラッチ回路１４，パルスセレクタ１６，エンコーダ１８，及び信号処理回路１９からなる符号化処理ブロック３のグランドライン３ｂとが共通になっており、その両グランドライン１０ｂ，３ｂがパルス位相差符号化回路２のグランド端子２ｃに接続されている。

ここで特に、本第１実施形態のＡ／Ｄ変換回路１では、リングゲート遅延回路１０及び符号化処理ブロック３を構成するゲート回路のｎチャネルトランジスタｎＴとｐチャネルトランジスタｐＴ（図４の右側参照）とのスレッシュホールド電圧をそれぞれＶｔｈｎ，Ｖｔｈｐとし、その両スレッシュホールド電圧Ｖｔｈｎ，Ｖｔｈｐの各絶対値を加算した値をＶｍａｘ（＝｜Ｖｔｈｎ｜＋｜Ｖｔｈｐ｜）とすると、符号化処理ブロック３の電源電圧ＶＤＤＬとＡ／Ｄ変換対象である電圧信号Ｖｉｎの入力範囲とを、Ｖｍａｘ以下（ＶＤＤＬ及びＶｉｎ≦Ｖｍａｘ）に設定している。

このため、符号化処理ブロック３では、例えば、図４の右側に示した構成のインバータ３０に、リングゲート遅延回路１０から、図４の一点鎖線枠内に示した信号（即ち、ハイレベルが電圧信号Ｖｉｎと同じ電圧でローレベルが０Ｖの信号）Ｒｏが入力されても、そのインバータ３０のｎチャネルトランジスタｎＴとｐチャネルトランジスタｐＴとが同時にオンすることはなく、その結果、そのインバータ３０に貫通電流が流れなくなる。

つまり、図４に示すように、インバータ３０への入力信号がローレベルである期間をａとし、上記入力信号がローレベルからハイレベルに変化する過渡期をｂとし、上記入力信号がハイレベルである期間をｃとし、上記入力信号がハイレベルからローレベルに変化する過渡期をｄとすると、そのａ〜ｄの各時間領域にてインバータ３０に流れる電流の種類は下記の表１のようになり、インバータ３０には充放電電流Ｙｂ，Ｙｃのみしか流れなくなる。よって、インバータ３０での消費電流を大幅に減少させることができる。

そして、このことは、リングゲート遅延回路１０からの信号Ｒｏを入力するインバータに限らず、符号化処理ブロック３内のインバータを始めとする各ゲート回路について共通に起こることである。各ゲート回路の入力電圧が、そのゲート回路を構成するｐチャネルトランジスタｐＴとｎチャネルトランジスタｎＴとを両方共にオンさせる電圧にはなりえないからである。

よって、符号化処理ブロック３を構成する各ゲート回路が動作する時に、電源入力端子２ｂとグランド端子２ｃ（他方の電源端子に相当）との間に貫通電流が流れてしまうことが防止され、その結果、符号化処理ブロック３での消費電力を大幅に減少させることができる。

更に、電圧信号Ｖｉｎの入力範囲も上記Ｖｍａｘ以下に設定することにより、リングゲート遅延回路１０を構成する各ゲート回路（反転回路ＮＡＮＤ，ＩＮＶ）についても、そのゲート回路の動作時（反転動作時）に、それらを構成するｎチャネルトランジスタｎＴとｐチャネルトランジスタｐＴとが同時にオンすることはなく、電圧信号Ｖｉｎの入力端子２ａとグランド端子２ｃとの間に貫通電流が流れてしまうことが防止される。よって、リングゲート遅延回路１０での消費電力も大幅に減少させることができる。

以上のことから、本第１実施形態のＡ／Ｄ変換回路１によれば、消費電力を確実に低減することができる。
尚、「ＶＤＤＬ及びＶｉｎ≦Ｖｍａｘ」の関係を実現するには、ＶＤＤＬとＶｉｎとを小さく設定する他に、図８に示すように、ＶｔｈｐとＶｔｈｎとを調整して、Ｖｍａｘの方を大きくするようにしても良い。
［第２実施形態］
次に、第２実施形態のＡ／Ｄ変換回路は、上記第１実施形態のＡ／Ｄ変換回路１と比較すると、電圧信号Ｖｉｎの入力範囲と電源電圧ＶＤＤＬの設定だけが異なっている。尚、このため、以下の説明では、第１実施形態と同じ符号を用いる。

即ち、本第２実施形態のＡ／Ｄ変換回路１では、電源電圧ＶＤＤＬをＶｍａｘ（＝｜Ｖｔｈｎ｜＋｜Ｖｔｈｐ｜）以上に設定しているが、ただ単にそのようにしているのではなく、電源電圧ＶＤＤＬと電圧信号Ｖｉｎの入力範囲とを、「ＶＤＤＬ−｜Ｖｔｈｐ｜≦Ｖｉｎ≦ＶＤＤＬ」の関係を満たすように設定している。

このため、リングゲート遅延回路１０から符号化処理ブロック３に出力される信号Ｒｏがハイレベル（＝Ｖｉｎ）の時に、その信号Ｒｏが入力される符号化処理ブロック３内のゲート回路を構成するｐチャネルトランジスタｐＴとｎチャネルトランジスタｎＴとが両方共にオンしてしまうことがない。これは、図５における（２）の太線矢印で示すように、リングゲート遅延回路１０から符号化処理ブロック３への信号Ｒｏがハイレベルであれば、その電圧値は必ず「ＶＤＤＬ−｜Ｖｔｈｐ｜」以上となるからである。

そして、このことから、リングゲート遅延回路１０からの信号Ｒｏが入力される符号化処理ブロック３内のゲート回路においては、入力信号が貫通電流の流れる領域にとどまる時間が短くなり、その結果、符号化処理ブロック３を構成するゲート回路の動作時に、電源入力端子２ｂとグランド端子２ｃとの間に定常的な貫通電流が流れてしまうことが防止される。

よって、本第２実施形態のＡ／Ｄ変換回路１によっても、消費電力を確実に低減することができる。尚、このことは、前述した図６において、黒丸印（●）の場合よりも、四角印（□）の場合（即ち、ＶＤＤＬ＝Ｖｉｎとした場合）の方が、電源電圧ＶＤＤＬ系の消費電流ＩＤＤＬが小さくなっていることからも明らかである。

尚、上記第１及び第２実施形態のＡ／Ｄ変換回路１においては、リングゲート遅延回路１０がパルス遅延回路に相当し、符号化処理ブロック３が論理回路に相当している。また、前述した図３（ａ）のＴｃ又は図３（ｂ）のＴＤが設定時間に相当している。
［その他］
ところで、上記第１及び第２実施形態のＡ／Ｄ変換回路１においては、リングゲート遅延回路１０をパルス信号が１周するのに要する時間である発振周期に対して、カウンタ１２の動作速度の方が十分速いように構成しておくことが好ましい。

具体的な手法としては、カウンタ１２自体を動作速度が速いものにしても良いが、図９に示すように、リングゲート遅延回路１０を構成する反転回路の段数Ｎｒｄｕが、カウンタ１２内のクリティカルパス（カウンタ１２が動作する際に信号が伝達する最も長い経路）におけるゲート回路の段数Ｎｃｇｔよりも大きくなるようにしておけば良い。尚、「Ｎｒｄｕ≧１．５×Ｎｃｇｔ」の関係を満たすようにすることが好ましく、「Ｎｒｄｕ≧２×Ｎｃｇｔ」の関係が満たされれば更に良い。また、図９では、カウンタ１２を一般的な同期式カウンタとして表している。

そして、このようにリングゲート遅延回路１０の発振周期に対して、カウンタ１２の動作速度の方が十分速いように構成しておけば、カウンタ１２によってリングゲート遅延回路１０でのパルス信号の周回回数をカウントすることが可能な電源電圧ＶＤＤＬの最低値（即ち、Ａ／Ｄ変換動作が可能な電源電圧ＶＤＤＬの最低値）を低くすることができる。よって、電源電圧ＶＤＤＬをより低く設定して、消費電力を一層低減することができるようになる。

また特に、リングゲート遅延回路１０を構成する反転回路の段数Ｎｒｄｕを多くして発振周期の方を長くするようにしたならば、カウンタ１２の動作周期も低くなることから、低消費電力化に一層有利である。

以上、本発明の一実施形態について説明したが、本発明は、種々の形態を採り得ることは言うまでもない。
例えば、リングゲート遅延回路１０としては、特許文献５に記載されている偶数段のリングゲート遅延回路を用いることもできる。但し、消費電力の面では、奇数段のリングゲート遅延回路を用いる方が有利である。

また、リングゲート遅延回路１０の代わりに、リング状ではないパルス遅延回路（複数個の反転回路を直線状に接続してなるパルス遅延回路）を用いても良く、この場合には、例えば特許文献３の図１（ａ）に記載されている回路構成とすれば良い。

一方、第１実施形態のＡ／Ｄ変換回路１については、パルス遅延回路１０と符号化処理ブロック３とでグランドラインを分けると共に、その各々についてグランド端子を設けるようにしても良い。

リングゲート遅延回路を用いたＡ／Ｄ変換回路の構成を表す概略構成図である。 制御回路の構成を表すブロック図である。 従来及び実施形態のＡ／Ｄ変換回路の動作を表すタイムチャートである。 従来回路の問題及び第１実施形態の効果を説明するための説明図である。 定常的な貫通電流の発生と第２実施形態の効果とを説明する説明図である。 定常的な貫通電流の発生を説明するためのグラフである。 実施形態のＡ／Ｄ変換回路の構成及び電源供給方法を表す説明図である。 第１実施形態の実現方法の一例を説明する説明図である。 リングゲート遅延回路内のゲート回路段数とカウンタ内のクリティカルパスにおけるゲート回路段数との関係を説明する説明図である。

符号の説明

１…Ａ／Ｄ変換回路、２…パルス位相差符号化回路、２ａ…電圧信号入力端子、２ｂ…電源入力端子、２ｃ…グランド端子、３…符号化処理ブロック、４…制御回路、１０…リングゲート遅延回路、３ａ，１０ａ…電源ライン、３ｂ，１０ｂ…グランドライン、１２，２４…カウンタ、１４…ラッチ回路、１６…パルスセレクタ、１８…エンコーダ、１９…信号処理回路、２０…データ出力ライン、２２…発振器、２６…デコーダ、３０…インバータ（ゲート回路）、３２…入力端子、ｎＴ…ｎチャネルトランジスタ、ｐＴ…ｐチャネルトランジスタ

Claims (9)

1. 入力信号を反転して出力し且つ反転動作時間が電源電圧により変化する反転回路が複数個接続され、前記各反転回路によりパルス信号を順次遅延しながら伝送させるパルス遅延回路と、
   該パルス遅延回路内の各反転回路の電源ラインに接続され、その電源ラインにＡ／Ｄ変換の対象となるアナログの電圧信号を前記各反転回路の反転動作時間を変化させる目的で印加する電圧信号入力端子と、
   設定時間内に前記パルス遅延回路にてパルス信号が通過した反転回路の段数を検出して、その段数を表すデジタルデータを前記電圧信号のＡ／Ｄ変換結果として出力する論理回路とを備え、
   更に、前記論理回路が、前記電圧信号入力端子とは別の電源入力端子に印加される一定の電源電圧で駆動されるＡ／Ｄ変換回路において、
   前記電源電圧と前記電圧信号の入力範囲とが、前記論理回路及び前記パルス遅延回路を構成するゲート回路の動作時に、前記電源入力端子及び前記電圧信号入力端子と他方の電源端子との間に貫通電流が流れないように設定されていること、
   を特徴とするＡ／Ｄ変換回路。
2. 請求項１に記載のＡ／Ｄ変換回路において、
   前記ゲート回路を構成する複数種類のトランジスタのスレッシュホールド電圧の各絶対値を加算した値をＶｍａｘとすると、前記電源電圧と前記電圧信号の入力範囲とが、前記Ｖｍａｘ以下に設定されていること、
   を特徴とするＡ／Ｄ変換回路。
3. 入力信号を反転して出力し且つ反転動作時間が電源電圧により変化する反転回路が複数個接続され、前記各反転回路によりパルス信号を順次遅延しながら伝送させるパルス遅延回路と、
   該パルス遅延回路内の各反転回路の電源ラインに接続され、その電源ラインにＡ／Ｄ変換の対象となるアナログの電圧信号を前記各反転回路の反転動作時間を変化させる目的で印加する電圧信号入力端子と、
   設定時間内に前記パルス遅延回路にてパルス信号が通過した反転回路の段数を検出して、その段数を表すデジタルデータを前記電圧信号のＡ／Ｄ変換結果として出力する論理回路とを備え、
   更に、前記論理回路が、前記電圧信号入力端子とは別の電源入力端子に印加される一定の電源電圧で駆動されるＡ／Ｄ変換回路において、
   前記電源電圧と前記電圧信号の入力範囲とが、前記論理回路を構成するゲート回路の動作時に、前記電源入力端子と他方の電源端子との間に定常的な貫通電流が流れないように設定されていること、
   を特徴とするＡ／Ｄ変換回路。
4. 請求項３に記載のＡ／Ｄ変換回路において、
   前記パルス遅延回路及び前記論理回路がＣＭＯＳ回路であると共に、前記パルス遅延回路のグランドラインと前記論理回路のグランドラインとが共通になっており、
   更に、前記ゲート回路を構成するｎチャネルトランジスタとｐチャネルトランジスタとのスレッシュホールド電圧をそれぞれＶｔｈｎ，Ｖｔｈｐとし、その両スレッシュホールド電圧Ｖｔｈｎ，Ｖｔｈｐの各絶対値を加算した値をＶｍａｘとし、前記電源電圧をＶＤＤＬとし、前記電圧信号をＶｉｎとすると、
   前記電源電圧と前記電圧信号の入力範囲とが、下記の式１及び式２を満たすように設定されていること、
   を特徴とするＡ／Ｄ変換回路。
   ＶＤＤＬ≧Ｖｍａｘ …式１
   ＶＤＤＬ−｜Ｖｔｈｐ｜≦Ｖｉｎ≦ＶＤＤＬ …式２
5. 請求項１ないし請求項４の何れか１項に記載のＡ／Ｄ変換回路において、
   前記パルス遅延回路は、前記複数個の反転回路がリング状に連結されることにより、前記パルス信号を周回させるリングゲート遅延回路であると共に、
   前記論理回路は、前記設定時間内に前記リングゲート遅延回路を前記パルス信号が周回した回数（以下、周回回数という）を計数するカウンタを有していると共に、前記設定時間内に前記パルス信号が通過した反転回路の段数を、前記リングゲート遅延回路でのパルス信号の周回位置と前記カウンタにより計数した周回回数とから検出するように構成されており、
   更に、前記リングゲート遅延回路を前記パルス信号が１周するのに要する時間である発振周期に対して、前記カウンタの動作速度の方が十分速いように構成されていること、
   を特徴とするＡ／Ｄ変換回路。
6. 請求項５に記載のＡ／Ｄ変換回路において、
   前記リングゲート遅延回路を構成する反転回路の段数Ｎｒｄｕが、前記カウンタ内のクリティカルパスにおけるゲート回路の段数Ｎｃｇｔよりも大きいこと、
   を特徴とするＡ／Ｄ変換回路。
7. 請求項６に記載のＡ／Ｄ変換回路において、
   「Ｎｒｄｕ≧１．５×Ｎｃｇｔ」であること、
   を特徴とするＡ／Ｄ変換回路。
8. 請求項６に記載のＡ／Ｄ変換回路において、
   「Ｎｒｄｕ≧２×Ｎｃｇｔ」であること、
   を特徴とするＡ／Ｄ変換回路。
9. 請求項５ないし請求項８の何れか１項に記載のＡ／Ｄ変換回路において、
   前記リングゲート遅延回路は、奇数個の反転回路からなること、
   を特徴とするＡ／Ｄ変換回路。

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