JP2010103938A

JP2010103938A - Ａ／ｄ変換回路

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Publication number: JP2010103938A
Application number: JP2008275769A
Authority: JP
Inventors: Susumu Yamazaki; 晋山崎
Original assignee: Denso Corp; Olympus Corp
Current assignee: Denso Corp; Olympus Corp
Priority date: 2008-10-27
Filing date: 2008-10-27
Publication date: 2010-05-06

Abstract

【課題】A/D変換可能なアナログ入力信号のレベルの範囲を広げることができるA/D変換回路を提供する。
【解決手段】A/D変換回路100a，100b，100cはそれぞれ、パルス走行部と符号化部とを有しており、異なる電源電圧が供給されている。パルス走行部は、走行するパルスに対して、アナログ入力信号の大きさに応じた遅延量を与える複数の遅延素子を有する。符号化部は、入力されるサンプリングクロックに従って、パルスの走行位置に応じたデジタル値を出力する。選択部2000は、アナログ入力信号のレベルに応じて複数のA/D変換回路のうち少なくとも一つを選択し、選択したA/D変換回路にアナログ入力信号を入力する。
【選択図】図２

Description

本発明は、アナログ入力信号に応じた二進数のデジタル変換値を出力するA/D（アナログ・デジタル）変換回路に関する。

従来からのA/D変換回路の一例としては、複数の反転素子を直列に接続してリング状の回路を構成したパルス走行部を用い、入力信号としてのアナログ入力信号を各反転素子の電源電圧として印加し、反転素子におけるパルスの遅延時間が電源電圧によって変化することを利用したA/D変換回路が知られている（例えば、特許文献１参照）。このA/D変換回路は、A/D変換を行う周期（以下、「サンプリング周期」とする）内にパルスがパルス走行部中を周回する数をカウントすると共にパルス走行部内のパルスの走行位置を検出およびエンコードし、周回数のカウント値および走行位置のエンコード値を用いてアナログ入力信号のA/D変換を行う。
特開２００４−２７４１５７号公報

しかし、上述した従来のA/D変換回路では、パルスがパルス走行部を周回する数をカウントするカウンタ部や、パルス走行部内のパルスの走行位置を検出およびエンコードするラッチ・エンコーダ部はデジタル回路で構成されているため、A/D変換可能なアナログ入力信号の最小値はカウンタ部やラッチ・エンコーダ部の閾値で制限されてしまうという問題がある。以下、図５（ａ），（ｂ）を用いて、この問題を説明する。

図５（ａ），（ｂ）は、カウンタ部の閾値以上の一定レベルを有するアナログ入力信号と、カウンタ部の閾値以下の一定レベルを有するアナログ入力信号とをA/D変換回路に入力した場合にパルス走行部からカウンタ部へ出力されるパルスを示している。なお、A/D変換回路がA/D変換可能なアナログ入力信号の最小値はラッチ・エンコーダ部の閾値によっても制限されるが、説明の簡便化のためにカウンタ部の閾値のみについて説明する。カウンタ部の閾値は、パルス走行部からのパルスが入力されるカウンタ部の閾値電圧を示し、通常はカウンタ部を動作させる電源電圧の半分の電圧値に設定されている。

アナログ入力信号が各反転素子の電源電圧として印加されているため、パルス走行部から出力されるパルスの振幅はアナログ入力信号と等しくなる。従って、図５（ａ）の場合では、パルス走行部から出力されたパルス500aの振幅はカウンタ部の閾値以上になり、カウンタ部がパルス500aの数をカウントできる。つまり、A/D変換回路がアナログ入力信号をA/D変換できることになる。これに対して、図５（ｂ）の場合では、パルス走行部から出力されたパルス500bの振幅はカウンタ部の閾値以下であるため、カウンタ部がパルス500bの数をカウントできない。つまり、A/D変換回路がアナログ入力信号をA/D変換できないことになる。

より具体的には、カウンタ部の電源電圧を3.3Vと仮定すると、カウンタ部の閾値は1.65Vとなり、A/D変換回路は、1.65Vよりも小さいアナログ入力信号をA/D変換できない。従って、従来のA/D変換回路では、A/D変換可能なアナログ入力信号の最小値はカウンタ部およびエンコーダ部の閾値以上に制限されてしまう。また、従来のA/D変換回路では、A/D変換可能なアナログ入力信号の最大値はカウンタ部およびエンコーダ部の電源電圧以下に制限されてしまうという問題もある。

本発明は、上述した課題に鑑みてなされたものであって、A/D変換可能なアナログ入力信号のレベルの範囲を広げることができるA/D変換回路を提供することを目的とする。

本発明は、上記の課題を解決するためになされたもので、走行するパルスに対して、アナログ入力信号の大きさに応じた遅延量を与える複数の遅延素子が連結された複数のパルス走行部と、各々の前記パルス走行部に対応して設けられ、各々に異なる電源電圧が供給され、入力されるサンプリングクロックに従って、前記パルスの走行位置に応じたデジタル値を出力する複数の符号化部と、前記アナログ入力信号のレベルに応じて前記複数のパルス走行部のうち少なくとも一つを選択し、選択した前記パルス走行部に前記アナログ入力信号を入力する選択部と、を有することを特徴とするA/D変換回路である。

また、本発明のA/D変換回路において、前記選択部は、前記アナログ入力信号のレベルと所定電圧を比較し、比較結果に基づいて前記複数のパルス走行部のうち少なくとも一つを選択し、選択した前記パルス走行部に前記アナログ入力信号を入力することを特徴とする。

本発明によれば、複数のパルス走行部と、各々のパルス走行部に対応し、異なる電源電圧が供給された複数の符号化部とを設け、アナログ入力信号のレベルに応じて、アナログ入力信号を入力するパルス走行回路を選択するようにしたので、A/D変換可能なアナログ入力信号のレベルの範囲を広げることができる。

以下、図面を参照し、本発明の実施形態を説明する。図１は、本発明の一実施形態によるA/D変換回路の構成を示している。以下では、図中の各構成について説明する。図１に示すA/D変換回路100は、パルス走行部101、カウンタ部102、ラッチ部103，105、ラッチ・エンコーダ部104、および演算部106を備える。さらに、パルス走行部101は、2入力の否定論理積NAND回路101aと、複数個（偶数個）の反転素子101c（遅延素子）から構成される反転回路101bとを備えて構成されている。また、カウンタ部102およびラッチ・エンコーダ部104は、パルス走行部101におけるパルスの走行位置に応じたデジタル値を出力する符号化部1000を構成している。

パルス走行部101の電源端子の一方は、入力信号としてのアナログ入力信号Vinに接続され、他方はグランドGNDに接続されており、アナログ入力信号Vinがパルス走行部101の電源電圧として供給される。また、否定論理積NAND回路101aと反転回路101bが直列に接続され、反転回路101bの最後尾に配置された反転素子101cの出力信号が否定論理積NAND回路101aの一方の入力に接続されているため、パルス走行部101はリング状の回路を構成している。否定論理積NAND回路101aの他方の入力には、A/D変換の開始を指示するスタートパルス信号PAが入力されている。

カウンタ部102には、反転素子101cの出力信号が入力されている。カウンタ部102は、反転素子101cの出力信号をカウントした結果をラッチ部103へ出力する。ラッチ部103はカウンタ部102からの出力信号をラッチして14ビットの信号を出力する。

ラッチ・エンコーダ部104には、否定論理積NAND回路101aの出力信号、反転回路101bの出力信号、およびサンプリングクロックCKが入力されている。ラッチ・エンコーダ部104は否定論理積NAND回路101aおよび反転回路101bの出力信号をラッチおよびエンコードして4ビットの信号を出力する。

ラッチ部105には、ラッチ部103の出力信号とラッチ・エンコーダ部104の出力信号から生成される18ビットのデジタルデータDTが入力されている。ラッチ部105はデジタルデータDTをラッチして出力する。演算部106には、ラッチ部103の出力信号とラッチ・エンコーダ部104の出力信号から生成されるデジタルデータDTとラッチ部105の出力信号が入力されている。演算部106は、ラッチ部103の出力信号とラッチ・エンコーダ部104の出力信号から生成されるデジタルデータDTとラッチ部105の出力信号との差を演算し、演算結果をA/D変換結果として出力する。サンプリングクロックCKは、ラッチ部103，105およびラッチ・エンコーダ部104に入力されており、それぞれの構成要素の動作周期を一致させている。

本実施形態において、説明の簡便化のために、A/D変換回路がA/D変換結果として出力できるデジタルデータの最大のビット数を具体的に18ビットとして説明するが、このビット数は18ビットを超えるビット数または18ビット未満のビット数に設定しても良く、利用形態に応じて最適なビット数を設定しても同様の効果が得られる。同様に、ラッチ・エンコーダ部104が出力できるデジタルデータの最大のビット数を具体的に4ビットとして説明し、ラッチ部103が出力できるデジタルデータの最大のビット数を具体的に14ビットとして説明するが、これらのビット数も、A/D変換回路が出力できるデジタルデータの最大のビット数と同様に上記に限られるものではない。

次に、以上のように構成されたA/D変換回路100の動作を説明する。はじめに、スタートパルス信号PAがL（Low）レベルからH（High）レベルになると、パルス走行部101はパルス信号を周回させる。カウンタ部102は、パルス信号がパルス走行部101を周回する周回数をカウントし、二進数のデジタルデータ（本実施形態では14ビット）を生成（エンコード）する。反転素子101cにおけるパルスの遅延時間が電源電圧によって変化するため、パルス信号がパルス走行部101を周回する周回数は、アナログ入力信号VinおよびサンプリングクロックCKに応じて変化する。

ラッチ部103は、カウンタ部102から出力されるデジタルデータをラッチし、サンプリング周期ごとに出力する。ラッチ・エンコーダ部104は、パルス信号がパルス走行部101を周回している周回位置を検出し、その周回位置に対応した二進数のデジタルデータ（本実施形態では4ビット）を生成（エンコード）し、サンプリング周期ごとに出力する。これらのデジタルデータの出力を用い、ラッチ部103から出力されるデジタルデータを上位ビットとし、ラッチ・エンコーダ部104から出力されるデジタルデータを下位ビットとするデジタルデータDT（本実施形態では18ビット）が生成される。

ラッチ部105は、デジタルデータDTをラッチし、サンプリング周期ごとに出力する。演算部106は、デジタルデータDTとラッチ部105の出力信号のデジタルデータとの差を演算し、その演算結果をA/D変換出力DTOとして出力する。A/D変換出力DTOは、サンプリングクロックCKのサンプリング周波数におけるアナログ入力信号Vinに対応したデジタルデータとなっている。

さらに、A/D変換回路100は、サンプリングクロックCKのサンプリング周波数に対応して周期的に動作しているため、サンプリングクロックCKの立ち上がり（または立ち下がり）で、アナログ入力信号Vinに対応したA/D変換出力DTOを周期的に出力する。

図２は、上記のA/D変換回路を含む、本実施形態のA/D変換システムの構成を示している。以下では、図中の各構成について説明する。図２に示すA/D変換システムは、A/D変換回路100a，100b，100c、比較部201、第1基準電圧生成部202、第2基準電圧生成部203、制御部204、3端子スイッチ205，206，207、バッファ部208，209，210、および演算部211，212を備えて構成されている。比較部201、制御部204、および3端子スイッチ205，206，207は、アナログ信号200のレベルに応じてA/D変換回路100a，100b，100cのうち一つを選択し、選択したA/D変換回路にアナログ信号200を入力する選択部2000を構成している。なお、A/D変換回路100a，100b，100cの各構成および動作は上記のA/D変換回路100と同一であるので、簡便化のため説明を省略する。

A/D変換回路100aには、カウンタ部およびラッチ・エンコーダ部に供給される電源電圧として3.3Vが供給されている。また、A/D変換回路100aには、アナログ入力信号Vinとしてバッファ部208の出力信号が入力されている。さらに、A/D変換回路100aには、スタートパルス信号PAおよびサンプリングクロックCKも入力されている。A/D変換回路100aはサンプリングクロックCKの立ち上がり（または立ち下がり）で、アナログ入力信号Vinに対応したA/D変換出力DTO’aを周期的に出力する。以下では、A/D変換回路100aがサンプリング周期ごとに出力するA/D変換出力DTO’をそれぞれA/D変換出力DTO’a1，DTO’a2，DTO’a3，・・・とする。

バッファ部208には、入力信号として3端子スイッチ205の出力信号が入力されており、バッファ部208はこの出力信号をアナログ入力信号VinとしてA/D変換回路100aへ出力する。3端子スイッチ205は、端子205a，205b，205cを有している。端子205aには、A/D変換されるアナログ信号200が入力されている。端子205bはグランドGNDに接続され、端子205cはバッファ部208の入力端子に接続されている。

また、3端子スイッチ205には制御部204からの信号SW1が入力されており、3端子スイッチ205に信号SW1のLレベルが入力された場合には、3端子スイッチ205は端子205bと端子205cが接続される状態になり、グランドGNDレベル（つまり0V）の信号がバッファ部208を介してA/D変換回路100aに入力される。一方、3端子スイッチ205に信号SW1のHレベルが入力された場合には、3端子スイッチ205は端子205aと端子205cが接続される状態になり、A/D変換されるアナログ信号200がバッファ部208を介してA/D変換回路100aに入力される。

A/D変換回路100bには、カウンタ部およびラッチ・エンコーダ部に供給される電源電圧として1.8Vが供給されている。また、A/D変換回路100bには、アナログ入力信号Vinとしてバッファ部209の出力信号が入力されている。さらに、A/D変換回路100bには、スタートパルス信号PAおよびサンプリングクロックCKも入力されている。A/D変換回路100bはサンプリングクロックCKの立ち上がり（または立ち下がり）で、アナログ入力信号Vinに対応したA/D変換出力DTO’bを周期的に出力する。以下では、A/D変換回路100bがサンプリング周期ごとに出力するA/D変換出力DTO’をそれぞれA/D変換出力DTO’b1，DTO’b2，DTO’b3，・・・とする。

バッファ部209には、入力信号として3端子スイッチ206の出力信号が入力されており、バッファ部209はこの出力信号をアナログ入力信号VinとしてA/D変換回路100bへ出力する。3端子スイッチ206は、端子206a，206b，206cを有している。端子206aには、A/D変換されるアナログ信号200が入力されている。端子206bはグランドGNDに接続され、端子206cはバッファ部209の入力端子に接続されている。

また、3端子スイッチ206には制御部204からの信号SW2が入力されており、3端子スイッチ206に信号SW2のLレベルが入力された場合には、3端子スイッチ206は端子206bと端子206cが接続される状態になり、グランドGNDレベル（つまり0V）の信号がバッファ部209を介してA/D変換回路100bに入力される。一方、3端子スイッチ206に信号SW2のHレベルが入力された場合には、3端子スイッチ206は端子206aと端子206cが接続される状態になり、A/D変換されるアナログ信号200がバッファ部209を介してA/D変換回路100bに入力される。

A/D変換回路100cには、カウンタ部およびラッチ・エンコーダ部に供給される電源電圧として1.2Vが供給されている。また、A/D変換回路100cには、アナログ入力信号Vinとしてバッファ部210の出力信号が入力されている。さらに、A/D変換回路100cには、スタートパルス信号PAおよびサンプリングクロックCKも入力されている。A/D変換回路100cはサンプリングクロックCKの立ち上がり（または立ち下がり）で、アナログ入力信号Vinに対応したA/D変換出力DTO’cを周期的に出力する。以下では、A/D変換回路100cがサンプリング周期ごとに出力するA/D変換出力DTO’cをそれぞれA/D変換出力DTO’c1，DTO’c2，DTO’c3，・・・とする。

バッファ部210には、入力信号として3端子スイッチ207の出力信号が入力されており、バッファ部210はこの出力信号をアナログ入力信号VinとしてA/D変換回路100cへ出力する。3端子スイッチ207は、端子207a，207b，207cを有している。端子207aには、A/D変換されるアナログ信号200が入力されている。端子207bはグランドGNDが接続され、端子207cはバッファ部210の入力端子に接続されている。

また、3端子スイッチ207には制御部204からの信号SW3が入力されており、3端子スイッチ207に信号SW3のLレベルが入力された場合には、3端子スイッチ207は端子207bと端子207cが接続される状態になり、グランドGNDレベル（つまり0V）の信号がバッファ部210を介してA/D変換回路100cに入力される。一方、3端子スイッチ207に信号SW3のHレベルが入力された場合には、3端子スイッチ207は端子207aと端子207cが接続される状態になり、A/D変換されるアナログ信号200がバッファ部210を介してA/D変換回路100cに入力される。

なお、本実施形態において、説明の簡便化のためにA/D変換回路100a 、A/D変換回路100b、A/D変換回路100cの各電源電圧を3.3V、1.8V、1.2Vとして説明するが、この各電源電圧は上記の値に限られるものではなく、実際に入力するアナログ入力信号のレベルに応じて変更することができる。

A/D変換されるアナログ信号200は、3端子スイッチ205，206，207および比較部201に入力されている。比較部201には、アナログ信号200の他に、第1基準電圧生成部202、第2基準電圧生成部203の出力信号が入力されている。

比較部201は、アナログ信号200と第1基準電圧生成部202および第2基準電圧生成部203の出力信号とのレベルを比較し、その比較結果に応じた出力信号を制御部204へ出力する。第1基準電圧生成部202は、A/D変換回路100aがA/D変換可能なレベルの下限値（1.65V）より大きく、A/D変換回路100bの電源電圧（1.8V）より小さい範囲の一定電圧（第1基準電圧）を生成する。第2基準電圧生成部203は、A/D変換回路100bがA/D変換可能なレベルの下限値（0.9V）より大きく、A/D変換回路100cの電源電圧（1.2V）より小さい範囲の一定電圧（第2基準電圧）を生成する。

演算部211には、A/D変換回路100bのA/D変換出力DTO'bとA/D変換回路100cのA/D変換出力DTO’cが入力されており、演算部211は2つの入力信号を加算した信号を演算部212へ出力する。演算部212には、演算部211の出力信号とA/D変換回路100aのA/D変換出力DTO'aが入力されており、演算部212は2つの入力信号を加算した信号をA/D変換出力DTOとして出力する。

次に、図３および図４を参照しながら、以上のように構成されたA/D変換システムの動作を説明する。図３はアナログ信号200と信号SW1，SW2，SW3の変化を示している。図４はサンプリングクロックCK、スタートパルス信号PA、信号SW1，SW2，SW3、および各A/D変換出力の変化を示している。

はじめに、スタートパルス信号PAがLレベルからHレベルになり、A/D変換回路100a，100b，100cがA/D変換を開始する。

＜第１動作状態：アナログ信号200のレベルが第1基準電圧、第2基準電圧よりも大きい場合＞
続いて、比較部201がアナログ信号200のレベルと第1基準電圧、第2基準電圧を比較する。その結果、アナログ信号200のレベルが第1基準電圧、第2基準電圧よりも大きいと判断された場合、その判断結果に対応した信号が比較部201から制御部204へ出力される。この場合には、信号SW１のみがHレベルになり、信号SW2，SW3はLレベルになる（図３における期間a）。

この期間においては、アナログ信号200は3端子スイッチ205およびバッファ部208を介し、アナログ入力信号VinとしてA/D変換回路100aに入力され、A/D変換回路100aのA/D変換出力DTO’aとして、アナログ入力信号VinのA/D変換結果が出力される。また、A/D変換回路100b，100cにはグランドGNDレベル（0V）の信号が入力され、A/D変換回路100bの A/D変換出力DTO’b、A/D変換回路100cのA/D変換出力DTO’cとして0が出力される。A/D変換出力DTOは各A/D変換回路のA/D変換出力の和であるので、A/D変換出力DTO＝A/D変換出力DTO’aとなる（図４における期間A）。

＜第２動作状態：アナログ信号200のレベルが第1基準電圧よりも小さく、第2基準電圧よりも大きい場合＞
比較部201がアナログ信号200のレベルと第1基準電圧、第2基準電圧を比較し、アナログ信号200のレベルが第1基準電圧よりも小さく、第2基準電圧よりも大きいと判断された場合には、その判断結果に対応した信号が比較部201から制御部204へ出力される。この場合には、信号SW2のみがHレベルになり、信号SW1，SW3はLレベルになる（図３における期間b）。

この期間においては、アナログ信号200は3端子スイッチ206およびバッファ部209を介し、アナログ入力信号VinとしてA/D変換回路100bに入力され、A/D変換回路100bのA/D変換出力DTO’bとして、アナログ入力信号VinのA/D変換結果が出力される。また、A/D変換回路100a，100cにはグランドGNDレベル（0V）の信号が入力され、A/D変換回路100aの A/D変換出力DTO’a、A/D変換回路100cのA/D変換出力DTO’cとして0が出力される。

期間aと期間bの切り替わりのタイミングがサンプリング周期中でない場合、A/D変換出力DTO＝A/D変換出力DTO’bとなる。しかし、期間aと期間bの切り替わりのタイミングがサンプリング周期中である場合、A/D変換出力DTO＝A/D変換出力DTO’a＋AD変換出力DTO’bとなる（図４における期間B）。

＜第３動作状態：アナログ信号200のレベルが第1基準電圧、第2基準電圧よりも小さい場合＞
比較部201がアナログ信号200と第1基準電圧、第2基準電圧を比較し、アナログ信号200のレベルが第1基準電圧、第2基準電圧よりも小さいと判断された場合には、その判断結果に対応した信号が比較部201から制御部204へ出力される。この場合には、信号SW3のみがHレベルになり、信号SW1，SW2はLレベルになる（図３における期間c）。

この期間においては、アナログ信号200は3端子スイッチ207およびバッファ部210を介し、アナログ入力信号VinとしてA/D変換回路100cに入力され、A/D変換回路100cのA/D変換出力DTO’cとして、アナログ入力信号VinのA/D変換結果が出力される。また、A/D変換回路100a，100bにはグランドGNDレベル（0V）の信号が入力され、A/D変換回路100aの A/D変換出力DTO’a、A/D変換回路100bのA/D変換出力DTO’bとして0が出力される。

この期間bと期間cの切り替わりのタイミングがサンプリング周期中でない場合、A/D変換出力DTO＝A/D変換出力DTO’cとなる（図４における期間D）。しかし、期間bと期間cの切り替わりのタイミングがサンプリング周期中である場合、A/D変換出力DTO＝A/D変換出力DTO’b＋AD変換出力DTO’cとなる（図４における期間C）。

上述したように、本実施形態によれば、アナログ入力信号の大きさに応じて、アナログ入力信号をA/D変換可能なカウンタ部およびラッチ・エンコーダ部を有するA/D変換回路が選択され、選択されたA/D変換回路にアナログ入力信号が入力される。これによって、0.6Vから3.3Vの間でアナログ入力信号をA/D変換できるようになり、 A/D変換可能なアナログ入力信号のレベルの範囲を広げることができる。

上記のように、A/D変換可能なアナログ入力信号のレベルの範囲を広げるため、本実施形態では、アナログ信号200のレベルと所定電圧を比較し、比較結果に基づいて複数のA/D変換回路のうち一つを選択し、選択したA/D変換回路にアナログ信号200を入力する選択部2000が設けられている。この選択部2000は、図２に示したように簡単な回路で構成することができる。

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、上記の実施形態においてA/D変換回路の数を3つとして説明したが、実際に入力するアナログ入力信号の入力信号範囲に応じてA/D変換回路の数を変更してもよい。例えば、アナログ入力信号の入力信号範囲がより狭い場合には、A/D変換回路の数は2つでもよく、アナログ入力信号の入力信号範囲がより広い場合には、A/D変換回路の数は3つ以上でもよい。

また、上記の実施形態において、比較部201がアナログ入力信号と比較する所定のアナログ値の数を2つとして説明したが、A/D変換回路の数に合わせて所定のアナログ値の数を変更してもよい。例えば、A/D変換回路の数が2つになった場合には、所定のアナログ値の数は1つでよく、またA/D変換回路の数が3つ以上になった場合には、所定のアナログ値の数をA/D変換回路の数よりも1つ少なく設定すればよい。

本発明の一実施形態によるA/D変換回路の構成を示すブロック図である。本発明の一実施形態によるA/D変換回路を備えたA/D変換システムの構成を示すブロック図である。本発明の一実施形態によるA/D変換回路を備えたA/D変換システムの動作を説明するためのタイミングチャートである。本発明の一実施形態によるA/D変換回路を備えたA/D変換システムの動作を説明するためのタイミングチャートである。従来のA/D変換回路の問題点を説明するためのタイミングチャートである。

符号の説明

100，100a，100b，100c・・・A/D変換回路、101・・・パルス走行部、101a・・・否定論理積NAND回路、101b・・・反転回路、101c・・・反転素子、102・・・カウンタ部、103，105・・・ラッチ部、104・・・ラッチ・エンコーダ部、106・・・演算部、202・・・第1基準電圧生成部、203・・・第2基準電圧生成部、204・・・制御部、205，206，207・・・3端子スイッチ、208，209，210・・・バッファ部、211，212・・・演算部、1000・・・符号化部、2000・・・選択部

Claims

走行するパルスに対して、アナログ入力信号の大きさに応じた遅延量を与える複数の遅延素子が連結された複数のパルス走行部と、
各々の前記パルス走行部に対応して設けられ、各々に異なる電源電圧が供給され、入力されるサンプリングクロックに従って、前記パルスの走行位置に応じたデジタル値を出力する複数の符号化部と、
前記アナログ入力信号のレベルに応じて前記複数のパルス走行部のうち少なくとも一つを選択し、選択した前記パルス走行部に前記アナログ入力信号を入力する選択部と、
を有することを特徴とするA/D変換回路。
前記選択部は、前記アナログ入力信号のレベルと所定電圧を比較し、比較結果に基づいて前記複数のパルス走行部のうち少なくとも一つを選択し、選択した前記パルス走行部に前記アナログ入力信号を入力することを特徴とする請求項１に記載のA/D変換回路。