JP4067932B2 - アナログ／デジタル変換回路 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、入力されたアナログ電圧をデジタル値に変換するアナログ／デジタル変換回路に関する。
【０００２】
【関連の技術】
多数の抵抗素子を直列に並べて基準電圧を分圧し、クロック信号の周期毎に、各接続点の参照電圧と入力されたアナログ電圧とを多数のコンパレータを用いて並列して比較し、各コンパレータの出力に基づいて、デジタル値を生成する並列型のアナログ／デジタル変換回路（以下、Ａ／Ｄコンバータともいう）が知られている。このような並列型のＡ／Ｄコンバータでは、例えば、８bitのＡ／Ｄ変換（単に変換ともいう）のためには、２５５（＝２8−１）ヶのコンパレータを用いる。
しかるに、入力されるアナログ電圧の振幅は、常にこのＡ／Ｄコンバータで変換しうる最大振幅（最大入力幅）有しているわけではない。また、入力されるアナログ電圧の周波数も、例えば、クロック信号の周波数の１／２というような高い周波数の常に有しているわけではない。一般には、アナログ電圧の振幅はＡ／Ｄ変換しうる最大振幅よりも小さく、周波数もクロック信号に比して十分低いのが通常である。
【０００３】
このような場合には、あるクロック信号で定まる時点に入力されたアナログ電圧に対し、次のクロック信号で定まる時点までに変化しうるアナログ電圧の変化量に限界がある。つまり、あるクロック信号で決まる時点に入力されたアナログ電圧が判れば、これから、次のクロック信号で決まる時点で入力されるアナログ電圧がある幅を持って予測できる。
一方、通常のＡ／Ｄコンバータでは、すべてのコンパレータをクロック信号により一斉に動作させているが、上記のように入力されるアナログ電圧が予測できるのであれば、必要なコンパレータのみを動作させ、他のコンパレータは、休止させておくことで、Ａ／Ｄコンバータの分解能や変換結果（デジタル値）は変わることなく、このＡ／Ｄコンバータを低消費電力とすることが出来る。
【０００４】
特許文献１（特開2000−341124号公報）には、以下のようなアナログ／デジタル変換器が記載されている。即ち、入力されたアナログ電圧を予め前段の２つのコンパレータを用いて、低レベル、高レベル、及び中間レベルの３つレベルのいずれかに分類する。一方、その後段に並列に並ぶ多数のコンパレータを３つの群に分けておき、前段の２つのコンパレータからの第１，第２制御信号により、動作させるコンパレータの群を選択する。具体的には、アナログ電圧が中間レベルである場合には、３つの群のすべてのコンパレータを動作させる。しかし、アナログ電圧が低レベルである場合には、中間レベルと低レベルに対応する群のコンパレータのみ動作させ、高レベルに対応するコンパレータは動作させないようにする。また、アナログ電圧が高レベルである場合には、中間レベルと高レベルに対応する群のコンパレータのみ動作させ、低レベルに対応するコンパレータは動作させないようにする。かくして、一部のコンパレータを動作させないことで、Ａ／Ｄコンバータの消費電力を低減するのである。
【０００５】
特許文献１ 特開２０００−３４１１２４号公報）
【０００６】
【発明が解決しようとする課題】
しかしながら、この特許文献１（特開2000−341124号公報）に記載の発明では、前段の２つのコンパレータは、クロック信号を用いない差動アンプ型コンパレータであり、連続的にアナログ値を比較して分類し続け、動作させるコンパレータの群を選択し続ける。従って、後段のコンパレータの変換直前（より正確には、前段のコンパレータの特性によりこれに入力されたアナログ電圧の変化に応じて出力が変化するまでの時間遅れ分だけ過去）のアナログ値に基づいて、後段のコンパレータの群が選択されることになる。つまり、後段のコンパレータの選択をするため、前段のコンパレータがアナログ値を取り込むタイミングは前段のコンパレータの特性によって決まる。しかも、前段のコンパレータの時間遅れは、入力されるアナログ値の変化が大きい場合と小さい場合では異なる（入力の変化が大きいと、それに応じた出力の変化が終了するのに時間が掛かる）。このため、後段のコンパレータから見れば、アナログ値の変化によって、後段のコンパレータの選択が決まるタイミングが変化することになり、本来選択すべき群とは異なる群を選択してしまうなど、適切にコンパレータの群を選択することが出来ない場合がある。
また、アナログ電圧が中間レベルである場合には、３つの群のすべてのコンパレータを動作させるなど、動作させないコンパレータの数が少なく、消費電力低減の効果が限定的である。
【０００７】
また、コンパレータを一旦動作させない状態にすると、次にこのコンパレータが動作出来る状態にまで戻すのに、時間が掛かる場合があり、Ａ／Ｄコンバータのクロック周波数の選択や入力するアナログ信号の周波数に対する制限となる場合がある。そこで、コンパレータの動作を維持しつつも、低消費電力を達成する手法が求められる場合もある。
【０００８】
本発明はかかる問題点に鑑みてなされたものであって、クロック信号を用いることで、所定時間過去に入力されたアナログ電圧に基づいて、通常通りに動作させるコンパレータと低消費電力の状態にさせるコンパレータとを適切に選択することができ、消費電力のより小さなアナログ／デジタル変換回路を提供することを目的とする。
また、クロック信号を用いることで、所定時間過去に入力されたアナログ電圧に基づいて、動作させるコンパレータと休止させるコンパレータとを適切に選択することができ、消費電力のより小さなアナログ／デジタル変換回路を提供することを目的とする。
さらには、クロック信号を用いることで、所定時間過去に入力されたアナログ電圧に基づいて、通常動作をさせるコンパレータと低電力動作をさせるコンパレータとを適切に選択することができ、消費電力のより小さなアナログ／デジタル変換回路を提供することを目的とする。
【０００９】
【課題を解決するための手段、作用及び効果】
しかしてその解決手段は、複数の第１コンパレータを用いて、入力されたアナログ電圧を第１クロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、上記複数の第１コンパレータは、制御信号により、各々通常の動作状態と低消費電力状態のいずれかを選択可能に構成されてなり、上記第１クロック信号またはこれと異なる第２クロック信号を用い、上記第１クロック信号による変換動作のタイミングに先立つ所定時間過去に入力された上記アナログ電圧に基づいて生成された入力情報信号により、上記複数の第１コンパレータのうち、一部の第１コンパレータを上記通常の動作状態とすると共に、残余の第１コンパレータを上記低消費電力状態に保持する上記制御信号を出力するコンパレータ制御回路部を備えるアナログ／デジタル変換回路である。
【００１０】
本発明のアナログ／デジタル変換回路では、第１クロック信号あるいは第２クロック信号を用いて、所定時間過去に入力されたアナログ電圧に基づいて生成された入力情報信号により、コンパレータ制御回路部は制御信号を出力する。これによって、今回の変換で通常の動作状態とする第１コンパレータを選択するとともに、残余の第１コンパレータを低消費電力状態に保持する。
アナログ／デジタル変換回路の消費電力を抑制するためには、すべての第１コンパレータを低消費電力状態とするのが最も好ましい。しかし、第１コンパレータを低消費電力状態とすると、この第１コンパレータを通常の動作状態としたときとは異なる挙動を示すので、すべての第１コンパレータを低消費電力状態とすると、適切なＡＤ変換をすることができない場合がある。
【００１１】
しかし、本発明では、第１コンパレータを選択するのに用いるアナログ電圧のタイミングを、第１クロック信号あるいは第２クロック信号で決まる一定のタイミングに揃えることが出来る。従って、入力されるアナログ電圧の振幅や周波数などの性質が予め判っている場合には、第１クロック信号による変換動作のタイミングに先立つ所定時間過去の時点から今回の変換までに生じうるアナログ電圧の変化範囲を適切に予想できる。そこで、これに対応して、低消費電力状態とすると適切な出力が得られない第１コンパレータについては、消費電力は相対的に大きくなるが、適切に比較動作を行える通常の動作状態を選択して今回の変換に用いる。一方、低消費電力状態としても適切な出力が得られる第１コンパレータについては、低消費電力状態とする。かくして、全体として、低消費電力のアナログ／デジタル変換回路となし得る。
【００１２】
なお、本明細書において、低消費電力状態とは、通常の動作状態でコンパレータを作動させた場合に比して、コンパレータで消費する電力を低くできる状態を指し、このコンパレータが所要の比較動作を行いうるか否かに拘わらない。従って、低消費電力状態には、通常の動作状態よりも低消費電力でありながらコンパレータとして比較動作も行いうる状態（低電力動作状態）のみならず、通常の動作状態よりも低消費電力であるが、コンパレータとして比較動作を行えず、コンパレータとしては動作していない状態（休止状態）をも含む。
さらに、通常の動作状態としたコンパレータを選択した後の残余のコンパレータについて低消費電力状態とするに当たり、残余のコンパレータのすべてを低電力動作状態としたり、すべてを休止状態とするほか、低消費電力状態とする残余のコンパレータのうち、一部を低電力動作状態とし、残部を休止状態とすることもできる。
【００１３】
第１クロック信号を用いて入力情報信号を生成するには、例えば、第１コンパレータ自身を利用する場合が挙げられる。即ち、第１コンパレータの前回の出力を入力情報信号としても用いることで、今回の変換にあたっての第１コンパレータの選択に利用するものが挙げられる。また、第１コンパレータとは別に、第１クロック信号または第２クロック信号に従って動作する第２のコンパレータを設け、この第２のコンパレータの出力を今回の変換にあたって第１コンパレータの選択に利用するものも挙げられる。
また、所定時間過去としては、入力されるアナログ電圧の振幅や周波数、今回の変換で通常の動作状態とする第１コンパレータの数などを考慮して適切に定めればよいが、例えば、第１クロック信号の１クロック分（１周期分）過去が挙げられる。但し、これよりも短い時間（例えば、１／２クロック分など）としても良く、逆にこれよりも長い時間（例えば２クロック分など）としても良い。
【００１４】
他の解決手段は、複数の第１コンパレータを用いて、入力されたアナログ電圧を第１クロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、上記複数の第１コンパレータは、制御信号により、各々動作状態と休止状態のいずれかを選択可能に構成されてなり、上記第１クロック信号またはこれと異なる第２クロック信号を用い、上記第１クロック信号による変換動作のタイミングに先立つ所定時間過去に入力された上記アナログ電圧に基づいて生成された入力情報信号により、上記複数の第１コンパレータのうち、一部の第１コンパレータを上記動作状態とすると共に、残余の第１コンパレータを上記休止状態に保持する上記制御信号を出力するコンパレータ制御回路部を備えるアナログ／デジタル変換回路である。
【００１５】
本発明のアナログ／デジタル変換回路では、第１クロック信号あるいは第２クロック信号を用いて、第１クロック信号による変換動作のタイミングに先立つ所定時間過去に入力されたアナログ電圧に基づいて生成された入力情報信号により、コンパレータ制御回路部は制御信号を出力する。これによって、今回の変換で動作状態とする第１コンパレータを選択するとともに、残余の第１コンパレータを休止状態に保持する。かくして、第１コンパレータを選択するのに用いるアナログ電圧のタイミングを、第１クロック信号あるいは第２クロック信号で決まる一定のタイミングに揃えることが出来る。従って、入力されるアナログ電圧の振幅や周波数などの性質が予め判っている場合には、所定時間過去の時点から今回の変換までに生じうるアナログ電圧の変化範囲を的確に予測できる。そこで、この変化範囲に対応し、比較結果が予測できない第１コンパレータを選択してこれを通常の動作状態とし、比較結果が予測できる残余の第１コンパレータは休止状態として、今回の変換に用いればよいので、常に適切な第１コンパレータを選択して動作状態とすることが出来る。さらに、適切な数の第１コンパレータのみを動作状態としておけばよいので、休止状態に保持する残余の第１コンパレータの数を多くすることが出来るから、より低消費電力のアナログ／デジタル変換回路となし得る。
【００１６】
なお、本明細書において、コンパレータを休止状態に保持するとは、コンパレータを動作させず、消費電力の小さな状態にコンパレータを維持することをさす。従って、休止状態においては、コンパレータで参照電圧とアナログ電圧との比較動作を行うことはできない。例えば、チョッパ型コンパレータでは、一般に、電圧取り込み状態と比較状態とを交互に発生させて比較を行う。この場合において、電圧取り込み状態では、インバータなどの倫理素子の入力段と出力段とを短絡させて、貫通電流を流し、この論理素子で固有電圧を発生させる。このとき多くの電力が消費される。このようなチョッパ型コンパレータを休止状態に保持する例としては、上述の電圧取り込み動作を行わないで、比較状態を維持し続ける場合が挙げられる。また、差動型コンパレータにおいて、差動回路の定電流源に流れる定電流を遮断する場合も挙げられる。
【００１７】
但し、このアナログ／デジタル変換回路では、いつでも正確にデジタル値に変換することが出来るアナログ電圧の波形に制限がある。即ち、動作状態とする第１コンパレータの数や所定時間の長さなどによって、所定時間過去から今回変換するまでの時間にアナログ電圧が変化しうる最大幅が制限される。従って、アナログ電圧の有する振幅や周波数が制限される。この制限の範囲内で変化するアナログ電圧であれば、正確にデジタル値に変換することが出来る。
一方、このアナログ／デジタル変換回路では、制限を超えるような大きな振幅や大きな周波数を持つアナログ電圧を入力すると、正確にＡ／Ｄ変換できない。但し、そのような制限のあることを承知であれば、使用することができる用途も存在する。例えば、大きな振幅の期間と小さな振幅の期間とが交互に現れるようなアナログ信号を入力した場合には、制限の範囲を超えた大きな振幅の期間と、小さな振幅の期間のうち大きな振幅の期間に続く遷移期間には正確にＡ／Ｄ変換できないが、小さな振幅の期間のうち遷移期間経過後には、正確にＡ／Ｄ変換できるから、このような期間のデジタル値のみを用いるのであれば、本発明のアナログ／デジタル変換回路を使用しうる。
【００１８】
なお、第１クロック信号を用いて入力情報信号を生成するには、前述したように、例えば、第１コンパレータ自身を利用する場合が挙げられる。また、第１クロック信号または第２クロック信号に従って動作する第２のコンパレータの出力を今回の変換にあたっての第１コンパレータの選択に利用するものも挙げられる。
また、前述したように、所定時間過去としては、入力信号の振幅や周波数、今回の変換に動作状態とする第１コンパレータの数などを考慮して適切に定めればよく、例えば、第１クロック信号の１クロック分過去とすると良い。また、これよりも短い時間、あるいはこれよりも長い時間としても良い。
【００１９】
なお、請求項２に記載のアナログ／デジタル変換回路であって、前記コンパレータ制御回路部は、前記第１クロック信号に同期しつつこれと異なる位相または上記第１クロック信号の整数倍の周波数を有する第２クロック信号を用いるアナログ／デジタル変換回路とするのが好ましい。
このような第２クロック信号を用いることで、所定時間過去に入力されたアナログ電圧として、第１クロック信号の１周期分よりも短い時間分過去に入力されたアナログ電圧に基づいて生成された入力情報信号を用いることができる。すると、アナログ電圧がこの時間内に変化しうる範囲が小さくなり、動作状態とする第１コンパレータの数を少なく、休止状態とする第１コンパレータの数を多くすることができる。あるいは、入力されるアナログ電圧の周波数が高く振幅の大きい場合まで、正確にアナログ／デジタル変換できる。
【００２０】
さらに、請求項２に記載のアナログ／デジタル変換回路であって、前記第１クロック信号または第２クロック信号に従って動作し、ｑ種（ｑは、ｑ＞３の自然数）の参照電圧のいずれか１つを参照し、前記所定時間過去に入力されたアナログ電圧と上記参照電圧とをそれぞれ比較するｑヶの第２コンパレータを有し、比較結果を前記入力情報信号として出力する入力情報生成回路部を備えるアナログ／デジタル変換回路とすると良い。
【００２１】
本発明のアナログ／デジタル変換回路では、入力情報生成回路部で、第１クロック信号または第２クロック信号に従って動作するｑヶの第２コンパレータを用いて入力情報信号を生成する。このため、第１コンパレータの動作状態あるいは休止状態選択のタイミングを、容易に、第１クロック信号あるいは第２クロック信号で決まる一定のタイミングに揃えることが出来る。従って、常に適切な第１コンパレータを選択して動作状態あるいは休止状態とすることが出来る。
【００２２】
さらに上述のアナログ／デジタル変換回路であって、前記ｑ種の参照電圧のいずれか１つを参照し、現在の前記アナログ電圧と上記参照電圧とをそれぞれ比較するｑヶの前記第１コンパレータを有するアナログ／デジタル変換回路とするのが好ましい。
このアナログ／デジタル変換回路では、第１コンパレータと第２コンパレータと同数（ｑヶ）有し、同じｑ種の参照電圧を参照している。このため、ｑヶの第１コンパレータのどれを動作状態とし、どれを休止状態とするかを選択決定するに当たり、第２コンパレータによって得たｑヶの比較結果を用いることができるので、選択決定が容易となる。
【００２３】
あるいは、前述のアナログ／デジタル変換回路であって、前記ｑ種の参照電圧のいずれか１つを参照し、現在の前記アナログ電圧と上記参照電圧とをそれぞれ比較するｑヶの前記第１コンパレータを有し、前記コンパレータ制御回路部は、上記参照電圧よりも前記所定時間過去に入力されたアナログ電圧の方が大きいと判定した第２コンパレータが少なくとも１つ以上存在することを示す前記入力情報信号が入力されたときには、上記判定をした第２コンパレータのうち最も上位の第２コンパレータが参照している参照電圧と同じ参照電圧を参照する特定第１コンパレータと、所定の場合にはこの特定第１コンパレータに隣接する第１コンパレータのうち少なくともいずれか１つとを、前記動作状態とし、残余の第１コンパレータを前記休止状態に保持し、上記参照電圧よりも前記所定時間過去に入力されたアナログ電圧の方が大きいと判定した第２コンパレータが存在しないことを示す前記入力情報信号が入力されたときには、最下位の第１コンパレータを、前記動作状態とし、残余の第１コンパレータを前記休止状態に保持するアナログ／デジタル変換回路とすると良い。
【００２４】
本発明のアナログ／デジタル変換回路では、第１コンパレータと第２コンパレータとが同数（ｑヶ）である。また、第２コンパレータの判定に応じて、１〜３ヶの第１コンパレータのみを動作状態とし、他の第１コンパレータは休止状態とする。従って、アナログ／デジタル変換回路の消費電力を大きく低減させることが出来る。
【００２５】
さらに、上述のアナログ／デジタル変換回路であって、前記所定の場合が、前記判定をした第２コンパレータのうち最も上位の第２コンパレータが参照している参照電圧と同じ参照電圧を参照する前記第１コンパレータよりも上位の第１コンパレータが、少なくとも１つ以上存在する場合であるアナログ／デジタル変換回路とするのが好ましい。
【００２６】
なお、この発明において、前記コンパレータ制御回路部は、前記参照電圧よりも前記所定時間過去に入力されたアナログ電圧の方が大きいと判定した第２コンパレータが少なくとも１つ以上存在することを示す前記入力情報信号が入力されたときには、上記判定をした第２コンパレータのうち最も上位の第２コンパレータが参照している参照電圧と同じ参照電圧を参照する特定第１コンパレータと、この特定第１コンパレータよりも１つ上位の第１コンパレータが存在する場合にはこの１つ上位の第１コンパレータとを、前記動作状態とし、残余の第１コンパレータを前記休止状態に保持すると、さらに好ましい。
所定時間過去から今回変換するまでの時間にアナログ電圧が変化しうる最大幅が、このアナログ／デジタル変換回路でＡ／Ｄ変換しうる最大振幅の１／（ｑ＋１）以下であるアナログ電圧を用いる場合には、所定時間過去から今回変換するまでの期間に変化しうるアナログ電圧は、最大でも、第１コンパレータの数に換算して、全第１コンパレータｑヶの１／（ｑ＋１）、つまり並列に並んだｑヶの第１コンパレータ１つ分以下であると予想できる。従って、上述の２ヶ（あるいは１ヶ）の第１コンパレータのみを動作状態とし他は休止状態としても、正確にＡ／Ｄ変換できる。しかもアナログ／デジタル変換回路の消費電力をさらに低減させることが出来る。
【００２７】
なお、本明細書において、参照電圧についての上位及び下位は、参照電圧同士を比較したとき、電位が高い方を上位とし、電位の低い方を下位とする。かくして参照電圧について、上位から下位までの序列が付けられる。
一方、コンパレータについての上位及び下位は、対比される２つのコンパレータについて、各々が参照する参照電圧同士を比較したとき、電位の高い（上位の）参照電圧を参照しているコンパレータを上位とし、電位の低い（下位の）参照電圧を参照しているコンパレータを下位とする。かくして、コンパレータについても、上位から下位までの序列が付けられる。
また、１つ上位のコンパレータとは、考慮しているコンパレータよりも序列が１つだけ最上位側のコンパレータをいう。同様に、１つ下位のコンパレータとは、考慮しているコンパレータよりも序列が１つだけ最下位側のコンパレータをいう。隣接するコンパレータとは、考慮しているコンパレータに対し、序列が１つ上位または１つ下位のコンパレータをいう。
【００２８】
さらに、上述のアナログ／デジタル変換回路であって、前記入力情報生成回路部は、前記第２クロック信号を用い、前記入力情報信号として、前記第１クロック信号の１周期より短い時間だけ過去に入力された上記アナログ電圧に基づいて生成された入力情報信号を生成するアナログ／デジタル変換回路とすると良い。
【００２９】
本発明のアナログ／デジタル変換回路では、入力情報生成回路部で第１クロックの１周期より短い時間だけ過去のアナログ電圧に基づいて生成された入力情報信号を生成し、これをコンパレータ制御回路部で用いる。このように、第１クロックの１周期より短い時間だけ過去のアナログ電圧を基準とすると、今回の変換によってデジタル値に変換されるアナログ電圧が変化しうる範囲は、第１クロックの１周期だけ過去のアナログ電圧を基準とするよりも小さくなる。つまり、過去のアナログ電圧に基づいて、動作状態としあるいは休止状態とする第１コンパレータを選択するに当たり、より近い過去のアナログ電圧を基準にするほど、その後に変化しうるアナログ電圧の範囲が小さくなるので、動作状態とする第１コンパレータの数を少なく、休止状態とする第１コンパレータの数を多くすることが出来る。あるいは、周波数がより高い、振幅がより大きいアナログ電圧でも正確に変換することができる。
【００３０】
また、請求項２に記載のアナログ／デジタル変換回路であって、ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記第１コンパレータであって、上記第１コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶの第１コンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けられた第１コンパレータ（但し、int(a)は、実数aの整数部を取り出す関数）と、上記ｍ種の参照電圧のうち、最下位の分割群を除くｎ−１ヶの分割群に属する第１コンパレータのうち各分割群内で各々最下位に位置する群内最下位第１コンパレータがそれぞれ参照するｎ−１種の分割群参照電圧のいずれか１つを参照し、前記第１クロック信号または第２クロック信号に従って動作し、これらのクロック信号で決まるタイミングで入力されたアナログ電圧と上記分割群参照電圧とをそれぞれ比較して比較結果を前記入力情報信号とするｎ−１ヶの第２コンパレータと、を有し、前記コンパレータ制御回路部は、上記入力情報信号である上記ｎ−１ヶの第２コンパレータの比較結果に基づき、上記第１コンパレータを上記分割群毎に前記動作状態と前記休止状態のいずれかにするアナログ／デジタル変換回路である。
【００３１】
本発明のアナログ／デジタル変換回路では、ｎヶの分割群に分けたmヶの第１コンパレータとｎ−１ヶの第２コンパレータとを有する。また第２コンパレータは、群内最下位第１コンパレータと同じ分割群参照電圧を参照している。従って、ｎ−１ヶの第２コンパレータとｎヶの分割群とが対応した関係となる。このため、第２コンパレータの比較結果に基づき、動作状態あるいは休止状態とする第１コンパレータを分割群を容易かつ適切に選択することができる。また分割群毎に第１コンパレータの状態を選択するので、コンパレータ制御回路部の構成が簡単になる。
【００３２】
なお、本明細書において、分割群についての上位及び下位は、各々の分割群に含まれるコンパレータ同士を比較したとき、上位のコンパレータが含まれる分割群を上位とし、下位のコンパレータが含まれる分割群を下位とする。かくして分割群についても、上位から下位までの序列が付けられる。
また、１つ上位の分割群とは、考慮している分割群よりも序列が１つだけ最上位側の分割群をいう。同様に、１つ下位の分割群とは、考慮している分割群よりも序列が１つだけ最下位側の分割群をいう。隣接する分割群とは、考慮している分割群に対し、序列が１つ上位または１つ下位の分割群をいう。
【００３３】
また、請求項２に記載のアナログ／デジタル変換回路であって、ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記第１コンパレータであって、上記第１コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶの第１コンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けられた第１コンパレータ（但し、int(a)は、実数aの整数部を取り出す関数）と、上記ｍ種の参照電圧のうち、最下位の分割群を除くｎ−１ヶの分割群に属する第１コンパレータのうち各分割群内で各々最下位に位置する群内最下位第１コンパレータがそれぞれ参照するｎ−１種の分割群参照電圧のいずれか１つを参照し、前記第１クロック信号または第２クロック信号に従って動作し、これらのクロック信号で決まるタイミングで入力されたアナログ電圧と上記分割群参照電圧とをそれぞれ比較して比較結果を前記入力情報信号とするｎ−１ヶの第２コンパレータと、を有し、前記コンパレータ制御回路部は、上記比較結果が上記分割群参照電圧よりも上記アナログ電圧の方が大きいと判定した第２コンパレータが少なくとも１つ以上存在することを示すときには、上記分割群のうち、上記判定をした第２コンパレータのうち最も上位の第２コンパレータが参照している上記分割群参照電圧と同じ参照電圧を参照する第１コンパレータの属する特定分割群と、この特定分割群よりも１つ上位の分割群が存在する場合にはこの１つ上位の分割群と、この特定分割群よりも１つ下位の分割群が存在する場合にはこの１つ下位の分割群と、に属する上記第１コンパレータを前記動作状態とし、残余の分割群に属する第１コンパレータを前記休止状態に保持し、上記比較結果が上記分割群参照電圧よりも上記アナログ電圧の方が大きいと判定した第２コンパレータが存在しないことを示すときには、または最下位と最下位より１つ上位の分割群に属する第１コンパレータを前記動作状態とし、残余の分割群に属する第１コンパレータを前記休止状態に保持するアナログ／デジタル変換回路とするのが好ましい。
【００３４】
本発明のアナログ／デジタル変換回路でも、ｎヶの分割群に分けたmヶの第１コンパレータとｎ−１ヶの第２コンパレータとを有する。また第２コンパレータは、群内最下位第１コンパレータと同じ分割群参照電圧を参照している。従って、ｎ−１ヶの第２コンパレータとｎヶの分割群との間に対応関係ができから、第２コンパレータの比較結果に基づき、動作状態あるいは休止状態とする第１コンパレータの分割群を容易かつ適切に選択することができる。
そして、本発明では、３〜２ヶの分割群に属する第１コンパレータのみを今回の変換で動作状態とし、他の分割群に属する第１コンパレータを休止状態とする。従って、アナログ／デジタル変換回路の消費電力を大きく低減させることができる。
しかも、分割群毎にコンパレータの状態変化させるので、コンパレータ制御回路の構成が簡単になる。
【００３５】
特に、所定時間過去から今回第１コンパレータで比較するまでの期間にアナログ電圧が変化しうる最大幅が、このアナログ／デジタル変換回路でＡ／Ｄ変換しうる最大振幅の１／ｎ以下であるアナログ電圧を用いる場合を考える。この場合には、所定時間過去から今回比較するまでの期間に変化しうるアナログ電圧の変化幅は、最大でも、第１コンパレータの数に換算して、全第１コンパレータ（ｍヶ）の１／ｎであると予想できる。従って、第２コンパレータにおける比較結果が分かれば、次に比較を行う第１コンパレータのうち、変化幅内の値を参照電圧とする第１コンパレータについては比較結果を予測できないが、変化幅外の値を参照電圧とする第１コンパレータについては、比較結果を予測できる。
ところで、本発明のアナログ／デジタル変換回路では、ｍヶの第１コンパレータをｎヶの分割群に分けており、各分割群はそれぞれint（ｍ／ｎ）ヶまたはint（ｍ／ｎ）＋１ヶの第１コンパレータを含むから、変化幅は分割群１つ分に相当する。しかも、ｎ−１ヶの第２コンパレータは、それぞれ群内最下位第１コンパレータと同じ分割群参照電圧を参照する関係となっている。このため、ｎヶの分割群のうち、所定期間前において分割群参照電圧よりもアナログ電圧の方が大きいと判定した第２コンパレータのうち最も上位の第２コンパレータと同じ分割群参照電圧を参照する第１コンパレータの属する特定分割群、及びこの特定分割群より１つ上位及び１つ下位の分割群のいずれかに属する第１コンパレータは、各々の参照電圧と入力されるアナログ電圧との比較結果が予測できないこととなる。一方、これ以外の分割群に属する第１コンパレータについては、比較結果が予測できる。そこで、特定分割群とその１つ上位の分割群に属する第１コンパレータについては、入力されるアナログ電圧との比較動作を行わせるため、動作状態とする。一方、これらの分割群以外の分割群に属する第１コンパレータについては、比較結果が予測できるから実際に比較をする必要が無く、消費電力の低減のため、休止状態としておく。
かくして、適切にアナログ／デジタル変換することができる上、不要なコンパレータを休止状態とすることで、アナログ／デジタル変換回路の消費電力を抑制することが出来る。
【００３６】
さらに、請求項３に記載のアナログ／デジタル変換回路であって、前記第２コンパレータは、いずれも前記第１クロック信号または第２クロック信号によって比較結果を出力する差動型コンパレータであるアナログ／デジタル変換回路とするのが好ましい。
【００３７】
一般に差動型コンパレータは、コンパレータとしての動作をさせるにあたって、チョッパ型コンパレータに比較して消費電力を少なくできる。本発明のアナログ／デジタル変換回路では、第２コンパレータとして差動型コンパレータを用いているので、チョッパ型コンパレータを用いるよりも低消費電力にすることが出来る。
【００３８】
さらに、請求項２または請求項３に記載のアナログ／デジタル変換回路であって、前記複数の第１コンパレータは、いずれもチョッパ型コンパレータであり、前記休止状態は、このチョッパ型コンパレータに含まれるスイッチ素子のうち、論理素子の入力端と出力端とを短絡することにより固有電圧を発生させるのに用いる短絡用スイッチ素子を開放状態とすることを含むアナログ／デジタル変換回路とすると良い。
【００３９】
一般に、チョッパ型コンパレータは、その動作のうち、電圧取り込み状態において、インバータ素子の入力端と出力端とをスイッチ素子で短絡させ、約ＶＤ／２の固有電圧を発生させる（ＶＤは電源電圧）。この際にインバータに大きな貫通電流が流れるため、この際に電力消費が最大になる。
これに対し、本発明のアナログ／デジタル変換回路では、第１コンパレータとしてチョッパ型コンパレータを用いるが、インバータ素子についてのスイッチ素子を開放状態に保って休止状態とするので、このインバータ素子に貫通電流が流れることが無い。従って、このチョッパ型コンパレータをコンパレータとして機能させることは出来ないものの、チョッパ型コンパレータを休止状態において特に消費電力の低い状態に保つことが出来る。
【００４０】
あるいは、請求項２または請求項３に記載のアナログ／デジタル変換回路であって、前記複数の第１コンパレータは、いずれも差動型コンパレータであり、前記休止状態は、この差動型コンパレータに含まれる定電流源に流す電流を遮断した状態とすることを含むアナログ／デジタル変換回路とするのが好ましい。
【００４１】
一般に、差動型コンパレータでは、差動回路に定電流源を有しており、このコンパレータの消費電力の多くはこの定電流源で消費される。
これに対し、本発明のアナログ／デジタル変換回路では、第１コンパレータとして差動型コンパレータを用いるが、そのうちの定電流源に流す電流をスイッチ素子で遮断することにより休止状態とするので、差動型コンパレータをコンパレータとして機能させることは出来ないものの、差動型コンパレータを消費電力の低い状態を保つことが出来る。
【００４２】
他の解決手段は、複数のコンパレータを用いて、入力されたアナログ電圧をクロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、上記複数のコンパレータは、制御信号により、各々通常の動作状態と低消費電力状態のいずれかを選択可能に構成されてなり、前回の変換に用いた上記アナログ電圧に基づいて生成された入力情報信号により、上記複数のコンパレータのうち、一部のコンパレータを今回の変換において上記通常の動作状態とすると共に、残余のコンパレータを上記低消費電力状態に保持する上記制御信号を出力するコンパレータ制御回路部を備えるアナログ／デジタル変換回路である。
【００４３】
本発明のアナログ／デジタル変換回路では、前回の変換に用いたアナログ電圧に基づいて生成された入力情報信号により、コンパレータ制御回路部は制御信号を出力する。この制御信号により、今回の変換に通常の動作状態とする一部のコンパレータを選択するとともに、残余のコンパレータを低消費電力状態にする。
従って、コンパレータを選択するのに用いるアナログ電圧のタイミングを、常に前回の変換のタイミングに揃えることが出来るから、クロック信号１周期分の期間に生じうるアナログ電圧の変化範囲に対応するコンパレータを選択して今回の変換に用いればよいので、常に適切なコンパレータを通常の動作状態あるいは低消費電力状態として選択することが出来る。さらに、適切な数のコンパレータのみを通常の動作状態としておけばよいので、低消費電力状態にしておく残余のコンパレータの数を多くすることが出来るから、より低消費電力のアナログ／デジタル変換回路となし得る。
【００４４】
また、他の解決手段は、複数のコンパレータを用いて、入力されたアナログ電圧をクロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、上記複数のコンパレータは、制御信号により、各々動作状態と休止状態のいずれかを選択可能に構成されてなり、前回の変換に用いた上記アナログ電圧に基づいて生成された入力情報信号により、上記複数のコンパレータのうち、一部のコンパレータを今回の変換において上記動作状態とすると共に、残余のコンパレータを上記休止状態に保持する上記制御信号を出力するコンパレータ制御回路部を備えるアナログ／デジタル変換回路である。
【００４５】
本発明のアナログ／デジタル変換回路では、前回の変換に用いたアナログ電圧に基づいて生成された入力情報信号により、コンパレータ制御回路部は制御信号を出力する。この制御信号により、今回の変換に動作状態とする一部のコンパレータを選択するとともに、残余のコンパレータを休止状態に保持する。従って、コンパレータを選択するのに用いるアナログ電圧のタイミングを、常に前回の変換のタイミングに揃えることが出来るから、クロック信号１周期分の期間に生じうるアナログ電圧の変化範囲に対応するコンパレータを選択して今回の変換に用いればよいので、常に適切なコンパレータを動作状態あるいは休止状態として選択することが出来る。さらに、適切な数のコンパレータのみを動作状態としておけばよいので、休止状態に保持する残余のコンパレータの数を多くすることが出来るから、より低消費電力のアナログ／デジタル変換回路となし得る。
【００４６】
さらに、請求項５に記載のアナログ／デジタル変換回路であって、前回の変換における前記複数のコンパレータの各出力を、前記入力情報信号としても用いるアナログ／デジタル変換回路とすると良い。
【００４７】
本発明のアナログ／デジタル変換回路では、コンパレータの各出力を用いてデジタル信号を生成するだけでなく、前回の変換におけるコンパレータの各出力を入力情報信号として用いて、今回の変換で動作状態とするあるいは休止状態にするコンパレータを選択決定する。従って、別途入力情報信号を生成するための回路が不要であり、簡易な構成とすることができる。
【００４８】
さらに、請求項５に記載のアナログ／デジタル変換回路であって、ｐ種（ｐは、ｐ＞３の自然数）の参照電圧のいずれか１つを参照するｐヶの前記コンパレータを有し、前記コンパレータ制御回路部は、前記前回の変換において、上記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが少なくとも１つ以上存在するときには、上記判定をしたコンパレータのうち最も上位の特定コンパレータと、所定の場合にはこの特定コンパレータに隣接するコンパレータのうち少なくともいずれか１つとを、前記動作状態とし、残余のコンパレータを前記休止状態に保持し、前記前回の変換において、上記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが存在しないときには、最下位のコンパレータを、前記動作状態とし、残余のコンパレータを前記休止状態に保持するアナログ／デジタル変換回路とすると良い。
【００４９】
本発明のアナログ／デジタル変換回路では、ｐ種の参照電圧をそれぞれ参照するｐヶのコンパレータを有しており、前回の変換におけるコンパレータの出力によって、３つ〜１つのコンパレータのみを今回の変換で動作状態とし、他のコンパレータを休止状態にする。従って、アナログ／デジタル変換回路の消費電力を大きく低減させることができる。
【００５０】
さらに、上述のアナログ／デジタル変換回路であって、前記所定の場合が、前記最も上位のコンパレータよりも上位のコンパレータが、少なくとも１つ以上存在する場合であるアナログ／デジタル変換回路とするのが好ましい。
【００５１】
なお、この発明において、前記コンパレータ制御回路部は、前記前回の変換において、前記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが少なくとも１つ以上存在するときには、上記判定をしたコンパレータのうち最も上位のコンパレータと、このコンパレータよりも１つ上位のコンパレータが存在する場合にはこの上位のコンパレータとを、前記動作状態とし、残余のコンパレータを前記休止状態に保持するとさらに好ましい。
クロック信号１周期分の期間にアナログ電圧が変化しうる最大幅が、このアナログ／デジタル変換回路でＡ／Ｄ変換しうる最大振幅の１／（ｐ＋１）以下であるアナログ電圧を用いる場合には、前回の変換から１周期の期間に変化しうるアナログ電圧は、最大でも、コンパレータの数に換算して、全コンパレータｐヶの１／（ｐ＋１）、つまり並列に並んだｐヶのコンパレータ１つ分以下であると予想できる。従って、上記のように２ヶ（あるいは１ヶ）のコンパレータのみを動作状態とし他は休止状態としても、正確にＡ／Ｄ変換できる。しかも、アナログ／デジタル変換回路の消費電力をさらに低減させることが出来る。
【００５２】
さらに、請求項５に記載のアナログ／デジタル変換回路であって、ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記コンパレータを有し、上記コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶのコンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けたとき（但し、int(a)は、実数aの整数部を取り出す関数）、前記コンパレータ制御回路部は、上記コンパレータを上記分割群毎に動作状態及び休止状態のいずれかとするアナログ／デジタル変換回路である。
【００５３】
本発明のアナログ／デジタル変換回路では、コンパレータを分割群毎に動作状態及び休止状態のいずれかにする。従って、コンパレータを動作状態及び休止状態にするためのコンパレータ制御回路部の構成が簡単になる。
【００５４】
あるいは、請求項５に記載のアナログ／デジタル変換回路であって、ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記コンパレータを有し、上記コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶのコンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けたとき（但し、int(a)は、実数aの整数部を取り出す関数）、前記コンパレータ制御回路部は、前記前回の変換において、上記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが少なくとも１つ以上存在するときには、上記判定をしたコンパレータのうち最も上位のコンパレータの属する特定分割群と、この特定分割群に隣接する分割群のうち少なくともいずれか１つと、に属するコンパレータを前記動作状態とし、残余の分割群に属するコンパレータを前記休止状態に保持し、前記前回の変換において、上記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが存在しないときには、最下位の分割群、または最下位と最下位より１つ上位の分割群に属するコンパレータを前記動作状態とし、残余の分割群に属するコンパレータを前記休止状態に保持するアナログ／デジタル変換回路とすると良い。
【００５５】
本発明のアナログ／デジタル変換回路では、前回の変換で得たコンパレータの各出力を今回の変換の際のコンパレータの選択に使用する。しかも、コンパレータをｎヶの分割群に分け、３〜１ヶの分割群に属するコンパレータのみを今回の変換で動作状態とし、他の分割群に属するコンパレータを休止状態とする。従って、アナログ／デジタル変換回路の消費電力を大きく低減させることができる。しかも、分割群毎にコンパレータの状態を選択するので、コンパレータ制御回路の構成が簡単になる。
【００５６】
なお、この発明において、前記コンパレータ制御回路部は、前回の変換において、上記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが少なくとも１つ以上存在するときには、この判定をしたコンパレータのうち最も上位のコンパレータの属する特定分割群と、特定分割群より１つ上位の分割群が存在する場合にはこの１つ上位の分割群と、に属するコンパレータを前記動作状態とし、残余の分割群に属するコンパレータを前記休止状態に保持するとさらに好ましい。
クロック信号１周期分の期間にアナログ電圧の変化しうる最大幅が、このアナログ／デジタル変換回路でＡ／Ｄ変換しうる最大振幅の１／ｎ以下であるアナログ電圧が入力されると仮定する。この場合には、前回の変換で用いたアナログ電圧が判れば、次の変換に入力されるアナログ電圧がとりうる値は前回のアナログ電圧に比してある変化幅（最大振幅の１／ｎ）に入ると予想できる。従って、参照電圧がアナログ電圧の取りうる変化幅内であるコンパレータについては比較結果が予測できないが、参照電圧がアナログ電圧の取りうる変化幅外であるコンパレータについては比較結果が予測できる。そして、この変化幅は、コンパレータの数に換算すると、全コンパレータｍヶの１／ｎに相当する。
ところで本発明のアナログ／デジタル変換回路では、ｍヶのコンパレータをｎヶの分割群に分けており、分割群毎に動作状態あるいは休止状態にする。また、ｎヶの分割群はそれぞれint（ｍ／ｎ）ヶまたはint（ｍ／ｎ）＋１ヶのコンパレータを含んでいる。このため、コンパレータを分割群単位で考えれば、ｎヶの分割群のうち、前回の変換において、参照入力端子に入力された参照電圧よりもアナログ電圧の方が大きいと判定したコンパレータのうち最も上位のコンパレータの属する特定分割群、及びこの特定分割群より１つ上位の分割群のいずれかに属するコンパレータについては、今回の変換において、今回の変換において、比較結果が予測できないことになる。そこで、特定分割群とその１つ上位の分割群に属するコンパレータについては、今回の変換において入力したアナログ電圧との比較動作を行わせるため、動作状態とする。一方、これら以外の分割群に属するコンパレータ以外の分割群に属するコンパレータの判定は予め予測できるものとなるから、消費電力の低減のため、休止状態としておく。
かくして、適切にアナログ／デジタル変換することができる上、不要なコンパレータを休止状態とすることで、アナログ／デジタル変換回路の消費電力を抑制することが出来る。
【００５７】
さらに、請求項５または請求項６に記載のアナログ／デジタル変換回路であって、前記複数のコンパレータは、いずれもチョッパ型コンパレータであり、前記休止状態は、このチョッパ型コンパレータに含まれるスイッチ素子のうち、論理素子の入力端と出力端とを短絡することにより固有電圧を発生させるのに用いる短絡用スイッチ素子を開放状態とすることを含むアナログ／デジタル変換回路とすると良い。
【００５８】
一般に、チョッパ型コンパレータは、その動作のうち、電圧取り込み状態において、インバータ素子の入力端と出力端とをスイッチ素子で短絡させ、約ＶＤ／２の固有電圧を発生させる（ＶＤは電源電圧）。この際にインバータに大きな貫通電流が流れるため、この際に電力消費が最大になる。
これに対し、本発明のアナログ／デジタル変換回路では、コンパレータとしてチョッパ型コンパレータを用いるが、インバータ素子についてのスイッチ素子を開放状態に保つって休止状態とするので、このインバータ素子に貫通電流が流れることが無い。従って、このチョッパ型コンパレータをコンパレータとして機能させることは出来ないものの、チョッパ型コンパレータを休止状態において特に消費電力の低い状態に保つことが出来る。
【００５９】
あるいは、請求項５または請求項６に記載のアナログ／デジタル変換回路であって、前記複数のコンパレータは、いずれも差動型コンパレータであり、前記休止状態は、この差動型コンパレータに含まれる定電流源に流す電流を遮断した状態とすることを含むアナログ／デジタル変換回路とするのが好ましい。
【００６０】
一般に、差動アンプ型コンパレータでは、差動回路に定電流源を有しており、このコンパレータの消費電力の多くはこの定電流源で消費される。
これに対し、本発明のアナログ／デジタル変換回路では、コンパレータとして差動型コンパレータを用いるが、そのうちの定電流源に流す電流をスイッチ素子で遮断することにより休止状態とするので、差動型コンパレータをコンパレータとして機能させることは出来ないものの、差動型コンパレータを消費電力の低い状態を保つことが出来る。
【００６１】
さらに他の解決手段は、複数の第１コンパレータを用いて、入力されたアナログ電圧を第１クロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、上記複数の第１コンパレータは、制御信号により、各々通常動作状態と低電力動作状態のいずれかを選択可能に構成されてなり、上記第１クロック信号またはこれと異なる第２クロック信号を用い、上記第１クロック信号による変換動作のタイミングに先立つ所定時間過去に入力された上記アナログ電圧に基づいて生成された入力情報信号により、上記複数の第１コンパレータのうち、一部の第１コンパレータを上記通常動作状態とすると共に、残余の第１コンパレータを上記低電力動作状態にする上記制御信号を出力するコンパレータ制御回路部を備えるアナログ／デジタル変換回路である。
【００６２】
本発明のアナログ／デジタル変換回路では、第１クロック信号あるいは第２クロック信号を用いて、第１クロック信号による変換動作のタイミングに先立つ所定時間過去に入力されたアナログ電圧に基づいて生成された入力情報信号により、コンパレータ制御回路部は制御信号を出力する。これによって、今回の変換で通常動作状態とする第１コンパレータを選択するとともに、残余の第１コンパレータを低電力動作状態に保持する。かくして、第１コンパレータを選択するのに用いるアナログ電圧のタイミングを、第１クロック信号あるいは第２クロック信号で決まる一定のタイミングに揃えることが出来る。従って、所定時間過去の時点から今回の変換までに生じうるアナログ電圧の変化範囲に対応して、通常動作状態にする第１コンパレータと低電力動作状態にする第１コンパレータとを適切に選択することが出来る。また、一部の第１コンパレータを低電力動作状態とするので、全体としてアナログ／デジタル変換回路の消費電力を低減することができる。
また、前述のように、消費電力を低減するために、一旦コンパレータを休止状態にすると、再びこのコンパレータを通常通りに動作するようになるまでに、時間が掛かる場合が多い。このため、一部のコンパレータを休止状態とする場合には、アナログ／デジタル変換回路の応答速度（クロック信号の周波数）の上限が、休止状態から動作状態への復旧にかかる時間で制限される虞がある。これに対し、休止状態から動作状態に変更するのにかかる時間に比して、本発明において、低電力動作状態から通常動作状態への変更に掛かる時間は短い。このため、より早いクロック周波数でのアナログ／デジタル変換回路の駆動に有利である。
【００６３】
なお、コンパレータの動作状態のうち低電力動作状態とは、コンパレータとしての比較動作が可能でありながら、対比される通常動作状態よりも動作時の消費電力を低くした状態をいう。
コンパレータを低電力動作状態とした場合には、通常動作状態とした場合に比して使用範囲に制限が生じることがある。一般に、コンパレータの応答速度は、消費電力のほか、比較する２つの電圧（参照電圧とアナログ電圧）の電圧差の大きさに依存し、電圧差が小さいほど遅くなる。そこで、アナログ／デジタル変換回路に用いる第１コンパレータは、消費電力や電圧差、応答速度を考慮して、その性能、特性を決めている。
しかるに、このコンパレータの消費電力を引き下げるために低電力動作状態にすると、実際に与えられた電圧差が大きい場合にはクロック信号で規定される所定期間内に正しい比較結果が得られても、電圧差が小さい場合には応答が遅くなるため、所定期間内に正しい比較結果が得られない虞がある。従って、アナログ／デジタル変換回路に用いるすべての第１コンパレータを低電力動作状態とすると、正しい変換結果が得られない場合がある。
そこで、入力情報信号により、アナログ／デジタル変換回路の有する複数の第１コンパレータのうち、入力されるアナログ電圧と参照電圧の電圧差が大きいと予測される第１コンパレータについては、低電力動作状態とするとよい。こうしても所定期間内に正しい比較結果が得られるからである。一方、電圧差が小さいと予測される第１コンパレータについては、消費電力は大きくなるものの通常動作状態とするとよい。電圧差が小さくても所定期間内に正しい比較結果が得られるからである。このようにすれば、アナログ／デジタル変換回路のすべての第１コンパレータについて、正しい比較結果が得られる上、全体として消費電力を低減することができる。
【００６４】
また、このアナログ／デジタル変換回路では、いつでも正確にデジタル値に変換することが出来るアナログ電圧の波形に制限がある。即ち、通常動作状態とする第１コンパレータの数や所定時間の長さなどによって、所定時間過去から今回変換するまでの時間にアナログ電圧が変化しうる最大幅が制限される。従って、アナログ電圧の有する振幅や周波数が制限される。この制限の範囲内で変化するアナログ電圧であれば、正確にデジタル値に変換することが出来る。
一方、このアナログ／デジタル変換回路では、制限を超えるような大きな振幅や大きな周波数を持つアナログ電圧を入力すると、正確にＡ／Ｄ変換できない。但し、そのような制限のあることを承知であれば、使用することができる用途も存在する。
【００６５】
第１クロック信号を用いて入力情報信号を生成するには、前述したように、例えば、第１コンパレータ自身を利用する場合が挙げられる。また、第１クロック信号または第２クロック信号に従って動作する第２のコンパレータの出力を今回の変換にあたっての第１コンパレータの選択に利用するものも挙げられる。
また、前述したように、所定時間過去としては、入力されるアナログ電圧の振幅や周波数、今回の変換に通常動作状態とする第１コンパレータの数などを考慮して適切に定めればよく、例えば、第１クロック信号の１クロック分過去とすると良い。また、これよりも短い時間あるいは、逆にこれよりも長い時間としても良い。
【００６６】
なお、請求項７に記載のアナログ／デジタル変換回路であって、前記コンパレータ制御回路部は、前記第１クロック信号に同期しつつこれと異なる位相または上記第１クロック信号の整数倍の周波数を有する第２クロック信号を用いるアナログ／デジタル変換回路とするのが好ましい。
このような第２クロック信号を用いることで、所定時間過去に入力されたアナログ電圧として、第１クロック信号の１周期分よりも短い時間分過去に入力されたアナログ電圧に基づいて生成された入力情報信号を用いることができる。すると、アナログ電圧がこの時間内に変化しうる範囲が小さくなり、通常動作状態とする第１コンパレータの数を少なく、低電力動作状態とする第１コンパレータの数を多くすることができる。あるいは、入力されるアナログ電圧の周波数が高く振幅の大きい場合まで、正確にアナログ／デジタル変換できる。
【００６７】
さらに、請求項７に記載のアナログ／デジタル変換回路であって、前記第１クロック信号または第２クロック信号に従って動作し、ｑ種（ｑは、ｑ＞３の自然数）の参照電圧のいずれか１つを参照し、前記所定時間過去に入力されたアナログ電圧と上記参照電圧とをそれぞれ比較するｑヶの第２コンパレータを有し、比較結果を前記入力情報信号として出力する入力情報生成回路部を備えるアナログ／デジタル変換回路とすると良い。
【００６８】
本発明のアナログ／デジタル変換回路では、入力情報生成回路部で、第１クロック信号または第２クロック信号に従って動作するｑヶの第２コンパレータを用いて入力情報信号を生成する。このため、第１コンパレータの選択のタイミングを、容易に、第１クロック信号あるいは第２クロック信号で決まる一定のタイミングに揃えることが出来る。従って、常に適切な第１コンパレータを選択して通常動作状態あるいは低電力動作状態とすることが出来る。
【００６９】
さらに、上述のアナログ／デジタル変換回路であって、前記ｑ種の参照電圧のいずれか１つを参照し、現在の前記アナログ電圧と上記参照電圧とをそれぞれ比較するｑヶの前記第１コンパレータを有するアナログ／デジタル変換回路とするのが好ましい。
このアナログ／デジタル変換回路では、第１コンパレータと第２コンパレータと同数（ｑヶ）有し、同じｑ種の参照電圧を参照している。このため、ｑヶの第１コンパレータのどれを通常動作状態とし、どれを低電力動作状態とするかを選択決定するに当たり、第２コンパレータによって得たｑヶの比較結果を用いることができるので、選択決定が容易となる。
【００７０】
あるいは、前述のアナログ／デジタル変換回路であって、前記ｑ種の参照電圧のいずれか１つを参照し、現在の前記アナログ電圧と上記参照電圧とをそれぞれ比較するｑヶの前記第１コンパレータを有し、前記コンパレータ制御回路部は、上記参照電圧よりも前記所定時間過去に入力されたアナログ電圧の方が大きいと判定した第２コンパレータが少なくとも１つ以上存在することを示す前記入力情報信号が入力されたときには、上記ｑヶの第１コンパレータのうち、上記判定をした第２コンパレータのうち最も上位の第２コンパレータが参照している参照電圧と同じ参照電圧を参照する特定第１コンパレータと、この特定第１コンパレータよりも１つ上位の第１コンパレータが存在する場合にはこの１つの上位の第１コンパレータと、上記特定第１コンパレータよりも２つ上位の第１コンパレータが存在する場合にはこの２つ上位の第１コンパレータと、上記特定第１コンパレータよりも１つ下位の第１コンパレータが存在する場合にはこの１つ下位の第１コンパレータとを、前記通常動作状態とし、残余の第１コンパレータを前記低電力動作状態とし、上記参照電圧よりも前記所定時間過去に入力されたアナログ電圧の方が大きいと判定した第２コンパレータが存在しないことを示す前記入力情報信号が入力されたときには、最下位と最下位より１つ上位の第１コンパレータを、前記通常動作状態とし、残余の第１コンパレータを前記低電力動作状態とするアナログ／デジタル変換回路とするのが好ましい。
【００７１】
本発明のアナログ／デジタル変換回路では、第１コンパレータと第２コンパレータとが同数（ｑヶ）である。また、第２コンパレータの判定に応じて、２〜４ヶの第１コンパレータのみを通常動作状態とし、他の第１コンパレータは低電力動作状態とする。従って、アナログ／デジタル変換回路の消費電力を大きく低減させることが出来る。
【００７２】
なお、所定時間過去から今回第１コンパレータで比較するまでの期間にアナログ電圧が変化しうる最大幅が、このアナログ／デジタル変換回路でＡ／Ｄ変換しうる最大振幅の１／（ｑ＋１）以下であるアナログ電圧を用いると仮定する。この場合には、所定時間過去から今回比較するまでの期間に変化しうるアナログ電圧の変化幅は、最大でも、第１コンパレータの数に換算して、全第１コンパレータｑヶの１／（ｑ＋１）、つまり並列に並んだｑヶの第１コンパレータ１つ分以下であると予想できる。
ここで、第１コンパレータとして、低電力動作状態とした場合、入力されるアナログ電圧と参照電圧との差が最大振幅の１／（ｑ＋１）より大きいときには、第１クロック信号で決まる変換期間内に正しい比較結果が得られる応答速度が得られ、この変換期間内に正しく比較を行いうる特性を有するものを使用すると仮定する。このような特定の第１コンパレータを用いる場合には、第２コンパレータの判定結果に応じて、入力されるアナログ電圧と参照電圧との差が小さくなる可能性のある２〜４ヶの第１コンパレータを通常動作状態とすれば、残余の第１コンパレータを低電力動作状態としても、すべての第１コンパレータについて正しい比較結果が得られ、正確にＡ／Ｄ変換できる。しかもアナログ／デジタル変換回路の消費電力をさらに低減させることが出来る。
【００７３】
さらに、上述のアナログ／デジタル変換回路であって、前記入力情報生成回路部は、前記第２クロック信号を用い、前記入力情報信号として、前記第１クロック信号の１周期より短い時間だけ過去に入力された上記アナログ電圧に基づいて生成された入力情報信号を生成するアナログ／デジタル変換回路とするのが好ましい。
【００７４】
本発明のアナログ／デジタル変換回路では、入力情報生成回路部で第１クロックの１周期より短い時間だけ過去のアナログ電圧に基づいて生成された入力情報信号を生成し、これをコンパレータ制御回路部で用いる。このように、第１クロックの１周期より短い時間だけ過去のアナログ電圧を基準とすると、今回の変換によってデジタル値に変換されるアナログ電圧が変化しうる範囲は、第１クロックの１周期だけ過去のアナログ電圧を基準とするよりも小さくなる。つまり、過去のアナログ電圧に基づいて、通常動作状態としあるいは低電力動作状態とする第１コンパレータを選択するに当たり、より近い過去のアナログ電圧を基準にするほど、その後に変化しうるアナログ電圧の範囲が小さくなるので、通常動作状態とする第１コンパレータの数を少なく、低電力動作状態とする第１コンパレータの数を多くすることが出来る。あるいは、周波数がより高い、振幅がより大きいアナログ電圧でも正確に変換することができる。
【００７５】
さらに、前述のアナログ／デジタル変換回路であって、ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記第１コンパレータであって、上記第１コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶの第１コンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けられた第１コンパレータ（但し、int(a)は、実数aの整数部を取り出す関数）と、上記ｍ種の参照電圧のうち、最下位の分割群を除くｎ−１ヶの分割群に属する第１コンパレータのうち各分割群内で各々最下位に位置する群内最下位第１コンパレータがそれぞれ参照するｎ−１種の分割群参照電圧のいずれか１つを参照し、前記第１クロック信号または第２クロック信号に従って動作し、これらのクロック信号で決まるタイミングで入力されたアナログ電圧と上記分割群参照電圧とをそれぞれ比較して比較結果を前記入力情報信号とするｎ−１ヶの第２コンパレータと、を有し、前記コンパレータ制御回路部は、上記入力情報信号である上記ｎ−１ヶの第２コンパレータの比較結果に基づき、上記第１コンパレータを上記分割群毎に前記通常動作状態と前記低電力動作状態のいずれかにするアナログ／デジタル変換回路とすると良い。
【００７６】
本発明のアナログ／デジタル変換回路では、ｎヶの分割群に分けたmヶの第１コンパレータとｎ−１ヶの第２コンパレータとを有する。また第２コンパレータは、群内最下位第１コンパレータと同じ分割群参照電圧を参照している。従って、ｎ−１ヶの第２コンパレータとｎヶの分割群とが対応した関係となる。このため、第２コンパレータの比較結果に基づき、通常動作状態あるいは低電力動作状態とする分割群を容易かつ適切に選択することができる。また分割群毎に第１コンパレータの状態を選択するので、コンパレータ制御回路部の構成が簡単になる。
【００７７】
あるいは、前述のアナログ／デジタル変換回路であって、ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記第１コンパレータであって、上記第１コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶの第１コンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けられた第１コンパレータ（但し、int(a)は、実数aの整数部を取り出す関数）と、上記ｍ種の参照電圧のうち、最下位の分割群を除くｎ−１ヶの分割群に属する第１コンパレータのうち各分割群内で各々最下位に位置する群内最下位第１コンパレータがそれぞれ参照するｎ−１種の分割群参照電圧のいずれか１つを参照し、前記第１クロック信号または第２クロック信号に従って動作し、これらのクロック信号で決まるタイミングで入力されたアナログ電圧と上記分割群参照電圧とをそれぞれ比較して比較結果を前記入力情報信号とするｎ−１ヶの第２コンパレータと、を有し、前記コンパレータ制御回路部は、上記比較結果が上記分割群参照電圧よりも上記アナログ電圧の方が大きいと判定した第２コンパレータが少なくとも１つ以上存在することを示すときには、上記分割群のうち、上記判定をした第２コンパレータのうち最も上位の第２コンパレータが参照している上記分割群参照電圧と同じ参照電圧を参照する第１コンパレータの属する特定分割群と、この特定分割群よりも１つ上位の分割群が存在する場合にはこの１つ上位の分割群と、この特定分割群よりも２つ上位の分割群が存在する場合にはこの２つ上位の分割群と、上記特定分割群よりも１つ下位の分割群が存在する場合にはこの１つ下位の分割群と、この特定分割群よりも２つ下位の分割群が存在する場合にはこの２つ下位の分割群と、に属する上記第１コンパレータを前記通常動作状態とし、残余の分割群に属する第１コンパレータを前記低電力動作状態にし、上記比較結果が上記分割群参照電圧よりも上記アナログ電圧の方が大きいと判定した第２コンパレータが存在しないことを示すときには、最下位と最下位より１つ及び２つ上位の分割群に属する第１コンパレータを前記通常動作状態とし、残余の分割群に属する第１コンパレータを前記低電力動作状態とするアナログ／デジタル変換回路とするのが好ましい。
【００７８】
本発明のアナログ／デジタル変換回路でも、ｎヶの分割群に分けたmヶの第１コンパレータとｎ−１ヶの第２コンパレータとを有する。また第２コンパレータは、群内最下位第１コンパレータと同じ分割群参照電圧を参照している。従って、ｎ−１ヶの第２コンパレータとｎヶの分割群との間に対応関係ができるから、第２コンパレータの比較結果に基づき、通常動作状態あるいは低電力動作状態とする第１コンパレータの分割群を容易かつ適切に選択することができる。
そして、本発明では、５〜３ヶの分割群に属する第１コンパレータのみを今回の変換で通常動作状態とし、他の分割群に属する第１コンパレータを低電力動作状態とする。従って、アナログ／デジタル変換回路の消費電力を大きく低減させることができる。
しかも、分割群毎に第１コンパレータの状態変化させるので、コンパレータ制御回路の構成が簡単になる。
【００７９】
特に、所定時間過去から今回第１コンパレータで比較するまでの期間にアナログ電圧が変化しうる最大幅が、このアナログ／デジタル変換回路でＡ／Ｄ変換しうる最大振幅の１／ｎ以下であるアナログ電圧を用いる場合を考える。この場合には、所定時間過去から今回比較するまでの期間に変化しうるアナログ電圧の変化幅は、最大でも、第１コンパレータの数に換算して、全第１コンパレータ（ｍヶ）の１／ｎであると予想できる。従って、第２コンパレータにおける比較結果が分かれば、次に比較を行う第１コンパレータのうち、変化幅内の値を参照電圧とする第１コンパレータについては比較結果を予測できないが、変化幅外の値を参照電圧とする第１コンパレータについては、比較結果を予測できる。また、本発明のアナログ／デジタル変換回路では、ｍヶの第１コンパレータをｎヶの分割群に分けているから、変化幅は、分割群１つ分に相当する。
しかも、ｎ−１ヶの第２コンパレータは、それぞれ群内最下位第１コンパレータと同じ分割群参照電圧を参照する関係となっている。
ここで、第１コンパレータとして、低電力動作状態とした場合、入力されるアナログ電圧と参照電圧との差が最大振幅の１／ｎより大きいときには、第１クロック信号で決まる変換期間内に正しい比較結果が得られる応答速度が得られ、この変換期間内に正しく比較を行いうる特性を有するものを使用するとする。
このような特性の第１コンパレータを用いる場合には、第２コンパレータにおける比較結果に応じて、入力されるアナログ電圧と参照電圧との差が小さくなる可能性のある３〜５ヶの分割群に属する第１コンパレータを通常動作状態とすれば、残余の分割群に属する第１コンパレータを低電力動作状態としても、すべての第１コンパレータについて正しい比較結果が得られ、正確にＡ／Ｄ変換できる。
かくして、適切にアナログ／デジタル変換することができる上、比較結果の予測できるコンパレータを低電力動作状態とすることで、アナログ／デジタル変換回路の消費電力を抑制することが出来る。
【００８０】
さらに、上述のいずれか１項に記載のアナログ／デジタル変換回路であって、前記第２コンパレータは、いずれも前記第１クロック信号または第２クロック信号によって比較結果を出力する差動型コンパレータであるアナログ／デジタル変換回路とするのが好ましい。
【００８１】
一般に差動型コンパレータは、コンパレータとしての動作をさせるにあたって、チョッパ型コンパレータに比較して消費電力を少なくできる。本発明のアナログ／デジタル変換回路では、第２コンパレータとして差動型コンパレータを用いているので、第２コンパレータにチョッパ型コンパレータを用いるよりも低消費電力にすることが出来る。
【００８２】
さらに、上述のいずれか１項に記載のアナログ／デジタル変換回路であって、前記複数の第１コンパレータは、いずれもチョッパ型コンパレータであり、このチョッパ型コンパレータは、論理素子であって、自身の入力端と出力端とを短絡することにより固有電圧を発生させる際に比較的大きな貫通電流が流れる通常状態と、上記固有電圧を発生させる際に流れる貫通電流が上記通常状態よりも相対的に小さいために上記通常状態よりも消費電力が少ない低電力状態と、の少なくともいずれかを選択可能に構成されてなる論理回路を含み、前記低電力動作状態は、このチョッパ型コンパレータの論理回路について、上記低電力状態を選択することを含むアナログ／デジタル変換回路とすると良い。
【００８３】
一般に、チョッパ型コンパレータは、その動作のうち、電圧取り込み状態において、論理素子であるインバータ素子の入力端と出力端とをスイッチ素子で短絡させ、約ＶＤ／２の電圧の固有電圧を発生させる（ＶＤは電源電圧）。この際にインバータに大きな貫通電流が流れるため、この際に電力消費が最大になる。
これに対し、本発明のアナログ／デジタル変換回路では、第１コンパレータにおいて、論理素子で固有電圧を発生させる際に、相対的に大きな貫通電流が流れる通常状態と、相対的に貫通電流が小さい低電力状態が選択可能に構成されている。貫通電流が小さい低電力状態を選択した場合には、チョッパ型コンパレータの応答性が若干低下するものの、コンパレータとして機能させ続けながら消費電力を低くすることが出来る。
【００８４】
あるいは、前述のいずれか１項に記載のアナログ／デジタル変換回路であって、前記複数の第１コンパレータは、いずれも差動型コンパレータであり、この差動型コンパレータは、これに含まれる差動回路に第１定電流が流れる通常状態と、上記差動回路に上記第１定電流よりも比較的に少ない第２定電流が流れるために上記通常状態よりも消費電力が少ない低電力状態と、のいずれかを選択可能に構成されてなり、前記低電力動作状態は、この差動型コンパレータについて、上記低電力状態を選択することを含むアナログ／デジタル変換回路とするのが好ましい。
【００８５】
一般に、差動型コンパレータでは、差動回路に定電流源を有しており、このコンパレータの消費電力の多くはこの定電流源で消費される。
これに対し、本発明のアナログ／デジタル変換回路では、第１コンパレータとして差動型コンパレータを用いるが、そのうち差動回路に第１定電流が流れる通常状態と、第２電流が流れる低電力状態とを選択可能に構成されてなる。低電力状態を選択した場合には、差動型コンパレータの応答性が若干低下するものの、差動型コンパレータを機能させながら、その消費電力を低くすることが出来る。
【００８６】
また、他の解決手段は、複数のコンパレータを用いて、入力されたアナログ電圧をクロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、上記複数のコンパレータは、制御信号により、各々通常動作状態と低電力動作状態のいずれかを選択可能に構成されてなり、前回の変換に用いた上記アナログ電圧に基づいて生成された入力情報信号により、上記複数のコンパレータのうち、一部のコンパレータを今回の変換において上記通常動作状態とすると共に、残余のコンパレータを上記低電力動作状態にする上記制御信号を出力するコンパレータ制御回路部を備えるアナログ／デジタル変換回路である。
【００８７】
本発明のアナログ／デジタル変換回路では、前回の変換に用いたアナログ電圧に基づいて生成された入力情報信号により、コンパレータ制御回路部は制御信号を出力する。この制御信号により、今回の変換において通常動作状態とする一部のコンパレータを選択するとともに、残余のコンパレータを低電力動作状態に保持する。従って、コンパレータを選択するのに用いるアナログ電圧のタイミングを、常に前回の変換のタイミングに揃えることが出来るから、クロック信号１周期分の期間に生じうるアナログ電圧の変化範囲に対応するコンパレータを選択して今回の変換に用いればよい。従って、常に適切なコンパレータを通常動作状態あるいは低電力動作状態として選択することが出来る。このため、全体として低消費電力のアナログ／デジタル変換回路となし得る。
【００８８】
さらに、請求項９に記載のアナログ／デジタル変換回路であって、前回の変換における前記複数のコンパレータの各出力を、前記入力情報信号としても用いるアナログ／デジタル変換回路とすると良い。
【００８９】
本発明のアナログ／デジタル変換回路では、コンパレータの各出力を用いてデジタル信号を生成するだけでなく、前回の変換におけるコンパレータの各出力を入力情報信号として用いて、今回の変換で通常動作状態とするあるいは低電力動作状態にするコンパレータを選択決定する。従って、別途入力情報信号を生成するための回路が不要であり、簡易な構成とすることができる。
【００９０】
さらに、請求項６または請求項７に記載のアナログ／デジタル変換回路であって、ｐ種（ｐは、ｐ＞３の自然数）の参照電圧のいずれか１つを参照するｐヶの前記コンパレータを有し、前記コンパレータ制御回路部は、前記前回の変換において、上記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが少なくとも１つ以上存在するときには、上記判定をしたコンパレータのうち最も上位の特定コンパレータと、この特定コンパレータよりも１つ上位のコンパレータが存在する場合にはこの１つの上位のコンパレータと、上記特定コンパレータよりも２つ上位のコンパレータが存在する場合にはこの２つ上位のコンパレータと、上記特定コンパレータよりも１つ下位のコンパレータが存在する場合にはこの１つ下位のコンパレータとを、前記通常動作状態とし、残余のコンパレータを前記低電力動作状態とし、前記前回の変換において、上記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが存在しないときには、最下位と最下位から１つ上位のコンパレータを、前記通常動作状態とし、残余のコンパレータを前記低電力動作状態とするアナログ／デジタル変換回路である。
【００９１】
本発明のアナログ／デジタル変換回路では、ｐ種の参照電圧をそれぞれ参照するｐヶのコンパレータを有しており、前回の変換におけるコンパレータの出力によって、４つ〜２つのコンパレータのみを今回の変換で通常動作状態とし、他のコンパレータを低電力動作状態にする。従って、アナログ／デジタル変換回路の消費電力を大きく低減させることができる。
【００９２】
あるいは、請求項９に記載のアナログ／デジタル変換回路であって、ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記コンパレータを有し、上記コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶのコンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けたとき（但し、int(a)は、実数aの整数部を取り出す関数）、前記コンパレータ制御回路部は、上記コンパレータを上記分割群毎に前記通常動作状態及び前記低電力動作状態のいずれかとするアナログ／デジタル変換回路とすると良い。
【００９３】
本発明のアナログ／デジタル変換回路では、コンパレータを分割群毎に通常動作状態及び低電力動作状態のいずれかにする。従って、コンパレータを通常動作状態及び低電力動作状態にするためのコンパレータ制御回路部の構成が簡単になる。
【００９４】
あるいは、請求項９に記載のアナログ／デジタル変換回路であって、ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記コンパレータを有し、上記コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶのコンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けたとき（但し、int(a)は、実数aの整数部を取り出す関数）、前記コンパレータ制御回路部は、前記前回の変換において、上記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが少なくとも１つ以上存在するときには、上記判定をしたコンパレータのうち最も上位のコンパレータの属する特定分割群と、この特定分割群よりも１つ上位の分割群が存在する場合にはこの１つ上位の分割群と、この特定分割群よりも２つ上位の分割群が存在する場合にはこの２つ上位の分割群と、上記特定分割群よりも１つ下位の分割群が存在するときにはこの１つ下位の分割群と、この特定分割群よりも２つ下位の分割群が存在する場合にはこの２つ下位の分割群と、に属するコンパレータを前記通常動作状態とし、残余の分割群に属するコンパレータを前記低電力動作状態に保持し、前記前回の変換において、上記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが存在しないときには、最下位と最下位より１つ上位の分割群、または最下位と最下位より１つ及び２つ上位の分割群に属するコンパレータを前記通常動作状態とし、残余の分割群に属するコンパレータを前記低電力動作状態に保持するアナログ／デジタル変換回路とすると良い。
【００９５】
本発明のアナログ／デジタル変換回路では、前回の変換で得たコンパレータの各出力を今回の変換の際のコンパレータの選択に使用する。しかも、コンパレータをｎヶの分割群に分け、５〜３ヶの分割群に属するコンパレータのみを今回の変換で通常動作状態とし、他の分割群に属するコンパレータを低電力動作状態とする。従って、アナログ／デジタル変換回路の消費電力を大きく低減させることができる。しかも、分割群毎にコンパレータの状態変化させるので、コンパレータ制御回路の構成が簡単になる。
【００９６】
特に、クロック信号１周期分の期間にアナログ電圧の変化しうる最大幅が、このアナログ／デジタル変換回路でＡ／Ｄ変換しうる最大振幅の１／ｎ以下であるアナログ電圧を用いる場合を考える。この場合には、前回の変換で用いたアナログ電圧が判れば、次の変換に入力されるアナログ電圧がとりうる値は前回のアナログ電圧に比してある変化幅（最大振幅の１／ｎ）に入ると予想できる。この変化幅は、コンパレータの数に換算すると、全コンパレータｍヶの１／ｎに相当する。本発明のアナログ／デジタル変換回路では、ｍヶの第１コンパレータをｎヶの分割群に分けているから、変化幅は、分割群１つ分に相当する。
ここで、コンパレータとして、低電力動作状態とした場合、入力されるアナログ電圧と参照電圧との差が最大振幅の１／ｎより大きいときには、クロック信号で決まる変換期間内に正しい比較結果が得られる応答速度が得られ、この変換期間内に正しく比較を行いうる特性を有するものを使用すると仮定する。
このような特性のコンパレータを用いる場合には、前回の比較結果に応じて、入力されるアナログ電圧と参照電圧との差が小さくなる可能性のある３〜５ヶの分割群に属するコンパレータを通常動作状態とすれば、残余の分割群に属するコンパレータを低電力動作状態としても、すべてのコンパレータについて正しい比較結果が得られ、正確にＡ／Ｄ変換できる。
かくして、適切にアナログ／デジタル変換することができる上、比較結果の予測できるコンパレータを低電力動作状態とすることで、アナログ／デジタル変換回路の消費電力を抑制することが出来る。
【００９７】
さらに、請求項９または請求項１０に記載のアナログ／デジタル変換回路であって、前記複数のコンパレータは、いずれもチョッパ型コンパレータであり、このチョッパ型コンパレータは、論理素子であって、自身の入力端と出力端とを短絡することにより固有電圧を発生させる際に比較的大きな貫通電流が流れる通常状態と、上記固有電圧を発生させる際に流れる貫通電流が上記通常状態よりも相対的に小さいために上記通常状態よりも消費電力が少ない低電力状態と、の少なくともいずれかを選択可能に構成されてなる論理回路を含み、前記低電力動作状態は、このチョッパ型コンパレータの論理回路について、上記低電力状態を選択することを含むアナログ／デジタル変換回路とすると良い。
【００９８】
一般に、チョッパ型コンパレータは、その動作のうち、電圧取り込み状態において、論理素子であるインバータ素子に固有電圧を発生させる際に大きな貫通電流が流れるため、この際に電力消費が最大になる。
これに対し、本発明のアナログ／デジタル変換回路では、コンパレータにおいて、論理素子で固有電圧を発生させる際に、相対的に大きな貫通電流が流れる通常状態と、相対的に貫通電流が小さい低電力状態が選択可能に構成されている。貫通電流が小さい低電力状態を選択した場合には、チョッパ型コンパレータの応答性が若干低下するものの、コンパレータとして機能させ続けながら消費電力を低くすることが出来る。
【００９９】
あるいは、請求項９または請求項１０に記載のアナログ／デジタル変換回路であって、前記複数のコンパレータは、いずれも差動型コンパレータであり、この差動型コンパレータは、これに含まれる差動回路に第１定電流が流れる通常状態と、上記差動回路に上記第１定電流よりも比較的に少ない第２定電流が流れるために上記通常状態よりも消費電力が少ない低電力状態と、のいずれかを選択可能に構成されてなり、前記低電力動作状態は、この差動型コンパレータについて、上記低電力状態を選択することを含むアナログ／デジタル変換回路とするのが好ましい。
【０１００】
一般に、差動型コンパレータでは、差動回路に定電流源を有しており、このコンパレータの消費電力の多くはこの定電流源で消費される。
これに対し、本発明のアナログ／デジタル変換回路では、コンパレータとして差動型コンパレータを用いるが、そのうち差動回路に第１定電流が流れる通常状態と、第２電流が流れる低電力状態とを選択可能に構成されてなる。低電力状態を選択した場合には、差動型コンパレータの応答性が若干低下するものの、差動型コンパレータを機能させながら、その消費電力を低くすることが出来る。
【０１０１】
【発明の実施の形態】
（実施形態１）
本発明の第１の実施形態にかかる並列型のアナログ／デジタル変換回路１００を、図１〜図１０を参照して説明する。このうち、図１はアナログ／デジタル変換回路の概要を示すブロック図、図２はこのうち比較部の概要を示す説明図、図３は入力電圧と各変換用コンパレータの出力と出力コードとの関係を示す表である。また、図４は、所定時間過去の入力電圧と各設定用コンパレータの出力と各変換用コンパレータの設定状態との関係を示す表である。図５はチョッパ型の変換用コンパレータの要部の構成を示す説明図、図６はこの要部の動作と各スイッチの関係を示す表、図７はインバータ素子の回路構成を示す回路図、図８はこのインバータ素子の入力電圧とドレイン電流の関係を示すグラフである。さらに、図９はチョッパ型の変換用コンパレータの構成を示す説明図、図１０は差動型の設定用コンパレータの構成を示す説明図である。
【０１０２】
本実施形態１のアナログ／デジタル変換回路１００は、アナログ電圧ＶＩＮを所定周期毎にこの値に応じた３ビットのデジタル出力ＤＯＵＴに変換する回路であり、図１に示すように、比較部１１０，データラッチ１２０，エンコーダ１４０，制御回路部１５０を有する。このうち比較部１１０には、高位基準電圧ＶＲＨと低位基準電圧ＶＲＬ、アナログ電圧ＶＩＮのほか、制御回路部１５０からクロック信号ＣＬＫが入力される。この比較部１１０は、後述するようにして、変換用コンパレータ出力ＯＵＴ１〜ＯＵＴ７を出力する。この変換用コンパレータ出力ＯＵＴ１〜ＯＵＴ７は、データラッチ１２０に入力される。データラッチ１２０は、変換用コンパレータ出力ＯＵＴ１〜ＯＵＴ７を、制御回路部１５０から与えられる第２クロック信号ＣＬＫ２に基づいて一斉に保持して出力するものであり、このデータラッチ１２０の出力側には、エンコーダ１４０が接続されている。このエンコーダ１４０は、変換用コンパレータ出力ＯＵＴ１〜ＯＵＴ７を２進数のデジタルデータであるデジタル出力ＤＯＵＴに符号化して出力するものである。データラッチ１２０，エンコーダ１４０，及び制御回路部１５０には、公知の回路構成を採用することが出来る。
【０１０３】
次いで、図２を参照して、比較部１１０について説明する。比較部１１０では、高位基準電圧ＶＲＨと低位基準電圧ＶＲＬとの間に直列に接続された８ヶの相等しい分圧用の抵抗Ｒ１〜Ｒ８によって、７種の参照電圧Ｖ１〜Ｖ７を得ている。また、７ヶのチョッパ型の変換用コンパレータ１〜７、７ヶの差動型の設定用コンパレータＰ１〜Ｐ７からなる入力情報生成回路部１１２、及びコンパレータ制御回路部１１１を有している。
このうち、入力情報生成回路部１１２をなす設定用コンパレータＰ１〜Ｐ７は、７種の参照電圧Ｖ１〜Ｖ７をそれぞれ排他的に参照して、一対一に対応している。設定用コンパレータＰ１〜Ｐ７は、入力されたクロック信号ＣＬＫの周期毎に、それぞれアナログ電圧ＶＩＮと比較して、ハイレベル（以下単に”Ｈ”で示すことがある）またはローレベル（以下単に”Ｌ”で示すことがある）のいずれかに設定用コンパレータ出力ＯＰ１〜ＯＰ７を更新して出力する。
なお、参照電圧Ｖ１〜Ｖ７は、Ｖ１＜Ｖ２＜…＜Ｖ６＜Ｖ７の関係を有しているから、番号の大きな方が上位の参照電圧である。また、同様に、番号の大きな方が、上位の設定用コンパレータである。
【０１０４】
コンパレータ制御回路部１１１は、入力されたこの設定用コンパレータ出力ＯＰ１〜ＯＰ７に所定の論理処理を施し、第１設定信号ＣＯＮＴ１Ａ〜ＣＯＮＴ７Ａ、及び第２設定信号ＣＯＮＴ１Ｂ〜ＣＯＮＴ７Ｂを出力する。第１，第２設定信号ＣＯＮＴ１Ａ等は、次回の変換、つまりクロック信号ＣＬＫの次の周期における変換用コンパレータ１〜７の状態設定に用いられる。
【０１０５】
変換用コンパレータ１〜７は、後述する構成を有しているため、この第１，第２設定信号ＣＯＮＴ１Ａ等により、通常のコンパレータとして動作させる動作状態と、動作を休止させ特定の状態に保持する休止状態の２つの状態に設定される。さらに詳しくは、休止状態でかつ”Ｈ”出力状態と、休止状態でかつ”Ｌ”出力状態との３つの状態のいずれかに設定される。
具体的には、変換用コンパレータ１〜７は、７種の参照電圧Ｖ１〜Ｖ７をそれぞれ排他的に参照して一対一に対応しており、動作状態に設定されている場合には、入力されたクロック信号ＣＬＫの周期毎に、それぞれアナログ電圧ＶＩＮと参照電圧V1等とを比較して、”Ｈ”または”Ｌ”のいずれかのレベルを有する変換用コンパレータ出力ＯＵＴ１〜ＯＵＴ７を更新して出力する。一方、休止状態でかつ”Ｈ”出力状態に設定されている場合には、その出力は”Ｈ”に固定される。また、休止状態でかつ”Ｌ”出力状態に設定されている場合には、その出力は”Ｌ”に固定される。
なお、変換用コンパレータ１等についても、番号の大きな方が、上位の変換用コンパレータである。
【０１０６】
次いで、設定用コンパレータＰ１〜Ｐ７の回路構成について、図１０を参照して説明する。設定用コンパレータＰ１〜Ｐ７は、いずれも同一構成の差動型のコンパレータであり、しかも、その出力が、クロック信号ＣＬＫの周期毎に更新される。
設定用コンパレータＰ１〜Ｐ７は、差動回路３０によって、アナログ電圧ＶＩＮと参照電圧Ｖ１等とを比較する。差動回路３０はＣＭＯＳから構成され、ゲートにアナログ電圧ＶＩＮが与えられるＮチャネル３１と、ゲートに参照電圧Ｖ１〜Ｖ７のいずれかが与えられるＮチャネル３２を有している。Ｎチャネル３１のドレインはＰチャネル３３を介して、Ｎチャネル３２のドレインはＰチャネル３４を介して、それぞれ電源電位ＶＤに接続されている。Ｐチャネル３３，３４のゲートは、いずれもＮチャネル３１のドレインに接続されている。また、Ｎチャネル３１，３２のソースは共通接続され、定電流回路３５を介して接地されている。この差動回路３０では、アナログ電圧ＶＩＮと参照電圧Ｖ１等との差が、Ｎチャネル３２のドレイン電圧として現れる。
【０１０７】
Ｎチャネル３２のドレインは、スイッチＳＷＦを介して、保持回路４１に接続している。この保持回路４１には、インバータ３６，３７が直列に接続され、インバータ３６の入力端とインバータ３７の出力端との間の接続をスイッチＳＷＧで開閉する。さらに、インバータ３６の出力端から分岐したインバータ３８から設定用コンパレータ出力ＯＰ１〜ＯＰ７が出力される。
ここで、スイッチＳＷＦ，ＳＷＧは、具体的にはＭＯＳトランジスタ等で構成され、制御信号が“Ｈ”のときにオンとなり、“Ｌ”のときにオフとなるアナログスイッチであり、クロック信号ＣＬＫによって開閉される。なお、インバータ３９により、スイッチＳＷＦとスイッチＳＷＧの開閉は逆相になる。
【０１０８】
このような構成を有する設定用コンパレータＰ１〜Ｐ７では、クロック信号ＣＬＫが”Ｈ”の期間には、スイッチＳＷＦがオンし、スイッチＳＷＧがオフとなるので、参照電圧Ｖ１〜Ｖ７とアナログ電圧ＶＩＮとの比較結果がインバータ３８から出力される。一方、クロック信号ＣＬＫが”Ｌ”の期間には、スイッチＳＷＦがオフし、スイッチＳＷＧがオンするので、以前の出力結果が保持されてインバータ３８から出力され続ける。
【０１０９】
従って、このアナログ／デジタル変換回路１００では、アナログ電圧ＶＩＮの大きさが、高位基準電圧ＶＲＨ、低位基準電圧ＶＲＬ及び参照電圧Ｖ１〜Ｖ７で区切られる範囲のいずれに属するかによって、設定用コンパレータＰ１〜Ｐ７の出力ＯＰ１〜ＯＰ７が”Ｈ”あるいは”Ｌ”になる。このため、アナログ電圧ＶＩＮと各設定用コンパレータＰ１〜Ｐ７の変換用コンパレータ出力ＯＰ１〜ＯＰ７とは、図４に示す表の左半分に示す関係となる。
【０１１０】
次いで、変換用コンパレータ１〜７の回路構成及び動作について、図５〜図９を参照して説明する。変換用コンパレータ１〜７はいずれも同一構成のチョッパ型のコンパレータであり、前記したように、動作状態に設定されている場合には、その出力ＯＵＴ１〜ＯＵＴ７がクロック信号ＣＬＫの周期毎に更新される。まず動作状態に設定されている場合について説明する。
チョッパ型の変換用コンパレータ１〜７の要部（図５参照）の動作について説明する。変換用コンパレータ１等の要部は、アナログ電圧ＶＩＮが入力されるスイッチＳＷＡと、参照電圧Ｖ１〜Ｖ７が入力されるスイッチＳＷＢとを有している。スイッチＳＷＡ，ＳＷＢの出力側はノードＮ１に接続され、このノードＮ１にキャパシタＣ１の一端が接続されている。キャパシタＣ１の他端は、ＣＭＯＳで構成されたインバータＩＮＶの入力端に接続され、このインバータＩＮＶの出力端から比較結果のコンパレータ出力ＯＵＴ１〜ＯＵＴ７が出力されるようになっている。インバータＩＮＶには、スイッチＳＷＣが並列に接続されている。
この変換用コンパレータ１等の動作状態には、図６に示すように、ＶＩＮ電圧取り込み状態と、比較状態の２つがある。即ち、ＶＩＮ電圧取り込み状態では、スイッチＳＷＡ，ＳＷＣがオンとされ、スイッチＳＷＢはオフとされる。一方、比較状態では、スイッチＳＷＡ，ＳＷＣがオフとされ、スイッチＳＷＢはオンとされる。
なお、スイッチＳＷＡ，ＳＷＢ，ＳＷＣの３つとも、”Ｈ”入力でオンとなり、”Ｌ”入力でオフとなるアナログスイッチである。
【０１１１】
インバータ素子ＩＮＶは、図７に示すように、ＰチャネルＭＯＳトランジスタ２１とＮチャネルＭＯＳトランジスタ２２とが直列に接続された公知のＣＭＯＳ回路構成を有しており、図８に示すように、その入力端ＴＩＮに入力する入力電圧が電源電圧ＶＤの半分（＝０．５ＶＤ）付近になると、流れるドレイン電流Ｉｄが急増する特性を有している。上述したように、ＶＩＮ電圧取り込み状態では、スイッチＳＷＢはオフであるが、スイッチＳＷＡがオンとなる（図５参照）。このため、ノードＮ１の電位はアナログ電圧ＶＩＮとなる。また、スイッチＳＷＣがオンとなってインバータＩＮＶの入力端ＴＩＮと出力端ＴＯＵＴとが短絡されるので、このインバータＩＮＶの入出力電圧は、いずれも電源電圧ＶＤのほぼ半分（ＶＤ／２）の値となる。これにより、キャパシタＣ１の端子間電圧は、（ＶＤ／２−ＶＩＮ）の値に充電される。
なお、このＶＩＮ電圧取り込み状態では、スイッチＳＷＣをオンさせて、インバータＩＮＶの入力端ＴＩＮと出力端ＴＯＵＴとを短絡させるため、ＭＯＳトランジスタ２１，２２のいずれもがオンとなって、大きなドレイン電流（貫通電流）が流れる。つまり、このＶＩＮ電圧取り込み状態は、電力消費が大きい状態であることが判る。
【０１１２】
一方、比較状態では、スイッチＳＷＣがオフとなり、インバータＩＮＶは反転増幅回路として動作する。一方、スイッチＳＷＢがオン、ＳＷＡがオフとなるので、ノードＮ１には参照電圧Ｖ１〜Ｖ７が印加される。上述したように、このとき、キャパシタＣ１の端子間電圧は既に（ＶＤ／２−ＶＩＮ）の電圧に充電されているので、インバータＩＮＶの入力端の電圧は、例えばＶＤ／２−（ＶＩＮ−Ｖ１）となる。従って、各変換用コンパレータ１〜７のインバータＩＮＶから出力される変換用コンパレータ出力ＯＵＴ１〜ＯＵＴ７は、ＶＩＮ＞Ｖｉ（但しｉ＝１〜７）のとき”Ｈ”となり、ＶＩＮ＜Ｖｉのとき“Ｌ”となる。即ち、アナログ電圧ＶＩＮを境にして、これより低い参照電圧を用いる変換用コンパレータからは“Ｈ”が出力され、高い参照電圧を用いる変換用コンパレータからは“Ｌ”が出力される。
また、この比較状態では、定常的に電流が流れることがないので、消費電力は小さい状態であることが判る。
【０１１３】
このようなチョッパ型の変換用コンパレータ１〜７は、クロック信号ＣＬＫに従って、ＶＩＮ電圧取り込み状態と比較状態とを交互に生じさせて使用するものであるので、変換用コンパレータ１〜７を、ＶＩＮ電圧取り込み状態としこれに続いて比較状態とする動作状態とすると、そのうちのＶＩＮ電圧取り込み状態の期間に大きな電力消費が生じることを避けられない。また、このときの消費電力は、一般に、差動型の設定用コンパレータＰ１〜Ｐ７を常時動作させたときの消費電力よりも大きい。
ところで、前記したように、一般に、アナログ／デジタル変換回路に入力されるアナログ電圧ＶＩＮの振幅は、この回路でＡ／Ｄ変換しうる最大振幅よりも小さく、周波数もクロック信号に比して十分低いのが通常である。つまり、あるクロック信号で定まる時点に入力されたアナログ電圧に対し、次の周期のクロック信号で定まる時点までに生じうるアナログ電圧の変化量には限界がある。従って、あるクロック信号で決まる時点に入力されたアナログ電圧が判れば、これから、次の周期のクロック信号で決まる時点で入力されるアナログ電圧はある幅を持って予測できる。さすれば、常にすべての変換用コンパレータを動作状態としておく必要はなく、一部の変換用コンパレータのみ動作状態とし、他の変換用コンパレータは、消費電力の大きいＶＩＮ取り込み状態とならないように、具体的には、比較状態に保持する休止状態にしておいても良いことになる。このようにすれば、アナログ／デジタル変換回路１００で消費する電力を抑制することができる。
【０１１４】
そこで、入力されるアナログ電圧ＶＩＮの性質として、クロック信号ＣＬＫの１周期分の期間にアナログ電圧ＶＩＮが変化しうる範囲が、アナログ／デジタル変換回路１００で変換できる最大振幅の１／８（コンパレータの数に１を加えた数の逆数）以下であると仮定する。この仮定の下で、本実施形態１のアナログ／デジタル変換回路１００では、コンパレータ制御回路部１１１において、設定用コンパレータ出力ＯＰ１〜ＯＰ７を論理処理して、第１，第２設定信号ＣＯＮＴ１Ａ等を生成し、次回の変換における変換用コンパレータ１〜７の状態を、図４に示す表の右半分に示すように設定している。なお、図４では、動作状態を○、休止状態を△で示している。
【０１１５】
この表の具体的設定内容について説明する。
まず、コンパレータ制御回路部１１１に、自身が参照する参照電圧Ｖ１〜Ｖ７よりもクロック信号１周期分過去に入力されたアナログ電圧ＶＩＮの方が大きいと判定した設定用コンパレータが存在することを示す設定用コンパレータ出力ＯＰ１〜ＯＰ７が入力されたとき、具体的には、設定用コンパレータ出力ＯＰ１〜ＯＰ７のうちに”Ｈ”となったものがあったときには、以下のようにする。（１）このような判定をした設定用コンパレータのうち最も上位の（換言すれば参照電圧の電位が最も大きい）設定用コンパレータが参照している参照電圧と同じ参照電圧（つまり共通の参照電圧）を参照する特定変換用コンパレータと、この特定変換用コンパレータよりも１つ上位の変換用コンパレータとを動作状態とする（図４では○と表示）。（２）これ以外の変換用コンパレータを、休止状態にする。（３）動作状態とした変換用コンパレータよりも、上位の変換用コンパレータは”Ｌ”を出力し（図４では、△／Ｌと表示）、下位の変換用コンパレータは”Ｈ”を出力する（図４では、△／Ｈと表示）ように設定する。
【０１１６】
具体的に説明する。設定用コンパレータ出力ＯＰ１〜ＯＰ７の中に、ハイレベル”Ｈ”とされた出力がある場合、つまり、アナログ電圧ＶＩＮが参照電圧Ｖ１より高いと判定された場合には、以下のようにする。例えば、アナログ電圧ＶＩＮとして、Ｖ５〜Ｖ６の範囲の電圧が入力されたため、設定用コンパレータ出力ＯＰ１〜ＯＰ７が、（H,H,H,H,H,L,L）となった場合について考える。（１）”Ｈ”を出力している設定用コンパレータＰ１〜Ｐ５のうちで最も上位の設定用コンパレータＰ５が参照している参照電圧Ｖ５と同じ参照電圧（共通の参照電圧Ｖ５）を参照している変換用コンパレータ５と、この変換用コンパレータ５よりも１つ上位の変換用コンパレータ６とを動作状態とする。
【０１１７】
入力されるアナログ電圧ＶＩＮの性質を、上記したように仮定したから、次回の変換において変換用コンパレータで比較されるアナログ電圧ＶＩＮは、参照電圧Ｖ４〜Ｖ５，Ｖ５〜Ｖ６，またはＶ６〜Ｖ７のいずれかの範囲になると予想されるからである。つまり、設定用コンパレータＰ１等における１周期前の比較結果から、それより１周期後に変換用コンパレータ１等で得る比較結果が予測できないのは、変換用コンパレータ５，６だけだからである。
一般化して言えば、クロック信号ＣＬＫで１周期前に設定用コンパレータＰ１等で得た比較結果（設定用コンパレータ出力ＯＰ１等）から、それより１周期後に変換用コンパレータ１等で得る比較結果（変換用コンパレータ出力ＯＵＴ１等）を予測できないのは、”Ｈ”を出力している設定用コンパレータのうち最も上位の設定用コンパレータと同じ参照電圧を参照している特定変換用コンパレータと、及びこれより１つ上位の変換用コンパレータだけだからである。そこでこれらについては動作状態とする。
【０１１８】
（２）これ以外の変換用コンパレータ１〜４，７を休止状態とする。（３）動作状態とした変換用コンパレータ５，６よりも、上位の変換用コンパレータ７は”Ｌ”を出力し、下位の変換用コンパレータ１〜４は”Ｈ”を出力するように設定する。
なお、上記関係は、クロック信号ＣＬＫで１周期前に入力されたアナログ電圧ＶＩＮが、参照電圧Ｖ１〜Ｖ２，Ｖ２〜Ｖ３，…，Ｖ６〜Ｖ７，Ｖ７〜ＶＲＨの範囲内のいずれであった場合でも同様に当てはまる。但し、１周期前に入力されたアナログ電圧ＶＩＮがＶ７〜ＶＲＨの範囲であった場合には、１つ上位のコンパレータは存在しない。
【０１１９】
一方、コンパレータ制御回路部１１１に、クロック信号ＣＬＫで１周期過去に入力されたアナログ電圧ＶＩＮの方が参照電圧よりも大きいと判定した設定用コンパレータが存在しないことを示す設定用コンパレータ出力ＯＰ１〜ＯＰ７が入力されたとき、具体的には、設定用コンパレータ出力ＯＰ１〜ＯＰ７がすべて”Ｌ”の場合には、以下のようにする。（４）最下位の変換用コンパレータ１を、動作状態とする。１周期前に設定用コンパレータＰ１等で得た比較結果（設定用コンパレータ出力ＯＰ１等）から、それより１周期後に変換用コンパレータ１等で得る比較結果（コンパレータ出力ＯＵＴ１等）を予測できないのは、変換用コンパレータ１だけだからである。（５）他の変換用コンパレータ２〜７を休止状態に保持する。（６）他の変換用コンパレータ２〜７は”Ｌ”を出力するように設定する。
かくして、１周期前のアナログ電圧ＶＩＮが、低位基準電圧ＶＲＬ〜高位基準電圧ＶＲＨの範囲のいずれの値であった場合にも、図４の表の右半分に示す設定状態の関係が得られ、いずれの場合でも、アナログ／デジタル変換回路１００全体での消費電力を抑制することができる。
【０１２０】
このような設定に基づく動作をする変換用コンパレータ１〜７の回路構成を図９に示す。ここで、第１設定信号ＣＯＮＴ１Ａ〜ＣＯＮＴ７Ａは、変換用コンパレータ１〜７についてそれぞれ動作状態と休止状態との切換えを制御する信号であり、具体的には、”Ｈ”で変換用コンパレータ１〜７を動作状態とすることを指示し、”Ｌ”で休止状態とすることを指示する。また、第２設定信号ＣＯＮＴ１Ｂ〜ＣＯＮＴ７Ｂは、変換用コンパレータ１〜７について、休止状態とされていることを前提として、”Ｈ”と”Ｌ”のいずれを出力するかを制御する信号であり、具体的には、”Ｈ”で変換用コンパレータ１〜７が”Ｈ”を出力することを指示し、”Ｌ”で変換用コンパレータ１〜７が”Ｌ”を出力することを指示する。
【０１２１】
既に説明したように、変換用コンパレータ１等は、アナログ電圧ＶＩＮが入力されるスイッチＳＷＡと、参照電圧Ｖ１〜Ｖ７が入力されるスイッチＳＷＢとを有している。スイッチＳＷＡ，ＳＷＢの出力側はノードＮ１に接続され、このノードＮ１にキャパシタＣ１の一端が接続されている。キャパシタＣ１の他端は、インバータＩＮＶの入力端に接続されている。また、インバータＩＮＶには、スイッチＳＷＣが並列に接続されている。さらに、インバータＩＮＶの出力端はスイッチＳＷＤを介してインバータ２７に接続し、さらに、インバータ２８を通じてインバータＩＮＶと同相の出力が、コンパレータ出力ＯＵＴ１〜ＯＵＴ７として出力される。
【０１２２】
さらに、クロック信号ＣＬＫとスイッチＳＷＡ，ＳＷＢ，ＳＷＣとの間には、２入力のＡＮＤ素子２４が介在しており、ＡＮＤ素子２４には、このクロック信号ＣＬＫと並列に、第１設定信号ＣＯＮＴ１Ａ〜ＣＯＮＴ７Ａをインバータ２３で反転させた信号が入力される。従って、第１設定信号ＣＯＮＴ１Ａ等が”Ｈ”の場合には、スイッチＳＷＡ等はクロック信号ＣＬＫに従って動作する動作状態となる。なお、スイッチＳＷＢは、インバータ２５によって、スイッチＳＷＡとは逆相に駆動される。一方、第１設定信号ＣＯＮＴ１Ａ等が”Ｌ”の場合には、クロック信号ＣＬＫに拘わらず、スイッチＳＷＡ，ＳＷＣはオフとされ、スイッチＳＷＢはオンとされる。つまり、比較状態に強制的に固定され、休止状態となる（図６参照）。従って、第１設定信号ＣＯＮＴ１Ａ等を”Ｌ”とすることで、この変換用コンパレータの動作は停止してしまうが、消費電力の大きなＶＩＮ取り込み状態となることが防止され、電力消費を抑制することができる。
【０１２３】
さらに、スイッチＳＷＤは第１設定信号ＣＯＮＴ１Ａ等により開閉され、第２設定信号ＣＯＮＴ１Ｂ等がスイッチＳＷＥを介してインバータ２７の入力端に入力される。このスイッチＳＷＥは、第１設定信号ＣＯＮＴ１Ａ等をインバータ２６で反転させた信号で開閉される。また、スイッチＳＷＤの開閉とスイッチＳＷＥの開閉とは逆相となる。スイッチＳＷＤ，ＳＷＥもアナログスイッチであり、第１設定信号ＣＯＮＴ１Ａ等が”Ｈ”の場合には、スイッチＳＷＤがオンとなり、スイッチＳＷＥはオフとなる。この場合、インバータ２７には、インバータＩＮＶの出力が伝えられ、これと同相の出力が、コンパレータ出力ＯＵＴ１〜ＯＵＴ７として出力される。一方、第１設定信号ＣＯＮＴ１Ａ等が”Ｌ”の場合には、スイッチＳＷＤはオフとなり、スイッチＳＷＥがオンとなる。このため、第２設定信号ＣＯＮＴ１Ｂ等がインバータ２７に入力されるから、第２設定信号ＣＯＮＴ１Ｂが”Ｈ”であれば、コンパレータ出力ＯＵＴ１等として”Ｈ”が、逆に第２設定信号ＣＯＮＴ１Ｂが”Ｌ”であれば、コンパレータ出力ＯＵＴ１等として”Ｌ”が出力される。
かくして、変換用コンパレータ１等は、第１設定信号ＣＯＮＴ１Ａ等及び第２設定信号ＣＯＮＴ１Ｂ等を用いることで、動作状態、休止状態でかつ”Ｈ”出力状態、及び休止状態でかつ”Ｌ”出力状態の３つの状態を選択することができる。
【０１２４】
そして、このよう設定された変換用コンパレータ１〜７のうち、動作状態とされた変換用コンパレータ（例えば変換用コンパレータ５，６）について、アナログ電圧ＶＩＮを参照電圧（例えば参照電圧Ｖ５，Ｖ６）と比較することで、これらの変換用コンパレータの変換用コンパレータ出力も、”Ｈ”または”Ｌ”となる。
かくして、このアナログ／デジタル変換回路１００でも、アナログ電圧ＶＩＮの大きさが、高位基準電圧ＶＲＨ、低位基準電圧ＶＲＬ及び参照電圧Ｖ１〜Ｖ７で区切られる範囲（例えばＶ５〜Ｖ６）のいずれに属するかによって、変換用コンパレータ１〜７の出力が”Ｈ”あるいは”Ｌ”になる。このため、アナログ電圧ＶＩＮと各変換用コンパレータ１〜７の変換用コンパレータ出力ＯＵＴ１〜ＯＵＴ７とは、図３の表に示す関係となる。この関係は、すべての変換用コンパレータを動作させた場合に得られる結果と同じである。
従って、以降は、同様な処理によりエンコーダ１４０によって、変換用コンパレータ出力ＯＵＴ１〜ＯＵＴ７に従って、これに対応するデジタル出力ＤＯＵＴが生成できることとなる。なお、図３の表では、デジタル出力ＤＯＵＴを１０進数による出力コードで表してある。
【０１２５】
かくして、本実施形態１に記載のアナログ／デジタル変換回路１００によれば、変換用コンパレータ１〜７のうち、予測されるアナログ電圧の変化範囲に対応し、比較結果が予測できない変換用コンパレータを選択してこれを通常の動作状態とし、比較結果が予測できる残余の変換用コンパレータは休止状態として、今回の変換に用いればよいので、常に適切な変換用コンパレータを選択して動作状態とすることが出来る。さらに、適切な数の変換用コンパレータのみを動作状態としておけばよいので、休止状態に保持する残余の第１コンパレータの数を多くすることが出来るから、より低消費電力のアナログ／デジタル変換回路となし得る。
また、アナログ／デジタル変換回路１００では、入力情報生成回路部１１２で、クロック信号ＣＬＫに従って動作する７ヶの設定用コンパレータを用い、入力情報信号である出力ＯＰ１〜ＯＰ７を生成する。このため、変換用コンパレータ１等の動作状態あるいは休止状態選択のタイミングを、クロック信号ＣＬＫで決まる一定のタイミング（本実施形態１では１周期分過去）に揃えることができる。従って、常に適切な変換用コンパレータを選択して動作状態あるいは休止状態とすることが出来る。
また、アナログ／デジタル変換回路１００は、変換用コンパレータ１〜７と各々同じ参照電圧Ｖ１〜Ｖ７を参照する同数（７ヶ）の設定用コンパレータＰ１〜Ｐ７を有している。このため、７ヶの変換用コンパレータ１〜７のどれを動作状態とし、どれを休止状態とするかを選択決定するにあたり、設定用コンパレータＰ１〜Ｐ７によって得た７ヶの比較結果（出力ＯＰ１〜ＯＰ７）を用いることができるので、選択決定が容易となる。
さらに、アナログ／デジタル変換回路１００では、設定用コンパレータＰ１等の判定（出力ＯＰ１等）に応じて、変換用コンパレータ１〜７のうち、１〜２ヶのみを動作状態とし、他は休止状態とする。従って、アナログ／デジタル変換回路１００の消費電力を大きく低減させることが出来る。
さらに、このアナログ／デジタル変換回路１００では、設定用コンパレータＰ１〜Ｐ７として差動型コンパレータを用いているので、これにチョッパ型コンパレータを用いるよりも低消費電力にすることが出来る。
【０１２６】
なお、本実施形態１では、設定用コンパレータＰ１〜Ｐ７と変換用コンパレータ１〜７を同じクロック信号ＣＬＫで駆動し、クロック信号ＣＬＫにおける１周期分過去に得た設定用コンパレータ出力ＯＰ１等を用いて、第１，第２設定信号ＣＯＮＴ１Ａ等を生成し、次の周期における変換用コンパレータ１〜７の状態設定に用いた例を示した。
【０１２７】
しかし、図２に示すように、設定用コンパレータＰ１〜Ｐ７（入力情報生成回路部１１２）をクロック信号ＣＬＫとは異なる第３クロック信号ＣＬＫ３で駆動しても良い。第３クロック信号ＣＬＫ３としては、クロック信号ＣＬＫと同じ周波数であるが、逆相の波形や１／４周期ずれた波形（図１１（ａ）参照）などを持つ位相の異なる信号を用いることができる。このような第３クロック信号ＣＬＫ３を用いることで、変換用コンパレータ１〜７の状態設定のために取得する設定用コンパレータ出力ＯＰ１等を、クロック信号ＣＬＫにおける１周期分よりも短い時間だけ過去（例えば、図１１（ａ）の場合にはＴ／４だけ過去（但し、Ｔはクロック信号ＣＬＫの周期））のアナログ信号に基づいて得ることができる。すると、この時間にアナログ電圧ＶＩＮが変化しうる範囲は、クロック信号の１周期分の期間に変化しうる範囲よりも小さくなる。つまり、過去のアナログ電圧に基づいて、動作状態としあるいは休止状態とする変換用コンパレータを選択するに当たり、より近い過去のアナログ電圧ＶＩＮを基準にするほど、その後に変化し得るアナログ電圧ＶＩＮの範囲が小さくなるので、動作状態とする変換用コンパレータの数を少なく、休止状態とする変換用コンパレータの数を多くすることができ、よりアナログ／デジタル変換回路の消費電力を抑制することができる。あるいは、同じ数の変換用コンパレータを動作状態とするのであれば、より振幅の大きく周波数の高いアナログ電圧ＶＩＮについて、正しくアナログ／デジタル変換をすることができる。
【０１２８】
あるいは、第３クロック信号ＣＬＫ３として、クロック信号ＣＬＫの整数倍の周波数を持つ信号を用いることもできる。例えば、クロック信号ＣＬＫの２倍の周波数を持つ第３クロック信号ＣＬＫ３を用いた場合について説明する。さらに、この第３クロック信号ＣＬＫ３の２周期毎に１回、その立ち上がりのタイミングが、クロック信号ＣＬＫの立ち上がりタイミングと同じになるようにされているとする（図１１（ｂ）参照）。この場合、第３クロックＣＬＫ３の２周期毎の立ち上がりタイミングのうち、クロック信号ＣＬＫの立ち上がるタイミングと同じにならない方の立ち上がりタイミング（図１１（ｂ）中矢印で示すタイミング）を用いれば、設定用コンパレータＰ１等の比較結果（設定用コンパレータ出力ＯＰ１等）を、変換用コンパレータ１等での変換よりも１／２周期（Ｔ／２）だけ前（過去）に得ることができる。この場合にも、動作状態とする変換用コンパレータの数を少なく、休止状態とする変換用コンパレータの数を多くすることができ、よりアナログ／デジタル変換回路の消費電力を抑制することができる。あるいは、同じ数の変換用コンパレータを動作状態とするのであれば、より振幅の大きく周波数の高いアナログ電圧ＶＩＮについて、正しくアナログ／デジタル変換をすることができる。
【０１２９】
（実施形態２）
次いで、第２の実施形態にかかる並列型のアナログ／デジタル変換回路２００について、図１２〜図１４を参照して説明する。本実施形態２のアナログ／デジタル変換回路２００は、実施形態１のアナログ／デジタル変換回路１００と同じく、３ビットのアナログ／デジタル変換回路である。しかし、図１２と図２とを比較すると容易に理解できるように、比較部２１０において、設定用コンパレータＰ１〜Ｐ７を備えない点で異なる。従って、異なる部分を中心に説明し、同様な部分は同じ番号を付すと共に、その説明を省略あるいは簡略化する。
【０１３０】
アナログ／デジタル変換回路２００も、クロック信号ＣＬＫで与えられる所定周期毎に、アナログ電圧ＶＩＮを３ビットのデジタル出力ＤＯＵＴに変換する回路であり、比較部２１０，データラッチ１２０，エンコーダ１４０，制御回路部１５０を有する（図１参照）。比較部２１０には、高位基準電圧ＶＲＨと低位基準電圧ＶＲＬ、アナログ電圧ＶＩＮのほか、制御回路部１５０からクロック信号ＣＬＫが入力される。
【０１３１】
図１２に示す比較部２１０では、高位基準電圧ＶＲＨと低位基準電圧ＶＲＬとの間に直列に接続された８ヶの相等しい分圧用の抵抗Ｒ１〜Ｒ８によって、７種の参照電圧Ｖ１〜Ｖ７を得ている。また、７ヶのチョッパ型のコンパレータ１〜７、及びコンパレータ制御回路部２１１を有している。
コンパレータ１〜７は、実施形態１における変換用コンパレータ１〜７（図９参照）と同様の回路構成を有しており、コンパレータ制御回路部２１１から出力される第１，第２設定信号ＣＯＮＴ１Ａ等により、通常のコンパレータとして機能しうる動作状態と、休止状態でかつ”Ｈ”出力状態と、休止状態でかつ”Ｌ”出力状態との３つの状態のいずれかに設定される。
具体的には、コンパレータ１〜７は、７種の参照電圧Ｖ１〜Ｖ７をそれぞれ排他的に参照して一対一に対応しており、動作状態に設定されている場合には、入力されたクロック信号ＣＬＫの周期毎に、それぞれアナログ電圧ＶＩＮと比較して、”Ｈ”または”Ｌ”のいずれかのコンパレータ出力ＯＵＴ１〜ＯＵＴ７を更新して出力する。一方、休止状態でかつ”Ｈ”出力状態に設定されている場合には、その出力は”Ｈ”に固定される。また、休止状態でかつ”Ｌ”出力状態に設定されている場合には、その出力は”Ｌ”に固定される。
また、コンパレータ出力ＯＵＴ１〜ＯＵＴ７は、出力されてデータラッチ１２０に入力されるほか、それぞれ分岐してコンパレータ制御回路部２１１に入力される。
【０１３２】
コンパレータ制御回路部２１１は、入力されたこのコンパレータ出力ＯＵＴ１〜ＯＵＴ７に所定の論理処理を施し、実施形態１と同様の第１設定信号ＣＯＮＴ１Ａ〜ＣＯＮＴ７Ａ、及び第２設定信号ＣＯＮＴ１Ｂ〜ＣＯＮＴ７Ｂを出力する。
【０１３３】
各コンパレータ１〜７は、実施形態１の変換用コンパレータ１〜７（図９参照）と同様の回路構成を有しているから、同様に、スイッチＳＷＣをオンさせるＶＩＮ取り込み状態では大きく電力を消費するが、スイッチＳＷＣがオフとなる比較状態では電力をあまり消費しない。また、第１設定信号ＣＯＮＴ１Ａ等を”Ｌ”とすることで、強制的に比較状態とすることができ、しかも、第２設定信号ＣＯＮＴ１Ｂ等によって、そのときのコンパレータ出力ＯＵＴ１〜ＯＵＴ７を、”Ｈ”または”Ｌ”に固定することができる。
【０１３４】
そこで、コンパレータ１〜７で前回（１周期前）の変換で得たコンパレータ出力ＯＵＴ１〜ＯＵＴ７を用いて第１，第２設定信号ＣＯＮＴ１Ａ等を得る。そして、これを次（これより１周期後）の変換のためのコンパレータ１〜７の状態設定に用いる。
具体的には、図１３の表に示すようにして、前回の変換に用いたアナログ電圧ＶＩＮの大きさに応じて、各コンパレータ１〜７の設定状態を決定する。例えば、前回の変換に用いたアナログ電圧ＶＩＮが、参照電圧Ｖ３〜Ｖ４の範囲内であった場合、この時点での各コンパレータ１〜７の出力（比較結果）は、下位のコンパレータから順に、(H,H,H,L,L,L,L)となる。ところで、入力されるアナログ電圧ＶＩＮの性質を、１周期分の期間にアナログ電圧ＶＩＮが変化しうる範囲が、アナログ／デジタル変換回路２００で変換できる最大振幅の１／８（コンパレータの数に１を加えた数の逆数）以下であると仮定する。この場合には、次回の変換で比較されるアナログ電圧ＶＩＮは、参照電圧Ｖ２〜Ｖ３，Ｖ３〜Ｖ４，またはＶ４〜Ｖ５のいずれかの範囲になると予想される。つまり、このようなアナログ信号を前提とすれば、前回の変換における比較結果から、この次の変換における比較結果が予測できないコンパレータは、コンパレータ３，４だけである。一般化して言えば、”Ｈ”を出力しているコンパレータのうち、最も上位のコンパレータ、及びこれより１つ上位のコンパレータだけである。
【０１３５】
このように、比較結果が予測できないコンパレータが限られることから、本実施形態２では、コンパレータ３，４については、動作状態（図１３では○と表示）とする。一方、これらよりも下位のコンパレータ１，２については、休止状態でかつ”Ｈ”出力状態（図１３では△／Ｈと表示）とし、これらよりも上位のコンパレータ５，６，７については、休止状態でかつ”Ｌ”出力状態（図１３では△／Ｌと表示）とする。このようにしても、次回の変換で比較されるアナログ電圧ＶＩＮが、上記前提に適合する参照電圧Ｖ２〜Ｖ５の範囲内である限り、７ヶのコンパレータ１〜７のすべてを動作状態とした場合と同じコンパレータ出力ＯＵＴ１〜ＯＵＴ７が得られる。従って、このようにしても正しくアナログ／デジタル変換が可能である。
しかも、このようにすることで、７ヶのコンパレータのうち、５ヶのコンパレータ１，２，５〜７を休止状態にできるため、アナログ／デジタル変換回路２００全体での消費電力を抑制することができる。
【０１３６】
上記関係は、前回の変換時に入力されたアナログ電圧ＶＩＮが、参照電圧Ｖ１〜Ｖ２，Ｖ２〜Ｖ３，…，Ｖ６〜Ｖ７，Ｖ７〜ＶＲＨの範囲内のいずれの場合でも同様に当てはまる。但し、前回の変換時に入力されたアナログ電圧ＶＩＮがＶ７〜ＶＲＨの範囲となった場合には、１つ上位のコンパレータは存在しない。
なお、前回の変換時に入力されたアナログ電圧ＶＩＮが、参照電圧Ｖ１より低い、つまりＶＲＬ〜Ｖ１の範囲内であった場合、この時点での各コンパレータ１〜７の出力は、すべて”Ｌ”つまり(L,L,L,L,L,L,L)という出力となる。この場合には、その次の変換で比較されるアナログ電圧ＶＩＮは、参照電圧ＶＲＬ〜Ｖ１またはＶ１〜Ｖ２のいずれかの範囲になると予想される。そのため、前回の変換における比較結果から、その次の変換における比較結果が予測できないコンパレータは、コンパレータ１だけである。そこで、コンパレータ１については、動作状態とする。一方、これよりも上位のコンパレータ２〜７については、休止状態でかつ”Ｌ”出力状態とする。
【０１３７】
このようにしても、次の変換で比較されるアナログ電圧ＶＩＮが、参照電圧ＶＲＬ〜Ｖ２の範囲内である限り、７ヶのコンパレータ１〜７のすべてを動作状態とした場合と同じコンパレータ出力ＯＵＴ１〜ＯＵＴ７が得られる。従って、このようにしても正しくアナログ／デジタル変換が可能である。しかも、このようにすることで、７ヶのコンパレータのうち、６ヶのコンパレータ２〜７が休止状態となるため、アナログ／デジタル変換回路２００全体での消費電力を抑制することができる。
かくして、前回の変換に用いたアナログ電圧ＶＩＮが、低位基準電圧ＶＲＬ〜高位基準電圧ＶＲＨの範囲のいずれの値であった場合にも、図１３の表に示す設定状態の関係が得られ、いずれの場合でも、アナログ／デジタル変換回路２００全体での消費電力を抑制することができることが判る。さらに、本実施形態２では、実施形態１と比較すれば判るように、設定用コンパレータＰ１等を別途形成する必要もなく、より簡易なアナログ／デジタル変換回路となる。
【０１３８】
また、本実施形態２のアナログ／デジタル変換回路２００では、コンパレータ１〜７を動作状態あるいは休止状態に選択するのに用いるアナログ電圧のタイミングを、常に前回の変換のタイミングに揃えることが出来る。従って、常に適切なコンパレータを動作状態あるいは休止状態として選択することができ、休止状態に保持する残余のコンパレータの数を多くすることが出来るから、より低消費電力のアナログ／デジタル変換回路となし得る。
また、アナログ／デジタル変換回路２００では、前回の変換におけるコンパレータ１〜７の各出力ＯＵＴ１等を入力情報信号として用いて、今回の変換で動作状態とするあるいは休止状態にするコンパレータ１等を選択決定する。従って、実施形態１における設定用コンパレータＰ１〜Ｐ７のように、別途入力情報信号を生成するための回路が不要であり、簡易な構成とすることができる。
さらに、アナログ／デジタル変換回路２００では、前回の変換におけるコンパレータ１〜７の出力ＯＵＴ１等によって、今回の変換において、コンパレータ１〜７のうち、２つ〜１つのみを動作状態とし、他を休止状態にする。従って、アナログ／デジタル変換回路の消費電力を大きく低減させることができる。
【０１３９】
なお、本実施形態２のアナログ／デジタル変換回路２００では、上記したように、入力されるアナログ電圧ＶＩＮの性質に関し、クロック信号ＣＬＫの１周期分の期間にアナログ電圧ＶＩＮが変化しうる範囲が、最大振幅の１／８（コンパレータの数に１を加えた数の逆数）以下である場合には、いずれの場合にも正しくアナログ／デジタル変換可能である。逆に、１周期分の期間に変化しうる範囲が、最大振幅の１／８（コンパレータの数に１を加えた数の逆数）より大きいアナログ電圧ＶＩＮを用いる場合には、適切にアナログ／デジタル変換できない。但し、以下のようにしてアナログ／デジタル変換回路２００を用いることもできる。
【０１４０】
即ち、図１４に示すように、アナログ電圧ＶＩＮとして、大きな電圧変化と小さな電圧変化とが交互に生じる電圧波形を持つアナログ電圧ＶＩＮを、アナログ／デジタル変換回路２００に入力した場合には、大きな電圧変化が起こった期間、及び小さな電圧変化の期間のうちそれに続く遷移期間は、アナログ電圧ＶＩＮに対し、破線で示すデジタル出力ＤＯＵＴがアナログ電圧ＶＩＮをＡ／Ｄ変換した値に一致しない不正出力期間となる。しかし、デジタル出力ＤＯＵＴは、時間とともに本来得られるべき値に近づくため、ついにはアナログ電圧ＶＩＮを正しくＡ／Ｄ変換したデジタル出力ＤＯＵＴが得られ、それ以降、再び大きな電圧変化が起こるまでは適正なデジタル出力が得られる適正出力期間となる。従って、アナログ電圧ＶＩＮのこのような性質を前提として、適正出力期間に得られるデジタル出力ＤＯＵＴのみを用いるようにすれば、このような大きな電圧変化が起こるアナログ電圧ＶＩＮについても、本実施形態２のアナログ／デジタル変換回路２００を用いて、低消費電力でＡ／Ｄ変換をすることができる。
【０１４１】
（変形形態１）
次いで、実施形態２を変形した変形形態１について、図１５を参照して説明する。実施形態２のアナログ／デジタル変換回路２００では、コンパレータ１〜７としてチョッパ型のコンパレータ（図５，図９参照）を用いた。これに対し、本変形形態１では、差動型のコンパレータを用いた点のみが異なる。従って、異なる部分を中心に説明し、同様な部分は同じ番号を付すと共に、その説明を省略あるいは簡略化する。
【０１４２】
上述のように、本変形形態１のコンパレータ１〜７は、差動型のコンパレータである。即ち、コンパレータ１〜７は、差動回路５０によって、アナログ電圧ＶＩＮと参照電圧Ｖ１等とを比較する。差動回路５０はＣＭＯＳで構成され、ゲートにアナログ電圧ＶＩＮが与えられるＮチャネル５１と、ゲートに参照電圧Ｖ１〜Ｖ７のいずれかが与えられるＮチャネル５２を有している。Ｎチャネル５１のドレインはＰチャネル５３を介して、Ｎチャネル５２のドレインはＰチャネル５４を介して、それぞれ電源電位ＶＤに接続されている。Ｐチャネル５３，５４のゲートは、いずれもＮチャネル５１のドレインに接続されている。また、Ｎチャネル５１，５２のソースは共通接続され、Ｎチャネル５６を及び定電流回路５５を介して接地されている。この差動回路５０では、アナログ電圧ＶＩＮと参照電圧Ｖ１等との差が、Ｎチャネル５２のドレイン電圧として現れる。Ｎチャネル５２のドレインは、スイッチＳＷＨを介して、保持回路６４に接続している。この保持回路６４は、インバータ６１，６２が直列に接続され、インバータ６１の入力端とインバータ６２の出力端との間の接続をスイッチＳＷＩで開閉する。さらに、インバータ６１の出力端から分岐したインバータ６３からコンパレータ出力ＯＵＴ１〜ＯＵＴ７が出力される。
なお、スイッチＳＷＨ，ＳＷＩ，ＳＷＪの３つとも、”Ｈ”入力でオンとなり、”Ｌ”入力でオフとなるアナログスイッチである。
【０１４３】
ここで、スイッチＳＷＨは、２入力のＡＮＤ素子５７の出力によって開閉される。このＡＮＤ素子５７には、クロック信号ＣＬＫと第１設定信号ＣＯＮＴ１Ａ等をインバータ６５で反転させた信号とが入力されている。従って、第１設定信号ＣＯＮＴ１Ａ等が”Ｈ”の場合には、スイッチＳＷＨはクロック信号ＣＬＫに従って動作する。一方、第１設定信号ＣＯＮＴ１Ａ等が”Ｌ”の場合には、クロック信号ＣＬＫに拘わらず、スイッチＳＷＨはオフとされる。
また、スイッチＳＷＩも、２入力のＡＮＤ素子５９の出力によって開閉される。このＡＮＤ素子５９には、クロック信号ＣＬＫをインバータ５８で反転させた信号と第１設定信号ＣＯＮＴ１Ａ等をインバータ６５で反転させた信号とが入力されている。従って、第１設定信号ＣＯＮＴ１Ａ等が”Ｌ”の場合には、スイッチＳＷＩはクロック信号ＣＬＫの反転信号に従って動作する。一方、第１設定信号ＣＯＮＴ１Ａ等が”Ｈ”の場合には、クロック信号ＣＬＫに拘わらず、スイッチＳＷＩはオフとされる。
【０１４４】
さらに、Ｎチャネル５６は、第１設定信号ＣＯＮＴ１Ａ等をインバータ６５で反転させた信号によって制御されており、第１設定信号ＣＯＮＴ１Ａ等が”Ｈ”の場合には、Ｎチャネル５６がオンとなり、定電流源５５に電流が流れるが、第１設定信号ＣＯＮＴ１Ａ等が”Ｌ”の場合には、Ｎチャネル５６がオフとなり定電流源５５に流れる電流が遮断され、差動回路５０で比較できなくなるとともに、消費される電力が低減される。
また、スイッチＳＷＪは、第１設定信号ＣＯＮＴ１Ａ等によって制御されており、第１設定信号ＣＯＮＴ１Ａ等が”Ｈ”の場合には、スイッチＳＷＪはオフとなり、第１設定信号ＣＯＮＴ１Ａ等が”Ｌ”の場合には、スイッチＳＷＪはオンとなる。
【０１４５】
従って、第１設定信号ＣＯＮＴ１Ａ等が”Ｈ”のときには、Ｎチャネル５６はオンとされ、差動回路５０が作動する。さらに、スイッチＳＷＨはクロック信号ＣＬＫに従って、スイッチＳＷＩはそれとは逆相に開閉される。一方、スイッチＳＷＪはオフとされる。従って、このうちさらにクロック信号ＣＬＫが”Ｈ”の期間には、スイッチＳＷＨがオンし、スイッチＳＷＩがオフとなるので、参照電圧Ｖ１等とアナログ電圧ＶＩＮとの比較結果がインバータ６３からコンパレータ出力ＯＵＴ１等として出力される。一方、クロック信号ＣＬＫが”Ｌ”の期間には、スイッチＳＷＨがオフし、スイッチＳＷＩがオンするので、以前の出力結果が保持されてインバータ６３から出力され続ける。
逆に、第１設定信号ＣＯＮＴ１Ａ等が”Ｌ”のときには、Ｎチャネル５６はオフとなり、定電流源５５に流れる電流が遮断されるので、差動回路５０での消費電力が減少する。また、スイッチＳＷＨ，ＳＷＩはオフに固定され、スイッチＳＷＪがオンとなる。このため、第２設定信号ＣＯＮＴ１Ｂ等がインバータ６１に入力されるから、第２設定信号ＣＯＮＴ１Ｂが”Ｈ”であれば、コンパレータ出力ＯＵＴ１等として”Ｈ”が、逆に第２設定信号ＣＯＮＴ１Ｂが”Ｌ”であれば、コンパレータ出力ＯＵＴ１等として”Ｌ”が出力される。
【０１４６】
かくして、コンパレータ１〜７として差動型のコンパレータを用いても、第１設定信号ＣＯＮＴ１Ａ等及び第２設定信号ＣＯＮＴ１Ｂ等を用いることで、動作状態、休止状態でかつ”Ｈ”出力状態、及び休止状態でかつ”Ｌ”出力状態の３つの状態を選択することができる。
従って、本変形形態１のように、差動型のコンパレータ１〜７を用いても、実施形態２と同様にして、Ａ／Ｄ変換することができる。本変形形態では、一般にチョッパ型のコンパレータよりも消費電力の小さい差動型のコンパレータを用いながらも、さらに消費電力を低減したアナログ／デジタル変換回路２００とすることができる。
【０１４７】
（実施形態３）
次いで、第３の実施形態にかかる並列型のアナログ／デジタル変換回路３００について、図１６〜図１９を参照して説明する。本実施形態３のアナログ／デジタル変換回路３００は、設定用コンパレータを用いない点で実施形態２と同様であるが、４ビットのアナログ／デジタル変換回路であり、１５ヶのコンパレータ１〜１５を用いる点、コンパレータを２と３、４と５というように２つのコンパレータを１つのグループとして、第１，第２設定信号ＣＯＮＴＧ１Ａ等でグループ毎にコンパレータの状態設定を行う点で異なる。従って、異なる部分を中心に説明し、同様な部分は同じ番号を付すと共に、その説明を省略あるいは簡略化する。
【０１４８】
アナログ／デジタル変換回路３００も、クロック信号ＣＬＫで与えられる所定周期毎に、アナログ電圧ＶＩＮをデジタル出力ＤＯＵＴに変換する回路であり、比較部３１０，データラッチ３２０，エンコーダ３４０，制御回路部１５０を有する（図１参照）。比較部３１０には、高位基準電圧ＶＲＨと低位基準電圧ＶＲＬ、アナログ電圧ＶＩＮのほか、制御回路部１５０からクロック信号ＣＬＫが入力される。
【０１４９】
図１６に示す比較部３１０では、高位基準電圧ＶＲＨと低位基準電圧ＶＲＬとの間に直列に接続された１６ヶの相等しい分圧用の抵抗Ｒ１〜Ｒ１６によって、１５種の参照電圧Ｖ１〜Ｖ１５を得ている。また、１５ヶのチョッパ型のコンパレータ１〜１５、及びコンパレータ制御回路部３１１を有している。
コンパレータ１〜１５は、実施形態１における変換用コンパレータ１〜７（図９参照）、及び実施形態２におけるコンパレータ１〜７と同様の回路構成を有しており、コンパレータ制御回路部３１１から出力される第１，第２設定信号ＣＯＮＴＧ１Ａ等により、通常のコンパレータとして機能しうる動作状態と、休止状態でかつ”Ｈ”出力状態と、休止状態でかつ”Ｌ”出力状態との３つの状態のいずれかに設定される。
具体的には、コンパレータ１〜１５は、１５種の参照電圧Ｖ１〜Ｖ１５をそれぞれ排他的に参照し一対一に対応しており、動作状態に設定されている場合には、入力されたクロック信号ＣＬＫの周期毎に、それぞれアナログ電圧ＶＩＮと参照電圧Ｖ１等とを比較して、”Ｈ”または”Ｌ”のいずれかのレベルを有するコンパレータ出力ＯＵＴ１〜ＯＵＴ１５を更新して出力する。一方、休止状態でかつ”Ｈ”出力状態に設定されている場合には、その出力は”Ｈ”に固定される。また、休止状態でかつ”Ｌ”出力状態に設定されている場合には、その出力は”Ｌ”に固定される。
また、コンパレータ出力ＯＵＴ１〜ＯＵＴ１５は、データラッチ３２０に入力されるほか、それぞれ分岐してコンパレータ制御回路部３１１に入力される。
なお、図１６では、クロック信号ＣＬＫと各コンパレータとの接続配線を省略して記載したが、実施形態１（図２参照）や実施形態２（図１２参照）と同様に、クロック信号ＣＬＫはコンパレータ１〜１５にそれぞれ入力される。
【０１５０】
コンパレータ制御回路部３１１は、入力されたこのコンパレータ出力ＯＵＴ１〜ＯＵＴ１５に所定の論理処理を施し、実施形態１，２と同様の第１設定信号ＣＯＮＴＧ１Ａ〜ＣＯＮＴＧ８Ａ、及び第２設定信号ＣＯＮＴＧ１Ｂ〜ＣＯＮＴＧ８Ｂを出力する。但し、実施形態１，２とは異なり、これらの第１，第２設定信号ＣＯＮＴＧ１Ａ等は、第１設定信号ＣＯＮＴＧ１Ａと第２設定信号ＣＯＮＴＧ１Ｂとを除き、それぞれ２ヶのコンパレータを含む１つのグループＧ２〜Ｇ８の状態設定をする。例えば、第１，第２設定信号ＣＯＮＴＧ８Ａ，ＣＯＮＴＧ８Ｂは、グループＧ８に属するコンパレータ１４と１５の２つに入力され、これら２つのコンパレータの状態を同時に設定する。一方、第１設定信号ＣＯＮＴＧ１Ａと第２設定信号ＣＯＮＴＧ１Ｂは、コンパレータ１に入力され、このコンパレータ１の状態を設定する。従って、グループＧ１は１つのコンパレータ１のみを含んでいる。このように、コンパレータ１〜１５は、１または２ヶのコンパレータを含む８つグループＧ１〜Ｇ８に分けられている。
【０１５１】
ところで、各コンパレータ１〜１５は、実施形態１の変換用コンパレータ１〜７（図９参照）と同様の回路構成を有しているから、同様に、スイッチＳＷＣをオンさせるＶＩＮ取り込み状態では大きく電力を消費するが、スイッチＳＷＣがオフとなる比較状態では電力をあまり消費しない。また、第１設定信号ＣＯＮＴＧ１Ａ等を”Ｌ”とすることで、強制的に比較状態としてコンパレータ１等を休止状態にすることができ、しかも、第２設定信号ＣＯＮＴＧ１Ｂ等によって、そのときのコンパレータ出力ＯＵＴ１〜ＯＵＴ１５を、”Ｈ”または”Ｌ”に固定することができる。
【０１５２】
そこで、コンパレータ１〜１５で前回（１周期前）の変換で得たコンパレータ出力ＯＵＴ１〜ＯＵＴ１５を用いて第１，第２設定信号ＣＯＮＴＧ１Ａ等を得る。そして、この次（これより１周期後）の変換でのコンパレータ１〜１５の状態設定に用いる。
具体的には、図１７及び図１８の表に示すように、前回の変換に用いたアナログ電圧ＶＩＮの大きさに応じて、各コンパレータ１〜１５の設定状態を決定する。例えば、前回の変換に用いたアナログ電圧が、参照電圧Ｖ６〜Ｖ７の範囲内であった場合、この時点での各コンパレータ１〜１５の出力（比較結果）は、下位のコンパレータから順に、（H,H,H,H,H,H,L,L,L,L,L,L,L,L,L)という出力、つまり出力コードで表して「６」となる（図１７参照）。
ところで、入力されるアナログ電圧ＶＩＮの性質を、１周期分の期間にアナログ電圧ＶＩＮが変化しうる範囲が、アナログ／デジタル変換回路３００で変換しうる最大振幅の１／８（グループ数の逆数）以下であると仮定する。この場合には、次回の変換で比較されるアナログ電圧ＶＩＮは、参照電圧Ｖ４〜Ｖ５，Ｖ５〜Ｖ６，Ｖ６〜Ｖ７，Ｖ７〜Ｖ８，またはＶ８〜Ｖ９のいずれかの範囲（取りうる出力コードで「４」〜「８」）になると予想される。つまり、このようなアナログ信号を前提とすれば、１周期前の比較結果から１周期後の比較結果が予測できないコンパレータは、コンパレータ５，６，７，８だけである。
【０１５３】
このように、比較結果が予測できないコンパレータが限られることから、本実施形態３では、１周期前に”Ｈ”を出力しているコンパレータ１〜６のうち、最も上位のコンパレータ６が属するグループＧ４及びこれより１つ上位及び１つ下位のグループＧ３，Ｇ５については、動作状態（図１８，図１９では○と表示）とする。一方、グループＧ３〜Ｇ５よりも下位のグループＧ１，Ｇ２に属するコンパレータ１，２，３については、休止状態でかつ”Ｈ”出力状態（図１８，図１９では△／Ｈと表示）とし、これらよりも上位のグループＧ６，Ｇ７，Ｇ８に属するコンパレータ１０，１１，１２，１３，１４，１５については、休止状態でかつ”Ｌ”出力状態（図１８，図１９では△／Ｌと表示）とする。このようにしても、次のサイクルで比較されるアナログ電圧ＶＩＮが、前提に適合する参照電圧Ｖ４〜Ｖ９の範囲内である限り、１５ヶのコンパレータ１〜１５のすべてを動作状態とした場合と同じコンパレータ出力ＯＵＴ１〜ＯＵＴ１５が得られる。従って、このようにしても正しくアナログ／デジタル変換が可能である。
しかも、このようにすることで、１５ヶのコンパレータのうち、９ヶのコンパレータ１〜３，１０〜１５を休止状態にできるため、アナログ／デジタル変換回路３００全体での消費電力を抑制することができる。
上記関係は、前回の変換時に入力されたアナログ電圧ＶＩＮが、参照電圧Ｖ１〜Ｖ２，Ｖ２〜Ｖ３，…，Ｖ１４〜Ｖ１５，Ｖ１５〜ＶＲＨの範囲内のいずれの場合でも同様に当てはまる。但し、１つ上位または１つ下位のグループが存在しない場合が有りうる。
【０１５４】
なお、前回の変換時に入力されたアナログ電圧ＶＩＮが、参照電圧Ｖ１より低い、つまりＶＲＬ〜Ｖ１の範囲内であった場合、この時点での各コンパレータ１〜１５の出力は、すべて”Ｌ”つまり(L,L,L,L,L,L,L,L,L,L,L,L,L,L,L)という出力となる。この場合には、その次の変換で比較されるアナログ電圧ＶＩＮは、参照電圧ＶＲＬ〜Ｖ１，Ｖ１〜Ｖ２またはＶ２〜Ｖ３のいずれかの範囲になると予想される。そのため、１周期前の比較結果と対比して、比較結果を予測できない可能性があるコンパレータは、コンパレータ１，２だけである。そこで、コンパレータ１，２の属するグループＧ１，Ｇ２及びこれに属するコンパレータ１，２，３については、動作状態とする。一方、これらのグループよりも上位のグループＧ３〜Ｇ８及びこれらに属するコンパレータ４〜１５については、休止状態でかつ”Ｌ”出力状態とする。
【０１５５】
このようにしても、次の変換で比較されるアナログ電圧ＶＩＮが、参照電圧ＶＲＬ〜Ｖ３の範囲内である限り、１５ヶのコンパレータ１〜１５のすべてを動作状態とした場合と同様に、正しくアナログ／デジタル変換が可能である。しかも、このようにすることで、１５ヶのコンパレータのうち、１２ヶのコンパレータ４〜１５を休止状態にできるため、アナログ／デジタル変換回路３００全体での消費電力を抑制することができる。
【０１５６】
かくして、前回の変換に用いたアナログ電圧ＶＩＮが、低位基準電圧ＶＲＬ〜高位基準電圧ＶＲＨの範囲のいずれの値であった場合にも、図１８及び図１９の表に示す設定状態の関係が得られ、いずれの場合でも、アナログ／デジタル変換回路３００全体での消費電力を抑制することができることが判る。
さらに、実施形態２と比較すれば判るように、本実施形態３は、グループＧ１〜Ｇ８毎にコンパレータの状態設定を行うようにしているので、各コンパレータ毎に状態設定を行う場合に比して簡易なコンパレータ制御回路部３１１で足りる。
【０１５７】
このように、本実施形態３のアナログ／デジタル変換回路３００では、コンパレータ１〜１５をグループ（分割群）Ｇ１〜Ｇ８毎に動作状態及び休止状態のいずれかにする。従って、コンパレータ１等を動作状態及び休止状態にするためのコンパレータ制御回路部３１１の構成が簡単になる。
また、このアナログ／デジタル変換回路３００では、前回の変換で得たコンパレータ１〜１５の各出力ＯＵＴ１等を今回の変換の際のコンパレータ１等の選択に使用する。しかも、コンパレータ１等をｎ＝８ヶのグループ（分割群）Ｇ１〜Ｇ８に分け、３〜２ヶのグループ（分割群）に属するコンパレータのみを今回の変換で動作状態とし、他のグループ（分割群）に属するコンパレータを休止状態とする。従って、アナログ／デジタル変換回路３００の消費電力を大きく低減させることができる。
【０１５８】
（変形形態２）
上記実施形態３では、コンパレータ１〜１５として、チョッパ型のコンパレータ（図９参照）を用いたが、これに代えて、前記した変形形態１と同じく、差動型のコンパレータ（図１０参照）を用いるようにすることもできる。このようにすると、一般にチョッパ型のコンパレータよりも消費電力の小さい差動型のコンパレータを用いながらも、さらに消費電力を低減したアナログ／デジタル変換回路とすることができる。
【０１５９】
（実施形態４）
次いで、第４の実施形態にかかる並列型のアナログ／デジタル変換回路４００について、図２０，図２１を参照して説明する。本実施形態４のアナログ／デジタル変換回路４００は、実施形態１と同様に７ヶの設定用コンパレータを用いるが、４ビットのアナログ／デジタル変換回路であり、１５ヶの変換用コンパレータを用いる点で異なる。また、実施形態３と異なり設定用コンパレータをも用いるが、実施形態３と同様に、変換用コンパレータを２と３、４と５というように２つまたは１つのコンパレータを１つのグループとして、第１，第２設定信号ＣＯＮＴＧ１Ａ等で変換用コンパレータ１〜１５の状態設定を行う。従って、実施形態１及び３と異なる部分を中心に説明し、同様な部分は同じ番号を付すと共に、その説明を省略あるいは簡略化する。
【０１６０】
アナログ／デジタル変換回路４００も、クロック信号ＣＬＫで与えられる所定周期毎に、アナログ電圧ＶＩＮをデジタル出力ＤＯＵＴに変換する回路であり、比較部４１０，データラッチ３２０，エンコーダ３４０，制御回路部１５０を有する（図１参照）。比較部４１０には、高位基準電圧ＶＲＨと低位基準電圧ＶＲＬ、アナログ電圧ＶＩＮのほか、制御回路部１５０からクロック信号ＣＬＫが入力される。
【０１６１】
図２０に示す比較部４１０では、高位基準電圧ＶＲＨと低位基準電圧ＶＲＬとの間に直列に接続された１６ヶの相等しい分圧用の抵抗Ｒ１〜Ｒ１６によって、１５種の参照電圧Ｖ１〜Ｖ１５を得ている。また、１５ヶのチョッパ型の変換用コンパレータ１〜１５、７ヶの差動型の設定用コンパレータＰ２〜Ｐ１４からなる入力情報生成回路部４１２、及びコンパレータ制御回路部４１１を有している。
【０１６２】
このうち、入力情報生成回路部４１２をなす設定用コンパレータＰ２，Ｐ４…Ｐ１４は、実施形態１における設定用コンパレータＰ１〜Ｐ７（図１０参照）と同様の回路構成を有しており、１５種の参照電圧Ｖ１〜Ｖ１５のうち、１つおきのＶ２，Ｖ４…Ｖ１４をそれぞれ参照している。この設定用コンパレータＰ２等は、入力されたクロック信号ＣＬＫの周期毎に、それぞれアナログ電圧ＶＩＮと比較して、”Ｈ”または”Ｌ”のいずれかに設定用コンパレータ出力ＯＰ２，ＯＰ４…ＯＰ１４を更新して出力する。
コンパレータ制御回路部４１１は、入力されたこの設定用コンパレータ出力ＯＰ２〜ＯＰ１４に所定の論理処理を施し、第１設定信号ＣＯＮＴＧ１Ａ〜ＣＯＮＴＧ８Ａ、及び第２設定信号ＣＯＮＴＧ１Ｂ〜ＣＯＮＴＧ８Ｂを出力する。第１，第２設定信号ＣＯＮＴＧ１Ａ等は、次回の変換、つまりクロック信号ＣＬＫの次の周期における変換用コンパレータ１〜１５の状態設定に用いられる。
【０１６３】
変換用コンパレータ１〜１５は、実施形態１における変換用コンパレータ１〜７（図９参照）と同様の回路構成を有しており、コンパレータ制御回路部４１１から出力される第１，第２設定信号ＣＯＮＴＧ１Ａ等により、通常のコンパレータとして機能しうる動作状態と、休止状態でかつ”Ｈ”出力状態と、休止状態でかつ”Ｌ”出力状態との３つの状態のいずれかに設定される。
このアナログ／デジタル変換回路４００では、アナログ電圧ＶＩＮの大きさが、高位基準電圧ＶＲＨ、低位基準電圧ＶＲＬ及び７つの参照電圧Ｖ２，Ｖ４…Ｖ１４で区切られる範囲のいずれに属するかによって、設定用コンパレータＰ２等の出力ＯＰ２等が”Ｈ”あるいは”Ｌ”になる。このため、アナログ電圧ＶＩＮと各設定用コンパレータＰ２〜Ｐ１４の変換用コンパレータ出力ＯＰ２〜ＯＰ１４とは、図２１に示す表の左半分に示す関係となる。この設定用コンパレータの出力ＯＰ２等はコンパレータ制御回路部４１１に入力される。
【０１６４】
コンパレータ制御回路部４１１では、入力されたこの設定用コンパレータ出力ＯＰ２〜ＯＰ１４に所定の論理処理を施し、実施形態３と同様の第１設定信号ＣＯＮＴＧ１Ａ〜ＣＯＮＴＧ８Ａ、及び第２設定信号ＣＯＮＴＧ１Ｂ〜ＣＯＮＴＧ８Ｂを出力する。実施形態３と同様に、変換用コンパレータ１〜１５は、８つグループＧ１〜Ｇ８に分けられている。グループＧ１はコンパレータ１のみを含んでいるが、他のグループＧ２〜Ｇ８は、いずれも２つの変換用コンパレータを含んでいる。従って、第１，第２設定信号ＣＯＮＴＧ１Ａ等により、１５ヶの変換用コンパレータ１〜１５は、各グループに含まれる１ヶまたは２ヶ毎にその状態設定がなされる。変換用コンパレータ１〜１５と設定用コンパレータＰ２等とは、以下のような関係になっている。即ち、最下位のグループＧ１を除くグループＧ２〜Ｇ８において、各々のグループＧ２等に属する変換用コンパレータのうち最下位の変換用コンパレータ（群内最下位第１コンパレータ）２，４，…，１４がそれぞれ参照する参照電圧（分割群参照電圧）Ｖ２，Ｖ４、…，Ｖ１４を、設定用コンパレータＰ２等も参照している。このようにして、７ヶの設定用コンパレータＰ２等と８ヶのグループＧ１，Ｇ２等との間に対応関係が形成されている。
【０１６５】
ところで、各変換用コンパレータ１〜１５は、実施形態１の変換用コンパレータ１〜７（図９参照）と同じく、スイッチＳＷＣをオンさせるＶＩＮ取り込み状態では大きく電力を消費するが、スイッチＳＷＣがオフとなる比較状態では電力をあまり消費しない。また、第１設定信号ＣＯＮＴＧ１Ａ等を”Ｌ”とすることで、強制的に比較状態としてコンパレータ１等を休止状態にすることができ、しかも、第２設定信号ＣＯＮＴＧ１Ｂ等によって、そのときのコンパレータ出力ＯＵＴ１〜ＯＵＴ１５を、”Ｈ”または”Ｌ”に固定することができる。
【０１６６】
そこで、設定用コンパレータＰ２等で所定期間過去（例えば、クロック信号で１周期前）に得た設定用コンパレータ出力ＯＰ２〜ＯＰ１４を用いて第１，第２設定信号ＣＯＮＴＧ１Ａ等を得る。そして、その１周期後における変換用コンパレータ１〜１５の状態設定に用いる。これにより、所定時間過去に入力され設定用コンパレータＰ２等で比較したアナログ電圧ＶＩＮの大きさに応じて、各グループＧ１〜Ｇ８毎に、各変換用コンパレータ１〜１５の設定状態が決定される。
【０１６７】
例えば、入力されるアナログ電圧ＶＩＮの性質を、クロック信号ＣＬＫの１周期分の期間にアナログ電圧ＶＩＮが変化しうる範囲が、アナログ／デジタル変換回路４００で変換しうる最大振幅の１／８（グループ数の逆数）以下であると仮定する。この場合には、図２１の表に示すように設定することができる。
例えば、１周期過去に入力されたアナログ電圧ＶＩＮが、参照電圧Ｖ６〜Ｖ８の範囲内であった場合、この時点での各設定用コンパレータＰ２等の出力（比較結果）ＯＰ２等は、図２１の表の左側に示すように、下位の設定用コンパレータから順に、（H,H,H,L,L,L,L)となる。ところで、アナログ電圧ＶＩＮが上述の性質を有するため、変換用コンパレータ１等でアナログ電圧ＶＩＮを比較する時点で、このアナログ信号が取りうる値は、参照電圧Ｖ４〜Ｖ１０の範囲に収まると予想される。つまり、変換用コンパレータ４〜９については、比較結果が予測できないこととなる。
【０１６８】
このように、比較結果が予測できない変換用コンパレータが限られることから、次のようにする。即ち、”Ｈ”を出力している設定用コンパレータＰ２等のうち、最も上位のコンパレータＰ６と同じ参照電圧Ｖ６を参照している変換用コンパレータ６が属する特定グループＧ４（特定分割群）及びこれより１つ上位及び１つ下位のグループＧ３，Ｇ５については、これらに属する変換用コンパレータ４〜１１を動作状態（図２１では○と表示）とする。比較結果が予測できないため、動作状態として比較を行うためである。一方、残余のグループＧ１，Ｇ２，Ｇ６，Ｇ７については、属する変換用コンパレータ１〜３、１０〜１５の比較結果が予め予測できる。そこで、下位のグループＧ１，Ｇ２に属するコンパレータ１〜３については、休止状態でかつ”Ｈ”出力状態（図２１では△／Ｈと表示）とし、上位のグループＧ６，Ｇ７，Ｇ８に属するコンパレータ１０〜１５については、休止状態でかつ”Ｌ”出力状態（図２１では△／Ｌと表示）とする。
【０１６９】
このようにしても、比較されるアナログ電圧ＶＩＮの大きさが、予測通り参照電圧Ｖ４〜Ｖ１０の範囲内である限り、１５ヶのコンパレータ１〜１５のすべてを動作状態とした場合と同じコンパレータ出力ＯＵＴ１〜ＯＵＴ１５が得られる。従って、このようにしても正しくアナログ／デジタル変換が可能である。
しかも、このようにすることで、１５ヶの変換用コンパレータ１〜１５のうち、９ヶのコンパレータ１〜３，１０〜１５を休止状態にできるため、アナログ／デジタル変換回路４００全体での消費電力を抑制することができる。
上記関係は、所定時間過去に入力されたアナログ電圧ＶＩＮが、参照電圧Ｖ２〜Ｖ４，…，Ｖ１４〜ＶＲＨの範囲内のいずれの場合でも同様に当てはまる。但し、特定グループより１つ上位または１つ下位のグループが存在しない場合が有りうる。
【０１７０】
なお、所定時間過去に入力されたアナログ電圧ＶＩＮが、参照電圧Ｖ２より低い、つまりＶＲＬ〜Ｖ２の範囲内であった場合、この時点での各設定用コンパレータＰ２等の出力は、すべて”Ｌ”つまり(L,L,L,L,L,L,L)という出力となる。この場合には、その後に変換用コンパレータで比較される時点でのアナログ電圧ＶＩＮは、参照電圧ＶＲＬ〜Ｖ４の範囲になると予想される。そのため、変換用コンパレータ１〜３については、比較結果の予測できない。そこで、これらの属するグループＧ１，Ｇ２については、実際にアナログ電圧と比較するため動作状態とする。一方、これらよりも上位のグループＧ３〜Ｇ８及びこれらに属するコンパレータ４〜１５については、休止状態でかつ”Ｌ”出力状態とする。
このようにしても、比較されるアナログ電圧ＶＩＮが、予測通り参照電圧ＶＲＬ〜Ｖ４の範囲内である限り、１５ヶの変換用コンパレータ１〜１５のすべてを動作状態とした場合と同様に、正しくアナログ／デジタル変換が可能である。しかも、このようにすることで、１５ヶの変換用コンパレータのうち、１２ヶのコンパレータ４〜１５を休止状態にできるため、アナログ／デジタル変換回路４００全体での消費電力を抑制することができる。
【０１７１】
かくして、設定用コンパレータＰ２等で比較した際（所定時間過去）のアナログ電圧ＶＩＮが、低位基準電圧ＶＲＬ〜高位基準電圧ＶＲＨの範囲のいずれの値であった場合にも、図２１の表に示す設定状態の関係が得られ、いずれの場合でも、アナログ／デジタル変換回路４００全体での消費電力を抑制することができることが判る。
さらに、実施形態１と比較すれば判るように、本実施形態４は、グループＧ１〜Ｇ８毎にコンパレータの状態設定を行うようにしているので、各コンパレータ毎に状態設定を行う場合に比して簡易なコンパレータ制御回路部４１１で足りる。しかも、変換用コンパレータと同数（７ヶ）の設定用コンパレータを用いた実施形態１と異なり、変換用コンパレータよりも少数の設定用コンパレータを用いているため、比較部４１０の構成も簡易となる。
【０１７２】
このように本実施形態４のアナログ／デジタル変換回路４００では、ｎ＝８ヶのグループ（分割群）に分けたm＝１５ヶの変換用コンパレータ１等と７ヶの設定用コンパレータＰ２等とを有する。また設定用コンパレータＰ２等は、グループ内で最下位の変換用コンパレータ２，４…、１４と同じ参照電圧Ｖ２，Ｖ４、…，Ｖ１４を参照している。このため、設定用コンパレータＰ２等とグループＧ１等との間に対応関係ができる。従って、設定用コンパレータＰ２等の比較結果に基づき、動作状態あるいは休止状態とする変換用コンパレータをグループ毎に容易かつ適切に選択することができる。またグループ毎に変換用コンパレータ１等の状態を選択するので、コンパレータ制御回路部４１１の構成が簡単になる。
また、一部のグループ、具体的には３〜２ヶのグループに属する変換用コンパレータのみを今回の変換で動作状態とし、他のグループに属する変換用コンパレータを休止状態とする。従って、アナログ／デジタル変換回路４００の消費電力を大きく低減させることができる。
【０１７３】
なお、本実施形態４においても、実施形態１において説明したのと同様に、設定用コンパレータＰ２等（入力情報生成回路部４１２）をクロック信号ＣＬＫとは異なる第３クロック信号ＣＬＫ３で駆動しても良い。第３クロック信号ＣＬＫ３としては、クロック信号ＣＬＫと同じ周波数であるが、逆相の波形や１／４周期ずれた波形（図１１参照）などを例示することができる。
【０１７４】
（実施形態５）
次いで、第５の実施形態にかかる並列型のアナログ／デジタル変換回路５００について、図２２〜図２７を参照して説明する。前記した実施形態１においては、変換用コンパレータを、比較動作を通常通り行いうる動作状態、及び低消費電力であるが比較動作を行い得ない休止状態のいずれかの状態に設定した。これに対し、本実施形態５では、変換用コンパレータを、比較動作を通常通り行いうる通常動作状態と、低消費電力でありしかも比較動作を行いうる低電力動作状態のいずれかの状態に設定とする点で異なる。従って、異なる部分を中心に説明し、同様な部分は同じ番号を付すと共に、その説明を省略あるいは簡略化する。
【０１７５】
アナログ／デジタル変換回路５００も、クロック信号ＣＬＫで与えられる所定周期毎に、アナログ電圧ＶＩＮをデジタル出力ＤＯＵＴに変換する回路であり、比較部５１０，データラッチ１２０，エンコーダ１４０，制御回路部１５０を有する（図１参照）。比較部５１０には、高位基準電圧ＶＲＨと低位基準電圧ＶＲＬ、アナログ電圧ＶＩＮのほか、制御回路部１５０からクロック信号ＣＬＫが入力される。
【０１７６】
図２２に示す比較部５１０は、実施形態１における比較部１１０（図２参照）と同じく、高位基準電圧ＶＲＨと低位基準電圧ＶＲＬとの間を、抵抗Ｒ１〜Ｒ８で分割して７種の参照電圧Ｖ１〜Ｖ７を得ている。また、実施形態１と同じく７ヶの差動型の設定用コンパレータＰ１〜Ｐ７からなる入力情報生成回路部１１２を有している。またこの比較部５１０は、コンパレータ制御回路部５１１と、コンパレータ制御回路部５１１からの設定信号ＣＯＮＴ７１〜７７によって制御される変換用コンパレータ７１〜７７とを有する。
【０１７７】
入力情報生成回路部１１２をなす設定用コンパレータＰ１〜Ｐ７は、実施形態１と同じく、クロック信号ＣＬＫの周期毎に、それぞれ参照電圧Ｖ１〜Ｖ７をアナログ電圧ＶＩＮと比較して、設定用コンパレータ出力ＯＰ１〜ＯＰ７を出力する。コンパレータ制御回路部５１１は、入力された設定用コンパレータ出力ＯＰ１〜ＯＰ７に所定の論理処理を施し、設定信号ＣＯＮＴ７１〜ＣＯＮＴ７７を出力する。この設定信号ＣＯＮＴ７１等は、次回の変換、つまりクロック信号ＣＬＫの次の周期における変換用コンパレータ７１〜７７の状態設定に用いられる。
【０１７８】
変換用コンパレータ７１〜７７は、後述する構成を有しているため、この設定信号ＣＯＮＴ７１等により、通常のコンパレータとして比較動作をさせる通常動作状態と、通常動作状態よりも低消費電力でありながら比較動作を行いうる低電力動作状態との２つの状態に設定される。
具体的には、変換用コンパレータ７１〜７７は、７種の参照電圧Ｖ１〜Ｖ７をそれぞれ排他的に参照して一対一に対応しており、通常動作状態及び低電力動作状態のいずれに設定されている場合でも、入力されたクロック信号ＣＬＫの周期毎に、それぞれアナログ電圧ＶＩＮと参照電圧Ｖ１等とを比較して、”Ｈ”または”Ｌ”のいずれかのレベルを有する変換用コンパレータ出力ＯＵＴ１〜ＯＵＴ７を更新して出力する。
【０１７９】
設定用コンパレータＰ１〜Ｐ７の回路構成は、実施形態１と同様である（図１０参照）。従って、このアナログ／デジタル変換回路５００でも、アナログ電圧ＶＩＮの大きさによって、設定用コンパレータＰ１〜Ｐ７の出力ＯＰ１〜ＯＰ７が”Ｈ”あるいは”Ｌ”になる。具体的には、アナログ電圧ＶＩＮと各設定用コンパレータＰ１〜Ｐ７の変換用コンパレータ出力ＯＰ１〜ＯＰ７とは、図２４に示す表の左半分に示す関係となる。
【０１８０】
次いで、変換用コンパレータ７１〜７７の回路構成及び動作について、図２５を参照して説明する。変換用コンパレータ７１〜７７はいずれも同一構成のチョッパ型のコンパレータである。従って、実施形態１において説明した、チョッパ型コンパレータの要部の構成及び動作（図５〜図９参照）は、本実施形態５においても当てはまる。但し、本実施形態５に用いる変換用コンパレータ７１等では、図５に示す変換用コンパレータの要部構成のうち、インバータＩＮＶＡの構成が、図７に示すインバータＩＮＶの構成と若干異なる。
【０１８１】
本実施形態５における変換用コンパレータ７１等に用いるインバータＩＮＶＡの構成を、図２５に示す。図７に示すインバータＩＮＶと比較すると容易に理解できるように、本実施形態５に用いるインバータＩＮＶＡは、基本インバータ部ＩＮＶ０と付加インバータ部ＩＮＶ１とが並列に形成されてなる。
このうち、基本インバータ部ＩＮＶ０は、ＰチャネルＭＯＳトランジスタ１２１とＮチャネルＭＯＳトランジスタ１２２とが直列に接続された公知のＣＭＯＳインバータの構成を有し（図５参照）、入力端ＩＮはノードＮ２を通じてキャパシタＣ１に接続し、出力端からはコンパレータ出力ＯＵＴ１〜ＯＵＴ７が出力される。
一方、付加インバータ部ＩＮＶ１においても、ＰチャネルＭＯＳトランジスタ１２３とＮチャネルＭＯＳトランジスタ１２４とが直列に接続されたＣＭＯＳインバータの構成を有しているが、各トランジスタ１２３，１２４のゲートは、アナログスイッチＳＷＬを介して入力端ＩＮに接続している。また、トランジスタ１２３のドレイン及びトランジスタ１２４のドレインは、アナログスイッチＳＷＭを介してコンパレータ出力ＯＵＴ１〜ＯＵＴ７に接続される。スイッチＳＷＬは、設定信号ＣＯＮＴ７１等によって開閉され、具体的には、設定信号ＣＯＮＴ７１等はハイレベルとなった場合には、各トランジスタ１２３，１２４のゲートと入力端ＩＮとを接続する。逆にローレベルとなった場合には、各トランジスタ１２３，１２４のゲートを接地する。また、スイッチＳＷＭも設定信号ＣＯＮＴ７１等によって開閉され、具体的には、設定信号ＣＯＮＴ７１等はハイレベルとなった場合にオンする。
【０１８２】
本実施形態５のインバータＩＮＶＡは、このような構成を有するので、設定信号ＣＯＮＴ７１等がローレベルの場合には、ノードＮ２やキャパシタＣ１（図５参照）から見ると、基本インバータ部ＩＮＶ０のみが存在しているのと同じになる。一方、設定信号ＣＯＮＴ７１等がハイレベルの場合には、ノードＮ２やキャパシタＣ１（図５参照）からは、基本インバータ部ＩＮＶ０と付加インバータ部ＩＮＶ１とが並列に接続された状態に見えることとなる。
【０１８３】
従って、このインバータＩＮＶＡを用いると、変換用コンパレータ７１等でＶＩＮ電圧取り込み状態として、インバータＩＮＶＡの固有電圧（例えばＶＤ／２）を発生させた際に、設定信号ＣＯＮＴ７１等によって、インバータＩＮＶＡに流れる貫通電流を大小２段階に制御することができることになる。即ち、設定信号ＣＯＮＴ７１等がローレベルの場合には、変換用コンパレータ７１等をＶＩＮ電圧取り込み状態とする、つまり、インバータＩＮＶＡの入力と出力を短絡させると、基本インバータ部ＩＮＶ０（トランジスタ１２１，１２２）にのみ貫通電流が流れる。一方、設定信号ＣＯＮＴ７１等がハイレベルの場合には、変換用コンパレータ７１等をＶＩＮ電圧取り込み状態とすると、基本インバータ部ＩＮＶ０のみならず、付加インバータ部ＩＮＶ１（トランジスタ１２３，１２４）にも貫通電流が流れる。従って、設定信号ＣＯＮＴ７１等がハイレベルの場合を通常状態と考えると、これに比較して、ローレベルの場合の方が貫通電流が少なくなり、変換用コンパレータ７１等における消費電力が小さくなる低電力状態とすることができる。
【０１８４】
ところで、一般にチョッパ型コンパレータを用いるアナログ／デジタル変換回路では、ＶＩＮ電圧取り込み状態の期間に、インバータに流れる貫通電流を小さくなるように、インバータを構成するＰチャネル及びＮチャネルのトランジスタの特性を選択すると、比較状態の期間において出力をハイレベルからローレベルあるいはローレベルからハイレベルに切り換える際に、切換え時間が長くかかる。つまり、コンパレータにおける比較動作の速度、従って、アナログ／デジタル変換回路の変換時間を長くしなければならなくなる。但し、一般に、コンパレータの比較動作の速度は、アナログ入力電圧ＶＩＮと参照電圧との電圧差が大きいほど早くなる。従って、たとえ貫通電流の小さいインバータを用いたコンパレータであっても、アナログ入力電圧ＶＩＮと参照電圧との差が大きい場合には、十分な比較動作速度を得ることができ、正しい比較結果を得ることができる。
【０１８５】
本実施形態５では、変換用コンパレータ７１等について、設定信号ＣＯＮＴ７１等をハイレベルとする場合を通常動作状態と呼ぶこととする。この通常動作状態は、アナログ入力電圧ＶＩＮと参照電圧との電圧差が小さくても十分な比較動作速度が得られる。変換用コンパレータ７１〜７７のすべてをこの通常動作状態とすると、いずれの変換用コンパレータ７１等についても、アナログ入力電圧ＶＩＮと参照電圧との電圧差の大小に拘わらず、十分な比較動作速度が得られるので、通常通り正しくアナログ／デジタル変換ができる。但し、各変換用コンパレータ７１等のインバータＩＮＶＡに流れる貫通電流が相対的に大きいため、アナログ／デジタル変換回路５００における消費電力が相対的に大きくなる。
【０１８６】
一方、変換用コンパレータ７１等について、設定信号ＣＯＮＴ７１等をローレベルとする場合を低電力動作状態と呼ぶこととする。この低電力動作状態は、相対的に貫通電流が小さく、消費電力も小さくできる。但し、アナログ電圧ＶＩＮと参照電圧との差が小さい場合には、十分な比較動作速度が得られない。このため、変換用コンパレータ７１〜７７のすべてをこの低電力動作状態とすると、一部の変換用コンパレータで十分な比較動作速度が得られないため、正しいアナログ／デジタル変換ができない場合がある。つまり、低電力動作状態とする変換用コンパレータ７１等を適切に選択する必要がある。なお、実施形態１等で示したように変換用コンパレータ１等を一旦休止状態とすると、キャパシタＣ１の他端（ノードＮ２）の電位が不定になるため、休止状態から動作状態に変更するのに時間が掛かる場合がある。これに対し、本実施形態５においては、ノードＮ２の電位が不定となることはないので、低電力動作状態から通常動作状態への変更に掛かる時間は短くて済む。従って、より早いクロック周波数でアナログ／デジタル変換回路５００は、早いクロック周波数での駆動に有利である。
【０１８７】
ところで、実施形態１においても説明したが、一般に、アナログ／デジタル変換回路に入力されるアナログ電圧ＶＩＮの振幅は、この回路でＡ／Ｄ変換しうる最大振幅よりも小さく、周波数もクロック信号に比して十分低いのが通常である。つまり、あるクロック信号で定まる時点に入力されたアナログ電圧に対し、次の周期のクロック信号で定まる時点までに生じうるアナログ電圧の変化量には限界がある。従って、あるクロック信号で決まる時点に入力されたアナログ電圧が判れば、これから、次の周期のクロック信号で決まる時点で入力されるアナログ電圧はある幅を持って予測できる。
【０１８８】
そこで、本実施形態５では、変換用コンパレータ７１〜７７のうち、予測されたアナログ入力電圧を基に、アナログ電圧と参照電圧との電圧差が小さくなると予測される一部の変換用コンパレータについては、通常動作状態とする。一方、残りの変換用コンパレータは低電力動作状態とする。
【０１８９】
本実施形態５では、実施形態１と同じく、入力されるアナログ電圧ＶＩＮの性質として、クロック信号ＣＬＫの１周期分の期間にアナログ電圧ＶＩＮが変化しうる範囲が、アナログ／デジタル変換回路５００で変換できる最大振幅の１／８（コンパレータの数に１を加えた数の逆数）以下であると仮定する。
また、アナログ電圧と参照電圧との電圧差が、最大振幅の１／８以上である場合には、変換用コンパレータ７１等を低電力動作状態としても、正しく比較動作を行いうると仮定する。
これらの仮定の下で、本実施形態５のアナログ／デジタル変換回路５００では、コンパレータ制御回路部５１１において、設定用コンパレータ出力ＯＰ１〜ＯＰ７を論理処理して、設定信号ＣＯＮＴ７１等を生成し、次回の変換における変換用コンパレータ７１〜７７の状態を、図２４に示す表の右半分に示すように設定している。なお、図２４では、通常動作状態を○、低電力動作状態を△で示している。
【０１９０】
この表の具体的設定内容について説明する。
まず、コンパレータ制御回路部５１１に、自身が参照する参照電圧Ｖ１〜Ｖ７よりもクロック信号１周期分過去に入力されたアナログ電圧ＶＩＮの方が大きいと判定した設定用コンパレータが存在することを示す設定用コンパレータ出力ＯＰ１〜ＯＰ７が入力されたときには、具体的には、設定用コンパレータ出力ＯＰ１〜ＯＰ７のうちに”Ｈ”となったものがあったときには、以下のようにする。（１）このような判定をした設定用コンパレータのうち最も上位の（換言すれば参照電圧の電位が最も大きい）設定用コンパレータが参照している参照電圧と同じ参照電圧（つまり共通の参照電圧）を参照する特定変換用コンパレータと、この特定変換用コンパレータよりも１つ上位の変換用コンパレータと、この特定変換用コンパレータよりも２つ上位の変換用コンパレータと、この特定変換用コンパレータよりも１つ下位の変換用コンパレータと、を通常動作状態とする。（２）これ以外の変換用コンパレータを、低電力動作状態にする。
【０１９１】
具体的に説明する。設定用コンパレータ出力ＯＰ１〜ＯＰ７の中に、ハイレベル”Ｈ”とされた出力がある場合、つまり、アナログ電圧ＶＩＮが参照電圧Ｖ１より高いと判定された場合には、以下のようにする。例えば、アナログ電圧ＶＩＮとして、Ｖ４〜Ｖ５の範囲の電圧が入力されたため、設定用コンパレータ出力ＯＰ１〜ＯＰ７が、（H,H,H,H,L,L,L）となった場合について考える。（１）”Ｈ”を出力している設定用コンパレータＰ１〜Ｐ４のうちで最も上位の設定用コンパレータＰ４が参照している参照電圧Ｖ４同じ参照電圧（共通の参照電圧Ｖ４）を参照している特定変換用コンパレータ７４と、この変換用コンパレータ７４よりも１つ上位の変換用コンパレータ７５と、この変換用コンパレータ７４よりも２つ上位の変換用コンパレータ７６と、この変換用コンパレータ７５よりも１つ下位の変換用コンパレータ７３とを通常動作状態とする。
【０１９２】
上記したように、入力されるアナログ電圧ＶＩＮの性質を、クロック信号ＣＬＫの１周期分の期間にアナログ電圧ＶＩＮが変化しうる範囲が、アナログ／デジタル変換回路５００で変換できる最大振幅の１／８以下であると仮定した。このため、次回の変換において変換用コンパレータで比較されるアナログ電圧ＶＩＮは、参照電圧Ｖ３〜Ｖ４，Ｖ４〜Ｖ５，またはＶ５〜Ｖ６のいずれかの範囲になると予想される。一方、アナログ電圧ＶＩＮと参照電圧との電圧差が、最大振幅の１／８以上ある場合には、変換用コンパレータ７１等を低電力動作状態としても、正しく比較動作を行いうると仮定した。これを考慮すると、アナログ電圧ＶＩＮが予測される範囲（Ｖ３〜Ｖ６）内のいずれの値をとったとしても、参照電圧がＶ１，Ｖ２、及びＶ７である変換用コンパレータ７１，７２，７７については、低電力動作状態としても正しく比較動作を行いうることが判る。逆に、変換用コンパレータ７３〜７６は、通常動作状態としなければ、正しく比較動作を行い得ない可能性がある。一般化して言えば、クロック信号ＣＬＫで１周期前に設定用コンパレータＰ１等で得た比較結果（設定用コンパレータ出力ＯＰ１等）から、”Ｈ”を出力している設定用コンパレータのうち最も上位の設定用コンパレータと同じ参照電圧を参照している特定変換用コンパレータと、これより１つ及び２つ上位の変換用コンパレータ、及び特定変換用コンパレータより１つ下位の変換用コンパレータについては、通常動作状態とする必要がある。
【０１９３】
（２）一方、これ以外の変換用コンパレータ７１，７２，７７は、低電力動作状態とする。
なお、上記関係は、クロック信号ＣＬＫで１周期前に入力されたアナログ電圧ＶＩＮが、参照電圧Ｖ１〜Ｖ２，Ｖ２〜Ｖ３，…，Ｖ６〜Ｖ７，Ｖ７〜ＶＲＨの範囲内のいずれであった場合でも同様に当てはまる。但し、１周期前に入力されたアナログ電圧ＶＩＮがＶ６〜Ｖ７の範囲であった場合には、２つ上位のコンパレータは存在しないので、３つの変換用コンパレータ７５，７６，７７のみ通常動作状態とする。また、アナログ電圧ＶＩＮがＶ７〜ＶＲＨの範囲であった場合には、１つ及び２つ上位のコンパレータは存在しないので、２つの変換用コンパレータ７６，７７のみ通常動作状態とする。さらに、アナログ電圧ＶＩＮがＶ１〜Ｖ２の範囲であった場合には、１つ下位のコンパレータは存在しないので、３つの変換用コンパレータ７１，７２，７３のみ通常動作状態とする。
【０１９４】
一方、コンパレータ制御回路部５１１に、クロック信号ＣＬＫで１周期過去に入力されたアナログ電圧ＶＩＮの方が参照電圧よりも大きいと判定した設定用コンパレータが存在しないことを示す設定用コンパレータ出力ＯＰ１〜ＯＰ７が入力されたとき、具体的には、設定用コンパレータ出力ＯＰ１〜ＯＰ７がすべて”Ｌ”の場合には、以下のようにする。（３）最下位及びこれより１つ上位（下から第２位）の変換用コンパレータ７１，７２を、通常動作状態とする。予測されるアナログ電圧ＶＩＮの範囲（ＶＲＬ〜Ｖ２）を考慮すると、参照電圧がＶ３〜Ｖ７である変換用コンパレータ７３〜７７については、低電力動作状態としても正しく比較動作を行いうる一方、変換用コンパレータ７１，７２は、通常動作状態としなければ、正しく比較動作を行い得ない可能性があるからである。（４）残余の変換用コンパレータ７３〜７７を低電力動作状態にする。
かくして、１周期前のアナログ電圧ＶＩＮが、低位基準電圧ＶＲＬ〜高位基準電圧ＶＲＨの範囲のいずれの値であった場合にも、図２４の表の右半分に示す設定状態の関係が得られ、いずれの場合でも、アナログ／デジタル変換回路５００全体での消費電力を抑制することができることが判る。
【０１９５】
そして、このよう設定された変換用コンパレータ７１〜７７は、通常動作状態及び低電力動作状態のいずれに設定されても、正しく比較動作を行って、適切な変換用コンパレータ出力ＯＵＴ１〜ＯＵＴ７を出力することができ、アナログ電圧ＶＩＮと各変換用コンパレータ７１〜７７の変換用コンパレータ出力ＯＵＴ１〜ＯＵＴ７とは、図２３の表に示す関係となる。この関係は、すべての変換用コンパレータを通常動作状態にした場合、つまり通常の３ビットの比較部を用いた結果と同じである。
従って、以降は、同様な処理によりエンコーダ１４０によって、変換用コンパレータ出力ＯＵＴ１〜ＯＵＴ７に従って、これに対応するデジタル出力ＤＯＵＴが生成できることとなる。なお、図２３の表では、デジタル出力ＤＯＵＴを１０進数による出力コードで表してある。
【０１９６】
かくして、本実施形態５に記載のアナログ／デジタル変換回路５００によれば、変換用コンパレータを選択するのに用いるアナログ電圧ＶＩＮのタイミングを、クロック信号ＣＬＫで決まる一定のタイミング（本実施形態５では１周期分過去）に揃えることが出来る。従って、所定時間過去の時点から今回の変換までに生じうるアナログ電圧の変化範囲に対応して、通常動作状態にする変換用コンパレータと低電力動作状態にする変換用コンパレータとを適切に選択することが出来る。また、一部の変換用コンパレータを低電力動作状態とするので、全体としてアナログ／デジタル変換回路５００の消費電力を低減することができる。
また、実施形態１のように休止状態から動作状態に変更する場合に比して、低電力動作状態から通常動作状態への変更に掛かる時間は短い。このため、より早いクロック周波数でのアナログ／デジタル変換回路を駆動に有利である。
また、アナログ／デジタル変換回路５００では、入力情報生成回路部５１２で、クロック信号ＣＬＫに従って動作する７ヶの設定用コンパレータＰ１等を用いて入力情報信号である出力ＯＰ１からＯＰ７を生成する。このため、変換用コンパレータ７１等の選択のタイミングを、容易に、クロック信号ＣＬＫで決まる一定のタイミング（本実施形態５では１周期分過去）に揃えることが出来る。従って、常に適切な変換用コンパレータを選択して通常動作状態あるいは低電力動作状態とすることが出来る。
【０１９７】
また、アナログ／デジタル変換回路５００では、変換用コンパレータ７１〜７７と各々同じ参照電圧Ｖ１〜Ｖ７を参照する同数（７ヶ）の設定用コンパレータＰ１〜Ｐ７を有している。このため、７ヶの変換用コンパレータ７１〜７７のどれを通常動作状態とし、どれを低電力動作状態とするかを選択決定するに当たり、設定用コンパレータＰ１〜Ｐ７によって得た７ヶの比較結果（ＯＰ１〜ＯＰ７）を用いることができるので、選択決定が容易となる。
さらに、アナログ／デジタル変換回路５００では、設定用コンパレータＰ１等の判定（出力ＯＰ１等）に応じて、変換用コンパレータ７１〜７７のうち、２〜４ヶのみを通常動作状態とし、他を低電力動作状態とする。従って、アナログ／デジタル変換回路５００の消費電力を大きく低減させることが出来る。
さらに、このアナログ／デジタル変換回路５００でも、設定用コンパレータＰ１〜Ｐ７として差動型コンパレータを用いているので、これにチョッパ型コンパレータを用いるよりも低消費電力にすることが出来る。
【０１９８】
なお、本実施形態５では、設定用コンパレータＰ１〜Ｐ７と変換用コンパレータ７１〜７７を同じクロック信号ＣＬＫで駆動し、クロック信号ＣＬＫにおける１周期分過去に得た設定用コンパレータ出力ＯＰ１等を用いて、設定信号ＣＯＮＴ７１等を生成し、次の周期における変換用コンパレータ７１〜７７の状態設定に用いた例を示した。
しかし、実施形態１で説明したのと同様に、クロック信号ＣＬＫとは異なる第３クロック信号ＣＬＫ３で駆動しても良い（図２２参照）。第３クロック信号ＣＬＫ３としては、クロック信号ＣＬＫとは逆相の波形や１／４周期ずれた波形（図１１（ａ）参照）などを持つ位相の異なる信号を用いることができる。あるいは、第３クロック信号ＣＬＫ３として、クロック信号ＣＬＫの整数倍の周波数を持つ信号を用いることもできる。このような第３クロック信号ＣＬＫ３を用いて、より近い過去のアナログ電圧ＶＩＮを基準にするほど、その後に変化し得るアナログ電圧ＶＩＮの範囲が小さくなるので、通常動作状態とする変換用コンパレータの数を少なく、低電力動作状態とする変換用コンパレータの数を多くすることができ、よりアナログ／デジタル変換回路の消費電力を抑制することができる。あるいは、同じ数の変換用コンパレータを通常動作状態とするのであれば、より振幅の大きく周波数の高いアナログ電圧ＶＩＮについて、正しくアナログ／デジタル変換をすることができる。
【０１９９】
また、本実施形態５では、基本インバータ部ＩＮＶ０と付加インバータ部ＩＮＶ１とを有するインバータＩＮＶＡ（図２５参照）を用いた例を示したが、インバータとしては、他の構成を採用することもできる。
【０２００】
例えば、図２６に示すインバータＩＮＶＢは、基本インバータ部ＩＮＶ０のほか、ＰチャネルＭＯＳトランジスタ１２１と並列に同じくＰチャネルＭＯＳトランジスタ１２３を備え、そのドレイン端子がアナログスイッチＳＷＮを介して基本インバータ部ＩＮＶ０の出力ＯＵＴ１等に接続されている。このスイッチＳＷＮは、設定信号ＣＯＮＴ７１等がハイレベルとなることによってオンする。
このインバータＩＮＶＢは、このような構成を有するので、設定信号ＣＯＮＴ７１等がローレベルの場合には、ノードＮ２やキャパシタＣ１（図５参照）から見ると、基本インバータ部ＩＮＶ０のみが存在しているのと同じになる。一方、設定信号ＣＯＮＴ７１等がハイレベルの場合には、ノードＮ２やキャパシタＣ１（図５参照）からは、基本インバータ部ＩＮＶ０のトランジスタ１２１と並列にトランジスタ１２３が接続された状態に見えることとなる。
従って、このインバータＩＮＶＢを用いても、このインバータＩＮＶＢの固有電圧を発生させる際に、設定信号ＣＯＮＴ７１等によって、流れる貫通電流を大小２段階に制御することができる。即ち、設定信号ＣＯＮＴ７１等がローレベルの場合には、インバータＩＮＶＢの入力と出力とを短絡させると、基本インバータ部ＩＮＶ０にのみ貫通電流が流れる。一方、設定信号ＣＯＮＴ７１等がハイレベルの場合には、基本インバータ部ＩＮＶ０のみならず、トランジスタ１２１のみならずトランジスタ１２３を通じても貫通電流が流れるので、相対的に大きな貫通電流が流れる。従って、設定信号ＣＯＮＴ７１等がハイレベルの場合を通常状態とすると、これに比較して、ローレベルの場合の方が貫通電流が少なくなり、変換用コンパレータ７１等における消費電力が小さい低電力状態とすることができる。
【０２０１】
これとは逆に、図２７に示すように、基本インバータ部ＩＮＶ０のほか、トランジスタ１２２と並列に同じＮチャネルＭＯＳトランジスタ１２４を備え、そのドレイン端子がアナログスイッチＳＷＰを介して出力ＯＵＴ１等に接続されたインバータＩＮＶＣを採用することもできる。このインバータＩＮＶＣでも、設定信号ＣＯＮＴ７１等がハイレベルの場合に比較して、ローレベルの場合の方が貫通電流が少なくなり、変換用コンパレータ７１等における消費電力を小さくできる。
【０２０２】
（実施形態６）
次いで、第６の実施形態にかかる並列型のアナログ／デジタル変換回路６００について、図２８，図２９を参照して説明する。本実施形態６のアナログ／デジタル変換回路６００は、実施形態５のアナログ／デジタル変換回路５００と同じく、３ビットのアナログ／デジタル変換回路である。しかし、図２８と図２２とを比較すると容易に理解できるように、比較部６１０において、設定用コンパレータＰ１〜Ｐ７を備えない点で異なる。従って、異なる部分を中心に説明し、同様な部分は同じ番号を付すと共に、その説明を省略あるいは簡略化する。
【０２０３】
アナログ／デジタル変換回路６００も、クロック信号ＣＬＫで与えられる所定周期毎に、アナログ電圧ＶＩＮを３ビットのデジタル出力ＤＯＵＴに変換する回路であり、比較部６１０，データラッチ１２０，エンコーダ１４０，制御回路部１５０を有する（図１参照）。比較部６１０には、高位基準電圧ＶＲＨと低位基準電圧ＶＲＬ、アナログ電圧ＶＩＮのほか、制御回路部１５０からクロック信号ＣＬＫが入力される。
【０２０４】
図２８に示す比較部６１０では、実施形態５と同様にして、７種の参照電圧Ｖ１〜Ｖ７を得ている。また、７ヶのチョッパ型のコンパレータ７１〜７７、及びコンパレータ制御回路部６１１を有している。
コンパレータ７１〜７７は、実施形態５における変換用コンパレータ７１〜７７（図５，図２５参照）と同様の回路構成を有し、７種の参照電圧Ｖ１〜Ｖ７をそれぞれ排他的に参照して一対一に対応している。コンパレータ７１〜７７は、コンパレータ制御回路部６１１から出力される設定信号ＣＯＮＴ７１等により、通常のコンパレータとして比較動作をさせる通常動作状態と、通常動作状態よりも低消費電力でありながら比較動作を行いうる低電力動作状態との２つの状態のいずれかに設定される。
また、コンパレータ出力ＯＵＴ１〜ＯＵＴ７は、出力されてデータラッチ１２０に入力されるほか、それぞれ分岐してコンパレータ制御回路部６１１に入力される。
【０２０５】
コンパレータ制御回路部６１１は、入力されたこのコンパレータ出力ＯＵＴ１〜ＯＵＴ７に所定の論理処理を施し、実施形態５と同様の設定信号ＣＯＮＴ７１〜ＣＯＮＴ７７を出力する。
各コンパレータ７１〜７７は、実施形態５の変換用コンパレータ７１〜７７（図５，図２５参照）と同様の回路構成を有しているから、設定信号ＣＯＮＴ７１等をハイレベルとする通常動作状態では、スイッチＳＷＬがノードＮ２に接続され、スイッチＳＷＭがオンして、ＶＩＮ取り込み状態で大きな貫通電流が流れて相対的に大きな電力を消費する。一方、設定信号７１等をローレベルとする低電力動作状態では、ＶＩＮ取り込み状態で流れる貫通電流が相対的に少なくなり、消費電力も少なくできる。
但し、実施形態５において説明したのと同じく、コンパレータ７１等を通常動作状態とすると、アナログ入力電圧ＶＩＮと参照電圧との電圧差が小さくても十分な比較動作速度が得られる。一方、コンパレータ７１等を低電力動作状態とすると、相対的に貫通電流を小さく消費電力も小さくできるが、アナログ電圧ＶＩＮと参照電圧との差が小さい場合に、十分な比較動作速度が得られない。
【０２０６】
そこで、コンパレータ７１〜７７で前回（１周期前）の変換で得たコンパレータ出力ＯＵＴ１〜ＯＵＴ７を用いて設定信号ＣＯＮＴ７１等を得る。そして、これを次（これより１周期後）の変換のためのコンパレータ７１〜７７の状態設定に用いる。具体的には、図２９の表に示すようにして、前回の変換に用いたアナログ電圧ＶＩＮの大きさに応じて、各コンパレータ７１〜７７の設定状態を決定する。
【０２０７】
例えば、前回の変換に用いたアナログ電圧ＶＩＮが、参照電圧Ｖ４〜Ｖ５の範囲内であった場合、この時点での各コンパレータ７１〜７７の出力（比較結果）は、下位のコンパレータから順に、(H,H,H,H,L,L,L)となる。
ところで、入力されるアナログ電圧ＶＩＮの性質を、１周期分の期間にアナログ電圧ＶＩＮが変化しうる範囲が、アナログ／デジタル変換回路６００で変換できる最大振幅の１／８（コンパレータの数に１を加えた数の逆数）以下であると仮定する。この場合には、次回の変換で比較されるアナログ電圧ＶＩＮは、参照電圧Ｖ３〜Ｖ６の範囲になると予想される。
【０２０８】
さらに、アナログ電圧と参照電圧との電圧差が、最大振幅の１／８以上である場合には、コンパレータ７１等を低電力動作状態としても、正しく比較動作を行いうると仮定する。これを考慮すると、１周期分後にアナログ電圧ＶＩＮが範囲（Ｖ３〜Ｖ６）内のいずれの値をとったとしても、参照電圧がＶ１，Ｖ２、及びＶ７であるコンパレータ７１，７２，７７については、低電力動作状態としても正しく比較動作を行いうることが判る。一方、コンパレータ７３〜７６は、通常動作状態としなければ、正しく比較動作を行い得ない可能性がある。一般化して言えば、クロック信号ＣＬＫで１周期前にコンパレータ７１等で得た比較結果（コンパレータ出力ＯＵＴ１等）から、”Ｈ”を出力しているコンパレータ７１〜７４のうち最も上位の特定コンパレータ７４と、これより１つ及び２つ上位の変換用コンパレータ７５，７６、及び特定コンパレータより１つ下位の変換用コンパレータ７３について、通常動作状態とする。一方、これ以外の変換用コンパレータ７１，７２，７７は、低電力動作状態とする。
【０２０９】
このようにしても、次の変換で比較されるアナログ電圧ＶＩＮが、予想された参照電圧ＶＲ３〜Ｖ６の範囲内である限り、７ヶのコンパレータ１〜７のすべてを通常動作状態とした場合と同じ正しいコンパレータ出力ＯＵＴ１〜ＯＵＴ７が得られる。
しかも、このようにすることで、７ヶのコンパレータのうち、３ヶのコンパレータ１，２，７を低電力動作状態にできるため、アナログ／デジタル変換回路６００全体での消費電力を抑制することができる。
【０２１０】
なお、上記関係は、クロック信号ＣＬＫで１周期前に入力されたアナログ電圧ＶＩＮが、参照電圧Ｖ１〜Ｖ２，Ｖ２〜Ｖ３，…，Ｖ６〜Ｖ７，Ｖ７〜ＶＲＨの範囲内のいずれであった場合でも同様に当てはまる。但し、１周期前に入力されたアナログ電圧ＶＩＮがＶ６〜Ｖ７の範囲であった場合には、コンパレータ７５，７６，７７のみ通常動作状態とする。また、アナログ電圧ＶＩＮがＶ７〜ＶＲＨの範囲であった場合には、コンパレータ７６，７７のみ通常動作状態とする。さらに、アナログ電圧ＶＩＮがＶ１〜Ｖ２の範囲であった場合には、コンパレータ７１，７２，７３のみ通常動作状態とする。
【０２１１】
一方、コンパレータ制御回路部６１１に、クロック信号ＣＬＫで１周期過去に入力されたアナログ電圧ＶＩＮの方が参照電圧よりも大きいと判定したコンパレータが存在しないことを示す出力ＯＵＴ１〜ＯＵＴ７が入力されたとき、具体的には、コンパレータ出力ＯＵＴ１〜ＯＵＴ７がすべて”Ｌ”の場合には、以下のようにする。即ち、最下位及びこれより１つ上位のコンパレータ７１，７２を、通常動作状態とし、他のコンパレータ７３〜７７を低電力動作状態にする。
かくして、１周期前のアナログ電圧ＶＩＮが、低位基準電圧ＶＲＬ〜高位基準電圧ＶＲＨの範囲のいずれの値であった場合にも、図２９の表に示す設定状態の関係が得られ、いずれの場合でも、アナログ／デジタル変換回路６００全体での消費電力を抑制することができることが判る。さらに、本実施形態６では、実施形態５と比較すれば判るように、設定用コンパレータＰ１等を別途形成する必要もなく、より簡易なアナログ／デジタル変換回路となる。
【０２１２】
本実施形態６のアナログ／デジタル変換回路６００では、コンパレータ７１〜７７を通常動作状態あるいは低電力動作状態に選択するのに用いるアナログ電圧のタイミングを、常に前回の変換のタイミングに揃えることが出来る。従って、常に適切なコンパレータを通常動作状態あるいは低電力動作状態として選択することができ、低電力動作状態にする残余のコンパレータの数を多くすることが出来るから、より低消費電力のアナログ／デジタル変換回路となし得る。
また、アナログ／デジタル変換回路６００では、前回の変換におけるコンパレータ７１等の各出力ＯＵＴ１等を入力情報信号として用いて、今回の変換で通常動作状態とするあるいは低電力動作状態にするコンパレータを選択決定する。従って、実施形態５入力情報信号を生成するための回路が不要であり、簡易な構成とすることができる。
アナログ／デジタル変換回路６００では、前回の変換におけるコンパレータ７１〜７７の出力ＯＵＴ１等によって、今回の変換において、コンパレータ７１〜７７のうち、４つ〜２つのみを通常動作状態とし、他を低電力動作状態にする。従って、アナログ／デジタル変換回路６００の消費電力を大きく低減させることができる。
【０２１３】
（変形形態３）
次いで、実施形態６を変形した変形形態３について、図３０を参照して説明する。実施形態６のアナログ／デジタル変換回路６００では、コンパレータ７１〜７７としてチョッパ型のコンパレータ（図５，図２５参照）を用いた。これに対し、本変形形態３では、差動型のコンパレータを用いた点のみが異なる。従って、異なる部分を中心に説明し、同様な部分は同じ番号を付すと共に、その説明を省略あるいは簡略化する。
【０２１４】
上述のように、本変形形態３のコンパレータ７１〜７７は、差動型のコンパレータである（図３０参照）。即ち、コンパレータ７１〜７７は、差動回路１６０によって、アナログ電圧ＶＩＮと参照電圧Ｖ１等とを比較する。差動回路１６０はＣＭＯＳで構成され、ゲートにアナログ電圧ＶＩＮが与えられるＮチャネル１５１と、ゲートに参照電圧Ｖ１〜Ｖ７のいずれかが与えられるＮチャネル１５２を有している。Ｎチャネル１５１のドレインはＰチャネル１５３を介して、Ｎチャネル１５２のドレインはＰチャネル１５４を介して、それぞれ電源電位ＶＤに接続されている。Ｐチャネル１５３，１５４のゲートは、いずれもＮチャネル１５１のドレインに接続されている。また、Ｎチャネル１５１，１５２のソースは共通接続され、Ｎチャネル１５６を及び定電流回路１５５を介して接地されている。この差動回路１６０では、アナログ電圧ＶＩＮと参照電圧Ｖ１等との差が、Ｎチャネル１５２のドレイン電圧として現れる。Ｎチャネル１５２のドレインは、スイッチＳＷＱを介して、保持回路１６２に接続している。この保持回路１６２は、インバータ１５８，１５９が直列に接続され、インバータ１５８の入力端とインバータ１５９の出力端との間の接続をスイッチＳＷＲで開閉する。さらに、インバータ１５８の出力端から分岐したインバータ１６１からコンパレータ出力ＯＵＴ１〜ＯＵＴ７が出力される。
なお、スイッチＳＷＱ，ＳＷＲは、”Ｈ”入力でオンとなり、”Ｌ”入力でオフとなるアナログスイッチである。また、スイッチＳＷＱは、クロック信号ＣＬＫにより、またスイッチＳＷＲはインバータ１６３を介してクロック信号ＣＬＫによって制御されているから、クロック信号ＣＬＫが”Ｈ”の場合には、スイッチＳＷＱとＳＷＲとは互いに逆相に開閉される。
【０２１５】
クロック信号ＣＬＫが”Ｈ”のときには、スイッチＳＷＱはオンし、スイッチＳＷＲがオフとなるので、参照電圧Ｖ１等とアナログ電圧ＶＩＮとの比較結果が差動回路１６０からインバータ１６１を通じてコンパレータ出力ＯＵＴ１等として出力される。一方、クロック信号ＣＬＫが”Ｌ”の期間には、スイッチＳＷＱがオフし、スイッチＳＷＲがオンするので、以前の出力結果が保持されてインバータ１６１から出力され続ける。
【０２１６】
ここで、差動回路１６０は、定電流回路１５５として、２つの定電流源１５５Ａ，１５５Ｂを有している。このうち、定電流源１５５Ａは、Ｎチャネル１５１，１５２のソースと接地電位との間に介在している。一方、定電流源１５５Ｂは、設定信号ＣＯＮＴ７１等によって開閉可能なスイッチ、具体的にはＮチャネル１５７を介して、Ｎチャネル１５１，１５２のソースと接続している。このため、この差動回路１６０では、設定信号ＣＯＮＴ７１等が”Ｈ”である場合には、２つの定電流源１５５Ａ，１５５Ｂの両方をそれぞれ定電流Ｉａ，Ｉｂが流れるから、合計して、Ｉａ＋Ｉｂの定電流（第１定電流）が流れることとなる。一方、設定信号ＣＯＮＴ７１等が”Ｌ”のときは、定電流源１５５Ａにのみ定電流Ｉａ（第２定電流）が流れる。従って、この場合には、差動回路１６０に流れる定電流を減少させることができ、低消費電力となる。但し、差動回路１６０に流す定電流が少なくなると、Ｎチャネル１５２のドレイン電圧の変化が緩慢になるので、アナログ電圧ＶＩＮが変化を反映して正しい比較結果が得られるようになるまでの時間（比較動作に要する時間）が長くなる。一方、この比較動作に要する時間は、アナログ電圧ＶＩＮと参照電圧Ｖ１等との電圧差が大きいほど短くなる。
従って、本変形形態１のように、差動型のコンパレータ１〜７を用いても、実施形態６と同様にして、Ａ／Ｄ変換することができる。本変形形態では、一般にチョッパ型のコンパレータよりも消費電力の小さい差動型のコンパレータを用いながらも、さらに消費電力を低減したアナログ／デジタル変換回路６００とすることができる。
【０２１７】
（実施形態７）
次いで、第７の実施形態にかかる並列型のアナログ／デジタル変換回路７００について、図３１〜図３４を参照して説明する。本実施形態７のアナログ／デジタル変換回路７００は、設定用コンパレータを用いない点で実施形態６と同様であるが、４ビットのアナログ／デジタル変換回路であり、１５ヶのコンパレータ１〜１５を用いる点、コンパレータを２と３、４と５というように２つのコンパレータを１つのグループとして、設定信号ＣＯＮＴＧ７１等でグループ毎にコンパレータの状態設定を行う点で異なる。従って、異なる部分を中心に説明し、同様な部分は同じ番号を付すと共に、その説明を省略あるいは簡略化する。
【０２１８】
アナログ／デジタル変換回路７００も、クロック信号ＣＬＫで与えられる所定周期毎に、アナログ電圧ＶＩＮをデジタル出力ＤＯＵＴに変換する回路であり、比較部７１０，データラッチ３２０，エンコーダ３４０，制御回路部１５０を有する（図１参照）。比較部７１０には、高位基準電圧ＶＲＨと低位基準電圧ＶＲＬ、アナログ電圧ＶＩＮのほか、制御回路部１５０からクロック信号ＣＬＫが入力される。
【０２１９】
図３１に示す比較部７１０では、高位基準電圧ＶＲＨと低位基準電圧ＶＲＬとの間に直列に接続された１６ヶの相等しい分圧用の抵抗Ｒ１〜Ｒ１６によって、１５種の参照電圧Ｖ１〜Ｖ１５を得ている。また、１５ヶのチョッパ型のコンパレータ１〜１５、及びコンパレータ制御回路部７１１を有している。
コンパレータ１〜１５は、実施形態５における変換用コンパレータ１〜７（図５，図２５参照）、及び実施形態６におけるコンパレータ１〜７と同様の回路構成を有しており、１５種の参照電圧Ｖ１〜Ｖ１５をそれぞれ排他的に参照し一対一に対応している。このコンパレータ１〜１５は、コンパレータ制御回路部７１１から出力される設定信号ＣＯＮＴＧ７１等により、通常動作状態と低電力動作状態のいずれかに設定される。
また、コンパレータ出力ＯＵＴ１〜ＯＵＴ１５は、データラッチ３２０に入力されるほか、それぞれ分岐してコンパレータ制御回路部７１１に入力される。
なお、図３１では、クロック信号ＣＬＫと各コンパレータとの接続配線を省略して記載したが、実施形態５（図２２参照）や実施形態６（図２８参照）と同様に、クロック信号ＣＬＫはコンパレータ１〜１５にそれぞれ入力される。
【０２２０】
コンパレータ制御回路部７１１は、入力されたこのコンパレータ出力ＯＵＴ１〜ＯＵＴ１５に所定の論理処理を施し、実施形態５，６と同様の設定信号ＣＯＮＴＧ７１〜ＣＯＮＴＧ７８を出力する。但し、実施形態５，６とは異なり、この設定信号ＣＯＮＴＧ７１等は、設定信号ＣＯＮＴＧ７１を除き、それぞれ２ヶのコンパレータを含む１つのグループＧ７２〜Ｇ７８の状態設定をする。例えば、設定信号ＣＯＮＴＧ７８は、グループＧ７８に属する２つのコンパレータ１４，１５に入力され、これら２つのコンパレータ１４，１５の状態を同時に設定する。一方、設定信号ＣＯＮＴＧ７１は、グループＧ７１に含まれる１つのコンパレータ１に入力され、このコンパレータ１の状態を設定する。このように、コンパレータ１〜１５は、８つグループＧ７１〜Ｇ７８に分けられている。
【０２２１】
各コンパレータ１〜１５は、実施形態５の変換用コンパレータ１〜７（図５，図２５参照）と同様の回路構成を有しているから、設定信号ＣＯＮＴＧ７１等をハイレベルとする通常動作状態では、スイッチＳＷＬがノードＮ２に接続され、スイッチＳＷＭがオンして、ＶＩＮ取り込み状態で大きな貫通電流が流れて相対的に大きな電力を消費する。一方、設定信号ＣＯＮＴＧ７１等をローレベルとする低電力動作状態では、ＶＩＮ取り込み状態で流れる貫通電流が相対的に少なくなり、消費電力も少なくできる。
但し、実施形態５において説明したのと同じく、コンパレータ７１等を通常動作状態とすると、アナログ入力電圧ＶＩＮと参照電圧との電圧差が小さくても十分な比較動作速度が得られる。一方、コンパレータ７１等を低電力動作状態とすると、相対的に貫通電流を小さく消費電力も小さくできるが、アナログ電圧ＶＩＮと参照電圧との差が小さい場合に、十分な比較動作速度が得られない。
【０２２２】
そこで、コンパレータ１〜１５で前回（１周期前）の変換で得たコンパレータ出力ＯＵＴ１〜ＯＵＴ１５を用いて設定信号ＣＯＮＴＧ７１等を得る。そして、この次（これより１周期後）の変換でのコンパレータ１〜１５の状態設定に用いる。
具体的には、図３２及び図３３の表に示すように、前回の変換に用いたアナログ電圧ＶＩＮの大きさに応じて、各コンパレータ１〜１５の設定状態を決定する。例えば、前回の変換に用いたアナログ電圧が、参照電圧Ｖ６〜Ｖ７の範囲内であった場合、この時点での各コンパレータ１〜１５の出力（比較結果）は、下位のコンパレータから順に、（H,H,H,H,H,H,L,L,L,L,L,L,L,L,L)という出力、つまり出力コードで表して「６」となる（図３２参照）。
ところで、入力されるアナログ電圧ＶＩＮの性質を、１周期分の期間にアナログ電圧ＶＩＮが変化しうる範囲が、アナログ／デジタル変換回路７００で変換しうる最大振幅の１／８（グループ数の逆数）以下であると仮定する。この場合には、次回の変換で比較されるアナログ電圧ＶＩＮは、参照電圧Ｖ４〜Ｖ９の範囲（取りうる出力コードで「４」〜「８」）になると予想される。
【０２２３】
さらに、アナログ電圧と参照電圧との電圧差が、最大振幅の１／８以上である場合には、コンパレータ７１等を低電力動作状態としても、正しく比較動作を行いうると仮定する。これを考慮すると、１周期分後にアナログ電圧ＶＩＮが範囲（Ｖ５〜Ｖ１０）内のいずれの値をとったとしても、参照電圧がＶ１，Ｖ２、及びＶ１１〜Ｖ１４であるコンパレータ７１，７２、及び８１〜８５については、低電力動作状態としても正しく比較動作を行いうることが判る。一方、コンパレータ７３〜８０は、通常動作状態としなければ、正しく比較動作を行い得ない可能性がある。ところで、上述したように、本実施形態７では、各コンパレータ７１〜８５を８つのグループに分け、各グループＧ７１等毎に通常動作状態あるいは低電力動作状態に設定する。従って、グループ内に属するコンパレータのいずれかについて通常動作状態とする必要がある場合には、そのコンパレータが属するグループについて通常動作状態とする必要がある。このように考えると、グループＧ７２〜Ｇ７６に属するコンパレータ７２〜８１を通常動作状態とする必要があることが判る。一方グループＧ７１，Ｇ７７，Ｇ７８に属するコンパレータ７１，８２〜８５は、低電力動作状態としても良いことが判る。
【０２２４】
これらを一般化して言えば、クロック信号ＣＬＫで１周期前にコンパレータ７１等で得た比較結果（コンパレータ出力ＯＵＴ１等）から、”Ｈ”を出力しているコンパレータ７１〜７６のうち最も上位のコンパレータ７６の属する特定グループＧ７４と、これより１つ及び２つ上位のグループＧ７５，Ｇ７６、及び特定グループＧ７４より１つ及び２つ下位のグループＧ７３，Ｇ７２に属するコンパレータ７２〜８１については、通常動作状態とする。一方、これ以外のグループＧ１，Ｇ７７，Ｇ７８に属するコンパレータ７１，８２〜８５は、低電力動作状態とすればよいことが判る。
上記関係は、１周期前に入力されたアナログ電圧ＶＩＮが、参照電圧Ｖ１〜ＶＲＨの範囲内のいずれの場合でも同様に当てはまる。但し、特定グループより２つ上位、１つ及び２つ上位、１つ及び２つ下位、または２つ下位のグループのいずれかが存在しない場合が有りうる。
【０２２５】
なお、１周期前に入力されたアナログ電圧ＶＩＮが、ＶＲＬ〜Ｖ１の範囲内であった場合、この時点でのコンパレータ７１等の出力は、すべて”Ｌ”となる。この場合には、その１周期後にコンパレータ７１等で比較されるアナログ電圧ＶＩＮは、参照電圧ＶＲＬ〜Ｖ３の範囲になると予想される。
さらに、アナログ電圧と参照電圧との電圧差を考慮すると、アナログ電圧ＶＩＮが範囲（ＶＲＬ〜Ｖ３）内のいずれの値をとったとしても、参照電圧がＶ５〜Ｖ１５であるコンパレータ７５〜８５については、低電力動作状態としても正しく比較動作を行いうることが判る。一方、コンパレータ７１〜７４は、通常動作状態としなければ、正しく比較動作を行い得ない可能性がある。さらに、グループ等毎にコンパレータ７１等の状態設定をすることを考慮すると、グループＧ７１〜Ｇ７３（コンパレータ７１〜７５）を通常動作状態とする必要があることが判る。一方、グループＧ７４〜Ｇ７８（コンパレータ７６〜８５）は、低電力動作状態としても良いことが判る。
【０２２６】
かくして、前回の変換に用いたアナログ電圧ＶＩＮが、低位基準電圧ＶＲＬ〜高位基準電圧ＶＲＨの範囲のいずれの値であった場合にも、図３２〜図３４の表に示す設定状態の関係が得られ、いずれの場合でも、アナログ／デジタル変換回路７００全体での消費電力を抑制することができることが判る。
さらに、実施形態６と比較すれば判るように、本実施形態７は、グループＧ７１〜Ｇ７８毎にコンパレータの状態設定を行うようにしているので、各コンパレータ毎に状態設定を行う場合に比して簡易なコンパレータ制御回路部７１１で足りる。
【０２２７】
このように、本実施形態７のアナログ／デジタル変換回路７００では、コンパレータ７１〜８５をグループ（分割群）Ｇ７１〜Ｇ７８毎に通常動作状態及び低電力動作状態のいずれかにする。従って、コンパレータ７１等を通常動作状態及び低電力動作状態にするためのコンパレータ制御回路部７１１の構成が簡単になる。
また、このアナログ／デジタル変換回路７００では、前回の変換で得たコンパレータ７１〜８５の各出力ＯＵＴ１等を今回の変換の際のコンパレータ７１等の選択に使用する。しかも、コンパレータ７１等をｎ＝８ヶのグループ（分割群）に分け、５〜３ヶのグループ（分割群）に属するコンパレータのみを今回の変換で通常動作状態とし、他のグループ（分割群）に属するコンパレータを低電力動作状態とする。従って、アナログ／デジタル変換回路７００の消費電力を大きく低減させることができる。
【０２２８】
（変形形態４）
上記実施形態７では、コンパレータ１〜１５として、チョッパ型のコンパレータ（図５、図２５参照）を用いたが、これに代えて、前記した変形形態３と同じく、差動型のコンパレータ（図３０参照）を用いるようにすることもできる。このようにすると、一般にチョッパ型のコンパレータよりも消費電力の小さい差動型のコンパレータを用いながらも、さらに消費電力を低減したアナログ／デジタル変換回路とすることができる。
【０２２９】
（実施形態８）
次いで、第８の実施形態にかかる並列型のアナログ／デジタル変換回路８００について、図３５，図３６を参照して説明する。本実施形態８のアナログ／デジタル変換回路８００は、実施形態５と同様に変換用コンパレータのほかに７ヶの設定用コンパレータを用いるが、４ビットのアナログ／デジタル変換回路であり、１５ヶの変換用コンパレータを用いる点で異なる。また、実施形態７と異なり設定用コンパレータをも用いるが、実施形態７と同様に、変換用コンパレータを２と３、４と５というように２つのコンパレータを１つのグループとして、設定信号ＣＯＮＴＧ７１等で変換用コンパレータ１〜１５の状態設定を行う。従って、実施形態５及び７と異なる部分を中心に説明し、同様な部分は同じ番号を付すと共に、その説明を省略あるいは簡略化する。
【０２３０】
アナログ／デジタル変換回路８００も、クロック信号ＣＬＫで与えられる所定周期毎に、アナログ電圧ＶＩＮをデジタル出力ＤＯＵＴに変換する回路であり、比較部８１０，データラッチ３２０，エンコーダ３４０，制御回路部１５０を有する（図１参照）。比較部４１０には、高位基準電圧ＶＲＨと低位基準電圧ＶＲＬ、アナログ電圧ＶＩＮのほか、制御回路部１５０からクロック信号ＣＬＫが入力される。
【０２３１】
図３５に示す比較部８１０では、高位基準電圧ＶＲＨと低位基準電圧ＶＲＬとの間に直列に接続された１６ヶの相等しい分圧用の抵抗Ｒ１〜Ｒ１６によって、１５種の参照電圧Ｖ１〜Ｖ１５を得ている。また、１５ヶのチョッパ型の変換用コンパレータ７１〜８５、７ヶの差動型の設定用コンパレータＰ２〜Ｐ１４からなる入力情報生成回路部４１２、及びコンパレータ制御回路部８１１を有している。
【０２３２】
このうち、入力情報生成回路部４１２をなす設定用コンパレータＰ２，Ｐ４…Ｐ１４は、実施形態５における設定用コンパレータ１〜７（図１０参照）と同様の回路構成を有しており、１５種の参照電圧Ｖ１〜Ｖ１５のうち、１つおきのＶ２，Ｖ４…Ｖ１４をそれぞれ参照している。この設定用コンパレータＰ２等は、入力されたクロック信号ＣＬＫの周期毎に、それぞれアナログ電圧ＶＩＮと比較して、”Ｈ”または”Ｌ”のいずれかに設定用コンパレータ出力ＯＰ２，ＯＰ４…ＯＰ１４を更新して出力する。
コンパレータ制御回路部８１１は、入力されたこの設定用コンパレータ出力ＯＰ２〜ＯＰ１４に所定の論理処理を施し、設定信号ＣＯＮＴＧ７１〜ＣＯＮＴＧ７８を出力する。設定信号ＣＯＮＴＧ７１等は、次回の変換、つまりクロック信号ＣＬＫの次の周期における変換用コンパレータ７１〜８５の状態設定に用いられる。
【０２３３】
変換用コンパレータ７１〜８５は、実施形態５における変換用コンパレータ７１〜７７（図５，図２５参照）と同様の回路構成を有しており、コンパレータ制御回路部８１１から出力される設定信号ＣＯＮＴＧ７１等により、通常のコンパレータとして比較動作をさせる通常動作状態と、通常動作状態よりも低消費電力でありながら比較動作を行いうる低電力動作状態との２つの状態のいずれかに設定される。
このアナログ／デジタル変換回路８００では、アナログ電圧ＶＩＮの大きさが、高位基準電圧ＶＲＨ、低位基準電圧ＶＲＬ及び７つの参照電圧Ｖ２，Ｖ４…Ｖ１４で区切られる範囲のいずれに属するかによって、設定用コンパレータＰ２等の出力ＯＰ２等が”Ｈ”あるいは”Ｌ”になる。このため、アナログ電圧ＶＩＮと各設定用コンパレータＰ２〜Ｐ１４の変換用コンパレータ出力ＯＰ２〜ＯＰ１４とは、図３６に示す表の左半分に示す関係となる。この設定用コンパレータの出力ＯＰ２等はコンパレータ制御回路部８１１に入力される。
【０２３４】
コンパレータ制御回路部８１１では、入力されたこの設定用コンパレータ出力ＯＰ２〜ＯＰ１４に所定の論理処理を施し、実施形態７と同様の設定信号ＣＯＮＴＧ７１〜ＣＯＮＴＧ７８を出力する。実施形態７と同様に、変換用コンパレータ７１〜８５は、８つグループＧ７１〜Ｇ７８に分けられている。グループＧ７１はコンパレータ１のみを含んでいるが、他のグループＧ７２〜Ｇ７８は、いずれも２つの変換用コンパレータを含んでいる。従って、設定信号ＣＯＮＴＧ７１等により、１５ヶの変換用コンパレータ１〜１５は、各グループに含まれる１ヶまたは２ヶ毎にその状態設定がなされる。変換用コンパレータ７１〜８５と設定用コンパレータＰ２等とは、以下のような関係になっている。即ち、最下位のグループＧ７１を除くグループＧ７２〜Ｇ７８において、各々のグループＧ７２等に属する変換用コンパレータのうち最下位の変換用コンパレータ（群内最下位第１コンパレータ）２，４，…，１４がそれぞれ参照する参照電圧（分割群参照電圧）Ｖ２，Ｖ４、…，Ｖ１４を、設定用コンパレータＰ２等も参照している。このようにして、７ヶの設定用コンパレータＰ２等と８ヶのグループＧ１，Ｇ２等との間に対応関係が形成されている。
【０２３５】
ところで、各変換用コンパレータ７１〜８５は、実施形態５の変換用コンパレータ７１〜７７（図２５参照）と同様の回路構成を有しているから、設定信号ＣＯＮＴＧ７１等を”Ｈ”とすると通常動作状態となる。一方、設定信号ＣＯＮＴＧ７１等を”Ｌ”とすると低電力動作状態となる。
そこで、設定用コンパレータＰ２等で所定時間過去（例えば、クロック信号で１周期前）に得た設定用コンパレータ出力ＯＰ２〜ＯＰ１４を用いて設定信号ＣＯＮＴＧ７１等を得る。そして、その１周期後における変換用コンパレータ７１〜８５の状態設定に用いる。これにより、所定時間過去に入力され設定用コンパレータＰ２等で比較したアナログ電圧ＶＩＮの大きさに応じて、各グループＧ７１〜Ｇ７８毎に、各変換用コンパレータ７１〜８５の設定状態が決定される。
【０２３６】
例えば、入力されるアナログ電圧ＶＩＮの性質を、クロック信号ＣＬＫの１周期分の期間にアナログ電圧ＶＩＮが変化しうる範囲が、アナログ／デジタル変換回路４００で変換しうる最大振幅の１／８（グループ数の逆数）以下であると仮定する。
例えば、１周期過去に入力されたアナログ電圧ＶＩＮが、参照電圧Ｖ６〜Ｖ８の範囲内であった場合、この時点での各設定用コンパレータＰ２等の出力（比較結果）ＯＰ２等は、図２１の表の左側に示すように、下位の設定用コンパレータから順に、（H,H,H,L,L,L,L)となる。ところで、アナログ電圧ＶＩＮが上述の性質を有するため、変換用コンパレータ７１等でアナログ電圧ＶＩＮを比較する時点で、このアナログ信号が取りうる値は、参照電圧Ｖ４〜Ｖ１０の範囲に収まると予想される。
【０２３７】
さらに、アナログ電圧と参照電圧との電圧差が、最大振幅の１／８（グループ数の逆数）以上である場合には、変換用コンパレータ７１等を低電力動作状態としても、正しく比較動作を行いうると仮定する。これを考慮すると、アナログ電圧ＶＩＮが範囲（Ｖ４〜Ｖ１０）内のいずれの値をとったとしても、参照電圧がＶ１，Ｖ２、及びＶ１２〜Ｖ１５である変換用コンパレータ７１，７２，８２〜８５については、低電力動作状態としても正しく比較動作を行いうることが判る。一方、変換用コンパレータ７３〜８１は、通常動作状態としなければ、正しく比較動作を行い得ない可能性がある。ところで、上述したように、本実施形態８では、各変換用コンパレータ７１〜８５を８つのグループに分け、各グループＧ７１等毎に通常動作状態あるいは低電力動作状態に設定する。従って、グループ内に属する変換用コンパレータのいずれかについて通常動作状態とする必要がある場合には、その変換用コンパレータが属するグループについて通常動作状態とする必要がある。このように考えると、グループＧ７２〜Ｇ７６（コンパレータ７２〜８１）を通常動作状態とする必要があることが判る。一方グループＧ７１，Ｇ７７，Ｇ７８（コンパレータ７１，８２〜８５）は、低電力動作状態としても良いことが判る。
【０２３８】
これを一般化して言えば、所定時間過去に設定用コンパレータＰ２等で得た比較結果（設定用コンパレータ出力ＯＰ２等）から、”Ｈ”を出力している設定用コンパレータＰ２，Ｐ４，Ｐ６のうち最も上位の設定用コンパレータＰ６と同じ参照電圧を参照する変換用コンパレータ７６の属する特定グループＧ７４と、これより１つ及び２つ上位のグループＧ７５，Ｇ７６、及び特定グループＧ７４より１つ及び２つ下位のグループＧ７３，Ｇ７２に属するコンパレータ７２〜８１については、通常動作状態とする。一方、これ以外のグループＧ１，Ｇ７７，Ｇ７８に属する変換用コンパレータ７１，８２〜８５は、低電力動作状態とすればよいことが判る。
上記関係は、所定時間過去に入力されたアナログ電圧ＶＩＮが、参照電圧Ｖ２〜ＶＲＨの範囲内のいずれの場合でも同様に当てはまる。但し、特定グループより２つ上位、１つ及び２つ上位、１つ及び２つ下位、または２つ下位のグループのいずれかが存在しない場合が有りうる。
【０２３９】
なお、所定時間過去に入力されたアナログ電圧ＶＩＮが、ＶＲＬ〜Ｖ２の範囲内であった場合、この時点での各設定用コンパレータＰ２等の出力は、すべて”Ｌ”つまり(L,L,L,L,L,L,L)という出力となる。この場合には、その後に変換用コンパレータ７１等で比較される時点でのアナログ電圧ＶＩＮは、参照電圧ＶＲＬ〜Ｖ４の範囲になると予想される。
さらに、アナログ電圧と参照電圧との電圧差を考慮すると、アナログ電圧ＶＩＮが範囲（ＶＲＬ〜Ｖ４）内のいずれの値をとったとしても、参照電圧がＶ６〜Ｖ１５である変換用コンパレータ７６〜８５については、低電力動作状態としても正しく比較動作を行いうることが判る。一方、変換用コンパレータ７１〜７５は、通常動作状態としなければ、正しく比較動作を行い得ない可能性がある。なおこの場合には、グループ毎に状態設定をすることを考慮しても同じ結果となり、グループＧ７１〜Ｇ７３（変換用コンパレータ７１〜７５）を通常動作状態とする必要があることが判る。一方、グループＧ７４〜Ｇ７８（変換用コンパレータ７６〜８５）は、低電力動作状態としても良いことが判る。
【０２４０】
かくして、前回の変換に用いたアナログ電圧ＶＩＮが、低位基準電圧ＶＲＬ〜高位基準電圧ＶＲＨの範囲のいずれの値であった場合にも、図３６の表に示す設定状態の関係が得られ、いずれの場合でも、アナログ／デジタル変換回路８００全体での消費電力を抑制することができることが判る。
さらに、実施形態５と比較すれば判るように、本実施形態８は、グループＧ７１〜Ｇ７８毎に変換用コンパレータの状態設定を行うようにしているので、各変換用コンパレータ毎に状態設定を行う場合に比して簡易なコンパレータ制御回路部８１１で足りる。しかも、変換用コンパレータと同数（７ヶ）の設定用コンパレータを用いた実施形態５と異なり、変換用コンパレータよりも少数の設定用コンパレータを用いているため、比較部８１０の構成も簡易となる。
【０２４１】
このように、本実施形態８のアナログ／デジタル変換回路８００では、ｎ＝８ヶのグループ（分割群）に分けたm＝１５ヶの変換用コンパレータと７ヶの設定用コンパレータとを有する。また設定用コンパレータは、グループ内で最下位の変換用コンパレータ７２，７４，…８４と同じ参照電圧Ｖ２，Ｖ４…Ｖ１４を参照している。従って、設定用コンパレータＰ２等とグループＧ７１等とに対応関係ができる。このため、設定用コンパレータＰ２等の比較結果に基づき、通常動作状態あるいは低電力動作状態とする変換用コンパレータ７１等をグループ毎に容易かつ適切に選択することができる。またグループ毎に変換用コンパレータ７１等の状態を選択するので、コンパレータ制御回路部８１１の構成が簡単になる。
また、一部のグループ、具体的には、５〜３ヶのグループに属する変換用コンパレータのみを今回の変換で通常動作状態とし、他のグループに属する変換用コンパレータを低電力動作状態とする。従って、アナログ／デジタル変換回路８００の消費電力を大きく低減させることができる。
【０２４２】
なお、本実施形態８においても、実施形態５において説明したのと同様に、設定用コンパレータＰ２等（入力情報生成回路部４１２）をクロック信号ＣＬＫとは異なる第３クロック信号ＣＬＫ３で駆動しても良い。第３クロック信号ＣＬＫ３としては、クロック信号ＣＬＫと同じ周波数であるが、逆相の波形や１／４周期ずれた波形（図１１参照）などを例示することができる。
【０２４３】
以上において、本発明を実施形態１〜８及び変形形態１〜４に即して説明したが、本発明は上記実施形態等に限定されるものではなく、その要旨を逸脱しない範囲で、適宜変更して適用できることはいうまでもない。
例えば、アナログ／デジタル変換回路１００等では、入力されるアナログ信号ＶＩＮの振幅が大きくまた周波数が高くなって、クロック信号の１周期分の期間あるいは所定期間内にアナログ電圧ＶＩＮが変化しうる範囲が大きくなり過ぎると、正確にＡＤ変換できない。これに対しては、動作状態とするコンパレータの数を増加させることで対処できるが、アナログ／デジタル変換回路の消費電力の低減効果が少なくなる。一方、すべての期間にわたってアナログ信号を正確に変換できなくても、実施形態２において説明したように、入力されるアナログ信号の性質と本発明のアナログ／デジタル変換回路の特性とを考慮することで、低消費電力であるメリットを得つつ、必要な期間だけＡＤ変換の結果を利用することもできる。
【０２４４】
上記実施形態１等においては、休止状態としたコンパレータについては、第１設定信号ＣＯＮＴ１Ａ等と第２設定信号ＣＯＮＴ１Ｂ等を用いて、強制的に”Ｈ”または”Ｌ”を出力するように、コンパレータの回路を構成した（図９，図１０参照）。しかし、図１に破線で示すように、比較部１１０から、動作状態としたコンパレータあるいは休止状態としたコンパレータについての情報を設定信号ＣＯＮＴとして出力し、これをエンコーダ１４０に入力することで、エンコーダ１４０において休止状態としたコンパレータからの出力を無視し、エンコーダ１４０自身で必要データを補うなどして、デジタル出力ＤＯＵＴを出力するように構成しても良い。但し、実施形態１などのように、強制的に”Ｈ”または”Ｌ”を出力するようにすると、データラッチ１２０以降の回路構成として、従前と同様の回路構成を採用することができる利点がある。
また、上記実施形態１等では、チョッパ型コンパレータにおいて、スイッチＳＷＡ，ＳＷＣとオフとする一方、スイッチＳＷＢをオンとすること、つまり比較状態（図６参照）にしこれを保持することを、休止状態に対応させた。しかし、このほか、スイッチＳＷＣをオフに保持してインバータＩＮＶに貫通電流が流れないようにし、スイッチＳＷＡ，ＳＷＢは、現在の状態を保持するようにしても良い。アナログスイッチで有るスイッチＳＷＡ，ＳＷＢのオン／オフを切り換える際にも若干の電力の消費があるから、このようにするとさらに電力消費を低減できる。
【０２４５】
（付記１）
複数の第１コンパレータを用いて、入力されたアナログ電圧を第１クロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、
上記複数の第１コンパレータは、制御信号により、各々通常の動作状態と低消費電力状態のいずれかを選択可能に構成されてなり、
上記第１クロック信号またはこれと異なる第２クロック信号を用い、所定時間過去に入力された上記アナログ電圧に基づいて生成された入力情報信号により、上記複数の第１コンパレータのうち、一部の第１コンパレータを上記通常の動作状態とすると共に、残余の第１コンパレータを上記低消費電力状態に保持する上記制御信号を出力するコンパレータ制御回路部
を備えるアナログ／デジタル変換回路。
（付記２）
複数の第１コンパレータを用いて、入力されたアナログ電圧を第１クロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、
上記複数の第１コンパレータは、制御信号により、各々動作状態と休止状態のいずれかを選択可能に構成されてなり、
上記第１クロック信号またはこれと異なる第２クロック信号を用い、所定時間過去に入力された上記アナログ電圧に基づいて生成された入力情報信号により、上記複数の第１コンパレータのうち、一部の第１コンパレータを上記動作状態とすると共に、残余の第１コンパレータを上記休止状態に保持する上記制御信号を出力するコンパレータ制御回路部
を備えるアナログ／デジタル変換回路。
（付記３）
付記２に記載のアナログ／デジタル変換回路であって、
前記コンパレータ制御回路部は、
前記第１クロック信号に同期しつつこれと異なる位相または上記第１クロック信号の整数倍の周波数を有する第２クロック信号を用いる
アナログ／デジタル変換回路。
（付記４）
付記２または付記３に記載のアナログ／デジタル変換回路であって、
前記第１クロック信号または第２クロック信号に従って動作し、ｑ種（ｑは、ｑ＞３の自然数）の参照電圧のいずれか１つを参照し、前記所定時間過去に入力されたアナログ電圧と上記参照電圧とをそれぞれ比較するｑヶの第２コンパレータを有し、比較結果を前記入力情報信号として出力する入力情報生成回路部を備える
アナログ／デジタル変換回路。
（付記５）
付記４に記載のアナログ／デジタル変換回路であって、
前記ｑ種の参照電圧のいずれか１つを参照し、現在の前記アナログ電圧と上記参照電圧とをそれぞれ比較するｑヶの前記第１コンパレータを有する
アナログ／デジタル変換回路。
（付記６）
付記４に記載のアナログ／デジタル変換回路であって、
前記ｑ種の参照電圧のいずれか１つを参照し、現在の前記アナログ電圧と上記参照電圧とをそれぞれ比較するｑヶの前記第１コンパレータを有し、
前記コンパレータ制御回路部は、
上記参照電圧よりも前記所定時間過去に入力されたアナログ電圧の方が大きいと判定した第２コンパレータが少なくとも１つ以上存在することを示す前記入力情報信号が入力されたときには、
上記判定をした第２コンパレータのうち最も上位の第２コンパレータが参照している参照電圧と同じ参照電圧を参照する特定第１コンパレータと、所定の場合にはこの特定第１コンパレータに隣接する第１コンパレータのうち少なくともいずれか１つとを、前記動作状態とし、
残余の第１コンパレータを前記休止状態に保持し、
上記参照電圧よりも前記所定時間過去に入力されたアナログ電圧の方が大きいと判定した第２コンパレータが存在しないことを示す前記入力情報信号が入力されたときには、
最下位の第１コンパレータを、前記動作状態とし、
残余の第１コンパレータを前記休止状態に保持する
アナログ／デジタル変換回路。
（付記７）
付記６に記載のアナログ／デジタル変換回路であって、
前記所定の場合が、前記判定をした第２コンパレータのうち最も上位の第２コンパレータが参照している参照電圧と同じ参照電圧を参照する前記第１コンパレータよりも上位の第１コンパレータが、少なくとも１つ以上存在する場合であるアナログ／デジタル変換回路。
（付記８）
付記４〜付記７のいずれか１項に記載のアナログ／デジタル変換回路であって、
前記入力情報生成回路部は、
前記第２クロック信号を用い、
前記入力情報信号として、前記第１クロック信号の１周期より短い時間だけ過去に入力された上記アナログ電圧に基づいて生成された入力情報信号を生成する
アナログ／デジタル変換回路。
（付記９）
付記２または付記３に記載のアナログ／デジタル変換回路であって、
ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記第１コンパレータであって、
上記第１コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶの第１コンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けられた
第１コンパレータ（但し、int(a)は、実数aの整数部を取り出す関数）と、
上記ｍ種の参照電圧のうち、最下位の分割群を除くｎ−１ヶの分割群に属する第１コンパレータのうち各分割群内で各々最下位に位置する群内最下位第１コンパレータがそれぞれ参照するｎ−１種の分割群参照電圧のいずれか１つを参照し、
前記第１クロック信号または第２クロック信号に従って動作し、これらのクロック信号で決まるタイミングで入力されたアナログ電圧と上記分割群参照電圧とをそれぞれ比較して比較結果を前記入力情報信号とする
ｎ−１ヶの第２コンパレータと、を有し、
前記コンパレータ制御回路部は、上記入力情報信号である上記ｎ−１ヶの第２コンパレータの比較結果に基づき、上記第１コンパレータを上記分割群毎に前記動作状態と前記休止状態のいずれかにする
アナログ／デジタル変換回路。
（付記１０）
付記２または付記３に記載のアナログ／デジタル変換回路であって、
ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記第１コンパレータであって、
上記第１コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶの第１コンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けられた
第１コンパレータ（但し、int(a)は、実数aの整数部を取り出す関数）と、
上記ｍ種の参照電圧のうち、最下位の分割群を除くｎ−１ヶの分割群に属する第１コンパレータのうち各分割群内で各々最下位に位置する群内最下位第１コンパレータがそれぞれ参照するｎ−１種の分割群参照電圧のいずれか１つを参照し、
前記第１クロック信号または第２クロック信号に従って動作し、これらのクロック信号で決まるタイミングで入力されたアナログ電圧と上記分割群参照電圧とをそれぞれ比較して比較結果を前記入力情報信号とする
ｎ−１ヶの第２コンパレータと、を有し、
前記コンパレータ制御回路部は、
上記比較結果が上記分割群参照電圧よりも上記アナログ電圧の方が大きいと判定した第２コンパレータが少なくとも１つ以上存在することを示すときには、
上記分割群のうち、
上記判定をした第２コンパレータのうち最も上位の第２コンパレータが参照している上記分割群参照電圧と同じ参照電圧を参照する第１コンパレータの属する特定分割群と、
この特定分割群よりも１つ上位の分割群が存在する場合にはこの１つ上位の分割群と、
この特定分割群よりも１つ下位の分割群が存在する場合にはこの１つ下位の分割群と、に属する上記第１コンパレータを前記動作状態とし、
残余の分割群に属する第１コンパレータを前記休止状態に保持し、
上記比較結果が上記分割群参照電圧よりも上記アナログ電圧の方が大きいと判定した第２コンパレータが存在しないことを示すときには、
最下位と最下位より１つ上位の分割群に属する第１コンパレータを前記動作状態とし、
残余の分割群に属する第１コンパレータを前記休止状態に保持する
アナログ／デジタル変換回路。
（付記１１）
付記４〜付記１０のいずれか１項に記載のアナログ／デジタル変換回路であって、
前記第２コンパレータは、いずれも前記第１クロック信号または第２クロック信号によって比較結果を出力する差動型コンパレータである
アナログ／デジタル変換回路。
（付記１２）
付記２〜付記１０のいずれか１項に記載のアナログ／デジタル変換回路であって、
前記複数の第１コンパレータは、いずれもチョッパ型コンパレータであり、
前記休止状態は、このチョッパ型コンパレータに含まれるスイッチ素子のうち、論理素子の入力端と出力端とを短絡することにより固有電圧を発生させるのに用いる短絡用スイッチ素子を開放状態とすることを含む
アナログ／デジタル変換回路。
（付記１３）
付記２〜付記１１のいずれか１項に記載のアナログ／デジタル変換回路であって、
前記複数の第１コンパレータは、いずれも差動型コンパレータであり、
前記休止状態は、この差動型コンパレータに含まれる定電流源に流す電流を遮断した状態とすることを含む
アナログ／デジタル変換回路。
（付記１４）
複数のコンパレータを用いて、入力されたアナログ電圧をクロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、
上記複数のコンパレータは、制御信号により、各々通常の動作状態と低消費電力状態のいずれかを選択可能に構成されてなり、
前回の変換に用いた上記アナログ電圧に基づいて生成された入力情報信号により、上記複数のコンパレータのうち、一部のコンパレータを今回の変換において上記通常の動作状態とすると共に、残余のコンパレータを上記低消費電力状態に保持する上記制御信号を出力するコンパレータ制御回路部
を備えるアナログ／デジタル変換回路。
（付記１５）
複数のコンパレータを用いて、入力されたアナログ電圧をクロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、
上記複数のコンパレータは、制御信号により、各々動作状態と休止状態のいずれかを選択可能に構成されてなり、
前回の変換に用いた上記アナログ電圧に基づいて生成された入力情報信号により、上記複数のコンパレータのうち、一部のコンパレータを今回の変換において上記動作状態とすると共に、残余のコンパレータを上記休止状態に保持する上記制御信号を出力するコンパレータ制御回路部
を備えるアナログ／デジタル変換回路。
（付記１６）
付記１５に記載のアナログ／デジタル変換回路であって、
前回の変換における前記複数のコンパレータの各出力を、前記入力情報信号としても用いる
アナログ／デジタル変換回路。
（付記１７）
付記１５または付記１６に記載のアナログ／デジタル変換回路であって、
ｐ種（ｐは、ｐ＞３の自然数）の参照電圧のいずれか１つを参照するｐヶの前記コンパレータを有し、
前記コンパレータ制御回路部は、
前記前回の変換において、上記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが少なくとも１つ以上存在するときには、
上記判定をしたコンパレータのうち最も上位の特定コンパレータと、所定の場合にはこの特定コンパレータに隣接するコンパレータのうち少なくともいずれか１つとを、前記動作状態とし、
残余のコンパレータを前記休止状態に保持し、
前記前回の変換において、上記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが存在しないときには、
最下位のコンパレータを、前記動作状態とし、
残余のコンパレータを前記休止状態に保持する
アナログ／デジタル変換回路。
（付記１８）
付記１７に記載のアナログ／デジタル変換回路であって、
前記所定の場合が、前記最も上位のコンパレータよりも上位のコンパレータが、少なくとも１つ以上存在する場合である
アナログ／デジタル変換回路。
（付記１９）
付記１５または付記１６に記載のアナログ／デジタル変換回路であって、
ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記コンパレータを有し、
上記コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶのコンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けたとき（但し、int(a)は、実数aの整数部を取り出す関数）、
前記コンパレータ制御回路部は、上記コンパレータを上記分割群毎に動作状態及び休止状態のいずれかとする
アナログ／デジタル変換回路。
（付記２０）
付記１５または付記１６に記載のアナログ／デジタル変換回路であって、
ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記コンパレータを有し、
上記コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶのコンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けたとき（但し、int(a)は、実数aの整数部を取り出す関数）、
前記コンパレータ制御回路部は、
前記前回の変換において、上記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが少なくとも１つ以上存在するときには、
上記判定をしたコンパレータのうち最も上位のコンパレータの属する特定分割群と、この特定分割群に隣接する分割群のうち少なくともいずれか１つと、に属するコンパレータを前記動作状態とし、
残余の分割群に属するコンパレータを前記休止状態に保持し、
前記前回の変換において、上記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが存在しないときには、
最下位の分割群、または最下位と最下位より１つ上位の分割群に属するコンパレータを前記動作状態とし、
残余の分割群に属するコンパレータを前記休止状態に保持する
アナログ／デジタル変換回路。
（付記２１）
付記１５〜付記２０のいずれか１項に記載のアナログ／デジタル変換回路であって、
前記複数のコンパレータは、いずれもチョッパ型コンパレータであり、
前記休止状態は、このチョッパ型コンパレータに含まれるスイッチ素子のうち、論理素子の入力端と出力端とを短絡することにより固有電圧を発生させるのに用いる短絡用スイッチ素子を開放状態とすることを含む
アナログ／デジタル変換回路。
（付記２２）
付記１５〜付記２０のいずれか１項に記載のアナログ／デジタル変換回路であって、
前記複数のコンパレータは、いずれも差動型コンパレータであり、
前記休止状態は、この差動型コンパレータに含まれる定電流源に流す電流を遮断した状態とすることを含む
アナログ／デジタル変換回路。
（付記２３）
複数の第１コンパレータを用いて、入力されたアナログ電圧を第１クロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、
上記複数の第１コンパレータは、制御信号により、各々通常動作状態と低電力動作状態のいずれかを選択可能に構成されてなり、
上記第１クロック信号またはこれと異なる第２クロック信号を用い、所定時間過去に入力された上記アナログ電圧に基づいて生成された入力情報信号により、上記複数の第１コンパレータのうち、一部の第１コンパレータを上記通常動作状態とすると共に、残余の第１コンパレータを上記低電力動作状態にする上記制御信号を出力するコンパレータ制御回路部
を備えるアナログ／デジタル変換回路。
（付記２４）
付記２３に記載のアナログ／デジタル変換回路であって、
前記コンパレータ制御回路部は、
前記第１クロック信号に同期しつつこれと異なる位相または上記第１クロック信号の整数倍の周波数を有する第２クロック信号を用いる
アナログ／デジタル変換回路。
（付記２５）
付記２３または付記２４に記載のアナログ／デジタル変換回路であって、
前記第１クロック信号または第２クロック信号に従って動作し、ｑ種（ｑは、ｑ＞３の自然数）の参照電圧のいずれか１つを参照し、前記所定時間過去に入力されたアナログ電圧と上記参照電圧とをそれぞれ比較するｑヶの第２コンパレータを有し、比較結果を前記入力情報信号として出力する入力情報生成回路部を備える
アナログ／デジタル変換回路。
（付記２６）
付記２５に記載のアナログ／デジタル変換回路であって、
前記ｑ種の参照電圧のいずれか１つを参照し、現在の前記アナログ電圧と上記参照電圧とをそれぞれ比較するｑヶの前記第１コンパレータを有する
アナログ／デジタル変換回路。
（付記２７）
付記２５に記載のアナログ／デジタル変換回路であって、
前記ｑ種の参照電圧のいずれか１つを参照し、現在の前記アナログ電圧と上記参照電圧とをそれぞれ比較するｑヶの前記第１コンパレータを有し、
前記コンパレータ制御回路部は、
上記参照電圧よりも前記所定時間過去に入力されたアナログ電圧の方が大きいと判定した第２コンパレータが少なくとも１つ以上存在することを示す前記入力情報信号が入力されたときには、
上記ｑヶの第１コンパレータのうち、
上記判定をした第２コンパレータのうち最も上位の第２コンパレータが参照している参照電圧と同じ参照電圧を参照する特定第１コンパレータと、
この特定第１コンパレータよりも１つ上位の第１コンパレータが存在する場合にはこの１つの上位の第１コンパレータと、
上記特定第１コンパレータよりも２つ上位の第１コンパレータが存在する場合にはこの２つ上位の第１コンパレータと、
上記特定第１コンパレータよりも１つ下位の第１コンパレータが存在する場合にはこの１つ下位の第１コンパレータとを、前記通常動作状態とし、
残余の第１コンパレータを前記低電力動作状態とし、
上記参照電圧よりも前記所定時間過去に入力されたアナログ電圧の方が大きいと判定した第２コンパレータが存在しないことを示す前記入力情報信号が入力されたときには、
最下位と最下位より１つ上位の第１コンパレータを、前記通常動作状態とし、
残余の第１コンパレータを前記低電力動作状態とする
アナログ／デジタル変換回路。
（付記２８）
付記２５〜付記２７のいずれか１項に記載のアナログ／デジタル変換回路であって、
前記入力情報生成回路部は、
前記第２クロック信号を用い、
前記入力情報信号として、前記第１クロック信号の１周期より短い時間だけ過去に入力された上記アナログ電圧に基づいて生成された入力情報信号を生成する
アナログ／デジタル変換回路。
（付記２９）
付記２３または付記２４に記載のアナログ／デジタル変換回路であって、
ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記第１コンパレータであって、
上記第１コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶの第１コンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けられた
第１コンパレータ（但し、int(a)は、実数aの整数部を取り出す関数）と、
上記ｍ種の参照電圧のうち、最下位の分割群を除くｎ−１ヶの分割群に属する第１コンパレータのうち各分割群内で各々最下位に位置する群内最下位第１コンパレータがそれぞれ参照するｎ−１種の分割群参照電圧のいずれか１つを参照し、
前記第１クロック信号または第２クロック信号に従って動作し、これらのクロック信号で決まるタイミングで入力されたアナログ電圧と上記分割群参照電圧とをそれぞれ比較して比較結果を前記入力情報信号とする
ｎ−１ヶの第２コンパレータと、を有し、
前記コンパレータ制御回路部は、上記入力情報信号である上記ｎ−１ヶの第２コンパレータの比較結果に基づき、上記第１コンパレータを上記分割群毎に前記通常動作状態と前記低電力動作状態のいずれかにする
アナログ／デジタル変換回路。
（付記３０）
付記２３または付記２４に記載のアナログ／デジタル変換回路であって、
ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記第１コンパレータであって、
上記第１コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶの第１コンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けられた
第１コンパレータ（但し、int(a)は、実数aの整数部を取り出す関数）と、
上記ｍ種の参照電圧のうち、最下位の分割群を除くｎ−１ヶの分割群に属する第１コンパレータのうち各分割群内で各々最下位に位置する群内最下位第１コンパレータがそれぞれ参照するｎ−１種の分割群参照電圧のいずれか１つを参照し、
前記第１クロック信号または第２クロック信号に従って動作し、これらのクロック信号で決まるタイミングで入力されたアナログ電圧と上記分割群参照電圧とをそれぞれ比較して比較結果を前記入力情報信号とする
ｎ−１ヶの第２コンパレータと、を有し、
前記コンパレータ制御回路部は、
上記比較結果が上記分割群参照電圧よりも上記アナログ電圧の方が大きいと判定した第２コンパレータが少なくとも１つ以上存在することを示すときには、
上記分割群のうち、
上記判定をした第２コンパレータのうち最も上位の第２コンパレータが参照している上記分割群参照電圧と同じ参照電圧を参照する第１コンパレータの属する特定分割群と、
この特定分割群よりも１つ上位の分割群が存在する場合にはこの１つ上位の分割群と、
この特定分割群よりも２つ上位の分割群が存在する場合にはこの２つ上位の分割群と、
上記特定分割群よりも１つ下位の分割群が存在する場合にはこの１つ下位の分割群と、
この特定分割群よりも２つ下位の分割群が存在する場合にはこの２つ下位の分割群と、に属する上記第１コンパレータを前記通常動作状態とし、
残余の分割群に属する第１コンパレータを前記低電力動作状態にし、
上記比較結果が上記分割群参照電圧よりも上記アナログ電圧の方が大きいと判定した第２コンパレータが存在しないことを示すときには、
最下位と最下位より１つ及び２つ上位の分割群に属する第１コンパレータを前記通常動作状態とし、
残余の分割群に属する第１コンパレータを前記低電力動作状態とする
アナログ／デジタル変換回路。
（付記３１）
付記２５〜付記３０のいずれか１項に記載のアナログ／デジタル変換回路であって、
前記第２コンパレータは、いずれも前記第１クロック信号または第２クロック信号によって比較結果を出力する差動型コンパレータである
アナログ／デジタル変換回路。
（付記３２）
付記２３〜付記３１のいずれか１項に記載のアナログ／デジタル変換回路であって、
前記複数の第１コンパレータは、いずれもチョッパ型コンパレータであり、
このチョッパ型コンパレータは、
論理素子であって、
自身の入力端と出力端とを短絡することにより固有電圧を発生させる際に比較的大きな貫通電流が流れる通常状態と、
上記固有電圧を発生させる際に流れる貫通電流が上記通常状態よりも相対的に小さいために上記通常状態よりも消費電力が少ない低電力状態と、
の少なくともいずれかを選択可能に構成されてなる論理回路を含み、
前記低電力動作状態は、このチョッパ型コンパレータの論理回路について、上記低電力状態を選択することを含む
アナログ／デジタル変換回路。
（付記３３）
付記２３〜付記３１のいずれか１項に記載のアナログ／デジタル変換回路であって、
前記複数の第１コンパレータは、いずれも差動型コンパレータであり、
この差動型コンパレータは、
これに含まれる差動回路に第１定電流が流れる通常状態と、
上記差動回路に上記第１定電流よりも比較的に少ない第２定電流が流れるために上記通常状態よりも消費電力が少ない低電力状態と、
のいずれかを選択可能に構成されてなり、
前記低電力動作状態は、この差動型コンパレータについて、上記低電力状態を選択することを含む
アナログ／デジタル変換回路。
（付記３４）
複数のコンパレータを用いて、入力されたアナログ電圧をクロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、
上記複数のコンパレータは、制御信号により、各々通常動作状態と低電力動作状態のいずれかを選択可能に構成されてなり、
前回の変換に用いた上記アナログ電圧に基づいて生成された入力情報信号により、上記複数のコンパレータのうち、一部のコンパレータを今回の変換において上記通常動作状態とすると共に、残余のコンパレータを上記低電力動作状態にする上記制御信号を出力するコンパレータ制御回路部
を備えるアナログ／デジタル変換回路。
（付記３５）
付記３４に記載のアナログ／デジタル変換回路であって、
前回の変換における前記複数のコンパレータの各出力を、前記入力情報信号としても用いる
アナログ／デジタル変換回路。
（付記３６）
付記３４または付記３５に記載のアナログ／デジタル変換回路であって、
ｐ種（ｐは、ｐ＞３の自然数）の参照電圧のいずれか１つを参照するｐヶの前記コンパレータを有し、
前記コンパレータ制御回路部は、
前記前回の変換において、上記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが少なくとも１つ以上存在するときには、
上記判定をしたコンパレータのうち最も上位の特定コンパレータと、
この特定コンパレータよりも１つ上位のコンパレータが存在する場合にはこの１つの上位のコンパレータと、
上記特定コンパレータよりも２つ上位のコンパレータが存在する場合にはこの２つ上位のコンパレータと、
上記特定コンパレータよりも１つ下位のコンパレータが存在する場合にはこの１つ下位のコンパレータとを、前記通常動作状態とし、
残余のコンパレータを前記低電力動作状態とし、
前記前回の変換において、上記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが存在しないときには、
最下位と最下位から１つ上位のコンパレータを、前記通常動作状態とし、
残余のコンパレータを前記低電力動作状態とする
アナログ／デジタル変換回路。
（付記３７）
付記３４または付記３５に記載のアナログ／デジタル変換回路であって、
ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記コンパレータを有し、
上記コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶのコンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けたとき（但し、int(a)は、実数aの整数部を取り出す関数）、
前記コンパレータ制御回路部は、上記コンパレータを上記分割群毎に前記通常動作状態及び前記低電力動作状態のいずれかとする
アナログ／デジタル変換回路。
（付記３８）
付記３４または付記３５に記載のアナログ／デジタル変換回路であって、
ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記コンパレータを有し、
上記コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶのコンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けたとき（但し、int(a)は、実数aの整数部を取り出す関数）、
前記コンパレータ制御回路部は、
前記前回の変換において、上記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが少なくとも１つ以上存在するときには、
上記判定をしたコンパレータのうち最も上位のコンパレータの属する特定分割群と、
この特定分割群よりも１つ上位の分割群が存在する場合にはこの１つ上位の分割群と、
この特定分割群よりも２つ上位の分割群が存在する場合にはこの２つ上位の分割群と、
上記特定分割群よりも１つ下位の分割群が存在するときにはこの１つ下位の分割群と、
この特定分割群よりも２つ下位の分割群が存在する場合にはこの２つ下位の分割群と、に属するコンパレータを前記通常動作状態とし、
残余の分割群に属するコンパレータを前記低電力動作状態に保持し、
前記前回の変換において、上記参照電圧よりも入力されたアナログ電圧の方が大きいと判定したコンパレータが存在しないときには、
最下位と最下位より１つ上位の分割群、または最下位と最下位より１つ及び２つ上位の分割群に属するコンパレータを前記通常動作状態とし、
残余の分割群に属するコンパレータを前記低電力動作状態に保持する
アナログ／デジタル変換回路。
（付記３９）
付記３４〜付記３８のいずれか１項に記載のアナログ／デジタル変換回路であって、
前記複数のコンパレータは、いずれもチョッパ型コンパレータであり、
このチョッパ型コンパレータは、
論理素子であって、
自身の入力端と出力端とを短絡することにより固有電圧を発生させる際に比較的大きな貫通電流が流れる通常状態と、
上記固有電圧を発生させる際に流れる貫通電流が上記通常状態よりも相対的に小さいために上記通常状態よりも消費電力が少ない低電力状態と、
の少なくともいずれかを選択可能に構成されてなる論理回路を含み、
前記低電力動作状態は、このチョッパ型コンパレータの論理回路について、上記低電力状態を選択することを含む
アナログ／デジタル変換回路。
（付記４０）
付記３４〜付記３８のいずれか１項に記載のアナログ／デジタル変換回路であって、
前記複数のコンパレータは、いずれも差動型コンパレータであり、
この差動型コンパレータは、
これに含まれる差動回路に第１定電流が流れる通常状態と、
上記差動回路に上記第１定電流よりも比較的に少ない第２定電流が流れるために上記通常状態よりも消費電力が少ない低電力状態と、
のいずれかを選択可能に構成されてなり、
前記低電力動作状態は、この差動型コンパレータについて、上記低電力状態を選択することを含む
アナログ／デジタル変換回路。
【図面の簡単な説明】
【図１】実施形態１，２，３にかかるアナログ／デジタル変換回路の概要を示すブロック図である。
【図２】実施形態１にかかるアナログ／デジタル変換回路のうち、比較部の概要を示す説明図である。
【図３】実施形態１，２にかかるアナログ／デジタル変換回路における、入力電圧と、各変換用コンパレータの出力と、出力コードとの関係を示す表である。
【図４】実施形態１にかかるアナログ／デジタル変換回路における、所定時間過去の入力電圧と、各設定用コンパレータの出力と、各変換用コンパレータの設定状態との関係を示す表である。
【図５】チョッパ型の変換用コンパレータの要部の構成を示す説明図である。
【図６】図５に示すチョッパ型の変換用コンパレータの要部の動作と各スイッチの関係を示す表である。
【図７】インバータ素子の回路構成を示す回路図である。
【図８】図７におけるインバータ素子の入力電圧とドレイン電流の関係を示すグラフである。
【図９】チョッパ型の変換用コンパレータの構成を示す説明図である。
【図１０】差動型の設定用コンパレータの構成を示す説明図である。
【図１１】設定用コンパレータをクロック信号ＣＬＫとは異なる第３クロック信号ＣＬＫ３で駆動する場合の、クロック信号ＣＬＫと第３クロック信号ＣＬＫ３との関係を示す説明図であり、（ａ）は第３クロック信号ＣＬＫ３の位相が異なる場合、（ｂ）は第３クロック信号ＣＬＫ３が２倍の周波数を有する場合である。
【図１２】実施形態２にかかるアナログ／デジタル変換回路のうち、比較部の概要を示す説明図である。
【図１３】実施形態２、及び変形形態１にかかるアナログ／デジタル変換回路における、前回の変換に用いた入力電圧と、各コンパレータの出力と、出力コードと、今回の変換のための各コンパレータの設定状態と、の関係を示す表である。
【図１４】実施形態２のアナログ／デジタル変換回路に、大きな電圧変化と小さな電圧変化とが交互に生じる電圧波形を入力したときの動作を説明する説明図である。
【図１５】変形形態１にかかるアナログ／デジタル変換回路に用いる、差動型の変換用コンパレータの構成を示す説明図である。
【図１６】実施形態３にかかるアナログ／デジタル変換回路のうち、比較部の概要を示す説明図である。
【図１７】実施形態３にかかるアナログ／デジタル変換回路における、入力電圧と各コンパレータの出力及び出力コードの関係を示す表である。
【図１８】実施形態３にかかるアナログ／デジタル変換回路における、前回の変換に用いた入力電圧と、各群に属するコンパレータの設定状態と、今回の変換で取りうる出力コードの範囲との関係を示す表である。
【図１９】実施形態３にかかるアナログ／デジタル変換回路における、前回の変換に用いた入力電圧と、各コンパレータの設定状態と、今回の変換で取りうる出力コードの範囲との関係を示す表である。
【図２０】実施形態４にかかるアナログ／デジタル変換回路のうち、比較部の概要を示す説明図である。
【図２１】実施形態４にかかるアナログ／デジタル変換回路における、所定時間過去の入力電圧と、各設定用コンパレータの出力と、各群に属するコンパレータの設定状態との関係を示す表である。
【図２２】実施形態５にかかるアナログ／デジタル変換回路のうち、比較部の概要を示す説明図である。
【図２３】実施形態５，６にかかるアナログ／デジタル変換回路における、入力電圧と、各変換用コンパレータの出力と、出力コードとの関係を示す表である。
【図２４】実施形態５にかかるアナログ／デジタル変換回路における、所定時間過去の入力電圧と、各設定用コンパレータの出力と、各変換用コンパレータの設定状態との関係を示す表である。
【図２５】実施形態５〜８に用いる変換用コンパレータのうちインバータ部分の構成を示す説明図である。
【図２６】実施形態５〜８に用いる変換用コンパレータのうちインバータ部分の他の構成を示す説明図である。
【図２７】実施形態５〜８に用いる変換用コンパレータのうちインバータ部分の他の構成を示す説明図である。
【図２８】実施形態６にかかるアナログ／デジタル変換回路のうち、比較部の概要を示す説明図である。
【図２９】実施形態６、及び変形形態３にかかるアナログ／デジタル変換回路における、前回の変換に用いた入力電圧と、各コンパレータの出力と、出力コードと、今回の変換のための各コンパレータの設定状態との関係を示す表である。
【図３０】変形形態３，４にかかるアナログ／デジタル変換回路に用いる、差動型の変換用コンパレータの構成を示す説明図である。
【図３１】実施形態７にかかるアナログ／デジタル変換回路のうち、比較部の概要を示す説明図である。
【図３２】実施形態７にかかるアナログ／デジタル変換回路における、入力電圧と、各コンパレータの出力及び出力コードの関係を示す表である。
【図３３】実施形態７にかかるアナログ／デジタル変換回路における、前回の変換に用いた入力電圧と、各群に属するコンパレータの設定状態と、今回の変換で取りうる出力コードの範囲との関係を示す表である。
【図３４】実施形態７にかかるアナログ／デジタル変換回路における、前回の変換に用いた入力電圧と、各コンパレータの設定状態と、今回の変換で取りうる出力コードの範囲との関係を示す表である。
【図３５】実施形態８にかかるアナログ／デジタル変換回路のうち、比較部の概要を示す説明図である。
【図３６】実施形態８にかかるアナログ／デジタル変換回路における、所定時間過去の入力電圧と、各設定用コンパレータの出力と、各群に属する変換用コンパレータの設定状態との関係を示す表である。
【符号の説明】
１００，２００，３００，４００，５００，６００，７００，８００ アナログ／デジタル変換回路
１１０，２１０，３１０，４１０，５１０，６１０，７１０，８１０ 比較部
１〜１５、７１〜８５ コンパレータ
１〜７ 変換用コンパレータ（第１コンパレータ）
２，４，６，８，１０，１２，１４ グループ内で最下位の変換用コンパレータ（群内最下位第１コンパレータ）
Ｐ１〜Ｐ７、Ｐ２〜Ｐ１４ 設定用コンパレータ（第２コンパレータ）
ＶＩＮ アナログ電圧
ＶＲＨ，ＶＲＬ 基準電圧
Ｖ１〜Ｖ１５ 参照電圧
Ｖ２，Ｖ４，Ｖ６，Ｖ８，Ｖ１０．Ｖ１２，Ｖ１４ 参照電圧（分割群参照電圧）
ＣＬＫ，ＣＬＫ２，ＣＬＫ３ クロック信号
ＤＯＵＴ デジタル出力（デジタル値）
１１１，２１１，３１１ コンパレータ制御回路部
１１２，４１２ 入力情報生成回路部
ＣＯＮＴ１Ａ〜ＣＯＮＴ１５Ａ 第１設定信号（制御信号）
ＣＯＮＴ１Ｂ〜ＣＯＮＴ１５Ｂ 第２設定信号
ＣＯＮＴ７１〜ＣＯＮＴ８５ 設定信号（制御信号）
Ｖ１〜Ｖ１５ 参照電圧
ＯＵＴ１〜ＯＵＴ１５ コンパレータ出力
ＯＵＴ１〜ＯＵＴ７ 変換用コンパレータ出力
ＯＰ１〜ＯＰ７、ＯＰ２〜ＯＰ１４ 設定用コンパレータ出力（入力情報信号）
ＳＷＡ〜ＳＷＪ、ＳＷＬ〜ＳＷＲ スイッチ
ＩＮＶ，ＩＮＶＡ，ＩＮＶＢ，ＩＮＶＣ 固有電圧を発生するインバータ
３５，５５，１５５ 定電流原
Ｇ１〜Ｇ８、Ｇ７１〜Ｇ７８ コンパレータのグループ（分割群）

Claims (10)

  1. 複数の第１コンパレータを用いて、入力されたアナログ電圧を第１クロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、
    上記複数の第１コンパレータは、制御信号により、各々通常の動作状態と低消費電力状態のいずれかを選択可能に構成されてなり、
    上記第１クロック信号またはこれと異なる第２クロック信号を用い、上記第１クロック信号による変換動作のタイミングに先立つ所定時間過去に入力された上記アナログ電圧に基づいて生成された入力情報信号により、上記複数の第１コンパレータのうち、一部の第１コンパレータを上記通常の動作状態とすると共に、残余の第１コンパレータを上記低消費電力状態に保持する上記制御信号を出力するコンパレータ制御回路部
    を備えるアナログ／デジタル変換回路。
  2. 複数の第１コンパレータを用いて、入力されたアナログ電圧を第１クロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、
    上記複数の第１コンパレータは、制御信号により、各々動作状態と休止状態のいずれかを選択可能に構成されてなり、
    上記第１クロック信号またはこれと異なる第２クロック信号を用い、上記第１クロック信号による変換動作のタイミングに先立つ所定時間過去に入力された上記アナログ電圧に基づいて生成された入力情報信号により、上記複数の第１コンパレータのうち、一部の第１コンパレータを上記動作状態とすると共に、残余の第１コンパレータを上記休止状態に保持する上記制御信号を出力するコンパレータ制御回路部
    を備えるアナログ／デジタル変換回路。
  3. 請求項２に記載のアナログ／デジタル変換回路であって、
    ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記第１コンパレータであって、
    上記第１コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶの第１コンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けられた
    第１コンパレータ（但し、int(a)は、実数aの整数部を取り出す関数）と、
    上記ｍ種の参照電圧のうち、最下位の分割群を除くｎ−１ヶの分割群に属する第１コンパレータのうち各分割群内で各々最下位に位置する群内最下位第１コンパレータがそれぞれ参照するｎ−１種の分割群参照電圧のいずれか１つを参照し、
    前記第１クロック信号または第２クロック信号に従って動作し、これらのクロック信号で決まるタイミングで入力されたアナログ電圧と上記分割群参照電圧とをそれぞれ比較して比較結果を前記入力情報信号とする
    ｎ−１ヶの第２コンパレータと、を有し、
    前記コンパレータ制御回路部は、上記入力情報信号である上記ｎ−１ヶの第２コンパレータの比較結果に基づき、上記第１コンパレータを上記分割群毎に前記動作状態と前記休止状態のいずれかにする
    アナログ／デジタル変換回路。
  4. 複数のコンパレータを用いて、入力されたアナログ電圧をクロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、
    上記複数のコンパレータは、制御信号により、各々通常の動作状態と低消費電力状態のいずれかを選択可能に構成されてなり、
    前回の変換に用いた上記アナログ電圧に基づいて生成された入力情報信号により、上記複数のコンパレータのうち、一部のコンパレータを今回の変換において上記通常の動作状態とすると共に、残余のコンパレータを上記低消費電力状態に保持する上記制御信号を出力するコンパレータ制御回路部
    を備えるアナログ／デジタル変換回路。
  5. 複数のコンパレータを用いて、入力されたアナログ電圧をクロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、
    上記複数のコンパレータは、制御信号により、各々動作状態と休止状態のいずれかを選択可能に構成されてなり、
    前回の変換に用いた上記アナログ電圧に基づいて生成された入力情報信号により、上記複数のコンパレータのうち、一部のコンパレータを今回の変換において上記動作状態とすると共に、残余のコンパレータを上記休止状態に保持する上記制御信号を出力するコンパレータ制御回路部
    を備えるアナログ／デジタル変換回路。
  6. 請求項５に記載のアナログ／デジタル変換回路であって、
    ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記コンパレータを有し、
    上記コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶのコンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けたとき（但し、int(a)は、実数aの整数部を取り出す関数）、
    前記コンパレータ制御回路部は、上記コンパレータを上記分割群毎に動作状態及び休止状態のいずれかとする
    アナログ／デジタル変換回路。
  7. 複数の第１コンパレータを用いて、入力されたアナログ電圧を第１クロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、
    上記複数の第１コンパレータは、制御信号により、各々通常動作状態と低電力動作状態のいずれかを選択可能に構成されてなり、
    上記第１クロック信号またはこれと異なる第２クロック信号を用い、上記第１クロック信号による変換動作のタイミングに先立つ所定時間過去に入力された上記アナログ電圧に基づいて生成された入力情報信号により、上記複数の第１コンパレータのうち、一部の第１コンパレータを上記通常動作状態とすると共に、残余の第１コンパレータを上記低電力動作状態にする上記制御信号を出力するコンパレータ制御回路部
    を備えるアナログ／デジタル変換回路。
  8. 請求項７に記載のアナログ／デジタル変換回路であって、
    ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記第１コンパレータであって、
    上記第１コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶの第１コンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けられた
    第１コンパレータ（但し、int(a)は、実数aの整数部を取り出す関数）と、
    上記ｍ種の参照電圧のうち、最下位の分割群を除くｎ−１ヶの分割群に属する第１コンパレータのうち各分割群内で各々最下位に位置する群内最下位第１コンパレータがそれぞれ参照するｎ−１種の分割群参照電圧のいずれか１つを参照し、
    前記第１クロック信号または第２クロック信号に従って動作し、これらのクロック信号で決まるタイミングで入力されたアナログ電圧と上記分割群参照電圧とをそれぞれ比較して比較結果を前記入力情報信号とする
    ｎ−１ヶの第２コンパレータと、を有し、
    前記コンパレータ制御回路部は、上記入力情報信号である上記ｎ−１ヶの第２コンパレータの比較結果に基づき、上記第１コンパレータを上記分割群毎に前記通常動作状態と前記低電力動作状態のいずれかにする
    アナログ／デジタル変換回路。
  9. 複数のコンパレータを用いて、入力されたアナログ電圧をクロック信号に基づいてデジタル値に変換する並列型のアナログ／デジタル変換回路であって、
    上記複数のコンパレータは、制御信号により、各々通常動作状態と低電力動作状態のいずれかを選択可能に構成されてなり、
    前回の変換に用いた上記アナログ電圧に基づいて生成された入力情報信号により、上記複数のコンパレータのうち、一部のコンパレータを今回の変換において上記通常動作状態とすると共に、残余のコンパレータを上記低電力動作状態にする上記制御信号を出力するコンパレータ制御回路部
    を備えるアナログ／デジタル変換回路。
  10. 請求項９に記載のアナログ／デジタル変換回路であって、
    ｍ種（ｍは、ｍ＞７の自然数）の参照電圧のいずれか１つを参照するｍヶの前記コンパレータを有し、
    上記コンパレータを下位から上位または上位から下位に向かって序列の順にそれぞれint(ｍ／ｎ)ヶまたはint(ｍ／ｎ)＋１ヶのコンパレータを含むｎヶ（ｎは、ｎ＞３、ｍ≧２ｎである自然数）の分割群に分けたとき（但し、int(a)は、実数aの整数部を取り出す関数）、
    前記コンパレータ制御回路部は、上記コンパレータを上記分割群毎に前記通常動作状態及び前記低電力動作状態のいずれかとする
    アナログ／デジタル変換回路。
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