KR100902811B1 - Ａ／ｄ 변환 회로 및 전류 공급 회로 - Google Patents

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Abstract

본 발명은 클록 신호를 이용함으로써 소정 시간 전에 입력된 아날로그 전압에 기초하여 동작될 비교기(comparator)와 중지될 비교기를 적절하게 선택할 수 있으며, 소비 전력이 보다 작은 A/D 변환 회로를 제공하는 것을 목적으로 한다. 병렬형 A/D 변환 회로(200)는 초퍼형(chopper-type) 비교기(1 내지 7)를 이용하여 아날로그 전압(VIN)을 클록 신호(CLK)에 의해 소정 주기마다 디지털값(DOUT)으로 변환한다. 비교기(1 내지 7)는 제1 및 제2 설정 신호(CONT1A 등)에 의해 각각 동작 상태와 중지 상태 중 어느 하나로 설정될 수 있다. 비교기 제어 회로부(211)는 지난 번 변환에서의 비교기 출력(OUT1 내지 OUT7)에 대한 논리 처리를 수행하여 제1 및 제2 설정 신호(CONT1A 등)를 생성하며, 일부의 비교기를 동작 상태로 하는 동시에 나머지 비교기를 중지 상태로 유지한다.

Description

Ａ／Ｄ 변환 회로 및 전류 공급 회로 {A/D CONVERTER CIRCUIT AND CURRENT SUPPLY CIRCUIT}
도 1은 실시예 1, 2, 3에 따른 A/D 변환 회로의 개요를 도시한 블록도.
도 2는 실시예 1에 따른 A/D 변환 회로 중 비교부의 개요를 도시한 설명도.
도 3은 실시예 1, 2에 따른 A/D 변환 회로에 있어서, 입력 전압, 각 변환용 비교기의 출력 및 출력 코드의 관계를 나타낸 표.
도 4는 실시예 1에 따른 A/D 변환 회로에 있어서, 소정 시간 전의 입력 전압, 각 설정용 비교기의 출력 및 각 변환용 비교기의 설정 상태의 관계를 나타낸 표.
도 5는 초퍼형(chopper type) 변환용 비교기의 주요부의 구성을 도시한 설명도.
도 6은 도 5에 도시한 초퍼형 변환용 비교기의 주요부의 동작과 각 스위치의 관계를 나타낸 표.
도 7은 반전기(inverter) 소자의 회로 구성을 도시한 회로도.
도 8은 도 7에 있어서의 반전기 소자의 입력 전압과 드레인(drain) 전류의 관계를 도시한 그래프.
도 9는 초퍼형 변환용 비교기의 구성을 도시한 설명도.
도 10은 차동형(differential-type) 설정용 비교기의 구성을 도시한 설명도.
도 11은 설정용 비교기를 클록 신호(CLK)와는 다른 제3 클록 신호(CLK3)로 구동하는 경우에 클록 신호(CLK)와 제3 클록 신호(CLK3)와의 관계{(a)는 제3 클록 신호(CLK3)의 위상이 다른 경우, (b)는 제3 클록 신호(CLK3)가 2배의 주파수를 갖는 경우}를 도시한 설명도.
도 12는 실시예 2에 따른 A/D 변환 회로 중 비교부의 개요를 도시한 설명도.
도 13은 실시예 2 및 변형예 1에 따른 A/D 변환 회로에 있어서, 지난 번 변환에 이용한 입력 전압, 각 비교기의 출력, 출력 코드 및 이번의 변환을 위한 각 비교기의 설정 상태의 관계를 나타낸 표.
도 14는 실시예 2의 A/D 변환 회로에 큰 전압 변화와 작은 전압 변화가 교대로 발생하는 전압 파형을 입력했을 때의 동작을 나타낸 설명도.
도 15는 변형예 1에 따른 A/D 변환 회로에 이용하는 차동형 변환용 비교기의 구성을 도시한 설명.
도 16은 실시예 3에 따른 A/D 변환 회로 중 비교부의 개요를 도시한 설명도.
도 17은 실시예 3에 따른 A/D 변환 회로에 있어서, 입력 전압, 각 비교기의 출력 및 출력 코드의 관계를 나타낸 표.
도 18은 실시예 3에 따른 A/D 변환 회로에 있어서, 지난 번 변환에 이용한 입력 전압, 각 그룹에 속하는 비교기의 설정 상태 및 이번의 변환에서 취할 수 있는 출력 코드의 범위 사이의 관계를 나타낸 표.
도 19는 실시예 3에 따른 A/D 변환 회로에 있어서, 지난 번 변환에 이용한 입력 전압, 각 비교기의 설정 상태 및 이번의 변환에서 취할 수 있는 출력 코드의 범위 사이의 관계를 나타낸 표.
도 20은 실시예 4에 따른 A/D 변환 회로 중 비교부의 개요를 도시한 설명도.
도 21은 실시예 4에 따른 A/D 변환 회로에 있어서, 소정 시간 전의 입력 전압, 각 설정용 비교기의 출력 및 각 그룹에 속하는 비교기의 설정 상태의 관계를 나타낸 표.
도 22는 실시예 5에 따른 A/D 변환 회로 중 비교부의 개요를 도시한 설명도.
도 23은 실시예 5, 6에 따른 A/D 변환 회로에서 있어서, 입력 전압, 각 변환용 비교기의 출력 및 출력 코드와의 관계를 나타낸 표.
도 24는 실시예 5에 따른 A/D 변환 회로에 있어서, 소정 시간 전의 입력 전압, 각 설정용 비교기의 출력 및 각 변환용 비교기의 설정 상태의 관계를 나타낸 표.
도 25는 실시예 5 내지 8에 이용하는 변환용 비교기 중 반전기 부분의 구성을 도시한 설명도.
도 26은 실시예 5 내지 8에 이용하는 변환용 비교기 중 반전기 부분의 다른 구성을 도시한 설명도.
도 27은 실시예 5 내지 8에 이용하는 변환용 비교기 중 반전기 부분의 다른 구성을 도시한 설명도.
도 28은 실시예 6에 따른 A/D 변환 회로 중 비교부의 개요를 도시한 설명도.
도 29는 실시예 6 및 변형예 3에 따른 A/D 변환 회로에 있어서, 지난 번 변 환에 이용한 입력 전압, 각 비교기의 출력, 출력 코드 및 이번의 변환을 위한 각 비교기의 설정 상태 사이의 관계를 나타낸 표.
도 30은 변형예 3, 4에 따른 A/D 변환 회로에 이용하는 차동형 변환용 비교기의 구성을 도시한 설명도.
도 31은 실시예 7에 따른 A/D 변환 회로 중 비교부의 개요를 도시한 설명도.
도 32는 실시예 7에 따른 A/D 변환 회로에 있어서, 입력 전압, 각 비교기의 출력 및 출력 코드의 관계를 나타낸 표.
도 33은 실시예 7에 따른 A/D 변환 회로에 있어서, 지난 번 변환에 이용한 입력 전압, 각 그룹에 속하는 비교기의 설정 상태 및 이번의 변환에서 취할 수 있는 출력 코드의 범위 사이의 관계를 나타낸 표.
도 34는 실시예 7에 따른 A/D 변환 회로에 있어서, 지난 번 변환에 이용한 입력 전압, 각 비교기의 설정 상태 및 이번의 변환에서 취할 수 있는 출력 코드의 범위와의 관계를 나타낸 표.
도 35는 실시예 8에 따른 A/D 변환 회로 중 비교부의 개요를 도시한 설명도.
도 36은 실시예 8에 따른 A/D 변환 회로에 있어서, 소정 시간 전의 입력 전압, 각 설정용 비교기의 출력 및 각 그룹에 속하는 변환용 비교기의 설정 상태 사이의 관계를 나타낸 표.
도 37은 실시예 9의 회로 블록도.
도 38은 실시예 9의 회로 구성에서의 A/D 변환표.
도 39는 바이어스 전압 발생 회로의 회로도.
도 40은 차동형 비교기의 회로도.
도 41은 차동형 비교기의 동작 파형도.
도 42는 각 비교기에의 바이어스 전압의 설정표.
도 43은 입력 전압(VIN)이 V8 내지 V9의 전압 영역에 있는 경우에 각 비교기의 바이어스 전류를 나타낸 도면.
도 44는 비교기 사이의 바이어스 전류차에 대한 오프셋 전압의 관계를 나타낸 도면.
도 45는 실시예 9의 변형예를 도시한 회로 블록도.
도 46은 종래 기술의 A/D 변환 회로를 도시한 회로도.
본 발명은 2002년 5월 27일자 일본 특허 출원 제2002-152053호, 2002년 10월 21일자 일본 특허 출원 제2002-305613호 및 2002년 10월 28일자 일본 특허 출원 2002-312668호를 우선권 주장의 기초로 하며, 이들의 모든 내용은 본 명세서에 참조로서 포함되었다.
본 발명은 입력된 아날로그 전압을 디지털값으로 변환하는 A/D 변환 회로에 관한 것이다.
또한 본 발명은 A/D 변환 회로와 같은 기능 회로에 대한 바이어스 전류의 공급에 관한 것이며, 특히 병렬형 A/D 변환부를 갖는 A/D 변환 회로에 대한 바이어스 전류의 공급에 관한 것이다.
표준 전압(standard voltage)의 분배를 위해 직렬로 나열된 다수의 저항 소자를 포함하고, 각 접속점의 기준 전압(reference voltage)을 입력되는 아날로그 전압과 클록 신호 주기마다 병렬하여 비교하기 위한 다수의 비교기를 이용하며, 각 비교기의 출력에 기초하여 디지털값을 생성하는 병렬형 A/D 변환 회로(이하, A/D 변환기라고도 함)가 알려져 있다. 이러한 병렬형 A/D 변환기에서는, 예컨대 8 bit의 A/D 변환(간단히 변환이라고도 함)을 위해 255(=28-1)개의 비교기를 이용한다.
그러나 입력되는 아날로그 전압의 진폭은 항상 이 A/D 변환기로 변환할 수 있는 최대 진폭(최대 입력폭)을 갖는 것은 아니다. 또한, 입력되는 아날로그 전압의 주파수도 예컨대 클록 신호의 주파수의 1/2이라는 높은 주파수를 항상 갖는 것은 아니다. 일반적으로, 아날로그 전압의 진폭은 A/D 변환할 수 있는 최대 진폭보다도 작고, 주파수도 클록 신호에 비하여 충분히 낮은 것이 통상적이다.
이러한 경우에는, 어떤 클록 신호로 정해지는 시점에 입력된 아날로그 전압에 대하여, 다음의 클록 신호로 정해지는 시점까지 변화될 수 있는 아날로그 전압의 변화량에 한계가 있다. 즉, 어떤 클록 신호로 결정되는 시점에 입력된 아날로그 전압을 알면, 이로부터 다음의 클록 신호로 결정되는 시점에 입력될 아날로그 전압을 어떠한 폭으로 예측할 수 있다.
한편, 통상의 A/D 변환기에서는 모든 비교기를 클록 신호에 의해 일제히 동작시키고 있지만, 상기한 바와 같이 입력되는 아날로그 전압을 예측할 수 있는 경 우에는 필요한 비교기만을 동작시키고 다른 비교기는 중지시켜 놓음으로써 A/D 변환기의 분해능(resolution)이나 변환 결과(디지털값)가 변하는 일없이 이 A/D 변환기의 소비 전력을 낮출 수 있다.
특허 문헌 1(특허 공개 제2000-341124호 공보)에는 이하와 같은 종류의 A/D 변환기 회로가 기재되어 있다. 즉, 입력된 아날로그 전압을 미리 전단(前段)의 2개의 비교기를 이용하여 저레벨, 고레벨 및 중간 레벨의 3가지 레벨 중 어느 하나로 분류한다. 한편, 그 후단에 병렬로 나열되는 다수의 비교기를 3가지 그룹으로 나눠두고, 동작시킬 비교기의 그룹을 전단의 두 비교기로부터의 제1, 제2 제어 신호에 기초하여 선택한다. 구체적으로는, 아날로그 전압이 중간 레벨인 경우에는 3가지의 그룹의 모든 비교기를 동작시킨다. 그러나 아날로그 전압이 저레벨인 경우에는 중간 레벨과 저레벨에 대응하는 그룹의 비교기만 동작시키고, 고레벨에 대응하는 비교기는 동작시키지 않도록 한다. 또한, 아날로그 전압이 고레벨인 경우에는 중간 레벨과 고레벨에 대응하는 그룹의 비교기만 동작시키고, 저레벨에 대응하는 비교기는 동작시키지 않도록 한다. 이렇게 하여 일부의 비교기를 동작시키지 않음으로써 A/D 변환기의 소비 전력을 감소시키는 것이다.
그러나 이 특허 문헌 1(특허 공개 제2000-341124호 공보)에 기재한 발명에서는, 전단의 2개의 비교기는 클록 신호를 이용하지 않는 차동 증폭기형 비교기이며, 연속적으로 아날로그 전압을 비교 및 분류하여 동작시킬 비교기의 그룹을 선택한다. 따라서 후단의 비교기에 의한 변환 직전의(보다 정확하게는 전단의 비교기 특성에 따라, 이들에 입력된 아날로그 전압의 변화에 대응하여 출력이 변화되기까지의 시간 지연 양만큼 이전의) 아날로그 전압에 기초하여 후단의 비교기의 그룹이 선택된다. 즉 후단의 비교기를 선택하기 때문에, 전단의 비교기가 아날로그값을 받아들이는 타이밍은 전단의 비교기 특성에 의해서 결정된다. 더구나, 전단의 비교기의 시간 지연은 입력되는 아날로그값의 변화가 큰 경우와 작은 경우에 있어 상이하다(입력의 변화가 크면 그것에 대응하는 출력 변화의 종료에 시간이 걸림). 이 때문에 후단의 비교기로부터 보면, 후단의 비교기의 선택이 결정되는 타이밍이 아날로그값의 변화에 의해 바뀌게 되어, 원래 선택하여야 할 그룹과는 다른 그룹을 선택하여 버리는 등 비교기의 그룹을 적절하게 선택할 수 없는 경우가 있다.
또한, 아날로그 전압이 중간 레벨인 경우에는 3가지의 그룹의 모든 비교기를 동작시키는 등, 동작시키지 않는 비교기의 수가 적어 소비 전력의 감소 효과가 제한적이다.
또한, 종래 기술에 있어서의 기능 회로의 예로서 병렬형 A/D 변환 회로의 회로도를 도 46에 도시한다. 고전압 레벨(VRH)과 저전압 레벨(VRL)을 8개의 분배 저항(RF110 내지 RF180)으로 균등하게 분배한 전압을 기준 전압(V110 내지 V170)으로서 공급한다. 이들 전압과 입력 전압(VIN)을 7개의 비교기(CP110 내지 CP170)에서 동시에 비교한다. 비교 결과로서 디지털 신호로 얻어지는 출력 신호(OUT110 내지 OUT170)는 입력 전압(VIN)의 전압 레벨에 따라서 소정 출력 신호를 경계로 하여 고레벨과 저레벨로 분리되어 출력된다. 출력 신호(OUT110 내지 OUT170)를 부호화(encode)함으로써 3비트의 디지털 신호를 얻을 수 있다.
각 비교기(CP110 내지 CP170)는 동일한 회로 유닛이다. 또한 각 비교기(CP110 내지 CP170)가 비교 동작을 하기 위해서는 소정의 바이어스 전류가 공급되어야 한다. 병렬형 A/D 변환 회로가 A/D 변환 동작을 할 때에는 모든 비교기(CP110 내지 CP170)에 소정의 바이어스 전류가 공급된다. 즉, 비교기마다 전류 소비가 발생한다.
그러나 입력 전압(VIN)은 아날로그 전압이며, 소정 타이밍마다 수행되는 A/D 변환 동작에서의 입력 전압(VIN)의 전압 변화량은 한정된 것이다. 즉, 아날로그 전압 신호인 입력 전압(VIN)에 관한 A/D 변환 동작에서는, 서로 이웃한 변환 타이밍에서 변동할 가능성이 있는 전압 범위 내에 있는 비교기만으로 입력 전압(VIN)의 전압값을 검출하면 된다. 이 때문에, 상기 인접 변환 타이밍에서 입력될 가능성이 없는 전압 범위 내의 전압값을 기준 전압으로서 갖는 비교기에 관해서도 항상 바이어스 전류가 공급되는 종래 기술에서는, A/D 변환 동작에 불필요한 비교기에서의 불필요한 전류 소비가 발생하는 문제가 있다.
또한 A/D 변환 회로 이외에 있어서도, 복수의 회로 유닛을 갖추고 그 각각에 바이어스 전류를 공급함으로써 회로 동작이 수행되는 기능 회로에 관해서도 같은 문제가 있을 수 있다. 즉, 예컨대 바이어스 전류의 설정에 따라 개개의 회로 유닛의 동작 상태가 전환되어 현재의 동작 상태에 따라 다음 번 동작 상태를 결정하는 기능 회로에 대해서는 미리 예측 가능한 회로 유닛에 대해서만 바이어스 전류를 공급하면 충분하지만, 종래 기술에 있어서는 모든 회로 유닛에 대하여 항상 바이어스 전류를 공급하게 되어 불필요한 전류 소비가 발생하는 문제가 있다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 클록 신호를 이용함으로써 소정 시간 전에 입력된 아날로그 전압에 기초하여 통상과 같이 동작시킬 비교기와 저소비 전력 상태로 할 비교기를 적절하게 선택할 수 있으며, 소비 전력이 보다 작은 A/D 변환 회로를 제공하는 것을 목적으로 한다.
또한, 클록 신호를 이용함으로써 소정 시간 전에 입력된 아날로그 전압에 기초하여 동작시킬 비교기와 중지시킬 비교기를 적절하게 선택할 수 있으며, 소비 전력이 보다 작은 A/D 변환 회로를 제공하는 것을 목적으로 한다.
게다가, 클록 신호를 이용함으로써 소정 시간 전에 입력된 아날로그 전압에 기초하여 정상 동작을 수행할 비교기와 저전력 동작을 수행할 비교기를 적절하게 선택할 수 있으며, 소비 전력이 보다 작은 A/D 변환 회로를 제공하는 것을 목적으로 한다.
혹은, 병렬형 A/D 변환부를 갖는 A/D 변환 회로나 복수의 회로 유닛을 갖는 기능 회로에 있어서 회로 성능을 유지하기 위해 필요한 바이어스 전류를 확보하면서 불필요한 바이어스 전류를 감소시킬 수 있는 전류 공급 회로 및 A/D 변환 회로를 제공하는 것을 목적으로 한다.
본 발명의 첫 번째 관점에 따른 A/D 변환 회로는, 복수의 제1 비교기를 이용하여 입력된 아날로그 전압을 제1 클록 신호에 기초하여 디지털값으로 변환하는 병렬형 A/D 변환 회로로서, 상기 복수의 제1 비교기는 제어 신호에 의해 각각 정상 동작 상태와 저소비 전력 상태 중 어느 하나를 선택할 수 있도록 구성되며, 상기 제1 클록 신호 또는 이것과 다른 제2 클록 신호를 이용하여 소정 시간 전에 입력된 상기 아날로그 전압에 기초하여 생성된 입력 정보 신호에 따라, 상기 복수의 제1 비교기 중 일부의 제1 비교기를 상기 정상 동작 상태로 하는 동시에 나머지 제1 비교기를 상기 저소비 전력 상태로 유지하는 상기 제어 신호를 출력하기 위한 비교기 제어 회로부를 포함하는 A/D 변환 회로이다.
본 발명의 첫 번째 관점에 따른 A/D 변환 회로에서는, 제1 클록 신호 혹은 제2 클록 신호를 이용하여 소정 시간 전에 입력된 아날로그 전압에 기초하여 생성된 입력 정보 신호에 따라 비교기 제어 회로부가 제어 신호를 출력한다. 이에 의하여 이번 변환에서 정상 동작 상태로 할 제1 비교기를 선택함과 동시에, 나머지 제1 비교기를 저소비 전력 상태로 유지한다.
A/D 변환 회로의 소비 전력을 억제하기 위해서는 모든 제1 비교기를 저소비 전력 상태로 하는 것이 가장 바람직하다. 그러나 제1 비교기를 저소비 전력 상태로 하면 이 제1 비교기를 정상 동작 상태로 했을 때와는 다른 작용을 나타내기 때문에, 모든 제1 비교기를 저소비 전력 상태로 하면 적절한 A/D 변환을 수행할 수 없는 경우가 생긴다.
그러나 본 발명에서는 제1 비교기를 선택하는 데 이용하는 아날로그 전압의 타이밍을 제1 클록 신호 혹은 제2 클록 신호로 결정되는 일정한 타이밍에 일치하게 할 수 있다. 따라서 입력되는 아날로그 전압의 진폭이나 주파수 등의 성질을 미리 알고 있는 경우에는 소정 시간 전의 시점부터 이번의 변환까지 생길 수 있는 아날로그 전압의 변화 범위를 적절하게 예상할 수 있다. 그리고 이것에 대응하여, 저소 비 전력 상태로 하면 적절한 출력을 얻을 수 없는 제1 비교기에 관해서는, 소비 전력은 상대적으로 커지지만 적절하게 비교 동작을 수행할 수 있는 정상 동작 상태를 선택하여 이번의 변환에 이용한다. 한편, 저소비 전력 상태로서도 적절한 출력을 얻을 수 있는 제1 비교기에 관해서는 이들을 저소비 전력 상태로 한다. 이렇게 함으로써 전체적으로 저소비 전력의 A/D 변환 회로가 될 수 있다.
이 때, 본 명세서에 있어서 저소비 전력 상태란 정상 동작 상태로 비교기를 동작시킨 경우에 비하여 비교기에서 소비하는 전력을 낮출 수 있는 상태를 가리키며, 이 비교기가 필요한 비교 동작을 수행할 수 있는지의 여부와는 무관하다. 따라서 "저소비 전력 상태"에는 정상 동작 상태보다 소비 전력이 낮으면서 비교기로서 비교 동작도 수행할 수 있는 상태(저전력 동작 상태)뿐만 아니라, 정상 동작 상태보다 소비 전력이 낮지만 비교기로서 비교 동작을 수행할 수 없어 비교기로서는 동작하지 않는 상태(중지 상태)도 포함된다.
또한, 정상 동작 상태로 할 비교기를 선택한 후 나머지 비교기를 저소비 전력 상태로 하는 데에 있어서, 나머지 비교기의 전부를 저전력 동작 상태로 하거나 또는 이들 전부를 중지 상태로 하는 것 외에，저소비 전력 상태로 할 나머지 비교기 중 일부를 저전력 동작 상태로 하고 그 나머지를 중지 상태로 할 수도 있다.
제1 클록 신호를 이용하여 입력 정보 신호를 생성하기 위해서는 예컨대, 제1 비교기 자신을 이용하는 경우를 들 수 있다. 즉, 제1 비교기의 지난 번 출력을 입력 정보 신호로 이용함으로써 이번 변환에서의 제1 비교기의 선택에 이를 이용하는 것을 한 예로 들 수 있다. 또한, 제1 비교기와는 별도로 제1 클록 신호 또는 제2 클록 신호에 따라서 동작하는 제2 비교기를 설치하여, 이 제2 비교기의 출력을 이번 변환에 있어서의 제1 비교기의 선택에 이용하는 것도 예로 들 수 있다.
또한 소정 시간 전이라 함은, 입력되는 아날로그 전압의 진폭이나 주파수, 이번 변환에서 정상 동작 상태로 할 제1 비교기의 수 등을 고려하여 적절하게 설정될 수 있고, 예컨대 제1 클록 신호의 1 클록 주기(1주기) 전을 예로 들 수 있다. 그러나 이보다도 짧은 시간(예컨대 1/2 클록 주기 등)으로 할 수도 있고, 반대로 이보다도 긴 시간(예컨대 2 클록 주기 등)이 될 수도 있다.
본 발명의 두 번째 관점에 따른 A/D 변환 회로는, 복수의 제1 비교기를 이용하여 입력된 아날로그 전압을 제1 클록 신호에 기초하여 디지털값으로 변환하는 병렬형 A/D 변환 회로로서, 상기 복수의 제1 비교기는 제어 신호에 의해 각각 동작 상태와 중지 상태 중 어느 하나를 선택할 수 있도록 구성되며, 상기 제1 클록 신호 또는 이것과 다른 제2 클록 신호를 이용하여 소정 시간 전에 입력된 상기 아날로그 전압에 기초하여 생성된 입력 정보 신호에 따라, 상기 복수의 제1 비교기 중 일부의 제1 비교기를 상기 동작 상태로 하는 동시에, 나머지 제1 비교기를 상기 중지 상태로 유지하는 상기 제어 신호를 출력하기 위한 비교기 제어 회로부를 포함하는 A/D 변환 회로이다.
본 발명의 두 번째 관점에 따른 A/D 변환 회로에서는, 제1 클록 신호 혹은 제2 클록 신호를 이용하여 소정 시간 전에 입력된 아날로그 전압에 기초하여 생성된 입력 정보 신호에 따라 비교기 제어 회로부가 제어 신호를 출력한다. 이에 의하여 이번 변환에서 동작 상태로 할 제1 비교기를 선택하는 동시에 나머지 제1 비교 기를 중지 상태로 유지한다. 이렇게 하여 제1 비교기를 선택하는 데 이용하는 아날로그 전압의 타이밍을 제1 클록 신호 혹은 제2 클록 신호로 결정되는 일정한 타이밍에 일치하게 할 수 있다. 따라서 입력되는 아날로그 전압의 진폭이나 주파수 등의 성질을 미리 알고 있는 경우에는 소정 시간 전의 시점부터 이번의 변환까지 생길 수 있는 아날로그 전압의 변화 범위를 정확하게 예측할 수 있다. 그리고 이번 변환에 이용하기 전에 이 변화 범위에 대응하여, 비교 결과를 예측할 수 없는 제1 비교기를 선택하여 이것을 정상 동작 상태로 하고, 비교 결과를 예측할 수 있는 나머지 제1 비교기는 중지 상태로 하기만 하면 되므로, 항상 적절한 제1 비교기를 선택하여 동작 상태로 할 수 있다. 또, 제1 비교기 중 적절한 수만 동작 상태로 하기만 하면 되므로, 중지 상태로 유지하는 나머지 제1 비교기의 수를 많게 할 수 있기 때문에 보다 저소비 전력의 A/D 변환 회로가 될 수 있다.
또, 본 명세서에 있어서 비교기를 중지 상태로 유지한다고 하는 것은 비교기를 동작시키지 않고 소비 전력이 작은 상태로 비교기를 유지하는 것을 가리킨다. 따라서 중지 상태에서는 비교기로 기준 전압과 아날로그 전압의 비교 동작을 수행할 수 없다. 예컨대, 초퍼형(chopper-type) 비교기에서는 일반적으로 전압 취득 상태와 비교 상태를 교대로 발생시켜 비교를 수행한다. 이 경우에 있어서, 전압 취득 상태에서는 반전기(inverter) 등의 논리 소자의 입력단과 출력단을 단락시켜 관통 전류가 흐르게 하여, 이 논리 소자에서 고유 전압을 발생시킨다. 이 때 많은 전력이 소비된다. 이러한 초퍼형 비교기를 중지 상태로 유지하는 예로서는, 전술한 전압 취득 동작을 수행하지 않고 비교 상태를 계속 유지하는 경우를 들 수 있다. 또 한 차동형(differential-type) 비교기에 있어서 차동 회로의 정전류원에 흐르는 정전류를 차단하는 경우도 예로 들 수 있다.
단, 이 A/D 변환 회로에서는 언제나 정확하게 디지털값으로 변환할 수 있는 아날로그 전압의 파형에 제한이 있다. 즉, 동작 상태로 하는 제1 비교기의 수나 소정 시간의 길이 등에 따라 소정 시간 전부터 이번 변환까지의 시간에 아날로그 전압이 변화할 수 있는 최대 폭이 제한된다. 따라서 아날로그 전압의 진폭 및 주파수가 제한된다. 이 제한의 범위 내에서 변화되는 아날로그 전압이면 정확하게 디지털값으로 변환될 수 있다.
한편, 이 A/D 변환 회로에서는 이러한 제한을 넘는 큰 진폭 및/또는 큰 주파수를 갖는 아날로그 전압을 입력하면 정확하게 A/D 변환을 수행할 수 없다. 단, 이러한 종류의 제한이 있다는 것을 알고 있으면 이를 사용할 수 있는 용도도 존재한다. 예컨대, 큰 진폭의 기간과 작은 진폭의 기간이 교대로 나타나는 아날로그 신호를 입력한 경우, 비록 제한 범위를 넘는 큰 진폭의 기간 및 작은 진폭의 기간 중 큰 진폭 기간 후의 전이 기간에는 A/D 변환이 정확하게 수행 될 수 없다. 그러나 작은 진폭의 기간중 전이 기간 경과 후에는 정확하게 A/D 변환할 수 있다. 따라서 이러한 기간의 디지털값만을 이용하는 경우라면 본 발명의 A/D 변환 회로를 사용할 수 있다.
또, 본 명세서에 있어서 기준 전압에 관한 상위 및 하위는 기준 전압을 비교했을 때 전위가 높은 쪽을 상위로 하고, 전위가 낮은 쪽을 하위로 한다. 이렇게 하여 기준 전압에 관해서 상위로부터 하위까지의 서열이 정해진다.
한편 비교기에 관한 상위 및 하위는, 대비되는 2개의 비교기에 관해서 각각이 참조하는 기준 전압을 비교했을 때 전위가 높은(상위의) 기준 전압을 참조하는 비교기를 상위로 하고, 전위가 낮은(하위의) 기준 전압을 참조하는 비교기를 하위로 한다. 이렇게 하여 비교기에 관해서도 상위로부터 하위까지의 서열이 정해진다.
또한, 하나 상위의 비교기란 고려 대상인 비교기보다도 서열이 하나만 최상위측의 비교기를 말한다. 마찬가지로, 하나 하위의 비교기란 고려 대상인 비교기보다도 서열이 하나만 최하위측의 비교기를 말한다. 인접하는 비교기란 고려 대상인 비교기에 대하여 서열이 하나 상위 또는 하나 하위의 비교기를 말한다.
또, 본 명세서에 있어서 분할군에 관한 상위 및 하위는, 각각의 분할군에 포함되는 비교기를 비교했을 때 상위의 비교기가 포함되는 분할군을 상위로 하고, 하위의 비교기가 포함되는 분할군을 하위로 한다. 이렇게 하여 분할군에 관해서도 상위로부터 하위까지의 서열이 정해진다.
또한, 하나 상위의 분할군이란 고려 대상인 분할군보다도 서열이 하나만 최상위측의 분할군을 말한다. 마찬가지로, 하나 하위의 분할군이란 고려 대상인 분할군보다도 서열이 하나만 최하위측의 분할군을 말한다. 인접하는 분할군이란 고려대상인 분할군에 대하여 서열이 하나 상위 또는 하나 하위의 분할군을 말한다.
본 발명의 세 번째 관점에 따른 A/D 변환 회로는, 입력된 아날로그 전압을 클록 신호에 기초하여 디지털값으로 복수의 비교기를 이용하여 변환하는 병렬형 A/D 변환 회로로서, 상기 복수의 비교기는 제어 신호에 의해 각각 정상 동작 상태와 저소비 전력 상태 중 어느 하나를 선택할 수 있도록 구성되며, 지난 번 변환에 이용한 상기 아날로그 전압에 기초하여 생성된 입력 정보 신호에 따라, 상기 복수의 비교기 중 일부의 비교기를 상기 정상 동작 상태로 하는 동시에 나머지 비교기를 상기 저소비 전력 상태로 유지하는 상기 제어 신호를 출력하기 위한 비교기 제어 회로부를 포함하는 A/D 변환 회로이다.
본 발명의 세 번째 관점에 따른 A/D 변환 회로에서는 지난 번 변환에 이용한 아날로그 전압에 기초하여 생성된 입력 정보 신호에 따라 비교기 제어 회로부가 제어 신호를 출력한다. 이 제어 신호에 의해 이번의 변환에 정상 동작 상태로 할 일부의 비교기를 선택하는 동시에 나머지 비교기를 저소비 전력 상태로 한다.
따라서 비교기를 선택하는 데 이용하는 아날로그 전압의 타이밍을 항상 지난 번 변환의 타이밍에 일치하게 할 수 있기 때문에, 클록 신호 1주기의 기간에 생길 수 있는 아날로그 전압의 변화 범위에 대응하는 비교기를 선택하여 이번 변환에 이용하기만 하면 되므로, 항상 적절한 비교기를 정상 동작 상태 혹은 저소비 전력 상태로서 선택할 수 있다. 또한 비교기 중 적절한 수만 정상 동작 상태로 하면 되므로, 저소비 전력 상태로 할 나머지 비교기의 수를 많게 할 수 있기 때문에 보다 저소비 전력의 A/D 변환 회로가 될 수 있다.
또한, 본 발명의 네 번째 관점에 따른 A/D 변환 회로는, 입력된 아날로그 전압을 클록 신호에 기초하여 디지털값으로 복수의 비교기를 이용하여 변환하는 병렬형 A/D 변환 회로로서, 상기 복수의 비교기는 제어 신호에 의해 각각 동작 상태와 중지 상태 중 어느 하나를 선택할 수 있도록 구성되며, 지난 번 변환에 이용한 상기 아날로그 전압에 기초하여 생성된 입력 정보 신호에 따라, 상기 복수의 비교기 중 일부의 비교기를 상기 동작 상태로 하는 동시에 나머지 비교기를 상기 중지 상태로 유지하는 상기 제어 신호를 출력하기 위한 비교기 제어 회로부를 포함하는 A/D 변환 회로이다.
본 발명의 네 번째 관점에 따른 A/D 변환 회로에서는, 지난 번 변환에 이용한 아날로그 전압에 기초하여 생성된 입력 정보 신호에 따라 비교기 제어 회로부가 제어 신호를 출력한다. 이 제어 신호에 의해 이번의 변환에 동작 상태로 할 일부의 비교기를 선택하는 동시에 나머지 비교기를 중지 상태로 유지한다. 따라서 비교기를 선택하는 데 이용하는 아날로그 전압의 타이밍을 항상 지난 번 변환의 타이밍에 일치하게 할 수 있기 때문에, 클록 신호 1주기의 기간에 생길 수 있는 아날로그 전압의 변화 범위에 대응하는 비교기를 선택하여 이번의 변환에 이용하기만 하면 되므로, 항상 적절한 비교기를 동작 상태 혹은 중지 상태로서 선택할 수 있다. 또한 비교기 중 적절한 수만 동작 상태로 하면 되므로, 중지 상태로 유지하는 나머지 비교기의 수를 많게 할 수 있기 때문에 보다 저소비 전력의 A/D 변환 회로가 될 수 있다.
또한 다섯 번째 관점에 따른 A/D 변환 회로는 입력된 아날로그 전압을 제1 클록 신호에 기초하여 디지털값으로 복수의 제1 비교기를 이용하여 변환하는 병렬형 A/D 변환 회로로서, 상기 복수의 제1 비교기는 제어 신호에 의해 각각 정상 동작 상태와 저전력 동작 상태 중 어느 하나를 선택할 수 있도록 구성되며, 상기 제1 클록 신호 또는 이것과 다른 제2 클록 신호를 이용하여 소정 시간 전에 입력된 상기 아날로그 전압에 기초하여 생성된 입력 정보 신호에 따라, 상기 복수의 제1 비 교기 중 일부의 제1 비교기를 상기 정상 동작 상태로 하는 동시에 나머지 제1 비교기를 상기 저전력 동작 상태로 하는 상기 제어 신호를 출력하기 위한 비교기 제어 회로부를 포함하는 A/D 변환 회로이다.
본 발명의 다섯 번째 관점에 따른 A/D 변환 회로에서는, 제1 클록 신호 혹은 제2 클록 신호를 이용하여 소정 시간 전에 입력된 아날로그 전압에 기초하여 생성된 입력 정보 신호에 따라 비교기 제어 회로부가 제어 신호를 출력한다. 이것에 의해 이번의 변환에서 정상 동작 상태로 할 제1 비교기를 선택하는 동시에 나머지 제1 비교기를 저전력 동작 상태로 유지한다. 이렇게 하여, 제1 비교기를 선택하는 데 이용하는 아날로그 전압의 타이밍을 제1 클록 신호 혹은 제2 클록 신호로 결정되는 일정한 타이밍에 일치하게 할 수 있다. 따라서 소정 시간 전의 시점부터 이번의 변환까지 생길 수 있는 아날로그 전압의 변화 범위에 대응하여 정상 동작 상태로 할 제1 비교기와 저전력 동작 상태로 할 제1 비교기를 적절하게 선택할 수 있다. 또한, 일부의 제1 비교기를 저전력 동작 상태로 하기 때문에 전체적으로 A/D 변환 회로의 소비 전력을 낮출 수 있다.
또한, 전술한 바와 같이 소비 전력을 감소시키기 위해 일단 비교기를 중지 상태로 하면, 다시 이 비교기가 통상과 같이 동작하도록 될 때까지 시간이 걸리는 경우가 많다. 이 때문에 일부의 비교기를 중지 상태로 하는 경우에는, A/D 변환 회로의 응답 속도(클록 신호의 주파수)의 상한이 중지 상태로부터 동작 상태로의 복구에 걸리는 시간으로 제한될 우려가 있다. 이에 대하여, 중지 상태로부터 동작 상태로 변경하는 데 걸리는 시간에 비해, 본 발명에 있어서 저전력 동작 상태로부터 정상 동작 상태로의 변경에 걸리는 시간은 짧다. 이 때문에 보다 빠른 클록 주파수에서 A/D 변환 회로를 구동하는 데 유리하다.
또, 비교기의 동작 상태 중 저전력 동작 상태란 비교기로서의 비교 동작이 가능하면서, 대비되는 정상 동작 상태보다도 동작시의 소비 전력을 낮게 한 상태를 말한다.
비교기를 저전력 동작 상태로 한 경우에는 정상 동작 상태로 한 경우에 비하여 사용 범위에 제한이 생기는 경우가 있다. 일반적으로 비교기의 응답 속도는 소비 전력 외에도 비교하는 2개의 전압(기준 전압과 아날로그 전압)간의 전압차 크기에 의존하며, 전압차가 작을수록 느려진다. 이러한 점과 관련하여, A/D 변환 회로에 이용하는 제1 비교기는 소비 전력이나 전압차, 응답 속도를 고려하여 그 성능 및 특성이 결정된다.
그런데, 이 비교기의 소비 전력을 낮추기 위해서 저전력 동작 상태로 하면, 실제로 주어진 전압차가 큰 경우에는 클록 신호로 설정되는 소정 기간 내에 올바른 비교 결과를 얻을 수 있지만, 전압차가 작은 경우에는 응답 시간이 늦어지기 때문에 소정 기간 내에 올바른 비교 결과를 얻을 수 없게 될 우려가 있다. 따라서 A/D 변환 회로에 이용하는 모든 제1 비교기를 저전력 동작 상태로 하면 올바른 변환 결과를 얻을 수 없는 경우가 생긴다.
이러한 점과 관련하여, A/D 변환 회로가 갖는 복수의 제1 비교기 중 입력되는 아날로그 전압과 기준 전압의 전압차가 클 것이라고 예측되는 제1 비교기에 관해서는 저전력 동작 상태로 하는 것이 좋다. 이렇게 하여도 소정 기간 내에 올바른 비교 결과를 얻을 수 있기 때문이다. 한편, 전압차가 작을 것이라고 예측되는 제1 비교기에 관해서는, 소비 전력은 비록 크지만 정상 동작 상태로 하는 것이 좋다. 전압차가 작더라도 소정 기간 내에 올바른 비교 결과를 얻을 수 있기 때문이다. 이렇게 하면 A/D 변환 회로의 모든 제1 비교기에 관해서 올바른 비교 결과를 얻을 수 있음은 물론, 전체적으로 소비 전력을 저감할 수 있다.
또한, 이 A/D 변환 회로에서는 언제나 정확하게 디지털값으로 변환할 수 있는 아날로그 전압의 파형에 제한이 있다. 즉, 정상 동작 상태로 할 제1 비교기의 수나 소정 시간의 길이 등에 의해서 소정 시간 전부터 이번 변환까지의 시간 내에 아날로그 전압이 변화될 수 있는 최대 폭이 제한된다. 따라서 아날로그 전압이 갖는 진폭 및 주파수가 제한된다. 이 제한 범위 내에서 변화되는 아날로그 전압의 경우 정확하게 디지털값으로 변환할 수 있다.
한편, 이 A/D 변환 회로에서는 제한을 넘는 큰 진폭이나 큰 주파수를 갖는 아날로그 전압을 입력할 경우 정확하게 A/D 변환을 수행할 수 없다. 단, 그러한 종류의 제한이 있다는 것을 알고 있으면 사용할 수 있는 용도도 존재한다.
또한, 본 발명의 여섯 번째 관점에 따른 A/D 변환 회로는, 입력된 아날로그 전압을 클록 신호에 기초하여 디지털값으로 복수의 비교기를 이용하여 변환하는 병렬형 A/D 변환 회로로서, 상기 복수의 비교기는 제어 신호에 의해 각각 정상 동작 상태와 저전력 동작 상태 중 어느 하나를 선택할 수 있도록 구성되며, 지난 번 변환에 이용한 상기 아날로그 전압에 기초하여 생성된 입력 정보 신호에 따라, 상기 복수의 비교기 중 일부의 비교기를 이번 변환에 있어서 상기 정상 동작 상태로 하 는 동시에 나머지 비교기를 상기 저전력 동작 상태로 하는 상기 제어 신호를 출력하기 위한 비교기 제어 회로부를 포함하는 A/D 변환 회로이다.
본 발명의 여섯 번째 관점에 따른 A/D 변환 회로에서는, 지난 번 변환에 이용한 아날로그 전압에 기초하여 생성된 입력 정보 신호에 따라 비교기 제어 회로부가 제어 신호를 출력한다. 이 제어 신호에 의해 이번의 변환에 있어서 정상 동작 상태로 하는 일부의 비교기를 선택하는 동시에 나머지 비교기를 저전력 동작 상태로 유지한다. 따라서 비교기를 선택하는 데 이용하는 아날로그 전압의 타이밍을 항상 지난 번 변환의 타이밍에 일치하게 할 수 있기 때문에, 클록 신호 1주기의 기간에 생길 수 있는 아날로그 전압의 변화 범위에 대응하는 비교기를 선택하여 이번의 변환에 이용하기만 하면 된다. 따라서 항상 적절한 비교기를 정상 동작 상태 혹은 저전력 동작 상태로서 선택할 수 있다. 이 때문에 전체적으로 저소비 전력의 A/D 변환 회로가 될 수 있다.
또한, 본 발명의 일곱 번째 관점에 따른 A/D 변환 회로는 복수의 비교기를 갖춘 병렬형 A/D 변환부를 포함하고, 상기 복수의 비교기 각각에 구비되어 바이어스 전류를 공급하는 바이어스 전류 공급부와, 상기 바이어스 전류 공급부 각각에 구비되어 상기 바이어스 전류를 조정하는 바이어스 전압이 설정되는 바이어스 전류 설정 단자와, 인접하는 바이어스 전류 설정 단자 사이를 접속하는 저항 소자를 포함하는 것을 특징으로 한다.
본 발명의 일곱 번째 관점에 따른 A/D 변환 회로에서는, 병렬형 A/D 변환부를 구성하는 복수의 비교기 각각에 바이어스 전류 공급부가 바이어스 전류를 공급 하고, 각 바이어스 전류는 바이어스 전류 공급부 각각에 구비된 바이어스 전류 설정 단자 각각에 인가되는 바이어스 전압에 따라서 설정된다.
또한, 본 발명의 일곱 번째 관점에 따른 전류 공급 회로는 복수의 회로 유닛으로 구성되는 기능 회로에 대하여 바이어스 전류를 공급하고, 상기 복수의 회로 유닛 각각에 구비되어 바이어스 전류를 공급하는 바이어스 전류 공급부와, 상기 바이어스 전류 공급부 각각에 구비되어 상기 바이어스 전류를 조정하는 바이어스 전압이 설정되는 바이어스 전류 설정 단자와, 인접하는 바이어스 전류 설정 단자 사이를 접속하는 저항 소자를 포함하는 것을 특징으로 한다.
본 발명의 일곱 번째 관점에 따른 전류 공급 회로에서는, 상기 복수의 회로 유닛 각각에 바이어스 전류 공급부가 바이어스 전류를 공급하고, 각 전류는 바이어스 전류 공급부 각각에 구비된 바이어스 전류 설정 단자 각각에 인가되는 바이어스 전압에 따라서 설정된다.
바이어스 전류 설정 단자마다 바이어스 전압이 설정되므로, 바이어스 전류 공급부마다 바이어스 전류가 결정되고, 회로 유닛 또는 비교기마다 바이어스 전류를 조정할 수 있다. 이에 의해 회로 유닛 또는 비교기의 동작 상태에 적합한 바이어스 전류를 공급할 수 있다. 덧붙여, 바이어스 전류 설정 단자들은 저항 소자로 접속되어 있기 때문에, 바이어스 전압이 설정된 바이어스 전류 설정 단자 사이에 있고 바이어스 전압이 설정되지 않은 바이어스 전류 설정 단자에 관해서도, 저항 소자를 통과하는 바이어스 전압 각각의 합성 전압에 대응하는 전압이 설정되게 된다. 바이어스 전류 설정 단자에 설정되는 전압값에 따른 바이어스 전류를, 동작 상 태가 다른 회로 유닛 또는 비교기 사이에 있는 회로 유닛 또는 비교기에 공급할 수 있다.
첨부한 도면과 관련하여 이하의 상세한 설명을 읽음으로써, 본 발명의 전술한, 그리고 그 이상의 목적 및 신규한 특징을 더욱 완전히 알 수 있게 될 것이다. 그러나 첨부한 도면은 오직 설명을 위한 목적을 가질 뿐이며, 본 발명의 범위를 한정하고자 한 것은 아니라는 점을 분명히 이해하여야 할 것이다.
< 실시예 1 >
본 발명의 제1 실시예에 따른 병렬형 A/D 변환 회로(100)를 도 1 내지 도 10을 참조하여 설명한다. 이 중 도 1은 A/D 변환 회로의 개요를 도시하는 블록도, 도 2는 이 중 비교부의 개요를 도시하는 설명도, 도 3은 입력 전압과 각 변환용 비교기의 출력 및 출력 코드와의 관계를 도시하는 표이다. 또한, 도 4는 소정 시간 전의 입력 전압과 각 설정용 비교기의 출력 및 각 변환용 비교기의 설정 상태와의 관계를 도시하는 표이다. 도 5는 초퍼형 변환용 비교기의 주요부의 구성을 도시하는 설명도, 도 6은 이 주요부의 동작과 각 스위치의 관계를 도시하는 표, 도 7은 반전기 소자의 회로 구성을 도시하는 회로도, 도 8은 이 반전기 소자의 입력 전압과 드레인 전류의 관계를 도시하는 그래프이다. 또, 도 9는 초퍼형 변환용 비교기의 구성을 도시하는 설명도, 도 10은 차동형 설정용 비교기의 구성을 도시하는 설명도이다.
본 실시예 1의 A/D 변환 회로(100)는 아날로그 전압(VIN)을 소정 주기마다 이 값에 대응하는 3비트의 디지털 출력(DOUT)으로 변환하는 회로이며, 도 1에 도시한 바와 같이 비교부(110), 데이터 래치(latch)(120), 부호기(encoder)(140), 제어 회로부(150)를 갖는다. 이 중 비교부(110)에는 고위 기준 전압(VRH), 저위 기준 전압(VRL) 및 아날로그 전압(VIN) 외에도 제어 회로부(150)로부터 클록 신호(CLK)가 입력된다. 이 비교부(110)는 후술하는 바와 같이 변환용 비교기 출력(OUT1 내지 OUT7)을 출력한다. 이 변환용 비교기 출력(OUT1 내지 OUT7)은 데이터 래치(120)에 입력된다. 데이터 래치(120)는 변환용 비교기 출력(OUT1 내지 OUT7)을 제어 회로부(150)로부터 주어지는 제2 클록 신호(CLK2)에 기초하여 일제히 유지 및 출력하며, 이 데이터 래치(120)의 출력측에는 부호기(140)가 접속되어 있다. 이 부호기(140)는 변환용 비교기 출력(OUT1 내지 OUT7)을 2진수의 디지털 데이터인 디지털 출력(DOUT)으로 부호화하여 출력하는 것이다. 데이터 래치(120), 부호기(140) 및 제어 회로부(150)에는 공지(公知)의 회로 구성을 사용할 수 있다.
계속해서, 도 2를 참조하여 비교부(110)에 관해서 설명한다. 비교부(110)에서는 고위 기준 전압(VRH)과 저위 기준 전압(VRL) 사이에 직렬로 접속된 8개의 동일한 전압 분배용 저항(R1 내지 R8)에 의해서 7종의 기준 전압(V1 내지 V7)을 얻는다. 또한, 7개의 초퍼형 변환용 비교기(1 내지 7), 7개의 차동형 설정용 비교기(P1 내지 P7)로 이루어지는 입력 정보 생성 회로부(112) 및 비교기 제어 회로부(111)를 갖고 있다.
이 중 입력 정보 생성 회로부(112)를 구성하는 설정용 비교기(P1 내지 P7)는 7종의 기준 전압(V1 내지 V7)을 각각 배타적으로 참조하며, 일대일로 대응하고 있다. 설정용 비교기(P1 내지 P7)는 입력된 클록 신호(CLK)의 매 주기마다 각각 아날 로그 전압(VIN)과 비교하여 고레벨(이하 간단히 "H"로 나타내는 경우가 있음) 또는 저레벨(이하 간단히 "L"로 나타내는 경우가 있음) 중 어느 하나를 갖는 설정용 비교기 출력(OP1 내지 OP7)을 갱신하여 출력한다.
또, 기준 전압(V1 내지 V7)은 V1<V2<…<V6<V7의 관계를 갖고 있으므로 번호가 큰 쪽이 상위의 기준 전압이다. 또한, 마찬가지로 번호가 큰 쪽이 상위의 설정용 비교기이다.
비교기 제어 회로부(111)는 이러한 입력된 설정용 비교기 출력(OP1 내지 OP7)에 소정의 논리 처리를 실시하여, 제1 설정 신호(CONT1A 내지 CONT7A) 및 제2 설정 신호(CONT1B 내지 CONT7B)를 출력한다. 제1 및 제2 설정 신호(CONT1A 등)는 다음 번의 변환, 즉 클록 신호(CLK)의 다음 주기에서 변환용 비교기(1 내지 7)의 상태 설정에 이용된다.
변환용 비교기(1 내지 7)는 후술할 구성을 갖고 있으므로, 이러한 제1 및 제2 설정 신호(CONT1A 등)에 의해, 정상 비교기로서 동작시키는 동작 상태 및 동작을 중지시켜 특정한 상태로 유지하는 중지 상태의 2개의 상태로 설정된다. 더욱 자세하게는, 동작 상태와, 중지 상태이자 또한 "H" 출력 상태와, 중지 상태이자 또한 "L" 출력 상태인 3가지 상태 중 어느 하나로 설정된다.
구체적으로는, 변환용 비교기(1 내지 7)는 7종의 기준 전압(V1 내지 V7)을 각각 배타적으로 참조하여 일대일로 대응하고 있으며, 동작 상태로 설정되어 있는 경우에는 입력된 클록 신호(CLK)의 매 주기마다 각각 아날로그 전압(VIN)과 기준 전압(V1 등)을 비교하여, "H" 또는 "L" 중 어느 하나의 레벨을 갖는 변환용 비교기 출력(OUT1 내지 OUT7)을 갱신하여 출력한다. 한편, 중지 상태이자 또한 "H" 출력 상태로 설정되어 있는 경우 그 출력은 "H"로 고정된다. 또한, 중지 상태이자 또한 "L" 출력 상태로 설정되어 있는 경우 그 출력은 "L"로 고정된다.
또, 변환용 비교기(1 등)에 관해서도 번호가 큰 쪽이 상위의 변환용 비교기이다.
계속해서, 설정용 비교기(P1 내지 P7)의 회로 구성에 관해 도 10을 참조하여 설명한다. 설정용 비교기(P1 내지 P7)는 모두 동일한 구성의 차동형 비교기이며, 또한 그 출력이 클록 신호(CLK)의 주기마다 갱신된다.
설정용 비교기(P1 내지 P7)는 차동 회로(30)에 의해서 아날로그 전압(VIN)과 기준 전압(V1 등)을 비교한다. 차동 회로(30)는 CMOS로 구성되며, 게이트에 아날로그 전압(VIN)이 인가되는 N채널(31) 및 게이트에 기준 전압(V1 내지 V7) 중 어느 하나가 인가되는 N채널(32)을 갖고 있다. N채널(31)의 드레인은 P채널(33)을 통해, N채널(32)의 드레인은 P채널(34)을 통해 각각 전원 공급 전위(VD)에 접속되어 있다. P채널(33, 34)의 게이트는 모두 N채널(31)의 드레인에 접속되어 있다. 또한, N채널(31, 32)의 소스(source)는 공통 접속되어, 정전류 회로(35)를 통해 접지되어 있다. 이 차동 회로(30)에서는, 아날로그 전압(VIN)과 기준 전압(V1 등)의 차가 N채널(32)의 드레인 전압으로서 나타난다.
N채널(32)의 드레인은 스위치(SWF)를 통해 유지 회로(41)에 접속하고 있다. 이 유지 회로(41)에는 반전기(36, 37)가 직렬로 접속되어, 반전기(36)의 입력단과 반전기(37)의 출력단 사이의 접속을 스위치(SWG)로 개폐한다. 또한, 반전기(36)의 출력단에서 분기된 반전기(38)로부터 설정용 비교기 출력(OP1 내지 OP7)이 출력된다.
여기서 스위치(SWF, SWG)는 아날로그 스위치이며, 구체적으로는 MOS 트랜지스터 등으로 구성되고, 제어 신호가 "H"일 때에 ON이 되고 "L"일 때에 OFF가 되며, 클록 신호(CLK)에 의해서 개폐된다. 또, 반전기(39)에 의해 스위치(SWF)와 스위치(SWG)의 개폐는 역상(逆相)이 된다.
이러한 구성을 갖는 설정용 비교기(P1 내지 P7)에서는, 클록 신호(CLK)가 "H"의 기간에는 스위치(SWF)가 ON하고 스위치(SWG)가 OFF가 되기 때문에, 기준 전압(V1 내지 V7)과 아날로그 전압(VIN)의 비교 결과가 반전기(38)로부터 출력된다. 한편, 클록 신호(CLK)가 "L"의 기간에는 스위치(SWF)가 OFF하고, 스위치(SWG)가 ON하기 때문에 이전의 출력 결과가 유지되어 반전기(38)로부터 계속 출력된다.
따라서 이 A/D 변환 회로(100)에서는, 아날로그 전압(VIN)의 크기가 고위 기준 전압(VRH), 저위 기준 전압(VRL) 및 기준 전압(V1 내지 V7)으로 구획되는 범위 중 어디에 속하는지에 따라 설정용 비교기(P1 내지 P7)의 출력(OP1 내지 OP7)이 "H" 혹은 "L"이 된다. 이 때문에, 아날로그 전압(VIN)과 각 설정용 비교기(P1 내지 P7)의 설정용 비교기 출력(OP1 내지 OP7)은 도 4의 표 중 좌측 절반에 나타낸 관계가 된다.
계속해서, 변환용 비교기(1 내지 7)의 회로 구성 및 동작에 관해서 도 5 내지 도 9를 참조하여 설명한다. 변환용 비교기(1 내지 7)는 모두 동일한 구성의 초퍼형 비교기이며, 상기한 바와 같이 동작 상태로 설정되어 있는 경우에는 그 출력(OUT1 내지 OUT7)이 클록 신호(CLK)의 주기마다 갱신된다. 우선 동작 상태로 설정되어 있는 경우에 관해서 설명한다.
초퍼형 변환용 비교기(1 내지 7)의 주요부(도 5 참조)의 동작에 관해서 설명한다. 변환용 비교기(1 등)의 주요부는 아날로그 전압(VIN)이 입력되는 스위치(SWA)및 기준 전압(V1 내지 V7)이 입력되는 스위치(SWB)를 갖고 있다. 스위치(SWA, SWB)의 출력측은 노드(N1)에 접속되고, 이 노드(N1)에 커패시터(capacitor)(C1)의 한 단자가 접속되어 있다. 커패시터(C1)의 다른 단자는 CMOS로 구성된 반전기(INV)의 입력단에 접속되며, 이 반전기(INV)의 출력단으로부터 비교 결과인 비교기 출력(OUT1 내지 OUT7)이 출력되게 되어 있다. 반전기(INV)에는 스위치(SWC)가 병렬로 접속되어 있다.
이 변환용 비교기(1 등)의 동작 상태에는 도 6에 도시한 바와 같이 VIN 전압 취득 상태 및 비교 상태의 2개가 있다. 즉, VIN 전압 취득 상태에서는 스위치(SWA, SWC)가 ON이 되고 스위치(SWB)는 OFF가 된다. 한편, 비교 상태에서는 스위치(SWA, SWC)가 OFF가 되고 스위치(SWB)는 ON이 된다.
또, 스위치(SWA, SWB, SWC) 3개 모두, "H" 입력으로 ON이 되고 "L" 입력으로 OFF가 되는 아날로그 스위치이다.
반전기 소자(INV)는 도 7에 도시한 바와 같이 P채널 MOS 트랜지스터(21)와 N채널 MOS 트랜지스터(22)가 직렬로 접속된 공지의 CMOS 회로 구성을 갖고 있고, 도 8에 도시한 바와 같이 그 입력단(TIN)에 입력되는 입력 전압이 전원 전압(VD)의 반(=0.5 VD) 부근이 되면 흐르는 드레인 전류(Id)가 급증하는 특성을 갖고 있다. 전술한 바와 같이 VIN 전압 취득 상태에서는 스위치(SWB)는 OFF이지만, 스위치(SWA)가 ON이 된다(도 5 참조). 이 때문에, 노드(N1)의 전위는 아날로그 전압(VIN)이 된다. 또한, 스위치(SWC)가 ON이 되어 반전기(INV)의 입력단(TIN)과 출력단(TOUT)이 단락되기 때문에, 이 반전기(INV)의 입출력 전압은 모두 전원 전압(VD)의 거의 반(VD/2)의 값이 된다. 결과적으로 커패시터(C1)의 단자간 전압은 (VD/2-VIN)의 값으로 충전된다.
또, 이러한 VIN 전압 취득 상태에서는 스위치(SWC)를 ON시켜 반전기(INV)의 입력단(TIN)과 출력단(TOUT)을 단락시키기 때문에, MOS 트랜지스터(21, 22) 모두 ON이 되어 큰 드레인 전류(관통 전류)가 흐른다. 즉, 이 VIN 전압 취득 상태는 전력 소비가 큰 상태라는 것을 알 수 있다.
한편, 비교 상태에서는 스위치(SWC)가 OFF가 되고, 반전기(INV)는 증폭 회로로서 동작한다. 한편, 스위치(SWB)가 ON, 스위치(SWA)가 OFF가 되기 때문에 노드(N1)에는 기준 전압(V1 내지 V7)이 인가된다. 전술한 바와 같이, 이 때 커패시터(C1)의 단자간 전압은 이미 (VD/2-VIN)의 전압값으로 충전되어 있기 때문에, 반전기(INV)의 입력단의 전압은 예컨대 VD/2-(VIN-V1)이 된다. 따라서 각 변환용 비교기(1 내지 7)의 반전기(INV)에서 출력되는 변환용 비교기 출력(OUT1 내지 OUT7)은 VIN>Vi(i는 1 내지 7)일 때 "H"가 되고, VIN<Vi일 때 "L"이 된다. 즉, 아날로그 전압(VIN)을 경계로 하여, 이것보다 낮은 기준 전압을 이용하는 변환용 비교기로부터는 "H"가 출력되고, 높은 기준 전압을 이용하는 변환용 비교기로부터는 "L"이 출력된다.
또한, 이 비교 상태에서는 끊임없이 전류가 흐르는 일이 없기 때문에, 소비 전력이 작은 상태라는 것을 알 수 있다.
이러한 초퍼형 변환용 비교기(1 내지 7)는 클록 신호(CLK)에 따라서 VIN 전압 취득 상태와 비교 상태를 교대로 발생시켜 사용하는 것이기 때문에, 변환용 비교기(1 내지 7)를 VIN 전압 취득 상태로 한 뒤에 비교 상태로 하는 식의 동작 상태로 하게 되면, 그 중 VIN 전압 취득 상태의 기간에 큰 전력 소비가 발생하는 것을 피할 수 없다. 또한, 이 때의 소비 전력은 일반적으로 차동형 설정용 비교기(P1 내지 P7)를 항상 동작시켰을 때의 소비 전력보다도 크다.
그런데, 상기한 바와 같이 일반적으로 A/D 변환 회로에 입력되는 아날로그 전압(VIN)의 진폭은 이 회로에서 A/D 변환할 수 있는 최대 진폭보다도 작고, 주파수도 클록 신호에 비하여 충분히 낮은 것이 통상적이다. 즉, 어떤 클록 신호로 정해지는 시점에 입력된 아날로그 전압에 대하여, 다음 주기의 클록 신호로 정해지는 시점까지 생길 수 있는 아날로그 전압의 변화량에는 한계가 있다. 따라서 어떤 클록 신호로 결정되는 시점에 입력된 아날로그 전압을 알면, 이로부터 다음 주기의 클록 신호로 결정되는 시점에서 입력되는 아날로그 전압을 어떠한 폭으로 예측할 수 있다. 이렇게 하면 항상 모든 변환용 비교기를 동작 상태로 둘 필요가 없으며, 또한 일부의 변환용 비교기만 동작 상태로 하고, 다른 변환용 비교기는 소비 전력이 큰 VIN 취득 상태가 되지 않도록, 구체적으로는 비교 상태로 유지되는 중지 상태로 해 두는 것이 실용적이다. 이와 같이 하면 A/D 변환 회로(100)에서 소비하는 전력을 억제할 수 있다.
이러한 점과 관련해서, 입력되는 아날로그 전압(VIN)의 성질로서, 클록 신호(CLK)의 1주기의 기간에 아날로그 전압(VIN)이 변화될 수 있는 범위가 A/D 변환 회로(100)가 A/D 변환할 수 있는 최대 진폭의 1/8(비교기의 수에 1을 더한 수의 역수) 이하라고 가정한다. 이 가정 하에서, 본 실시예 1의 A/D 변환 회로(100)의 비교기 제어 회로부(111)에서 설정용 비교기 출력(OP1 내지 OP7)을 논리 처리하여 제1, 제2 설정 신호(CONT1A 등)를 생성하고, 다음 번 변환에 있어서의 변환용 비교기(1 내지 7)의 상태를 도 4의 표 우측 절반에 나타낸 바와 같이 설정한다. 또, 도 4에서는 동작 상태를 ○, 중지 상태를 △로 나타내고 있다.
이 표의 구체적 설정 내용에 관해서 설명한다.
우선, 자신이 참조하는 기준 전압(V1 내지 V7)보다도 클록 신호의 1주기 전에 입력된 아날로그 전압(VIN)쪽이 크다고 판정한 설정용 비교기의 존재를 나타내는 설정용 비교기 출력(OP1 내지 OP7)이 비교기 제어 회로부(111)에 입력되었을 때, 구체적으로는 설정용 비교기 출력(OP1 내지 OP7) 중에 "H"인 것이 있을 때에는 이하가 실행된다. ① 이러한 "H"의 판정을 한 설정용 비교기 중 가장 상위의(바꾸어 말하면 기준 전압의 전위가 가장 큼) 설정용 비교기가 참조하는 기준 전압과 동일한 기준 전압(즉 공통의 기준 전압)을 참조하는 특정 변환용 비교기와, 이 특정 변환용 비교기보다도 하나 상위의 변환용 비교기를 동작 상태로 한다(도 4에서는 ○으로 표시). ② 그 밖의 변환용 비교기를 중지 상태로 한다. ③ 동작 상태로 한 변환용 비교기보다 상위의 변환용 비교기는 "L"을 출력하고(도 4에서는 △/L로 표시), 하위의 변환용 비교기는 "H"를 출력하도록(도 4에서는 △/H로 표시) 설정한다.
이에 관하여 구체적으로 설명한다. 설정용 비교기 출력(OP1 내지 OP7) 중 고레벨 "H"가 된 출력이 있는 경우, 즉 아날로그 전압(VIN)이 기준 전압(V1)보다 높다고 판정된 경우에는 이하와 같이 한다. 예컨대, 아날로그 전압(VIN)으로서 V5 내지 V6 범위 내의 전압이 입력되어 설정용 비교기 출력(OP1 내지 OP7)이 (H, H, H, H, H, L, L)이 된 경우를 생각하자. ① "H"를 출력하고 있는 설정용 비교기(P1 내지 P5) 중 가장 상위의 설정용 비교기(P5)와 동일한 기준 전압{공통의 기준 전압(V5)}을 참조하는 변환용 비교기(5)와, 이 변환용 비교기(5)보다 하나 상위인 변환용 비교기(6)를 동작 상태로 한다.
이렇게 하는 이유는, 입력되는 아날로그 전압(VIN)의 성질을 상기한 바와 같이 가정하였으므로 다음 번 변환에 있어서 변환용 비교기가 비교할 아날로그 전압(VIN)은 기준 전압 V4 내지 V5, V5 내지 V6, 또는 V6 내지 V7 중 어느 하나의 범위가 될 것으로 예상되기 때문이다. 즉, 설정용 비교기(P1 등)에 있어서의 1주기 전의 비교 결과로부터 그보다 1주기 후에 변환용 비교기(1 등)가 얻는 비교 결과를 예측할 수 없는 것은 변환용 비교기(5, 6)뿐이기 때문이다.
이를 일반화하자면, 클록 신호(CLK)에서 1주기 전에 설정용 비교기(P1 등)로 얻은 비교 결과{설정용 비교기 출력(OP1 등)}로부터 그것보다 1주기 후에 변환용 비교기(1 등)로 얻을 비교 결과를 예측할 수 없는 것은, "H"를 출력하고 있는 설정용 비교기 중 가장 상위의 설정용 비교기와 동일한 기준 전압을 참조하는 특정 변환용 비교기 및 이것보다 하나 상위의 변환용 비교기뿐이기 때문이라 할 수 있다. 따라서 이들에 관해서는 동작 상태로 한다.
② 그 밖의 변환용 비교기(1 내지 4, 7)를 중지 상태로 한다. ③ 동작 상태로 한 변환용 비교기(5, 6)보다 상위의 변환용 비교기(7)는 "L"을 출력하고, 하위의 변환용 비교기(1 내지 4)는 "H"를 출력하도록 설정한다.
또, 상기 관계는 클록 신호(CLK)에서 1주기 전에 입력된 아날로그 전압(VIN)이 기준 전압 V1 내지 V2, V2 내지 V3,…, V6 내지 V7, V7 내지 VRH 범위 중 어떤 범위 내에 있더라도 마찬가지로 적용된다. 단, 1주기 전에 입력된 아날로그 전압(VIN)이 V7 내지 VRH의 범위였던 경우에는 하나 상위의 비교기가 존재하지 않는다.
한편, 클록 신호(CLK)에서 1주기 전에 입력된 아날로그 전압(VIN)쪽이 기준 전압보다도 크다고 판정한 설정용 비교기가 존재하지 않음을 나타내는 설정용 비교기 출력(OP1 내지 OP7)이 비교기 제어 회로부(111)에 입력되었을 경우, 구체적으로는 설정용 비교기 출력(OP1 내지 OP7)이 전부 "L"인 경우 이하와 같이 한다. ④ 최하위의 변환용 비교기(1)를 동작 상태로 한다. 1주기 전에 설정용 비교기(P1 등)로 얻은 비교 결과{설정용 비교기 출력(OP1 등)}로부터 그것보다 1주기 후에 변환용 비교기(1 등)로 얻을 비교 결과{비교기 출력(OUT1 등)}를 예측할 수 없는 것은 변환용 비교기(1)뿐이기 때문이다. ⑤ 그 밖의 변환용 비교기(2 내지 7)를 중지 상태로 유지한다. ⑥ 그 밖의 변환용 비교기(2 내지 7)가 "L"을 출력하도록 설정한다.
이렇게 함으로써 1주기 전의 아날로그 전압(VIN)이 저위 기준 전압(VRL) 내지 고위 기준 전압(VRH)의 범위 내의 어느 값인 경우에도 도 4의 표에서 우측 절반 에 나타낸 설정 상태의 관계를 얻을 수 있어, 어느 경우라도 A/D 변환 회로(100) 전체에서의 소비 전력을 억제할 수 있다.
이러한 설정에 기초하는 동작을 수행하는 변환용 비교기(1 내지 7)의 회로 구성을 도 9에 도시하였다. 여기서, 제1 설정 신호(CONT1A 내지 CONT7A)는 변환용 비교기(1 내지 7) 각각에 대해 동작 상태와 중지 상태 사이의 전환을 제어하는 신호이며, 구체적으로는 "H"로 변환용 비교기(1 내지 7)를 동작 상태로 할 것을 지시하고, "L"로 중지 상태로 할 것을 지시한다. 또한, 제2 설정 신호(CONT1B 내지 CONT7B)는 변환용 비교기(1 내지 7)에 대해, 중지 상태라고 되어 있는 것을 전제로 하여, "H"와 "L" 중 어느 것을 출력할지를 제어하는 신호이며, 구체적으로는 "H"로 변환용 비교기(1 내지 7)가 "H"를 출력할 것을 지시하고, "L"로 변환용 비교기(1 내지 7)가 "L"을 출력할 것을 지시한다.
이미 설명한 바와 같이, 변환용 비교기(1 등)는 아날로그 전압(VIN)이 입력되는 스위치(SWA)와 기준 전압(V1 내지 V7)이 입력되는 스위치(SWB)를 갖고 있다. 스위치(SWA, SWB)의 출력측은 노드(N1)에 접속되고, 이 노드(N1)에 커패시터(C1)의 한 단자가 접속되어 있다. 커패시터(C1)의 다른 단자는 반전기(INV)의 입력단에 접속되어 있다. 또한, 반전기(INV)에는 스위치(SWC)가 병렬로 접속되어 있다. 반전기(INV)의 출력단은 스위치(SWD)를 통해 반전기(27)에 접속되어 있으며, 반전기(28)를 통하여 반전기(INV)와 동상의 출력이 비교기 출력(OUT1 내지 OUT7)으로서 출력된다.
또한, 클록 신호(CLK)와 스위치(SWA, SWB, SWC) 사이에는 2입력 AND 소자(24)가 삽입되어 있으며, AND 소자(24)에는 제1 설정 신호(CONT1A 내지 CONT7A)를 반전기(23)로 반전시킨 신호가 상기 클록 신호(CLK)와 병렬로 입력된다. 따라서 제1 설정 신호(CONT1A 등)가 "H"일 경우 스위치(SWA 등)는 클록 신호(CLK)에 따라서 동작하는 동작 상태가 된다. 또, 스위치(SWB)는 반전기(25)에 의해서 스위치(SWA)와는 역상으로 구동된다. 한편, 제1 설정 신호(CONT1A 등)가 "L"일 경우 클록 신호(CLK)에 상관없이 스위치(SWA, SWC)는 OFF가 되고, 스위치(SWB)는 ON이 된다. 즉, 비교 상태로 강제 고정되어 중지 상태가 된다(도 6 참조). 따라서 제1 설정 신호(CONT1A 등)를 "L"로 함으로써 이 변환용 비교기의 동작은 정지하게 되지만, 소비 전력이 큰 VIN 취득 상태가 되는 것을 방지하여 전력 소비를 억제할 수 있다.
또한, 스위치(SWD)는 제1 설정 신호(CONT1A 등)에 의해 개폐되어, 제2 설정 신호(CONT1B 등)가 스위치(SWE)를 통해 반전기(27)의 입력단에 입력된다. 이 스위치(SWE)는 제1 설정 신호(CONT1A 등)를 반전기(26)로 반전시켜 얻은 신호에 의해 개폐된다. 또한 스위치(SWD)의 개폐와 스위치(SWE)의 개폐는 역상이 된다. 스위치(SWD, SWE)도 아날로그 스위치이며, 제1 설정 신호(CONT1A 등)가 "H"일 경우 스위치(SWD)는 ON이 되고 스위치(SWE)는 OFF가 된다. 이 경우, 반전기(27)에 반전기(INV)의 출력이 전송되고, 이것과 동상의 출력이 비교기 출력(OUT1 내지 OUT7)으로서 출력된다. 한편, 제1 설정 신호(CONT1A 등)가 "L"일 경우 스위치(SWD)는 OFF가 되고, 스위치(SWE)가 ON이 된다. 결국 제2 설정 신호(CONT1B 등)가 반전기(27)에 입력되기 때문에, 제2 설정 신호(CONT1B 등)가 "H"이면 비교기 출력(OUT1 등)으로서 "H"가, 반대로 제2 설정 신호(CONT1B 등)가 "L"이면 비교기 출력(OUT1 등)으로서 "L"이 출력된다.
이렇게 하여 변환용 비교기(1 등)는 제1 설정 신호(CONT1A 등) 및 제2 설정 신호(CONT1B 등)를 이용함으로써 동작 상태, 중지 상태이자 또한 "H" 출력 상태 및 중지 상태이자 또한 "L" 출력 상태의 3가지 상태를 선택할 수 있다.
그리고 이렇게 설정된 변환용 비교기(1 내지 7) 중 동작 상태가 된 변환용 비교기{예컨대 변환용 비교기(5, 6)}에 관해서, 아날로그 전압(VIN)을 기준 전압{예컨대 기준 전압(V5, V6)}과 비교한 결과에 따라 이들 변환용 비교기의 변환용 비교기 출력도 "H" 또는 "L"이 된다.
이렇게 하여 이 A/D 변환 회로(100)에서도 아날로그 전압(VIN)의 크기가 고위 기준 전압(VRH), 저위 기준 전압(VRL) 및 기준 전압(V1 내지 V7)으로 구획되는 범위(예컨대 V5 내지 V6) 중 어디에 속하는지에 따라서 변환용 비교기(1 내지 7)의 출력이 "H" 혹은 "L"이 된다. 이 때문에, 아날로그 전압(VIN)과 각 변환용 비교기(1 내지 7)의 변환용 비교기 출력(OUT1 내지 OUT7)은 도 3의 표에 나타낸 관계가 된다. 이 관계는 모든 변환용 비교기를 동작시킨 경우에 얻어지는 결과와 동일하다.
따라서 이후에는 부호기(140)에 의해 마찬가지의 처리를 함으로써 변환용 비교기 출력(OUT1 내지 OUT7)에 따라 이것에 대응하는 디지털 출력(DOUT)을 생성할 수 있게 된다. 또, 도 3의 표에서는 디지털 출력(DOUT)을 10 진수 출력 코드로 나타내고 있다.
이렇게 하여 본 실시예 1에 기재한 A/D 변환 회로(100)에 있어서는, 예측되는 아날로그 전압의 변화 범위에 대응하여, 변환용 비교기(1 내지 7) 중 비교 결과를 예측할 수 없는 변환용 비교기를 선택하여 이것을 정상 동작 상태로 하고, 비교 결과를 예측할 수 있는 나머지 변환용 비교기는 중지 상태로 하는 바, 이는 이번 변환에 이용하기에 앞서 이루어지며, 따라서 항상 적절한 변환용 비교기를 선택하여 동작 상태로 할 수 있다. 또한, 적절한 수의 변환용 비교기만을 동작 상태로 해두기만 하면 되므로, 중지 상태로 유지하는 나머지 제1 비교기의 수를 많게 할 수 있기 때문에 보다 저소비 전력의 A/D 변환 회로가 될 수 있다.
또한, A/D 변환 회로(100)에서는 입력 정보 생성 회로부(112)에서 클록 신호(CLK)에 따라서 동작하는 7개의 설정용 비교기를 이용하여, 입력 정보 신호인 출력(OP1 내지 OP7)을 생성한다. 이 때문에, 변환용 비교기(1 등)의 동작 상태 혹은 중지 상태 선택의 타이밍을 클록 신호(CLK)에 의해 결정되는 일정한 타이밍(본 실시예 1에서는 1주기 전)에 일치하게 할 수 있다. 따라서 항상 적절한 변환용 비교기를 선택하여 동작 상태 혹은 중지 상태로 할 수 있다.
또한, A/D 변환 회로(100)는 변환용 비교기(1 내지 7)와 각각 동일한 기준 전압(V1 내지 V7)을 참조하는 같은 수(7개)의 설정용 비교기(P1 내지 P7)를 갖고 있다. 이 때문에, 7개의 변환용 비교기(1 내지 7)의 어느 것을 동작 상태로 하고 어느 것을 중지 상태로 할 것인지를 선택 결정하는데 있어서, 설정용 비교기(P1 내지 P7)에 의해서 얻은 7개의 비교 결과{출력(OP1 내지 OP7)}를 이용할 수 있기 때문에 선택 결정이 용이해진다.
또한, A/D 변환 회로(100)에서는 설정용 비교기(P1 등)의 판정{출력(OP1 등)}에 대응하여 변환용 비교기(1 내지 7) 중 1 내지 2개만을 동작 상태로 하고, 그 밖의 것들은 중지 상태로 한다. 따라서 A/D 변환 회로(100)의 소비 전력을 크게 낮출 수 있다.
또한, 이 A/D 변환 회로(100)에서는 설정용 비교기(P1 내지 P7)로서 차동형 비교기를 이용하고 있기 때문에, 초퍼형 비교기를 이용하는 경우보다 소비 전력을 낮출 수 있다.
또, 본 실시예 1에서는 설정용 비교기(P1 내지 P7)와 변환용 비교기(1 내지 7)를 동일한 클록 신호(CLK)로 구동하고, 클록 신호(CLK)에서 1주기 전에 얻은 설정용 비교기 출력(OP1 등)을 이용하여 제1, 제2 설정 신호(CONT1A 등)를 생성하고 이를 다음 주기에 있어서의 변환용 비교기(1 내지 7)의 상태 설정에 이용한 예를 나타냈다.
그러나 도 2에 도시한 바와 같이, 설정용 비교기(P1 내지 P7){입력 정보 생성 회로부(112)}를 클록 신호(CLK)와는 다른 제3 클록 신호(CLK3)로 대신 구동할 수도 있다. 제3 클록 신호(CLK3)로서는, 클록 신호(CLK)와 동일한 주파수이지만 역상의 파형이나 1/4주기만큼 옮겨진 파형(도 11a 참조) 등을 갖는 위상이 다른 신호를 이용할 수 있다. 이러한 제3 클록 신호(CLK3)를 이용함으로써 변환용 비교기(1 내지 7)의 상태 설정을 위해 취득하는 설정용 비교기 출력(OP1 등)을 클록 신호(CLK)에서의 1주기보다도 짧은 시간만큼 전[예컨대, 도 11a의 경우에는 T/4만큼 전{단, T는 클록 신호(CLK)의 주기}]의 아날로그 신호에 기초하여 얻을 수 있다. 이렇게 하면, 이 기간에 아날로그 전압(VIN)이 변화될 수 있는 범위는 클록 신호의 1주기의 기간에 변화될 수 있는 범위보다도 작아진다. 즉, 과거의 아날로그 전압에 기초하여 동작 상태로 하거나 혹은 중지 상태로 할 변환용 비교기를 선택하는데 있어서, 보다 가까운 과거의 아날로그 전압(VIN)을 기준으로 할 수록 그 후에 변화할 수 있는 아날로그 전압(VIN)의 범위가 작아지기 때문에, 동작 상태로 할 변환용 비교기의 수를 적게, 중지 상태로 할 변환용 비교기의 수를 많게 할 수 있어 A/D 변환 회로의 소비 전력을 보다 더 억제할 수 있다. 혹은, 동일한 수의 변환용 비교기를 동작 상태로 하는 경우라면, 보다 진폭이 크고 주파수가 높은 아날로그 전압(VIN)에 관해서 정확하게 A/D 변환을 수행할 수 있다.
혹은, 제3 클록 신호(CLK3)로서 클록 신호(CLK)의 정수 배의 주파수를 갖는 신호를 대신 이용할 수도 있다. 예컨대, 클록 신호(CLK)의 2배의 주파수를 갖는 제3 클록 신호(CLK3)를 이용한 경우에 관해서 설명하기로 한다. 또한, 이 제3 클록 신호(CLK3)의 매 2주기마다 한 번, 그 상승 타이밍이 클록 신호(CLK)의 상승 타이밍과 같아지도록 한다(도 11b 참조). 이 경우, 제3 클록(CLK3)의 2주기마다의 상승 타이밍 중 클록 신호(CLK)가 상승하는 타이밍과 같아지지 않는 쪽의 상승 타이밍(도 11b 중 화살표로 나타내는 타이밍)을 이용하면, 설정용 비교기(P1 등)의 비교 결과{설정용 비교기 출력(OP1 등)}를 변환용 비교기(1 등)에 의한 변환보다도 1/2주기(T/2)만큼 전에 얻을 수 있다. 이 경우에도 동작 상태로 하는 변환용 비교기의 수를 적게, 중지 상태로 하는 변환용 비교기의 수를 많게 할 수 있어, A/D 변환 회로의 소비 전력을 보다 더 억제할 수 있다. 혹은, 동일한 수의 변환용 비교기를 동작 상태로 하는 것이면, 보다 진폭이 크고 주파수가 높은 아날로그 전압(VIN)에 관해서 정확하게 A/D 변환을 수행할 수 있다.
< 실시예 2 >
계속해서, 제2 실시예에 따른 병렬형 A/D 변환 회로(200)에 관해서 도 12 내지 도 14를 참조하여 설명한다. 본 실시예 2의 A/D 변환 회로(200)는 실시예 1의 A/D 변환 회로(100)와 같이 3비트의 A/D 변환 회로이다. 그러나 도 12와 도 2를 비교하면 이해할 수 있는 바와 같이, 비교부(210)에 설정용 비교기(P1 내지 P7)를 갖지 않는다는 점에서 다르다. 따라서 다른 부분을 중심으로 설명하고, 동일한 부분은 동일한 번호를 붙이는 동시에, 그 설명을 생략 혹은 간략화한다.
A/D 변환 회로(200)도 클록 신호(CLK)에서 주어지는 소정 주기마다 아날로그 전압(VIN)을 3비트의 디지털 출력(DOUT)으로 변환하는 회로이며, 비교부(210), 데이터 래치(120), 부호기(140) 및 제어 회로부(150)를 갖는다(도 1 참조). 비교부(210)에는 고위 기준 전압(VRH)과 저위 기준 전압(VRL) 및 아날로그 전압(VIN) 외에도, 제어 회로부(150)로부터 클록 신호(CLK)가 입력된다.
도 12에 도시한 비교부(210)에서는 고위 기준 전압(VRH)과 저위 기준 전압(VRL)의 사이에 직렬로 접속된 8개의 동일한 전압 분배용 저항(R1 내지 R8)에 의해서 7종의 기준 전압(V1 내지 V7)을 얻고 있다. 또한, 7개의 초퍼형 비교기(1 내지 7) 및 비교기 제어 회로부(211)를 갖고 있다.
비교기(1 내지 7)는 실시예 1에 있어서의 변환용 비교기(1 내지 7)(도 9 참조)와 동일한 회로 구성을 갖고 있고, 비교기 제어 회로부(211)로부터 출력되는 제1 및 제2 설정 신호(CONT1A 등)에 의해 정상 비교기로서 기능할 수 있는 동작 상태와, 중지 상태이자 또한 "H" 출력 상태와, 중지 상태이자 또한 "L" 출력 상태의 3가지 상태 중 어느 하나로 설정된다.
구체적으로는, 비교기(1 내지 7)는 7종의 기준 전압(V1 내지 V7)을 각각 배타적으로 참조하여 일대일로 대응하고 있으며, 동작 상태로 설정되어 있는 경우에는 입력된 클록 신호(CLK)의 매 주기마다 이들을 각각 아날로그 전압(VIN)과 비교하여 "H" 또는 "L" 중 어느 하나의 레벨을 갖는 변환용 비교기 출력(OUT1 내지 OUT7)을 갱신하여 출력한다. 한편, 중지 상태이자 또한 "H" 출력 상태로 설정되어 있는 경우 그 출력은 "H"로 고정된다. 또한, 중지 상태이자 또한 "L" 출력 상태로 설정되어 있는 경우 그 출력은 "L"로 고정된다.
또한, 비교기 출력(OUT1 내지 OUT7)은 출력되어 데이터 래치(120)에 입력되는 것 외에도, 각각 분기되어 비교기 제어 회로부(211)에 입력된다.
비교기 제어 회로부(211)는 이러한 입력된 비교기 출력(OUT1 내지 OUT7)에 대해 소정의 논리 처리를 수행하여, 실시예 1과 동일한 제1 설정 신호(CONT1A 내지 CONT7A) 및 제2 설정 신호(CONT1B 내지 CONT7B)를 출력한다.
각 비교기(1 내지 7)는 실시예 1의 변환용 비교기(1 내지 7)(도 9 참조)와 동일한 회로 구성을 갖고 있기 때문에, 마찬가지로 스위치(SWC)를 ON시키는 VIN 취득 상태에서는 크게 전력을 소비하지만, 스위치(SWC)가 OFF가 되는 비교 상태에서는 전력을 그다지 소비하지 않는다. 그리고 제1 설정 신호(CONT1A 등)를 "L"로 함으로써 강제적으로 비교 상태로 만들 수 있으며, 또한 그 때의 비교기 출력(OUT1 내지 OUT7)을 제2 설정 신호(CONT1B 등)에 의해서 "H" 또는 "L"로 고정할 수 있다.
이러한 점과 관련하여, 비교기(1 내지 7)로 지난 번(1주기 전)의 변환에서 얻은 비교기 출력(OUT1 내지 OUT7)을 이용하여 제1, 제2 설정 신호(CONT1A 등)를 얻는다. 그리고 이것을 다음 번(이것보다 1주기 후)의 변환을 위한 비교기(1 내지 7)의 상태 설정에 이용한다.
구체적으로는 도 13의 표에 도시한 바와 같이, 지난 번 변환에 이용한 아날로그 전압(VIN)의 크기에 대응하여 각 비교기(1 내지 7)의 설정 상태를 결정한다. 예컨대, 지난 번 변환에 이용한 아날로그 전압(VIN)이 기준 전압 V3 내지 V4 범위 내인 경우, 이 시점에서의 각 비교기(1 내지 7)의 출력(비교 결과)은 하위의 비교기로부터 순서대로 (H, H, H, L, L, L, L)이 된다. 여기서, 입력되는 아날로그 전압(VIN)의 성질을 1주기의 기간에 아날로그 전압(VIN)이 변화될 수 있는 범위가 A/D 변환 회로(200)로 A/D 변환할 수 있는 최대 진폭의 1/8(비교기의 수에 1을 더한 수의 역수) 이하라고 가정한다. 이 경우 다음 번 변환에서 비교되는 아날로그 전압(VIN)은 기준 전압 V2 내지 V3, V3 내지 V4, 또는 V4 내지 V5 중 어느 하나의 범위에 있을 것으로 예상된다. 즉 이러한 아날로그 신호를 전제로 하면, 지난 번 변환에 있어서의 비교 결과로부터 이 다음 변환에 있어서의 비교 결과를 예측할 수 없는 비교기는 비교기(3, 4)뿐이다. 일반화하여 말하자면, "H"를 출력하고 있는 비교기 중 가장 상위의 비교기 및 이보다 하나 상위의 비교기뿐이다.
비교 결과를 예측할 수 없는 비교기가 이와 같이 한정되므로, 본 실시예 2에서는 비교기(3, 4)를 동작 상태(도 13에서는 ○로 표시)로 한다. 한편, 이들보다도 하위의 비교기(1, 2)를 중지 상태이자 또한 "H" 출력 상태(도 13에서는 △/H로 표시)로 하고, 이들보다도 상위의 비교기(5, 6, 7)를 중지 상태이자 또한 "L" 출력 상태(도 13에서는 △/L로 표시)로 한다. 이와 같이 하여도, 다음 번 변환에서 비교되는 아날로그 전압(VIN)이 상기 전제에 적합한 기준 전압 V2 내지 V5의 범위 내인 한, 7개의 비교기(1 내지 7)의 전부를 동작 상태로 한 경우와 동일한 비교기 출력(OUT1 내지 OUT7)을 얻게 된다. 따라서 이렇게 해도 또한 정확하게 A/D 변환을 할 수 있다.
더구나, 이와 같이 함으로써 7개의 비교기 중 5개의 비교기(1, 2 및 5 내지 7)를 중지 상태로 할 수 있기 때문에, A/D 변환 회로(200) 전체에서의 소비 전력을 억제할 수 있다.
상기 관계는 지난 번 변환시에 입력된 아날로그 전압(VIN)이 기준 전압 V1 내지 V2, V2 내지 V3,…, V6 내지 V7, V7 내지 VRH 중 어느 하나의 범위에 속하더라도 마찬가지로 적합하다. 단, 지난 번 변환시에 입력된 아날로그 전압(VIN)이 V7 내지 VRH의 범위에 있는 경우 하나 상위의 비교기는 존재하지 않는다.
또, 지난 번 변환시에 입력된 아날로그 전압(VIN)이 기준 전압(V1)보다 낮은 경우, 즉 VRL 내지 V1의 범위 내인 경우, 이 시점에서 비교기(1 내지 7)의 출력은 전부 "L", 즉 (L, L, L, L, L, L, L)과 같은 출력이 된다. 이 경우 그 다음 변환에서 비교되는 아날로그 전압(VIN)은 기준 전압 VRL 내지 V1 또는 V1 내지 V2 중 어느 하나의 범위에 있게 될 것으로 예상된다. 그 때문에, 지난 번 변환에 있어서의 비교 결과로부터 그 다음 변환에 있어서의 비교 결과를 예측할 수 없는 비교기는 비교기(1)뿐이다. 따라서 비교기(1)를 동작 상태로 만든다. 한편, 이보다 상위의 비교기(2 내지 7)는 중지 상태이자 또한 "L" 출력 상태로 한다.
이와 같이 해도, 다음의 변환에서 비교되는 아날로그 전압(VIN)이 기준 전압 VRL 내지 V2의 범위로 제한되며, 7개의 비교기(1 내지 7)의 전부를 동작 상태로 한 경우와 동일한 비교기 출력(OUT1 내지 OUT7)을 얻을 수 있다. 따라서 이런 식으로 정확한 A/D 변환이 가능하다. 더구나, 이와 같이 함으로써 7개의 비교기 중 6개의 비교기(2 내지 7)가 중지 상태가 되기 때문에, A/D 변환 회로(200) 전체에서의 소비 전력을 억제할 수 있다.
따라서 지난 번 변환에서의 아날로그 전압(VIN)이 저위 기준 전압(VRL) 내지 고위 기준 전압(VRH)의 범위 내의 어느 값인 경우에도 도 13의 표에 나타낸 설정 상태의 관계를 얻을 수 있으며, 어느 경우라도 A/D 변환 회로(200) 전체에서의 소비 전력을 억제할 수 있다는 것을 알 수 있다. 또한, 본 실시예 2에서는 실시예 1과 비교하면 알 수 있는 바와 같이 설정용 비교기(P1 등)를 별도 형성할 필요도 없고, 보다 간단한 A/D 변환 회로가 된다.
또한, 본 실시예 2의 A/D 변환 회로(200)에서는 비교기(1 내지 7)를 동작 상태 혹은 중지 상태로 선택하는 데 이용하는 아날로그 전압의 타이밍을 항상 지난 번 변환의 타이밍에 일치하게 할 수 있다. 따라서 항상 적절한 비교기를 동작 상태 혹은 중지 상태로서 선택할 수 있어, 중지 상태로 유지하는 나머지 비교기의 수를 크게 할 수 있기 때문에 보다 저소비 전력의 A/D 변환 회로가 될 수 있다.
또한, A/D 변환 회로(200)에서는 지난 번 변환에 있어서의 비교기(1 내지 7)의 각 출력(OUT1 등)을 입력 정보 신호로서 이용하여, 이번 변환에서 동작 상태로 할 혹은 중지 상태로 할 비교기(1 등)를 선택한다. 따라서 실시예 1에 있어서의 설정용 비교기(P1 내지 P7)와 같이 별도 입력 정보 신호를 생성하기 위한 회로가 불필요하며, 간단한 구성으로 할 수 있다.
또한, A/D 변환 회로(200)에서는 지난 번 변환에 있어서의 비교기(1 내지 7)의 출력(OUT1 등)에 기초하여 이번 변환에 있어서 비교기(1 내지 7) 중 2개 또는 1개만을 동작 상태로 하고, 그 밖의 것들을 중지 상태로 한다. 따라서 A/D 변환 회로의 소비 전력을 크게 낮출 수 있다.
또, 본 실시예 2의 A/D 변환 회로(200)에서는 상기한 바와 같이 입력되는 아날로그 전압(VIN)의 성질이, 클록 신호(CLK)의 1주기의 기간에 아날로그 전압(VIN)이 변화될 수 있는 범위가 최대 진폭의 1/8(비교기의 수에 1을 더한 수의 역수) 이하가 되도록 하는 것이라면, 어느 경우에도 정확한 A/D 변환이 가능하다. 반대로 1주기의 기간에 변화될 수 있는 범위가 최대 진폭의 1/8(비교기의 수에 1을 더한 수의 역수)보다 큰 아날로그 전압(VIN)을 이용하는 경우에는 적절하게 A/D 변환을 수행할 수 없다. 그러나 이하와 같이 하여 A/D 변환 회로(200)를 이용할 수도 있다.
즉, 도 14에 도시한 바와 같이 아날로그 전압(VIN)으로서 큰 전압 변화와 작은 전압 변화가 교대로 발생하는 전압 파형을 갖는 아날로그 전압(VIN)을 A/D 변환 회로(200)에 입력한 경우, 큰 전압 변화가 발생한 기간 및 그것에 계속되는 전이 기간(작은 전압 변화의 기간 중에 있음)은 아날로그 전압(VIN)에 대하여 파선으로 나타낸 디지털 출력(DOUT)이 아날로그 전압(VIN)을 A/D 변환한 값에 일치하지 않는 부정(不正) 출력 기간이 된다. 그러나 디지털 출력(DOUT)은 시간에 따라 원래 제대로 얻었어야 할 값에 근접하게 되므로, 결국에는 아날로그 전압(VIN)을 정확하게 A/D 변환한 디지털 출력(DOUT)을 얻을 수 있으며, 그 이후 다시 큰 전압 변화가 발생할 때까지는 적정한 디지털 출력을 얻을 수 있는 적정 출력 기간이 된다. 따라서 아날로그 전압(VIN)의 이와 같은 성질을 전제로 하여, 적정 출력 기간에 얻어지는 디지털 출력(DOUT)만을 이용하도록 하면 이러한 큰 전압 변화가 발생하는 아날로그 전압(VIN)에 관해서도 본 실시예 2의 A/D 변환 회로(200)를 이용하여 낮은 소비 전력으로 A/D 변환을 할 수 있다.
< 변형예 1 >
계속해서, 실시예 2를 변형한 변형예 1에 관해서 도 15를 참조하여 설명한다. 실시예 2의 A/D 변환 회로(200)에서는 비교기(1 내지 7)로서 초퍼형 비교기(도 5 및 도 9 참조)를 이용하였다. 이에 대하여 본 변형예 1에서는 차동형 비교기를 이용한 점만이 다르다. 따라서 다른 부분을 중심으로 설명하고, 동일한 부분은 동일한 번호를 붙이는 동시에 그 설명을 생략 혹은 간략화한다.
전술한 바와 같이, 본 변형예 1의 비교기(1 내지 7)는 차동형 비교기이다. 즉, 비교기(1 내지 7)는 차동 회로(50)에 의해서 아날로그 전압(VIN)과 기준 전압(V1 등)을 비교한다. 차동 회로(50)는 CMOS로 구성되며, 게이트에 아날로그 전압(VIN)이 인가되는 N채널(51) 및 게이트에 기준 전압(V1 내지 V7) 중 어느 하나가 인가되는 N채널(52)을 갖고 있다. N채널(51)의 드레인은 P채널(53)을 통해, N채널(52)의 드레인은 P채널(54)을 통해 각각 전원 전위(VD)에 접속되어 있다. P채널(53, 54)의 게이트는 모두 N채널(51)의 드레인에 접속되어 있다. 또한 N채널(51, 52)의 소스는 공통 접속되고, N채널(56) 및 정전류 회로(55)를 통해 접지되어 있다. 이 차동 회로(50)에서는 아날로그 전압(VIN)과 기준 전압(V1 등)의 차가 N채널(52)의 드레인 전압으로서 나타난다. N채널(52)의 드레인은 스위치(SWH)를 통해 유지 회로(64)에 접속하고 있다. 이 유지 회로(64)는 반전기(61, 62)와 직렬로 접속되어, 반전기(61)의 입력단과 반전기(62)의 출력단 사이의 접속을 스위치(SWI)에 의해 개폐한다. 또한, 반전기(61)의 출력단에서 분기된 반전기(63)로부터 비교기 출력(OUT1 내지 OUT7)이 출력된다.
또, 스위치(SWH, SWI, SWJ)는 3개 모두, "H" 입력으로 ON이 되며 "L" 입력으로 OFF가 되는 아날로그 스위치이다.
여기서, 스위치(SWH)는 2입력 AND 소자(57)의 출력에 의해서 개폐된다. 이 AND 소자(57)에는 클록 신호(CLK)와, 제1 설정 신호(CONT1A 등)를 반전기(65)로 반전시킨 신호가 입력되고 있다. 따라서 제1 설정 신호(CONT1A 등)가 "H"인 경우 스위치(SWH)는 클록 신호(CLK)에 따라서 동작한다. 한편, 제1 설정 신호(CONT1A 등)가 "L"인 경우에는 클록 신호(CLK)에 상관없이 스위치(SWH)는 OFF가 된다.
또한, 스위치(SWI)도 2입력 AND 소자(59)의 출력에 의해서 개폐된다. 이 AND 소자(59)에는 클록 신호(CLK)를 반전기(58)로 반전시킨 신호와 제1 설정 신호(CONT1A 등)를 반전기(65)로 반전시킨 신호가 입력되고 있다. 따라서 제1 설정 신호(CONT1A 등)가 "L"인 경우 스위치(SWI)는 클록 신호(CLK)의 반전 신호에 따라서 동작한다. 한편, 제1 설정 신호(CONT1A 등)가 "H"인 경우에는 클록 신호(CLK)에 상관없이 스위치(SWI)는 OFF가 된다.
또한, N채널(56)은 제1 설정 신호(CONT1A 등)를 반전기(65)로 반전시킨 신호에 의해서 제어되는 바, 제1 설정 신호(CONT1A 등)가 "H"인 경우 N채널(56)이 ON이 되어 정전류원(55)에 전류가 흐르지만, 제1 설정 신호(CONT1A 등)가 "L"인 경우 N채널(56)이 OFF가 되어 정전류원(55)에 흐르는 전류가 차단되므로, 차동 회로(50)로 비교가 불가능해지는 동시에 소비되는 전력이 감소한다.
또한, 스위치(SWJ)는 제1 설정 신호(CONT1A 등)에 의해서 제어되는 바, 제1 설정 신호(CONT1A 등)가 "H"인 경우 스위치(SWJ)는 OFF가 되고, 제1 설정 신호(CONT1A 등)가 "L"인 경우 스위치(SWJ)는 ON이 된다.
따라서 제1 설정 신호(CONT1A 등)가 "H"일 경우 N채널(56)은 ON이 되어 차동 회로(50)가 작동한다. 또한, 스위치(SWH)는 클록 신호(CLK)에 따라서 개폐되고, 스위치(SWI)는 그와는 역상으로 개폐된다. 한편, 스위치(SWJ)는 OFF가 된다. 따라서 이 중 또 클록 신호(CLK)가 "H"인 기간에는 스위치(SWH)가 ON하고 스위치(SWI)가 OFF가 되기 때문에, 기준 전압(V1 등)과 아날로그 전압(VIN)의 비교 결과가 비교기 출력(OUT1 등)으로서 반전기(63)로부터 출력된다. 한편, 클록 신호(CLK)가 "L"인 기간에는 스위치(SWH)가 OFF하고 스위치(SWI)가 ON하기 때문에, 이전의 출력 결과가 유지되어 반전기(63)로부터 계속 출력된다.
반대로, 제1 설정 신호(CONT1A 등)가 "L"일 때에는 N채널(56)은 OFF가 되어 정전류원(55)에 흐르는 전류가 차단되기 때문에, 차동 회로(50)에서의 소비 전력이 감소한다. 또한, 스위치(SWH, SWI)는 OFF로 고정되어 스위치(SWJ)가 ON이 된다. 따라서 제2 설정 신호(CONT1B 등)가 반전기(61)에 입력되기 때문에, 제2 설정 신호(CONT1B)가 "H"이면 비교기 출력(OUT1 등)으로서 "H"가, 반대로 제2 설정 신호(CONT1B)가 "L"이면 비교기 출력(OUT1 등)으로서 "L"이 출력된다.
따라서 비교기(1 내지 7)로서 차동형 비교기를 이용하더라도, 제1 설정 신호(CONT1A 등) 및 제2 설정 신호(CONT1B 등)를 이용함으로써 동작 상태, 중지 상태이자 또한 "H" 출력 상태 및 중지 상태이자 또한 "L" 출력 상태의 3가지 상태를 선택할 수 있다.
따라서 본 변형예 1과 같이 차동형 비교기(1 내지 7)를 이용하더라도, 실시예 2와 같이 하여 A/D 변환을 수행할 수 있다. 본 변형예에서는 일반적으로 초퍼형 비교기보다도 소비 전력이 작은 차동형 비교기를 이용하면서도, 더욱 소비 전력을 낮춘 A/D 변환 회로(200)로 만들 수 있다.
< 실시예 3 >
계속해서, 제3 실시예에 따른 병렬형 A/D 변환 회로(300)에 관해서 도 16 내지 도 19를 참조하여 설명한다. 본 실시예 3의 A/D 변환 회로(300)는 설정용 비교기를 이용하지 않는 점에서 실시예 2와 동일하지만, 4비트의 A/D 변환 회로이며 15개의 비교기(1 내지 15)를 이용하는 점, 비교기를 2와 3, 4와 5와 같이 2개의 비교기를 하나의 그룹으로 하여 그룹마다 제1, 제2 설정 신호(CONTG1A 등)로 비교기의 상태 설정을 하는 점에서 다르다. 따라서 다른 부분을 중심으로 설명하고, 동일한 부분은 동일한 번호를 붙이는 동시에 그 설명을 생략 혹은 간략화한다.
A/D 변환 회로(300)도 클록 신호(CLK)에서 주어지는 소정 주기마다 아날로그 전압(VIN)을 디지털 출력(DOUT)으로 변환하는 회로이며, 비교부(310), 데이터 래치(320), 부호기(340) 및 제어 회로부(150)를 갖는다(도 1 참조). 비교부(310)에는 고위 기준 전압(VRH)과 저위 기준 전압(VRL) 및 아날로그 전압(VIN) 외에도, 제어 회로부(150)로부터 클록 신호(CLK)가 입력된다.
도 16에 도시하는 비교부(310)에서는, 고위 기준 전압(VRH)과 저위 기준 전압(VRL) 사이에 직렬로 접속된 16개의 동일한 전압 분배용 저항(R1 내지 R16)에 의해서 15종의 기준 전압(V1 내지 V15)을 얻고 있다. 또한, 15개의 초퍼형 비교기(1 내지 15) 및 비교기 제어 회로부(311)를 갖고 있다.
비교기(1 내지 15)는 실시예 1에 있어서의 변환용 비교기(1 내지 7)(도 9 참조) 및 실시예 2에 있어서의 비교기(1 내지 7)와 같은 회로 구성을 갖고 있고, 비교기 제어 회로부(311)로부터 출력되는 제1, 제2 설정 신호(CONTG1A 등)에 의해 정상 비교기로서 기능할 수 있는 동작 상태와, 중지 상태이자 또한 "H" 출력 상태 및 중지 상태이자 또한 "L" 출력 상태의 3가지 상태 중 어느 하나로 설정된다.
구체적으로는, 비교기(1 내지 15)는 15종의 기준 전압(V1 내지 V15)을 각각 배타적으로 참조하여 일대일로 대응하고 있으며, 동작 상태로 설정되어 있는 경우 입력된 클록 신호(CLK)의 매 주기마다 각각 아날로그 전압(VIN)과 기준 전압(V1 등)을 비교하여, "H" 또는 "L" 중 어느 하나의 레벨을 갖는 비교기 출력(OUT1 내지 OUT15)을 갱신하여 출력한다. 한편, 중지 상태이자 또한 "H" 출력 상태로 설정되어 있는 경우 그 출력은 "H"로 고정된다. 또한, 중지 상태이자 또한 "L" 출력 상태로 설정되어 있는 경우 그 출력은 "L"로 고정된다.
또한, 비교기 출력(OUT1 내지 OUT15)은 데이터 래치(320)에 입력되는 것 외에도, 각각 분기되어 비교기 제어 회로부(311)에 입력된다.
또, 도 16에서는 클록 신호(CLK) 및 각 비교기 사이의 접속 배선을 생략하여 기재했지만, 실시예 1(도 2 참조)나 실시예 2(도 12 참조)와 마찬가지로 클록 신호(CLK)는 비교기(1 내지 15)에 각각 입력된다.
비교기 제어 회로부(311)는 이러한 입력된 비교기 출력(OUT1 내지 OUT15)에 소정의 논리 처리를 수행하여, 실시예 1, 2와 같은 제1 설정 신호(CONTG1A 내지 CONTG8A) 및 제2 설정 신호(CONTG1B 내지 CONTG8B)를 출력한다. 단, 실시예 1 및 실시예 2와는 달리 이들 제1 및 제2 설정 신호(CONTG1A 등)는 제1 설정 신호(CONTG1A)와 제2 설정 신호(CONTG1B)를 제외하고, 각각 2개의 비교기를 포함하는 하나의 그룹(G2 내지 G8)의 상태 설정을 한다. 예컨대 제1, 제2 설정 신호(CONTG8A, CONTG8B)는 그룹(G8)에 속하는 비교기(14, 15)의 2개에 입력되고, 이들 2개의 비교기의 상태를 동시에 설정한다. 한편, 제1 설정 신호(CONTG1A)와 제2 설정 신호(CONTG1B)는 비교기(1)에 입력되어 이 비교기(1)의 상태를 설정한다. 따라서 그룹(G1)은 하나의 비교기(1)만을 포함하고 있다. 이와 같이, 비교기(1 내지 15)는 1개 또는 2개의 비교기를 포함하는 8개 그룹(G1 내지 G8)으로 나누어져 있다.
여기서, 각 비교기(1 내지 15)는 실시예 1의 변환용 비교기(1 내지 7)(도 9 참조)와 동일한 회로 구성을 갖고 있기 때문에, 마찬가지로 스위치(SWC)를 ON시키는 VIN 취득 상태에서는 전력을 많이 소비하지만, 스위치(SWC)가 OFF 되는 비교 상태에서는 전력을 그다지 소비하지 않는다. 그리고 제1 설정 신호(CONTG1A 등)를 "L"로 함으로써 강제적으로 비교 상태로서 비교기(1 등)를 중지 상태로 할 수 있으며, 또한 제2 설정 신호(CONTG1B 등)에 의해서 그 때의 비교기 출력(OUT1 내지 OUT15)을 "H" 또는 "L"로 고정할 수 있다.
이러한 점과 관련하여, 비교기(1 내지 15)에 의해 지난 번(1주기 전)의 변환에서 얻은 비교기 출력(OUT1 내지 OUT15)을 이용하여, 제1 및 제2 설정 신호(CONTG1A 등)를 얻는다. 그리고 그 다음(이보다 1주기 후) 변환에서의 비교기(1 내지 15)의 상태 설정에 이용한다.
구체적으로는, 도 17 및 도 18의 표에 나타낸 바와 같이, 지난 번 변환에 이용한 아날로그 전압(VIN)의 크기에 대응하여 각 비교기(1 내지 15)의 설정 상태를 결정한다. 예컨대 지난 번 변환에 이용한 아날로그 전압(VIN)이 기준 전압 V6 내지 V7의 범위 내인 경우, 이 시점에서의 각 비교기(1 내지 15)의 출력(비교 결과)은 하위의 비교기로부터 순서대로 (H, H, H, H, H, H, L, L, L, L, L, L, L, L, L)와 같은 출력, 즉 출력 코드로 나타내어 「6」이 된다(도 17 참조).
여기서, 입력되는 아날로그 전압(VIN)의 성질을, 1주기의 기간에 아날로그 전압(VIN)이 변화될 수 있는 범위가 A/D 변환 회로(300)에서 변환할 수 있는 최대 진폭의 1/8(그룹 수의 역수) 이하가 되게 하는 것으로 가정한다. 이 경우 다음 번 변환에서 비교되는 아날로그 전압(VIN)은 기준 전압 V4 내지 V5, V5 내지 V6, V6 내지 V7, V7 내지 V8, 또는 V8 내지 V9 중 어느 하나의 범위(취할 수 있는 출력 코드로「4」 내지 「8」)에 있을 것으로 예상된다. 즉, 이러한 아날로그 신호를 전제로 하면, 1주기 전의 비교 결과로부터 1주기 후의 비교 결과를 예측할 수 없는 비교기는 비교기(5, 6, 7, 8)뿐이다.
이와 같이 비교 결과를 예측할 수 없는 비교기가 한정되기 때문에, 본 실시예 3에서는 1주기 전에 "H"를 출력한 비교기(1 내지 6) 중 가장 상위의 비교기(6)가 속하는 그룹(G4) 및 이보다 하나 상위 및 하나 하위의 그룹(G3, G5)을 동작 상태(도 18 및 도 19에서는 ○로 표시)로 한다. 한편, 그룹(G3 내지 G5)보다도 하위의 그룹(G1, G2)에 속하는 비교기(1, 2, 3)는 중지 상태이자 또한 "H" 출력 상태(도 18, 도 19에서는 △/H로 표시)로 하고, 이들보다도 상위의 그룹(G6, G7, G8)에 속하는 비교기(10, 11, 12, 13, 14, 15)에 관해서는 중지 상태이자 또한 "L" 출력 상태(도 18, 도 19에서는 △/L로 표시)로 한다. 이와 같이 해도, 다음의 주기에서 비교되는 아날로그 전압(VIN)이 상기 전제에 적합한 기준 전압 V4 내지 V9의 범위 내인 한, 15개의 비교기(1 내지 15)의 전부를 동작 상태로 한 경우와 동일한 비교기 출력(OUT1 내지 OUT15)을 얻을 수 있다. 따라서 이와 같이 해도 정확한 A/D 변환이 가능하다.
더구나, 이와 같이 함으로써 15개의 비교기 중 9개의 비교기(1 내지 3, 10 내지 15)를 중지 상태로 할 수 있기 때문에, A/D 변환 회로(300) 전체에서의 소비 전력을 억제할 수 있다.
상기 관계는 지난 번 변환시에 입력된 아날로그 전압(VIN)이 기준 전압 V1 내지 V2, V2 내지 V3,…, V14 내지 V15, V15 내지 VRH 중 어느에 있더라도 마찬가지로 적합하다. 단, 하나 상위 또는 하나 하위의 그룹이 존재하지 않는 경우가 있을 수 있다.
또, 지난 번 변환시에 입력된 아날로그 전압(VIN)이 기준 전압(V1)보다 낮은 경우, 즉 VRL 내지 V1의 범위 내인 경우 이 시점에서의 각 비교기(1 내지 15)의 출력은 전부 "L", 즉 (L, L, L, L, L, L, L, L, L, L, L, L, L, L, L)이라는 출력이 된다. 이 경우 그 다음 변환에서 비교되는 아날로그 전압(VIN)은 기준 전압 VRL 내지 V1, V1 내지 V2 또는 V2 내지 V3 중 어느 하나의 범위에 있게 될 것으로 예상된다. 그 때문에, 1주기 전의 비교 결과와 대비하여 비교 결과를 예측할 수 없는 가능성이 있는 비교기는 비교기(1, 2)뿐이다. 따라서 비교기(1, 2)가 속하는 그룹(G1, G2) 및 이에 속하는 비교기(1, 2, 3)를 동작 상태로 한다. 한편, 이들 그룹보다 상위의 그룹(G3 내지 G8) 및 이에 속하는 비교기(4 내지 15)를 중지 상태이자 또한 "L" 출력 상태로 한다.
이렇게 해도, 다음 변환에서 비교되는 아날로그 전압(VIN)이 기준 전압 VRL 내지 V3의 범위 내인 한, 15개의 비교기(1 내지 15)의 전부를 동작 상태로 한 경우와 같이 정확한 A/D 변환이 가능하다. 더구나, 이와 같이 함으로써 15개의 비교기 중 12개의 비교기(4 내지 15)를 중지 상태로 할 수 있기 때문에, A/D 변환 회로(300) 전체에서의 소비 전력을 억제할 수 있다.
따라서 지난 번 변환에 이용한 아날로그 전압(VIN)이 저위 기준 전압(VRL) 내지 고위 기준 전압(VRH)의 범위의 어느 값인 경우에도 도 18 및 도 19의 표에 나타낸 설정 상태의 관계를 얻을 수 있으며, 어느 경우라도 A/D 변환 회로(300) 전체 에서의 소비 전력을 억제할 수 있다는 것을 알 수 있다.
또한, 실시예 2와 비교하면 알 수 있는 바와 같이, 본 실시예 3은 그룹(G1 내지 G8)마다 비교기의 상태 설정을 행하도록 하고 있기 때문에, 각 비교기마다 상태 설정을 수행하는 경우에 비하여 간단한 비교기 제어 회로부(311)로 충분하다.
이와 같이, 본 실시예 3의 A/D 변환 회로(300)에서는 비교기(1 내지 15)를 그룹(분할군)(G1 내지 G8)마다 동작 상태 또는 중지 상태 중 어느 하나로 한다. 따라서 비교기(1 등)를 동작 상태 및 중지 상태로 하기 위한 비교기 제어 회로부(311)의 구성이 간단해진다.
또한, 이 A/D 변환 회로(300)에서는 지난 번 변환으로 얻은 비교기(1 내지 15)의 각 출력(OUT1 등)을 이번 변환에서의 비교기(1 등)의 선택에 사용한다. 더구나, 비교기(1 등)를 n=8개의 그룹(분할군)(G1 내지 G8)으로 나눠, 3개 또는 2개의 그룹(분할군)에 속하는 비교기만을 이번 변환에서 동작 상태로 하고, 다른 그룹(분할군)에 속하는 비교기를 중지 상태로 한다. 따라서 A/D 변환 회로(300)의 소비 전력을 크게 낮출 수 있다.
< 변형예 2 >
상기 실시예 3에서는 비교기(1 내지 15)로서 초퍼형 비교기(도 9 참조)를 이용했지만, 이 대신에 상기 변형예 1과 같이 차동형 비교기(도 10 참조)를 이용하도록 할 수도 있다. 이와 같이 하면, 일반적으로 초퍼형 비교기보다도 소비 전력이 작은 차동형 비교기를 이용하면서도, 더욱 소비 전력을 낮춘 A/D 변환 회로로 만들 수 있다.
< 실시예 4 >
계속해서, 제4 실시예에 따른 병렬형 A/D 변환 회로(400)에 관해서 도 20 및 도 21을 참조하여 설명한다. 본 실시예 4의 A/D 변환 회로(400)는 실시예 1과 같이 7개의 설정용 비교기를 이용하지만, 4비트의 A/D 변환 회로이며 15개의 변환용 비교기를 이용하는 점에서 다르다. 또한, 실시예 3과 달리 설정용 비교기를 이용하지만, 실시예 3과 같이 변환용 비교기를 2와 3, 4와 5 등과 같이 2개 또는 하나의 비교기를 하나의 그룹으로 하여 변환용 비교기(1 내지 15)의 상태 설정을 제1, 제2 설정 신호(CONTG1A 등)로 수행한다. 따라서 실시예 1 및 3과 다른 부분을 중심으로 설명하고, 동일한 부분은 동일한 번호를 붙이는 동시에 그 설명을 생략 혹은 간략화한다.
A/D 변환 회로(400)도 클록 신호(CLK)에서 주어지는 소정 주기마다 아날로그 전압(VIN)을 디지털 출력(DOUT)으로 변환하는 회로이며, 비교부(410), 데이터 래치(320), 부호기(340) 및 제어 회로부(150)를 갖는다(도 1 참조). 비교부(410)에는 고위 기준 전압(VRH)과 저위 기준 전압(VRL) 및 아날로그 전압(VIN) 외에도, 제어 회로부(150)로부터 클록 신호(CLK)가 입력된다.
도 20에 도시한 비교부(410)에서는, 고위 기준 전압(VRH)과 저위 기준 전압(VRL) 사이에 직렬로 접속된 16개의 동일한 전압 분배용의 저항(R1 내지 R16)에 의해서 15종의 기준 전압(V1 내지 V15)을 얻고 있다. 또한 15개의 초퍼형 변환용 비교기(1 내지 15), 7개의 차동형 설정용 비교기(P2 내지 P14)로 이루어지는 입력 정보 생성 회로부(412) 및 비교기 제어 회로부(411)를 갖고 있다.
이 중 입력 정보 생성 회로부(412)를 구성하는 설정용 비교기(P2, P4 …P14)는 실시예 1에 있어서의 설정용 비교기(P1 내지 P7)(도 10 참조)와 같은 회로 구성을 갖고 있으며, 15종의 기준 전압(V1 내지 V15) 중 하나씩 걸러 V2, V4,…,V14를 각각 참조하고 있다. 이 설정용 비교기(P2 등)는 입력된 클록 신호(CLK)의 매 주기마다 각각 아날로그 전압(VIN)과 비교하여, "H" 또는 "L" 중 어느 하나의 레벨을 갖는 설정용 비교기 출력(OP2, OP4 …OP14)을 갱신하여 출력한다.
비교기 제어 회로부(411)는 이러한 입력된 설정용 비교기 출력(OP2 내지 OP14)에 소정의 논리 처리를 수행하여, 제1 설정 신호(CONTG1A 내지 CONTG8A) 및 제2 설정 신호(CONTG1B 내지 CONTG8B)를 출력한다. 제1 및 제2 설정 신호(CONTG1A 등)는 다음 번 변환, 즉 클록 신호(CLK)의 다음 주기에서 변환용 비교기(1 내지 15)의 상태 설정에 이용된다.
변환용 비교기(1 내지 15)는 실시예 1에 있어서의 변환용 비교기(1 내지 7)(도 9 참조)와 같은 회로 구성을 갖고 있고, 비교기 제어 회로부(411)로부터 출력되는 제1 및 제2 설정 신호(CONTG1A 등)에 의해 정상 비교기로서 기능할 수 있는 동작 상태와, 중지 상태이자 또한 "H" 출력 상태 및 중지 상태이자 또한 "L" 출력 상태의 3가지 중 어느 하나로 설정된다.
이 A/D 변환 회로(400)에서는 아날로그 전압(VIN)의 크기가 고위 기준 전압(VRH), 저위 기준 전압(VRL) 및 7개의 기준 전압 V2, V4 … V14로 구획되는 범위 중 어디에 속하는지에 따라서 설정용 비교기(P2 등)의 출력(OP2 등)이 "H" 혹은 "L"이 된다. 이 때문에, 아날로그 전압(VIN)과 각 설정용 비교기(P2 내지 P14)의 변환용 비교기 출력(OP2 내지 OP14)은 도 21의 표에서 좌측 절반에 나타낸 관계가 된다. 이 설정용 비교기의 출력(OP2 등)은 비교기 제어 회로부(411)에 입력된다.
비교기 제어 회로부(411)에서는 이러한 입력된 설정용 비교기 출력(OP2 내지 OP14)에 소정의 논리 처리를 수행하여, 실시예 3과 같은 제1 설정 신호(CONTG1A 내지 CONTG8A) 및 제2 설정 신호(CONTG1B 내지 CONTG8B)를 출력한다. 실시예 3과 같이 변환용 비교기(1 내지 15)는 8개 그룹(G1 내지 G8)으로 나누어져 있다. 그룹(G1)은 비교기(1)만을 포함하고 있지만, 다른 그룹(G2 내지 G8)은 모두 2개의 변환용 비교기를 포함하고 있다. 따라서 제1 및 제2 설정 신호(CONTG1A 등)에 의해 15개의 변환용 비교기(1 내지 15)는 각 그룹에 포함되는 1개 또는 2개마다 그 상태 설정이 이루어진다. 변환용 비교기(1 내지 15)와 설정용 비교기(P2 등)는 이하와 같은 관계를 갖는다. 즉, 최하위 그룹(G1)을 제외한 그룹(G2 내지 G8)에 있어서, 각각의 그룹(G2 등)에 속하는 변환용 비교기 중 최하위의 변환용 비교기(그룹 내 최하위 제1 비교기)(2, 4, …, 14)가 각각 참조하는 기준 전압(분할군 기준 전압)(V2, V4, …, V14)을 설정용 비교기(P2 등)도 참조하고 있다. 이와 같이 하여, 7개의 설정용 비교기(P2 등)와 8개의 그룹(G1, G2 등)의 사이에 대응 관계가 형성된다.
여기서, 각 변환용 비교기(1 내지 15)는 실시예 1의 변환용 비교기(1 내지 7)(도 9 참조)와 같이 스위치(SWC)를 ON시키는 VIN 취득 상태에서는 전력을 많이 소비하지만, 스위치(SWC)가 OFF가 되는 비교 상태에서는 전력을 그다지 소비하지 않는다. 그리고 제1 설정 신호(CONTG1A 등)를 "L"로 함으로써 강제적으로 비교 상태로서 비교기(1 등)를 중지 상태로 할 수 있으며, 또한 제2 설정 신호(CONTG1B 등)에 의해 그 때의 비교기 출력(OUT1 내지 OUT15)을 "H" 또는 "L"로 고정할 수 있다.
이러한 점과 관련하여, 설정용 비교기(P2 등)로 소정 기간 전(예컨대 클록 신호로 1주기 전)에 얻은 설정용 비교기 출력(OP2 내지 OP14)을 이용하여 제1, 제2 설정 신호(CONTG1A 등)를 얻는다. 그리고 그보다 1주기 후에 변환용 비교기(1 내지 15)의 상태 설정에 이용된다. 이에 의해서, 소정 시간 전에 입력되어 설정용 비교기(P2 등)로 비교한 아날로그 전압(VIN)의 크기에 대응하여 각 그룹(G1 내지 G8)마다 각 변환용 비교기(1 내지 15)의 설정 상태가 결정된다.
예컨대 입력되는 아날로그 전압(VIN)의 성질을, 클록 신호(CLK) 1주기의 기간에 아날로그 전압(VIN)이 변화될 수 있는 범위가 A/D 변환 회로(400)에서 변환할 수 있는 최대 진폭의 1/8(그룹수의 역수) 이하가 되게 하는 것으로 가정한다. 이 경우 도 21의 표에 나타낸 바와 같이 설정할 수 있다.
예컨대 1주기 전에 입력된 아날로그 전압(VIN)이 기준 전압 V6 내지 V8의 범위 내인 경우, 이 시점에서 각 설정용 비교기(P2 등)의 출력(비교 결과)(OP2 등)은 도 21의 표 좌측에 나타낸 바와 같이 하위의 설정용 비교기로부터 순서대로 (H, H, H, L, L, L, L)이 된다. 여기서, 아날로그 전압(VIN)은 전술한 성질을 갖기 때문에, 변환용 비교기(1 등)로 아날로그 전압(VIN)을 비교하는 시점에서 이 아날로그 신호가 취할 수 있는 값은 기준 전압 V4 내지 V10의 범위에 한정될 것으로 예상된다. 즉, 변환용 비교기(4 내지 9)에 관해서는 비교 결과를 예측할 수 없게 된다.
이와 같이 비교 결과를 예측할 수 없는 변환용 비교기가 한정되기 때문에, 이하와 같이 한다. 즉, "H"를 출력하고 있는 설정용 비교기(P2 등) 중 가장 상위의 비교기(P6)와 동일한 기준 전압(V6)을 참조하는 변환용 비교기(6)가 속하는 특정 그룹(G4)(특정 분할군) 및 이보다 하나 상위 및 하나 하위의 그룹(G3, G5)에 관해서는, 이들에 속하는 변환용 비교기(4 내지 11)를 동작 상태(도 21에서는 ○로 표시)로 한다. 비교 결과를 예측할 수 없기 때문에 동작 상태로서 비교를 수행하도록 하기 위함이다. 한편, 나머지 그룹(G1, G2, G6, G7)에 관해서는 이들에 속하는 변환용 비교기(1 내지 3, 10 내지 15)의 비교 결과를 미리 예측할 수 있다. 따라서 하위 그룹(G1, G2)에 속하는 비교기(1 내지 3)를 중지 상태이자 또한 "H" 출력 상태(도 21에서는 △/H로 표시)로 하고, 상위 그룹(G6, G7, G8)에 속하는 비교기(10 내지 15)를 중지 상태이자 또한 "L" 출력 상태(도 21에서는 △/L로 표시)로 한다.
이와 같이 해도, 다음 주기에서 비교되는 아날로그 전압(VIN)의 크기가 예측대로 기준 전압 V4 내지 V10의 범위 내에 있는 한, 15개의 비교기(1 내지 15)의 전부를 동작 상태로 한 경우와 동일한 비교기 출력(OUT1 내지 OUT15)을 얻을 수 있다. 따라서 이와 같이 해도 정확한 A/D 변환이 가능하다.
더구나, 이와 같이 함으로써 15개의 변환용 비교기(1 내지 15) 중 9개의 비교기(1 내지 3, 10 내지 15)를 중지 상태로 할 수 있기 때문에 A/D 변환 회로(400) 전체에서의 소비 전력을 억제할 수 있다.
상기 관계는 소정 시간 전에 입력된 아날로그 전압(VIN)이 기준 전압 V2 내지 V4, …, V14 내지 VRH 중 어느 범위 내에 있더라도 마찬가지로 적용된다. 단, 특정 그룹보다 하나 상위 또는 하나 하위의 그룹이 존재하지 않는 경우가 있을 수 있다.
또, 소정 시간 전에 입력된 아날로그 전압(VIN)이 기준 전압(V2)보다 낮은 경우, 즉 VRL 내지 V2의 범위 내인 경우 이 시점에서 각 설정용 비교기(P2 등)의 출력은 전부 "L", 즉 (L, L, L, L, L, L, L)과 같은 출력이 된다. 이 경우 그 후에 변환용 비교기에서 비교되는 시점에서의 아날로그 전압(VIN)은 기준 전압 VRL 내지 V4의 범위 내에 있을 것으로 예상된다. 그 때문에, 변환용 비교기(1 내지 3)에 관해서는 비교 결과를 예측할 수 없다. 따라서 이들이 속하는 그룹(G1, G2)을 동작 상태로 하여 실제로 아날로그 전압과의 비교를 한다. 한편, 이들보다도 상위의 그룹(G3 내지 G8) 및 이들에 속하는 비교기(4 내지 15)를 중지 상태이자 또한 "L" 출력 상태로 한다.
이와 같이 해도, 비교되는 아날로그 전압(VIN)이 예측대로 기준 전압 VRL 내지 V4의 범위 내에 있는 한, 15개의 변환용 비교기(1 내지 15)의 전부를 동작 상태로 한 경우와 같이 정확한 A/D 변환이 가능하다. 더구나, 이와 같이 함으로써 15개의 변환용 비교기 중 12개의 비교기(4 내지 15)를 중지 상태로 할 수 있기 때문에 A/D 변환 회로(400) 전체에서의 소비 전력을 억제할 수 있다.
따라서 설정용 비교기(P2 등)로 비교했을 때(소정 시간 전)의 아날로그 전압(VIN)이 저위 기준 전압(VRL) 내지 고위 기준 전압(VRH)의 범위의 어느 값인 경우에도 도 21의 표에 나타낸 설정 상태의 관계를 얻을 수 있으며, 어느 경우라도 A/D 변환 회로(400) 전체에서의 소비 전력을 억제할 수 있다는 것을 알 수 있다.
또한, 실시예 1과 비교하면 알 수 있는 바와 같이, 본 실시예 4는 그룹(G1 내지 G8)마다 비교기의 상태 설정을 수행하도록 하고 있기 때문에, 각 비교기마다 상태 설정을 하는 경우에 비하여 간단한 비교기 제어 회로부(411)로 충분하다. 더구나, 변환용 비교기와 같은 수(7개)의 설정용 비교기를 이용한 실시예 1과 달리 변환용 비교기보다도 적은 수의 설정용 비교기를 이용하기 때문에, 비교부(410)의 구성도 간단해진다.
이와 같이 본 실시예 4의 A/D 변환 회로(400)는 n=8개의 그룹(분할군)으로 나눈 m=15개의 변환용 비교기(1 등) 및 7개의 설정용 비교기(P2 등)를 갖는다. 또한 설정용 비교기(P2 등)는 그룹 내에서 최하위의 변환용 비교기(2, 4 …, 14)와 동일한 기준 전압(V2, V4, …, V14)을 참조한다. 이 때문에, 설정용 비교기(P2 등)와 그룹(G1 등)의 사이에 대응 관계가 생긴다. 따라서 설정용 비교기(P2 등)의 비교 결과에 기초하여 동작 상태 혹은 중지 상태로 할 변환용 비교기를 그룹마다 용이하고 또한 적절하게 선택할 수 있다. 또한 그룹마다 변환용 비교기(1 등)의 상태를 선택하기 때문에, 비교기 제어 회로부(411)의 구성이 간단해진다.
또한 일부의 그룹, 구체적으로는 3개 또는 2개의 그룹에 속하는 변환용 비교기만을 이번의 변환에서 동작 상태로 하고, 다른 그룹에 속하는 변환용 비교기를 중지 상태로 한다. 따라서 A/D 변환 회로(400)의 소비 전력을 크게 낮출 수 있다.
또, 본 실시예 4에 있어서도 실시예 1에 있어서 설명한 것과 같이, 설정용 비교기(P2 등){입력 정보 생성 회로부(412)}을 클록 신호(CLK)와는 다른 제3 클록 신호(CLK3)로 대신 구동할 수도 있다. 제3 클록 신호(CLK3)로서는, 클록 신호(CLK)와 동일한 주파수이지만 역상의 파형이나 1/4주기만큼 옮겨진 파형(도 11 참조)을 갖는 신호 등을 예시할 수 있다.
< 실시예 5 >
계속해서, 제5 실시예에 따른 병렬형 A/D 변환 회로(500)에 관해서 도 22 내지 도 27을 참조하여 설명한다. 상기한 실시예 1에 있어서는 변환용 비교기를 비교 동작을 통상과 같이 행할 수 있는 동작 상태 및 저소비 전력이지만 비교 동작을 수행할 수 없는 중지 상태 중 어느 하나의 상태로 설정하였다. 이에 대하여 본 실시예 5에서는 변환용 비교기를, 비교 동작을 통상과 같이 행할 수 있는 정상 동작 상태와, 소비 전력은 낮으면서도 비교 동작을 수행할 수 있는 저전력 동작 상태 중 어느 하나의 상태로 설정하는 점에서 다르다. 따라서 다른 부분을 중심으로 설명하고, 동일한 부분은 동일한 번호를 붙이는 동시에 그 설명을 생략 혹은 간략화한다.
A/D 변환 회로(500)도 클록 신호(CLK)에서 주어지는 소정 주기마다 아날로그 전압(VIN)을 디지털 출력(DOUT)으로 변환하는 회로이며, 비교부(510), 데이터 래치(120), 부호기(140) 및 제어 회로부(150)를 갖는다(도 1 참조). 비교부(510)에는 고위 기준 전압(VRH)과 저위 기준 전압(VRL) 및 아날로그 전압(VIN) 외에도, 제어 회로부(150)로부터 클록 신호(CLK)가 입력된다.
도 22에 도시한 비교부(510)는 실시예 1에 있어서의 비교부(110)(도 2 참조)와 같이 고위 기준 전압(VRH)과 저위 기준 전압(VRL)의 사이를 저항(R1 내지 R8)으로 분할하여 7종의 기준 전압(V1 내지 V7)을 얻고 있다. 또한, 실시예 1과 같이 7 개의 차동형 설정용 비교기(P1 내지 P7)로 이루어지는 입력 정보 생성 회로부(112)를 갖고 있다. 또한 이 비교부(510)는 비교기 제어 회로부(511)와, 비교기 제어 회로부(511)로부터의 설정 신호(CONT71 내지 77)에 의해 제어되는 변환용 비교기(71 내지 77)를 갖는다.
입력 정보 생성 회로부(112)를 구성하는 설정용 비교기(P1 내지 P7)는 실시예 1과 같이 클록 신호(CLK)의 매 주기마다 각각 기준 전압(V1 내지 V7)을 아날로그 전압(VIN)과 비교하여 설정용 비교기 출력(OP1 내지 OP7)을 출력한다. 비교기 제어 회로부(511)는 입력된 설정용 비교기 출력(OP1 내지 OP7)에 소정의 논리 처리를 수행하여, 설정 신호(CONT71 내지 CONT77)를 출력한다. 이 설정 신호(CONT71 등)는 다음 번 변환, 즉 클록 신호(CLK)의 다음 주기에 있어서의 변환용 비교기(71 내지 77)의 상태 설정에 이용된다.
변환용 비교기(71 내지 77)는 후술하는 구성을 갖고 있기 때문에, 이 설정 신호(CONT71 등)에 의해 정상 비교기로서 비교 동작을 시키는 정상 동작 상태와, 정상 동작 상태보다도 소비 전력이 낮으면서 비교 동작을 수행할 수 있는 저전력 동작 상태의 2가지 상태로 설정된다.
구체적으로는, 변환용 비교기(71 내지 77)는 7종의 기준 전압(V1 내지 V7)을 각각 배타적으로 참조하여 일대일로 대응하고 있으며, 정상 동작 상태 및 저전력 동작 상태 중 어디에 설정되어 있는 경우라도 입력된 클록 신호(CLK)의 주기마다 각각 아날로그 전압(VIN)과 기준 전압(V1 등)을 비교하여, "H" 또는 "L" 중 어느 하나의 레벨을 갖는 변환용 비교기 출력(OUT1 내지 OUT7)을 갱신하여 출력한다.
설정용 비교기(P1 내지 P7)의 회로 구성은 실시예 1과 동일하다(도 10 참조). 따라서 이 A/D 변환 회로(500)에서도 아날로그 전압(VIN)의 크기에 따라서 설정용 비교기(P1 내지 P7)의 출력(OP1 내지 OP7)이 "H" 혹은 "L"이 된다. 구체적으로는, 아날로그 전압(VIN)과 각 설정용 비교기(P1 내지 P7)의 변환용 비교기 출력(OP1 내지 OP7)은 도 24의 표에서 좌측 절반에 나타낸 관계가 된다.
계속해서, 변환용 비교기(71 내지 77)의 회로 구성 및 동작에 관해서 도 25를 참조하여 설명한다. 변환용 비교기(71 내지 77)는 모두 동일한 구성의 초퍼형 비교기이다. 따라서 실시예 1에 있어서 설명한 초퍼형 비교기의 주요부의 구성 및 동작(도 5 내지 도 9 참조)은 본 실시예 5에 있어서도 적용된다. 다만, 본 실시예 5에 이용하는 변환용 비교기(71 등)에서는 도 5에 도시한 변환용 비교기의 주요부 구성 중, 반전기(INVA)의 구성이 도 7에 도시하는 반전기(INV)의 구성과 약간 다르다.
본 실시예 5에서의 변환용 비교기(71 등)에 이용하는 반전기(INVA)의 구성을 도 25에 도시하였다. 도 7에 도시한 반전기(INV)와 비교하면 쉽게 이해할 수 있는 바와 같이, 본 실시예 5에 이용하는 반전기(INVA)는 기본 반전기부(INV0)와 부가 반전기부(INV1)가 병렬로 놓여 형성된다.
이 중 기본 반전기부(INV0)는 P채널 MOS 트랜지스터(121)와 N채널 MOS 트랜지스터(122)가 직렬로 접속된, 공지의 CMOS 반전기의 구성을 지니고(도 5 참조), 이것의 입력단(IN)은 노드(N2)를 통하여 커패시터(C1)에 접속되며, 출력단에서는 비교기 출력(OUT1 내지 OUT7)이 출력된다.
한편, 부가 반전기부(INV1)도 P채널 MOS 트랜지스터(123)와 N채널 MOS 트랜지스터(124)가 직렬로 접속된 CMOS 반전기의 구성을 갖지만, 각 트랜지스터(123, 124)의 게이트는 아날로그 스위치(SWL)를 통해 입력단(IN)에 접속하고 있다. 또한 트랜지스터(123)의 드레인 및 트랜지스터(124)의 드레인은 아날로그 스위치(SWM)를 통해 비교기 출력(OUT1 내지 OUT7)에 접속된다. 스위치(SWL)는 설정 신호(CONT71 등)에 의해서 개폐되며, 구체적으로는 설정 신호(CONT71 등)가 고레벨이 된 경우 각 트랜지스터(123, 124)의 게이트를 입력단(IN)에 접속시킨다. 반대로 저레벨이 된 경우에는 각 트랜지스터(123, 124)의 게이트를 접지시킨다. 또한, 스위치(SWM)도 설정 신호(CONT71 등)에 의해서 개폐되며, 구체적으로는 설정 신호(CONT71 등)가 고레벨이 된 경우 ON한다.
본 실시예 5의 반전기(INVA)는 이러한 구성을 갖기 때문에, 설정 신호(CONT71 등)가 저레벨일 경우 노드(N2)나 커패시터(C1)(도 5 참조)로부터 보면, 기본 반전기부(INV0)만이 존재하고 있는 것과 동일하게 된다. 한편, 설정 신호(CONT71 등)가 고레벨일 경우 노드(N2)나 커패시터(C1)(도 5 참조)로부터는, 기본 반전기부(INV0)와 부가 반전기부(INV1)가 병렬로 접속된 상태로 보이게 된다.
따라서 이 반전기(INVA)를 이용하면, 변환용 비교기(71 등)에 의해 VIN 전압 취득 상태로 하여 반전기(INVA)의 고유 전압(예컨대 VD/2)을 발생시켰을 때에, 설정 신호(CONT71 등)에 의해서 반전기(INVA)에 흐르는 관통 전류를 대/소의 2단계로 제어할 수 있게 된다. 즉, 설정 신호(CONT71 등)가 저레벨일 경우 변환용 비교기(71 등)를 VIN 전압 취득 상태로 하면, 즉 반전기(INVA)의 입력과 출력을 단락시키면 기본 반전기부(INV0){트랜지스터(121, 122)}에만 관통 전류가 흐른다. 한편, 설정 신호(CONT71 등)가 고레벨일 경우 변환용 비교기(71 등)를 VIN 전압 취득 상태로 하면, 기본 반전기부(INV0)뿐만 아니라 부가 반전기부(INV1){트랜지스터(123, 124)}에도 관통 전류가 흐른다. 따라서 설정 신호(CONT71 등)가 고레벨일 경우를 정상 상태라고 간주하자면, 이에 비하여 저레벨일 경우에는 관통 전류가 적어져 변환용 비교기(71 등)에 있어서의 소비 전력이 적은 저전력 상태로 만들 수 있다.
여기서, 일반적으로 초퍼형 비교기를 이용하는 A/D 변환 회로에서는, 반전기를 구성하는 P채널 및 N채널의 트랜지스터의 특성을 VIN 전압 취득 상태의 기간동안 반전기에 흐르는 관통 전류가 작아지도록 선택하면, 비교 상태의 기간에 있어서 출력을 고레벨에서 저레벨 혹은 저레벨에서 고레벨로 전환할 때의 전환 시간이 길게 걸린다. 즉, 비교기에 있어서의 비교 동작의 속도, 따라서 A/D 변환 회로의 변환 시간을 길게 해야만 한다. 단, 일반적으로 비교기의 비교 동작의 속도는 아날로그 입력 전압(VIN)과 기준 전압의 전압차가 클수록 빨라진다. 따라서 가령 관통 전류가 작은 반전기를 이용한 비교기라 하더라도, 아날로그 입력 전압(VIN)과 기준 전압의 차가 큰 경우에는 충분한 비교 동작 속도를 얻을 수 있어, 올바른 비교 결과를 얻을 수 있다.
본 실시예 5에서는 변환용 비교기(71 등)에 관해서, 설정 신호(CONT71 등)를 고레벨로 하는 경우를 정상 동작 상태라 부르기로 한다. 이 정상 동작 상태는 아날로그 입력 전압(VIN)과 기준 전압의 전압차가 작더라도 충분한 비교 동작 속도를 얻을 수 있다. 변환용 비교기(71 내지 77)의 전부를 이러한 정상 동작 상태로 하면, 어느 변환용 비교기(71 등)에 관해서도 아날로그 입력 전압(VIN)과 기준 전압의 전압차에 상관없이 충분한 비교 동작 속도를 얻을 수 있기 때문에 통상과 같이 정확하게 A/D 변환을 할 수 있다. 다만 각 변환용 비교기(71 등)의 반전기(INVA)에 흐르는 관통 전류가 상대적으로 크기 때문에, A/D 변환 회로(500)에 있어서의 소비 전력이 상대적으로 커진다.
한편, 변환용 비교기(71 등)에 관해서 설정 신호(CONT71 등)를 저레벨로 하는 경우를 저전력 동작 상태라 부르기로 한다. 이 저전력 동작 상태는 상대적으로 관통 전류가 작고, 소비 전력도 작게 할 수 있다. 단, 아날로그 전압(VIN)과 기준 전압의 차가 작은 경우에는 충분한 비교 동작 속도를 얻을 수 없다. 따라서 변환용 비교기(71 내지 77) 전부를 이러한 저전력 동작 상태로 하면, 일부의 변환용 비교기에서 충분한 비교 동작 속도를 얻을 수 없기 때문에 올바른 A/D 변환을 할 수 없는 경우가 생긴다. 즉, 저전력 동작 상태로 할 변환용 비교기(71 등)를 적절하게 선택할 필요가 있다. 또, 실시예 1에서 나타낸 바와 같이 변환용 비교기(1 등)를 일시적으로 중지 상태로 하면, 커패시터(C1)의 다른 단자{노드(N2)}의 전위가 확정되지 않기 때문에 중지 상태로부터 동작 상태로 변경하는 데 시간이 걸리는 경우가 있다. 이것에 대하여, 본 실시예 5에 있어서는 노드(N2)의 전위가 확정되지 않는 일은 없기 때문에 저전력 동작 상태로부터 정상 동작 상태로의 변경에 걸리는 시간은 짧다. 따라서 A/D 변환 회로(500)는 빠른 클록 주파수에서의 구동에 유리하다.
여기서, 실시예 1에 있어서도 설명했지만, 일반적으로 A/D 변환 회로에 입력 되는 아날로그 전압(VIN)의 진폭은 이 회로에서 A/D 변환할 수 있는 최대 진폭보다 작고, 주파수도 클록 신호에 비하여 충분히 낮은 것이 통상이다. 즉, 어떤 클록 신호로 정해지는 시점에 입력된 아날로그 전압에 대하여, 다음 주기의 클록 신호로 정해지는 시점까지 생길 수 있는 아날로그 전압의 변화량에는 한계가 있다. 따라서 어떤 클록 신호로 결정되는 시점에 입력된 아날로그 전압을 알면, 이로부터 다음의 주기의 클록 신호로 결정되는 시점에서 입력될 아날로그 전압을 어떠한 폭으로 예측할 수 있다.
이러한 점과 관련하여, 본 실시예 5에서는 변환용 비교기(71 내지 77) 중에서 예측된 아날로그 전압을 기초로 하여 아날로그 전압과 기준 전압의 전압차가 작아질 것으로 예상되는 일부의 변환용 비교기를 정상 동작 상태로 한다. 한편, 그 밖의 변환용 비교기는 저전력 동작 상태로 한다.
본 실시예 5에서는 실시예 1과 같이 입력되는 아날로그 전압(VIN)의 성질이, 클록 신호(CLK)의 1주기의 기간에 아날로그 전압(VIN)이 변화할 수 있는 범위가 A/D 변환 회로(500)로 변환할 수 있는 최대 진폭의 1/8(비교기의 수에 1을 더한 수의 역수) 이하가 되게 하는 것으로 가정한다.
또한, 아날로그 전압과 기준 전압의 전압차가 최대 진폭의 1/8 이상인 경우에는 변환용 비교기(71 등)를 저전력 동작 상태로 해도 정확한 비교 동작을 수행할 수 있다고 가정한다.
이러한 가정 하에서, 본 실시예 5의 A/D 변환 회로(50O)에서는 비교기 제어 회로부(511)에서 설정용 비교기 출력(OP1 내지 OP7)에 대한 논리 처리가 수행되어 이에 의해 설정 신호(CONT71 등)가 생성되며, 다음 번 변환에 있어서의 변환용 비교기(71 내지 77)의 상태가 도 24의 표에서 우측 절반에 나타낸 바와 같이 설정된다. 또, 도 24에서는 정상 동작 상태를 ○, 저전력 동작 상태를 △로 나타내고 있다.
이 표의 구체적 설정 내용에 관해서 설명한다.
우선, 자신이 참조하는 기준 전압(V1 내지 V7)보다도 클록 신호 1주기 전에 입력된 아날로그 전압(VIN)쪽이 크다고 판정한 설정용 비교기가 존재함을 나타내는 설정용 비교기 출력(OP1 내지 OP7)이 비교기 제어 회로부(511)에 입력되었을 때, 구체적으로는 설정용 비교기 출력(OP1 내지 OP7) 중에 "H"로 된 것이 있을 때에는 이하와 같이 한다. ① 이러한 "H" 판정을 한 설정용 비교기 중 가장 상위의(바꾸어 말하면 기준 전압의 전위가 가장 큼) 설정용 비교기가 참조하는 기준 전압과 동일한 기준 전압(즉 공통의 기준 전압)을 참조하는 특정 변환용 비교기, 이 특정 변환용 비교기보다도 하나 상위의 변환용 비교기, 이 특정 변환용 비교기보다도 2개 상위의 변환용 비교기 및 이 특정 변환용 비교기보다도 하나 하위의 변환용 비교기를 정상 동작 상태로 한다. ② 그 밖의 변환용 비교기를 저전력 동작 상태로 한다.
이에 대하여 구체적으로 설명한다. 설정용 비교기 출력(OP1 내지 OP7) 중 고레벨 "H"이라고 된 출력이 있는 경우, 즉 아날로그 전압(VIN)이 기준 전압(V1)보다 높다고 판정된 경우에는 이하와 같이 한다. 예컨대 아날로그 전압(VIN)으로서 V4 내지 V5의 범위의 전압이 입력되어 설정용 비교기 출력(OP1 내지 OP7)이 (H, H, H, H, L, L, L)로 된 경우에 관해서 생각한다. ① "H"를 출력하고 있는 설정용 비교기(P1 내지 P4) 중에 가장 상위의 설정용 비교기(P4)가 참조하는 기준 전압(V4)과 동일한 기준 전압{공통의 기준 전압(V4)}을 참조하는 특정 변환용 비교기(74), 이 변환용 비교기(74)보다도 하나 상위의 변환용 비교기(75), 이 변환용 비교기(74)보다도 2개 상위의 변환용 비교기(76) 및 이 변환용 비교기(75)보다도 하나 하위의 변환용 비교기(73)를 정상 동작 상태로 한다.
상기한 바와 같이, 입력되는 아날로그 전압(VIN)의 성질을 클록 신호(CLK)의 1주기의 기간에 아날로그 전압(VIN)이 변화될 수 있는 범위가 A/D 변환 회로(500)로 변환할 수 있는 최대 진폭의 1/8 이하가 되게 하는 것으로 가정하였다. 이 때문에, 다음 번 변환에 있어서 변환용 비교기로 비교되는 아날로그 전압(VIN)은 기준 전압 V3 내지 V4, V4 내지 V5, 또는 V5 내지 V6 중 어느 하나의 범위에 있게 될 것으로 예상된다. 한편, 아날로그 전압(VIN)과 기준 전압의 전압차가 최대 진폭의 1/8 이상인 경우에는 변환용 비교기(71 등)를 저전력 동작 상태로 해도 정확한 비교 동작을 수행할 수 있다고 가정하였다. 이것을 고려하면, 아날로그 전압(VIN)이 예측되는 V3 내지 V6의 범위 내의 어느 값을 취했다고 해도 기준 전압이 V1, V2 및 V7인 변환용 비교기(71, 72, 77)에 관해서는 저전력 동작 상태로 하여도 정확하게 비교 동작을 수행할 수 있다는 것을 알 수 있다. 반대로, 변환용 비교기(73 내지 76)는 정상 동작 상태로 하지 않으면 정확하게 비교 동작을 수행하지 못할 가능성이 있다. 일반화하여 말하면, 클록 신호(CLK)에서 1주기 전에 설정용 비교기(P1 등)로 얻은 비교 결과{설정용 비교기 출력(OP1 등)}로부터, "H"를 출력하고 있는 설정용 비교기 중 가장 상위의 설정용 비교기와 동일한 기준 전압을 참조하는 특정 변환용 비교기와, 이것보다 하나 및 2개 상위의 변환용 비교기 및 특정 변환용 비교기보다 하나 하위의 변환용 비교기를 정상 동작 상태로 할 필요가 있다.
② 한편, 그 밖의 변환용 비교기(71, 72, 77)는 저전력 동작 상태로 한다.
또, 상기 관계는 클록 신호(CLK)에서 1주기 전에 입력된 아날로그 전압(VIN)이 기준 전압 V1 내지 V2, V2 내지 V3, …, V6 내지 V7, V7 내지 VRH 중 어디에 있더라도 마찬가지로 적용된다. 다만, 1주기 전에 입력된 아날로그 전압(VIN)이 V6 내지 V7의 범위에 있는 경우 2개 상위의 비교기는 존재하지 않기 때문에, 세 변환용 비교기(75, 76, 77)만 정상 동작 상태로 한다. 또한, 아날로그 전압(VIN)이 V7 내지 VRH의 범위인 경우 하나 및 2개 상위의 비교기는 존재하지 않기 때문에 2개의 변환용 비교기(76, 77)만 정상 동작 상태로 한다. 또한, 아날로그 전압(VIN)이 V1 내지 V2의 범위인 경우에는 하나 하위의 비교기는 존재하지 않기 때문에 세 변환용 비교기(71, 72, 73)만 정상 동작 상태로 한다.
한편, 클록 신호(CLK)에서 1주기 전에 입력된 아날로그 전압(VIN)쪽이 기준 전압보다도 크다고 판정한 설정용 비교기가 존재하지 않음을 나타내는 설정용 비교기 출력(OP1 내지 OP7)이 비교기 제어 회로부(511)에 입력되었을 경우, 구체적으로는 설정용 비교기 출력(OP1 내지 OP7)이 전부 "L"인 경우에는 이하와 같이 한다. ③ 최하위 및 이보다 하나 상위(밑에서부터 제2위)의 변환용 비교기(71, 72)를 정상 동작 상태로 한다. 예측되는 아날로그 전압(VIN)의 범위(VRL 내지 V2)를 고려하면, 기준 전압이 V3 내지 V7인 변환용 비교기(73 내지 77)는 저전력 동작 상태로 해도 정확하게 비교 동작을 수행할 수 있는 반면, 변환용 비교기(71, 72)는 정상 동작 상태로 하지 않으면 정확하게 비교 동작을 수행하지 못할 가능성이 있기 때문이다. ④ 그 밖의 변환용 비교기(73 내지 77)를 저전력 동작 상태로 한다.
따라서 1주기 전의 아날로그 전압(VIN)이 저위 기준 전압(VRL) 내지 고위 기준 전압(VRH)의 범위 내의 어느 값인 경우에도 도 24의 표에서 우측 절반에 나타낸 설정 상태의 관계를 얻을 수 있으며, 어느 경우라도 A/D 변환 회로(500) 전체에서의 소비 전력을 억제할 수 있다는 것을 알 수 있다.
그리고 이와 같이 설정된 변환용 비교기(71 내지 77)는 정상 동작 상태 및 저전력 동작 상태 중 어느 것으로 설정되더라도 정확하게 비교 동작을 수행하여 적절한 변환용 비교기 출력(OUT1 내지 OUT7)을 출력할 수 있어, 아날로그 전압(VIN)과 각 변환용 비교기(71 내지 77)의 변환용 비교기 출력(OUT1 내지 OUT7)은 도 23의 표에 나타낸 관계가 된다. 이 관계는 모든 변환용 비교기를 정상 동작 상태로 한 경우, 즉 통상의 3비트 비교부를 이용한 결과와 동일하다.
따라서 그 이후에는 부호기(140)에 의해 마찬가지 처리를 함으로써, 변환용 비교기 출력(OUT1 내지 OUT7)에 따라 이것에 대응하는 디지털 출력(DOUT)을 생성할 수 있게 된다. 또, 도 23의 표에서는 디지털 출력(DOUT)을 10진수에 의한 출력 코드로 나타내었다.
이렇게 하여, 본 실시예 5에 기재한 A/D 변환 회로(500)에 있어서 변환용 비교기를 선택하는 데 이용하는 아날로그 전압(VIN)의 타이밍을 클록 신호(CLK)에서 결정되는 일정한 타이밍(본 실시예 5에서는 1주기 전)에 일치하게 할 수 있다. 따라서 소정 시간 전의 시점부터 이번의 변환까지 생길 수 있는 아날로그 전압의 변화 범위에 대응하여 정상 동작 상태로 할 변환용 비교기와 저전력 동작 상태로 할 변환용 비교기를 적절하게 선택할 수 있다. 또한, 일부의 변환용 비교기를 저전력 동작 상태로 하기 때문에 전체적으로 A/D 변환 회로(500)의 소비 전력을 낮출 수 있다.
또한, 실시예 1과 같이 중지 상태로부터 동작 상태로 변경하는 경우에 비하여, 저전력 동작 상태로부터 정상 동작 상태로의 변경에 걸리는 시간은 짧다. 이 때문에, 이 A/D 변환 회로는 보다 빠른 클록 주파수에서의 구동에 유리하다.
그리고 A/D 변환 회로(500)에서는, 클록 신호(CLK)에 따라서 동작하는 7개의 설정용 비교기(P1 등)를 이용하여 입력 정보 신호인 출력(OP1 내지 OP7)을 입력 정보 생성 회로부(512)에서 생성한다. 이 때문에, 변환용 비교기(71 등)의 선택 타이밍을 클록 신호(CLK)에서 결정되는 일정한 타이밍(본 실시예 5에서는 1주기 전)에 용이하게 일치시킬 수 있다. 따라서 항상 적절한 변환용 비교기를 선택하여 정상 동작 상태 혹은 저전력 동작 상태로 할 수 있다.
또한, A/D 변환 회로(500)에서는 변환용 비교기(71 내지 77)와 각각 동일한 기준 전압(V1 내지 V7)을 참조하는 같은 수(7개)의 설정용 비교기(P1 내지 P7)를 갖고 있다. 따라서 7개의 변환용 비교기(71 내지 77) 중 어느 것을 정상 동작 상태로 하고 어느 것을 저전력 동작 상태로 할지를 선택 결정하는 데 있어서, 설정용 비교기(P1 내지 P7)에 의해서 얻은 7개의 비교 결과(OP1 내지 OP7)를 이용할 수 있으므로 선택 결정이 용이해진다.
또한, A/D 변환 회로(500)에서는 설정용 비교기(P1 등)의 판정{출력(OP1 등)}에 대응하여 변환용 비교기(71 내지 77) 중 2 내지 4개만을 정상 동작 상태로 하고, 다른 것을 저전력 동작 상태로 한다. 따라서 A/D 변환 회로(500)의 소비 전력을 크게 낮출 수 있다.
또한, 이 A/D 변환 회로(500)에서도 설정용 비교기(P1 내지 P7)로서 차동형 비교기를 이용하고 있기 때문에, 이것에 초퍼형 비교기를 이용하는 경우보다 소비 전력을 낮출 수 있다.
또, 본 실시예 5에서는 설정용 비교기(P1 내지 P7)와 변환용 비교기(71 내지 77)는 동일한 클록 신호(CLK)에 의해 구동되고, 클록 신호(CLK)에서의 1주기 전에 얻은 설정용 비교기 출력(OP1 등)을 이용하여 설정 신호(CONT71 등)가 생성되어 다음 주기에 있어서의 변환용 비교기(71 내지 77)의 상태 설정에 이용되는 예를 도시했다.
그러나 실시예 1에서 설명한 것과 같이, 클록 신호(CLK)와는 다른 제3 클록 신호(CLK3)로 구동할 수도 있다(도 22 참조). 제3 클록 신호(CLK3)로서는 클록 신호(CLK)에 대해 역상의 파형이나 1/4주기만큼 옮겨진 파형(도 11a 참조) 등을 갖는, 위상이 다른 신호를 이용할 수 있다. 혹은, 제3 클록 신호(CLK3)로서 클록 신호(CLK)의 정수 배의 주파수를 갖는 신호를 이용할 수도 있다. 보다 가까운 과거의 아날로그 전압(VIN)을 기준으로 할수록 그 후에 변화할 수 있는 아날로그 전압(VIN)의 범위가 작아지기 때문에, 이러한 제3 클록 신호(CLK3)를 이용하여 정상 동작 상태로 할 변환용 비교기의 수를 적게, 저전력 동작 상태로 할 변환용 비 교기의 수를 많게 할 수 있어 A/D 변환 회로의 소비 전력을 보다 억제할 수 있다. 혹은 동일한 수의 변환용 비교기를 정상 동작 상태로 하는 것이면, 보다 진폭이 크고 주파수가 높은 아날로그 전압(VIN)에 대해서 정확하게 A/D 변환을 수행할 수 있다.
또한, 본 실시예 5에서는 기본 반전기부(INV0)와 부가 반전기부(INV1)를 갖는 반전기(INVA)(도 25 참조)를 이용한 예를 도시했지만, 반전기로서는 다른 구성을 사용할 수도 있다.
예컨대, 도 26에 도시하는 반전기(INVB)는 기본 반전기부(INV0) 외에도, P채널 MOS 트랜지스터(121)와 병렬로 마찬가지의 P채널 MOS 트랜지스터(123)를 갖추고, 그 드레인 단자가 아날로그 스위치(SWN)를 통해 기본 반전기부(INV0)의 출력(OUT1 등)에 접속되어 있다. 이 스위치(SWN)는 설정 신호(CONT71 등)가 고레벨이 됨에 따라 ON한다.
반전기(INVB)는 이러한 구성을 갖기 때문에, 설정 신호(CONT71 등)가 저레벨일 경우 노드(N2)나 커패시터(C1)(도 5 참조)로부터 보면 기본 반전기부(INV0)만이 존재하고 있는 것과 동일하게 된다. 한편, 설정 신호(CONT71 등)가 고레벨일 경우 노드(N2)나 커패시터(C1)(도 5 참조)로부터는, 기본 반전기부(INV0)의 트랜지스터(121)와 병렬로 트랜지스터(123)가 접속된 상태로 보이게 된다.
따라서 이 반전기(INVB)를 이용하면, 이 반전기(INVB)의 고유 전압을 발생시킬 때에 설정 신호(CONT71 등)에 의해서 흐르는 관통 전류를 대/소의 2단계로 제어할 수 있다. 즉, 설정 신호(CONT71 등)가 저레벨일 경우 반전기(INVB)의 입력과 출력을 단락시키면 기본 반전기부(INV0)에만 관통 전류가 흐른다. 한편, 설정 신호(CONT71 등)가 고레벨일 경우 기본 반전기부(INV0)나 트랜지스터(121)뿐만 아니라, 트랜지스터(123)를 통해서도 관통 전류가 흐르기 때문에 상대적으로 큰 관통 전류가 흐른다. 따라서 설정 신호(CONT71 등)가 고레벨일 경우를 정상 상태라고 하면, 이에 비하여 저레벨일 경우 관통 전류가 적어져 변환용 비교기(71 등)에 있어서의 소비 전력이 낮게 되는 저전력 상태로 만들 수 있다.
이와는 반대로, 도 27에 도시한 바와 같이 기본 반전기부(INV0) 외에도, 트랜지스터(122)와 병렬로 마찬가지의 N채널 MOS 트랜지스터(124)를 갖추고, 그 드레인 단자가 아날로그 스위치(SWP)를 통해 출력(OUT1 등)에 접속된 반전기(INVC)를 사용할 수도 있다. 이 반전기(INVC)에서도 설정 신호(CONT71 등)가 고레벨일 경우에 비해 저레벨일 경우에 관통 전류가 적어져, 변환용 비교기(71 등)에 있어서의 소비 전력을 낮출 수 있다.
< 실시예 6 >
계속해서, 제6의 실시예에 따른 병렬형 A/D 변환 회로(600)에 관해서 도 28 및 도 29를 참조하여 설명한다. 본 실시예 6의 A/D 변환 회로(600)는 실시예 5의 A/D 변환 회로(500)와 같이 3비트의 A/D 변환 회로이다. 그러나 도 28과 도 22를 비교하면 쉽게 이해할 수 있는 바와 같이, 비교부(610)에 설정용 비교기(P1 내지 P7)가 없다는 점에서 다르다. 따라서 다른 부분을 중심으로 설명하고, 동일한 부분은 동일한 번호를 붙이는 동시에 그 설명을 생략 혹은 간략화한다.
A/D 변환 회로(600)도 클록 신호(CLK)에서 주어지는 소정 주기마다 아날로그 전압(VIN)을 3비트의 디지털 출력(DOUT)으로 변환하는 회로이며, 비교부(610), 데이터 래치(120), 부호기(140) 및 제어 회로부(150)를 갖는다(도 1 참조). 비교부(610)에는 고위 기준 전압(VRH)과 저위 기준 전압(VRL) 및 아날로그 전압(VIN) 외에도, 제어 회로부(150)로부터 클록 신호(CLK)가 입력된다.
도 28에 도시한 비교부(610)에서는, 실시예 5와 마찬가지 방식으로 7종의 기준 전압(V1 내지 V7)을 얻는다. 또한, 7개의 변환용 비교기(71 내지 77) 및 비교기 제어 회로부(611)를 가지고 있다.
비교기(71 내지 77)는 실시예 5에서의 변환용 비교기(71 내지 77)(도 5, 도 25 참조)와 같은 회로 구성을 가지고, 7종의 기준 전압(V1 내지 V7)을 각각 배타적으로 참조하여 일대일로 대응하고 있다. 비교기(71 내지 77)는 비교기 제어 회로부(611)로부터 출력되는 설정 신호(CONT71 등)에 의해 정상 비교기로서 비교 동작을 시키는 정상 동작 상태와, 정상 동작 상태보다도 소비 전력이 낮으면서 비교 동작을 할 수 있는 저전력 동작 상태의 2가지 상태 중 어느 하나로 설정된다.
또한, 비교기 출력(OUT1 내지 OUT7)은 출력되어 데이터 래치(120)에 입력되는 것 외에도, 각각 분기되어 비교기 제어 회로부(611)에 입력된다.
비교기 제어 회로부(611)는 이러한 입력된 비교기 출력(OUT1 내지 OUT7)에 소정의 논리 처리를 수행하여, 실시예 5와 같은 설정 신호(CONT71 내지 CONT77)를 출력한다.
각 비교기(71 내지 77)는 실시예 5의 변환용 비교기(71 내지 77)(도 5 및 도 25 참조)와 같은 회로 구성을 갖고 있기 때문에, 설정 신호(CONT71 등)를 고레벨로 하는 정상 동작 상태에서는 스위치(SWL)가 노드(N2)에 접속되어 스위치(SWM)가 ON되고, VIN 취득 상태에서 큰 관통 전류가 흘러 상대적으로 큰 전력을 소비한다. 한편 설정 신호(71 등)를 저레벨로 하는 저전력 동작 상태에서는, VIN 취득 상태에서 흐르는 관통 전류가 상대적으로 낮아 소비 전력도 낮출 수 있다.
다만 실시예 5에서 설명한 것과 같이 비교기(71 등)를 정상 동작 상태로 하면, 아날로그 입력 전압(VIN)과 기준 전압의 전압차가 작더라도 충분한 비교 동작 속도를 얻을 수 있다. 한편 비교기(71 등)를 저전력 동작 상태로 하면, 상대적으로 관통 전류를 작게 하고 소비 전력도 작게 할 수 있지만, 아날로그 전압(VIN)과 기준 전압의 차가 작은 경우 충분한 비교 동작 속도를 얻을 수 없다.
이러한 점과 관련하여, 비교기(71 내지 77)에서 지난 번(1주기 전)의 변환으로 얻은 비교기 출력(OUT1 내지 OUT7)을 이용하여 설정 신호(CONT71 등)를 얻는다. 그리고 이것을 다음(이것보다 1주기 후)의 변환을 위한 비교기(71 내지 77)의 상태 설정에 이용한다. 구체적으로는, 도 29의 표에 나타낸 바와 같이 하여 지난 번 변환에 이용한 아날로그 전압(VIN)의 크기에 따라서 각 비교기(71 내지 77)의 설정 상태를 결정한다.
예컨대, 지난 번 변환에 이용한 아날로그 전압(VIN)이 기준 전압 V4 내지 V5의 범위 내에 있는 경우, 이 시점에서 각 비교기(71 내지 77)의 출력(비교 결과)은 하위의 비교기로부터 순서대로 (H, H, H, H, L, L, L)이 된다.
여기서, 입력되는 아날로그 전압(VIN)의 성질을, 1주기의 기간에 아날로그 전압(VIN)이 변화될 수 있는 범위가 A/D 변환 회로(600)에서 변환할 수 있는 최대 진폭의 1/8(비교기의 수에 1을 더한 수의 역수) 이하가 되게 하는 것으로 가정한다. 이 경우 다음 번 변환에서 비교되는 아날로그 전압(VIN)은 기준 전압 V3 내지 V6의 범위 내에 있을 것으로 예상된다.
또한, 아날로그 전압과 기준 전압의 전압차가 최대 진폭의 1/8 이상인 경우에는, 비교기(71 등)를 저전력 동작 상태로 해도 정확한 비교 동작을 수행할 수 있다고 가정한다. 이것을 고려하면, 1주기 후의 아날로그 전압(VIN)이 V3 내지 V6의 범위 내의 어느 값을 취했다고 해도, 기준 전압이 V1, V2 및 V7인 비교기(71, 72, 77)는 저전력 동작 상태로 하여도 정확하게 비교 동작을 수행할 수 있다는 것을 알 수 있다. 한편, 비교기(73 내지 76)는 정상 동작 상태로 하지 않으면 정확하게 비교 동작을 수행하지 못할 가능성이 있다. 일반화하여 말하면, 클록 신호(CLK)에서 1주기 전에 비교기(71 등)로 얻은 비교 결과{비교기 출력(OUT1 등)}로부터, "H"를 출력하고 있는 비교기(71 내지 74) 중 가장 상위의 특정 비교기(74)와, 이것보다 하나 및 2개 상위의 변환용 비교기(75, 76) 및 이 특정 비교기보다 하나 하위의 변환용 비교기(73)를 정상 동작 상태로 해야 한다. 한편, 그 밖의 변환용 비교기(71, 72, 77)는 저전력 동작 상태로 한다.
이와 같이 해도, 다음 변환에서 비교되는 아날로그 전압(VIN)이 예상된 기준 전압 VR3 내지 V6의 범위 내에 있는 한, 7개의 비교기(71 내지 77)의 전부를 정상 동작 상태로 한 경우와 동일한 올바른 비교기 출력(OUT1 내지 OUT7)을 얻을 수 있다.
더구나, 이와 같이 함으로써 7개의 비교기 중 3개의 비교기(71, 72, 77)를 저전력 동작 상태로 할 수 있기 때문에, A/D 변환 회로(600) 전체에서의 소비 전력을 억제할 수 있다.
또, 상기 관계는 클록 신호(CLK)에서 1주기 전에 입력된 아날로그 전압(VIN)이 기준 전압 V1 내지 V2, V2 내지 V3, …, V6 내지 V7, V7 내지 VRH 중 어디에 있더라도 마찬가지로 적용된다. 다만, 1주기 전에 입력된 아날로그 전압(VIN)이 V6 내지 V7의 범위에 있는 경우에는 세 개의 비교기(75, 76, 77)만 정상 동작 상태로 한다. 또한, 아날로그 전압(VIN)이 V7 내지 VRH의 범위에 있는 경우에는 두 개의 비교기(76, 77)만 정상 동작 상태로 한다. 또한, 아날로그 전압(VIN)이 V1 내지 V2의 범위에 있는 경우에는 세 개의 비교기(71, 72, 73)만 정상 동작 상태로 한다.
한편, 클록 신호(CLK)에서 1주기 전에 입력된 아날로그 전압(VIN)쪽이 기준 전압보다도 크다고 판정한 비교기가 존재하지 않음을 나타내는 출력(OUT1 내지 OUT7)이 비교기 제어 회로부(611)에 입력되었을 경우, 구체적으로는 비교기 출력(OUT1 내지 OUT7)이 전부 "L"일 경우에는 이하와 같이 한다. 즉, 최하위 및 이것보다 하나 상위의 비교기(71, 72)를 정상 동작 상태로 하고, 다른 비교기(73 내지 77)를 저전력 동작 상태로 한다.
따라서 1주기 전의 아날로그 전압(VIN)이 저위 기준 전압(VRL) 내지 고위 기준 전압(VRH)의 범위의 어느 값인 경우에도 도 29의 표에 나타낸 설정 상태의 관계를 얻을 수 있어, 어느 경우라도 A/D 변환 회로(600) 전체에서의 소비 전력을 억제할 수 있다는 것을 알 수 있다. 또한, 본 실시예 6에서는 실시예 5와 비교하면 알 수 있는 바와 같이 설정용 비교기(P1 등)를 별도로 형성할 필요가 없어, 보다 간단한 A/D 변환 회로가 된다.
본 실시예 6의 A/D 변환 회로(600)에서는, 비교기(71 내지 77)를 정상 동작 상태 혹은 저전력 동작 상태로 선택하는 데 이용하는 아날로그 전압의 타이밍을 항상 지난 번 변환의 타이밍에 일치하게 할 수 있다. 따라서 항상 적절한 비교기를 정상 동작 상태 혹은 저전력 동작 상태로서 선택할 수 있어, 저전력 동작 상태로 할 나머지 비교기의 수를 크게 할 수 있기 때문에 보다 저소비 전력의 A/D 변환 회로로 만들 수 있다.
그리고 A/D 변환 회로(600)에서는, 지난 번 변환에서의 비교기(71 등)의 각 출력(OUT1 등)을 이용하여 이번 변환에서 정상 동작 상태로 할 혹은 저전력 동작 상태로 할 비교기를 선택 결정한다. 따라서 실시예 5에서처럼 입력 정보 신호를 생성하기 위한 회로가 불필요하므로 간단한 구성으로 만들 수 있다.
A/D 변환 회로(600)에서는 지난 번 변환에 있어서의 비교기(71 내지 77)의 출력(OUT1 등)에 기초하여, 이번 변환에 있어서 비교기(71 내지 77) 중 4개 내지 2개만을 정상 동작 상태로 하고, 그 밖의 것들을 저전력 동작 상태로 한다. 따라서 A/D 변환 회로(600)의 소비 전력을 크게 낮출 수 있다.
< 변형예 3 >
계속해서, 실시예 6을 변형한 변형예 3에 관해서 도 30을 참조하여 설명한다. 실시예 6의 A/D 변환 회로(600)에서는 비교기(71 내지 77)로서 초퍼형 비교기(도 5 및 도 25 참조)를 이용하였다. 이에 대하여, 본 변형예 3에서는 차동형 비교기를 이용한 점만이 다르다. 따라서 다른 부분을 중심으로 설명하고, 동일한 부분 은 동일한 번호를 붙이는 동시에 그 설명을 생략 혹은 간략화한다.
전술한 바와 같이 본 변형예 3의 비교기(71 내지 77)는 차동형 비교기이다(도 30 참조). 즉, 비교기(71 내지 77)는 차동 회로(160)에 의해서 아날로그 전압(VIN)과 기준 전압(V1 등)을 비교한다. 차동 회로(160)는 CMOS로 구성되고, 게이트에 아날로그 전압(VIN)이 인가되는 N채널(151) 및 게이트에 기준 전압(V1 내지 V7) 중 어느 하나가 인가되는 N채널(152)을 갖고 있다. N채널(151)의 드레인은 P채널(153)을 통해, N채널(152)의 드레인은 P채널(154)을 통해 각각 전원 공급 전위(VD)에 접속되어 있다. P채널(153, 154)의 게이트는 모두 N채널(151)의 드레인에 접속되어 있다. 또한, N채널(151, 152)의 소스는 공통 접속되고, N채널(156) 및 정전류 회로(155)를 통해 접지되어 있다. 이 차동 회로(160)에서는 아날로그 전압(VIN)과 기준 전압(V1 등)의 차가 N채널(152)의 드레인 전압으로서 나타난다. N채널(152)의 드레인은 스위치(SWQ)를 통해 유지 회로(162)에 접속하고 있다. 이 유지 회로(162)에는 반전기(158, 159)가 직렬로 접속되어, 반전기(158)의 입력단과 반전기(159)의 출력단 사이의 접속을 스위치(SWR)에 의해 개폐한다. 또한, 반전기(158)의 출력단에서 분기된 반전기(161)로부터 비교기 출력(OUT1 내지 OUT7)이 출력된다.
또, 스위치(SWQ, SWR)는 "H" 입력으로 ON이 되고 "L" 입력으로 OFF가 되는 아날로그 스위치이다. 그리고 스위치(SWQ)는 클록 신호(CLK)에 의해, 또한 스위치(SWR)는 반전기(163)를 통해 클록 신호(CLK)에 의해서 제어되고 있기 때문에, 클록 신호(CLK)가 "H"일 경우 스위치(SWQ)와 스위치(SWR)는 서로 역상으로 개 폐된다.
클록 신호(CLK)가 "H"일 때에 스위치(SWQ)는 ON하고 스위치(SWR)가 OFF가 되기 때문에, 기준 전압(V1 등)과 아날로그 전압(VIN)의 비교 결과가 차동 회로(160)로부터 반전기(161)를 통하여 비교기 출력(OUT1 등)으로서 출력된다. 한편, 클록 신호(CLK)가 "L"인 기간에는 스위치(SWQ)가 OFF하고 스위치(SWR)가 ON하기 때문에, 이전의 출력 결과가 유지되어 반전기(161)로부터 계속 출력된다.
여기서 차동 회로(160)는 정전류 회로(155)로서, 2개의 정전류원(155A, 155B)을 갖고 있다. 이 중, 정전류원(155A)은 N채널(151, 152)의 소스와 접지 전위 사이에 삽입되어 있다. 한편, 정전류원(155B)은 설정 신호(CONT71 등)에 의해 개폐 가능한 스위치, 구체적으로는 N채널(157)을 통해 N채널(151, 152)의 소스와 접속하고 있다. 이 때문에, 이 차동 회로(160)에서는 설정 신호(CONT71 등)가 "H"인 경우 정전류(Ia, Ib)가 두 정전류원(155A, 155B) 모두를 통해 각각 흐르기 때문에, 합하여 Ia+Ib의 정전류(제1 정전류)가 흐르는 것이 된다. 한편, 설정 신호(CONT71 등)가 "L"일 때는 정전류원(155A)에만 정전류(Ia)(제2 정전류)가 흐른다. 따라서 이 경우에는 차동 회로(160)에 흐르는 정전류를 감소시킬 수 있어 소비 전력이 낮게 된다. 단, 차동 회로(160)를 통해 흐르는 정전류가 적어지면 N채널(152)의 드레인 전압의 변화가 완만해지기 때문에, 아날로그 전압(VIN)의 변화를 반영하여 올바른 비교 결과를 얻을 수 있게 되기까지의 시간(비교 동작에 필요한 시간)이 길어진다. 한편, 이 비교 동작에 필요한 시간은 아날로그 전압(VIN)과 기준 전압(V1 등)의 전압차가 클수록 짧아진다.
따라서 본 변형예 3과 같이 차동형 비교기(71 내지 77)를 이용하더라도 실시예 6과 같이 하여 A/D 변환할 수 있다. 본 변형예에서는 일반적으로 초퍼형 비교기보다도 소비 전력이 작은 차동형 비교기를 이용하면서도, 더욱 소비 전력을 저감한 A/D 변환 회로(600)로 할 수 있다.
< 실시예 7 >
계속해서, 제7 실시예에 따른 병렬형 A/D 변환 회로(700)에 관해서 도 31 내지 도 34를 참조하여 설명한다. 본 실시예 7의 A/D 변환 회로(700)는 설정용 비교기를 이용하지 않는 점에서 실시예 6과 동일하지만, 4비트의 A/D 변환 회로이며 15개의 비교기(71 내지 85)를 이용하는 점, 비교기 72와 73, 74와 75 등과 같이 2개의 비교기를 하나의 그룹으로 하여 그룹마다 설정 신호(CONTG71 등)로 비교기의 상태 설정을 수행하는 점에서 다르다. 따라서 다른 부분을 중심으로 설명하고, 동일한 부분은 동일한 번호를 붙이는 동시에 그 설명을 생략 혹은 간략화한다.
A/D 변환 회로(700)도 클록 신호(CLK)에서 주어지는 소정 주기마다 아날로그 전압(VIN)을 디지털 출력(DOUT)으로 변환하는 회로이며, 비교부(710), 데이터 래치(320), 부호기(340) 및 제어 회로부(150)를 갖는다(도 1 참조). 비교부(710)에는 고위 기준 전압(VRH)과 저위 기준 전압(VRL), 아날로그 전압(VIN) 외에도, 제어 회로부(150)로부터 클록 신호(CLK)가 입력된다.
도 31에 도시한 비교부(710)에서는 고위 기준 전압(VRH)과 저위 기준 전압(VRL) 사이에 직렬로 접속된 16개의 동일한 전압 분배용 저항(R1 내지 R16)에 의해서 15종의 기준 전압(V1 내지 V15)을 얻고 있다. 또한, 15개의 초퍼형 비교기(71 내지 85) 및 비교기 제어 회로부(711)를 갖고 있다.
비교기(71 내지 85)는 실시예 5에 있어서의 변환용 비교기(71 내지 77)(도 5 및 도 25 참조) 및 실시예 6에서의 비교기(71 내지 77)와 동일한 회로 구성을 갖고 있고, 15종의 기준 전압(V1 내지 V15)을 각각 배타적으로 참조하여 일대일로 대응하고 있다. 이 비교기(71 내지 85)는 비교기 제어 회로부(711)로부터 출력되는 설정 신호(CONTG71 등)에 의해 정상 동작 상태와 저전력 동작 상태 중 어느 하나로 설정된다.
또한, 비교기 출력(OUT1 내지 OUT15)은 데이터 래치(320)에 입력되는 것 외에도，각각 분기되어 비교기 제어 회로부(711)에 입력된다.
또, 도 31에서는 클록 신호(CLK)와 각 비교기와의 접속 배선을 생략하여 기재했지만, 실시예 5(도 22 참조)나 실시예 6(도 28 참조)과 마찬가지로 클록 신호(CLK)는 비교기(71 내지 85)에 각각 입력된다.
비교기 제어 회로부(711)는 이러한 입력된 비교기 출력(OUT1 내지 OUT15)에 소정의 논리 처리를 수행하여, 실시예 5, 6과 같은 설정 신호(CONTG71 내지 CONTG78)를 출력한다. 단, 실시예 5, 6과는 달리 이 설정 신호(CONTG71 등)는, 설정 신호(CONTG71)를 제외하고, 각각 2개의 비교기를 포함하는 하나의 그룹(G72 내지 G78)의 상태 설정을 한다. 예컨대, 설정 신호(CONTG78)는 그룹(G78)에 속하는 2개의 비교기(84, 85)에 입력되어 이들 2개의 비교기(84, 85)의 상태를 동시에 설정한다. 한편, 설정 신호(CONTG71)는 그룹(G71)에 포함되는 하나의 비교기(71)에 입력되어 이 비교기(71)의 상태를 설정한다. 이와 같이, 비교기(71 내지 85)는 8개 그룹(G71 내지 G78)으로 나누어져 있다.
각 비교기(71 내지 85)는 실시예 5의 변환용 비교기(71 내지 77)(도 5 및 도 25 참조)와 동일한 회로 구성을 갖고 있기 때문에, 설정 신호(CONTG71 등)를 고레벨로 하는 정상 동작 상태에서는 스위치(SWL)가 노드(N2)에 접속되어 스위치(SWM)가 ON되고, VIN 취득 상태에서 큰 관통 전류가 흘러 상대적으로 큰 전력을 소비한다. 한편, 설정 신호(CONTG71 등)를 저레벨로 하는 저전력 동작 상태에서는 VIN 취득 상태에서 흐르는 관통 전류가 상대적으로 적어져, 소비 전력도 낮출 수 있다.
단, 실시예 5에서 설명한 것과 같이 비교기(71 등)를 정상 동작 상태로 하면 아날로그 입력 전압(VIN)과 기준 전압의 전압차가 작더라도 충분한 비교 동작 속도를 얻을 수 있다. 한편, 비교기(71 등)를 저전력 동작 상태로 하면 상대적으로 관통 전류를 작게 하고 소비 전력도 작게 할 수 있지만, 아날로그 전압(VIN)과 기준 전압의 차가 작은 경우 충분한 비교 동작 속도를 얻을 수 없다.
이러한 점과 관련하여, 비교기(71 내지 85)에 의해 지난 번(1주기 전)의 변환에서 얻은 비교기 출력(OUT1 내지 OUT15)을 이용하여 설정 신호(CONTG71 등)를 얻는다. 그리고 이 다음(이보다 1주기 후)의 변환에서의 비교기(71 내지 85)의 상태 설정에 이용한다.
구체적으로는, 도 32 및 도 33의 표에 나타낸 바와 같이, 지난 번 변환에 이용한 아날로그 전압(VIN)의 크기에 따라서 각 비교기(71 내지 85)의 설정 상태를 결정한다. 예컨대 지난 번 변환에 이용한 아날로그 전압이 기준 전압 V6 내지 V7의 범위 내에 있는 경우, 이 시점에서 각 비교기(71 내지 85)의 출력(비교 결과)은 하위의 비교기로부터 순서대로 (H, H, H, H, H, H, L, L, L, L, L, L, L, L, L)라는 출력, 즉 출력 코드로 나타내어 「6」이 된다(도 32 참조).
여기서, 입력되는 아날로그 전압(VIN)의 성질을, 1주기의 기간에 아날로그 전압(VIN)이 변화될 수 있는 범위가 A/D 변환 회로(700)로 변환할 수 있는 최대 진폭의 1/8(그룹수의 역수) 이하가 되게 하는 것으로 가정한다. 이 경우 다음 번 변환에서 비교되는 아날로그 전압(VIN)은 기준 전압 V4 내지 V9의 범위(취할 수 있는 출력 코드로「4」 내지 「8」) 내에 있을 것으로 예상된다.
또한, 아날로그 전압과 기준 전압의 전압차가 최대 진폭의 1/8 이상인 경우에는 비교기(71 등)를 저전력 동작 상태로 해도 정확한 비교 동작을 수행할 수 있다고 가정한다. 이것을 고려하면, 1주기 후의 아날로그 전압(VIN)이 V5 내지 V1O의 범위 내의 어느 값을 취했다고 해도, 기준 전압이 V1, V2 및 V11 내지 V14인 비교기(71, 72 및 81 내지 85)는 저전력 동작 상태로 해도 정확하게 비교 동작을 수행할 수 있다는 것을 알 수 있다. 한편, 비교기(73 내지 80)는 정상 동작 상태로 하지 않으면 정확하게 비교 동작을 수행하지 못할 가능성이 있다. 여기서, 전술한 바와 같이 본 실시예 7에서는 각 비교기(71 내지 85)를 8개의 그룹으로 나눠, 각 그룹(G71 등)마다 정상 동작 상태 혹은 저전력 동작 상태로 설정한다. 따라서 그룹 내에 속하는 비교기 중 어느 하나를 정상 동작 상태로 할 필요가 있는 경우에는 그 비교기가 속하는 그룹을 정상 동작 상태로 할 필요가 있다. 이와 같이 생각하면, 그룹(G72 내지 G76)에 속하는 비교기(72 내지 81)를 정상 동작 상태로 할 필요가 있다는 것을 알 수 있다. 한편 그룹(G71, G77, G78)에 속하는 비교기(71, 82 내지 85)는 저전력 동작 상태로 해도 된다는 것을 알 수 있다.
이를 일반화하여 말하면, 클록 신호(CLK)에서 1주기 전에 비교기(71 등)로 얻은 비교 결과{비교기 출력(OUT1 등)}로부터, "H"를 출력하고 있는 비교기(71 내지 76) 중 가장 상위의 비교기(76)가 속하는 특정 그룹(G74)과, 이것보다 하나 및 2개 상위의 그룹(G75, G76) 및 특정 그룹(G74)보다 하나 및 2개 하위의 그룹(G73, G72)에 속하는 비교기(72 내지 81)를 정상 동작 상태로 한다. 한편, 그 밖의 그룹(G1, G77, G78)에 속하는 비교기(71, 82 내지 85)는 저전력 동작 상태로 할 수 있다는 것을 알 수 있다.
상기 관계는 1주기 전에 입력된 아날로그 전압(VIN)이 기준 전압 V1 내지 VRH의 범위 내의 어디에 있더라도 마찬가지로 적용된다. 단, 특정 그룹보다 2개 상위, 하나 및 2개 상위, 하나 및 2개 하위 또는 2개 하위의 그룹 중 어느 하나가 존재하지 않는 경우가 있을 수 있다.
또, 1주기 전에 입력된 아날로그 전압(VIN)이 VRL 내지 V1의 범위 내인 경우 이 시점에서의 비교기(71 등)의 출력은 전부 "L"이 된다. 이 경우 그보다 1주기 후에 비교기(71 등)로 비교되는 아날로그 전압(VIN)은 기준 전압 VRL 내지 V3의 범위에 있게 될 것으로 예상된다.
또한 아날로그 전압과 기준 전압의 전압차를 고려하면, 아날로그 전압(VIN)이 VRL 내지 V3의 범위 내의 어느 값을 취했다 하여도, 기준 전압이 V5 내지 V15인 비교기(75 내지 85)는 저전력 동작 상태로 해도 정확하게 비교 동작을 수행할 수 있다는 것을 알 수 있다. 한편, 비교기(71 내지 74)는 정상 동작 상태로 하지 않으면 정확하게 비교 동작을 수행하지 못할 가능성이 있다. 또한 그룹마다 비교기(71 등)의 상태 설정을 수행하는 것을 고려하면, 그룹(G71 내지 G73){비교기(71 내지 75)}을 정상 동작 상태로 할 필요가 있다는 것을 알 수 있다. 한편, 그룹(G74 내지 G78){비교기(76 내지 85)}은 저전력 동작 상태로 해도 된다는 것을 알 수 있다.
따라서 지난 번 변환의 아날로그 전압(VIN)이 저위 기준 전압(VRL) 내지 고위 기준 전압(VRH) 범위 내의 어느 값인 경우에도 도 32 내지 도 34의 표에 나타낸 설정 상태의 관계를 얻을 수 있어, 어느 경우라도 A/D 변환 회로(700) 전체에서의 소비 전력을 억제할 수 있다는 것을 알 수 있다.
또한 실시예 6과 비교하면 알 수 있는 바와 같이, 본 실시예 7은 그룹(G71 내지 G78)마다 비교기의 상태 설정을 수행하도록 하고 있기 때문에, 각 비교기마다 상태 설정을 하는 경우에 비하여 더 간단한 비교기 제어 회로부(711)로도 충분하다.
이와 같이 하여, 본 실시예 7의 A/D 변환 회로(700)에서는 비교기(71 내지 85)를 그룹(분할군)(G71 내지 G78)마다 정상 동작 상태 및 저전력 동작 상태 중 어느 하나로 한다. 따라서 비교기(71 등)를 정상 동작 상태 및 저전력 동작 상태로 하기 위한 비교기 제어 회로부(711)의 구성이 간단해진다.
또한, 이 A/D 변환 회로(700)에서는 지난 번 변환으로 얻은 비교기(71 내지 85)의 각 출력(OUT1 등)을 이번 변환에서의 비교기(71 등)의 선택에 사용한다. 더구나, 비교기(71 등)를 n=8개의 그룹(분할군)으로 나눠 5 내지 3개의 그룹(분할군)에 속하는 비교기만을 이번 변환에서 정상 동작 상태로 하고, 다른 그룹(분할군)에 속하는 비교기를 저전력 동작 상태로 한다. 따라서 A/D 변환 회로(700)의 소비 전력을 크게 낮출 수 있다.
< 변형예 4 >
상기 실시예 7에서는 비교기(71 내지 85)로 초퍼형 비교기(도 5, 도 25 참조)를 이용했지만, 그 대신 상기한 변형예 3과 같이 차동형 비교기(도 30 참조)를 이용할 수도 있다. 이와 같이 하면, 일반적으로 초퍼형 비교기보다도 소비 전력이 작은 차동형 비교기를 이용하면서도 더욱 소비 전력을 낮춘 A/D 변환 회로로 만들 수 있다.
< 실시예 8 >
계속해서, 제8의 실시예에 따른 병렬형 A/D 변환 회로(800)에 관해서 도 35 및 도 36을 참조하여 설명한다. 본 실시예 8의 A/D 변환 회로(800)는 실시예 5와 같이 7개의 설정용 비교기를 이용하지만, 4비트의 A/D 변환 회로이며, 15개의 변환용 비교기를 이용하는 점에서 다르다. 또한, 실시예 7과 달리 설정용 비교기도 이용하지만, 실시예 7과 같이 변환용 비교기 72와 73, 74와 75등과 같이 2개의 비교기를 하나의 그룹으로 하여 설정 신호(CONTG71 등)로 변환용 비교기(71 내지 85)의 상태 설정을 수행한다. 따라서 실시예 5 및 7과 다른 부분을 중심으로 설명하고, 동일한 부분은 동일한 번호를 붙이는 동시에 그 설명을 생략 혹은 간략화한다.
A/D 변환 회로(800)도 클록 신호(CLK)에서 주어지는 소정 주기마다 아날로그 전압(VIN)을 디지털 출력(DOUT)으로 변환하는 회로이며, 비교부(810), 데이터 래치(320), 부호기(340) 및 제어 회로부(150)를 갖는다(도 1 참조). 비교부(810)에는 고위 기준 전압(VRH)과 저위 기준 전압(VRL) 및 아날로그 전압(VIN) 외에도, 제어 회로부(150)로부터 클록 신호(CLK)가 입력된다.
도 35에 도시한 비교부(810)에서는 고위 기준 전압(VRH)과 저위 기준 전압(VRL) 사이에 직렬로 접속된 16개의 동일한 전압 분배용 저항(R1 내지 R16)에 의해서 15종의 기준 전압(V1 내지 V15)을 얻고 있다. 또한 15개의 초퍼형 변환용 비교기(71 내지 85), 7개의 차동형 설정용 비교기(P2 내지 P14)로 이루어지는 입력 정보 생성 회로부(412) 및 비교기 제어 회로부(811)를 갖고 있다.
이 중, 입력 정보 생성 회로부(412)를 이루는 설정용 비교기(P2, P4 … P14)는 실시예 5에 있어서의 설정용 비교기(P1 내지 P7)(도 10 참조)와 동일한 회로 구성을 갖고 있고, 15종의 기준 전압(V1 내지 V15) 중 하나씩 걸러 V2, V4 … V14를 각각 참조하고 있다. 이 설정용 비교기(P2 등)는 입력된 클록 신호(CLK)의 매 주기마다 각각 아날로그 전압(VIN)과 비교하여 "H" 또는 "L" 중 어느 하나의 레벨을 갖는 설정용 비교기 출력(OP2, OP4 … OP14)을 갱신하여 출력한다.
비교기 제어 회로부(811)는 이러한 입력된 설정용 비교기 출력(OP2 내지 OP14)에 소정의 논리 처리를 수행하여 설정 신호(CONTG71 내지 CONTG78)를 출력한다. 설정 신호(CONTG71 등)는 다음 번 변환, 즉 클록 신호(CLK)의 다음 주기에서 변환용 비교기(71 내지 85)의 상태 설정에 이용된다.
변환용 비교기(71 내지 85)는 실시예 5에서의 변환용 비교기(71 내지 77)(도 5, 도 25 참조)와 동일한 회로 구성을 갖고 있고, 비교기 제어 회로부(811)로부터 출력되는 설정 신호(CONTG71 등)에 의해 정상 비교기로서 비교 동작을 수행할 수 있는 정상 동작 상태와, 정상 동작 상태보다도 낮은 소비 전력을 가지면서 비교 동작을 수행할 수 있는 저전력 동작 상태 2개의 상태의 상태 중 어느 하나로 설정된다.
이 A/D 변환 회로(800)에서는 아날로그 전압(VIN)의 크기가 고위 기준 전압(VRH), 저위 기준 전압(VRL) 및 7개의 기준 전압(V2, V4 … V14)으로 구획되는 범위 중 어디 속하는지에 따라서 설정용 비교기(P2 등)의 출력(OP2 등)이 "H" 혹은 "L"이 된다. 이 때문에, 아날로그 전압(VIN)과 각 설정용 비교기(P2 내지 P14)의 변환용 비교기 출력(OP2 내지 OP14)은 도 36의 표에서 좌측 절반에 나타낸 관계가 된다. 이 설정용 비교기의 출력(OP2 등)은 비교기 제어 회로부(811)에 입력된다.
비교기 제어 회로부(811)에서는 이러한 입력된 설정용 비교기 출력(OP2 내지 OP14)에 소정의 논리 처리를 수행하여 실시예 7과 같은 설정 신호(CONTG71 내지 CONTG78)를 출력한다. 실시예 7과 같이 변환용 비교기(71 내지 85)는 8개 그룹(G71 내지 G78)으로 나누어져 있다. 그룹(G71)은 비교기(71)만을 포함하고 있지만, 다른 그룹(G72 내지 G78)은 모두 2개의 변환용 비교기를 포함하고 있다. 따라서 15개의 변환용 비교기(71 내지 85)는 각 그룹에 포함되는 1개 또는 2개마다 설정 신호(CONTG71 등)에 의해 동시에 그 상태 설정이 이루어진다. 변환용 비교기(71 내지 85)와 설정용 비교기(P2 등)는 이하와 같은 관계로 되어 있다. 즉, 최하위 그룹(G71)을 제외한 그룹(G72 내지 G78)에 있어서, 각각의 그룹(G72 등)에 속하는 변환용 비교기 중 최하위의 변환용 비교기(그룹 내의 최하위 제1 비교기)(72, 74, …, 84)가 각각 참조하는 기준 전압(분할군 기준 전압)(V2, V4, …, V14)을 설정용 비교기(P2 등)도 또한 참조한다. 이와 같이 하여, 7개의 설정용 비교기(P2 등)와 8개의 그룹(G1, G2 등)의 사이에 대응 관계가 형성되어 있다.
여기서, 각 변환용 비교기(71 내지 85)는 실시예 5의 변환용 비교기(71 내지 77)(도 25 참조)와 동일한 회로 구성을 갖고 있기 때문에, 이들은 설정 신호(CONTG71 등)를 "H"로 하면 정상 동작 상태가 된다. 한편, 설정 신호(CONTG71 등)를 "L"로 하면 저전력 동작 상태가 된다.
이러한 점과 관련하여, 설정용 비교기(P2 등)로 소정 시간 전(예컨대 클록 신호에 있어 1주기 전)에 얻은 설정용 비교기 출력(OP2 내지 OP14)을 이용하여 설정 신호(CONTG71 등)를 얻는다. 그리고 그보다 1주기 후에 있어서의 변환용 비교기(71 내지 85)의 상태 설정에 이용한다. 이에 따라, 소정 시간 전에 입력되어 설정용 비교기(P2 등)로 비교한 아날로그 전압(VIN)의 크기에 따라서 각 그룹(G71 내지 G78)마다 각 변환용 비교기(71 내지 85)의 설정 상태가 결정된다.
예컨대 입력되는 아날로그 전압(VIN)의 성질을, 클록 신호(CLK)의 1주기의 기간에 아날로그 전압(VIN)이 변화될 수 있는 범위가 A/D 변환 회로(400)로 변환할 수 있는 최대 진폭의 1/8(그룹수의 역수) 이하가 되게 하는 것이라고 가정한다.
예컨대 1주기 전에 입력된 아날로그 전압(VIN)이 기준 전압 V6 내지 V8의 범위 내에 있는 경우, 이 시점에서의 각 설정용 비교기(P2 등)의 출력(비교 결과)(OP2 등)은 도 21의 표에서 좌측에 나타낸 바와 같이 하위의 설정용 비교기로부터 순서대로 (H, H, H, L, L, L, L)이 된다. 여기서 아날로그 전압(VIN)은 전술한 성질을 갖기 때문에, 변환용 비교기(71 등)로 아날로그 전압(VIN)을 비교한 시점에서 이 아날로그 신호가 취할 수 있는 값은 기준 전압 V4 내지 V10의 범위 내에 한정될 것으로 예상된다.
또한, 아날로그 전압과 기준 전압의 전압차가 최대 진폭의 1/8(그룹수의 역수) 이상인 경우에는, 변환용 비교기(71 등)를 저전력 동작 상태로 해도 정확한 비교 동작을 수행할 수 있다고 가정한다. 이것을 고려하면, 아날로그 전압(VIN)이 V4 내지 V10의 범위 내의 어느 값을 취한다고 해도, 기준 전압이 V1, V2 및 V12 내지 V15인 변환용 비교기(71, 72, 82 내지 85)는 저전력 동작 상태로 해도 정확한 비교 동작을 수행할 수 있다는 것을 알 수 있다. 한편, 변환용 비교기(73 내지 81)는 정상 동작 상태로 하지 않으면 정확하게 비교 동작을 하지 못할 가능성이 있다. 여기서, 전술한 바와 같이 본 실시예 8에서는 각 변환용 비교기(71 내지 85)를 8개의 그룹으로 나눠 각 그룹(G71 등)마다 정상 동작 상태 혹은 저전력 동작 상태로 설정한다. 따라서 그룹 내에 속하는 변환용 비교기 중 어느 하나를 정상 동작 상태로 할 필요가 있는 경우에는, 그 변환용 비교기가 속하는 그룹을 정상 동작 상태로 할 필요가 있다. 이와 같이 생각하면, 그룹(G72 내지 G76){비교기(72 내지 81)}을 정상 동작 상태로 할 필요가 있다는 것을 알 수 있다. 한편 그룹(G71, G77, G78){비교기(71, 82 내지 85)}은 저전력 동작 상태로 해도 된다는 것을 알 수 있다.
이를 일반화하여 말하면, 소정 시간 전에 설정용 비교기(P2 등)로 얻은 비교 결과{설정용 비교기 출력(OP2 등)}로부터, "H"를 출력하고 있는 설정용 비교기(P2, P4, P6) 중 최상위의 설정용 비교기(P6)와 동일한 기준 전압을 참조하는 변환용 비교기(76)가 속하는 특정 그룹(G74)과, 이것보다 하나 및 2개 상위의 그룹(G75, G76) 및 특정 그룹(G74)보다 하나 및 2개 하위의 그룹(G73, G72)에 속하는 비교기(72 내지 81)를 정상 동작 상태로 한다. 한편, 그 밖의 그룹(G1, G77, G78)에 속하는 변환용 비교기(71, 82 내지 85)는 저전력 동작 상태로 할 수 있다는 것을 알 수 있다.
상기 관계는 소정 시간 전에 입력된 아날로그 전압(VIN)이 기준 전압 V2 내지 VRH의 범위 내의 어디에 있더라도 마찬가지로 적용된다. 단, 특정 그룹보다 2개 상위, 하나 및 2개 상위, 하나 및 2개 하위, 또는 2개 하위의 그룹 중 어느 하나가 존재하지 않는 경우가 있을 수 있다.
또, 소정 시간 전에 입력된 아날로그 전압(VIN)이 VRL 내지 V2의 범위 내인 경우, 이 시점에서 각 설정용 비교기(P2 등)의 출력은 전부 "L", 즉 (L, L, L, L, L, L, L)과 같은 출력이 된다. 이 경우 그 후에 변환용 비교기(71 등)로 비교되는 아날로그 전압(VIN)은 기준 전압 VRL 내지 V4의 범위 내에 있을 것으로 예상된다.
또한, 아날로그 전압과 기준 전압의 전압차를 고려하면, 아날로그 전압(VIN)이 VRL 내지 V4의 범위 내의 어느 값을 취한다고 하여도 기준 전압이 V6 내지 V15인 변환용 비교기(76 내지 85)는 저전력 동작 상태로 해도 정확하게 비교 동작을 수행할 수 있다는 것을 알 수 있다. 한편, 변환용 비교기(71 내지 75)는 정상 동작 상태로 하지 않으면 정확하게 비교 동작을 수행하지 못할 가능성이 있다. 이 경우에는 그룹마다 상태 설정을 하는 것을 고려하더라도 동일한 결과가 되어, 그룹(G71 내지 G73){변환용 비교기(71 내지 75)}을 정상 동작 상태로 할 필요가 있다는 것을 알 수 있다. 한편, 그룹(G74 내지 G78){변환용 비교기(76 내지 85)}은 저전력 동작 상태로 해도 된다는 것을 알 수 있다.
따라서 지난 번 변환에 이용한 아날로그 전압(VIN)이 저위 기준 전압(VRL) 내지 고위 기준 전압(VRH) 범위 내의 어느 값인 경우에도 도 36의 표에 나타낸 설정 상태의 관계를 얻을 수 있어, 어느 경우라도 A/D 변환 회로(800) 전체에서의 소비 전력을 억제할 수 있다는 것을 알 수 있다.
또한, 실시예 5와 비교하면 알 수 있는 바와 같이, 본 실시예 8은 그룹(G71 내지 G78)마다 변환용 비교기의 상태 설정을 하도록 하고 있기 때문에, 각 변환용 비교기마다 상태 설정을 하는 경우에 비하여 보다 간단한 비교기 제어 회로부(811)로 충분하다. 더구나, 변환용 비교기와 같은 수(7개)의 설정용 비교기를 이용한 실시예 5와 달리, 변환용 비교기보다도 적은 수의 설정용 비교기를 이용하기 때문에 비교부(810)의 구성도 간단해진다.
따라서 본 실시예 8의 A/D 변환 회로(800)에서는 n=8개의 그룹(분할군)으로 나누어진 m=15개의 변환용 비교기와 7개의 설정용 비교기를 갖는다. 또한 설정용 비교기는 그룹 내에서 최하위의 변환용 비교기(72, 74, … 84)와 동일한 기준 전압(V2, V4 … V14)을 참조하고 있다. 따라서 설정용 비교기(P2 등)와 그룹(G71 등)의 사이에 대응 관계가 생긴다. 이 때문에, 설정용 비교기(P2 등)의 비교 결과에 기초하여 정상 동작 상태 혹은 저전력 동작 상태로 할 변환용 비교기(71 등)를 그룹마다 용이하고 또한 적절하게 선택할 수 있다. 또한 그룹마다 변환용 비교기(71 등)의 상태를 선택하기 때문에 비교기 제어 회로부(811)의 구성이 간단해진다.
또한 일부의 그룹, 구체적으로는 5 내지 3개의 그룹에 속하는 변환용 비교기만을 이번 변환에서 정상 동작 상태로 하고, 다른 그룹에 속하는 변환용 비교기를 저전력 동작 상태로 한다. 따라서 A/D 변환 회로(800)의 소비 전력을 크게 낮출 수 있다.
또, 본 실시예 8에 있어서도 실시예 5에서 설명한 것과 같이 설정용 비교기(P2 등){입력 정보 생성 회로부(412)}를 클록 신호(CLK)와는 다른 제3 클록 신호(CLK3)로 구동할 수도 있다. 제3 클록 신호(CLK3)로서는 클록 신호(CLK)와 동일한 주파수이지만, 역상의 파형이나 1/4주기만큼 옮겨진 파형(도 11 참조) 등 갖는 경우를 예시할 수 있다.
이상에 있어서 본 발명을 실시예 1 내지 8 및 변형예 1 내지 4에 의거하여 설명했지만, 본 발명은 상기 실시예 등에 한정되는 것이 아니라 그 요지를 일탈하지 않는 범위에서 적절하게 변경하여 적용할 수 있는 것은 물론이다.
예컨대 A/D 변환 회로(100 등)에서는, 입력되는 아날로그 신호(VIN)의 진폭이 커지고 주파수가 높아져 클록 신호 1주기의 기간, 혹은 소정 기간 내에 아날로그 전압(VIN)이 변화될 수 있는 범위가 너무 커지면 정확하게 A/D 변환을 수행할 수 없다. 이에 대해서는 동작 상태로 할 비교기의 수를 증가시키는 것으로 대처할 수 있지만, A/D 변환 회로의 소비 전력을 낮추는 효과가 적어진다. 한편, 모든 기간에 걸쳐 아날로그 신호를 정확하게 변환할 수 없더라도, 실시예 2에서 설명한 바와 같이 입력되는 아날로그 신호의 성질과 본 발명의 A/D 변환 회로의 특성을 고려함으로써, 소비 전력이 낮다는 장점을 얻으면서 필요한 기간에만 A/D 변환의 결과를 이용할 수도 있다.
상기 실시예 1에 있어서 중지 상태로 한 비교기에 관해서는, 제1 설정 신호(CONT1A 등)와 제2 설정 신호(CONT1B 등)를 이용하여 강제적으로 "H" 또는 "L"을 출력하도록 비교기의 회로를 구성한다(도 9, 도 10 참조). 그러나 도 1에 파선으로 도시한 바와 같이, 동작 상태로 한 비교기 혹은 중지 상태로 한 비교기에 관한 정보를 비교부(110)로부터 설정 신호(CONT)로서 출력하여 이것을 부호기(140)에 입력하는 것에 의해서, 중지 상태로 한 비교기부터의 출력을 부호기(140)에서 무시하고, 부호기(140) 자신 등이 필요한 데이터를 보충하여 디지털 출력(DOUT)을 출력하도록 구성하여도 무방하다. 다만, 실시예 1과 같이 강제적으로 "H" 또는 "L"을 출력하도록 하면, 데이터 래치(120) 이후의 회로 구성으로 종전과 같은 회로 구성을 사용할 수 있는 이점이 있다.
또한, 상기 실시예 1에서는 초퍼형 비교기에 있어서 스위치(SWA, SWC)를 OFF로 하는 한편 스위치(SWB)를 ON으로 하는 것, 즉 비교 상태(도 6 참조)로 하여 이것을 유지하는 것을 중지 상태에 대응시켰다. 그러나 이 외에도，스위치(SWC)를 OFF로 유지하여 반전기(INV)에 관통 전류가 흐르지 않도록 하고, 스위치(SWA, SWB)는 현재의 상태를 유지하도록 해도 된다. 아날로그 스위치인 스위치(SWA, SWB)의 ON/OFF를 전환할 때에도 약간의 전력의 소비가 있기 때문에, 이와 같이 하면 더욱 전력 소비를 낮출 수 있다.
도 37은 본 발명의 실시예에 따른 A/D 변환 회로의 회로 블록도이다. A/D 변환용 비교기로서 15개의 비교기(CP1 내지 CP15)가 병렬로 구비된 병렬형 A/D 변환 회로이다. 여기서 비교기(CP1 내지 CP15)는 차동형 비교기이다.
각 비교기(CP1 내지 CP15)의 한쪽의 입력 단자인 단자(Vin)에는 입력 전압(VIN)이 입력되는 입력 단자(VIN)가 접속되어 있다. 또 다른 쪽의 입력 단자인 기준 전압 단자(Ref)에는 저전압 레벨(VRL)로부터 고전압 레벨(VRH)까지의 입력 전압 범위를 16등분하여 얻은 기준 전압(V1 내지 V15)이 입력된다. 각 비교기(CP1 내지 CP15)의 출력 신호는 출력 단자(OUT1 내지 OUT15)에 접속되어 있다. 기준 전압(V1 내지 V15)은 입력 전압 범위(VRH, VRL) 사이에 있는 전압 분배용 저항(RF1 내지 RF16)에 의해 생성된다.
각각의 비교기(CP1 내지 CP15)는 각 기준 전압(V1 내지 V15)에 대한 입력 전압(VIN)의 대소 관계를 비교하여, 비교 결과를 출력 신호(OUT1 내지 OUT15)로서 출력한다. 따라서 도 38에 도시한 바와 같이 입력 전압(VIN)이 16개로 분할된 전압 레벨의 범위(VRL 내지 V1,…,V15 내지 VRH) 중의 어디에 있는지가 검출된다. 각각의 전압 범위는 출력 코드(0 내지 15)에 따라 식별되기 때문에, 이 출력 코드(0 내지 15)를 부호화함으로써 4비트 디지털 신호를 A/D 변환의 결과로서 출력할 수 있다.
또한, 각 비교기(CP1 내지 CP15)에는 바이어스 전류 공급 회로(B1 내지 B15)가 구비되어 비교기에 바이어스 전류를 공급한다. 각 바이어스 전류 공급 회로(B1 내지 B15)에는 바이어스 전류 설정 단자(Vb)가 구비되어 있고, 이들 단자는 스위치 부(SW-A, SW-B)의 각각에 개별적으로 구비되어 있는 스위치 회로의 한쪽에 바이어스 전압선(NB1 내지 NB15)으로서 접속되어 있다. 더욱이, 바이어스 전압선(NB1 내지 NB15)에서는 인접하는 배선이 저항 소자(RB1 내지 RB14)를 통해 서로 접속되어, 모든 바이어스 전압선(NB1 내지 NB15)이 직렬로 연결되어 있다. 스위치부(SW-A, SW-B)를 구성하는 각 스위치 회로의 다른 쪽 단자는 스위치부마다 통합되어, 각각 바이어스 전압 단자(VA), (VB)에 접속되어 있다.
도 37에서는 또 다른 1조의 비교기(CP21 내지 CP35) 및 바이어스 전류 공급 회로(B21 내지 B35)가 병렬로 구비되어 있다. 비교기(CP21 내지 CP35)는 비교기(CP1 내지 CP15)와 같은 차동형 비교기인 동시에, 입력 단자(Vin) 단자 및 기준 전압 단자(Ref)에는 비교기(CP1 내지 CP15)와 같이 입력 전압(VIN) 및 기준 전압(V1 내지 V15)이 입력된다. 출력 신호는 바이어스 전압 제어 회로(BC)에 입력되고, 후술할 변환표에 기초하여 스위치부(SW-A, SW-B)의 각 스위치 회로의 개폐 제어를 수행하는 제어 신호(CTA, CTB)가 출력된다. 바이어스 전류 공급 회로(B21 내지 B35)는 바이어스 전류 공급 회로(B1 내지 B15)와 같이 각 비교기(CP21 내지 CP35)에 대하여 바이어스 전류를 공급한다. 바이어스 전류 공급 회로(B21 내지 B35)에서는, 바이어스 전류 설정 단자(Vb)에 공통의 바이어스 전압(V0)이 설정되어 비교기들에 대해 동일한 바이어스 전류가 공급된다. 비교기(CP21 내지 CP35)는 A/D 변환용 비교기(CP1 내지 CP15)에 대한 바이어스 전류를 설정하기 위한 모니터로서 기능한다. 따라서 비교기(CP21 내지 CP35)에 공급되는 바이어스 전류는, 모니터 동작의 수행을 위해 필요한 최저 전류 레벨로 제한되는 것이 일반적이다.
도 39는 바이어스 전압 단자(VA), (VB)에 공급되는 바이어스 전압(VA, VB)의 발생 회로를 나타낸 회로도이다. 바이어스 전압(VA, VB)의 발생 회로는 같은 회로 구성을 갖고 있다. 드레인 및 게이트 단자가 서로 접속된 NMOS 트랜지스터(MA, MB)의 드레인 단자(NA), (NB)에 전류원(IA, IB)이 접속되고, 소스 단자는 접지 전압에 접속된다. 전류원(IA, IB)에서 공급되는 전류값(IA, IB)에 따라서 드레인/게이트 단자(NA), (NB)가 소정의 전압으로 바이어스된다. 이 소정의 전압을 버퍼 회로(BA, BB)에서 받아서 바이어스 전압(VA, VB)을 출력한다. 도 39에서 버퍼 회로(BA, BB)는 전압 추적기(voltage follower) 회로로서 구성되어 있고, 바이어스 전압(VA, VB)은 드레인/게이트 단자(NA), (NB)에서의 소정 전압과 같다.
여기서, 도 37의 A/D 변환 회로에 사용되고 있는 차동형 비교기(CPx) 및 바이어스 전류 공급 회로(Bx)의 구체적인 회로 구성을 도 40에 의해, 그 회로 동작을 도 41에 의해 각각 설명한다.
비교기(CPx)는 차동 증폭부(differential amplifier section)(10)와 그 출력 신호를 클록 신호(CLK1, CLK2)에 동기하여 출력하는 동기부(20)를 구비하고 있다. 차동 증폭부(10)는 차동 비교를 위해 입력 단자(Vin) 및 기준 전압 단자(Ref)간의 차동 비교를 실행하는 차동 쌍(pair) 트랜지스터인 NMOS 트랜지스터(M1, M2)와, 이들의 드레인 단자에 능동 부하로서 접속되며 전류 미러 회로로서 구성된 PMOS 트랜지스터(M3, M4)로 구성되어 있다.
차동 증폭부(10)로부터의 비교 결과 신호(DO)는 트랜지스터(M2)와 트랜지스터(M4)와의 접속점(DO)에서 출력되어 동기부(20)로 입력된다. 동기부(20)에서는, 스위치 회로(SW1)를 통해 입력된 비교 결과 신호(DO)가 스위치 회로(SW2)를 ON시킴으로써 구성되는 2단 구성의 반전기 게이트를 갖는 래치부에 의해 래치된다. 스위치 회로(SW1, SW2)는 상보(相補)적인 클록 신호(CLK1, CLK2)로 제어되고 있으며, 클록 신호(CLK1)에 의해 스위치 회로(SW1)가 ON되어 비교 결과 신호(DO)를 취득한다. 이에 클록 신호(CLK2)에 의해 스위치 회로(SW2)가 ON되어 비교 결과 신호(DO)가 래치된다. 이의 출력 신호는 래치부에서 반전기 게이트를 통한 출력 단자(OUTx)로부터 출력된다.
바이어스 전류 공급 회로(Bx)는 NMOS 트랜지스터(M1, M2)의 접속점(DO)과 접지 전압 사이에 접속된 NMOS 트랜지스터(M5)를 갖추고 있다. 트랜지스터(M5)의 게이트 단자는 바이어스 전류 설정 단자(Vb)에 접속되어 있다. 바이어스 전류 설정 단자(Vb)로부터의, 소정 전압 레벨을 갖는 바이어스 전압에 따라 NMOS 트랜지스터(M5)를 ON시킴으로써, 소정의 바이어스 전류가 차동 증폭부(10)에 공급된다. NMOS 트랜지스터(M5)의 게이트 단자에 바이어스 전압(VA, VB)이 인가되면, NMOS 트랜지스터(M5)와 바이어스 전압(VA, VB) 발생 회로의 NMOS 트랜지스터(MA, MB)는 전류 미러 회로를 구성하여, 각 전류원(IA, IB)에서 공급되는 전류값에 따른 바이어스 전류가 NMOS 트랜지스터(M5)로부터 차동 증폭부(10)에 공급된다.
비교기(CPx)의 회로 동작을 도 41의 동작 파형에 기초하여 설명한다. 기준 전압 단자(Ref)에 설정되는 기준 전압(Vx)과 입력 단자(Vin)로 입력되는 입력 전압(VIN) 간의 관계에 따라서 비교 결과 신호(DO)의 논리 레벨이 반전한다. 즉, 기준 전압(Vx)에 비하여 입력 전압(VIN)이 낮은 경우에는 저레벨 전압이 출력되고, 기준 전압(Vx)에 비하여 입력 전압(VIN)이 높은 경우에는 고레벨 전압이 출력된다. 비교 결과 신호(DO)는 상보적인 클록 신호(CLK1, C2LK)로 동기부(20)에 의해 취득되어 래치된다.
스위치 회로(SW1, SW2)는 클록 신호(CLK1, CLK2)의 고레벨 신호에 의해 ON되는 것으로 하게 되면, 클록 신호(CLK1)의 고레벨 전이에 의해 동기부(20)가 취득한 비교 결과 신호(DO)는 2단의 반전기 게이트를 통해 출력 단자(OUTx)부터 동상(同相)의 신호로서 출력된다. 그 후 클록 신호(CLK1, CLK2)의 논리 레벨이 반전되어 클록 신호(CLK2)의 논리 레벨이 고레벨로 되기 때문에, 취득한 비교 결과 신호(DO)는 래치부에 래치된다. 따라서 클록 신호(CLK1)의 고레벨 전이시부터 클록 신호(CLK2)의 고레벨 기간에 이르기까지, 출력 단자(OUTX)에는 동일한 비교 결과 신호(DO)가 출력되게 된다. 출력 단자(OUTX)로부터 출력되는 신호는 클록 신호(CLK1)의 고레벨 전이시마다 갱신된다. 이에 따라, 클록 신호(CLK1, CLK2)에 동기된 A/D 변환 동작이 수행된다.
다음으로, 각 비교기(CP1 내지 CP15)에 공급되는 바이어스 전류의 설정에 관해서 설명한다. 바이어스 전류의 공급은 바이어스 전류 공급 회로(B1 내지 B15)로의 바이어스 전압 설정에 의해 수행된다. 여기서 바이어스 전압의 설정은, 바이어스 전압 제어 회로(BC)에서 출력되는 제어 신호(CTA, CTB)에 의해 스위치부(SW-A, SW-B) 내의 개개의 스위치 회로가 ON되는 경우에 실행된다. 이러한 제어를 나타낸 표를 도 42에서 볼 수 있다.
도 42에 나타낸 바이어스 전류의 제어에 따라 A/D 변환 동작이 클록 신호 등의 소정 주기마다 수행되는 경우, 이는 인접하는 A/D 변환 동작 사이에서 입력 전압(VIN)의 허용 전압 변동 범위가 출력 코드(0 내지 15)(도 38 참조)의 1출력 코드의 양과 같다는 전제에 기초하여 실행된다. 즉, 어느 시점의 A/D 변환 동작에 있어서의 입력 전압(VIN)의 전압값은, 1주기 전의 A/D 변환 동작에서 수행된 A/D 변환 동작시의 입력 전압(VIN)에 비하여 비교기 1개의 양에 대응되는 전압 변동을 발생시키는 것이라는 전제에 기초하고 있다. 이 전제는, 입력 전압(VIN)이 연속적으로 변동하는 아날로그 전압 신호이기 때문에, 출력 코드로서 설정되는 전압폭이나 A/D 변환 동작의 주기 등을 적절하게 조정함으로써 적합한 조건으로 만들 수 있음은 당연하다.
A/D 변환 동작시에 입력 전압(VIN)이 전압 레벨(V8 내지 V9)의 전압 범위 내에 있다고 하면, 다음 변환 동작에 있어서 입력 전압(VIN)으로서 변동할 가능성이 있는 전압 레벨은 1출력 코드의 양만큼 확장된 전압 레벨(V7 내지 V10) 내에 있는 것으로 간주될 수 있다.
이에 전압 레벨(V7 내지 V10)에 대하여 구비되는 비교기(CP7 내지 CP10) 중 비교기(CP8 및 CP9)로의 바이어스 전압을 바이어스 전압(VB)으로 설정함으로써, 비교기(CP8 및 CP9)에 충분한 바이어스 전류를 공급할 수 있다.
이에 반하여, 다음 변환 동작에 있어서 입력 전압(VIN)으로서 변동할 가능성이 없는 전압 레벨(VRL 내지 V5 및 V12 내지 VRH)에 대하여 구비되는 비교기(CP1 내지 CP5 및 CO12 내지 CP15)에 관해서는 바이어스 전류를 제한할 수 있다. 다음 변환 동작에서 비교기(CP1 내지 CP5 및 CP12 내지 CP15)의 출력 신호(OUT1 내지 OUT5 및 OUT12 내지 OUT15)가 반전할 가능성이 없고, 따라서 신속한 회로 동작을 확보할 필요가 없기 때문이다. 비교기(C1 내지 C5 및 C12 내지 C15)로의 바이어스 전압을 바이어스 전압(VB)보다 낮은 바이어스 전압(VA)으로 설정함으로써, 비교기(CP1 내지 CP5 및 CP12 내지 CP15)로의 바이어스 전류를 제한된 전류값으로 할 수 있다. 비교기(CP1 내지 CP5 및 CP12 내지 CP15)에 있어서의 소비 전류를 감소시킬 수 있다.
여기서, 비교기(CP6, CP7 및 CP10, CP11)에 대해서는 바이어스 전압이 직접 외부로부터 설정되지 않는다. 각 바이어스 전류 공급 회로(B1 내지 B15)의 바이어스 전류 설정 단자(Vb)에 연결되는 바이어스 전압선(NB1 내지 NB15)은 저항 소자(RB1 내지 RB15)를 통해 직렬로 연결되어 있다. 따라서 비교기(CP6, CP7 및 CP10, CP11)에 대하여 설정되는 바이어스 전압은, 바이어스 전압(VA와 VB)을 저항 소자(RB5 내지 RB7 및 RB9 내지 RB11)로 나누어 얻게되는 전압값이 된다. 이 회로는 중간 바이어스 전류가 공급되는 상태로 동작하게 된다.
이상의 바이어스 전류 설정에서는, A/D 변환 동작 기간에 있어서 입력 전압(VIN) 전압 변동의 범위 내에 있는 비교기(CP7 내지 CP10) 중 비교기(CP7, CP10)에 대해서는 보다 한정된 전류값이 공급되게 된다. 그러나 입력 전압(VIN)이 전압 변동의 범위 V7 내지 V10 내의 어느 범위에 있는지는 4개의 비교기(C7 내지 C10) 중 안쪽 2개의 비교기(CP8, CP9)로 판단할 수 있다. 따라서 비교기(CP7 내지 CP10) 중 비교기(CP8, CP9)에 관해서만 충분한 바이어스 전류를 공급해 주면 된다.
이들 설정은 비교기(CP1 내지 CP15)와 동등한 구성을 가지고 동등한 비교 결 과를 출력하는 비교기(CP21 내지 CP35)를 구비하여, 이들 출력 신호(OUT21 내지 OUT35)를 바이어스 전압 제어 회로(BC)에 입력함으로써 수행된다. 즉 어느 시점에서의 A/D 변환 결과에 기초하여, 다음 번 A/D 변환 동작에서의 각 비교기(CP1 내지 CP15)로의 바이어스 전류의 공급을 설정할 수 있다. 이러한 설정은 각 클록 신호(CLK1, CLK2)의 1주기 내에 수행되어야 하고, A/D 변환 동작을 수행하는 비교기(CP1 내지 CP15)보다 동작 성능을 낮게 할 수 있다. 따라서 비교기(CP21 내지 CP35)에 공급되는 바이어스 전류를 제한할 수 있어, 비교기(CP21 내지 CP35)에 관해서는 저소비 전류의 동작이 가능해진다.
이상에 설명한 각 비교기(CP1 내지 CP15)로의 바이어스 전류에 관해서 도 43에 나타내었다. 도 43에서는 바이어스 전압(VA, VB)으로부터 공급되는 바이어스 전류를 각각 20㎂, 50㎂로 한다. 가로축에 비교기(CP1 내지 CP15)의 종류를 도시하고, 세로축에 바이어스 전류를 도시하였다.
바이어스 전압(VB)이 설정되어 있는 비교기(CP8, CP9)에는 50㎂의 바이어스 전류가 공급된다. 한편, 바이어스 전압(VA)이 설정되어 있는 비교기(CP1 내지 CP5 및 CP12 내지 CP15)에는 20㎂의 바이어스 전류가 공급된다. 직접적으로 바이어스 전압이 설정되어 있지 않은 비교기(CP6, CP7 및 CP10, CP11)에 관해서는 바이어스 전압(VA, VB)을 등분하여 얻은 전압이 설정되기 때문에, 바이어스 전류 또한 등분된다. 따라서 비교기(CP6, CP11)에는 30㎂의 바이어스 전류가 공급되고, 비교기(CP7, CP10)에는 40㎂의 바이어스 전류가 공급된다.
여기서 유의해야 할 것은 비교기에 공급되는 바이어스 전류의 차이에 기인하 는 오프셋 전압의 존재이다. 2개의 비교기에 공급되는 바이어스 전류가 다르면 이들 비교기 사이에서 오프셋 전압이 발생하는 것은 일반적으로 알려져 있으며, 이를 도 44에 나타내었다. 여기서 바이어스 전류의 차이에 대응하여 오프셋 전압이 커지는 것을 알 수 있다. 이 오프셋 전압이 1출력 코드의 양을 넘어서 커지면, 올바른 출력 코드를 출력하지 못하고 미스코드(miscode)가 생기게 된다.
도 37의 실시예에서는, 저전압 레벨(VRL)로부터 고전압 레벨(VRH)까지의 입력 전압 범위를 16등분한 전압이 1 출력 코드의 전압 범위이다. 예컨대 VRH=2V, VRL=0.5V인 경우 1출력 코드의 전압 범위는 (2-0.5)÷6≒94㎷가 된다. 미스코드가 발생시키지 않으려면 오프셋 전압이 94㎷ 보다 작아야 한다. 도 44로부터 알 수 있듯이, 인접하는 비교기 사이에서의 바이어스 전류차는 대략 15㎂ 보다 작아야 한다.
따라서 바이어스 전류가 20㎂ 및 50㎂로 설정되는 비교기(CP1 내지 CP5, CP12 내지 CP15 및 CP8, CP9)에 사이에 있는 비교기가, 비교기(CP6, CP7 및 CP10, CP11)로서 한 쪽에 2개씩 존재하는 실시예(도 42 참조)에서는, 인접하는 비교기 사이의 바이어스 전류차가 10㎂가 된다. 도 44로부터 이 때의 오프셋 전압은 62.5㎷이며, 이는 미스코드가 발생하는 94㎷ 보다 작은 오프셋 전압이 되지만 A/D 변환 동작에 수반하는 미스코드는 발생하지 않는다.
여기서, 외부에서 직접적으로 바이어스 전압이 설정되지 않는 비교기의 수를 2개에서 더욱 증가시키면, 바이어스 전류차는 더욱 감소하여 오프셋 전압을 개선할 수 있다.
저전압 레벨(VRL), 고전압 레벨(VRH) 및 출력 코드수에 대응하여 조정함으로써, 1출력 코드의 양에 대응하는 전압 범위를 적절하게 설정하여 미스코드의 발생을 방지할 수 있다. A/D 변환 동작 기간의 입력 전압(VIN) 전압 변동량의 범위 내에 있는 비교기에 대해서는 충분한 바이어스 전류를 확보하여 변환 속도를 유지하는 동시에, 입력 전압(VIN)의 전압 변동 범위 밖에 있는 비교기에 대해서는 바이어스 전류가 제한된다. 낮은 바이어스 전류 동작을 실행하는 비교기(CP21 내지 CP35)에 의해 저소비 전류 동작을 수행할 수 있다. 동시에, 비교기 사이의 오프셋 전압의 발생을 억제할 수 있어, A/D 변환 동작에서의 미스코드를 방지할 수 있다.
또한, 상기한 설명에서는 A/D 변환 동작시에 입력 전압(VIN)이 전압 레벨(V8 내지 V9)의 전압 범위 내에 있는 경우를 예로 설명을 했지만, 그 밖의 전압 레벨에 있는 경우에 관해서도 동일한 설정을 수행할 수 있음은 물론이다.
도 45에는 본 발명의 실시예에 따른 A/D 변환 회로에 대한 변형예를 도시하였다. 도 37에서의 비교기(CP21 내지 CP35) 및 바이어스 전류 공급 회로(B21 내지 B35)를 삭제한 구성이다. 비교기(CP21 내지 CP35)의 출력 신호(OUT21 내지 OUT35) 대신에 비교기(CP1 내지 CP15)의 출력 신호(OUT1 내지 OUT15)가 바이어스 전압 제어 회로(BC)에 입력된다. 도 37에서 비교기(CP1 내지 CP15)와 비교기(CP21 내지 CP35)에 있어서는, 충분한 바이어스 전류를 확보하는 변환 속도를 갖는 동일한 입력 신호{입력 전압(VIN) 및 기준 전압(V1 내지 V15)}가 동일한 전압 변동량의 범위 내에 있는 비교기에 대해 입력되기 때문에, 동일한 출력 신호를 얻을 수 있어 이러한 변형이 가능하게 된다. 또한, 제3 바이어스 전압(VC)에 대하여 제어 신호(CTC) 에 의해 제어되는 스위치부(SW-C)를 갖추고 있다.
스위치부(SW-A, SW-R)에 더하여 스위치부(SW-C)를 갖추고, 제어 신호(CTC)에 의해 선택된 바이어스 전압선(NB1 내지 NB15)에 바이어스 전압(VC)을 설정하는 구성이기 때문에, 3종류의 바이어스 전압(VA 내지 VC)을 설정하는 것이 가능하다. 양단의 바이어스 전압선(NB1, NB15)으로부터 소정 위치까지의 바이어스 전압선 및 중간의 바이어스 전압선에 각 바이어스 전압(VA 내지 VC)을 설정함으로써, 바이어스 전압(VA 내지 VC)이 직접 설정되지 않는 바이어스 전압선에 4종류 이상의 바이어스 전류를 공급하는 것이 가능해진다.
또한, 비교기(CP21 내지 CP35) 및 바이어스 전류 공급 회로(B21 내지 B35)가 구비되어 있지 않기 때문에, 더욱 저소비 전력의 동작이 가능해진다. 이 변형예는 또한 회로 규모를 축소할 수 있다는 점에서 편리하다.
이상 상세하게 설명한 바와 같이, 본 실시예에 따른 전류 공급 회로 및 A/D 변환 회로에서 바이어스 전류 설정 단자(Vb) 사이에는 저항 소자(RB1 내지 RB15)가 직렬로 연결되어 있다. 따라서 소정의 바이어스 전압(VA, VB)이 설정되지 않는 바이어스 전류 설정 단자(Vb)에 관해서는, 소정의 바이어스 전압(VA, VB)을 각각 저항 소자(RB1 내지 RB15)로 등분하여 얻은 전압이 설정된다. 동작 상태가 다른 비교기인 비교기(CP1 내지 CP15) 사이에 있는 비교기(CP1 내지 CP15)에 관해서는, 소정 바이어스 전압(VA, VB)에 의해 공급되는 바이어스 전류 사이의 중간 바이어스 전류를 공급할 수 있다.
소정의 전압 영역{다음 A/D 변환 동작에서 전압이 변동하는 전압 범위이고, 입력 전압(VIN)의 전압값을 포함하는 영역}에 대하여 비교 동작을 수행하는 제1 비교기인 비교기(CP8, CP9)는, 제1 설정 전압인 바이어스 전압(VB)에 의해 정상 비교 동작 상태를 유지하여 신속한 비교 동작을 확보할 수 있다. 소정 전압 영역 외의 전압값에 대하여 비교 동작을 수행하는 제2 비교기인 비교기(CP1 내지 CP5, CP12 내지 CP15)는 통상의 비교 동작 상태로 유지할 필요가 없기 때문에, 제2 설정 전압인 바이어스 전압(VA)에 의해 바이어스 전류를 감소시켜 전력 절약 상태로 할 수 있다.
A/D 변환 동작 기간에서 입력 전압(VIN)의 전압 변동 범위 내에 있는 비교기에 대해서는 충분한 바이어스 전류를 확보하여 변환 속도를 유지하는 동시에, 입력 전압(VIN)의 전압 변동 범위 외에 있는 비교기에 대해서는 바이어스 전류가 제한되어, 저바이어스 전류 동작이 수행되는 비교기(CP21 내지 CP35)에 의해 저소비 전류 동작을 행할 수 있게 한다. 동시에, 비교기 사이의 오프셋 전압의 발생을 억제할 수 있어 A/D 변환 동작에 있어서의 미스코드를 방지할 수 있다.
여기서, A/D 변환 동작에 있어서의 미스코드의 방지는 저전압 레벨(VRL), 고전압 레벨(VRH) 및 출력 코드수에 따른 조정을 통하여 1출력 코드의 양에 대응하는 전압 범위를 적절하게 설정함으로써 실현할 수 있다.
또한, 양단을 포함하는 3 이상의 바이어스 전류 설정 단자(Vb)에 대하여 소정 바이어스 전압(VA, VB)을 설정해 주면, 비교기(CP1 내지 CP15)마다 3종류 이상의 바이어스 전류를 공급하는 것이 가능하다. 또한, 양단 및 중간 위치의 바이어스 전류 설정 단자(Vb)를 포함하는 4 이상의 바이어스 전류 설정 단자(Vb)에 대하여 소정 바이어스 전압(VA 내지 VC)을 설정해 주면, 비교기(CP1 내지 CP15)마다 4종류 이상의 바이어스 전류를 공급하는 것이 가능하다.
또한, 바이어스 전압(VA 내지 VC)의 설정은 제어 신호(CTA 내지 CTC)에 따라 스위치부를 제어함으로써 수행할 수 있다.
또한, 인접 비교기(CP1 내지 CP15) 사이의 오프셋 전압을 A/D 변환 회로에서의 전압 분해능(resolution)에 비하여 작게 설정하는 것이 가능하며, A/D 변환 동작에서의 변환 오류는 발생하지 않는다.
또한, 본 발명은 상기 실시예에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위 내에서 여러 가지의 개량, 변형이 가능한 것은 물론이다.
예컨대, 본 실시예에 있어서는 기능 회로의 예로서 A/D 변환 회로를 설명했지만, 본 발명은 이것에 한정되는 것이 아니다. 예컨대, 현재의 동작 상태에 따라서 다음 동작 상태를 결정해 나가는 기능 회로에 대해서는, 다음 동작시에 회로 동작이 예측되는 회로 유닛에 대해서만 충분한 회로 동작을 확보할 수 있는 바이어스 전류를 공급하는 동시에, 회로 동작이 예측되지 않는 회로 유닛에 대해서는 바이어스 전류를 제한하여 저소비 전류 동작을 수행하는 본 발명을 적용할 수 있다. 회로 동작 성능을 유지하면서도, 회로 동작에 직접 관계하지 않는 회로 유닛을 저소비 전류 하에서 동작시킬 수 있다.
또한, 바이어스 전류를 설정하는 2종류 또는 3종류의 바이어스 전압(VA 내지 VC)을 예를 들어 설명했지만, 스위치부를 더 구비함으로써 4종류 이상의 바이어스 전압을 설정하는 것도 가능하다.
또한, 바이어스 전압(VA, VB)이 설정된 비교기 사이에 2개의 비교기가 있는 경우에 관해서 설명했지만, 바이어스 전류차에 수반하는 오프셋 전압에 따라, 또한 저전압 레벨(VRL), 고전압 레벨(VRH) 및 출력 코드수에 따른 1출력 코드의 양에 대응하는 전압 범위에 따라 비교기수를 적절하게 설정하여 바이어스 전류차를 조정할 수 있다. 이에 따라 비교기 사이의 오프셋 전압을 조정할 수 있다.
본 발명에 따르면, 복수의 비교기를 갖춘 병렬형 A/D 변환부를 갖는 A/D 변환 회로의 제공, 더욱 상세하게는 비교 상태가 변화되는 비교기에 대해서는 필요한 바이어스 전류를 확보하여 A/D 변환 동작시의 회로 성능을 유지하면서, 비교 상태가 변화하지 않는 비교기에 대해서는 바이어스 전류를 감소시킬 수 있는 전류 공급 회로 및 A/D 변환 회로의 제공이 가능해진다.

Claims (54)

  1. 복수의 제1 비교기를 이용하여, 입력된 아날로그 전압을 제1 클록 신호에 기초하여 디지털값으로 변환하는 병렬형 A/D 변환 회로로서,
    상기 복수의 제1 비교기는 제어 신호에 의해 각각 동작 상태와 중지 상태 중 어느 하나를 선택할 수 있도록 구성되고,
    상기 제1 클록 신호 또는 이것과 다른 제2 클록 신호를 이용하여 소정 시간 전에 입력된 상기 아날로그 전압에 기초하여 생성된 입력 정보 신호에 따라, 상기 복수의 제1 비교기 중 일부의 제1 비교기를 상기 동작 상태로 하고, 나머지 제1 비교기를 상기 중지 상태로 유지하는 상기 제어 신호를 출력하는 비교기 제어 회로부를 포함하는 A/D 변환 회로.
  2. 제1항에 있어서, 상기 제1 클록 신호 또는 제2 클록 신호에 따라서 동작하고, q종(q는 q>3인 자연수)의 기준 전압 중 어느 하나를 참조하고 있는 상기 소정 시간 전에 입력된 아날로그 전압과 상기 기준 전압을 각각 비교하는 q개의 제2 비교기를 구비하고, 비교 결과를 상기 입력 정보 신호로서 출력하는 입력 정보 생성 회로부를 포함하는 A/D 변환 회로.
  3. 제2항에 있어서, 상기 q종의 기준 전압 중 어느 하나를 참조하여 현재의 상기 아날로그 전압과 상기 기준 전압을 각각 비교하는 q개의 상기 제1 비교기를 구비하고,
    상기 비교기 제어 회로부는,
    상기 기준 전압보다 상기 소정 시간 전에 입력된 아날로그 전압 쪽이 크다고 판정한 제2 비교기가 적어도 하나 이상 존재함을 나타내는 상기 입력 정보 신호가 입력되었을 때에는,
    상기 판정을 한 제2 비교기 중 최상위의 제2 비교기가 참조하는 기준 전압과 동일한 기준 전압을 참조하는 상기 제1 비교기와, 소정의 경우 이 제1 비교기에 인접하는 제1 비교기 중 적어도 어느 하나를 상기 동작 상태로 하고, 나머지 제1 비교기를 상기 중지 상태로 유지하며,
    상기 기준 전압보다 상기 소정 시간 전에 입력된 아날로그 전압 쪽이 크다고 판정한 제2 비교기가 존재하지 않음을 나타내는 상기 입력 정보 신호가 입력되었을 때에는,
    최하위의 제1 비교기를 상기 동작 상태로 하고, 나머지 제1 비교기를 상기 중지 상태로 유지하는 것인 A/D 변환 회로.
  4. 제2항 또는 제3항에 있어서, 상기 입력 정보 생성 회로부는, 상기 제2 클록 신호를 이용하여, 상기 입력 정보 신호로서, 상기 제1 클록 신호의 1주기보다 짧은 시간만큼 전에 입력된 상기 아날로그 전압에 기초하여 생성된 입력 정보 신호를 생성하는 것인 A/D 변환 회로.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 복수의 제1 비교기는 모두 초퍼형 비교기이고,
    상기 중지 상태는, 이러한 초퍼형 비교기에 포함되는 스위치 소자 중, 논리 소자의 입력단과 출력단을 단락함으로써 고유 전압을 발생시키는데 이용하는 단락용 스위치 소자를 개방 상태로 하는 것을 포함하는 것인 A/D 변환 회로.
  6. 복수의 비교기를 이용하여, 입력된 아날로그 전압을 클록 신호에 기초하여 디지털값으로 변환하는 병렬형 A/D 변환 회로로서,
    상기 복수의 비교기는 제어 신호에 의해 각각 동작 상태와 중지 상태 중 어느 하나를 선택할 수 있도록 구성되고,
    지난 번(前回) 변환에 이용한 상기 아날로그 전압에 기초하여 생성된 입력 정보 신호에 따라, 상기 복수의 비교기 중 일부의 비교기를 이번(今回)의 변환에 있어서 상기 동작 상태로 하고, 나머지 비교기를 상기 중지 상태로 유지하는 상기 제어 신호를 출력하는 비교기 제어 회로부를 포함하는 A/D 변환 회로.
  7. 제6항에 있어서, 지난 번 변환에서의 상기 복수의 비교기의 각 출력을 상기 입력 정보 신호로서도 이용하는 A/D 변환 회로.
  8. 제6항 또는 제7항에 있어서, p종(p는 p>3인 자연수)의 기준 전압 중 어느 하나를 참조하는 p개의 상기 비교기를 구비하고,
    상기 비교기 제어 회로부는,
    상기 지난 번 변환에 있어서 상기 기준 전압보다 입력된 아날로그 전압 쪽이 크다고 판정한 비교기가 적어도 하나 이상 존재할 때에는,
    상기 판정을 한 비교기 중 최상위의 비교기와, 소정의 경우 이 비교기에 인접하는 비교기 중 적어도 어느 하나를 상기 동작 상태로 하고, 나머지 비교기를 상기 중지 상태로 유지하며,
    상기 지난 번 변환에 있어서 상기 기준 전압보다 입력된 아날로그 전압 쪽이 크다고 판정한 비교기가 존재하지 않을 때에는,
    최하위의 비교기를 상기 동작 상태로 하고, 나머지 비교기를 상기 중지 상태로 유지하는 것인 A/D 변환 회로.
  9. 제6항 또는 제7항에 있어서, m종(m은 m>7인 자연수)의 기준 전압 중 어느 하나를 참조하는 m개의 상기 비교기를 구비하고,
    상기 비교기를 하위로부터 상위 또는 상위로부터 하위를 향하여 서열 순으로 각각 int(m/n)개 또는 int(m/n)+1개의 비교기를 포함하는 n개(n은 n>3, m≥2n인 자연수)의 분할군으로 나누었을 때(단, int(a)는 실수 a의 정수부를 추출하는 함수),
    상기 비교기 제어 회로부는,
    상기 지난 번 변환에 있어서 상기 기준 전압보다 입력된 아날로그 전압 쪽이 크다고 판정한 비교기가 적어도 하나 이상 존재할 때에는,
    이 중 최상위의 비교기가 속하는 분할군과, 이 분할군에 인접하는 분할군 중 적어도 어느 하나에 속하는 비교기를 상기 동작 상태로 하고, 나머지 분할군에 속하는 비교기를 상기 중지 상태로 유지하며,
    상기 지난 번 변환에 있어서 상기 기준 전압보다 입력된 아날로그 전압 쪽이 크다고 판정한 비교기가 존재하지 않을 때에는,
    최하위의 분할군에 속하는 비교기를 상기 동작 상태로 하고, 나머지 분할군에 속하는 비교기를 상기 중지 상태로 유지하는 것인 A/D 변환 회로.
  10. 제6항 또는 제7항에 있어서, 상기 복수의 비교기는 모두 초퍼형 비교기이고,
    상기 중지 상태는, 이러한 초퍼형 비교기에 포함되는 스위치 소자 중, 논리 소자의 입력단과 출력단을 단락함으로써 고유 전압을 발생시키는 데 이용하는 단락용 스위치 소자가 개방된 상태를 포함하는 것인 A/D 변환 회로.
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