JPH05199116A - Ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】 【目的】 より小型化を図り、又、より高速Ａ／Ｄ変換
を可能とする。 【構成】 ＰチャネルＭＯＳトランジスタＴＰのソース
は電源Ｖ_DDに接続され、ドレインはコンパレータ出力Ｃ
out 及びＮチャネルＭＯＳトランジスタＴＮのドレイン
に接続される。該ＮチャネルＭＯＳトランジスタＴＮの
ソースは、グランドＧＮＤに接続される。ＰチャネルＭ
ＯＳトランジスタＴＰとＮチャネルＭＯＳトランジスタ
ＴＮとのゲートは、コンパレータ入力Ｃinに接続され
る。その所定論理閾値は、ＰチャネルＭＯＳトランジス
タ及びＮチャネルＭＯＳトランジスタに関する回路パラ
メータ、例えばゲート長Ｌやゲート幅Ｗや電源Ｖ_DDの電
圧などによって調整される。前記コンパレータ入力Ｃin
に入力されるアナログ入力値Ａinと前記論理閾値との比
較結果が、前記コンパレータ出力Ｃout へと出力され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ入力値をデジ
タル値に変換するＡ／Ｄコンバータに係り、特に、より
小型化を図ることが可能であり、又、高速Ａ／Ｄ変換が
可能なＡ／Ｄコンバータに関する。あるいは、複数のコ
ンパレータを備えた、アナログ入力値をデジタル値に変
換するＡ／Ｄコンバータに係り、特に、消費電流の変動
のピーク値を抑え、又、該消費電流の変動に伴った電源
ノイズを低減することができるＡ／Ｄコンバータに関す
る。

【０００２】

【従来の技術】Ａ／Ｄコンバータは、計測装置、例えば
デジタルボルトメータやプログラマブル電源など、工業
用分野では古くから用いられている。又、近年、Ａ／Ｄ
コンバータは、コンパクトディスクプレーヤなどの民生
用や、デジタル回線に電話を接続するためのコーデック
などの特殊分野などにも用いられるようになっている。

【０００３】又、家庭用ＶＴＲ（video tape recorder
）装置での特殊再生やノイズリダクション用として、
６〜８ビットの１０〜２０ＭＨz の高速動作が可能なＡ
／Ｄコンバータが使用されている。比較的大容量のＤＲ
ＡＭ（dynamic random accessmemory）が比較的安価に
用いられるようになるなど、近年のデジタル技術の発達
によって、Ａ／Ｄコンバータは、画像処理装置やデジタ
ルシグナルプロセッサなど、広範囲に用いられている。
このような画像処理装置やデジタルシグナルプロセッサ
などに用いられるＡ／Ｄコンバータは、より高速な動作
が要求される。

【０００４】高速動作が可能なＡ／Ｄコンバータとして
は、フラッシュ型Ａ／Ｄコンバータが知られている。こ
のフラッシュ型Ａ／Ｄコンバータは、例えばこれがn ビ
ットのフラッシュ型Ａ／Ｄコンバータである場合には、
合計（２ⁿ −１）個のコンパレータを同時動作させてＡ
／Ｄ変換するというものである。これら合計（２ⁿ −
１）個の各コンパレータには、合計２ⁿ 個の同一抵抗値
の抵抗素子が直列接続されたラダー抵抗を用いて基準電
圧を分圧した、電圧の互いに異なる比較参照電圧がそれ
ぞれ入力されている。従って、個々のコンパレータは、
それぞれに入力された比較参照電圧とアナログ信号電圧
とを比較する。又、このような合計（２ⁿ −１）個のコ
ンパレータによる比較結果に基づいて、エンコードされ
たn ビットのデジタル信号を出力する。このようなフラ
ッシュ型Ａ／Ｄコンバータによれば、積分型Ａ／Ｄコン
バータや逐次比較型Ａ／Ｄコンバータに比べ、はるかに
高速に、入力されたアナログ信号電圧に対応するデジタ
ル信号を得ることができる。

【０００５】又、高速動作が可能なＡ／Ｄコンバータに
関して、特公平２−３９１３６では、近年２ステップフ
ラッシュ型Ａ／Ｄコンバータと呼ばれるものに関する技
術が開示されている。該特公平２−３９１３６で開示さ
れている２ステップフラッシュ型Ａ／Ｄコンバータは、
例えばこれが（m ＋n ）ビットＡ／Ｄコンバータの場
合、まず合計（２^m −１）個のコンパレータを用いて上
位m ビットに相当するＡ／Ｄ変換を行い、この後、該上
位m ビットに相当するＡ／Ｄ変換の結果に基づいて、合
計（２ⁿ −１）個の別のコンパレータを用いて下位n ビ
ットに相当するＡ／Ｄ変換を行うというものである。従
って、該２ステップフラッシュ型Ａ／Ｄコンバータに用
いられるコンパレータの個数は、合計（２^(m+n) −２）
個であり、前述の一般的なフラッシュ型Ａ／Ｄコンバー
タに比べ非常に減少することができる。

【０００６】又、このような２ステップフラッシュ型Ａ
／Ｄコンバータのコンパレータとして、近年、チョッパ
型コンパレータが用いられている。このチョッパ型コン
パレータは、ＣＭＯＳ（complementary metal oxide se
miconductor ）インバータの入力に直列接続されたコン
デンサへと、まずアナログ信号電圧を入力し、この際、
該ＣＭＯＳインバータのその入力と出力とを短絡させる
ことにより、該アナログ信号電圧に対応する電荷Ｑを該
コンデンサへと蓄える。この後、該ＣＭＯＳインバータ
のその入力と出力を開放させ、前記アナログ信号電圧が
入力されていたコンデンサを比較参照電圧へと接続す
る。このとき、前記ＣＭＯＳインバータの出力は、前記
アナログ信号電圧と前記比較参照電圧との差の値の正負
に従った出力となる。

【０００７】又、特開平１−２５９６２８では、Ａ／Ｄ
変換器に用いられるコンパレータ、特に差動増幅器を用
いたコンパレータにおいて、補正入力端子を設けるとい
う技術が開示されている。前記差動増幅器を用いたコン
パレータは、前述のチョッパ型コンパレータと共に、前
記Ａ／Ｄコンバータに広く用いられるコンパレータであ
る。該特開平１−２５９６２８で開示されている技術に
よれば、オフセット電圧のばらつきの影響を受けない、
高精度・高速のＡ／Ｄ変換器を提供することができる。
例えば、前記差動増幅器を用いるコンパレータのＭＯＳ
（metal oxidesemiconductor ）トランジスタを用いた
場合の、ペアで用いるトランジスタの閾値電圧の不揃い
によるオフセット電圧のばらつきの問題を低減すること
ができる。

【０００８】

【発明が達成しようとする課題】しかしながら、前述の
フラッシュ型Ａ／Ｄコンバータは、前記積分型Ａ／Ｄコ
ンバータや前記逐次比較型Ａ／Ｄコンバータに比べ、遥
かに高速変換することができるという利点を有する反
面、用いられるコンパレータの個数が非常に多いという
問題がある。

【０００９】又、前述の２ステップフラッシュ型Ａ／Ｄ
コンバータにおいても、通常の前記フラッシュ型Ａ／Ｄ
コンバータに比べ、その用いられるコンパレータの個数
が減少されているとは言え、やはり用いられるコンパレ
ータの個数が多いという問題がある。例えば、８ビット
の２ステップフラッシュ型Ａ／Ｄコンバータでは、合計
（２⁴ ＋２⁴ −２＝３０）個のコンパレータを必要とし
てしまう。従って、前記２ステップフラッシュ型Ａ／Ｄ
コンバータをも含め、前記フラッシュ型Ａ／Ｄコンバー
タについては、その回路規模が大きくなってしまい、集
積回路化した場合のチップサイズが大きくなってしまう
という問題がある。

【００１０】又、前記Ａ／Ｄコンバータに用いられる前
記チョッパ型コンパレータは、比較される２つの電圧、
即ちアナログ入力値と比較参照電圧とを交互に入力しな
ければならない。従って、変換動作時間が長くなってし
まっていた。又、該チョッパ型コンパレータのＡ／Ｄ変
換動作は、コンデンサへのアナログ入力値に従った電荷
の充電や比較参照電圧に従った電荷の充電や、電荷の短
絡放電による初期化などの動作を行うものであり、ノイ
ズの発生などの問題をも有している。又、該チョッパ型
コンパレータには、Ａ／Ｄ変換中、このようなダイナミ
ックな動作を行うので、消費電力が比較的大きいという
問題もあった。

【００１１】一方、前記Ａ／Ｄ変換器に用いられる前記
差動増幅器を用いたコンパレータは、その動作速度が２
０〜３０ＭＨz 程度である。従って、これ以上の速度の
変換動作を行う前記Ａ／Ｄコンバータに用いることはで
きなかった。

【００１２】本願の第１発明は、前記従来の問題点を解
決するべく成されたもので、より小型化を図ることが可
能であり、又、高速Ａ／Ｄ変換が可能なＡ／Ｄコンバー
タを提供することを目的とする（以降、第１目的と称す
る）。

【００１３】一方、本願の第２発明は、前記従来の問題
点を解決するべく成されたもので、消費電流の変動のピ
ーク値を抑え、又、該消費電流の変動に伴った電源ノイ
ズを低減することができるＡ／Ｄコンバータを提供する
ことを目的とする（以降、第２目的と称する）。

【００１４】

【課題を達成するための手段】前記第１発明は、アナロ
グ入力値をデジタル値に変換するＡ／Ｄコンバータにお
いて、コンパレータ入力と所定論理閾値とに従って、ス
イッチング能動素子にてコンパレータ出力を出力すると
共に、又、前記スイッチング能動素子に関する回路パラ
メータを調整することによって、前記論理閾値が前記ア
ナログ入力値の取り得る範囲内に設定されたスイッチン
グコンパレータを少なくとも１つ備え、前記コンパレー
タ入力へと前記アナログ入力値を導入するようにし、
又、前記コンパレータ出力に基づいて前記デジタル値を
決定することにより、前記第１目的を達成したものであ
る（請求項１対応）。

【００１５】又、前記第１発明のＡ／Ｄコンバータにお
いて、前記スイッチングコンパレータの構成が、ＣＭＯ
Ｓインバータの構成とすることにより、前記第１目的を
達成すると共に、より消費電力の減少を図ったものであ
る（請求項２対応）。

【００１６】又、前記第１発明のＡ／Ｄコンバータにお
いて、前記スイッチングコンパレータが、これへの供給
電源の調整にて、前記論理閾値が設定することにより、
前記第１目的を達成すると共に、様々な前記論理閾値の
設定をより容易に行えるようにしたものである（請求項
３対応）。

【００１７】又、前記第１発明のＡ／Ｄコンバータにお
いて、更に、前記スイッチングコンパレータの前記論理
閾値を変化させるための、複数の閾値可変スイッチ素子
によって構成される閾値可変スイッチ群と、複数の前記
スイッチング能動素子によって構成されており、前記閾
値可変スイッチ群の個々の前記閾値可変スイッチ素子の
オンオフにて、互いに並列に接続される、その前記スイ
ッチング能動素子の個数を変化させ、これによって前記
論理閾値を変化させるスイッチング能動素子群とを備え
ることにより、前記第１目的を達成すると共に、前記論
理閾値を可変としたものである（請求項４対応）。

【００１８】一方、前記第２発明は、複数のコンパレー
タを備えた、アナログ入力値をデジタル値に変換するＡ
／Ｄコンバータにおいて、少なくとも前記コンパレータ
の１つに設けられた比較動作停止スイッチを備え、該比
較動作停止スイッチのオンオフ時期を制御することによ
り、複数の前記コンパレータのうちの少なくとも一部の
ものの動作時期をずらすことにより、前記第２目的を達
成したものである（請求項５対応）。

【００１９】又、前記第２発明のＡ／Ｄコンバータにお
いて、前記比較動作停止スイッチのオンオフ動作が、こ
れが設けられた該当コンパレータよりも上位ビットのデ
ジタル値を決定する他のコンパレータの出力に従って動
作することにより、前記第２目的を達成すると共に、よ
り変換動作速度を向上させると共に、より消費電力を減
少させたものである（請求項６対応）。

【００２０】

【作用】まず、前記第１発明のＡ／Ｄコンバータの作用
について説明する。

【００２１】前述の通り、前記Ａ／Ｄコンバータに一般
的に用いられている前記チョッパ型コンパレータや、前
記差動増幅器を用いるコンパレータには、それぞれ改善
すべき課題がある。前記第１発明は、このような課題を
解決するため、従来とは異なるコンパレータを見出だし
て成されたものである。

【００２２】特に、用いられているトランジスタなどの
能動素子が、その出力駆動時にその駆動の度合が連続的
に動作するもの（以降、アナログ能動素子と称する）を
用いる、例えば前記差動増幅器などに比べ、インバータ
などの論理ゲートの如く、トランジスタなど用いられる
能動素子がその出力駆動時にオン又はオフに不連続に、
あるいはほぼ不連続に切り替わるもの（以降、スイッチ
ング能動素子と称する）を用いるものの方が、はるかに
高速動作が可能であることに着目して成されたものであ
る。

【００２３】例えば、ＤＴＬ（diode-transistor logi
c）論理ゲート、ＴＴＬ（transistor-transistor logic
）論理ゲート、ＥＣＬ（emitter-coupled logic ）論
理ゲートあるいはＣＭＯＳ論理ゲートなどは、その論理
入力と所定論理閾値とに従って、トランジスタなどの前
記スイッチング能動素子にて所定の論理出力を出力す
る。前記第１発明は、このような論理ゲートをコンパレ
ータとして用いるという、全く新しい観点に基づいて成
されたものである。このような前記スイッチング能動素
子を用いた論理ゲートは、前記アナログ能動素子にて構
成される前記差動増幅器を用いたコンパレータに比べ、
はるかに高速動作が可能である。

【００２４】即ち、前記第１発明では、前述のように、
論理入力と所定論理閾値とに従って、トランジスタなど
の前記スイッチング能動素子にて論理出力を出力するも
の、例えば論理ゲートについて、前記論理入力をコンパ
レータ入力とし、前記論理出力をコンパレータ出力と
し、これによって、前記コンパレータ入力と前記所定論
理閾値とを比較するというスイッチングコンパレータと
している。

【００２５】又、該スイッチングコンパレータは、前記
スイッチング能動素子に関する回路パラメータを調整す
ることによって、前記論理閾値を所望の値に設定するよ
うにしている。該スイッチングコンパレータにて設定さ
れる前記論理閾値のその値は、前記コンパレータ入力へ
と入力される、デジタル値に変換されるアナログ入力値
の取り得る範囲内に設定される。前記スイッチングコン
パレータの前記論理閾値を設定するために行われる、該
スイッチングコンパレータ中の前記スイッチング能動素
子に関する回路パラメータの調整は、例えば、前記ス
イッチング能動素子の増幅率β、前記スイッチング能
動素子のオン抵抗、前記スイッチング能動素子のオフ
抵抗、前記スイッチング能動素子のスレッショルド電
圧、前記スイッチング能動素子に印加される電圧など
によって調整することができる。

【００２６】例えば、前記スイッチング能動素子の前記
増幅率や前記オン抵抗や前記オフ抵抗は、該スイッチン
グ能動素子が例えばＭＯＳトランジスタの場合、そのゲ
ート幅Ｗやゲート長Ｌにて調整することが可能である。
又、前記スイッチング能動素子に印加される電圧は、抵
抗素子の抵抗値などによって調整することができ、又、
当該スイッチング能動素子を備える前記スイッチングコ
ンパレータ全体に供給される電源の電圧によっても調整
することができる。本第１発明は、前記論理閾値を設定
するためのこのような回路パラメータの調整を、具体的
に限定するものではない。

【００２７】なお、前記第１発明に用いられる前記スイ
ッチングコンパレータを該第１発明は具体的に限定する
ものではなく、前述の通り、そのコンパレータ入力と所
定論理閾値とに従って、所定のスイッチング能動素子に
てそのコンパレータ出力を出力できるものであればよ
く、又、その回路パラメータを調整することによって、
前記論理閾値が前記アナログ入力値の取り得る範囲内の
所望値に設定可能なものであればよい。例えば、該スイ
ッチングコンパレータの構成は、ＣＭＯＳインバータの
構成であってもよい。このようなＣＭＯＳインバータの
構成とすることにより、該スイッチングコンパレータに
係る消費電力を減少することが可能である。ＣＭＯＳイ
ンバータは、その出力が変化しない定常状態には、消費
電力は極めて少なくなる。更に、該スイッチングコンパ
レータがＣＭＯＳインバータであっても、あるいはそう
でなくても、前記特公平２−３９１３６など、一般的な
Ａ／Ｄコンバータを必要とする、電圧の互いに異なる多
数の比較参照電圧を基準電圧から分圧して発生するラダ
ー抵抗を、本第１発明では不要とすることも可能であ
り、この場合には、該ラダー抵抗に係る消費電力が不要
となる。比較して、前記差動増幅器を用いるコンパレー
タでは、一般的には該差動増幅器に定電流源を備え、定
常的な消費電力が発生してしまう。

【００２８】又、前記第１実施例での前記論理閾値の設
定のための前記スイッチング能動素子に関する回路パラ
メータの調整には、前述の通り、様々なものがあり、本
発明はこれを限定するものではない。しかしながら、該
論理閾値の設定を、前記第１発明に係る前記スイッチン
グコンパレータに供給される供給電源電圧の調整によれ
ば、例えば、該スイッチングコンパレータの製造プロセ
スにおけるばらつきによる該論理閾値の変動を低減する
ことが可能である。又、このようなスイッチングコンパ
レータを半導体集積回路化した場合、その前記論理閾値
はその供給電源の電圧にて調整されるため、前記論理閾
値が互いに異なる複数の前記スイッチングコンパレータ
を、その集積回路パターンが同一のものとして作り込む
ことが可能である。例えば、作り込まれるトランジスタ
の大きさや形状などを前記スイッチングコンパレータ間
で同一にすることができ、集積回路レイアウトパターン
設計の作業量の低減などを図ることが可能である。

【００２９】又、前記第１発明に係る前記スイッチング
コンパレータは、その前記論理閾値が可変とされたもの
であってもよい。例えば、複数の閾値可変スイッチ素子
にて構成される閾値可変スイッチ群にて、前記スイッチ
ングコンパレータの前記論理閾値を決定する回路パラメ
ータを切り替え、該論理閾値を可変とするようにしても
よい。例えば、前記閾値可変スイッチ群の個々の前記閾
値可変スイッチ素子のオンオフにて、複数の前記スイッ
チング能動素子によって構成されるスイッチング能動素
子群の、互いに並列に接続されるその前記スイッチング
能動素子の個数を変化させ、これによって前記論理閾値
を変化させるようにしてもよい。このような前記論理閾
値が可変の前記第１発明に係る前記スイッチングコンパ
レータによれば、デジタル値に変換する前記アナログ入
力値を複数の前記論理閾値と比較するということを、１
つの前記スイッチングコンパレータにて行うことが可能
であり、前記Ａ／Ｄコンバータに用いられるコンパレー
タの個数を減少することが可能である。

【００３０】以下、前記第２発明の作用を説明する。

【００３１】近年、Ｂi ＣＭＯＳ（bipolar complement
ary metal oxide semiconductor ）プロセス技術の進歩
などにより、アナログ回路部分とデジタル回路部分とを
単一の半導体チップ上に混載したアナログ／デジタル混
載ＬＳＩ（large scale integrated circuit）が多く用
いられるようになっている。特に、Ａ／Ｄコンバータに
ついては、その出力がデジタル回路に接続されるという
性質上、デジタル回路部分と共に１チップ化されること
が多い。このようなアナログ／デジタル混載ＬＳＩを含
め、近年のＬＳＩの集積度は飛躍的に向上され、これに
伴って１チップ全体当りの消費電力の増大が問題となっ
てきている。

【００３２】本願の前記第２発明は、特に、前記Ａ／Ｄ
コンバータに係る消費電力の減少を図るため、又、該Ａ
／Ｄコンバータから発生されてしまうノイズを低減する
ために、複数のコンパレータを備えた、前記アナログ入
力値をデジタル値に変換するＡ／Ｄコンバータにおい
て、少なくとも前記コンパレータの１つに比較動作停止
スイッチを備えるようにしている。このように前記比較
動作停止スイッチを備えることにより、該比較動作停止
スイッチを備える前記コンパレータの比較動作の動作時
期を、他の前記コンパレータの比較動作に比べずらすこ
とが可能である。

【００３３】従って、複数のコンパレータを備えたＡ／
Ｄコンバータにおいて、意図的に特定コンパレータの動
作時期をずらし、同時に動作する前記コンパレータの個
数を減少することができ、同時動作しているコンパレー
タに関する消費電力による当該Ａ／Ｄコンバータ全体に
関する消費電力のピーク値を低減することが可能であ
る。又、このように同時動作する前記コンパレータの個
数を減少することによって、前記コンパレータの比較動
作に伴った、発生するノイズのピークを低減することが
可能である。

【００３４】なお、前記第２発明の適応対象のＡ／Ｄコ
ンバータは、複数のコンパレータを備えたものであれば
よく、特にこれを限定するものではない。しかしなが
ら、例えば、前記チョッパ型コンパレータや前記第１発
明の前記スイッチングコンパレータなど、その比較動作
時に、消費電流が集中したり、その消費電流の変動が集
中するものについては、前記第２発明の効果がより顕著
に発揮される。

【００３５】なお、前記第２発明において、前記比較動
作停止スイッチの具体的なオンオフ時期を該第２発明は
具体的に限定するものではなく、複数の前記コンパレー
タの比較動作のうち、少なくとも一部のものの比較動作
時期がずらされていればよい。しかしながら、前記比較
動作スイッチが設けられたコンパレータの比較動作が、
例えば、該コンパレータよりも上位ビットのデジタル値
を決定する他のコンパレータの出力に従って開始するよ
うにした場合には、後述する第３実施例の如く、前記ア
ナログ入力値をＡ／Ｄ変換したデジタル値が確定するま
での複数の前記コンパレータの実際に比較動作を行うも
のの個数を減少することができ、Ａ／Ｄ変換完了までの
消費電力を減少することができる。即ち、より上位ビッ
トのデジタル値を決定するコンパレータの出力によっ
て、あるコンパレータの比較動作は全く行わないように
することができるので、該比較動作しないコンパレータ
に係る消費電力分だけ、前記Ａ／Ｄコンバータ全体の消
費電力を減少することが可能である。

【００３６】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３７】図１は、前記第１発明が適用された第１実
施例及び第４実施例、又、前記第１発明及び前記第２発
明が適用された第２実施例及び第３実施例に用いられる
スイッチングコンパレータの回路図である。

【００３８】この図１においては、前記第１発明が適用
された前記スイッチングコンパレータが示されている。
該スイッチングコンパレータの構成は、ＣＭＯＳインバ
ータの構成であり、その消費電力がより減少されてい
る。該ＣＭＯＳインバータの消費電流は、主としてコン
パレータ出力Ｃout の変化時に流れるものである。

【００３９】この図１においては、前記スイッチングコ
ンパレータは、ＰチャネルＭＯＳトランジスタＴＰと、
ＮチャネルＭＯＳトランジスタＴＮとにより構成されて
いる。

【００４０】前記ＰチャネルＭＯＳトランジスタＴＰの
ソースは電源Ｖ_DD（又はＶＲn ）に接続され、該Ｐチャ
ネルＭＯＳトランジスタＴＰのドレインは前記コンパレ
ータ出力Ｃout 及び前記ＮチャネルＭＯＳトランジスタ
ＴＮのドレインに接続されている。即ち、該Ｎチャネル
ＭＯＳトランジスタＴＮのドレインは、前記Ｐチャネル
ＭＯＳトランジスタＴＰのドレインに接続されていると
共に、前記コンパレータ出力Ｃout にも接続されてい
る。該ＮチャネルＭＯＳトランジスタＴＮのソースは、
グランドＧＮＤに接続されている。前記ＰチャネルＭＯ
ＳトランジスタＴＰのゲート及び前記ＮチャネルＭＯＳ
トランジスタＴＮのゲートは、いずれもコンパレータ入
力Ｃinに接続されている。

【００４１】前記図１に示されるＣＭＯＳインバータの
構成の前記スイッチングコンパレータの前記論理閾値Ｖ
_THは、電源電圧をＶ_DDとし、前記ＰチャネルＭＯＳトラ
ンジスタＴＰの閾値をＶ_TNとし、前記ＮチャネルＭＯＳ
トランジスタＴＮの閾値をＶ _TPとすると、次式のように
表わすことができる。

【００４２】 Ｖ_TH＝｛Ｖ_DD＋Ｖ_TN・β_R ^1/2 −｜Ｖ_TP｜｝／｛１＋β_R ^1/2 ｝ …（１）

【００４３】なお、上記（１）式において、β_R は、前
記ＮチャネルＭＯＳトランジスタＴＮの増幅率β_N と前
記ＰチャネルＭＯＳトランジスタＴＰの増幅率β_P との
比であり、次式の通りである。

【００４４】β_R ＝β_N ／β_P …（２）

【００４５】又、前記ＮチャネルＭＯＳトランジスタＴ
Ｎの増幅率β_N 及び前記ＰチャネルＭＯＳトランジスタ
ＴＰの増幅率β_P は、いずれも、次式の増幅率βを求め
る式によって算出することができる。

【００４６】β＝μ・Ｃ_ox・Ｗ／Ｌ …（３）

【００４７】なお、上記（３）式において、μはキャリ
ア移動度であり、Ｃ_oxはそのＭＯＳトランジスタのゲー
ト容量であり、Ｗはそのゲート幅であり、Ｌはそのゲー
ト長である。

【００４８】これら（１）式〜（３）式に示されるとお
り、前記図１に示される前記ＣＭＯＳインバータによる
前記スイッチングコンパレータの前記論理閾値は、前記
図１に示される回路の、次に列挙するような回路パラメ
ータを調整することによって設定することが可能であ
る。

【００４９】（１）前記電源電圧Ｖ_DDの調整（（１）式
参照） （２）前記ＮチャネルＭＯＳトランジスタＴＮの前記閾
値Ｖ_TNの調整あるいは前記ＰチャネルＭＯＳトランジス
タＴＰの前記閾値Ｖ_TPの調整による（前記（１）式参
照） （３）前記ＮチャネルＭＯＳトランジスタＴＮの、前記
ゲート容量Ｃ_oxの調整、前記ゲート幅Ｗの調整、あるい
は前記ゲート長Ｌの調整の少なくともいずれか１つの調
整による（上記（１）式〜（３）式参照） （４）前記ＰチャネルＭＯＳトランジスタＴＰの、前記
ゲート容量Ｃ_oxの調整、前記ゲート幅Ｗの調整、あるい
は前記ゲート長Ｌの調整の少なくともいずれか１つの調
整による（上記（１）式〜（３）式参照）

【００５０】以上説明した通り、前記図１に示されるよ
うな、前記ＣＭＯＳインバータを用いた前記スイッチン
グコンパレータによれば、コンパレータ入力Ｃinと所定
論理閾値Ｖ_THとに従って、前記スイッチング論理素子、
即ち前記ＰチャネルＭＯＳトランジスタＴＰ及び前記Ｎ
チャネルＭＯＳトランジスタＴＮにてコンパレータ出力
Ｃout を出力することができる。又、前記（１）式〜前
記（３）式を用い説明した通り、前記論理閾値Ｖ_THは前
記コンパレータ入力Ｃinから入力される前記アナログ入
力値Ａinの取り得る範囲内に設定可能である。前記図１
に示されるようなＣＭＯＳインバータは、その動作速度
が１ＧＨz 程度のものも今日では可能である。従って、
前記第１スイッチングコンパレータ実施例によれば、高
速Ａ／Ｄ変換が可能なＡ／Ｄコンバータにも用いること
が可能なコンパレータを提供することができる。又、前
記図１に示されるような、ＣＭＯＳ型のインバータは、
特に消費電力が少なく、特に前記コンパレータ入力Ｃin
に入力されている信号が定常状態の際には、その消費電
力はほとんど０となる。

【００５１】なお、本発明に係る前記スイッチングコン
パレータは、前記図１に示される前述のようなＣＭＯＳ
インバータに限定されるものではなく、別の回路構成の
ＣＭＯＳ論理ゲートであってもよく、前記ＴＴＬ論理ゲ
ートや、前記ＤＴＬ論理ゲートや、あるいは前記ＥＣＬ
論理ゲートなどであってもよい。あるいは、図２に示さ
れるようなＥ−Ｄ（enhancement-depletion ）構成のＭ
ＯＳ論理ゲート（インバータ）であってもよい。

【００５２】この図２に示されるＭＯＳインバータは、
ＮチャネルＭＯＳトランジスタＴＮＤをエンハンスメン
トトランジスタ（enhancement transistor）として用
い、ＮチャネルＭＯＳトランジスタＴＮＬについては、
そのゲート−ソース間を短絡したデプリショントランジ
スタ（depletion transistor）とされた負荷デバイスと
して用いたものである。この図２に示されるような、Ｍ
ＯＳインバータの前記論理閾値Ｖ_THは、前記Ｎチャネル
ＭＯＳトランジスタＴＮＤの閾値をＶ_TND とし、前記Ｎ
チャネルＭＯＳトランジスタＴＮＬの閾値をＶ_TNL とす
ると、次式のように表わすことができる。

【００５３】 Ｖ_TH＝｛Ｖ_TND ・β_R ^1/2 −｜Ｖ_TNL ｜｝／｛１＋β_R ^1/2 ｝ …（４）

【００５４】なお、上記（４）式において、β_R は前記
ＮチャネルＭＯＳトランジスタＴＮＤの増幅率β_NDと、
前記ＮチャネルＭＯＳトランジスタＴＮＬの増幅率β_NL
との比であり、次式の通りである。

【００５５】β_R ＝β_ND／β_NL …（５）

【００５６】なお、上記（５）式に示される、前記Ｎチ
ャネルＭＯＳトランジスタＴＮＤの前記増幅率β_ND及び
前記ＮチャネルＭＯＳトランジスタＴＮＬの増幅率β_NL
は、いずれも、前記増幅率βを求める前記（３）式にて
算出することができる。

【００５７】なお、図３及び図４は、前記図１に示され
る前記スイッチングコンパレータ全体、あるいは前記図
２に示される前記スイッチングコンパレータ全体を示
す、後述する図７〜図１０、図１２において用いられる
シンボルを示す線図である。

【００５８】前記図３においては、前記スイッチングコ
ンパレータとして符号Ｃn が付されたものが示されてい
る。又、その前記コンパレータ入力Ｃin、その前記コン
パレータ出力Ｃout 、その前記電源Ｖ_DD（又はＶＲn
）、及びその前記グランドＧＮＤが示されている。一
方、前記図４においては、前記電源Ｖ_DD及び前記グラン
ドＧＮＤについては図示が省略され、その前記コンパレ
ータＣn の前記コンパレータ入力Ｃinと前記コンパレー
タ出力Ｃout とが示されている。

【００５９】図５は、前記第１実施例〜第３実施例の複
数のコンパレータに供給する互いに電圧の異なる複数の
供給電源を発生する電源回路の回路図である。

【００６０】この図５において、前記電源回路は、合計
２５６個の抵抗素子Ｒ０〜Ｒ２５５と、合計２５５個の
電源バッファＢ１〜Ｂ２５５にて構成されている。

【００６１】合計２５６個の前記抵抗素子Ｒ０〜Ｒ２５
５は、順に直列接続されている。その最両端の端子ＶＲ
Ｔと端子ＶＲＢとの間には、所定の基準電圧Ｖs が印加
されている。前記端子ＶＲＴには前記基準電圧Ｖs のプ
ラスが接続され、前記端子ＶＲＢには前記基準電圧Ｖs
のマイナスが接続されている。又、互いにその抵抗値が
等しい合計２５６個の前記抵抗素子Ｒ０〜Ｒ２５５の合
計２５５個の直列接続点からは、合計２５５個の比較参
照電圧Ｖ１〜Ｖ２５５が取り出されている。

【００６２】合計２５５個の前記電源バッファＢ１〜Ｂ
２５５それぞれには、前記比較参照電圧Ｖ１〜Ｖ２５５
が入力されている。これら電源電源バッファＢ１〜Ｂ２
５５のそれぞれは、それぞれに入力された前記比較参照
電圧Ｖ１〜Ｖ２５５に対応する電圧の供給電源ＶＲ１〜
ＶＲ２５５を出力する。これら供給電源ＶＲ１〜ＶＲ２
５５は、前記第１実施例〜第３実施例それぞれに用いら
れている、合計２５５個の後述するスイッチングコンパ
レータＣ１〜Ｃ２５５それぞれに電源として供給され
る。これら電源バッファＢ１〜Ｂ２５５は、それぞれに
入力される比較参照電圧Ｖ１〜Ｖ２５５に従った、それ
ぞれ前記供給電源ＶＲ１〜ＶＲ２５５を出力する定電圧
電源となっている。

【００６３】図６は、前記電源回路に用いられる前記電
源バッファの第１例の回路図である。

【００６４】この図６において、前記図５において示さ
れた合計２５５個の前記電源バッファＢ１〜Ｂ２５５の
ある１つの電源バッファＢn が示されている。該電源バ
ッファＢn は、プラス入力とマイナス入力とを有する差
動増幅器であるバッファ３０n を有しており、これらプ
ラス入力とマイナス入力との電圧差に従った電圧の供給
電源を出力する。該バッファ３０n において、プラス入
力には前記比較参照電圧Ｖn が入力され、出力は供給電
源ＶＲn となっている。又、該バッファ３０nにおい
て、その出力である前記供給電源ＶＲn の電圧は、その
マイナス端子に負帰還されている。従って、この図６に
示される前記電源バッファＢn は、前記比較参照電圧Ｖ
n と等しい電圧の前記供給電源ＶＲn を供給する。

【００６５】図７は、前記電源回路に用いられる前記電
源バッファの第２例の回路図である。

【００６６】この図７において、電源電源バッファＢn
は、バッファ３０n とインバータ３２n とにより構成さ
れている。

【００６７】前記バッファ３０n は、前記図６で説明し
た前記バッファ３０n と同じものである。該バッファ３
０n の負帰還ループには、前記インバータ３２n が挿入
されている。該インバータ３２n の入力と出力とは短絡
され、これは前記バッファ３０n のマイナス入力に接続
されている。又、該インバータ３２n の電源には、前記
バッファ３０n が出力する前記供給電源ＶＲn が供給さ
れている。該インバータ３２n の入力と出力は接続され
ているため、該インバータ３２n の出力の電圧は、当該
インバータ３２n の論理閾値電圧Ｖ_THとなる。従って、
前記バッファ３０n のマイナス入力には、該インバータ
３２n に供給電源ＶＲn の電圧が供給された場合の該イ
ンバータ３２n の論理閾値電圧Ｖ_THが供給される。

【００６８】従って、この図７に示される前記電源電源
バッファＢn において、前記比較参照電圧Ｖn と、前記
インバータ３２n の論理閾値電圧Ｖ_THとの関係は、次式
の通りとなる。

【００６９】Ｖn ＝Ｖ_TH …（６）

【００７０】前記図１に示される前記スイッチングコン
パレータや前記図２に示される前記スイッチングコンパ
レータにおいて、その前記論理閾値Ｖ_THは、供給電源Ｖ
Ｒnを供給することによりＶn と等しくなるように設定
され、回路パラメータのばらつきに伴うインバータの論
理閾値のばらつきを防ぐことができる。

【００７１】図８は、前記第１発明が適用された前記第
１実施例のＡ／Ｄコンバータの全体回路図である。

【００７２】この図８において、前記Ａ／Ｄコンバータ
１に用いられる合計２５５個のスイッチングコンパレー
タＣ１〜Ｃ２５５には、前記図１を用いて前述した前記
第１発明が適用されたものが用いられている。又、該Ａ
／Ｄコンバータ１は、全体的な構成は、アナログ入力値
Ａinを８ビットのデジタル値Ｄ１〜Ｄ８にＡ／Ｄ変換す
るというフラッシュ型Ａ／Ｄコンバータとなっている。

【００７３】該Ａ／Ｄコンバータ１は、主として、合計
２５５個の前記スイッチングコンパレータＣ１〜Ｃ２５
５と、エンコーダ２とにより構成されている。

【００７４】合計２５５個の前記スイッチングコンパレ
ータＣ１〜Ｃ２５５のそれぞれには、前記図５を用いて
前述した前記電源回路が出力する、互いに電圧の異なる
前記供給電源ＶＲ１〜ＶＲ２５５が電源として供給され
ている。これらスイッチングコンパレータＣ１〜Ｃ２５
５は、その回路は互いに同一であり、供給されているそ
れぞれの前記供給電源ＶＲ１〜ＶＲ２５５の電圧が相互
に異なっている。又、このように供給されるそれぞれの
前記供給電源ＶＲ１〜ＶＲ２５５が相互に異なっている
ため、これらスイッチングコンパレータＣ１〜Ｃ２５５
のそれぞれの閾値Ｖ_TH1 〜Ｖ_TH255 は、相互に異なる値
となっている。

【００７５】又、これら合計２５５個のスイッチングコ
ンパレータＣ１〜Ｃ２５５は、それぞれの閾値Ｖ_TH1 〜
Ｖ_TH255 の値の小さい順に並列に配置されている。又、
これらの閾値Ｖ_TH1 〜Ｖ_TH255 は、前記アナログ入力値
Ａinが取り得る範囲、即ち該アナログ入力値Ａinの下限
値Ａmin と上限値Ａmax との間の範囲（以降、フルスケ
ールと称する）を、当該Ａ／Ｄコンバータ１から出力さ
れるデジタル値Ｄ１〜Ｄ８の８ビットの分解能（２⁸ ＝
２５６）に応じて分割された値となっている。例えば、
第n 番目のスイッチングコンパレータＣn の閾値Ｖ_THn
は、次式に示される通りである（n は“１”から“２５
５”の整数）。

【００７６】 Ｖ_THn ＝Ａmin ＋n ×（Ａmax −Ａmin ）／２５６ …（７）

【００７７】なお、本第１実施例では、前記スイッチン
グコンパレータＣ１〜Ｃ２５５のそれぞれの閾値Ｖ_TH1
〜Ｖ_TH255 が、主として、これらスイッチングコンパレ
ータＣ１〜Ｃ２５５に供給される供給電源ＶＲ１〜ＶＲ
２５５の電圧により設定されている。しかしながら、こ
れらスイッチングコンパレータＣ１〜Ｃ２５５それぞれ
の閾値Ｖ_TH1 〜Ｖ_TH255 は、他の手段にて設定されるも
のでもよく、例えば、それぞれが有する前記図１に示さ
れる、前記ＰチャネルＭＯＳトランジスタＴＰや前記Ｎ
ャネルＭＯＳトランジスタＴＮの、前記ゲート幅Ｗや前
記ゲート長Ｌにて設定されるものでもよい（前記（１）
式〜（３）式参照）。

【００７８】このようにして前記閾値Ｖ_TH1 〜Ｖ_TH255
がそれぞれ設定されている全ての前記スイッチングコン
パレータＣ１〜Ｃ２５５の前記コンパレータ入力Ｃinに
は、図示しない入力バッファやサンプルアンドホールド
回路等にて保持される前記アナログ入力値Ａinが入力さ
れている。又、これらスイッチングコンパレータＣ１〜
Ｃ２５５のそれぞれの前記コンパレータ出力Ｃout は、
独立して前記エンコーダ２へと入力されている。

【００７９】又、これらスイッチングコンパレータＣ１
〜Ｃ２５５それぞれは、前記コンパレータ入力Ｃinに入
力される前記アナログ入力値Ａinが、それぞれの閾値Ｖ
_TH1 〜Ｖ_TH255 よりも小さい場合には、それぞれの前記
コンパレータ出力Ｃout は論理値“１”を出力する。一
方、これらスイッチングコンパレータＣ１〜Ｃ２５５そ
れぞれは、入力された前記アナログ入力値Ａinがそれぞ
れの前記閾値Ｖ_TH1 〜Ｖ_TH255 よりも大きい場合には、
それぞれの前記コンパレータ出力Ｃout から論理値
“０”を出力する。

【００８０】前記エンコーダ２は、それぞれ独立して入
力される前記スイッチングコンパレータＣ１〜Ｃ２５５
の出力を８ビットの２進数へとバイナリコード化し、デ
ジタル値Ｄ１〜Ｄ８を出力する。

【００８１】例えば、前記アナログ入力値Ａinが前記下
限値Ａmin の場合、前記スイッチングコンパレータＣ１
〜Ｃ２５５の前記コンパレータ出力Ｃout は全て“１”
となり、前記エンコーダ２はこれをバイナリコード化
し、前記デジタル値Ｄ１〜Ｄ８が全て“０”となる。
又、前記アナログ入力Ａinが前記上限値Ａmax の値の場
合、前記スイッチングコンパレータＣ１〜Ｃ２５５の前
記コンパレータ出力Ｃoutは全て“０”となり、前記エ
ンコーダ２はこれをバイナリコード化し、前記デジタル
値Ｄ１〜Ｄ８は全て“１”となる。又、前記アナログ入
力値Ａinの大きさが前記下限値Ａmin と前記上限値Ａma
x の範囲内の場合、該アナログ入力値Ａinの値が大きく
なるに連れ、前記スイッチングコンパレータＣ１〜Ｃ２
５５のそれぞれの前記コンパレータ出力Ｃout の出力
が、前記スイッチングコンパレータＣ１側から前記スイ
ッチングコンパレータＣ２５５側へと順次“０”となっ
ていき、これ以外のものの前記コンパレータ出力Ｃout
は“１”を出力する。

【００８２】例えば、前記アナログ入力値Ａinのある値
の場合、該値に対応して合計２３個の前記スイッチング
コンパレータＣ１〜Ｃ２３が論理値“０”を出力し、こ
れ以外の前記スイッチングコンパレータＣ２４〜Ｃ２５
５が論理値“１”を出力する。又、このとき、前記エン
コーダ２は、前記スイッチングコンパレータＣ１〜Ｃ２
５５のこのような論理値の出力をコード化し、次式に示
されるような前記デジタル値Ｄ１〜Ｄ８を出力する。

【００８３】 Ｄ８＝Ｄ７＝Ｄ６＝Ｄ４＝０ …（８a ） Ｄ５＝Ｄ３＝Ｄ２＝Ｄ１＝１ …（８b ）

【００８４】即ち、上記（８a ）式及び（８b ）式で示
される前記デジタル値Ｄ１〜Ｄ８は、２進数では“００
０１０１１１”であり、１０進数では“２３”である。

【００８５】以上説明した通り、前記第１実施例によれ
ば、合計２５５個の前記第１発明が適用された前記スイ
ッチングコンパレータＣ１〜Ｃ２５５のそれぞれの閾値
Ｖ_{TH 1} 〜Ｖ_TH255 を、互いに値の異なる前記（７）式に
示されるような値に設定することができ、フラッシュ型
Ａ／Ｄコンバータを構成することができる。これらスイ
ッチングコンパレータＣ１〜Ｃ２５５は、前記差動増幅
器を用いるコンパレータや、前記チョッパ型コンパレー
タに加え、より高速な比較動作を行うことができる。従
って、本第１実施例によれば、もともと高速Ａ／Ｄ変換
が可能な前記フラッシュ型Ａ／Ｄコンバータの変換速度
をより向上させることができる。又、前記スイッチング
コンパレータＣ１〜Ｃ２５５は、前記差動増幅器を用い
るコンパレータや前記チョッパ型コンパレータに比較
し、小型化が可能であり、従って、前記第１実施例によ
れば、Ａ／Ｄコンバータ１全体の占有面積を縮小するこ
とが可能であり、集積度の向上を図ることが可能であ
る。

【００８６】なお、発明者等の概算によれば、従来のチ
ョッパ型コンパレータを用いる同じビット数のＡ／Ｄコ
ンバータと比較して、本第１実施例のＡ／Ｄコンバータ
の占有面積は１／２程度まで縮小することができ、その
Ａ／Ｄ変換速度は５〜１０倍程度まで向上させることが
期待できる。

【００８７】図９は、前記第１発明及び前記第２発明が
適用された前記第２実施例のＡ／Ｄコンバータの全体回
路図である。

【００８８】この図９に示される前記第２実施例は、前
記第１発明が適用された前記図１に示される前記スイッ
チングコンパレータＣn が合計２５５個用いられてい
る。又、該Ａ／Ｄコンバータ１は、全体の構成として
は、前記第２発明が適用され、従来の前記フラッシュ型
Ａ／Ｄコンバータの消費電力の変動の低減やノイズ低減
などの改良が成されたものである。

【００８９】前記第２実施例の前記Ａ／Ｄコンバータ１
は、主として、合計２５５個の前記スイッチングコンパ
レータＣ１〜Ｃ２５５と、前記第２発明の前記閾値可変
スイッチ素子に対応する合計２５４個のＮチャネルＭＯ
ＳトランジスタＴ１〜Ｔ２５４と、エンコーダ２とによ
り構成されている。本第２実施例に用いられている前記
スイッチングコンパレータＣ１〜Ｃ２５５と前記エンコ
ーダ２は、個々の単体については、前記図８を用いて前
述した前記第１実施例の同符号のものと同一のものであ
り、同様な動作をする。

【００９０】本第２実施例の特徴は、前記第１実施例と
比較して、合計２５４個の前記スイッチングコンパレー
タＣ１〜Ｃ２５４のそれぞれの前記コンパレータ入力Ｃ
inと前記アナログ入力値Ａinの端子との間に、それぞ
れ、前記ＮチャネルＭＯＳトランジスタＴ１〜Ｔ２５４
が、それぞれのソース及びドレンに関して直列接続され
ていることである。又、これらのＮチャネルＭＯＳトラ
ンジスタＴ１〜Ｔ２５４のそれぞれのゲートは、この図
９においてそれぞれの１つ上方に図示される前記スイッ
チングコンパレータＣ２〜Ｃ２５５の、前記コンパレー
タ出力Ｃout に接続されている。例えば、第n 番目のＮ
チャネルＭＯＳトランジスタＴn については、第（n ＋
１）番目の前記スイッチングコンパレータＣ（n ＋１）
の前記コンパレータ出力Ｃout に接続されている。

【００９１】従って、本第２実施例では、第n 番目の前
記スイッチングコンパレータＣn は、第（n ＋１）番目
の前記スイッチングコンパレータＣ（n ＋１）の出力が
論理値“１”のとき、即ち、前記アナログ入力値Ａinの
大きさが該第（n ＋１）番目の該スイッチングコンパレ
ータＣ（n ＋１）の前記閾値Ｖ_TH(n+1) よりも小さいと
きにのみ、第n 番目の前記ＮチャネルＭＯＳトランジス
タＴn がオンとなることによって駆動状態となる。従っ
て、本第２実施例では、第n 番目の前記スイッチングコ
ンパレータＣn の比較動作は、少なくとも第（n ＋１）
番目の前記スイッチングコンパレータＣ（n ＋１）の比
較動作完了後に動作することとなり、合計２５５個の前
記スイッチングコンパレータＣ１〜Ｃ２５５が全て動作
する場合であっても、これらの動作時期は前記閾値Ｖ
_TH1 〜Ｖ_TH255 の大きい順となる。少なくとも微小時間
動作時期がずらされて、順次比較動作を行うことにな
る。

【００９２】従って、ＣＭＯＳインバータの構成のこれ
らスイッチングコンパレータＣ１〜Ｃ２５５の貫通電流
は一時に集中することがなく、該貫通電流による電源電
流のピーク電流値が抑えられ、電源電圧の変動の低減及
び電源ノイズの低減を図ることが可能である。又、前記
アナログ入力値Ａinの値によっては、必要な個数のみの
前記スイッチングコンパレータＣ１〜Ｃ２５５の比較動
作のみが行われ、平均的な当該Ａ／Ｄコンバータ１の消
費電力の低減をも図ることが可能である。

【００９３】なお、本第２実施例において、前述のよう
に前記スイッチングコンパレータＣ１〜Ｃ２５５の比較
動作を順次動作させるようにしても、これらスイッチン
グコンパレータＣ１〜Ｃ２５５の個々の比較動作は高速
に行うことができるので、当該Ａ／Ｄコンバータ１のＡ
／Ｄ変換全体の処理速度が著しく遅れるようなことはな
い。

【００９４】なお、本第２実施例では、第n 番目の前記
スイッチングコンパレータＣn において、前記アナログ
入力値Ａinの大きさがその閾値Ｖ_THn よりも大きいと判
定された場合、これ以降の他のスイッチングコンパレー
タＣ１〜Ｃ（n −１）の比較動作は行われず、これらス
イッチングコンパレータＣ１〜Ｃ（n −１）の前記コン
パレータ出力Ｃout は不定となる。従って、前記エンコ
ーダ２は、このような点について配慮されている。即
ち、該エンコーダ２は、第（n ＋１）番目の前記スイッ
チングコンパレータＣ（n ＋１）の出力が論理値“１”
であって、これの次の第n 番目の前記スイッチングコン
パレータＣn の出力が論理値“０”となっている、この
ように論理値“１”と論理値“０”とが並んでいる最も
前記スイッチングコンパレータＣ２５５側（前記スイッ
チングコンパレータＣ１とは最も反対側）のものを判定
し、これに基づいて８ビットのデジタル値Ｄ１〜Ｄ８の
コード化を行う。

【００９５】図１０は、前記第１発明及び前記第２発明
が適用された前記第３実施例のＡ／Ｄコンバータの全体
回路図である。

【００９６】前記図１０に示される前記第３実施例のＡ
／Ｄコンバータ１は、前記図１を用いて前述した、前記
第１発明が適用された前記スイッチングコンパレータＣ
n を合計７個備えている。又、該第３実施例は、全体の
構成としては前記第２発明が適用された３ビットのフラ
ッシュ型Ａ／Ｄコンバータとなっている。該Ａ／Ｄコン
バータは、前記アナログ入力Ａinを３ビットの前記デジ
タル値Ｄ１〜Ｄ３に変換するというものである。

【００９７】前記第３実施例のＡ／Ｄコンバータ１は、
主として、合計７個の前記スイッチングコンパレータＣ
１〜Ｃ７と、エンコーダ２と、合計７個のＮチャネルＭ
ＯＳトランジスタＴ１〜Ｔ７と、合計３個のインバータ
３〜５とにより構成されている。

【００９８】前記スイッチングコンパレータＣ１〜Ｃ７
それぞれには、図１１に示す電源回路にて発生された供
給電源ＶＲ１〜ＶＲ７が供給される。該図１１に示され
る当該第３実施例に用いられる電源回路は、互いに抵抗
値が等しい合計８個の抵抗素子Ｒ０〜Ｒ７と、合計７個
の電源バッファＢ１〜Ｂ７とにより構成されている。該
電源バッファＢ１〜Ｂ７は、前記図５に示されたものと
同じものであり、前記図６に示されるもの、あるいは前
記図７に示されるもののいずれか一方が用いられてい
る。

【００９９】前記図１０において、合計７個の前記スイ
ッチングコンパレータＣ１〜Ｃ７は、前記図１に示され
る如く、互いにその内部の回路が同一となっている。
又、その集積回路レイアウトパターンも、互いに同一と
なっている。一方、これらスイッチングコンパレータＣ
１〜Ｃ７それぞれには、順に、前記図１１を用いて前述
した前記電源回路から供給される前記供給電源ＶＲ１〜
ＶＲ７の、互いに電圧が異なる供給電源が供給されてい
る。このため、これら合計７個の前記スイッチングコン
パレータＣ１〜Ｃ７のそれぞれの閾値Ｖ_TH1 〜Ｖ
_TH7 は、互いに異なる値となっている。第n 番目の前記
スイッチングコンパレータＣn について、その前記閾値
Ｖ_THn は、次式のように表わすことができる（n は
“１”から“７”の整数）。

【０１００】 Ｖ_THn ＝Ａmin ＋n ×（Ａmax −Ａmin ）／８ …（９）

【０１０１】この図１０において、前記スイッチングコ
ンパレータＣ４の前記コンパレータ入力Ｃinには前記ア
ナログ入力値Ａinが入力されている。又、合計６個の前
記スイッチングコンパレータＣ１〜Ｃ３、Ｃ５〜Ｃ７の
それぞれの前記コンパレータ入力Ｃinと前記アナログ入
力値Ａinの端子との間には、それぞれ順に、前記Ｎチャ
ネルＭＯＳトランジスタＴ１〜Ｔ３、Ｔ５〜Ｔ７が、そ
れぞれのソースとドレンに関して直列に接続されてい
る。

【０１０２】その閾値Ｖ_TH4 が前記下限値Ａmin と前記
上限値Ａmax とのフルスケールの１／２の値となってい
る前記スイッチングコンパレータＣ４について、その出
力には、前記ＮチャネルＭＯＳトランジスタＴ２のゲー
トと、前記インバータ３の入力とが接続されている。該
インバータ３の出力には、前記ＮチャネルＭＯＳトラン
ジスタＴ６のゲートが接続されている。従って、前記ア
ナログ入力値Ａinの値が前記閾値Ｖ_TH4 よりも小さい場
合には、前記スイッチングコンパレータＣ２が比較動作
を行う。一方、前記アナログ入力値Ａinの値が前記閾値
Ｖ_TH4 よりも大きい場合には、前記スイッチングコンパ
レータＣ６が比較動作を行う。

【０１０３】更に、前記スイッチングコンパレータＣ２
の出力は、前記ＮチャネルＭＯＳトランジスタＴ１のゲ
ートと、前記インバータ４の入力とに接続されている。
該インバータ４の出力は、前記ＮチャネルＭＯＳトラン
ジスタＴ３のゲートに接続されている。従って、前記ア
ナログ入力値Ａinの値が前記閾値Ｖ_TH2 よりも小さい場
合には、前記スイッチングコンパレータＣ１が比較動作
を行う。一方、前記アナログ入力値Ａinが前記閾値Ｖ
_TH2 よりも大きい場合には、前記スイッチングコンパレ
ータＣ３が比較動作を行う。

【０１０４】一方、前記スイッチングコンパレータＣ６
については、その出力は、前記ＮチャネルＭＯＳトラン
ジスタＴ５のゲートと、前記インバータ５の入力とに接
続されている。該インバータ５の出力は、前記Ｎチャネ
ルＭＯＳトランジスタＴ７のゲートに接続されている。
従って、前記アナログ入力値Ａinの値が前記閾値Ｖ_{TH 6}
よりも小さい場合には、前記スイッチングコンパレータ
Ｃ５が比較動作を行う。一方、前記アナログ入力値Ａin
が前記閾値Ｖ_TH6 よりも大きい場合には、前記スイッチ
ングコンパレータＣ７が比較動作を行う。

【０１０５】前記エンコーダ２は、前記スイッチングコ
ンパレータＣ４の出力の反転値を、ＭＳＢ（most signi
ficant bit）のデジタル値Ｄ３とする。即ち、前記スイ
ッチングコンパレータＣ４の出力の論理値が“１”の場
合、前記デジタル値Ｄ３の論理値は“０”となり、該ス
イッチングインバータＣ４の出力の論理値が“０”の場
合、前記デジタル値Ｄ３の論理値は“１”となる。

【０１０６】又、前記エンコーダ２は、前記スイッチン
グコンパレータＣ４の出力の論理値が“１”の場合、前
記スイッチングコンパレータＣ２の出力の反転値を前記
デジタル値Ｄ２の論理値として出力する。一方、前記ス
イッチングコンパレータＣ４の出力の論理値が“０”の
場合、前記スイッチングコンパレータＣ６の出力の反転
値を前記デジタル値Ｄ２の論理値とする。

【０１０７】更に、前記エンコーダ２は、前記スイッチ
ングコンパレータＣ４の出力の論理値が“１”であっ
て、且つ、前記スイッチングコンパレータＣ２の出力の
論理値も“１”の場合、前記スイッチングコンパレータ
Ｃ１の出力の反転値をＬＳＢ（least significant bi
t）の前記デジタル値Ｄ１とする。又、前記スイッチン
グコンパレータＣ４の出力の論理値が“１”であって、
且つ、前記スイッチングコンパレータＣ２の出力の論理
値が“０”である場合には、前記スイッチングコンパレ
ータＣ３の出力の反転値をＬＳＢの前記デジタル値Ｄ１
の論理値とする。

【０１０８】一方、前記エンコーダ２は、前記スイッチ
ングコンパレータＣ４の出力の論理値が“０”であっ
て、且つ、前記スイッチングコンパレータＣ６の出力の
論理値が“１”の場合、前記スイッチングコンパレータ
Ｃ５の出力の反転値をＬＳＢの前記デジタル値Ｄ１の論
理値とする。又、前記スイッチングコンパレータＣ４の
出力の論理値が“０”であって、且つ、前記スイッチン
グコンパレータＣ６の出力の論理値も“０”の場合に
は、前記スイッチングコンパレータＣ７の出力の反転値
をＬＳＢの前記デジタル値Ｄ１の論理値とする。

【０１０９】このような本第３実施例のＡ／Ｄコンバー
タにおいては、前記スイッチングコンパレータＣ１〜Ｃ
３、Ｃ５〜Ｃ７それぞれに、前記第２発明の前記比較動
作停止スイッチに該当する前記ＮチャネルＭＯＳトラン
ジスタＴ１〜Ｔ３、Ｔ５〜Ｔ７が設けられている。又、
該第３実施例では、前記比較動作停止スイッチに該当す
るこれらＮチャネルＭＯＳトランジスタＴ１〜Ｔ３、Ｔ
５〜Ｔ７それぞれが、それぞれの設けられた該当コンパ
レータＣ１〜Ｃ３、Ｃ５〜Ｃ７の決定するデジタル値Ｄ
１、Ｄ２よりも上位ビットのデジタル値Ｄ２〜Ｄ３を決
定する他のスイッチングコンパレータＣ２、Ｃ４、Ｃ６
の出力に従って動作する。このため、前記アナログ入力
値Ａinが供給されてから最終的に前記デジタル値Ｄ１〜
Ｄ３のそれぞれの値が決定されるまでの期間において、
比較動作を行うものは、合計７個の前記スイッチングコ
ンパレータＣ１〜Ｃ７のうち、前記アナログ入力値Ａin
に従って決定される所定の合計３個のもののみとなって
いる。

【０１１０】即ち、前記アナログ入力値Ａinが入力され
た直後には、まず、前記スイッチングコンパレータＣ４
のみが比較動作を行う。次の第２段階としては、前記ス
イッチングコンパレータＣ２あるいはＣ６のいずれか一
方のみが比較動作を行う。続く第３段階では、前記スイ
ッチングコンパレータＣ１、Ｃ３、Ｃ５及びＣ７のう
ち、いずれか１つのみが比較動作を行う。これら第１段
階から第３段階までの、前記スイッチングコンパレータ
Ｃ１〜Ｃ７のうちのいずれか３個のみの動作によって、
前記デジタル値Ｄ１〜Ｄ３の値が決定される。

【０１１１】以上説明した通り、前記第３実施例によれ
ば、前記アナログ入力値ＡinのＡ／Ｄ変換の際、前記ス
イッチングコンパレータＣ１〜Ｃ７のうち、合計３個の
み比較動作を行うので、全体的な消費電力の低減を図る
ことができる。更に、前記スイッチングコンパレータＣ
１〜Ｃ７のうち、比較動作を行うもの合計３個について
も、これらは同時には比較動作を行わず、微小時間だけ
動作時期がずらされている。従って、本第３実施例にお
ける消費電流のピーク値は抑えられ、その消費電流の変
動量も低減され、これに伴って電源ノイズも低減され
る。又、このように比較動作の動作時期がずらされては
いても、これらスイッチングコンパレータＣ１〜Ｃ７の
比較動作は比較的高速に行われるので、当該Ａ／Ｄコン
バータ１全体のＡ／Ｄ変換に必要な処理時間は不必要に
延長されることはない。

【０１１２】図１２は、前記第１発明が適用された前記
第４実施例のＡ／Ｄコンバータの回路図である。

【０１１３】この図１２に示される前記第４実施例のＡ
／Ｄコンバータ１は、合計m 個のＰチャネルＭＯＳトラ
ンジスタＰ１〜Ｐm と、合計１個のＮチャネルＭＯＳト
ランジスタＮ１とにより構成されるスイッチングコンパ
レータ１０を備える。該スイッチングコンパレータ１０
は、ＣＭＯＳインバータの構成であり、前記第１発明が
適用されている。

【０１１４】又、前記Ａ／Ｄコンバータ１は、該スイッ
チングコンパレータ１０と共に、合計m 個のＮチャネル
ＭＯＳトランジスタＳＴ１〜ＳＴm にて構成される閾値
可変スイッチ群ＳＴと、コントローラ１１と、インバー
タ１２とにより構成されている。

【０１１５】前記第４実施例の前記スイッチングコンパ
レータ１０において、合計m 個の前記ＰチャネルＭＯＳ
トランジスタＰ１〜Ｐm 全ては、それぞれのソースが電
源Ｖ _DDに接続され、それぞれのドレインがコンパレータ
出力Ｃout に接続され、又、それぞれの該ドレインは前
記ＮチャネルＭＯＳトランジスタＮ１のドレインにも接
続されている。又、これらＰチャネルＭＯＳトランジス
タＰ１〜Ｐn それぞれのゲートは、前記閾値可変スイッ
チ群ＳＴ中のそれぞれに対応する前記ＮチャネルＭＯＳ
トランジスタＳＴ１〜ＳＴm のソース−ドレインを介し
て、コンパレータ入力Ｃinに接続されている。

【０１１６】従って、例えば前記ＮチャネルＭＯＳトラ
ンジスタＳＴ１がオンとなると、前記ＰチャネルＭＯＳ
トランジスタＰ１のゲートは前記コンパレータ入力Ｃin
に導通状態となる。又、例えば前記ＮチャネルＭＯＳト
ランジスタＳＴ２がオンとなると、前記ＰチャネルＭＯ
ＳトランジスタＰ２のゲートが前記コンパレータ入力Ｃ
inに導通状態となる。

【０１１７】一方、該スイッチングコンパレータ１０に
おいて、前記ＮチャネルＭＯＳトランジスタＮ１につい
ては、そのドレンは前記ＰチャネルＭＯＳトランジスタ
Ｐ１〜Ｐm の全てのソースに接続され、又、前記コンパ
レータ出力Ｃout にも接続されている。又、該Ｎチャネ
ルＭＯＳトランジスタＮ１のソースはグランドＧＮＤに
接続され、そのゲートは前記コンパレータ入力Ｃinに接
続されている。

【０１１８】このような本第４実施例の前記スイッチン
グコンパレータ１０は、前記閾値可変スイッチ群ＳＴの
個々の前記ＮチャネルＭＯＳトランジスタＳＴ１〜ＳＴ
m のオンオフによって、合計m 個の前記ＰチャネルＭＯ
ＳトランジスタＰ１〜Ｐm のいずれかのゲートを選択的
に前記コンパレータ入力Ｃinへと導通状態とすることが
できる。これによって、これらＰチャネルＭＯＳトラン
ジスタＰ１〜Ｐm の、それぞれのゲートの前記コンパレ
ータ入力Ｃinに接続されるものの個数を変化させること
ができる。

【０１１９】従って、このような前記スイッチングコン
パレータ１０においては、前記閾値可変スイッチ群ＳＴ
中の個々の前記ＮチャネルＭＯＳトランジスタＳＴ１〜
ＳＴm のオンオフによって、当該スイッチングコンパレ
ータ１０の前記論理閾値Ｖ_THを変化させることができ
る。これは、ソースとドレインに関して並列に接続され
た合計n 個の前記ＰチャネルＭＯＳトランジスタＰ１〜
Ｐn を、複合的な１個のＰチャネルＭＯＳトランジスタ
Ｐと仮想すると、前記閾値可変スイッチ群ＳＴの個々の
前記ＮチャネルＭＯＳトランジスタＳＴ１〜ＳＴn のオ
ンオフによって、該ＰチャネルＭＯＳトランジスタＰの
素子パラメータが変化されるものと考えることができ
る。例えば、該ＰチャネルＭＯＳトランジスタＰにおい
て、仮想的な前記ゲート幅Ｗを変化させるものと考える
ことができる。

【０１２０】このような前記スイッチングコンパレータ
１０によれば、前記コントローラ１１による前記閾値可
変スイッチ群ＳＴ中の個々の前記ＮチャネルＭＯＳトラ
ンジスタＳＴ１〜ＳＴm のオンオフにて、所望の前記論
理閾値Ｖ_THを設定することができる。又、該スイッチン
グコンパレータ１０は、該論理閾値Ｖ_THと、前記アナロ
グ入力値Ａinとの比較を行うことができる。

【０１２１】又、本第４実施例の前記Ａ／Ｄコンバータ
１では、合計１個の前記スイッチングコンパレータ１０
の出力を、波形整形用の前記インバータ１２を介して前
記コントローラ１１に入力する。又、該コントローラ１
１は、この前記インバータ１２からの入力などに応じ
て、前記閾値可変スイッチ群ＳＴの個々の前記Ｎチャネ
ルＭＯＳトランジスタＳＴ１〜ＳＴn をオンオフする。
この間、デジタル出力Ｄout からは、ＭＳＢからＬＳＢ
への順に、前記デジタル値Ｄ１〜Ｄ３が出力される。例
えば、該コントローラ１１の動作は、従来からある逐次
比較型Ａ／Ｄコンバータの動作や、従来からある追従比
較型Ａ／Ｄコンバータの動作とすることができる。

【０１２２】例えば、当該Ａ／Ｄコンバータ１の動作
を、前記コントローラ１１にて前記逐次比較型Ａ／Ｄコ
ンバータの動作とした場合には、まず第１段階として、
前記スイッチングコンパレータ１０が前記アナログ入力
値Ａinの前記フルスケールの１／２の値の前記論理閾値
Ｖ_THにて該アナログ入力値Ａinとの比較を行えるよう
に、前記閾値可変スイッチ群ＳＴの前記ＮチャネルＭＯ
ＳトランジスタＳＴ１〜ＳＴn の個々のオンオフを行
う。このときの前記スイッチングコンパレータ１０の比
較結果、即ち、前記デジタル出力Ｄout に基づいて、前
記コントローラ１１は、前記デジタル値Ｄ１〜Ｄn のＭ
ＳＢを得ることができる。

【０１２３】次に、第２段階として、前記第１段階の比
較結果に基づいて、前記コントローラ１１は前記スイッ
チングコンパレータ１０の前記閾値Ｖ_THを、前記フルス
ケールの１／４の値とするか、該フルスケールの３／４
の値とするかを判定し、該判定に基づいて、前記閾値可
変スイッチ群ＳＴのオンオフにて前記スイッチングコン
パレータ１０の前記閾値Ｖ_THの設定を行う。又、このよ
うに設定された前記閾値Ｖ_THに基づいた前記スイッチン
グコンパレータ１０の比較結果は、前記デジタル値Ｄ１
〜Ｄn のＭＳＢから２ビット目の論理値として前記デジ
タル出力Ｄoutから出力される。

【０１２４】該３段階以降についても、同様の処理を行
う。このような一連の処理中に順次前記デジタル出力値
Ｄout から出力される合計３個の論理値によって、ＭＳ
ＢからＬＳＢへと前記アナログ入力値ＡinのＡ／Ｄ変換
結果の前記デジタル値Ｄ１〜Ｄ３を得ることができる。

【０１２５】以上説明した通り、本第４実施例によれ
ば、１つの前記スイッチングコンパレータ１０のみで前
記アナログ入力値ＡinのＡ／Ｄ変換を行うことができ、
必要とする素子数を減少し、集積度の向上などを図るこ
とが可能である。又、前記スイッチングコンパレータ１
０は、従来のコンパレータに比べ、高速動作が可能であ
る。従って、本第４実施例の前記Ａ／Ｄコンバータ１
は、従来の前記逐次比較型Ａ／Ｄコンバータや、従来の
前記追従比較型Ａ／Ｄコンバータに比べ、高速化を図る
ことが可能である。

【０１２６】なお、本第４実施例では、ＣＭＯＳインバ
ータの構成とされた前記スイッチングコンパレータ１０
の前記電源Ｖ_DD側に接続される前記ＰチャネルＭＯＳト
ランジスタＰを、前記閾値可変スイッチ群ＳＴにて操作
し、前記論理閾値Ｖ_THを変更するようにしている。しか
しながら、前記ＮチャネルＭＯＳトランジスタＮ１を、
多数のＮチャネルＭＯＳトランジスタを用い複合的に構
成し、これを前記閾値可変スイッチ群ＳＴと同様のもの
で切換え、これによって前記論理閾値Ｖ_THを変更するよ
うにしてもよい。あるいは、ＣＭＯＳインバータの構成
の前記スイッチングコンパレータ１０の、ＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタとの
両方を複合的なものとしてもよい。

【０１２７】なお、以上説明した前記第１実施例〜第３
実施例において、前記スイッチングコンパレータＣ１〜
Ｃ２５５それぞれの出力を前記エンコーダ２へと入力す
る際、この経路中に１つ又は複数の波形整形用のインバ
ータを設けてもよい。これによって、前記エンコーダ２
におけるコード化の動作をより安定的に行えるようにす
ることができる。

【０１２８】又、前記第２実施例及び第３実施例におい
ては、前記第１発明が適用された前記スイッチングコン
パレータを用いている。しかしながら、これら第２実施
例及び第３実施例において、他のコンパレータ、例えば
前記チョッパ型コンパレータや前記差動増幅器を用いた
コンパレータなどを用いてもよい。

【０１２９】又、前記第１実施例〜第４実施例では、前
記図１を用いて説明したＣＭＯＳインバータの構成の前
記スイッチングコンパレータを用いているが、他の構成
の前記スイッチングコンパレータ、例えば前記図２に示
されるようなＥ−Ｄ型ＭＯＳインバータの構成のものを
用いるものであってもよい。

【０１３０】

【発明の効果】以上説明した通り、前記第１発明によれ
ば、より小型化を図ることが可能であり、又、高速Ａ／
Ｄ変換が可能なＡ／Ｄコンバータを提供することができ
るという優れた効果を得ることができる。又、前記第２
発明によれば、消費電流の変動のピーク値を抑え、又、
該消費電流の変動に伴った電源ノイズを低減することが
できるＡ／Ｄコンバータを提供することができるという
優れた効果を得ることができる。

【図面の簡単な説明】

【図１】本願の第１発明が適用された第１実施例、本願
の第１発明及び第２発明が適用された第２実施例及び第
３実施例、前記第１発明が適用された第４実施例のＡ／
Ｄコンバータに用いられるスイッチングコンパレータの
回路図

【図２】前記スイッチングコンパレータの変形例の回路
図

【図３】前記スイッチングコンパレータを示す第１のシ
ンボル図

【図４】前記スイッチングコンパレータを示す第２のシ
ンボル図

【図５】前記第１実施例及び前記第２実施例に用いられ
る電源回路の回路図

【図６】前記電源回路に用いられる電源バッファの第１
例を示す回路図

【図７】前記電源回路に用いられる電源バッファの第２
例を示す回路図

【図８】前記第１実施例のＡ／Ｄコンバータの全体回路
図

【図９】前記第２実施例のＡ／Ｄコンバータの全体回路
図

【図１０】前記第３実施例のＡ／Ｄコンバータの全体回
路図

【図１１】前記第３実施例に用いられる電源回路の回路
図

【図１２】前記第１発明が適用された第４実施例のＡ／
Ｄコンバータの全体回路図

【符号の説明】

１…Ａ／Ｄコンバータ ２…エンコーダ １０、Ｃn 、Ｃ１〜Ｃ２５５…スイッチングコンパレー
タ １２…インバータ ３０n …バッファ（差動増幅器） ３２n …アナログインバータ Ａin…アナログ入力値 Ｂn …電源バッファ Ｃin…コンパレータ入力 Ｃout …コンパレータ出力 Ｄ１〜Ｄ８…デジタル値 Ｒ０〜Ｒ２５５…抵抗素子 ＳＲ１〜ＳＲn …ＮチャネルＭＯＳトランジスタ（閾値
可変スイッチ素子） ＴＮ、ＴＮＤ…ＮチャネルＭＯＳトランジスタ（スイッ
チング能動素子） ＴＮＬ…ＮチャネルＭＯＳトランジスタ（負荷デバイ
ス） ＴＰ、Ｐ１〜Ｐm …ＰチャネルＭＯＳトランジスタ（ス
イッチング能動素子） Ｔ１〜Ｔ２５４…ＮチャネルＭＯＳトランジスタ（比較
動作停止スイッチ） Ｖ１〜Ｖ２５５…比較参照電圧 ＶＲ１〜ＶＲ２５５…スイッチングコンパレータの供給
電源

Claims (6)

【特許請求の範囲】
1. 【請求項１】アナログ入力値をデジタル値に変換するＡ
   ／Ｄコンバータにおいて、 コンパレータ入力と所定論理閾値とに従って、スイッチ
   ング能動素子にてコンパレータ出力を出力すると共に、
   又、前記スイッチング能動素子に関する回路パラメータ
   を調整することによって、前記論理閾値が前記アナログ
   入力値の取り得る範囲内に設定されたスイッチングコン
   パレータを少なくとも１つ備え、 前記コンパレータ入力へと前記アナログ入力値を導入す
   るようにし、又、前記コンパレータ出力に基づいて前記
   デジタル値を決定することを特徴とするＡ／Ｄコンバー
   タ。
2. 【請求項２】請求項１において、 前記スイッチングコンパレータの構成が、ＣＭＯＳイン
   バータの構成であることを特徴とするＡ／Ｄコンバー
   タ。
3. 【請求項３】請求項１又は２のいずれか１つにおいて、 前記スイッチングコンパレータが、これへの供給電源の
   調整にて、前記論理閾値が設定されていることを特徴と
   するＡ／Ｄコンバータ。
4. 【請求項４】請求項１又は２のいずれか１つにおいて、
   更に、 前記スイッチングコンパレータの前記論理閾値を変化さ
   せるための、複数の閾値可変スイッチ素子によって構成
   される閾値可変スイッチ群と、 複数の前記スイッチング能動素子によって構成されてお
   り、前記閾値可変スイッチ群の個々の前記閾値可変スイ
   ッチ素子のオンオフにて、互いに並列に接続される、そ
   の前記スイッチング能動素子の個数を変化させ、これに
   よって前記論理閾値を変化させるスイッチング能動素子
   群とを備え、 前記論理閾値が可変であることを特徴とするＡ／Ｄコン
   バータ。
5. 【請求項５】複数のコンパレータを備えた、アナログ入
   力値をデジタル値に変換するＡ／Ｄコンバータにおい
   て、 少なくとも前記コンパレータの１つに設けられた比較動
   作停止スイッチを備え、 該比較動作停止スイッチのオンオフ時期を制御すること
   により、複数の前記コンパレータのうちの少なくとも一
   部のものの動作時期をずらすようにしたことを特徴とす
   るＡ／Ｄコンバータ。
6. 【請求項６】請求項５において、 前記比較動作停止スイッチのオンオフ動作が、これが設
   けられた該当コンパレータよりも上位ビットのデジタル
   値を決定する他のコンパレータの出力に従って動作する
   ことを特徴とするＡ／Ｄコンバータ。