WO2008093899A1 - アナログ－デジタル変換器 - Google Patents

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WO2008093899A1
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Takeshi Ikeda
Hiroshi Miyagi
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Niigata Seimitsu Co., Ltd.
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
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    • H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
    • H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
    • H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
    • H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string

Definitions

  • the present invention relates to an analog-to-digital converter, and is particularly suitable for use in a flash type A / D converter.
  • a / D converters that do not use operational amplifiers have been actively developed as the voltage of analog circuits in analog-digital mixed system LSIs has progressed.
  • a typical example is a flash (parallel) A / D converter.
  • Hula Mesh type as shown in Figure 1, a number of comparator 5 1 arranged in parallel, the analog input signal voltage V in a plurality of criteria voltage V R. ⁇ V R n and simultaneously compares analog input voltage V in which standards voltage V R. It is determined immediately whether or not it matches ⁇ V R n (for example, see Patent Documents 1 and 2).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 5-199 9 1 16
  • Patent Document 2 Japanese Patent Application Laid-Open No. 9-383 16
  • the flash type A / D converter is suitable for high-speed operation because it determines the level of the analog input signal with a single operation.
  • it is necessary to provide a large number of comparators 51 and also to provide a reference voltage generation circuit 52 having a plurality of resistors R connected in series.
  • the 10 bit requires 1 0 2 3 comparators 5 1 and 1 0 2 3 resistors R.
  • the comparator 5 1 that compares the two inputs is a combination of at least four transistors, so a minimum of 4 0 9 2 transistors are required. There was a problem that the scale and power consumption increased.
  • the present invention has been made to solve such problems, and an object of the present invention is to reduce the circuit scale and power consumption of a flash-type AZ D converter.
  • a plurality of transistors having different threshold voltages are arranged in parallel, an analog input signal is supplied to each gate of the plurality of transistors, and an output of each transistor is output.
  • the digital output signal is obtained by encoding the signal.
  • a transistor whose analog input voltage supplied to the gate is smaller than the threshold voltage is turned off, and a transistor larger than the threshold voltage is turned on.
  • the voltage level of the analog input signal is determined depending on which transistor is turned off or on, and a digital output signal corresponding to the voltage level can be obtained.
  • the number of transistors used for determining the voltage level can be halved. As a result, the circuit scale and power consumption can be reduced.
  • FIG. 1 is a diagram showing the configuration of a conventional flash A / D converter.
  • FIG. 2 is a diagram illustrating a configuration example of the flash A / D converter according to the present embodiment.
  • FIG. 3 is a diagram showing another configuration example of the flash A / D converter according to the present embodiment.
  • FIG. 2 is a diagram illustrating a configuration example of the flash A / D converter according to the present embodiment.
  • the flash AZD converter according to the present embodiment includes a parallel circuit section 1 and an encoder 2 (corresponding to the encoding circuit section of the present invention).
  • Parallel circuit section 1 consists of multiple transistors N with different threshold voltages. , N i, N 2 ,..., N n are connected in parallel between power supply VDD and ground GND. Each transistor N. Resistance R between ⁇ N n and power supply VDD. ⁇ R "are connected.
  • the plurality of transistors ⁇ 0 ⁇ ⁇ is composed of N-channel MO S transistor.
  • the threshold voltage of each preparative transistor Nyu. ⁇ Nyu eta is the preparative La
  • the circuit parameters related to the transistor for example, the gate length L and the gate width W are adjusted to be different.
  • the encoder 2 encodes the output signals of the transistors N 0 to N n to obtain a digital output signal. That is, each transistor N. Voltage value of ⁇ N n'll Ride force the signal V. ⁇ V n, the transistor N. ⁇ N n Level is either high or mouth level depending on whether it is on or off. Yenko Driver 2 is each transistor N. Any voltage value of the output signal of the to N n in response to which a voltage value at high Repe Le is in the B Ureberu, generates a digital signal of a predetermined bit.
  • ⁇ N n are arranged in parallel, a plurality of transistors N.
  • Supply analog input signals to each gate of ⁇ N n and each transistor N. Are the earthenware pots by obtaining a digital output signal by encoding an output signal of the to N n.
  • the number of transistors used is half that of a conventional flash AZD converter in which a comparator consisting of at least two transistors is connected in parallel, and a reference voltage generation circuit is also provided. There is no need. As a result, the circuit scale and power consumption can be reduced.
  • the resistance is the load R.
  • R has been described with an example of using a to R n, it may be used a constant current circuit.
  • the threshold voltage of the PMOS transistor can also be adjusted by changing the circuit parameters related to the transistor, for example, the gate length L and the gate width W.
  • the threshold voltage of each transistor can be made different by changing the voltage value supplied to the back gate of the P-channel MOS transistor.
  • FIG. 3 is a diagram showing a configuration example of a flash A / D converter using a P-channel MOS transistor.
  • the flash type AZD converter shown in FIG. 3 includes a parallel circuit section 11, an encoder 12 (corresponding to the encoder circuit section of the present invention), and a reference voltage generation circuit 13.
  • the parallel circuit section 1 1 is configured by connecting a plurality of PMOS transistors P 0 , P j, P 2, ..., P n with different threshold voltages in parallel between a power supply VDD and a ground GND. ing.
  • threshold voltages of ⁇ Pn are V T0 , V T 1 , V ⁇ 2 ,..., V T n , for example, V T.
  • Ku ⁇ ⁇ 1 ⁇ ⁇ 2 ⁇ ⁇ ⁇ ' Ku V T n to become by cormorants each transient to static P Q ⁇ threshold voltage of the P n be adjusted.
  • each transistor P. ⁇ The threshold voltage of Pn is the transistor P concerned. It is adjusted by varying the voltage value supplied to the back gate bets ⁇ P n.
  • the voltage value supplied to the back gate is generated by the reference voltage generation circuit 13.
  • the reference voltage generation circuit 13 is configured by connecting a plurality of resistors R in series. Voltages with different values are extracted from the input / output taps of each resistor. ⁇ P n will be supplied to the back gate.
  • Transistor P with different threshold voltages in this way.
  • preparative analog input voltage V i n supplied to the gate is small Ri by the threshold voltage transistor is turned off, the large transistor Ri by the threshold voltage is turned on.
  • Is encoder 1 2 a transistor? . ⁇ ? Encode the output signal of foundedto obtain a digital output signal.
  • a conventional flash A / D converter that connects a comparator consisting of at least two transistors in parallel, The number of transistors used can be halved, so the circuit scale and power consumption can be reduced.
  • the present invention is suitable for a brush-type AZD converter that compares the voltage value of an analog input signal with a plurality of different voltage values simultaneously by a plurality of transistors.

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Abstract

　閾値電圧を異ならせた複数のトランジスタＮ０～Ｎｎを並列に並べて、複数のトランジスタＮ０～Ｎｎの各ゲートにアナログ入力信号を供給し、各トランジスタＮ０～Ｎｎの出力信号をエンコードすることによってデジタル出力信号を得ることにより、少なくとも２つのトランジスタから成るコンパレータを並列に接続する従来例に比べて、トランジスタの使用数が半分で済むようにし、しかも基準電圧発生回路を設ける必要もなくす。

Description

アナ口グ—デジタル変換器
技術分野
本発明はアナログ一デジタル変換器に関し、 特に、 フラッシュ型の A / D変換器に用いて好適なものである。
明 背景技術
書
近年、 アナログ一デジタル混載のシステム L S I におけるアナログ回 路の低電圧化の進展に伴って、 オペアンプを使用しない A/D変換器の 開発が盛んに行われている。 その代表例にフラ ッシュ型 （並列型） の A /D変換器がある。 フラ ッシュ型は、 図 1 に示すよ うに、 多数のコンパ レータ 5 1 を並列に並べて、 アナログ入力信号の電圧値 V i nを複数の基 準電圧値 VR。〜VR nと一斉に比較し、 アナログ入力電圧 V i nがどの基 準電圧 VR。〜VR nと一致するかを一瞬のう ちに判定していく ものである (例えば、 特許文献 1， 2参照） 。
特許文献 1 ： 特開平 5— 1 9 9 1 1 6号公報
特許文献 2 ： 特開平 9一 8 3 3 1 6号公報
発明の開示
フラッシュ型の Aノ D変換器は、 アナ口グ入力信号のレベルを一発の 動作で判定するため、 高速化には向いている。 しかしながら、 図 1 に示 すよ うに、 多数のコ ンパレータ 5 1 を設ける と ともに、 複数の抵抗 Rを 直列に接続した基準電圧発生回路 5 2 も設ける必要がある。 例えば 1 0 ビッ トでは 1 0 2 3個のコンパレータ 5 1 と 1 0 2 3個の抵抗 Rとが必 要で、 2つの入力を比較するコンパレ^ "タ 5 1 は少なく と も 4個の トラ ンジスタを組み合わせた構成であるため、 最低でも 4 0 9 2個もの トラ ンジスタが必要となる。 そのため、 回路規模および消費電力が増大する という問題があった。
本発明は、 このよ うな問題を解决するために成されたものであり、 フ ラッシュ型の A Z D変換器において回路規模および消費電力の低減を図 ることを目的とする。
上記した課題を解決するために、 本発明では、 閾値電圧を異ならせた 複数の ト ランジスタを並列に並べて、 複数の ト ランジスタの各ゲー トに アナログ入力信号を供給し、 各 ト ラ ンジスタの出力信号をエンコー ドす ることによってデジタル出力信号を得るよ うにしている。
このよ うに構成した本発明によれば、 ゲー トに供給されるアナログ入 力電圧が閾値電圧よ り小さい ト ランジスタはオフ、 閾値電圧よ り大きい トランジスタはオンとなる。 これによ り、 どの トランジスタがオフまた はオンとなるかによつてアナログ入力信号の電圧レベルが判定され、 そ の電圧レベルに応じたデジタル出力信号が得られるよ うになる。 少なく と も 2つの ト ラ ンジスタから成るコ ンパレータを並列に接続する従来例 に比べて、 電圧レベル判定用の トランジスタの使用数は半分で済む。 こ のため、 回路規模および消費電力の低減を図るこ とができる。 図面の簡単な説明
図 1は、 従来のフラ ッシュ型 A / D変換器の構成を示す図である。 図 2は、 本実施形態によるフラ ッシュ型 A / D変換器の構成例を示す 図である。
図 3は、 本実施形態によるフラッシュ型 A / D変換器の他の構成例を 示す図である。 発明を実施するための最良の形態
以下、 本発明の一実施形態を図面に基づいて説明する。 図 2は、 本実 施形態によるフラッシュ型 A/D変換器の構成例を示す図である。 図 2 に示すよ うに、 本実施形態によるフラ ッシュ型 AZD変換器は、 並列回 路部 1およびエンコーダ 2 (本発明のエンコー ド回路部に相当） を備え ている。
並列回路部 1 は、 閾値電圧を異ならせた複数の ト ランジスタ N。， N i ， N 2 , · · ·， N nを電源 V D Dとグラン ド G N Dとの間に並列に接続 して構成されている。 また、 各 トランジスタ N。〜N nと電源 VD Dとの 間には、 抵抗 R。〜 R„が接続されている。 ここで、 複数の トランジスタ Ν 0〜Ν Πは Nチャネル MO S トランジスタで構成されている。 また、 各 ト ランジスタ Ν。〜Νηの閾値電圧は、 当該 ト ラ ンジスタに関する回路パ ラメータ、 例えばゲ一 ト長 Lやゲー ト幅 Wを異ならせることによって調 整している。
各 トラ ンジスタ Ν。〜Ν ηの閾値電圧をそれぞれ VT。， VT 1 , VT 2， • · ·， VT nと した場合、 例えば VT 0く VT 1く VT 2く ' · · < V T n と なるよ うに各 トランジスタ N。〜Nnの閾値電圧を調整する。 そして、 こ のよ うに閾値電圧を異ならせた トランジスタ N。〜N nの各ゲー トにアナ ログ入力信号を供給する。 このよ う にすると、 ゲー トに供給されるアナ 口グ入力電圧 V i nが閾値電圧よ り小さい トランジスタはオフ、 閾値電圧 よ り大きい トランジスタはオンとなる。
エンコーダ 2は、 各 トランジスタ N0〜N nの出力信号をェンコ一ドし てデジタル出力信号を得る。 すなわち、 各 ト ランジスタ N。〜Nnよ り出 力される信号の電圧値 V。〜V nは、 トランジスタ N。〜Nnがオンかオフ かによつてハイ レベルまたは口 ゥレベルの何れかとなってレヽる。 ェンコ ーダ 2は、 各 トランジスタ N。〜N nの出力信号のどの電圧値がハイ レぺ ルでどの電圧値がロ ウレベルとなっているかに応じて、 所定ビッ トのデ ジタル信号を発生する。
以上詳しく説明したように、 本実施形態では、 閾値電圧を異ならせた 複数の トランジスタ N。〜N nを並列に並べて、 複数の トランジスタ N。 〜N nの各ゲー トにアナロ グ入力信号を供給し、 各 ト ラ ンジスタ N。〜N nの出力信号をエンコードすることによってデジタル出力信号を得るよ う にしている。 このよ うな構成によれば、 少なく と も 2つの トランジスタ から成るコンパレータを並列に接続する従来のフラ ッシュ型 A Z D変換 器に比べて、 ト ランジスタの使用数は半分で済み、 基準電圧発生回路も 設ける必要がない。 このため、 回路規模おょぴ消費電力の低減を図るこ とができる。
なお、 上記実施形態では、 負荷と して抵抗 R。〜R nを用いる例につい て説明したが、 定電流回路を用いても良い。
また、 上記実施形態では、 複数の トランジスタ と して Nチャネル M O S トランジスタを用いる例について説明したが、 Pチャネル M O S トラ ンジスタと しても良い。 この場合における P M O S トランジスタの閾値 電圧も、 当該トランジスタに関する回路パラメータ、 例えばゲー ト長 L ゃゲー ト幅 Wを異ならせることによって調整することが可能である。 ま たは、 Pチャネル M O S トランジスタのバックゲー トに供給する電圧値 を異ならせることによって、 各 ト ラ ンジスタの閾値電圧を異ならせるよ うにすること も可能である。
図 3は、 Pチャネル M O S トランジスタを用いたフラ ッシュ型 A / D 変換器の構成例を示す図である。 図 3に示すフラ ッシュ型 A Z D変換器 は、 並列回路部 1 1、 エンコーダ 1 2 (本発明の工ンコ一ド回路部に相 当） および基準電圧発生回路 1 3 を備えている。 並列回路部 1 1 は、 閾値電圧を異ならせた複数の P M O S トランジス タ P 0 , P j , P 2 , · · · , P nを電源 V D Dとグランド G N Dとの間に 並列に接続して構成されている。 各 トランジスタ P。〜 P nとグラン ド G N Dとの間には抵抗 R。〜R nが接続されている。 各 ト ラ ンジスタ P。〜 P nの閾値電圧をそれぞれ VT 0， VT 1， V τ 2 , · · · , VT nと した場 合、 例えば VT。く ντ 1 <νΤ 2< · · ' く VT nとなるよ うに各 トランジ スタ P Q〜 P nの閾値電圧を調整する。
こ こで、 各 ト ランジスタ P。〜 P nの閾値電圧は、 当該 ト ランジスタ P 。〜 P nのバックゲー トに供給する電圧値を異ならせることによって調整 している。 バックゲー トに供給する電圧値は、 基準電圧発生回路 1 3に よって発生する。 基準電圧発生回路 1 3は、 複数の抵抗 Rを直列接続し て構成されており、 各抵抗の入出力タ ップから値の異なる電圧が取り出 され、 それぞれが各 ト ランジスタ P。〜 P nのバックゲー トに供給される よ うになってレ、る。
このように閾値電圧を異ならせた トランジスタ P。〜 P nの各ゲー トに アナログ入力信号を供給する。 このよ うにする と、 ゲー トに供給される アナログ入力電圧 V i nが閾値電圧よ り小さい ト ランジスタはオフ、 閾値 電圧よ り大きい トランジスタはオンとなる。 エンコーダ 1 2は、 各トラ ンジスタ？。〜？„の出力信号をエンコー ドしてデジタル出力信号を得る 図 3のよ うに構成した場合、 少なく と も 2つの トランジスタから成る コンパレータを並列に接続する従来のフラッシュ型 A/D変換器に比べ て、 トランジスタの使用数は半分で済む。 このため、 回路規模および消 費電力の低減を図るこ とができ る。
その他、 上記実施形態は、 何れも本発明を実施するにあたっての具体 化の一例を示したものに過ぎず、 これらによって本発明の技術的範囲が 限定的に解釈されてはならないものである。 すなわち、 本発明はその精 神、 またはその主要な特徴から逸脱することなく 、 様々な形で実施する こ とができる。 産業上の利用可能性
本発明は、 複数の トランジスタによってアナログ入力信号の電圧値を 複数の異なる電圧値と一斉に比較するブラッシュ型の A Z D変換器に用 いて好適なものである。

Claims

請 求 の 範 囲
1 . 閾値電圧を異ならせた複数の トランジスタを電源とグラン ドとの間 に並列に接続し 、 上記複数の トランジスタの各ゲ一 にアナログ入力信 号を供給するよ うに成された並列回路部と、
上記複数の hランジスタの出力信号をェンコ■ ~ Kしてデジタル出力信 号を得るェン — ド回路部とを備えたこ とを特徴とするアナログ一デジ タル変換器。
2 . 上記複数の ト ランジスタは Nチヤネル M O S 卜 ランジスタである こ とを特徴とする請求の範囲第 1項に記載のアナ口グ ―デジタル変換器。
3 . 上記 Nチャネル M O S ト ランジスタに関する回路パラメータを異な らせることによつて、 上記複数の トランジスタの W値電圧を異ならせた ことを特徴とする請求の範囲第 2項に記載のアナ グ一デジタル変換器
4 . 上記複数の ト ランジスタは Pチヤネル M O S 卜ランジスタである こ とを特徴とする請求の範囲第 1項に記載のアナ口グ ―デジタル変換器。
5 . 上記 Pチャネル M O S トランジスタの/ ックゲ一トに供給する電圧 値を異ならせるこ とによって、 上記複数の トランジスタの閾値電圧を異 ならせたことを特徴とする請求の範囲第 4項に記 ftのアナログ一デジタ ル変換器。
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