JP2007049679A - デジタル／アナログ変換器 - Google Patents

Abstract

【課題】１０ビット以上の高解像度を有するデジタル信号を処理可能な、小型、迅速なデジタル／アナログ変換器を提供する。
【解決手段】デジタル／アナログ変換器は、基準電源電圧を分圧する分圧電圧発生部１０１と、入力デジタル信号をデコードした選択信号として出力するデコーダ部３０３と、該選択信号に基づき分圧電圧発生部から選択した複数の分圧電圧を出力する第１の分圧電圧選択部３０２と、該選択信号に基づき第１の分圧電圧選択部から選択した複数の分圧電圧を出力する第２の分圧電圧選択部３０４と、第２の分圧電圧選択部から出力される複数の分圧電圧を充放電する分圧電圧保存部３０５と、該選択信号に基づき、分圧電圧保存部から放電される分圧電圧から所定の電圧を選択する第３の分圧電圧選択部３０６と、第３の分圧電圧選択部から選択された所定の電圧を出力する電圧出力部３０７とを備える。
【選択図】 図３

Description

本発明は、デジタル／アナログ変換器に関し、より詳しくは、８ビットの解像度を有するデジタル信号を処理するタイプのデジタル／アナログ変換器の改良に関する。

一般に、デジタル／アナログ変換器は、デジタル符号化した量をそれに対応するアナログ量に変換する装置であって、イメージセンシングを行う過程で、使用者が、デジタル制御コードを入力し、イメージの明るさに応じて、格納されるデジタルデータの値の範囲を決定し、これをアナログ信号に変換するのに主に用いられている。

一般に、広く用いられているデジタル／アナログ変換器には、抵抗列を用いる方式、キャパシタを用いる方式、及び電流セルを用いる方式がある。

ところが、このような従来の方式は、入力信号のビット数が増加するにつれて、全体の回路面積が大きく増加するという問題点があった。例えば、抵抗列を用いる方式の場合、入力信号のビット数が８ビットから１０ビットへ２ビット増加すると、デジタル／アナログの変換に必要な抵抗の数は、２⁸＝２５６個から２¹⁰＝１０２４個へ相当増加し、これによって、必要なスイッチの個数も相当増加するようになる。このように２ビットの入力信号の増加によって、デジタル／アナログ変換器の全体面積は、ほぼ４倍も増加するようになる。このような面積の増加は、他の方式のデジタル／アナログ変換器でも、同様に発生する。また、半導体の作製時、回路面積の増加は、費用の増加を意味するので、低費用のデジタル／アナログ変換器を設計するためには、入力信号ビットが増加しても、全体の回路面積が大きく増加しない、新たな構造のデジタル／アナログ変換器が必要である。

図１は、従来の技術による８ビット解像度のデジタル信号を処理するデジタル／アナログ変換器の構成を示すブロック図である。

図１に示すように、従来の技術による８ビットの解像度を有するデジタル信号を処理するデジタル／アナログ変換器は、電圧分配によって基準電源の電圧Ｖ_DDを分圧する分圧電圧発生部１０１と、入力されるデジタル信号をデコードした選択信号として出力するデコーダ部１０３と、前記出力された選択信号に基づいて、前記分圧電圧発生部１０１から発生した分圧電圧のうち、複数の分圧電圧を選択して出力する第１の分圧電圧選択部１０２と、前記出力された選択信号に基づいて、前記第１の分圧電圧選択部から出力された分圧電圧のうち、複数の分圧電圧を選択して出力する第２の分圧電圧選択部１０４と、前記第２の分圧電圧選択部から選択された所定の電圧を出力する電圧出力部１０５とで構成されている。

前記分圧電圧発生部１０１は、直列に接続される２５６（２⁸）または２５７（２⁸＋１）個の抵抗で構成され、その一端には、基準電源電圧Ｖ_DDが供給され、その他端は、回路のグランドＧＮＤに接続されている。また、各抵抗Ｒ₀〜Ｒ₂₅₆間の接続点、すなわち、分圧電圧発生部１０１の各抵抗間に形成されたノードから、それぞれ所定の分圧電圧ＶＲ（１）〜ＶＲ（２５６）が出力される。

例えば、抵抗Ｒ₁と抵抗Ｒ₂との間の接続点を１番目のノードとし、直列に接続された２５７個の抵抗の全体の抵抗値をＲｔｏｔとすると、１番目のノード〜Ｎ番目のノードから出力される分圧電圧 ＶＲ（ｎ）は、Ｖｎ＝[（Ｒ₀＋Ｒ₁＋…＋Ｒ_n-1）／Ｒｔｏｔ]×Ｖ_DDで表される（ここで、ｎ＝１〜２５６）。

前記第１の分圧電圧選択部１０２は、２５６個のスイッチＳ／Ｗ₁〜Ｓ／Ｗ₂₅₆を備え、前記それぞれのスイッチＳ／Ｗ₁〜Ｓ／Ｗ₂₅₆は、前記分圧電圧発生部１０１に形成されたノードにそれぞれ接続される。

したがって、前記第１の分圧電圧選択部１０２は、後述するデコーダ部１０３から出力された選択信号に基づいて、前記分圧電圧生成部１０１から発生した２５６個の分圧電圧のうち１６個の分圧電圧を選択して出力するようになる。

前記第２の分圧電圧選択部１０４は、１６個のスイッチＳ／Ｗ_1a〜Ｓ／Ｗ_16aを備える。前記１６個のＳ／Ｗ_1a〜Ｓ／Ｗ_16aは、前記分圧電圧発生部１０１に形成されたノードのうち、前記第１の分圧電圧選択部１０２から選択される１６個のノードにそれぞれ接続される。

したがって、前記第２の分圧電圧選択部１０４は、後述するデコーダ部１０３から出力した選択信号に基づいて、前記第１の分圧電圧選択部１０２から選択された１６個の分圧電圧のうち、所望の１個の電圧を選択して出力するようになる。

前記デコーダ部１０３には、外部から８ビットのデジタル信号が入力される。前記デコーダ部１０３は、外部から入力される８ビットのデジタル信号のうち、上位４ビットのデジタル信号をデコードした選択信号として出力する第１のデコーダ１０３ａと、下位４ビットのデジタル信号をデコードした選択信号として出力する第２のデコーダ１０３ｂとで構成される。

したがって、前記第１のデコーダ１０３ａから出力された選択信号に基づいて、前記第１の分圧電圧選択部１０２は、前記分圧電圧発生部１０１から発生した２５６個の分圧電圧のうち、先ず１６個の分圧電圧を選択する。

また、前記第２のデコーダ１０３ｂから出力された選択信号に基づいて、前記第２の分圧電圧選択部１０４は、前記第１の分圧電圧選択部１０２から選択された１６個の分圧電圧のうち、所望の１個の電圧を選択する。

前記電圧出力部１０５は、前記第２の分圧電圧選択部１０４によって選択された１個の電圧をバッファリングして出力する出力バッファ１０５ａで構成されている。

したがって、前記第２の分圧電圧選択部１０４によって選択された電圧は、前記出力バッファ１０５ａを介して出力端子に出力される。これによって、外部から入力される８ビットのデジタル信号に対応するアナログ信号の出力電圧が、８ビット解像度のデジタル信号を処理するデジタル／アナログ変換器の出力端子から出力される。

次に、図２は、従来の技術による１０ビット解像度のデジタル信号を処理するデジタル／アナログ変換器の構成を示すブロック図である。

図２に示すように、従来の技術による１０ビットの解像度を有するデジタル信号を処理するデジタル／アナログ変換器は、電圧分配によって基準電源の電圧Ｖ_DDを分圧する分圧電圧発生部２０１と、入力されるデジタル信号をデコードした選択信号として出力するデコーダ部２０３と、前記出力された選択信号に基づいて、前記分圧電圧発生部２０１から発生した分圧電圧のうち、複数の分圧電圧を選択して出力する第１の分圧電圧選択部２０２と、前記出力された選択信号に基づいて、前記第１の分圧電圧選択部から出力された分圧電圧のうち、複数の分圧電圧を選択して出力する第２の分圧電圧選択部２０４と、前記第２の分圧電圧選択部から選択された所定の電圧を出力する電圧出力部２０５と、で構成されている。

１０ビット解像度のデジタル信号を処理するので、図１の分圧電圧発生部１０１とは異なり、前記分圧電圧発生部２０１は、直列に接続される１０２４（２¹⁰）または１０２５（２¹⁰＋１）個の抵抗で構成され、その一端には、基準電源電圧Ｖ_DDが供給され、その他端は、回路のグランドＧＮＤに接続されている。また、各抵抗Ｒ₀〜Ｒ₁₀₂₄間の接続点、すなわち、分圧電圧発生部２０１の各抵抗間に形成されたノードから、それぞれ所定の分圧電圧ＶＲ（１）〜ＶＲ（１０２４）が出力される。

例えば、抵抗Ｒ₁と抵抗Ｒ₂との間の接続点を１番目のノードとし、直列に接続された１０２５個の抵抗の全体の抵抗値をＲｔｏｔとすると、１番目のノード〜Ｎ番目のノードから出力される分圧電圧 ＶＲ（ｎ）は、Ｖｎ＝[（Ｒ₀＋Ｒ₁＋…＋Ｒ_n-1）／Ｒｔｏｔ]×Ｖ_DDで表される（ここで、ｎ＝１〜１０２４）。

前記第１の分圧電圧選択部２０２も、図１の第１の分圧電圧選択部１０２と異なり、１０２４個のスイッチＳ／Ｗ₁〜Ｓ／Ｗ₁₀₂₄を備え、前記それぞれのスイッチＳ／Ｗ₁〜Ｓ／Ｗ₁₀₂₄は、分圧電圧発生部２０１に形成されたノードにそれぞれ接続される。

したがって、前記第１の分圧電圧選択部２０２は、後述するデコーダ部２０３から出力された選択信号に基づいて、前記分圧電圧生成部２０１から発生した１０２４個の分圧電圧のうち３２個の分圧電圧を選択して出力するようになる。

前記第２の分圧電圧選択部２０４は、３２個のスイッチＳ／Ｗ_1a〜Ｓ／Ｗ_32aを備える。前記３２個のスイッチＳ／Ｗ_1a〜Ｓ／Ｗ_32aは、前記分圧電圧発生部２０１に形成されたノードのうち、前記第１の分圧電圧選択部２０２から選択される３２個のノードにそれぞれ接続される。

したがって、前記第２の分圧電圧選択部２０４は、後述するデコーダ部２０３から出力した選択信号に基づいて、前記第１の分圧電圧選択部２０２で選択された３２個の分圧電圧のうち、所望の１個の電圧を選択して出力するようになる。

前記デコーダ部２０３には、外部から１０ビットのデジタル信号が入力される。前記デコーダ部２０３は、外部から入力される１０ビットのデジタル信号のうち、上位５ビットのデジタル信号をデコードした選択信号として出力する第１のデコーダ２０３ａと、下位５ビットのデジタル信号をデコードした選択信号として出力する第２のデコーダ２０３ｂと、で構成される。

したがって、前記第１のデコーダ２０３ａから出力された選択信号に基づいて、前記第１の分圧電圧選択部２０２は、前記分圧電圧発生部２０１から発生した１０２４個の分圧電圧のうち、先ず３２個の分圧電圧を選択する。

また、前記第２のデコーダ２０３ｂから出力された選択信号に基づいて、前記第２の分圧電圧選択部２０４は、前記第１の分圧電圧選択部２０２から選択された３２個の分圧電圧のうち、所望の１個の電圧を選択する。

前記電圧出力部２０５は、前記第２の分圧電圧選択部２０４によって選択された１個の電圧をバッファリングして出力する出力バッファ２０５ａで構成されている。

したがって、前記第２の分圧電圧選択部２０４によって選択された電圧は、前記出力バッファ２０５ａを介して出力端子に出力される。これによって、外部から入力される１０ビットのデジタル信号に対応するアナログ信号の出力電圧が、１０ビット解像度のデジタル信号を処理するデジタル／アナログ変換器の出力端子から出力される。

しかしながら、上述したような従来の８ビット解像度のデジタル信号を処理するデジタル／アナログ変換器では、８ビット解像度に適当な分圧電圧発生部及び分圧電圧選択部が構成されており、１０ビット以上の高解像度のデジタル信号を処理することができないという問題点があった。

また、上述したような従来の１０ビット以上の高解像度のデジタル信号を処理するデジタル／アナログ変換器では、１０ビット以上の高解像度が得られるが、分圧電圧発生部を構成する抵抗及び分圧電圧選択部を構成するスイッチの数が増加して、回路の面積が大きくなるという問題点があった。

しかも、上述したような従来の８ビット及び１０ビット以上の高解像度のデジタル信号を処理するデジタル／アナログ変換器では、スイッチなどに存在する寄生キャパシタの影響により、使用者が希望する電圧を迅速に出力することができないという問題点があった。

本発明は、上述の問題点に鑑みてなされたものであり、その目的は、８ビット解像度のデジタル信号を処理する従来のデジタル／アナログ変換器に、分圧電圧発生部及び分圧電圧選択部をそれぞれ加えることにより、１０ビット以上の高解像度を有するデジタル信号を処理することができるのみならず、デジタル／アナログ変換器の大きさを小型化して、デジタル／アナログ変換器が搭載されるＩＣの大きさを減らすことができ、使用者が希望する電圧を迅速に出力することができるデジタル／アナログ変換器を提供することにある。

上述の目的を達成すべく、本発明の一態様に係るデジタル／アナログ変換器によれば、電圧分配によって基準電源の電圧を分圧する分圧電圧発生部と、入力されるデジタル信号をデコードした選択信号として出力するデコーダ部と、前記デコーダ部から出力された選択信号に基づいて、前記分圧電圧発生部から発生した分圧電圧のうち、複数の分圧電圧を選択して出力する第１の分圧電圧選択部と、前記デコーダ部から出力された選択信号に基づいて、前記第１の分圧電圧選択部から出力された分圧電圧のうち、複数の分圧電圧を選択して出力する第２の分圧電圧選択部と、前記第２の分圧電圧選択部から出力される複数の分圧電圧を充放電する分圧電圧保存部と、前記デコーダ部から出力された選択信号に基づいて、前記分圧電圧保存部から放電される分圧電圧のうち、所定の電圧を選択する第３の分圧電圧選択部と、前記第３の分圧電圧選択部から選択された所定の電圧を出力する電圧出力部を備えることを特徴とする。

本発明の一態様によれば、前記分圧電圧発生部は、直列に連結された複数の抵抗素子で構成される。

本発明の一態様によれば、前記第１の分圧電圧選択部は、前記分圧電圧発生部に形成された複数のノードに接続される複数のスイッチで構成される。

本発明の一態様によれば、前記第２の分圧電圧選択部は、前記分圧電圧発生部に形成されたノードのうち、前記第１の分圧電圧選択部から選択された複数のノード及び前記第１の分圧電圧選択部から選択された複数のノードと隣接したノードに接続される複数のスイッチで構成される。

本発明の一態様によれば、前記第１の分圧電圧選択部から選択された複数のノードの電圧をハイ電圧として選択し、前記第１の分圧電圧選択部から選択された複数のノードと隣接したノードの電圧をロー電圧として選択する。

本発明の一態様によれば、前記分圧電圧保存部は、前記ハイ電圧を充放電する第１のキャパシタと、前記ロー電圧を充放電する第２のキャパシタと、前記ハイ電圧として選択された分圧電圧を有するノードと第１のキャパシタに接続される第１のスイッチと、前記ロー電圧として選択された分圧電圧を有するノードと第２のキャパシタに接続される第２のスイッチと、前記第１のキャパシタと前記第３の分圧電圧選択部に接続される第３のスイッチと、前記第２のキャパシタと前記第３の分圧電圧選択部に接続される第４のスイッチと、を備える。

本発明の一態様によれば、前記第３の分圧電圧選択部は、前記ハイ電圧またはロー電圧と連結される第５及び第６のスイッチと、前記第５のスイッチに接続され、前記ハイ電圧またはロー電圧が印加される第１の抵抗と、前記第６のスイッチに接続され、前記ハイ電圧またはロー電圧が印加される第２の抵抗と、前記ロー電圧が印加される第３の抵抗と、を備える。

本発明の一態様によれば、前記第１〜第３の抵抗は、並列に連結される。

本発明の一態様によれば、前記第２の抵抗及び第３の抵抗は、それぞれ同一の抵抗値を有し、前記第１の抵抗が、前記第２の抵抗及び第３の抵抗の抵抗値の１／２倍の抵抗値を有する。

本発明の一態様によれば、前記電圧出力部は、前記第３の分圧電圧選択部により選択された所定の電圧をバッファリングして出力する出力バッファで構成される。

本発明の一態様によれば、前記出力バッファは、前記所定の電圧が負入力に帰還する。

本発明の一態様によれば、前記複数のスイッチは、それぞれトランジスタにより具現される。

本発明の一態様によれば、前記第１〜第４のスイッチは、それぞれトランジスタにより具現される。

本発明の一態様によれば、前記第５及び第６のスイッチは、それぞれトランジスタにより具現される。

本発明によれば、８ビット解像度のデジタル信号を処理する従来のデジタル／アナログ変換器に、分圧電圧発生部及び分圧電圧選択部をそれぞれ加えることにより、１０ビット以上の高解像度を有するデジタル信号を処理することができるのみならず、デジタル／アナログ変換器の大きさを小型化して、デジタル／アナログ変換器が搭載されるＩＣの大きさを減らすことができ、使用者が希望する電圧を迅速に出力することができるという効果がある。

以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

図３は、本発明によるデジタル／アナログ変換器の一実施の形態の構成を示すブロック図である。

図３に示すように、本発明によるデジタル／アナログ変換器は、電圧分配によって基準電源の電圧Ｖ_DDを分圧する分圧電圧発生部３０１と、入力されるデジタル信号をデコードした選択信号として出力するデコーダ部３０３と、前記出力された選択信号に基づいて、前記分圧電圧発生部３０１から発生した分圧電圧のうち、複数の分圧電圧を選択して出力する第１の分圧電圧選択部３０２と、前記出力された選択信号に基づいて、前記第１の分圧電圧選択部３０２から出力された分圧電圧のうち、複数の分圧電圧を選択して出力する第２の分圧電圧選択部３０４と、前記第２の分圧電圧選択部３０４から出力される複数の分圧電圧を充放電する分圧電圧保存部３０５と、前記出力された選択信号に基づいて、前記分圧電圧保存部３０５から放電される分圧電圧のうち、所定の電圧を選択する第３の分圧電圧選択部３０６と、前記第３の分圧電圧選択部３０６から選択された所定の電圧を出力する電圧出力部３０７とで構成されている。

前記分圧電圧発生部３０１は、直列に接続される２５６個または２５７個の抵抗で構成され、その一端には、基準電源電圧Ｖ_DDが供給され、その他端は、回路のグランドＧＮＤに接続されている。また、各抵抗Ｒ₀〜Ｒ₂₅₆間の接続点、すなわち、分圧電圧発生部３０１の各抵抗間に形成されたノードから、それぞれ所定の分圧電圧ＶＲ（１）〜ＶＲ（２５６）が出力される。

例えば、抵抗Ｒ₁と抵抗Ｒ₂との間の接続点を１番目のノードとし、直列に接続された２５７個の抵抗の全体の抵抗値をＲｔｏｔとすると、１番目のノード〜Ｎ番目のノードから出力される分圧電圧 ＶＲ（ｎ）は、Ｖｎ＝［（Ｒ₀＋Ｒ₁＋…＋Ｒ_n-1）／Ｒｔｏｔ］×Ｖ_DDで表される（ここで、ｎ＝１〜２５６）。

前記第１の分圧電圧選択部３０２は、２５６個のスイッチＳ／Ｗ₁〜Ｓ／Ｗ₂₅₆を備え、前記２５６個のスイッチＳ／Ｗ₁〜Ｓ／Ｗ₂₅₆は、全部トランジスタで構成されており、前記それぞれのスイッチＳ／Ｗ₁〜Ｓ／Ｗ₂₅₆は、分圧電圧発生部３０１に形成されたノードにそれぞれ接続される。

したがって、前記第１の分圧電圧選択部３０２は、後述するデコーダ部３０３から出力された選択信号に基づいて、前記分圧電圧発生部３０１から発生した２５６個の分圧電圧のうち１６個の分圧電圧を選択して出力するようになる。

従来は、１０ビット解像度のデジタル信号を処理する場合、基準電源電圧を分圧するにあたって、１０２４（２¹⁰）個の抵抗とスイッチが必要であったが、本発明の場合、８ビットの解像度を有するデジタル信号を処理する際に要求される２５６（２⁸）または２５７（２⁸＋１）個の抵抗と２５６個のスイッチだけで済むので、デジタル／アナログ変換器が搭載されるＩＣの大きさを減らすことができ、小型化しつつある現技術の趨勢に応えることができる。

前記第２の分圧電圧選択部３０４は、３２個のスイッチＳ／Ｗ_1a〜Ｓ／Ｗ_32aを備え、前記３２個のＳ／Ｗ_1a〜Ｓ／Ｗ_32aは、トランジスタで構成されている。前記３２個のスイッチＳ／Ｗ_1a〜Ｓ／Ｗ_32aは、前記分圧電圧発生部３０１に形成されたノードのうち、前記第１の分圧電圧選択部３０２から選択される１６個のノード及び前記１６個のノードと隣接したノードのうち、前記１６個のノードが有する分圧電圧よりも低い電圧を有するノードにそれぞれ接続される。

したがって、前記第２の分圧電圧選択部３０４は、後述するデコーダ部３０３から出力した選択信号に基づいて、前記第１の分圧電圧選択部３０２から選択された１６個の分圧電圧のうち、１個の分圧電圧をハイ電圧として選択し、前記選択された分圧電圧を有するノードと隣接したノードの分圧電圧をロー電圧として選択することにより、２個の分圧電圧を出力するようになる。

前記デコーダ部３０３には、外部から１０ビットのデジタル信号が入力される。前記デコーダ部３０３は、外部から入力される１０ビットのデジタル信号のうち、上位Ｉ４ビットのデジタル信号をデコードした選択信号として出力する第１のデコーダ３０３ａと、下位ＩＩ４ビットのデジタル信号をデコードした選択信号として出力する第２のデコーダ３０３ｂと、残りの下位２ビットのデジタル信号をデコードした選択信号として出力する第３のデコーダ３０３ｃとで構成される。

したがって、前記第１のデコーダ３０３ａから出力された選択信号に基づいて、前記第１の分圧電圧選択部３０２は、前記分圧電圧発生部３０１から発生した２５６個の分圧電圧のうち、先ず１６個の分圧電圧を選択する。

また、前記第２のデコーダ３０３ｂから出力された選択信号に基づいて、前記第２の分圧電圧選択部３０４は、前記第１の分圧電圧選択部３０２から選択された１６個の分圧電圧のうち、１個の分圧電圧をハイ電圧として選択し、前記選択された分圧電圧を有するノードと隣接したノードの分圧電圧をロー電圧として選択する。

併せて、前記第３のデコーダ３０３ｃから出力された選択信号に基づいて、後述する第３の分圧電圧選択部３０６は、前記分圧電圧保存部３０５から放電された分圧電圧のうち、所望の１個の電圧を選択する。

前記分圧電圧保存部３０５は、前記第２の分圧電圧選択部３０４から選択されたハイ電圧を充放電する第１のキャパシタ３０５ａと、前記ロー電圧を充放電する第２のキャパシタ３０５ｂと、前記ハイ電圧として選択された分圧電圧を有するノードと第１のキャパシタ３０５ａに接続される第１のスイッチ３０５ｃと、前記ロー電圧として選択された分圧電圧を有するノードと第２のキャパシタ３０５ｂに接続される第２のスイッチ３０５ｄと、前記第１のキャパシタ３０５ａと前記第３の分圧電圧選択部３０６に接続される第３のスイッチ３０５ｅと、前記第２のキャパシタ３０５ｂと前記第３の分圧電圧選択部３０６に接続される第４のスイッチ３０５ｆとで構成されている。

このような構成を有する分圧電圧保存部３０５は、先ず、前記第１のスイッチ３０５ｃと第２のスイッチ３０５ｄをオンにし、第１のキャパシタ３０５ａには、前記ハイ電圧を充電させ、前記第２のキャパシタ３０５ｂには、前記ロー電圧を充填させる。

この際、前記第３の分圧電圧選択部３０６に接続される前記第３のスイッチ３０５ｅ及び第４のスイッチ３０５ｆをオフにしなければならない。もし、前記第３のスイッチ３０５ｅ及び第４のスイッチ３０５ｆをオフにする場合、前記第３の分圧電圧選択部３０６に電流パスが形成され、分圧電圧発生部３０１の各ノードの電圧を維持されないことにより、使用者が希望する電圧と同一の電圧が出力されないという問題点が発生するようになる。

その後、前記第１のキャパシタ３０５ａ及び第２のキャパシタ３０５ｂに前記ハイ電圧及びロー電圧が充電されると、前記第１のスイッチ３０５ｃ及び第２のスイッチ３０５ｄをオンにし、前記第３のスイッチ３０５ｅ及び第４のスイッチ３０５ｆをオンにすることにより、前記ハイ電圧及びロー電圧を放電させる。

このような充放電動作は、少数のキャパシタのみを用いるので、従来のデジタル／アナログ変換器よりも、使用者が希望する電圧を迅速に出力することができるという利点がある。

また、前記第３の分圧電圧選択部３０６は、前記ハイ電圧またはロー電圧と連結される第５及び第６のスイッチ３０６ａ、３０６ｂと、前記第５のスイッチ３０６ａに接続され、前記ハイ電圧またはロー電圧が印加される第１の抵抗３０６ｃと、前記第６のスイッチ３０６ｂに接続され、前記ハイ電圧またはロー電圧が印加される第２の抵抗３０６ｄと、前記ロー電圧が印加される第３の抵抗３０６ｅとで構成されている。

前記第１〜第３の抵抗３０６ｃ〜３０６ｅは、並列に連結されており、前記第２の抵抗及び第３の抵抗３０６ｄ、３０６ｅは、それぞれ同一の抵抗値を有し、前記第１の抵抗３０６ｃは、前記第２の抵抗及び第３の抵抗３０６ｄ、３０６ｅの抵抗値の１／２倍の抵抗値を有する。

このような構成を有する第３の分圧電圧選択部３０６は、デコーダ部３０３の第３のデコーダ３０３ｃから出力された選択信号に基づいて、前記分圧電圧保存部３０５から放電された分圧電圧を４つの場合に分け、このうち使用者が希望する一つの電圧を選択して出力するようになる。

前記第１〜第３の抵抗３０６ｃ〜３０６ｅと前記第５及び第６のスイッチ３０６ａ、３０６ｂとで構成された前記第３の分圧電圧選択部３０６を設けることにより、分圧電圧発生部３０１で発生する２５６個の分圧電圧をさらに４つの場合に分けたものと同様の効果をもたらすので、１０２４個の抵抗で分圧電圧発生部３０１を構成したものと同様の効果をもたらす。したがって、本発明によると、従来の１０ビットの解像度を有するためのデジタル／アナログ変換器の大きさよりも、その大きさをさらに小型化させることができるという利点がある。

図４−ａ〜図４−ｄは、第３の分圧電圧選択部３０６において、使用者が希望する一つの電圧を選択する過程を示す図であって、前記分圧電圧保存部３０５が、前記第３のスイッチ３０５ｅ及び第４のスイッチ３０５ｆをオンにし、ハイ電圧及びロー電圧を放電させると、前記第５及び第６のスイッチ３０６ａ、３０６ｂの動作により、以下のようにそれぞれ異なる電圧が選択され、後述する電圧出力部３０７から出力される。

先ず、図４−ａに示すように、前記第５及び第６のスイッチ３０６ａ、３０６ｂが全てハイ電圧と連結されると、Ｐ１のような電流パスが形成され、これにより、前記第１〜第３の抵抗３０６ｃ〜３０６ｅと共通で連結されたＡノードに対して、キルヒホッフの電流の法則を適用すると、以下のような式１が得られる。

（式１）

Ｖｏｕｔ＝Ｖｌｏｗ＋３／４（Ｖｈｉｇｈ−Ｖｌｏｗ）

また、図４−ｂに示すように、前記第５のスイッチ３０６ａがハイ電圧と連結され、前記第６のスイッチ３０６ｂがロー電圧と連結されると、Ｐ２のような電流パスが形成され、図４−ａと同様に、Ａノードに対してキルヒホッフの電流の法則を適用すると、以下のような式２が得られる。

（式２）

Ｖｏｕｔ＝Ｖｌｏｗ＋２／４（Ｖｈｉｇｈ−Ｖｌｏｗ）

また、図４−ｃに示すように、前記第５のスイッチ３０６ａがロー電圧と連結され、前記第６のスイッチ３０６ｂがハイ電圧と連結されると、Ｐ３のような電流パスが形成され、Ａノードに対してキルヒホッフの電流の法則を適用すると、以下のような式３が得られる。

（式３）

Ｖｏｕｔ＝Ｖｌｏｗ＋１／４（Ｖｈｉｇｈ−Ｖｌｏｗ）

最後に、図４−ｄに示すように、 前記第５及び第６のスイッチ３０６ａ、３０６ｂが全てロー電圧と連結されると、Ｐ４のような電流パスが形成され、Ａノードに対してキルヒホッフの電流の法則を適用すると、以下のような式４が得られる。

（式４）

Ｖｏｕｔ＝Ｖｌｏｗ

したがって、前記式１〜式４のうち、前記デコーダ部３０３の第３のデコーダ３０３ｃから出力された選択信号に基づいて一つを選択し、これにより、前記選択された式により誘導された電圧が出力される。

前記式１〜式４を表にまとめると表１のとおりである。ここで、Ｄ１、Ｄ２は、前記第５及び第６のスイッチ３０６ａ、３０６ｂを示し、１はハイ電圧と連結されることを意味し、０はロー電圧と連結されることを意味する。

前記電圧出力部３０７が、前記第３の分圧電圧選択部３０６により選択された一つの電圧をバッファリングして出力する出力バッファ３０７ａで構成されており、前記出力バッファ３０７ａは、前記選択された負入力に帰還される。

したがって、前記第３の分圧電圧選択部３０６によって選択された電圧は、前記出力バッファ３０７ａを介して出力端子に出力される。これにより、外部から入力される１０ビットのデジタル信号に対応するアナログ信号の出力電圧は、本発明によるデジタル／アナログ変換器の出力端子から出力される。

また、従来と同様に、前記電圧出力部３０７に出力バッファ３０７ａを用いることにより、使用者が希望する電圧及び希望する駆動速度を具現することができ、分配された電圧の揺れを防止することができるようになる。

上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。

以上のように、本発明にかかるデジタル／アナログ変換器は、８ビット解像度のデジタル信号を処理する従来のデジタル／アナログ変換器に適用可能であり、分圧電圧発生部及び分圧電圧選択部をそれぞれ加えることにより、１０ビット以上の高解像度を有するデジタル信号を処理することができるのみならず、デジタル／アナログ変換器の大きさを小型化して、デジタル／アナログ変換器が搭載されるＩＣの大きさを減らすことができるので、使用者が希望する電圧を迅速に出力するのに適している。

従来の技術による８ビット解像度のデジタル信号を処理するデジタル／アナログ変換器の構成を示すブロック図である。 従来の技術による１０ビット解像度のデジタル信号を処理するデジタル／アナログ変換器の構成を示すブロック図である。 本発明によるデジタル／アナログ変換器の一実施の形態の構成を示すブロック図である。 本発明の第３の分圧電圧選択部において、使用者が希望する一つの電圧を選択する過程を示す図である。 本発明の第３の分圧電圧選択部において、使用者が希望する一つの電圧を選択する過程を示す図である。 本発明の第３の分圧電圧選択部において、使用者が希望する一つの電圧を選択する過程を示す図である。 本発明の第３の分圧電圧選択部において、使用者が希望する一つの電圧を選択する過程を示す図である。

符号の説明

３０１ 分圧電圧発生部
３０２ 第１の分圧電圧選択部
３０３ デコーダ部
３０３ａ 第１のデコーダ
３０３ｂ 第２のデコーダ
３０３ｃ 第３のデコーダ
３０４ 第２の分圧電圧選択部
３０５ 分圧電圧保存部
３０５ａ 第１のキャパシタ
３０５ｂ 第２のキャパシタ
３０５ｃ〜３０５ｆ 第１〜第４のスイッチ
３０６ 第３の分圧電圧選択部
３０６ａ、３０６ｂ 第５及び第６のスイッチ
３０７ 電圧出力部
３０６ｃ〜３０６ｅ 第１及び第３の抵抗
３０７ａ 出力バッファ

Claims (14)

1. 電圧分配によって基準電源の電圧を分圧する分圧電圧発生部と、
   入力されるデジタル信号をデコードした選択信号として出力するデコーダ部と、
   前記デコーダ部から出力された選択信号に基づいて、前記分圧電圧発生部から発生した分圧電圧のうち、複数の分圧電圧を選択して出力する第１の分圧電圧選択部と、
   前記デコーダ部から出力された選択信号に基づいて、前記第１の分圧電圧選択部から出力された分圧電圧のうち、複数の分圧電圧を選択して出力する第２の分圧電圧選択部と、
   前記第２の分圧電圧選択部から出力される複数の分圧電圧を充放電する分圧電圧保存部と、
   前記デコーダ部から出力された選択信号に基づいて、前記分圧電圧保存部から放電される分圧電圧のうち、所定の電圧を選択する第３の分圧電圧選択部と、
   前記第３の分圧電圧選択部から選択された所定の電圧を出力する電圧出力部
   を備えるデジタル／アナログ変換器。
2. 前記分圧電圧発生部は、直列に連結された複数の抵抗素子で構成されることを特徴とする請求項１に記載のデジタル／アナログ変換器。
3. 前記第１の分圧電圧選択部は、前記分圧電圧発生部に形成された複数のノードに接続される複数のスイッチで構成されることを特徴とする請求項１または２に記載のデジタル／アナログ変換器。
4. 前記第２の分圧電圧選択部は、前記分圧電圧発生部に形成されたノードのうち、前記第１の分圧電圧選択部から選択された複数のノード及び前記第１の分圧電圧選択部から選択された複数のノードと隣接したノードに接続される複数のスイッチで構成されることを特徴とする請求項１〜３のいずれか一項に記載のデジタル／アナログ変換器。
5. 前記第１の分圧電圧選択部から選択された複数のノードの電圧をハイ電圧として選択し、前記第１の分圧電圧選択部から選択された複数のノードと隣接したノードの電圧をロー電圧として選択することを特徴とする請求項４に記載のデジタル／アナログ変換器。
6. 前記分圧電圧保存部は、
   前記ハイ電圧を充放電する第１のキャパシタと、
   前記ロー電圧を充放電する第２のキャパシタと、
   前記ハイ電圧として選択された分圧電圧を有するノードと第１のキャパシタに接続される第１のスイッチと、
   前記ロー電圧として選択された分圧電圧を有するノードと第２のキャパシタに接続される第２のスイッチと、
   前記第１のキャパシタと前記第３の分圧電圧選択部に接続される第３のスイッチと、
   前記第２のキャパシタと前記第３の分圧電圧選択部に接続される第４のスイッチ
   を備えることを特徴とする請求項５に記載のデジタル／アナログ変換器。
7. 前記第３の分圧電圧選択部は、
   前記ハイ電圧またはロー電圧と連結される第５及び第６のスイッチと、
   前記第５のスイッチに接続され、前記ハイ電圧またはロー電圧が印加される第１の抵抗と、
   前記第６のスイッチに接続され、前記ハイ電圧またはロー電圧が印加される第２の抵抗と、
   前記ロー電圧が印加される第３の抵抗
   を備えることを特徴とする請求項６に記載のデジタル／アナログ変換器。
8. 前記第１〜第３の抵抗は、並列に連結されることを特徴とする請求項７に記載のデジタル／アナログ変換器。
9. 前記第２の抵抗及び第３の抵抗は、それぞれ同一の抵抗値を有し、前記第１の抵抗が、前記第２の抵抗及び第３の抵抗の抵抗値の１／２倍の抵抗値を有することを特徴とする請求項８に記載のデジタル／アナログ変換器。
10. 前記電圧出力部は、前記第３の分圧電圧選択部により選択された所定の電圧をバッファリングして出力する出力バッファで構成されることを特徴とする請求項１〜９のいずれか一項に記載のデジタル／アナログ変換器。
11. 前記出力バッファは、前記所定の電圧が負入力に帰還することを特徴とする請求項１０に記載のデジタル／アナログ変換器。
12. 前記複数のスイッチは、それぞれトランジスタにより具現されることを特徴とする請求項３〜９のいずれか一項に記載のデジタル／アナログ変換器。
13. 前記第１〜第４のスイッチは、それぞれトランジスタにより具現されることを特徴とする請求項６〜９のいずれか一項に記載のデジタル／アナログ変換器。
14. 前記第５及び第６のスイッチは、それぞれトランジスタにより具現されることを特徴とする請求項７〜９のいずれか一項に記載のデジタル／アナログ変換器。

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