CN112929029A - 数模转换的电路、集成电路、pcb级电路和读出电路 - Google Patents
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Abstract
本发明公开了数模转换的电路，包括：共用分压电路、连线网络ZX1、列级电路，每个列级电路包括：具有M位数字编码端的数字译码器1、列级分压电路、连线网络ZX2、N位数字编码端的数字译码器2；其中，每个列级电路的数字译码器1的译码端均通过连线网络ZX1连接到共用分压电路，数字译码器1的电压输出端加载在列级分压电路上；每个列级电路的数字译码器2的译码端通过连线网络ZX2连接到各自列级电路的列级分压电路。采用了双层级的分压处理，以此提高数模转换的精度，从而实现对于每一列的大范围高精度的M+N位数模转换电路。将缓冲器前置到共用分压电路中，以此在阵列规模很大的情况下，达到减少缓冲器的个数、降低功耗、提高读出电路的帧频。
Description
技术领域
本发明涉及DAC和读出电路两种领域，主要涉及数模转换的电路、集成电路、PCB级电路和读出电路。
背景技术
DAC为数模转换器，其本质是数模转换的电路，传统的DAC结构为单级电阻串DAC。
读出电路是一种专用的数模混合信号集成处理电路。在读出集成电路(ROIC)出现以前，前置放大器的混合电路是由分立的电阻、电容和晶体管组成。诸如光伏型的、非本征硅的、铂硅的许多光电导型的高阻抗探测器对电磁干扰(EMI)非常敏感，要求放在非常接近前置放大器的地方以减少EMI的影响。使用分立元件要求大量的面积，并且在一个给定的光学视场中对实现的通道数目提出了苛刻的限制。读出集成电路帮助减少EMI问题。读出集成电路(ROIC)方法还提供探测器热学/机械接口、信号处理和包括像电荷转换和增益、频带限制以及多路转换和输出驱动的功能。随着集成电路工艺和技术的发展，尤其MOS集成制造技术和工艺的成熟，使ROIC得到了迅猛的发展。读出电路的功能是提取探测器热敏材料的电阻变化，转换成电信号并进行前置处理(如积分、放大、滤波和采样/保持等)及信号的并/串行转换。随着CMOS工艺的不断成熟、完善和发展，CMOS读出电路因其众多的优点而成为当今读出电路的主要发展方向。
在传统读出集成电路(ROIC)的结构中会设置数模转换器，而读出电路中对数模转换器的精度要求高，但所需电压大小集中。参见现有专利技术：201110417645.1。
现有专利技术：201110417645.1的读出集成电路(ROIC)的结构中，由单级电阻串的分压电路、列级的译码器组成数模电路部分，其数模电路中的译码器的输出端与外部的MOS管相连，为了提高精度其已经提出了多个列级共用1个分压电路，从而降低芯片面积，提高精度。但，由于该专利技术中，仅有1个共用的分压电路，每个列级电路中仅有1个译码器，这导致其无法提供大范围的高精度的数模转换。
发明内容
本发明目的提供数模转换的电路、集成电路、PCB级电路和读出电路，其列级采用了二级译码，可以提供比一级的译码更大的位数范围，同时其列级内部也设置分压电路，提供了2级分压，因此获得更高精度。
本发明通过下述技术方案实现：
数模转换的电路，包括：1个共用分压电路、1个连线网络ZX1、S个列级电路，S取正整数；
每个列级电路包括：具有M位数字编码端的数字译码器1、列级分压电路、连线网络ZX2、N位数字编码端的数字译码器2；
其中，每个列级电路的数字译码器1的译码端均通过连线网络ZX1连接到共用分压电路，数字译码器1的电压输出端加载在列级分压电路上；每个列级电路的数字译码器2的译码端通过连线网络ZX2连接到各自列级电路的列级分压电路；
共用分压电路：用于对参考电压Vref进行分压获得多个一级分电压；
数字译码器1：用于控制从共用分压电路中选择一个一级分电压加载在列级分压电路两端；
列级分压电路：用于对数字译码器1的电压输出端输出的一级分电压进行二级分压获得多个二级分电压；
数字译码器2：用于控制从列级分压电路中选择一个二级分电压，然后输出。
在上述技术方案中，本发明提供的数模转换的电路的总位数由M+N求得，本发明的数模转换电路分为M位的共享数模转换电路和N位的列级数模转换电路，其中，每个列级电路的数字译码器1、连线网络ZX1、与共用分压电路组成所述M位的共享数模转换电路，M位的共享数模转换电路实现对大范围参考电压的粗分压；每个列级电路中的列级分压电路、连线网络ZX2、N位数字编码端的数字译码器2组成N位的列级数模转换电路，而N位的列级数模转换电路实现对电压进行细分压，提高数模转换的精度，从而实现对于每一列的大范围高精度的M+N位数模转换电路。
在上述方案中，由于本发明含有共用分压电路、列级分压电路，因此，单独的路径来看，实际上构成的是2个层级的分压处理，其中共用分压电路会对列级分压电路造成负载效应，而为了减小共用分压电路会对列级分压电路造成负载效应，一般的现有设计采用的是在数字译码器1的电压输出端至列级分压电路的路径上设置缓冲器。但这种方法只适应1个列级分压电路独立对应1个一级分压电路的情况下。
在本发明中，其构造是：多个列级电路对应1个共用分压电路，若将缓冲器设在数字译码器1的电压输出端至列级分压电路的路径上，在列数S较多的情况下，比如64列，由于负载过大，64列的列级电路中的数字译码器1同时选中一级分电压这一过程，无法在一个周期内达到要求值；即使在列数S较小的情况下，比如20列，由于负载过大，20列的列级电路中的数字译码器1同时选中一级分电压这一过程，虽然可以在一个周期内达到要求值，但延迟很大。
为了解决上述负载较大的导致的无法达到设定值和延迟的问题；本发明提出了将缓冲器设置到共用分压电路中；这样可以减少缓冲器的数量，同时也能解决上述问题。优选的，进一步的技术方案有：还包括缓冲器，缓冲器的数量与共用分压电路的一级分电压的数量相等，缓冲器一对一的设置在共用分压电路的一级分电压至连线网络ZX1的路径上。
按照上述结构设置后，即将缓冲器前置到共用分压电路中，可以在64列的设置下，64列的列级电路中的数字译码器1同时选中一级分电压这一过程，在一个周期内可以很快的达到要求值。因此，可以总结来说，在阵列规模很大的情况下，将缓冲器前置到共用分压电路中，其能够提高读出电路的帧频。
优选的，共用分压电路包括m个串联的等值电阻，等值电阻两端向连线网络ZX1引出一级分电压；m＝2M；2M中的M与所述数字译码器1的数字编码位数M相同。
优选的，列级分压电路包括n个串联的等值电阻，等值电阻两端向连线网络ZX2引出二级分电压；n＝2N；2N中的N与所述数字译码器2的数字编码位数N相同。
优选的，数模转换的电路的位数为7，S为64，M为3、N为4，则共用分压电路包括8个串联的等值电阻，每个列级电路的列级分压电路包括16个串联的等值电阻；数模转换的电路中的等值电阻总数为8+16*64＝1032。
优选的，上述数模转换的电路仅以原理寻求保护，凡具有上述数模转换的电路的原理构造均应纳入本发明的保护范畴。
进一步的，基于上述数模转换的电路的原理结构，本发明提高了以该数模转换的电路为基础而制造的集成电路或芯片或PCB级电路。
具体的有：
优选的，数模转换的集成电路，包括上述数模转换的电路，
数模转换的电路中的1个共用分压电路、1个连线网络ZX1采用半导体集成制成为芯片级共用电路部；
数模转换的电路中的S个列级电路采用半导体集成制成为芯片级列级电路部。
优选的，数模转换的PCB级电路，包括上述数模转换的电路，
数模转换的电路中的1个共用分压电路、1个连线网络ZX1采用电子元件在PCB板上布置成PCB级共用电路部；
数模转换的电路中的S个列级电路采用电子元件在PCB板上布置成PCB级列级电路部。
进一步的，上述数模转换的电路可以很好的应用于读出电路，因此本发明提供了含有数模转换的电路这种技术原理构造的读出电路；该读出电路可以是集成读出电路或PCB板级的读出电路。
具体的有：
优选的，读出电路，包括数模转换电路部，所述数模转换电路部采用所述数模转换的电路。
优选的，读出电路，读出电路为读出集成电路ROIC，读出集成电路ROIC包括数模转换集成电路部，所述数模转换集成电路部采用上述数模转换的集成电路。
优选的，读出电路，读出电路为读出电路PCB板，读出电路PCB板包括数模转换PCB板电路部，所述数模转换PCB板电路部采用上述数模转换的PCB级电路。
本发明与现有技术相比，具有如下的优点和有益效果：
1、采用了双层级的分压处理，先对电压进行粗分压，再细分压，以此提高数模转换的精度，从而实现对于每一列的大范围高精度的M+N位数模转换电路。
2、提供一种新的缓冲器位置布置方案，将缓冲器前置到共用分压电路中，以此在阵列规模很大的情况下，达到减少缓冲器的个数、降低功耗、提高读出电路的帧频。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为现有具有单级分压电路结构的数模转换电路的原理图。
图2为本发明的双级分压电路结构的数模转换电路的原理图。
图3为将缓冲器设置在图2中数字译码器1与列级分压电路之间和将缓冲器设置在图2中共用分压电路内进行电压观测的对比图。
图4为本发明采用3位数字译码器1的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
实施例1
如图2所示，数模转换的电路
数模转换的电路，包括：1个共用分压电路、1个连线网络ZX1、S个列级电路，S取正整数；
每个列级电路包括：具有M位数字编码端的数字译码器1、列级分压电路、连线网络ZX2、N位数字编码端的数字译码器2；
其中，每个列级电路的数字译码器1的译码端均通过连线网络ZX1连接到共用分压电路，数字译码器1的电压输出端加载在列级分压电路上；每个列级电路的数字译码器2的译码端通过连线网络ZX2连接到各自列级电路的列级分压电路；
共用分压电路：用于对参考电压Vref进行分压获得多个一级分电压；
数字译码器1：用于控制从共用分压电路中选择一个一级分电压加载在列级分压电路两端；
列级分压电路：用于对数字译码器1的电压输出端输出的一级分电压进行二级分压获得多个二级分电压；
数字译码器2：用于控制从列级分压电路中选择一个二级分电压，然后输出。
在上述技术方案中，本发明提供的数模转换的电路的总位数由M+N求得，本发明的数模转换电路分为M位的共享数模转换电路和N位的列级数模转换电路，其中，每个列级电路的数字译码器1、连线网络ZX1、与共用分压电路组成所述M位的共享数模转换电路，M位的共享数模转换电路实现对大范围参考电压的粗分压；每个列级电路中的列级分压电路、连线网络ZX2、N位数字编码端的数字译码器2组成N位的列级数模转换电路，而N位的列级数模转换电路实现对电压进行细分压，提高数模转换的精度，从而实现对于每一列的大范围高精度的M+N位数模转换电路。
在上述方案中，由于本发明含有共用分压电路、列级分压电路，因此，单独的路径来看，实际上构成的是2个层级的分压处理，其中共用分压电路会对列级分压电路造成负载效应，而为了减小共用分压电路会对列级分压电路造成负载效应，一般的现有设计采用的是在数字译码器1的电压输出端至列级分压电路的路径上设置缓冲器。但这种方法只适应1个列级分压电路独立对应1个一级分压电路的情况下。
在本发明中，其构造是：多个列级电路对应1个共用分压电路，若将缓冲器设在数字译码器1的电压输出端至列级分压电路的路径上，在列数S较多的情况下，比如64列，由于负载过大，64列的列级电路中的数字译码器1同时选中一级分电压这一过程，无法在一个周期内达到要求值；即使在列数S较小的情况下，比如20列，由于负载过大，20列的列级电路中的数字译码器1同时选中一级分电压这一过程，虽然可以在一个周期内达到要求值，但延迟很大。
为了解决上述负载较大的导致的无法达到设定值和延迟的问题；本发明提出了将缓冲器设置到共用分压电路中；这样可以减少缓冲器的数量，同时也能解决上述问题。优选的，进一步的技术方案有：还包括缓冲器，缓冲器的数量与共用分压电路的一级分电压的数量相等，缓冲器一对一的设置在共用分压电路的一级分电压至连线网络ZX1的路径上。
按照上述结构设置后，即将缓冲器前置到共用分压电路中，可以在64列的设置下，在64列的列级电路中的数字译码器1同时选中一级分电压这一过程，一个周期内可以很快的达到要求值。因此，可以总结来说，在阵列规模很大的情况下，将缓冲器前置到共用分压电路中，其能够提高读出电路的帧频。
如图3所示，图3为将缓冲器设置在图2中数字译码器1与列级分压电路之间和将缓冲器设置在图2中共用分压电路内进行电压观测的对比图。
在图3中，曲线编1是：在64列列级电路、缓冲器设置在数字译码器1至列级分压电路之间时、数字译码器1同时选中一级分电压这一过程的电压状态，从该曲线1中可以看出，由于负载过大，电压在一个周期内并未达到要求的2.7V。
在图3中，曲线编2是：在20列列级电路、缓冲器设置在数字译码器1至列级分压电路之间时、数字译码器1同时选中一级分电压这一过程的电压状态，从该曲线2中可以看出，由于负载过大，电压在一个周期内达到要求的2.7V，但延迟很大，约30ns才完成。
在图3中，曲线编3是：在64列列级电路、缓冲器一对一的设置在共用分压电路的一级分电压至连线网络ZX1的路径上时、数字译码器1同时选中一级分电压这一过程的电压状态，从该曲线3中可以看出，由于负载过大，但电压在一个周期内达到要求的2.7V，响应较快，约在18ns时刻完成。
因此，可以看出：缓冲器一对一的设置在共用分压电路的一级分电压至连线网络ZX1的路径上，可以解决在共用电压分压、且大规模阵列的情况下，减少了缓冲器的个数、降低了功耗、能够提高读出电路的帧频。
优选的，共用分压电路包括m个串联的等值电阻，等值电阻两端向连线网络ZX1引出一级分电压；m＝2M；2M中的M与所述数字译码器1的数字编码位数M相同。
优选的，列级分压电路包括n个串联的等值电阻，等值电阻两端向连线网络ZX2引出二级分电压；n＝2N；2N中的N与所述数字译码器2的数字编码位数N相同。
具体的，参见附图2，本实施例中，可以理解为一种M+N位的数模转换电路，数模转换电路中，2M个串联的等值电阻用于将连接在电阻两端的参考电压Vref进行分压，2M个串联的等值电阻组成共用分压电路(一级)。列级电路包括数字译码器1、2N个串联等值电阻(列级分压电路(二级))、数字译码器2，数字译码器1用于控制从共用分压电路中选择一个一级分压加在二级分压电路的2N个等值电阻两端，2N个串联等值电阻用于将连接在电阻两端的电压进行二级分压，数字译码器2用于控制从二级分压中选择一个二级分压，然后输出。
本发明的实施例中，数字译码器1实现用M位的数字信号来控制加在二级分压两端的一级分压的大小。
本发明的实施例中，数字译码器2实现用N位的数字信号来控制最终输出电压的大小。
下面以一个具体的实例为例进行说明。
列如M＝3、N＝4、S＝64时，则2M＝23＝8；2N＝24＝16；M+N＝3+4＝7；实现一个有着64列每列都有7位数模转换器的读出电路。
包括8个串联的等值电阻以及连接在每个等值电阻两端的缓冲器，电阻串将Vref分成8份，每份的压降都为Vref/8，且每份的基准电压从0以Vref/8的大小递增到Vref。
列级电路包括数字译码器1、列级16个串联等值电阻(列级分压电路)、数字译码器2。
如图4所示，数字译码器1的输入为3位的数字信号，其上端和8位连线网络ZX1相连，下端加在16个等值电阻(列级分压电路)两端，A、B、C开关对应于输入位D1、D2、D3，其中D1对应最高位，D3对应最低位。A'、B'、C'由输入电平的互补电平驱动。开关在对应逻辑为0时打开，当输入数据为000时，开关A、B、C打开，开关A'、B'、C'闭合，则Vref0选中V0，Vrefp选中V1。当输入数据为001时，开关A、B、C'打开，开关A'、B'、C闭合，则Vref0选中V1，Vrefp选中V2，由此，Vref0和Vrefp分别选中相邻的两个输入电压，实现用3位的数字信号来选择共用分压电路中的一份分压，再加在列级16个等值电阻(列级分压电路)两端。
列级16个等值电阻(列级分压电路)对一份Vref/16电压再进行16分压，每份的电压为Vref/(16*16)＝Vref/256，数字译码器2的输入为4位的数字信号，其上端和列级16位连线网络ZX2相连，下端为这一列的最终的输出电压，用4位的数字信号来控制最终输出电压的大小。用此方法实现的一个有着64列每列都有7位数模转换器的读出电路一共需要8+16×64＝1032个电阻，若用传统方法实现则需要64×27＝8192个电阻，由此若利用相同数量的电阻则可以提高数模转换电路的范围和精度。
优选的，数模转换的电路的位数为7，S为64，M为3、N为4，则共用分压电路包括8个串联的等值电阻，每个列级电路的列级分压电路包括16个串联的等值电阻；数模转换的电路中的等值电阻总数为8+16*64＝1032。
优选的，上述数模转换的电路仅以原理寻求保护，凡具有上述数模转换的电路的原理构造均应纳入本发明的保护范畴。
实施例2：
基于上述数模转换的电路的原理结构，本发明提高了以该数模转换的电路为基础而制造的集成电路或芯片或PCB级电路。
具体的有：
优选的，数模转换的集成电路，包括上述数模转换的电路，
数模转换的电路中的1个共用分压电路、1个连线网络ZX1采用半导体集成制成为芯片级共用电路部；
数模转换的电路中的S个列级电路采用半导体集成制成为芯片级列级电路部。
优选的，数模转换的PCB级电路，包括上述数模转换的电路，
数模转换的电路中的1个共用分压电路、1个连线网络ZX1采用电子元件在PCB板上布置成PCB级共用电路部；
数模转换的电路中的S个列级电路采用电子元件在PCB板上布置成PCB级列级电路部。实施例3：
进一步的，上述数模转换的电路可以很好的应用于读出电路，因此本发明提供了含有数模转换的电路这种技术原理构造的读出电路；该读出电路可以是集成读出电路或PCB板级的读出电路。
具体的有：
优选的，读出电路，包括数模转换电路部，所述数模转换电路部采用所述数模转换的电路。
优选的，读出电路，读出电路为读出集成电路ROIC，读出集成电路ROIC包括数模转换集成电路部，所述数模转换集成电路部采用上述数模转换的集成电路。
优选的，读出电路，读出电路为读出电路PCB板，读出电路PCB板包括数模转换PCB板电路部，所述数模转换PCB板电路部采用上述数模转换的PCB级电路。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.数模转换的电路，包括：1个共用分压电路、1个连线网络ZX1、S个列级电路，S取正整数；
其特征在于，每个列级电路包括：具有M位数字编码端的数字译码器1、列级分压电路、连线网络ZX2、N位数字编码端的数字译码器2；
其中，每个列级电路的数字译码器1的译码端均通过连线网络ZX1连接到共用分压电路，数字译码器1的电压输出端加载在列级分压电路上；每个列级电路的数字译码器2的译码端通过连线网络ZX2连接到各自列级电路的列级分压电路；
共用分压电路：用于对参考电压Vref进行分压获得多个一级分电压；
数字译码器1：用于控制从共用分压电路中选择一个一级分电压加载在列级分压电路两端；
列级分压电路：用于对数字译码器1的电压输出端输出的一级分电压进行二级分压获得多个二级分电压；
数字译码器2：用于控制从列级分压电路中选择一个二级分电压，然后输出。
2.根据权利要求1所述的数模转换的电路，其特征在于，
还包括缓冲器，缓冲器的数量与共用分压电路的一级分电压的数量相等，缓冲器一对一的设置在共用分压电路的一级分电压至连线网络ZX1的路径上。
3.根据权利要求1所述的数模转换的电路，其特征在于，
共用分压电路包括m个串联的等值电阻，等值电阻两端向连线网络ZX1引出一级分电压；m＝2M；2M中的M与所述数字译码器1的数字编码位数M相同。
4.根据权利要求1所述的数模转换的电路，其特征在于，
列级分压电路包括n个串联的等值电阻，等值电阻两端向连线网络ZX2引出二级分电压；n＝2N；2N中的N与所述数字译码器2的数字编码位数N相同。
5.根据权利要求1所述的数模转换的电路，其特征在于，
数模转换的电路的位数为7，S为64，M为3、N为4，则共用分压电路包括8个串联的等值电阻，每个列级电路的列级分压电路包括16个串联的等值电阻；数模转换的电路中的等值电阻总数为8+16*64＝1032。
6.数模转换的集成电路，其特征在于，包括权利要求1-5中任意一项数模转换的电路，
数模转换的电路中的1个共用分压电路、1个连线网络ZX1采用半导体集成制成为芯片级共用电路部；
数模转换的电路中的S个列级电路采用半导体集成制成为芯片级列级电路部。
7.数模转换的PCB级电路，其特征在于，包括权利要求1-5中任意一项数模转换的电路；
数模转换的电路中的1个共用分压电路、1个连线网络ZX1采用电子元件在PCB板上布置成PCB级共用电路部；
数模转换的电路中的S个列级电路采用电子元件在PCB板上布置成PCB级列级电路部。
8.读出电路，其特征在于，包括数模转换电路部，所述数模转换电路部采用权利要求1-5中任意一项所述数模转换的电路。
9.读出电路，其特征在于，读出电路为读出集成电路ROIC，读出集成电路ROIC包括数模转换集成电路部，所述数模转换集成电路部采用权利要求6的数模转换的集成电路。
10.读出电路，其特征在于，读出电路为读出电路PCB板，读出电路PCB板包括数模转换PCB板电路部，所述数模转换PCB板电路部采用权利要求7的数模转换的PCB级电路。
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