CN100590981C - 数模转换器 - Google Patents
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Abstract
提供一种数模(下文中称为“D/A”)转换器。它能通过少的电阻串并数目，获得高的转换精度和转换速度。通过多个通道共用一个参考电压，缩小了电路的硬件结构，减小了D/A转换器的集成电路电路硅芯片的面积。精度为n位的D/A转换器由高m位、中间k位、和低j位组成(n＝m+k+j)，其中高m位数据通过解码器1加在电阻串参考电压模块1上，由2m/2个行和2m/2个列组成的开关阵列形成多选一的分压输出结构；中间k位数据通过解码器2加在电阻串参考电压模块2上，每一位对应一个节点电压；低j位数据通过解码器3加在电阻串参考电压模块3上，由2j/2个行和2j/2个列组成的开关阵列形成多选一的分压输出结构；再通过一个多权电路综合器，将高m位、中间k位、和低j位综合成一个n位的D/A转换器，其中n＝m+k+j。
Description
技术领域
本发明涉及一组电阻串并混合数模(下文中称为“D/A”)转换器。
背景技术：
在电阻串D/A转换器中，具有相同电阻值的电阻彼此串联连接，选择地输出电阻之间各结点的电压作为相应于各转换数据的模拟电压。因此，为了转换具有更大比特数的数据，要求D/A转换器具有更多数量的电阻。电阻数W与D/A转换器的比特数n之间的关系是W＝2n，可见每提高1比特的转换精度，电阻数量就必须加倍，若电阻阻值不变，则每增加一比特的转换精度，转换速度就会降低一半。这是很不希望的，尤其是在半导体集成电路的基片面积中形成这种类型的D/A转换器时，由于转换器的电阻占据基片的面积大，且取决于数据的比特数，所以不可能形成很高精度的D/A转换器。
本发明就是为了解决这个问题而提出的，通过变换电阻的串联结构为串并联混合结构，在保持精度不变的情况下，大大减少电阻数，从而利于在半导体集成电路的基片上实现。
在文献“A 14Bit Monolithic NMOS D/A Converter”，by H.V.Post andK.Schoppe，IEEE JSSC，Vol.SC-18，pp.297-302，June 1983中描述了一种减小电阻数量以提高转换精度的方法，如图1所示，该电路采用两级梯形电阻结构，前级为j比特的高位，后级为k比特的低位，转换器的精度为m＝k+j，当k＝j时，电阻数量为2m/2。该结构存在一些缺点：1、作为多路选择器的MOS管开关具有有限数值的“开”态电阻，引入差分非线性；2、作为第二级梯形结构的电阻值必须远远大于第一级电阻值，以避免引入较大的差分非线性；3、两级梯形电阻结构以及较大的第二级梯形结构的电阻值会引入较大的建立时间，降低转换频率。
在文献“An 8-MHz CMOS Subranging 8-Bit A/D Converter”，by A.G.DIngwall and V.Zazzu，IEEE J.Solid-State Circuits，vol.SC-25，pp.1138-1143，Dec.1985和文献“A 10-Bit 50-MHz CMOS D/A Converterwith 75Ω Buffer”，by M.J.M.Pelgrom，IEEE J.Solid-State Circuits，vol.SC-25，pp.1347-1352Dec.1990中报道了相互啮合(Intermeshed)的梯形电阻(Resistor-Ladder)的数模转换器结构。该结构克服了前面这种结构的弱点，但它们本身的缺点就是电阻数目并没有减少，转换器的电阻占据基片的面积大，成本高，也不可能形成很高精度的D/A转换器。
发明内容：
本发明就是为了解决前述两个问题而提出的，本发明采用复合电阻结构，在减少电阻数目的同时，提高D/A转换速度和精度。
本发明中，精度为n位的数模转换器由三个部分组成：一、分段电阻串参考电压模块；二、解码器；三、多权电路综合器。整个数模转换器结构如图2所示。电阻串参考电压模块又由三个模块组成，即由高m位、中间k位、和低j位组成(即n＝m+k+j)，其中高m位模块由2m个电阻串联形成分压结构；中间k位模块由k+k1个电阻通过并串联形成分压结构，即并联电阻或R-2R结构电阻组合成电阻参考电压模块；k1的值由电阻通过并串联形成的分压结构决定，图3a、图3b、图3c等是这些分压结构的部分应用例子示意图；低j位模块由2j个电阻串联形成分压结构。
高m位的分压由2m/2个行和2m/2个列组成的开关阵列形成多选一的分压输出结构，如图4所示；低j位的分压由2j/2个行和2j/2个列组成的开关阵列形成多选一的分压输出结构；中间k位则每一位对应一个节点电压，在输入数据经过解码控制后输出，如图3a、图3b、图3c等所示。这些经过同一个分压输出结构的电压的权重是相同的，由相应的高m位和低j位的权重决定；中间k位每一位对应的一个节点电压权重是各不相同的。多权电路综合器根据权重的差别，组合这些电压输出，再生了相应的模拟信号。
多权电路综合器首先使每个电压输出通过一个单位增益跟随器，将电压信号缓冲驱动输出给下一级。下一级再经过模拟输出信号的相应权重的加减法运算，得到最终的模拟输出电压。模拟输出信号的加减法运算与中间k位模块的电阻分压结构密切相关，图5a、图5b、图5等是模拟输出信号的加减法运算电路结构与图3a、图3b、图3c等对应的部分应用例子示意图。
对于n位(n＝m+k+j)的D/A转换器，本发明结构的总电阻数为2m+2j+x，其中x 2k，远远小于2m+k+j。电阻数量大量减少，利于在集成电路基片上实现。同时由于电阻数目减少，整个电阻网络的等效电阻值也大大减小。对于由RC延迟时间起主要作用的D/A转换器建立时间大大缩短。从而在实现高精度的同时，获得很高的转换速度。
一种数模转换器，包括：
一、分段电阻串参考电压模块，二、解码器，三、多权电路综合器；
分段电阻串参考电压模块由高m位、中间k位、和低j位组成，数模转换器的精度为n位，其中n＝m+k+j，高m位的分压由2m/2个行和2m/2个列组成的开关阵列形成多选一的分压输出结构；低j位的分压由2j/2个行和2j/2个列组成的开关阵列形成多选一的分压输出结构；中间k位的分压由不同串联电阻、并联电阻或R-2R结构电阻组合成的电阻参考电压模块形成，中间k位的每一位由对应的一个节点电压给出；
解码器由解码阵列和开关阵列组成，中间k位的开关阵列由一列或一行开关组成；
多权电路综合器由模拟信号的缓冲驱动、加、减和放大运算来实现，多权电路综合器首先使每个电压输出通过一个单位增益跟随器，将电压信号缓冲驱动输出给下一级，下一级再经过模拟输出信号的相应权重的加减法运算，得到最终的模拟输出电压；其中，经过同一个分压输出结构的电压的权重是相同的，由相应的高m位和低j位的权重决定，中间k位每一位对应的一个节点电压权重是各不相同的，多权电路综合器根据权重的差别，组合这些电压输出，生成了相应的模拟信号；
数字信号经过解码器后到达分段电阻串参考电压模块，之后经过多权电路综合器输出模拟信号结果。
中间K位的整个参考电压取在高m位的任一个电阻R两端之间，或者在高m位的产生参考电压的电阻串上增加一个电阻Rp，串接在高m位的产生参考电压的电阻串上，中间K位的整个参考电压取在这个电阻Rp两端之间，中间K位的满量程参考电压值与高m位的W＝2m个参考电压共同相加组成了Vref+和Vref-设定的参考电压的量程范围，中间K位的整个参考电压通过电阻串并网络产生，该电阻串并网络又串接在高m位的产生参考电压的电阻串上，中间K位的满量程参考电压值是高m位的1个参考电压的整数倍G，使代表中间K位的满量程参考电压值的对应的1/G的电阻值大小与代表高m位的1个参考电压值对应的电阻值大小相等。
中间K位的相应位的权电压值由分压电阻节点电压VK0，VK1，...，VKK的两电压之间设定，VK1-VKo的电压差设定了中间K位的最低位的权电压值，(VK2-VK0)的差值是(VK1-VK0)的2倍，设定了中间K位的次低位的权电压值，(VKK-1-VK0)是(VK1-VK0)的2K-1倍，设定了中间K位的K-1低位的权电压。
在实现模拟信号的缓冲驱动、加、减和放大运算的运算放大电路中，电阻值之比的取值必须与通过电阻串和多路选择开关的电压相配合，使高m位、中间k位和低j位形成的二进制码被正确译码，使m+k+j位的数模转换器输出正确的模拟电压，模拟信号的缓冲驱动、加、减和放大运算通过模拟运算放大器电路来实现。
多个所述的数模转换器中的所述的分段电阻串参考电压模块在同一时间内共用，合并成一个所述的分段电阻串参考电压模块，实现同时复用。
附图说明
参照附图会更好地理解下面公开的本发明，其中：
图1文献“A 14Bit Monolithic NMOS D/A Converter”中描述的D/A转换器电路方框图
图2为显示本发明整个数模转换器结构图
图3a、图3b、图3c为中间k位模块本通过各种并串联形成分压结构的部分应用例子示意图
图4为显示本发明数模转换器高m位的分压由2m/2个行和2m/2个列组成的开关阵列形成多选一的分压输出结构图
图5a、图5b、图5c等是模拟输出信号的加减法运算电路结构图
图6为显示本发明实际应用电路形式之一的D/A转换器的电路方框图
图7为显示本发明实际应用电路形式之二的D/A转换器的电路方框图
图8为显示本发明多个所述的D/A复用后整个多通道数模转换器的结构方框图
具体实施方式
实际应用电路形式之一如图6所示，其中Vref+和Vref-设定了参考电压的量程范围，即Vref+-Vref-。Vm1，Vm2，...，VmW组成了高m位的W＝2m个参考电压，在此之中的每个电阻R两端之间的电压决定了低(K+j)位的满量程电压值。开关Km1，Km2，...，KmW和模拟运算放大器组成了多选一的多路选择器和驱动电路。
中间K位的整个参考电压取在高m位的任一个电阻R两端之间，或者在高m位的产生参考电压的电阻串上增加一个电阻Rp，中间K位的整个参考电压取在这个电阻Rp两端之间。Rp取值大小必须满足一定的条件，即Rp与接在其两端的中间K位的整个参考电压产生电路的电阻网络形成的等效电阻值与产生高m位的参考电压的任一个电阻R值相等。当中间K位的整个参考电压取在高m位的某一个电阻两端之间时，这个电阻取值大小必须满足与上述Rp相同的条件。
分压电阻节点电压VK0，VK1，...，VKK的两电压之间设定了中间K位的相应位的权电压值，比如：VK1-VKo的电压差设定了中间K位的最低位的权电压值，(VK2-VK0)的差值是(VK1-VK0)的2倍，设定了中间K位的次低位的权电压值，(VKK-1-VK0)是(VK1-VK0)的2K-1倍，设定了中间K位的K-1低位的权电压。中间K位的低K-1位的每一位的输出电压结构相同，故满足相同的关系表达式。中间K位的最高位和次高位的电压差设定了中间K位的最高位的权电压。KK1与KK0，，KK2与KK0，...，KKK-1与KK0分别组成了一个二选一的复用开关，并通过单位增益运算放大器驱动输出。而KKK与KKK-1则组成了一个二选一的复用开关，直接输出到下一级的运算放大器的正输入端，由于并没有通过单位增益运算放大器驱动输出，节省了一个单位增益运算放大器的硬件结构。
低j位是由L＝2j个相同电阻串联而成，整个电阻串的量程范围为VK1-VKo，每个电阻R两端的电压值相等，共输出V＝2j个参考电压：Vj1，Vj2，...，VjV，因此在图6中是并联接在R与r串联网络的A与B两端，使A与B两端的等效电阻值等于中间K位的参考电压的电阻值R，从而中间K位的最低位的电压值与A与B两端的电压值相等。
实际应用电路形式之二如图7所示，相对图6而言，中间K位的满量程参考电压值与高m位的W＝2m个参考电压共同相加组成了Vref+和Vref-设定的参考电压的量程范围。中K位的满量程参考电压值是高m位的1个参考电压的整数倍G，使代表1/G的中K位的满量程参考电压值对应的电阻值大小与代表高m位的1个参考电压值对应的电阻值大小相等。其余部分与图6所示结构类似。
分压电阻节点电压VK0，VK1，...，VKK的两电压之间设定了中间K位的相应位的权电压值，比如：VK1-VKo的电压差设定了中间K位的最低位的权电压值，(VK2-VK0)的差值是(VK1-VK0)的2倍，设定了中间K位的次低位的权电压值，(VKK-1-VK0)是(VK1-VK0)的2K-1倍，设定了中间K位的K-1低位的权电压。中间K位的低K-1位的每一位的输出电压结构相同，故满足相同的关系表达式。中间K位的最高位和次高位的电压差设定了中间K位的最高位的权电压。KK1与KK0，，KK2与KK0，...，KKK-1与KK0分别组成了一个二选一的复用开关，并通过单位增益运算放大器驱动输出。而KKK与KKK-1则组成了一个二选一的复用开关，直接输出到下一级的运算放大器的正输入端，由于并没有通过单位增益运算放大器驱动输出，节省了一个单位增益运算放大器的硬件结构。
低j位是由L＝2j个相同电阻串联而成，整个电阻串的量程范围为VK1-VKo，每个电阻R两端的电压值相等，共输出V＝2j个参考电压：Vj1，Vj2，...，VjV，因此在图6中是并联接在R与R’串联网络的A与B两端，使A与B两端的等效电阻值等于中间K位的参考电压的电阻值R，从而中间K位的最低位的电压值与A与B两端的电压值相等。
多权电路综合器可以由模拟信号的缓冲驱动、加、减和放大运算来实现。在运算放大电路中，电阻值的取值必须与通过电阻串和多路选择开关的电压相配合，使高m位、中间k位和低j位形成的二进制码被正确译码，使m+k+j位的D/A转换器输出正确的模拟电压。对图6而言，这样就有：
RK1＝RK2＝...＝RKK-1＝2*RK
Rm＝Rmf
VmW-VmW-1＝VmW-1-VmW-2＝...＝Vm1-Vm0
VKK-VK0＝(Vm1-Vm0)/2
VKK-1-VK0＝2*(VKK-2-VK0)＝2*(2*(VKK-2-VK0))＝...＝2K-2*(VK1-VK0)
＝(VKK-VKK-1)
VjV-VjV-1＝VjV-1-VjV-2＝...＝Vj1-Vj0＝(VK1-VK0)/2j
经过运算放大电路后，整个输出电压的数值表达式如下：
Vo＝(Vmx-Vm0)+hK*(VKK-VK0)+(hK-1*(VKK-1-VK0)+hK-2*(VKK-2-VK0)+...+h1*(VK1-VK0))+(Vjy-Vj0)
＝(Vmx-Vm0)+hK*(Vm1-Vm0)+hK-1*(2-1*(Vm1-Vm0)+hK-2*((2-2*(Vm1-Vm0)+...+h1*(2-(K-1)*(Vm1-Vm0))+y*(Vm1-Vm0)/2K+j
其中x为高m位解码后对应的十进制数，y为低j位解码后对应的十进制数，h1，h2，...，hK为中间K位对应的二进制数。
上面所述的结构和计算都是对一个D/A转换器而言的，当需要有多个所述的D/A转换器在同一个集成电路基片上实现时，传统的方法是将这些多个所述的D/A转换器完全一模一样地放在同一个集成电路基片上即可。相反，在本发明中是将这些多个所述的D/A转换器部分可以合并的地方进行合并，相互之间只共同使用一个相同模块，从而大大节省了多个所述的D/A转换器的硬件结构，减少了系统复杂度，缩小了多个所述的D/A转换器在集成电路基片上的面积，降低了系统成本，同时大大降低了系统功耗，优化了性能。本发明中，精度为n位的数模转换器由所述的三个部分组成：一、所述的电阻串参考电压模块；二、所述的解码器；三、所述的多权电路综合器。每个所述的D/A转换器中的所述的解码器以及所述的多权电路综合器，都与每个所述的D/A转换器的特定的输入数据以及相应的输出模拟信号一一对应，并与其它所述的D/A转换器中的相同模块在同一时间内共用；而每个所述的D/A转换器中的所述的电阻串参考电压模块在同一时间内的节点电压是一样的，理想情况下与每个所述的D/A转换器的特定的输入数据以及相应的输出模拟信号不相关，因此多个所述的D/A转换器中的所述的电阻串参考电压模块在同一时间内完全可以共用，合并成一个所述的电阻串参考电压模块，实现同时复用。在电压定标的数模转换器设计中，为了达到较高的电压精度，往往将电阻的面积做的很大。复用以后，由于少了多个电阻网络，所以将使整个芯片的面积、功耗和发热量大大降低，即降低了成本，又优化了性能。多个所述的D/A转换器复用后整个多通道数模转换器的结构如图8所示。
上述实际应用电路形式只是应用中的有限的一部分，其他实施实例还包括但不限于所述数模转换器由以上所述功能块中的某一个功能块、某几个功能块或者全部功能块的组合构成，并且本发明不局限于这些实施形态，而由权利要求的范围示出，与权利要求的范围均等的内容和权利要求的范围之内的所有变更或变化都包含在本发明要求的权利范围之内。
本发明提供一种提高了转换速度的数模转换器，通过采用分段、多权、权综合等方法，使参考电压产生电路的电阻网络的电阻数量大量减少，利于在集成电路基片上实现。同时由于电阻数目减少，整个电阻网络的等效电阻值也大大减小。对于由RC延迟时间起主要作用的D/A转换器建立时间大大缩短。从而在实现高精度的同时，获得很高的转换速度。通过同时复用技术，多个所述的D/A转换器中的所述的电阻串参考电压模块合并成一个，进一步减少所述的电阻串参考电压模块电阻数量，节省集成电路基片面积，降低了成本，提高了成品率。另外，作为本发明的应用，还实现了多种D/A转换器。
Claims (5)
1、一种数模转换器，包括：
一、分段电阻串参考电压模块，二、解码器，三、多权电路综合器；
分段电阻串参考电压模块由高m位、中间k位、和低j位组成，数模转换器的精度为n位，其中n＝m+k+j，高m位的分压由2m/2个行和2m/2个列组成的开关阵列形成多选一的分压输出结构；低j位的分压由2i/2个行和2j/2个列组成的开关阵列形成多选一的分压输出结构；中间k位的分压由不同串联电阻、并联电阻或R-2R结构电阻组合成的电阻参考电压模块形成，中间k位的每一位由对应的一个节点电压给出；
解码器由解码阵列和开关阵列组成，中间k位的开关阵列由一列或一行开关组成；
多权电路综合器由模拟信号的缓冲驱动、加、减和放大运算来实现，多权电路综合器首先使每个电压输出通过一个单位增益跟随器，将电压信号缓冲驱动输出给下一级，下一级再经过模拟输出信号的相应权重的加减法运算，得到最终的模拟输出电压；其中，经过同一个分压输出结构的电压的权重是相同的，由相应的高m位和低j位的权重决定，中间k位每一位对应的一个节点电压权重是各不相同的，多权电路综合器根据权重的差别，组合这些电压输出，生成了相应的模拟信号；
数字信号经过解码器后到达分段电阻串参考电压模块，之后经过多权电路综合器输出模拟信号结果。
2、根据权利要求1所述数模转换器，其特征在于，中间K位的整个参考电压取在高m位的任一个电阻R两端之间，或者在高m位的产生参考电压的电阻串上增加一个电阻Rp，串接在高m位的产生参考电压的电阻串上，中间K位的整个参考电压取在这个电阻Rp两端之间，中间K位的满量程参考电压值与高m位的W＝2m个参考电压共同相加组成了Vref+和Vref-设定的参考电压的量程范围，中间K位的整个参考电压通过电阻串并网络产生，该电阻串并网络又串接在高m位的产生参考电压的电阻串上，中间K位的满量程参考电压值是高m位的1个参考电压的整数倍G，使代表中间K位的满量程参考电压值的对应的1/G的电阻值大小与代表高m位的1个参考电压值对应的电阻值大小相等。
3、根据权利要求1所述数模转换器，其特征在于，中间K位的相应位的权电压值由分压电阻节点电压VK0，VK1，...，VKK的两电压之间设定，VK1-VKo的电压差设定了中间K位的最低位的权电压值，(VK2-VK0)的差值是(VK1-VK0)的2倍，设定了中间K位的次低位的权电压值，(VKK-1-VK0)是(VK1-VK0)的2K-1倍，设定了中间K位的K-1低位的权电压。
4、根据权利要求1所述数模转换器，其特征在于，在实现模拟信号的缓冲驱动、加、减和放大运算的运算放大电路中，电阻值之比的取值必须与通过电阻串和多路选择开关的电压相配合，使高m位、中间k位和低j位形成的二进制码被正确译码，使m+k+j位的数模转换器输出正确的模拟电压，模拟信号的缓冲驱动、加、减和放大运算通过模拟运算放大器电路来实现。
5、根据权利要求1所述数模转换器，其特征在于，多个所述的数模转换器中的所述的分段电阻串参考电压模块在同一时间内共用，合并成一个所述的分段电阻串参考电压模块，实现同时复用。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C57 | Notification of unclear or unknown address | ||
| DD01 | Delivery of document by public notice |
Addressee: Cao Xianguo Document name: Written notice of preliminary examination of application for patent for invention |
|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C57 | Notification of unclear or unknown address | ||
| DD01 | Delivery of document by public notice |
Addressee: Cao Xianguo Document name: Notice of application for publication of patent for invention and entry into the substantive examination procedure |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100217 Termination date: 20170412 |