CN105191143A - 双串式数模转换器(dac)和相关电路、系统以及方法 - Google Patents

双串式数模转换器(dac)和相关电路、系统以及方法 Download PDF

Info

Publication number
CN105191143A
CN105191143A CN201480013562.8A CN201480013562A CN105191143A CN 105191143 A CN105191143 A CN 105191143A CN 201480013562 A CN201480013562 A CN 201480013562A CN 105191143 A CN105191143 A CN 105191143A
Authority
CN
China
Prior art keywords
resistance
elementary
resistor
node
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480013562.8A
Other languages
English (en)
Other versions
CN105191143B (zh
Inventor
B·L·普赖斯
D·R·沙阿
Y·N·科拉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN105191143A publication Critical patent/CN105191143A/zh
Application granted granted Critical
Publication of CN105191143B publication Critical patent/CN105191143B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/808—Simultaneous conversion using weighted impedances using resistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/78—Simultaneous conversion using ladder network
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
    • H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/76—Simultaneous conversion using switching tree
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/76—Simultaneous conversion using switching tree
    • H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/78—Simultaneous conversion using ladder network
    • H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Attenuators (AREA)

Abstract

本发明公开了双串式数模转换器DAC，以及相关的电路、系统和方法。在本文所公开的实施例中，所述双串式DAC的初级分压器由至少一个调节电路组成。响应于初级开关单元选择所选电阻器节点对，所述调节电路经配置以跨越次级分压器电路保持选定电阻器节点对的理想电压。以这种方式，在所述双串式DAC的初级分压器与所述次级分压器电路之间不需要阻抗隔离。结果，作为非限制性实例，可减少双串式DAC的集成电路IC上的面积，可降低所述DAC的功耗，和/或所述双串式DAC可由于不需要稳定时间而具有增加的性能。

Description

双串式数模转换器(DAC)和相关电路、系统以及方法
优先权申请
本申请涉及于2013年3月15日提交的题为“双串式数模转换器(DAC)和相关电路、系统以及方法”的美国专利申请序列号No.13/834,041，所述美国专利申请全部内容通过引入合并于此。
相关申请
本申请涉及于2013年3月15日提交的题为“极性补偿双串式数模转换器(DAC)和相关电路、系统以及方法”的美国专利申请序列号No.13/834,184，所述美国专利申请全部内容通过引入合并于此。
技术领域
本发明的领域涉及双串式数模转换器(DAC)，尤其涉及设置在其中的初级分压器和次级分压器的互连和切换。
背景技术
数模转换器(DAC)是一种把数字码转换为表示性模拟信号的装置。例如，转换后的模拟信号可以是先前由模数转换器(ADC)转换为数字码的原始模拟信号的重新构造。ADC和DAC的共同用途是将媒体装置(例如，电视、蜂窝电话、MP3播放器等)的声频和视频信号从模拟符号表示转换成数字信号表示，或者相反。
一种类型的DAC是双串式DAC。相比较单电阻器串式DAC，双电阻器串式DAC(又被称为“双串式DAC”)需要更少的电阻器和开关来将数字码转换成模拟信号表示。双串式DAC包含产生数字码的粗略转换的第一电阻器串。双串式DAC的第二电阻器串产生从第一电阻器串接收的数字码的粗略转换的更精细插值，以提供给出数字码的模拟信号表示的输出电压。例如，如果双串式DAC经配置以把六(6)位二进制数字码转换成六十四(64)个独特的转换(即，26个转换)，那么双串式DAC的每个电阻器串可以每个包含八(8)个电阻器，总共十六(16)个电阻器，与在单串式DAC中设置的六十四(64)个电阻器不同。
例如，图1示出示例性双串式DAC10(本文称为“DAC10”)。DAC10通过在初级分压电路12(本文称为“初级分压器12”)两端施加接收到的输入电压Vin来工作。初级分压器12通过将初级电阻器串14中的多个初级电阻器R(0)-R(N-1)两端的输入电压Vin在初级电阻器R(0)-R(N-1)之间的节点的所选电阻器节点对Nr(0)-Nr(N)处分压来提供粗略电压(即，模拟信号)值。例如，如果N等于十六(16)，这意味着初级分压器12提供的初级电阻器R(0)-R(N-1)的数量总共为十六(16)。在这个实例中，初级分压器12提供十六(16)个独特的初级分电压，这可以通过提供给初级分压器12用于转换的数字码的四(4)个二进制位来选择。例如，数字DAC输入码15的各个位(以下称作“DAC输入码15”)用于选择初级电压，如图1所示。在这个实例中，DAC输入码15的最高有效的N位用于选择初级电压。粗略的初级分电压值由初级开关单元16选择，初级开关单元16选择一对初级开关U(0)-U(2N-1)来选择初级电阻器串14中的多个所选电阻器节点对Nr(0)-Nr(N)当中的所选的电阻器节点对Nr，以选择一个初级分电压作为所选的粗略的初级分电压Vp。此所选的粗略的初级分电压Vp施加在次级分压电路18(本文称为“次级分压器18”)两端。
继续参考图1，次级分压器18设置在DAC10中，并经配置以将所选的粗略的初级分电压Vp进一步划分成多个更精细的次级电压。在此方面，次级分压器18包括多个次级电阻器Rs(0)-Rs(Y-1)以形成次级电阻器串20。与初级电阻器串14类似，次级电阻器串20将来自初级分压器12的所施加的初级电压分成更精细的内插的次级电压。由于初级电压被施加在次级电阻器串20的两端，所以次级输出电压Vout通过次级分压器开关22来选择。例如，如果Y等于三十二(32)，即在次级分压器18中设置的次级电阻器Rs(0)-Rs(Y-1)的数量总共为三十二(32)个，那么次级分压器18将提供三十二(32)个独特的次级分电压。所述三十二(32)个独特的次级分电压可通过提供给次级分压器18的五(5)个二进制数字码位来进行选择。例如，用于选择次级电压的DAC输入码15的各个位可以包括DAC输入码15的五(5)位最低有效位(LSB)。更精细的内插次级电压值通过选择电阻器节点Nsr由次级分压器开关22选择。所选的电阻器节点Nsr从次级电阻器串20中的电阻器节点Nsr(0)-Nsr(Y)当中选择，以提供表示转换后的DAC输入码15的最终次级输出电压Vout。
如图1所示，当所选的粗略的初级分电压Vp被施加在DAC10中次级分压器18的次级电阻器串20的两端时，所选的初级电阻器R(0)-R(N-1)被布置为与次级电阻器串20并联。所选的初级电阻器R(0)-R(N-1)与次级电阻器串20的并联布置通常将改变所选的初级电阻器R(0)-R(N-1)的有效电阻特性。改变后的有效电阻特性的效果对所选的粗略初级分电压Vp进行调节，由此将对于DAC输入码15而言不正确的所选粗略初级分电压Vp提供给次级电阻器串20。为了防止次级电阻器串20改变所选的初级电阻器R(0)-R(N-1)两端的所选的粗略的初级分电压Vp，设置隔离电路VF1、VF2。
继续参考图1，隔离电路VF1、VF2被设置在初级电阻器串14与次级电阻器串20之间。在本实例中，隔离电路VF1、VF2是运算放大器。运算放大器VF1、VF2中的每一个被配置为电压跟随器模式，以保持被施加在本实例中的次级电阻器串20两端的所选的粗略的初级分电压Vp。运算放大器VF1、VF2通过将初级分压器12的电流与次级分压器18隔离，来保持次级电阻器串20两端的理想电压。将初级分压器12与次级分压器18隔离的效果是保持初级分压器12的原始电阻特性，从而在DAC10的初级分压器12和次级分压器18上保持可预测的线性分压。然而，设置运算放大器VF1、VF2的代价是，增加面积使用、功耗和因为运算放大器VF1、VF2需要稳定时间而性能变慢。
发明内容
在具体实施方式中公开的实施例包含双串式数模转换器(DAC)以及相关电路、系统和方法。在本文所公开的实施例中，双串式DAC的初级分压器由至少一个调节电路组成。所述调节电路经配置以响应于初级开关单元选择所选的电阻器节点对，在次级分压电路两端保持所选电阻器节点对的理想电压。以这种方式，双串式DAC的初级分压器与次级分压电路之间不需要阻抗隔离。由此，作为非限制性实例，，在用于双串式DAC的集成电路(IC)上的面积可以减小，双串式DAC的功耗可以降低，和/或双串式DAC可由于不需要稳定时间而提高性能。
在此方面，在一个实施例中，提供了一种双串式DAC的初级分压器。双串式DAC的初级分压器包括具有总电阻的初级电阻器串。所述初级电阻器串包括多个电阻器节点，所述多个电阻器节点经配置以将施加在所述初级电阻器串两端的DAC输入电压分成多个分电压电平。初级开关单元经配置以接收DAC输入码，并且在多个电阻器节点电路当中选择一电阻器节点电路。所述电阻器节点电路包括基于所述DAC输入码在所述初级电阻器串的所述多个电阻器节点当中选择的电阻器节点对，以将所述选择电阻器节点对两端的分电压电平耦合到所述双串式DAC的次级分压电路。所述初级分压器进一步包括至少一个调节电路，所述至少一个调节电路包括至选择电阻器节点的至少一个第一部分电阻。所述至少一个调节电路经配置以响应于所述初级开关单元选择所述选择电阻器节点对，在所述次级分压电路两端保持所述选择电阻器节点对的理想电压。保持所述理想电压无需所述初级分压器与所述次级分压电路之间的阻抗隔离。以这种方式，作为非限制性实例，在用于DAC的集成电路(IC)上的面积可以减小，DAC的功耗可以降低，和/或DAC可由于不需要稳定时间而提高性能。
在另一个实施例中，提供一种双串式数模转换器DAC的初级分压器，其用于对一系列电阻节点两端的总电压进行分压。所述初级分压器包括用于对具有总电阻的初级电阻器串两端的总电压进行分压的装置。所述初级电阻器串包括多个电阻器节点，所述多个电阻器节点经配置以将施加在所述初级电阻器串两端的DAC输入电压分为多个分电压电平。所述初级分压器进一步包括用于选择电阻器节点电路的装置，所述电阻器节点电路包括在所述初级电阻器串的所述多个电阻器节点当中选择的电阻器节点对。所述用于选择电阻器节点电路的装置是基于DAC输入码，以将所述选择电阻器节点对两端的分电压电平耦合到所述双串式DAC的次级分压电路。所述初级分压器进一步包括用于调节选择电阻器节点的电阻的装置。所述用于调节电阻的装置包括至少一个第一部分电阻，以响应于初级开关单元选择所述选择电阻器节点对，在所述次级分压电路两端保持所述选择电阻器节点对的理想电压。
在另一个实施例中，提供一种用于在双串式数模转换器DAC中进行分压的方法。所述方法包括：对所述总电压进行分压，并且初级电阻器串具有总电阻。所述初级电阻器串包括多个电阻器节点，所述多个电阻器节点经配置以将施加在所述初级电阻器串两端的DAC输入电压分为多个分电压电平。所述方法进一步包括：选择电阻器节点电路，所述电阻器节点电路包括基于DAC输入码在所述初级电阻器串的所述多个电阻器节点当中选择的电阻器节点对，以将所述选择电阻器节点对两端的分电压电平耦合到所述双串式DAC的次级分压电路。所述方法进一步包括：响应于初级开关单元选择所述选择电阻器节点对，用至少一个第一部分电阻调节选择电阻器节点的电阻，以在所述次级分压电路两端保持所述选择电阻器节点对的理想电压。
附图说明
图1是示例性双串式数模转换器(DAC)的方框图，所述示例性双串式数模转换器包含作用为粗略分压器的初级分压电路，以及对从初级分压电路选择的粗略电压进行内插以产生数字码的模拟信号表示的次级分压电路；
图2是调节电路的示例性概括表示，所述调节电路可以设置在双串式DAC中，其中所述调节电路经配置以向所选的电阻器节点电路提供部分电阻，以在次级分压电路两端保持所选的电阻器节点对的理想电压；
图3是示例性双串式DAC，其包含调节电路，调节电路包括初级电阻器和部分电阻器，其中调节电路经配置以在次分压电路两端保持初级分压电路所提供的理想电压，而在初级分压电路与次分压电路之间不需要阻抗隔离；
图4是示例性双串式DAC，其包含调节电路，调节电路经配置以向所选的电阻器节点电路提供部分电阻，以在次分压电路两端保持所选的电阻器节点对的理想电压；
图5是图4中双串式DAC的示例性过程的流程图，其将DAC输入码转换成表示性的模拟信号，同时在次分压电路两端保持所选的电阻器节点对的理想电压；
图6是另一示例性双串式DAC，其包含图3的双串式DAC中的调节电路的可替代的调节电路；
图7是另一示例性双串式DAC，其包含图3的双串式DAC中的调节电路的可替代的调节电路，其中所述调节电路中的一个经配置以重新配置电压轨节点与所选的电阻器节点对之间，以及接地轨节点与所选的电阻器节点对之间的初级电阻器的耦合，来在次分压电路两端保持所选的电阻器节点对的理想电压；
图8A是示例性电路图，示出图6的示例性双串式DAC的电阻配置，其中双串式DAC的初级分压电路由DAC输入码零(0)控制；
图8B是示例性电路图，示出图6的示例性双串式DAC的电阻配置，其中双串式DAC的初级分压电路由DAC输入码二(210)控制；
图9是示例性双串式DAC，其包含第一调节电路和第二调节电路，经配置以向所选的电阻器节点电路提供部分电阻。第一调节电路和第二调节电路经配置以保持所选的电阻器节点对的理想电压，第一调节电路耦合在电压轨与所选的电阻器节点对之间，并且第二调节电路耦合在接地轨与所选的电阻器节点对之间；
图10是示例性双串式DAC，其包含至少一个第一调节电路作为所选的电阻器节点对的一部分，并且其他调节电路耦合在初级电阻器串的电压轨与接地轨之间，其中结合的调节电路经配置以在次分压电路两端保持所选的电阻器节点对的理想电压；
图11是另一示例性双串式DAC，其包含图9的双串式DAC中的调节电路的可替代调节电路，其中示例性双串式DAC配置初级开关单元以分享耦合的部分电阻；
图12是另一示例性双串式DAC，其包含图9的双串式DAC中的调节电路的可替代调节电路，其中双串式DAC配置初级开关单元来分享耦合的部分电阻；
图13是另一示例性双串式DAC，其包含图9的双串式DAC的调节电路中的可替代调节电路，其中双串式DAC配置初级开关单元来分享至少一个第一调节电路中的每个；
图14是另一示例性双串式DAC，其包含图9的双串式DAC的调节电路中的可替代调节电路，其中双串式DAC配置初级开关单元来分享至少一个第一调节电路中的每个，其中示出具有多个次分压器的可替代配置；
图15是另一示例性双串式DAC，其包含：至少一个第一调节电路，被配置作为耦合到初级分压电路的电流源；以及第二调节电路，经配置以可控制地在初级电阻器串的总电阻中包含至少一个第二部分电阻，其中组合的调节电路经配置以在次分压电路两端保持所选的电阻器节点对的理想电压；
图16是示例性双串式DAC，其被用于示出当为初级分压电路中的每个所选的电阻器节点设置的初级开关计数减少时，示例性的极性与单调性问题；
图17是双串式DAC的次级分压电路的示例性概括表示，其经配置以接收DAC输入码和极性指示符，并且被用于对相应次级开关的选择进行控制，所述次级开关用于选择更精细的电压输出，所述电压输出将作为双串式DAC的DAC电压输出提供；
图18是图17的双串式DAC的示例性一般过程的流程图，其用于对在次级分压电路中的相应次级开关的选择进行控制，所述开关用于选择更精细的电压输出，所述电压输出将作为双串式DAC的DAC电压输出提供；
图19是双串式DAC的示例性次级分压电路，其中次级分压电路包含极性逻辑开关单元，经配置以感测初级分压电路中的极性变化，以保持双串式DAC的单调性；
图20是示出DAC输入码和图18的次级分压电路的相应次级开关选择的示例性逻辑表，相应次级开关选择用以保持双串式DAC的极性和单调性；
图21是双串式DAC的另一示例性次级分压电路，其中次级分压电路经配置以感测初级分压电路输出的极性变化，并且使用多路复用器和解码器来调节开关逻辑，以保持双串式DAC的单调性；
图22是DAC输入码和图20的次级分压电路的相应次级开关选择的示例性逻辑表，相应次级开关选择用以保持双串式DAC的极性和单调性；以及
图23是示例性基于处理器的系统的方框图，所述系统可以包含根据本文所公开的实施例的双串式DAC，包含但不限于图2-22的双串式DAC。
具体实施方式
现参考附图，其描述本公开的若干示例性实施例。本文使用术语“示例性”表示“作为实例、例子或举例”。本文描述的作为“示例性”的任何实施例不一定解释为与其他实施例相比是优选的或更有利的实施例。
详细描述中所公开的实施例包含双串式数模转换器(DAC)及相关电路、系统和方法。在本文所公开的实施例中，双串式DAC的初级分压器由至少一个调节电路组成。所述调节电路经配置以响应于初级开关单元选择所选的电阻器节点对，在次级分压电路两端保持所选电阻器节点对的理想电压。以这种方式，在双串式DAC的初级分压器与次级分压电路之间不需要阻抗隔离。由此，作为非限制性实例，用于双串式DAC的集成电路(IC)的面积可以减少，双串式DAC的功耗减少，和/或因为不需要被去除的阻抗隔离电路的稳定时间，双串式DAC因而可以提高性能。
其他实施例描述如下，并且通过图15-22中的实例进行说明，其包含极性补偿双串式数模转换器(DAC)以及相关电路、系统和方法。在本文公开的实施例中，双串式DAC的次级分压器包含开关逻辑单元。所述开关逻辑单元经配置以补偿双串式DAC中的极性变化，以保持双串式DAC的单调性。具有单调性的双串式DAC是指，双串式DAC将数字输入码转换成表示性的模拟输出电压，所述模拟输出电压根据数字输入码的给定增量变化发生上升(或保持不变)或下降(或保持不变)。如果需要DAC以线性方式将数字码转化成表示性的模拟信号，则可能需要单调性。所述开关逻辑单元经配置以在多个次级开关当中选择次级开关，以基于极性指示符以及DAC输入码对来自初级分压器的输入电压进行分压，以保持单调性。次级开关中的每个与次级分压器的次级电阻器串中的电阻器节点连接。因而，作为非限制性实例，双串式DAC可以免除为初级电阻器串中的每个电阻器节点设置两个开关来保持其单调性的需要。
在结合图15-22描述极性补偿双串式DAC的实施例之前，将首先结合图2-14描述经配置以在次级分压电路两端保持所选电阻器节点对的理想电压的双串式DAC的实例。
在此方面，图2示出示例性双串式DAC28，其经配置以在次级分压电路两端保持所选电阻器节点对的理想电压。可以在次级分压电路两端保持所选电阻器节点对的理想电压，而无需在初级分压电路与次级分压电路之间设置阻抗隔离。在此方面，在此实施例中的双串式DAC28包括耦合到次级分压电路32的初级分压电路30。初级分压电路30在本文中被称为“初级分压器30”。次级分压电路32在本文中被称为“次级分压器32”。初级分压器30对DAC输入电压Vdac_in33进行分压，以提供粗略的初级输出电压Vp，粗略的初级输出电压Vp将被施加到粗略的初级输出电压端子34O，36O两端，初级输出电压端子34O，36O分别耦合到次级分压器32的次级DAC输入电压端子34I，36I。次级分压器32对粗略初级输出电压Vp进行分压，以提供DAC输出电压Vout38。
继续参考图2，初级分压器30包括初级电阻器串40和初级开关单元42。DAC输入电压Vdac_in33由电压轨节点Vtop44与接地轨节点Vbot46之间的电压组成。DAC输入电压Vdac_in33被施加在初级电阻器串40两端，初级电阻器串40根据本实例中DAC输入码15的最高有效位(MSB)码48进行分压。MSB码48包括DAC输入码15的多个最高有效N个二进制输入位。在此实例中，MSB码48控制初级开关单元42。初级开关单元42经配置以选择电阻器节点电路47，电阻器节点电路47由在此实例中所选的电阻器节点对Nr(i)49组成。所选的电阻器节点对Nr(i)49包括所选的第一电阻器节点Nr(i)H50和所选的第二电阻器节点Nr(i)L52。电阻器节点Nr(i)L52将被用于表示所选的电阻器节点对Nr(i)49中的较低电阻器节点，在较低的所选电阻器节点Nr(i)L52处的电压具有比配对的较高的所选电阻器节点Nr(i)H50较低的相对电压。所选的电阻器节点对Nr(i)49包括基于MSB码48的较低的所选电阻器节点Nr(i)L52以及较高的所选电阻器节点Nr(i)H50。位于较低的所选电阻器节点Nr(i)L52以及较高的所选电阻器节点Nr(i)H50处的所选电阻器节点对Nr(i)49的电压作为次级DAC输入电压端子34I，36I两端的次级DAC输入电压Vsec-in提供给次级分压器32。如下所述，次级分压器32将施加在次级DAC输入电压端子34I，36I两端的次级DAC输入电压Vsec-in分压成次级更精细的电压，次级更精细的电压以模拟的方式表示转换后的DAC输入码15。
继续参考图2，在理想初级电阻器串中所选的电阻器节点对Nr(i)49处的分电压是DAC输入电压Vdac-in33除以初级电阻器串40的初级电阻器数量的函数。在这样的理想初级电阻器串中，如果诸如次级分压器32等辅助或次级负载电路没有失真或非线性变化，则所选电阻器节点对Nr(i)49处的电压将被称为理想电压Videal(未示出)。继续参考图2，如果在没有设置中间隔离电路的情况下，初级分压器30与次级分压器32耦合在一起，则所选电阻器节点对Nr(i)49处的实际电压Vactual(未示出)将不同于理想电压Videal，这是因为次级分压器32的次级负载将直接与初级分压器30耦合而无隔离。因而，次级分压器32的电阻特性将改变所选电阻器节点对Nr(i)49两端的电阻或使其失真。
继续参考图2，为了调节在初级电阻器串40直接耦合到次级分压器32而无隔离时产生的次级负载，在本实例中，初级电阻器串40包含第一调节电路54。在本实例中，第一调节电路54包含初级电阻Rp56以及至少一个第一部分电阻Rfracl58。在图2-14中，第一调节电路54将包括电阻器节点电路47。因而，正如下文更加详细的讨论，当初级电阻器串40直接耦合到次级分压器32而无隔离时，部分电阻Rfracl58与所选电阻器节点对Nr(i)49两端的电阻耦合。所选的部分电阻Rfracl58的欧姆值被选择以补偿并提供所选电阻器节点对Nr(i)49两端的电阻，如同次级分压器32被隔离或没有耦合到初级分压器30时一样。因而，保持初级分压器30根据所选电阻器节点对Nr(i)49向次级分压器32提供的理想电压Videal。因此，在具有图2中的第一调节电路54的情况下，无需在初级分压器30与次级分压器32之间设置隔离电路来保持理想电压Videal。从图4开始，这在下文将更加详细的进行讨论。继续参考图2，现详细讨论将所选的粗略初级分电压Vp进一步分压成DAC输出电压Vout38。
继续参考图2，粗略初级输出电压端子34O，36O两端的粗略初级输出电压Vp施加到次级分压器32两端。次级分压器32包括次级电阻器串60和次级开关单元64(或者称为“次级分压器开关64”)。次级分压器32经配置以接收粗略初级输出电压端子34O，36O处的粗略初级输出电压Vp，作为施加在次级DAC输入电压端子34I，36I两端的次级DAC输入电压Vsec-in。次级分压器32进一步经配置以接收LSB码66。在此实例中，基于DAC输入码15的最低有效位(LSB)码66选择DAC输出电压Vout38。LSB码66也称为“次级DAC输入码66”。LSB码66控制次级开关单元64，次级开关单元64经配置以选择来自于所选次级电阻器节点Nsr(0)-Nsr(Y-1)的DAC输出电压Vout38，其中Y＝LSB码66。
当初级分压器30与次级分压器32无需阻抗隔离地互相连接时，保持施加到图2中双串式DAC28的次级分压器32两端的理想电压Videal具有三(3)个示例性的互连原理。在此方面，图3是三(3)个互连原理的示例性示意图，其进一步参考图1及2的示例性互连关系示出。互连关系68示出第一调节电路54中设置的电阻，第一调节电路54耦合到初级分压器30中的所选电阻器节点对Nr(i)49，以将所选电阻器节点对Nr(i)49的电阻特性保持为如同次级分压器32与初级分压器30阻抗性隔离时一样。在此方面，第一互连关系68提供如下：
Rp＝Rsd||(Rp+Rfrac)，
其可以以数学方式表示为：
1/(1/(Rp+Rfrac)+(1/Rsd))＝Rp
第一调节电路54的初级电阻Rp56和第一部分电阻Rfrac58耦合在初级分压器30的较低所选电阻器节点Nr(i)L52与较高所选电阻器节点Nr(i)H50之间。第一调节电路54的组合后的初级电阻包括初级电阻Rp56和部分电阻Rfrac58的串联电阻。次级电阻器串60的组合后的次级串联电阻Rsd70包括次级电阻器串60的多个次级电阻器Rs(0)-Rs(Y-1)的总串联电阻。因而，当第一调节电路54并联耦合到次级电阻器串60而无阻抗隔离时，第一调节电路54的电阻(即，初级电阻Rp56+部分电阻Rfrac58)与组合后的次级串联电阻Rsd70并联耦合。由此，第一互连关系68被描述为初级电阻Rp＝Rsd||(Rp+Rfrac)或1/(1/(Rp+Rfrac))+1/Rsd))＝Rp。
第一调节电路54的初级电阻Rp56与第一部分电阻Rfrac58的电阻是针对次级电阻器串60的电阻。对初级电阻Rp56和第一部分电阻Rfrac58的电阻的选择，使得当次级电阻器串60耦合到所选电阻器节点对Nr(i)49时，所选电阻器节点对Nr(i)49两端的电阻如同次级分压器32与初级分压器30被阻抗性隔离时一样。
为了保持图2中的双串式DAC28中的所选电阻器节点对Nr(i)49处的理想电压Videal，除保持所选电阻器节点对Nr(i)49两端的电阻外，此实例中还需要保持从所选电阻器节点对Nr(i)49上至电压轨节点Vtop44的电阻，以及所选电阻器节点对Nr(i)49下至接地轨节点Vbot46的电阻值。以这种方式，初级电阻器串40的总电阻被调节为保持电阻器节点对Nr(i)49处的理想电压Videal，而无需初级电阻器串40与次级电阻器串60之间的阻抗隔离。否则，所选电阻器节点对Nr(i)49两端的粗略初级输出分Vp将与它的理想电压Videal不同。
继续参考图3，提供第二互连关系72以举例说明电压轨节点Vtop44(图2)与较高的所选电阻器节点Nr(i)H50之间耦合的总电阻值。电压轨节点Vtop44与较高的所选电阻器节点Nr(i)H50之间的电阻被调节为补偿所选电阻器节点对Nr(i)49的选择的调节作用。第二互连关系72提供将要耦合在电压轨节点Vtop44与较高的所选电阻器节点Nr(i)H50之间的总电阻，以保持初级电阻器串40的电阻。以这种方式，在较高的所选电阻器节点Nr(i)H50处的电压将保持为等于或实质上等于带有阻抗隔离的理想初级分压器(未示出)中的等效所选电阻器节点的电压。在此方面，提供第二互连关系72如下：
(N-i-1)*Rp+Rbulk2，
其中Rbulk2可以等于零(0)，
N是初级电阻器串40中的可供选择的所选电阻器节点对Nr(i)49(即，可供选择的电阻器节点对)的数量，并且
i是当前被解码的MSB码48。
第二互连关系72确定电压轨节点Vtop44与较高的所选电阻器节点Nr(i)H50之间的总电阻。对于理想的初级电阻器串40，所述总电阻将等于或实质上等于在电压轨节点Vtop44与较高的所选电阻器节点Nr(i)H50之间的可供选择的独特电阻器节点对的数量乘以初级电阻Rp56。如果需要基于在双串式DAC28中的任何偏压对电阻进行进一步校准，那么可以包含可选的第二体电阻Rbulk2。
继续参考图3，提供第三互连关系74以举例说明在接地轨节点Vbot46(图2)与较低的所选电阻器节点Nr(i)L52之间耦合的总电阻值。接地轨节点Vbot46与较低的所选电阻器节点Nr(i)L52之间的电阻被调节为补偿所选电阻器节点对Nr(i)49的选择的调节作用。第三互连关系74提供将要耦合在接地轨节点Vbot46与较低的所选电阻器节点Nr(i)L52之间的总电阻，以保持初级电阻器串40的电阻。以这种方式，在较低的所选电阻器节点Nr(i)L52处的电压将保持为等于或实质上等于带有阻抗隔离的理想初级分压器(未示出)中的等效所选电阻器节点的电压。在此方面，提供第三互连关系74如下：
i*Rp+Rbulk1，其中
Rbulk1可以等于零(0)，
N是初级电阻器串40中的可供选择的所选电阻器节点对Nr(i)49(即，可供选择的电阻器节点对)的数量，并且
i是当前被解码的MSB码48。
第三互连关系74确定接地轨节点Vbot46与较低的所选电阻器节点Nr(i)L52之间的总电阻。对于理想的初级电阻器串40，所述总电阻将等于或实质上等于在接地轨节点Vbot46与较低的所选电阻器节点Nr(i)L52之间的可供选择的独特电阻器节点对的数量乘以初级电阻Rp56。如果需要基于在双串式DAC28中的任何偏压对所述电阻进行进一步校准，那么可以包含可选的第二体电阻Rbulk1。当所有的三互连关系同时得到满足时，将保持Nr(i)L52和Nr(i)H50处的理想电压。
在每一个下面的示例性实施例中，称作初级电阻Rp56和至少一个第一部分电阻Rfrac58的电阻，可以由单个电阻器或多个电阻器单元Ru组成。电阻器单元Ru是可以被组合成初级电阻Rp56和至少一个第一部分电阻Rfrac58的总的必需电阻值的共同电阻单元值。应当指出的是，基于设计选择，电阻器单元Ru的电阻可以是包含在初级电阻Rp56和第一部分电阻Rfrac58中的共同因子或共同单元。
图4是双串式DAC28(1)的示例性实施例，双串式DAC28(1)经配置以在次级分压器32(1)两端保持所选电阻器节点对的理想电压。此实例中的双串式DAC28(1)包括耦合到次级电阻器串60(1)的初级电阻器串40(1)。初级开关单元42(1)经配置以在多个电阻器节点电路中选择一电阻器节点电路47(1)，所述电阻器节点电路包括所选电阻器节点对Nr(i)49(1)。在无需隔离电路互连时，耦合到次级电阻器串60(1)的初级电阻器串40(1)产生并联电阻。如上文在图3中讨论的，根据第一互连关系68、第二互连关系72和第三互连关系74补偿所产生的并联电阻。为了符合图3中的第一互连关系68、第二互连关系72和第三互连关系74，初级电阻器串40(1)由多个第一调节电路54(1)(0)-54(1)(N-1)组成。第一调节电路54(1)的数量等于N，其中在此实例中N是可供选择的独特电阻器节点对Nr(1)(0)到Nr(1)(N-1)49(1)的数量(2MSB)。为了本实施例的目的，索引“i”将被用于指示所选电阻器节点对的索引，并且“非i”将被用于指示任何未选择电阻器节点对的索引。例如，如果i＝来自0到7范围内的三(3)，则“Nr(1)(3)49(1)”指示第四个所选电阻器节点对Nr(1)(3)49(1)，其中索引从0开始。作为“非i”的实例，其将指示不由所选电阻器节点对Nr(1)(3)49(1)表示的任何其他所选电阻器节点对Nr(1)(非3)。
继续参考图4，从可供选择的独特电阻器节点对Nr(1)(0)-Nr(1)(N-1)49(1)当中选择的独特电阻器节点对Nr(1)(i)49(1)由第一调节电路54(1)(0)-54(1)(N-1)中的一个组成。所选的独特电阻器节点对Nr(1)(i)49包括初级电阻Rp56(1)、至少一个第一部分电阻Rfrac158(1)以及第一开关Sp176(1)。至少一个第一调节电路54(1)(0)-54(1)(N-1)中的一个配置有串联耦合的初级电阻Rp56(1)以及至少一个第一部分电阻Rfrac158(1)。为了满足图3中的第一互连关系68，第一调节电路54(1)(0)-54(1)(N-1)进一步配置有与相应的第一部分电阻Rfrac158(1)(0)-58(1)(N-1)并联耦合的各个第一开关Sp176(1)(0)-76(1)(N-1)。所选电阻器节点对Nr(1)(i)49(1)经配置以通过断开第一开关Sp176(1)(i)将第一开关Sp176(1)(i)置于耦合模式。第一开关Sp176(1)(i)与所选电阻器节点对Nr(1)(i)49(1)相关联，因而为所选电阻器节点对Nr(1)(i)49(1)产生初级电阻Rp56(1)(i)和第一部分电阻Rfrac158(1)(i)的组合的串联电阻。与次级电阻器串60(1)的总的次级串联电阻Rsd70并联耦合的所述组合的串联电阻，将产生Rp56(1)＝Rsd||(Rp+Rfrac)的有效并联电阻。初级电阻Rp56(1)的值将基于图3中的Rp＝Rsd||(Rp+Rfrac)的第一互连关系68来确定。初级电阻Rp56(1)是计算出的电阻值。在所选电阻器节点对Nr(1)(i)49(1)内，初级电阻Rp56(1)将实质上相同。虽然初级电阻Rp56(1)的计算值将实质上相同，但在所选电阻器节点对Nr(1)(i)49(1)之间物理耦合的电阻的实际值可以基于采取的设计选择而根据需要变化。
继续参考图4，为了满足图3中的第二互连关系72和第三互连关系74，任何未选择电阻器节点对Nr(1)(非i)经配置以将第一开关Sp176(1)(非i)置于解耦模式。通过将未选择电阻器节点对Nr(1)(非i)置于解耦模式，未选择电阻器节点对Nr(1)(非i)的相应的电阻将等于或实质上等于初级电阻Rp56(1)。解耦模式是闭合第一开关Sp176(1)(非i)时的情况。通过闭合未选择电阻器节点对Nr(1)(非i)的第一开关Sp176(1)(非i)，产生绕过相应的第一部分电阻Rfrac158(1)(非i)的短路。通过绕过相应的第一部分电阻Rfrac158(1)(非i)，将第一调节电路54(1)(非i)调节为实质上等于初级电阻Rp56(1)。当各个未选择电阻器节点对Nr(1)(非i)置于解耦模式时，由于第一部分电阻Rfrac158(1)(非i)被从初级电阻器串40(1)中去除，所以第二互连关系72和第三互连关系74得到满足。
例如，继续参考图4，作为非限制性实例，MSB码48(1)具有等于十进制四410的位值“1002”的三(3)位。在归一化电阻单元Ru中，初级电阻Rp等于4Ru，部分电阻Rfrac58(1)(4)等于.5Ru，并且次级串联电阻Rsd70(1)等于36Ru。用这些设计选择，在本实例中满足图3中的第一、第二和第三互连关系68、72、74中的所有三个。基于方程式1/(1/(Rp+Rfrac)+(1/Rsd))＝Rp具有在并联电阻方程式1/(1/(4Ru+.5Ru)+(1/36Ru))＝4Ru＝1Rp中提供的上述示例性值，第一互连关系68，Rp＝Rsd||(Rp+Rfrac)得到满足。此外，由于未选择电阻器节点对Nr(1)(非i)经配置以闭合与未选择电阻器节点对Nr(1)(非i)相关联的第一部分电阻开关Sp176(1)(非i)，所以同时满足图3中的第二互连关系72和第三互连关系74。因为在电压轨节点Vtop44(1)与所选电阻器节点对Nr(1)(i)49(1)之间的总电阻等于(N-i-1)*Rp+Rbulk272，其中Rbulk2等于零(0)，所以满足第二互连关系72，(N-i-1)*Rp+Rbulk2。在此实例中，N等于MSB码48(1)的最大值(例如，如果MSB码48(1)具有三(3)位，那么N等于八(8))。同样在此实例中，所选电阻器节点对Nr(1)(i)49(1)由“i”确定，此处“i”等于二进制数“1002”或“410”，初级电阻Rp56(1)(4)＝4Ru并且Rbulk2＝零(0)。基于来自图3的第二互连关系72(N-i-1)*Rp+Rbulk2，电压轨节点Vtop44(1)与所选电阻器节点对Nr(1)(4)49(1)之间的电阻等于(8-4-1)*4Ru+0。在此实例中的第二互连关系72进一步化简为3*4Ru+0或12Ru。由于初级电阻Rp56(1)等于4Ru，所以满足第二互连关系72，关系，(N-i-1)*Rp+Rbulk272。在电压轨节点Vtop44(1)与所选电阻器节点对Nr(1)(4)49(1)之间设置三(3)个初级电阻Rp56(1)。
继续参考图4，第三互连关系74，i*Rp+Rbulk174，还可以通过使用相同的实例来满足，其中Rbulk1等于零(0)。方程式化简为4*(Rp)+0或4Rp＝16Ru。在图4中的实例中，第一部分电阻开关Sp176(1)(非i)均闭合。对于位于接地轨节点Vbot46(1)与所选电阻器节点对Nr(1)(4)49(1)之间的四(4)个未选择电阻器节点对Nr(1)(0)-Nr(1)(3)49(1)中的每个，这将使相应的部分电阻Rfrac58(1)短路。接地轨节点Vbot46(1)与所选电阻器节点对Nr(1)(4)49(1)之间的总电阻是4Rp＝16Ru。
如上所述，图4示出双串式DAC28(1)的示例性实施例，其符合图3中的三个(第一、第二、第三)互连关系68、72、74中的每个互连关系。然而，许多示例性实施例可以在许多可能的配置中使用这些(第一、第二、第三)互连关系68、72、74。这些示例性实施例可以基于使用或应用需求减少双串式DAC中的电阻的数量。因为如果部件必须嵌入装置中且有时在操作过程中不使用所述部件，那么宝贵的空间会被浪费，所以同样重要的是最小化未使用的部件。此外，如上所述，本文某些实施例的一个设计目标是尽可能去除可消耗装置面积的大部分并且甚至使性能变慢的隔离电路。
为了补充上文参考图2的双串式DAC28的讨论，提供图5。图5是用于说明双串式DAC28的操作的示例性过程。首先，初级分压器30基于DAC输入码15对具有总电阻的初级电阻器串40两端的DAC输入电压(Vdac_in)分压成多个粗略的初级分电压(方框78)。如上所述，初级电阻器串40包括多个可供选择的电阻器节点对Nr(i)49，电阻器节点对Nr(i)49经配置以对施加在初级电阻器串40两端的DAC输入电压(Vdac_in)分压成多个粗略的初级分电压。初级开关单元42接收DAC输入码15的MSB码48(方框80)，MSB码48被解码然后转换以从多个电阻器节点对Nr(i)49当中选择电阻器节点对Nr(i)49(方框81)。初级开关单元42经配置以在多个电阻器节点电路当中选择电阻器节点电路47，所述电阻器节点电路包括所选的电阻器节点对Nr(i)49。
在此方面，图6示出双串式DAC28(2)的另一示例性实施例。此示例性实施例减少耦合在初级电阻器串40(2)中的电阻的总数，并且去除上文图4中所述的第一开关Sp176(1)。双串式DAC28(2)包括初级开关单元42(2)，初级开关单元42(2)经配置以在多个电阻器节点电路当中选择电阻器节点电路47(2)，所述电阻器节点电路包括具有等于Rp(2)+Rfrac(2)的电阻的所选电阻器节点对Nr(2)(i)49(2)。做出选择，其中Rp(2)和Rfrac(2)电阻值是具有由第一互连关系式68Rp(2)＝Rsd(2)||(Rp(2)+Rfrac(2))确定的Rp和Rfrac的设计选择。初级开关单元42(2)经配置以组合多个相邻电阻，使得相邻电阻的组合由三个互连关系式确定。
继续参考图6，初级电阻器串40(2)包括至少一个第一调节电路54(2)(0)到54(2)(N-1)。第一调节电路54(2)(N-1)被紧邻耦合到电压轨节点Vtop44(2)且由两个电阻、初级电阻Rp56(2)(N-1)以及第一部分电阻Rfrac158(2)(N-1)组成。另一第一调节电路54(2)(0)被紧邻耦合到接地轨节点Vbot46(2)且由两个电阻、初级电阻Rp56(2)(0)以及第一部分电阻Rfrac158(2)(0)组成。在此实例中，多个第一调节电路54(2)(0)到54(2)(N-1)中的每一个与紧邻的第一调节电路54(2)(1)和54(2)(N-2)分享至少一个第一部分电阻Rfrac158(2)(1)到58(2)(N-1)。然而，多个第一调节电路54(2)(1)到54(2)(N-2)中的每一个使用替代配置，其仍然符合第一互连关系式68，Rp＝Rsd||(Rp+Rfrac)68。
在此方面，在图6中，在多个第一调节电路54(2)(1)到54(2)(N-2)的每一个中，部分电阻和初级电阻的组合将用于构造所需的总电阻。第一调节电路54(2)(1)到54(2)(N-2)包括多个初级电阻Rp56(2)(1)到56(2)(N-2)，基于第一互连关系式68等于初级电阻Rp的设计选择值减去部分电阻Rfrac。初级开关单元42(2)经配置以包含至少一个第一部分电阻Rfrac158(2)(1)到58(2)(N-1)的相邻组合，以产生第一调节电路54(2)(i)中的初级电阻Rp56(2)+部分电阻Rfrac58(2)的总电阻。多个初级电阻Rp56(2)(1)到56(2)(N-2)的电阻值将被调节为电阻值实质上等于从多个初级电阻Rp56(2)(1)到56(2)(N-2)中去除的部分电阻Rfrac58(2)的电阻值。对电阻值的调节是必要的，这是因为初级开关单元42(2)会将两个紧邻的第一部分电阻Rfrac58(2)包含到所选电阻器节点对Nr(2)(1)-Nr(2)(N-2)49中。在此配置中，初级电阻Rp56(2)(1)到56(2)(N-2)的值通过缩小它们的等效电阻单元已被减小了，第一部分电阻Rfrac58(2)被重复使用是可能的，且附加的第一部分电阻被去除，节省由电路设计消耗的物理空间。
例如，继续参考图6，MSB码48(2)具有3位，因此N＝23或八(8)并且i等于1002的二进制值。1002的二进制值的十进制等效值为四(410)。在归一化的电阻器单元Ru中，Rp＝4Ru、Rfrac＝.5Ru以及Rsd＝36Ru。基于用上述1/(1/(4Ru+.5Ru))+1/36Ru))＝4Ru＝Rp的值求解第一互连关系68，第一互连关系68，Rp＝Rsd||(Rp+Rfrac)将得到满足。如果电压轨节点Vtop44(2)与所选电阻器节点对Nr(2)(4)49之间的总电阻等于(N-i-1)*Rp+Rbulk2，其中Rbulk2可以等于零，则满足第二互连关系72，(N-i-1)*Rp+Rbulk2。在此实例中，i＝四(4)，初级电阻Rp56(2)(4)＝3.5Ru以及Rbulk2＝零(0)。基于第二互连关系72，(N-i-1)*Rp+Rbulk2，电压轨节点Vtop44(2)与所选电阻器节点对之间的电阻必须等于(8-4-1)*4Ru+0。这化简为3*4Ru+0，且进一步地化简为12Ru或3Rp。电压轨节点Vtop44(2)与所选电阻器节点对Nr(2)(4)49(2)之间的电阻合计如下：Rp56(2)(5)+Rp56(2)(6)+Rp56(2)(7)+Rfrac58(2)(6)+Rfrac58(2)(7)。用插入到公式中的电阻值化简为3.5Ru+3.5Ru+4Ru+.5Ru+.5Ru，其等于12Ru，这样满足第二互连关系72。第三互连关系74，i*Rp+Rbulk1，其中Rbulk1可等于零(0)，化简为4*(Rp)+0或4Rp。对在接地轨节点Vbot46(2)与所选电阻器节点对Nr(2)(4)49(2)之间的电阻进行计数，存在4Ru+3*3.5Ru+3*.5Ru或16Ru或4Rp。
在第二实例中且继续参考图6，第一调节电路54(2)(0)和54(2)(N-1)配置为不同于之前的第一调节电路54(2)(1)和54(2)(N-2)，然而，所有第一调节电路产生相同的结果。在所有其他参数相同的情况下，除了MSB码48(2)现在将等于0002以外，将继续满足互连关系68、72、74。所选电阻器节点对Nr(2)(0)49(2)包括初级电阻Rp56(2)(0)+第一部分电阻Rfrac58(2)(1)，其等于4.5Ru。基于如上所述的并联电阻方程式，并联耦合到36Ru的4.5Ru的电阻值等于4Ru。满足第二互连关系72并化简为6*3.5Ru+4Ru+6*.5Ru，进一步在数学上化简为28Ru。28Ru是电压轨节点Vtop44(2)与上部所选电阻器节点Nr(2)(0)H50(2)之间的七(7)个可供选择的电阻器节点对Nr(2)(i)49(2)的等效。第三互连关系74，i*Rp+Rbulk1，其中Rbulk1等于零(0)，化简为接地轨节点Vbot46(2)与较低的所选电阻器节点Nr(2)(0)L52(2)之间的0*(Rp)+0＝0Ru。由于所选电阻器节点对Nr(2)(0)49(2)被耦合到接地轨节点Vbot46(2)，所以满足第三互连关系74。图4和6描述一示例性实施例，其包括对于i的每个独特值，用不同的初级电阻56选择不同的电阻器节点对49。也可以通过配置保持恒定的初级电阻Rp56和部分电阻Rfrac58来去除初级分压器30中的开关。通过这种方式代替选择不同的电阻器节点对49，配置调节电路以重新配置初级电阻的耦合可能是有利的。为了在次级分压器32(2)两端保持所选电阻器节点对Nr(2)(i)49(2)两端的理想电压，重新配置电压轨节点Vtop44(2)与所选电阻器节点对Nr(2)(i)49(2)之间的耦合，以及接地轨节点Vbot46(2)与所选电阻器节点对Nr(2)(i)49(2)之间的耦合可能是有利的，下面将论述。
在此方面，图7示出初级电阻器串40(3)的示例性实施例，初级电阻器串40(3)包括初级电阻Rp56(3)和至少一个第一部分电阻Rfrac58(3)。初级开关单元42(3)经配置以在多个电阻器节点电路47当中选择电阻器节点电路47(3)，所述电阻器节点电路47(3)包括所选的电阻器节点对Nr(3)(i)49(3)。第一部分电阻Rfrac58(3)也可以称作“分享的部分电阻”。图7中的初级电阻器串40(3)被设计成基于图3中的第一、第二和第三互连关系式68、72、74操作，且包含在图4和6中的双串式DAC28的操作中。然而，初级电阻器串40(3)是可替代配置，其包括多个调节初级电阻Rp_adj(3)(0)到Rp_adj(3)(N-2)。图7中的实施例在MSB码48(3)每次递增时，将多个调节初级电阻Rp_adj(3)(0)到Rp_adj(3)(N-2)从电压轨节点Vtop44(3)与较高的所选电阻器节点Nr(3)(i)H50(3)之间重新经配置到接地轨节点Vbot46(3)与较低的所选电阻器节点Nr(3)(i)L52(3)之间。以这种方式，所选的电阻器节点对Nr(3)(i)49(3)的电压将以粗略的初级分电压的相应数量递增。初级电阻Rp56(3)串联耦合到第一部分电阻Rfrac58(3)。初级电阻Rp56(3)和第一部分电阻Rfrac58(3)的串联耦合进一步并联耦合到次级电阻器串60(3)。并联耦合将满足第一互连关系式68，Rp＝Rsd||(Rp+Rfrac)。第二互连关系式72(N-i-1)*Rp+Rbulk2限定电压轨节点Vtop44(3)与较高的所选电阻器节点Nr(3)(i)H50(3)之间的电阻。第三互连关系式74，i*Rp+Rbulk1限定接地轨节点Vbot46(3)与较低的所选电阻器节点Nr(3)(i)L52(3)之间的电阻。
继续参考图7，MSB码48(3)的解码输出将控制多个初级电阻器串开关U(3)(0)到U(3)(3*N-1)。多个电阻器串开关U(3)(0)到U(3)(N-1)中的前N个耦合在多个调节初级电阻Rp_adj(3)(0)到Rp_adj(3)(N-2)之间。其余的多个初级电阻器串开关U(3)(N)到U(3)(3*N-1)耦合在多个调节初级电阻Rp_adj(3)(0)到Rp_adj(3)(N-2)与初级电阻Rp56(3)和至少一个第一部分电阻Rfrac58(3)分享的串联耦合之间。基于MSB码48(3)的解码输出，其余的多个初级电阻器串开关U(3)(N)到U(3)(3*N-1)将选择性地在初级电阻器串40(3)内耦合分享的串联耦合的初级电阻Rp56(3)和第一部分电阻Rfrac58(3)。如下所述，基于MSB码48(3)的选择性耦合将根据第二互连关系式72和第三互连关系式74配置。
继续参考图7，图8A示出操作的实例，其中MSB码48(3)具有最大值N＝22＝四(4)的两个(2)位并且此实例具有的MSB码48(3)值等于002或用十进制转换，i＝零(010)。在归一化的电阻单元Ru中：Rp＝4Ru，Rfrac＝.5Ru，Rp_adj(3)(0)到Rp_adj(3)(N-2)＝Rp以及Rsd＝36Ru。第一互连关系式68，Rp＝Rsd||(Rp+Rfrac)解得1/(1/(4Ru+.5Ru)+(1/36Ru))＝4Ru＝Rp。第二互连关系式72，(N-i-1)*Rp+Rbulk2，其中Rbulk2等于零(0)，解得(4-0-1)*Rp+0或3Rp。当i＝零(0)时，初级电阻器串开关U(3)(0)U(3)(1)U(3)(2)U(3)(10)U(3)(11)闭合。这些初级电阻器串开关闭合插入串联在电压轨节点Vtop44(3)与较高的所选电阻器节点Nr(3)(0)H50(3)之间的三个(3)调节初级电阻Rp_adj(3)(0)到Rp_adj(3)(N-2)。调节初级电阻Rp_adj(3)(0)到Rp_adj(3)(N-2)的插入使得第二互连关系式72得到满足。第三互连关系式74，i*Rp+Rbulk1，其中Rbulk1等于零(0)，化简为0*Rp+0或0Rp。这将较低的所选电阻器节点Nr(3)(0)L52(3)耦合到接地轨节点Vbot46(3)，且电阻等于0Rp，因而第三互连关系式74得到满足。
继续参考图7，图8B示出操作的另外实例，其中MSB码48(3)具有最大值N＝22＝四(4)的2位并且此实例具有的MSB码48(3)值等于102或用十进制转换，i等于二(210)。在归一化电阻单元Ru中：Rp等于4Ru；Rfrac＝.5Ru；Rp_adj(3)(0)到Rp_adj(3)(N-2)＝Rp；以及Rsd＝36Ru。第一互连关系68，Rp＝Rsd||(Rp+Rfrac)，解得1/(1/(4Ru+.5Ru))+1/36Ru))＝4Ru＝Rp。第二互连关系72，(N-i-1)*Rp+Rbulk2，其中Rbulk2等于零(0)解得(4-2-1)*Rp+0或1Rp。当i＝2时，初级电阻器串开关U(3)(0)U(3)(2)U(3)(3)U(3)(6)U(3)(7)闭合。这在电压轨节点Vtop44(3)与较高的所选电阻器节点Nr(3)(0)H50(3)之间放置一个(1)Rp_adj(3)(2)或1Rp，因而第二互连关系72得到满足。第三互连关系74，i*Rp+Rbulk1，其中Rbulk1等于零(0)。求解第三互连关系74等于2*Rp+0或2Rp。这在接地轨节点Vbot46(3)与较低的所选电阻器节点Nr(3)(2)L52(3)之间插入2Rp，因而第三互连关系74得到满足。
图5-8是使用调节电路的示例性实施例，调节电路嵌入初级电阻器串40，更具体地说，嵌入所选的电阻器节点对Nr(i)49。然而，进一步的实施例可以在电压轨节点Vtop44与初级电阻器串40之间，或在接地轨节点Vbot46与初级电阻器串40之间，或在这两处，引入至少一个附加调节电路。在此方面，图9是双串式DAC28(4)的一般性方法，其具有包括至少一个附加调节电路的配置。在此实例中，存在耦合到次级分压器32(4)的初级分压器30(4)。初级分压器30(4)包括初级电阻器串40(4)，初级开关单元42(4)并可以包含第二调节电路82(4)和/或第三调节电路83(4)。初级开关单元42(4)经配置以在多个电阻器节点电路47当中选择电阻器节点电路47(4)，电阻器节点电路47(4)包括所选的电阻器节点对Nr(i)49(4)。第二调节电路82(4)耦合在电压轨节点Vtop44(4)与初级电阻器串40(4)之间。第三调节电路83(4)耦合在接地轨节点Vbot46(4)与初级电阻器串40(4)之间。解码的MSB码48(4)将确定初级开关单元42(4)的设定，以及第二调节电路82(4)和第三调节电路83(4)中的必要调节。解码的LSB码66(4)将确定次级开关单元64(又称为“次级分压器开关64”)的设定。
在此方面，图10是具有三个调节电路的双串式DAC28(5)的示例性实施例的示意图。图10的双串式DAC28(5)包括初级分压器30(5)和次级分压器32(5)。初级分压器30(5)包括至少一个第一调节电路54(5)(1)到54(5)(N-2)、第二调节电路82(5)、第三调节电路83(5)和初级开关单元42(5)。初级开关单元42(5)经配置以在多个电阻器节点电路47当中选择电阻器节点电路47(5)，电阻器节点电路47(5)包括所选的电阻器节点对Nr(5)(i)49(5)。多个第一调节电路54(5)(1)到54(5)(N-2)包括初级电阻Rp56(5)(1)到56(5)(N-2)以及至少一个第一部分电阻Rfrac58(5)(1)到58(5)(N-2)。多个第一调节电路54(5)(1)到54(5)(N-2)中的每一个与上述图5-9中所讨论的包括总电阻(Rp56(5)+Rfrac58(5))的第一调节电路54(1)到54(4)类似地配置，以符合第一互连关系68，Rp＝Rsd||(Rp+Rfrac)。
在此方面，第二调节电路82(5)耦合在电压轨节点Vtop44(5)与较低的所选电阻器节点Nr(5)(N-1)L52(5)之间。第二调节电路82(5)由并联耦合到多个第二开关86(5)(1)到86(5)(N-1)的多个第二部分电阻Rfrac84(5)(1)到84(5)(N-1)组成。第二调节电路82(5)经配置以添加多个第二部分电阻Rfrac84(5)(1)到84(5)(N-1)中的附加的一个第二部分电阻，使得MSB码48(5)的每次增加从零(0)增加至N-1。通过初始时闭合多个第二开关86(5)(1)到86(5)(N-1)并且当MSB码48(5)从0增加到N-1时，递增地断开多个第二开关86(5)(1)到86(5)(N-1)，由此第二调节电路82(5)实现上述配置。以这种方式，第二调节电路82(5)将对于每一个依次所选的电阻器节点对Nr(5)(0)到Nr(5)(N-1)49(5)，补偿从电压轨节点Vtop44(5)与较高的所选电阻器节点Nr(5)H50(5)之间去除的多个第一部分电阻Rfrac58(5)(1)到58(5)(N-2)(i)中的任何第一部分电阻。通过补偿第一部分电阻Rfrac58(5)变化，从电压轨节点Vtop44(5)到接地轨节点Vbot46(5)的初级电阻器串40(5)的总电阻将保持实质上恒定。实质上恒定的总电阻防止在依次选择所选的电阻器节点对Nr(5)(0)到Nr(5)(N-1)49(5)时出现的非线性。
继续参考图10，第三调节电路85(3)耦合在接地轨节点Vbot46(5)与较高的所选电阻器节点Nr(5)(0)H50(5)之间。当MSB码48(5)递增地从零(0)增加至N-1时，第三调节电路83(5)补偿被递增地添加在第二调节电路82(5)中的附加的第二部分电阻Rfrac84(5)。第三调节电路83(5)通过递增地去除多个第三部分电阻Rfrac88(5)(1)到88(5)(N-1)中的一个来进行补偿。第三调节电路83(5)通过当MSB码48(5)为零(0)时初始地断开多个第三开关90(5)(1)到90(5)(N-1)进行补偿。这将包括第三调节电路83(5)的多个第三部分电阻Rfrac88(5)(1)到88(5)(N-1)添加在所选的电阻器节点对Nr(5)(0)49(5)与接地轨节点Vbot46(5)之间。当MSB码48(5)从从零(0)增加至N-1时，递增地闭合多个第三开关90(5)(1)到90(5)(N-1)。第三开关90(5)(1)到90(5)(N-1)的增量闭合将补偿被添加到所选电阻器节点对Nr(5)(i)49(5)与接地轨节点Vbot46(5)之间的任何附加的第一部分电阻Rfrac58(5)(1)到58(5)(N-2)。当MSB码48(5)从N-1递减至零(0)时，初级分压器30(5)进一步经配置以反转此过程。第二调节电路82(5)通过递增地闭合多个第二开关86(5)(1)到86(5)(N-1)中的相应一个第二开关来去除多个第二部分电阻Rfrac84(5)中的一个第二部分电阻。同时，第三调节电路83(5)通过递增地断开多个第三开关90(5)(1)到90(5)(N-1)的相应一个将递增地添加多个第三部分电阻Rfrac88(5)(1)到88(5)(N-1)中的一个。
在图10的示例性实施例中，MSB码48(5)具有三(3)位、N＝23＝八(8)、Rp＝4Ru、Rfrac＝.5Ru以及Rsd＝36Ru。当MSB码48(5)＝i＝零(0)时，初级开关单元42(5)选择包括第三调节电路83(5)的所选电阻器节点对Nr(5)(0)49(5)。在此实例中，所选电阻器节点对Nr(5)(0)49(5)的电阻将是4.5Ru，其满足第一互连关系68，Rp＝Rsd||(Rp+Rfrac)，通过简化为(4Ru+.5Ru)||36Ru＝4Ru。如上所述，第二调节电路82(5)将对于MSB码48(5)中每一递增增量，将多个第二部分电阻Rfrac84(5)(1)到84(5)(N-1)的一个添加到初级电阻器串40(5)中。初始时，第二调节电路82(5)开始于在i＝零(0)时闭合多个第二开关86(5)(1)到86(5)(N-1)。通过递增地断开多个第二开关86(5)(1)到86(5)(N-1)中的一个，多个第二部分电阻Rfrac84(5)(1)到84(5)(N-1)的一个被递增地添加到初级电阻器串40(5)。第二互连关系72，(N-i-1)*Rp+Rbulk2，其中Rbulk2等于零(0)，解得在电压轨节点Vtop44(5)与较高的所选电阻器节点Nr(5)(0)H50(5)之间为(8-0-1)*(4Ru)+0＝28Ru。这将导致在电压轨节点Vtop44(5)与较高的所选电阻器节点Nr(5)(0)H50(5)之间为28Ru，因而第二互连关系72得到满足。第三互连关系74，i*Rp+Rbulk1，其中Rbulk1等于零(0)，解得在接地轨节点Vbot46(5)与较低的所选电阻器节点Nr(5)(0)L52(5)之间为0*4Ru+0＝0Ru。因为较低的所选电阻器节点Nr(5)(0)L52(5)耦合接地，所以在接地轨节点Vbot46(5)与较低的所选电阻器节点Nr(5)(0)L52(5)之间存在0Ru，因此满足第三互连关系74。
继续参考图10，MSB码48(5)从零(0)增加到1(1)，然后i＝1(1)且所选的电阻器节点对Nr(5)(1)49(5)包括多个第一调节电路54(5)(1)中的一个。在本实例中，所选的电阻器节点对Nr(5)(1)49(5)通过化简为(4Ru+.5Ru)||36Ru＝4Ru将具有满足第一互连关系68，Rp＝Rsd||(Rp+Rfrac)的4.5Ru的电阻。第二调节电路82(5)经配置以将多个第二部分电阻Rfrac84(5)(1)中的一个递增地添加到初级电阻器串40(5)。这样的目的是补偿随着MSB码48(5)的每个连续增量从初级电阻器串40(5)中去除的第一部分电阻58。多个第二电阻分量Rfrac84(5)(1)中的一个递增地添加到初级电阻器串40(5)，位于电压轨节点Vtop44(5)与较高的所选电阻节点Nr(5)(1)H50(5)之间。递增添加是在MSB码48(5)中的增加和断开多个第二开关86(5)(1)中的相应一个的结果。第二互连关系72，(N-i-1)*Rp+Rbulk2，解得(8-1-1)*4Ru+0＝24Ru。在电压轨节点Vtop44(5)与较高的所选电阻器节点Nr(5)(1)H50(5)之间的电阻为24Ru。随着MSB码48(5)的递增增加，第三调节电路83(5)还经配置以通过闭合多个第三开关90(5)(1)中的一个来从初级电阻器串40(5)中递增地去除多个第三部分电阻Rfrac88(5)(1)中的一个。这导致第三互连关系74，i*Rp+Rbulk1求解得到接地轨节点Vbot46(5)与较低的所选电阻器节点Nr(5)(1)L52(5)之间为1*4Ru+0＝4Ru。在接地轨节点Vbot46(5)与较低的所选电阻器节点Nr(5)(1)L52(5)之间的总电阻是4Ru。此示例性实施例引入使用第一、第二和第三调节电路54、82、83的组合来调节电阻，使得初级分压器30(5)通过每个连续电阻器节点对Nr(5)(i)49(5)保持线性传递函数的技术。结合示例性实施例以产生混合实施例也是可能的。所述混合可使用第一调节电路54、第二调节电路82以及第三调节电路83的组合，其中部分电阻Rfrac58通过相邻所选电阻器节点对49分享，由此进一步减少开关和电阻的数量。
在此方面，图11是图6和10中示例性实施例的混合。图11的示例性实施例使用第一、第二和第三调节电路54、82、83以保持如上在图10中所述的第一、第二、第三互连关系68、72、74。初级开关单元42(6)经配置以在多个电阻器节点电路47当中选择电阻器节点电路47(6)，电阻器节点电路47(6)包括所选的电阻器节点对Nr(6)(i)49(6)。此外，初级开关单元42(6)经配置以使得由电阻器节点对Nr(6)(i)49(6)限定的邻近和重叠的电阻器节点对49能够组合并分享如图6所述的电阻。作为重叠技术的结果，本实施例也能够减少第二调节电路82(6)中的第二部分电阻Rfrac84(6)和第二开关86(6)中的数量。也可以减少第三调节电路83(6)中的第三部分电阻Rfrac88(6)和第三开关90(6)的数量。
图11的示例性实施例包括初级电阻器串40(6)和初级开关单元42(6)。初级开关单元42(6)经配置以使得初级开关单元42(6)基于解码的MSB码48(6)选择所选的电阻器节点对Nr(6)(0)到Nr(6)(N-1)49(6)。所选的电阻器节点对Nr(6)(0)到Nr(6)(N-1)49(6)的电阻等于设计选择值初级电阻Rp(6)+部分电阻Rfrac(6)。此示例性实施例可以使用来自邻近调节电路的电阻，从而创建总的所选电阻器节点对电阻为Rp(6)+Rfrac(6)。其中，Rp(6)和Rfrac(6)电阻值是设计选择，使得Rp(6)＝Rsd(6)||(Rp(6)+Rfrac(6))。初级开关单元42(6)还经配置以结合多个相邻电阻，使得相邻电阻的组合符合第一、第二和第三互连关系68，72，74。初级电阻器串40(6)包括至少一个第一调节电路54(6)(1)到54(6)(N-2)、第二调节电阻82(6)以及第三调节电阻83(6)。第二调节电路82(6)耦合在电压轨节点Vtop44(6)与较低的所选电阻器节点Nr(6)(N-1)L52(6)之间。第二调节电路82(6)由多个第二部分电阻Rfrac84(6)(1)到84(6)(X)、多个第二开关86(6)(1)到86(6)(X)以及第二调节电阻92(6)组成。其中，X是取决于在初级分压器30(6)和次级分压器32(6)中的电阻值组合的设计选择，并且取决于可供选择的电阻器节点对Nr(6)(0)-Nr(6)(N-1)49(6)的数量。第三调节电路83(6)耦合到接地轨节点Vbot46(6)与较高的所选电阻器节点Nr(6)(0)H50(6)。第三调节电路83(6)由多个第三部分电阻Rfrac88(6)(1)到88(6)(Y)、多个第三开关90(6)(1)到90(6)(Y)以及第三调节电阻94(6)组成。其中，Y是取决于在初级分压器30(6)和次级分压器32(6)中的电阻值组合的设计选择，并且取决于可供选择的电阻器节点对Nr(6)(0)-Nr(6)(N-1)49(6)的数量。初级开关单元42(6)经配置以为了Rp+Rfrac的总电阻而包含相邻第一部分电阻Rfrac58的组合，使得每个第一调节电路54(6)(1)到54(6)(N-2)中均满足第一互连关系68，Rp＝Rsd||(Rp+Rfrac)。第二调节电路82(6)经配置以递增地添加或去除第二部分电阻Rfrac84(6)，其将符合第二互连关系72，(N-i-1)*Rp+Rbulk2，其中Rbulk2可以是零(0)。第三调节电路83(6)经配置以递增地去除或添加第三部分电阻Rfrac88(6)，其将符合第三互连关系74，i*Rp+Rbulk1，其中Rbulk1可以是零(0)。在这种配置下，由于在连续所选电阻器节点对Nr(6)49(6)中重新使用电阻单元，所以整个初级电阻器串(46)的电阻大小可减小到前述实施例的初级电阻Rp56的一部分。
在图11所示的示例性实施例中，MSB码48(6)具有三(3)位、N＝23＝八(8)、Rp＝4Ru、Rfrac＝.5Ru以及Rsd＝36Ru、Rbulk1＝Rbulk2＝0，当MSB码48(6)＝i＝零(010)，所选的电阻器节点对将是Nr(6)(0)49(6)，其包括第三调节电路83(6)。在此实例中，包括多个第三开关90(6)(0)到90(6)(Y)的第三调节电路83(6)均断开，从而将多个第三部分电阻Rfrac88(6)(0)到88(6)(Y)添加到所选电阻器节点对Nr(6)(0)49(6)中。所选电阻器节点对Nr(6)(0)49(6)中的电阻将具有4.5Ru的总电阻，其满足所述第一互连关系68，Rp＝Rsd||(Rp+Rfrac)或(4Ru+.5Ru)||36Ru＝4Ru。第二调节电路82(6)经配置以闭合多个第二开关86(6)(0)中的一个，由此从初级电阻器串40(6)中去除多个第二部分电阻Rfrac84(6)(0)到84(6)(X)。耦合在电压轨节点Vtop44(6)与较高的所选电阻器节点Nr(6)(0)H50(6)之间的多个电阻单元Ru是28Ru。第二互连关系72，(N-i-1)*Rp+Rbulk2，解得(8-0-1)*4Ru+0＝28Ru。电阻28Ru是电压轨节点Vtop44(6)与较高的所选电阻器节点Nr(6)(0)H50(6)之间的正确的电阻。第三调节电路83(6)经配置以断开多个第三开关90(6)(0)到90(6)(Y)，由此将多个第三部分电阻Rfrac88(6)(0)到88(6)(Y)添加到初级电阻器串40(6)。由于较低的所选电阻器节点Nr(6)(0)L52(6)耦合到接地轨节点Vbot46(6)，所以在接地轨节点Vbot46(6)与较低的所选电阻器节点Nr(6)(0)L52(6)之间耦合的电阻单元Ru的数量是0Ru。第三互连关系74，i*Rp+Rbulk1解得(8-0-1)*4Ru+0＝0Ru，在第一实例中，0Ru是接地轨节点Vbot46(6)与较低的所选电阻器节点Nr(6)(0)L52(6)之间的电阻。
继续参考图11，提供将MSB码48(6)设定为0112(其将十进制转换为i＝3(310))的第二实例。所有其他设定保持恒定将导致初级开关单元42(6)选择所选电阻器节点对Nr(6)(3)49(6)。所选电阻器节点对Nr(6)(3)49(6)的电阻是2Ru+2.5Ru或4.5Ru。第一互连关系68保持不变，并且36Ru||(4Ru+.5Ru)＝4Ru。第二互连关系72解得(8-3-1)*4Ru+0＝16Ru。第二调节电路82(6)经配置以断开多个第二开关86(6)。断开多个第二开关86(6)将1.5Ru添加到初级电阻器串40(6)，得到电压轨节点Vtop44(6)与较高的所选电阻器节点Nr(6)(3)H50(6)之间的总电阻为16Ru。第三互连关系74解得3*4Ru+0＝12Ru。第三调节电路83(6)经配置以闭合多个第三开关90(6)(3)中的一个。闭合多个第三开关90(6)(3)中的一个从初级电阻器串40(6)去除1.5Ru，得到接地轨节点Vbot46(6)与较低的所选电阻器节点Nr(6)(3)L52(6)之间总电阻为12Ru。此混合实施例利用相邻电阻并且以这种方式也可减少第二调节电路82和第三调节电路83中的开关和电阻的数量。
在此方面，图12是示例性实施例，其通过允许多个第一调节电路54(7)中的若干个第一调节电路对于多个独特的MSB码48(7)完全相同，来允许至少一个第一调节电路54(7)(0)到54(7)(N-1)以进一步减少开关和电阻的数量。也就是说，此实施例具有对多个独特的MSB码48(7)(未示出)是相同的可供选择的电阻器节点对Nr(6)(i)49(6)。这具有通过将构成初级电阻器串40(7)所需的电阻单元和开关数量减少接近一半的优点。在此示例性实施例中，初级分压器30(7)包括初级电阻器串40(7)、初级开关单元42(7)、至少一个第一调节电路54(7)(0)到54(7)(N-1)、第二调节电路82(7)和第三调节电路83(7)。第二调节电路82(7)耦合在电压导轨节点Vtop44(7)与初级电阻器串40(7)之间。第三调节电路83(7)耦合在接地轨节点Vbot46(7)与初级电阻器串40(7)之间。耦合到初级电阻器串40(7)的初级开关单元42(7)经配置以在多个电阻器节点电路47当中选择电阻器节点电路47(7)，电阻器节点电路47(7)包括所选的电阻器节点对Nr(7)(i)49(7)。
在图12中，多个第一调节电路54(7)(0)到54(7)(N-1)中的每个由等于Rp(7)+Rfrac(7)的电阻值组成。Rp(7)+Rfrac(7)的电阻值允许多个第一调节电路54(7)(0)到54(7)(N-1)中的每一个满足第一互连关系68，Rp＝Rsd||(Rp+Rfrac)。第二调节电路82(7)包括多个第二开关86(7)(0)到86(7)(X)，其经配置以基于MSB码48(7)添加或去除相应的多个第二部分电阻Rfrac84(7)(0)到84(7)(X)中的一个到初级电阻器串40(7)。添加或去除多个第二部分电阻Rfrac84(7)(0)到84(7)(X)中的一个使得第二调节电路82(7)能够满足第二互连关系72，(N-i-1)*Rp+Rbulk2，电压轨节点Vtop44(7)与较高的所选电阻器节点Nr(7)(i)H50(7)之间的电阻单元。
继续参考图12，第三调节电路83(7)包括多个第三开关90(7)(0)到90(7)(Y)，其经配置以基于MSB码48(7)在接地轨节点Vbot46(7)与较低的所选电阻器节点Nr(7)(i)L52(7)之间去除或添加多个第三部分电阻Rfrac88(7)(0)到88(7)(Y)中的相应一个。添加或去除多个第三部分电阻Rfrac88(7)(0)到88(7)(Y)中的一个使得第三调节电路83(7)能够满足第三互连关系74，接地轨节点Vtop46(7)与较低的所选电阻器节点Nr(7)(i)L52(7)之间的电阻单元为i*Rp+Rbulk1。添加或去除多个第二部分电阻Rfrac84(7)(0)到84(7)(X)中的一个以及多个第三部分电阻Rfrac88(7)(0)-88(7)(Y)中的一个补偿所选电阻器节点对Nr(7)(0)到Nr(7)(N-1)49(7)的改变。当从电压轨节点Vtop44(7)与较高的所选电阻器节点Nr(7)(i)H50(7)之间去除第一部分电阻58Rfrac的等效值时，第二调节电路82(7)有必要将另一部分电阻58Rfrac添加到初级电阻器串40(7)中。同样，当MSB码48(7)增加时，也有必要将接地轨节点Vbot46(7)与较低的所选电阻器节点Nr(7)(i)L52(7)之间的初级电阻器串40(7)中去除部分电阻58Rfrac。添加或去除部分电阻58Rfrac是因为来自先前所选的电阻器节点对49的附加的第一部分电阻58刚被添加在接地轨节点Vbot46(7)与较低的所选电阻器节点Nr(7)(i)L52(7)之间。
参考图12，示出一示例性实施例具有如下设定：MSB码48(7)具有四(4)位，其中N＝24＝16(16)、Rp＝3Ru、Rfrac＝1Ru以及Rsd＝12Ru、Rbulk1＝Rbulk2＝0。当MSB码48(7)等于00002用十进制转换为i等于零(010)时，这将导致初级开关单元42(7)选择所选的电阻器节点对Nr(7)(0)49(7)。在此实例中，所选的电阻器节点对Nr(7)(0)49(7)将包括第三调节电路83(7)，其包括多个第三开关90(7)(0)到90(7)(Y)。Y是电阻值设计选择与可供选择的电阻器节点对Nr(7)(0)到Nr(7)(N-1)49(7)的数量的结合的函数。闭合多个第三开关90(7)(1)中的一个，从而将较低的所选电阻器节点Nr(7)(0)L52(7)耦合到接地轨节点Vbot46(7)中，并断开多个第三开关90(7)(Y)中的一个。断开多个第三开关90(7)(Y)中的一个将多个第三部分电阻Rfrac88(7)(Y)中的一个添加到所选的电阻器节点对Nr(7)(0)49(7)中。所选的电阻器节点对Nr(7)(0)49(7)之间的电阻将具有4Ru的总电阻，其满足第一互连关系68，Rp＝Rsd||(Rp+Rfrac)或3Ru＝12Ru||(3Ru+1Ru)。第二调节电路82(7)经配置以闭合多个第二开关86(7)(X)中的一个并断开多个第二开关86(7)(0)到86(7)(1)中的两个(2)。以这种方式，第二调节电路82(7)从初级电阻器串40(7)中去除多个第二部分电阻Rfrac84(7)(X)中的一个，并添加多个第二部分电阻Rfrac84(7)(0)到84(7)(1)中的两个(2)到初级电阻器串40(7)中。第二互连关系72，(N-i-1)*Rp+Rbulk2，解得(16-0-1)*3Ru+0＝45Ru，其是电压轨节点Vtop44(7)与较高的所选电阻器节点Nr(7)(0)H50(7)之间的电阻。耦合在电压轨节点Vtop44(7)与较高的所选电阻器节点Nr(7)(0)H50(7)之间的电阻器单元Ru的数量是45Ru，并满足第二互连关系72。
如上所讨论的，继续参考图12，所选的电阻器节点对Nr(7)(0)49(7)包括第三调节电路83(7)，然而仍然有必要满足第三互连关系74。以这种方式，第三调节电路83(7)经配置以闭合多个第三开关90(7)(1)中的一个并断开多个第三开关90(7)(0)和90(7)(Y)中的两个(2)。此配置去除多个第三部分电阻Rfrac88(7)(0)到88(7)(1)中的两个(2)并将多个第三部分电阻Rfrac88(7)(Y)中的一个添加到初级电阻器串40(7)中。以这种方式，第三互连关系74，i*Rp+Rbulk1解得0*3Ru+0＝0Ru，其是接地轨节点Vbot46(7)与较低的所选电阻器节点Nr(7)(0)L52(7)之间的电阻。由于较低的所选电阻器节点Nr(7)(0)L52(7)耦合到接地轨节点Vbot46(7)，电阻单元Ru的数量为0，因而满足第三互连关系式74。
继续参考图12，第二实例设定MSB码48(7)＝i＝一(1)并保持所有其他设定不变，将导致初级开关单元42(7)选择所选的电阻器节点对Nr(7)(1)49(7)。所选的电阻器节点对Nr(7)(3)49(7)之间的电阻是4Ru。第一互连关系68保持与上述实例中的相同，其中MSB码48(7)等于零(0)并且通过并联方程式Rp＝Rsd||(Rp+Rfrac)或(3Ru+1Ru)||12Ru＝3Ru实现。第二互连关系72求解为(16-1-1)*3Ru+0＝42Ru。第二调节电路82(7)经配置以断开多个第二开关86(7)(0)到86(7)(X)，由此将3Ru添加到位于电压轨节点Vtop44(7)与较高的所选电阻器节点Nr(7)(1)H50(7)之间的42Ru的初级电阻器串40(7)。第三互连关系74解得1*3Ru+0＝3Ru。第三调节电路83(7)经配置以闭合多个第三开关90(7)(Y)中的一个，由此从初级电阻器串40(7)中去除3Ru而得到接地轨节点Vbot46(7)与较低的所选电阻器节点Nr(7)(1)L52(7)之间的总电阻为3Ru。此混合实施方案基于第二调节电路82(7)和第三调节电路83(7)的可替代配置可以利用MSB码48(7)独特例的相同可供选择的电阻器节点对49。
在此方面，继续参考图12，当MSB码48(7)等于二(2)时，所选电阻器节点对Nr(7)(2)49(7)保持与上述详细讨论的甚至带有不同的MSB码48(7)的所选电阻器节点对Nr(7)(1)49(7)相同。不同之处在于闭合多个第二开关86(7)(0)中的一个的第二调节电路82(7)配置，其将从初级电阻器串40(7)中去除多个第二部分电阻Rfrac84(7)(0)到84(7)(X)。去除多个第二部分电阻Rfrac84(7)(0)到84(7)(X)具有从电压轨节点Vtop44(7)与较高的所选电阻器节点Nr(7)(2)H50(7)之间去除3Ru或1Rp的效果。第三调节电路83(7)经配置以断开多个第三开关90(7)(0)到90(7)(Y)，从而将多个第三部分电阻Rfrac88(7)(0)到88(7)(Y)添加到初级电阻器串40(7)。添加多个第三部分电阻Rfrac88(7)(0)到88(7)(Y)具有将3Ru或1Rp添加到接地轨节点Vbot46(7)与较低的所选电阻器节点Nr(7)(2)L52(7)之间的效果。部分电阻Rfrac从电压轨节点Vtop44(7)与较高的所选电阻器节点Nr(7)(1)H50(7)之间重新经配置到接地轨节点Vbot46(7)与较低的所选电阻器节点Nr(7)(2)L52(7)之间。添加和去除部分电阻Rfrac具有的效果为：通过一(1)次粗略分压增加所选的电阻器节点对Nr(7)(2)49(7)，并且仍能保持与MSB码48(7)等于一(1)时相同的物理的所选电阻器节点对Nr(7)(1)49(7)。在第二调节电路82(7)和第三调节电路83(7)中使用的必需的部分电阻Rfrac的数量将取决于设计选择。作为非限制性实例，设计者可例如基于面积和功能做出电阻值的设计选择。虽然图12的示例性实施例示出多个第二部分电阻Rfrac84(7)和多个第三部分电阻Rfrac88(7)包括三(3)个电阻，但是调节电路54，82，83中的部分电阻的数量甚至可以进一步减少。
在此方面，图13使用MSB码48(8)具有五(5)位的设计选择，其中N＝25＝三十二(32)、Rp＝1Ru、Rfrac＝1Ru以及Rsd＝2Ru、Rbulk1＝Rbulk2＝0。此示例性实施例由初级电阻器串40(8)、初级开关单元42(8)、至少一个第一调节电路54(8)(0)到54(8)(N-1)、第二调节电路82(8)以及第三调节电路83(8)组成。初级开关单元42(8)经配置以在多个电阻器节点电路47当中选择电阻器节点电路47(8)，电阻器节点电路47(8)包括所选的电阻器节点对Nr(8)(i)49(8)。所选的电阻器节点对Nr(8)(i)49(8)选择是基于与图13中的所选电阻器节点对49(8)相关联的相应的MSB码48(8)进行的。针对所示码闭合开关U1和U2。第一、第二和第三互连关系68、72、74方程式保持与上述相同。在此实例中，允许初级电阻Rp＝部分电阻Rfrac＝电阻单元Ru的次级串连电阻Rsd＝2Ru基于第一互连关系68，Rp＝Rsd||(Rp+Rfrac)。作为Rp＝Rfrac＝Ru的结果，第二调节电路82(8)可以包括单个第二部分电阻Rfrac84(8)，并且第三调节电路83(8)可以包括单个第三部分电阻Rfrac88(8)。第一互连关系68，Rp＝Rsd||(Rp+Rfrac)解得(1Ru+1Ru)||2Ru＝1Ru。在所选的电阻器节点对Nr(8)(0)49(8)中的第一调节电路54(8)(0)包括2Ru或(Rp+Rfrac)。
继续参考图13，当MSB码48(8)等于零(0)时，第二调节电路82(8)断开单个第二开关86(8)，从而在电压轨节点Vtop44(8)与较高的所选电阻器节点Nr(8)(0)H50(8)之间添加单个第二部分电阻Rfrac84(8)。添加第二部分电阻Rfrac84(8)在电压轨节点Vtop44(8)与较高的所选电阻器节点Nr(8)(0)H50(8)之间产生31Ru的总电阻。第二互连关系72，(N-i-1)*Rp+Rbulk2解得为(32-0-1)*1Ru+0＝31Ru。第三互连关系74，i*R＝Rp+Rbulk1解得为0*1Ru+0＝0Ru。由于较低的所选电阻器节点Nr(8)(0)L52(8)被耦合到接地轨节点Vbot46(8)，所以在它们之间的电阻等于0Ru。
将图13的MSB码48(8)增加一(1)，因此MSB码48(8)＝i＝1，用于所选电阻器节点对Nr(8)(1)49(8)的第一调节电路54(8)(1)将与先前所选的电阻器节点对Nr(8)(0)49(8)保持不变。然而，如图12中所更加详细论述的，通过闭合单个第二开关86(8)将第二调节电路82(8)中的单个第二部分电阻Rfrac84(8)从电压轨节点Vtop44(8)与较高的所选电阻器节点Nr(8)(0)H50(8)之间去除。第三调节电路83(8)通过断开单个第三开关90(8)在接地轨节点Vbot46(8)与较低的所选电阻器节点Nr(8)(1)L52(8)之间的第三调节电路83(8)中添加单个第三部分电阻Rfrac88(8)(0)。这具有将第二部分电阻84(8)从第二调节电路82(8)重新配置到第三调节电路83(8)的电路等效作用。以这种方式，满足第一、第二和第三互连关系68、72、74方程式，并且线性输出电压被保持在所选的电阻器节点对Nr(8)(0)到Nr(8)(N-1)49(8)上。此示例性实施例和所有前面讨论的初级分压器30是电压源驱动型。初级分压器30(1)到30(8)则在电压轨节点Vtop44(1)到44(8)与接地轨节点Vbot46(1)到46(8)之间分压。
图14示出双串式DAC28的示例性实施例，其类似于如上所述的图12和13中的实施例的方式操作。如图14中的示例性实施例所示，将根据如上所描述的第一、第二和第三互连关系68、72、74来工作。图14使用具有N＝25＝三十二(32)、Rp＝1Ru、Rfrac＝1Ru以及Rsd1＝Rsd2＝2Ru、Rbulk1＝Rbulk2＝0的五(5)位的MSB码48(9)的非限制性设计选择。此示例性实施例由初级电阻器串40(9)、初级开关单元42(9)、至少一个第一调节电路54(9)(0)到54(9)(N-1)、第二调节电路82(9)以及第三调节电路83(9)组成。初级开关单元42(9)经配置以在多个电阻器节点电路47当中选择电阻器节点电路47(9)，电阻器节点电路47(9)包括所选的电阻器节点对Nr(6)(i)49(9)。所选的电阻器节点对Nr(9)(i)49(9)是基于与所选的电阻器节点对49(9)相关联的相应的MSB码48(9)而被选择的。为所示的MSB码48(9)，闭合开关U1到U12。第一、第二和第三互连关系68、72、74方程式与上所讨论的实施例保持相同。在此实例中，次级串连电阻Rsd2＝Rsd1＝2Ru，其允许初级电阻Rp＝部分电阻Rfrac＝电阻单元Ru。初级电阻Rp＝部分电阻Rfrac＝电阻单元Ru的值基于第一互连关系68，Rp＝Rsd||(Rp+Rfrac)。第一互连关系68，Rp＝Rsd||(Rp+Rfrac)解得(1Ru+1Ru)||2Ru＝1Ru。在所选的电阻器节点对Nr(9)(0)49(9)中的第一调节电路54(9)(0)包括2Ru或(Rp+Rfrac)。
继续参考图14，当MSB码48(9)等于零(0)时，第二调节电路82(9)闭合相应的开关U1并断开第二调节电路82(9)中的其余开关。以这种方式，第二调节电路82(9)在电压轨节点Vtop44(9)与较高的所选电阻器节点Nr(9)(0)H50(9)之间添加8Ru。值得注意的是，电阻器R8是2Ru并具有2Ru的并联电阻Rsd2。在电阻器R8处的总并联电阻是1Ru。添加第二部分电阻Rfrac84(8)在电压轨节点Vtop44与较高的所选电阻器节点Nr(9)(0)H50(9)之间产生31Ru的总电阻。第二互连关系72，(N-i-1)*Rp+Rbulk2解得为(32-0-1)*1Ru+0＝31Ru。第三互连关系74，i*R＝Rp+Rbulk1解得为0*1Ru+0＝0Ru。由于较低的所选电阻器节点Nr(9)(0)L52(9)被耦合到接地轨节点Vbot46(9)，所以它们之间的电阻等于0Ru。
继续参考图14，此实施例提供由多个次级分压器所表示的次级分压器。作为非限制性实例，图14将示出由次级电阻器串Rsd1和Rsd260(9)表示的示例性的两个(2)次级分压器。对图4-14中的实施例而言，可以包括如同基于设计选择、材料限制以及建造技术等可能是必需的多个次级分压器。哪个次级电阻器串，Rsd1还是Rsd260(9)，被耦合到DAC输出电压Vout38(9)，将基于输入到初级开关单元42(9)的MSB码48(9)。如以上实例中所示，如果MSB码48(9)是零(0)，则初级开关单元42(9)将断开开关U11且闭合开关U12。断开开关U11将不从耦合到R8处的电阻器节点对中去除次级电阻器串Rsd260(9)。然而，通过闭合开关U12，DAC输出电压Vout38(9)经开关U12通过耦合由次级电阻器串Rsd160(9)提供。此外，次级电阻器串Rsd1也将基于MSB码48(9)耦合到相应的所选电阻器节点对Nr(9)(i)49(9)。如果MSB码48(9)被递增到十二(12)，则次级电阻器串Rsd160(9)将从DAC输出电压Vout38(9)和初级电阻器串40(9)两者上解耦。此外，基于MSB码48(9)＝十二(1210)，次级电阻器串Rsd260(9)被耦合到DAC输出电压Vout38(9)。
使图14的MSB码48(9)递增一(1)将设定i＝1。所选的电阻器节点对Nr(9)(1)49(9)的第一调节电路54(9)(1)将保持与之前所选的电阻器节点对Nr(9)(0)49(9)相同。第三调节电路83(9)通过断开第三开关U290(9)(1)在接地轨节点Vbot46(9)与较低的所选电阻器节点Nr(9)(1)L52(9)之间的第三调节电路83(9)中添加单个第三部分电阻Rfrac88(9)(0)。以这种方式满足第一、第二和第三互连关系式68、72、74，并且线性输出电压被保持在所选的电阻器节点对Nr(9)(0)到Nr(9)(N-1)49(9)上。此示例性实施例和所有前面讨论的初级分压器30是电压源驱动型。初级分压器30(1)到30(9)则在电压轨节点Vtop44(1)到44(9)与接地轨节点Vbot46(1)到46(9)之间分压。然而，代替通过电压源驱动初级分压器30，也可以用电流源驱动初级分压器30。所选的电阻器节点对49两端的电压将是电流乘以电阻的函数。
在此方面，图15示出双串式DAC28的示例性实施例，其具有电流源初级分压器30(10)。初级分压器30(10)包括至少一个电流源96、初级电阻器串40(10)、第三调节电路83(10)以及初级开关单元42(10)。初级开关单元42(10)经配置以在多个电阻器节点电路47当中选择电阻器节点电路47(10)，电阻器节点电路47(10)包括所选的电阻器节点对Nr(i)49(10)。至少一个电流源96在较高的所选电阻器节点Nr(10)(N-1)H50(10)处被耦合到初级电阻器串40(10)。耦合到初级电阻器串40(10)的至少一个电流源96可以可选地耦合到调阻器97。调阻器97的电阻(如果存在的话)被调节为在Vtop44(10)处保持恒流。第三调节电路83(10)耦合在接地轨节点Vbot46(10)与较低的所选电阻器节点Nr(10)(0)L52(10)处的初级电阻器串40(10)之间。虽然这是电流源初级分压器30(10)，但是操作类似于图9到13的电压源初级分压器30。在可替代的实施例中，至少一个电流源96和第三调节电路83(10)将初级分压器30(10)中交换位置。在可替代的实施例中，至少一个电流源96将耦合在接地轨节点Vbot46(10)与较低的所选电阻器节点Nr(10)(0)L52(10)之间。第三调节电路83(10)则将耦合在电压轨节点Vtop44(10)与较高的所选电阻器节点Nr(10)(N-1)H50(10)之间。
继续参考图15，且在上文中被引用的示例性的和可替代实施例中，所选的电阻器节点对Nr(10)(i)49(10)基于MSB码48(10)而被选择，MSB码48(10)具有三(3)位，N＝23＝八(8)，Rp(10)＝4Ru，Rfrac(10)＝.5Ru以及Rsd(10)＝36Ru，Rbulk1(10)＝Rbulk2(10)＝0。其中MSB码48(10)＝i，在所选的电阻器节点对Nr(10)(i)49(10)之间的电阻是Rp(10)+Rfrac(10)且满足第一互连关系式68，Rp＝Rsd||(Rp+Rfrac)，正如前面附图中所述。随着MSB码48(10)递增，接地轨节点Vbot46(10)与较低的所选电阻器节点Nr(10)(i)L52(10)之间的电阻应当仅仅增加初级电阻Rp(10)或4Ru。然而，实际上将增加初级电阻Rp(10)+部分电阻Rfrac(10)或4.5Ru，且第三调节电路83(10)必须从接地轨节点Vbot46(10)与较低的所选电阻器节点Nr(10)(i)L52(10)之间递增地去除所添加的部分电阻。通过闭合多个第三开关90(10)(i)中的一个去除第三部分电阻Rfrac88(10)(i)中的一个。以这种方式，在较低的所选电阻器节点Nr(10)(i)L52(10)与接地轨节点Vbot46(10)之间的电阻将保持实质上恒定，并且因此满足第三互连关系式74，i*Rp+Rbulk1。这将具有确保在MSB码48(10)递增一(1)时，在上一次选择的较高的所选电阻器节点Nr(10)(N-1)H50(10)处的电压等于下一个所选电阻器节点对49的较低的所选电阻器节点Nr(10)(i)L52(10)，Nr(10)(i)H50(10)＝Nr(10)(i+1)L52(10)的效果。随着MS码48(10)递减，过程将反转，且多个第三开关90(10)(i)中的一个将断开，因此在接地轨节点Vbot46(10)与较低的所选电阻器节点Nr(10)(i)L52(10)之间添加多个第三部分电阻Rfrac88(10)(i)中的一个。以这种方式，在所选的电阻器节点对Nr(10)(i)49(10)处保持恒定且可预测的电压是可能的。
作为图15中的示例性实施例的实例，MSB码48(10)具有三(3)位，N＝23＝八(8)，Rp(10)＝4Ru，Rfrac(10)＝.5Ru以及Rsd(10)＝36Ru，Rbulk1(10)＝Rbulk2(10)＝0。当MSB码48(10)＝i＝零(0)时，所选的电阻器节点对Nr(10)(0)49(10)将被选择。至少一个电流源96将保持流经初级电阻器串40(10)的恒定电流，以便在可供选择的电阻器节点对Nr(10)(0)到Nr(10)(N-1)49(10)中的每一个处保持恒定分电压。在示例性实施例中，第三调节电路83(10)将继续保持耦合在接地轨节点Vbot46(10)与较低的所选电阻器节点Nr(10)(0)L52(10)之间的电阻，如上文所述。在MSB码48(10)＝零(0)时，第三调节电路83(10)初始开始于将从多个第三开关90(10)(1)到90(10)(N-1)断开。以这种方式，第三调节电路83(10)中的多个第三部分电阻Rfrac88(10)(1)到88(10)(N-1)初始时将被包含在初级电阻器串40(10)中。
继续参考图15，当MSB码48(10)递增一(1)时，所选的电阻器节点对Nr(10)(1)49(10)则被选择。来自先前所选的电阻器节点对Nr(10)(0)49(10)的附加的第一部分电阻Rfrac58(10)现在添加到接地轨节点Vbot46(10)与较低的所选电阻器节点Nr(10)(1)L52(10)之间的初级电阻器串40(10)中。第三调节电路83(10)通过闭合多个第三开关90(10)(1)中的一个来补偿此附加的部分电阻Rfrac58(10)。闭合多个第三开关90(10)(1)中的一个从接地轨节点Vbot46(10)与较低的所选电阻器节点Nr(10)(1)L52(10)之间的初级电阻器串40(10)中去除多个第三部分电阻Rfrac88(10)(1)中的一个。图2到14中的示例性实施例的共同目的是减少所需电阻和开关的数量和大小。实现所需电阻和开关的数量和大小的减少，同时仍然允许初级分压器30与次级分压器32在无隔离电路VF1，VF2(举例而言，图1中的隔离电路)的情况下彼此连接。减少所需电阻和开关的数量和大小的结果之一是粗略的初级输出分压Nr(10)(i)49(10)的极性可以反转。由此引起的初级电压输出的电压极性的反转或翻转将产生电压输出增加或减少的趋势反转且双串式DAC28将不保持单调性。
在此方面，本文所公开的实施例进一步包含极性补偿双串式DAC。还公开了相关电路、系统以及方法。在本文所公开的实施例中，双串式DAC的次级分压器包含开关逻辑单元。所述开关逻辑单元经配置以用于补偿双串式DAC中的极性改变，以保持双串式DAC的单调性。具有单调性的双串式DAC是指：双串式DAC将数字输入码转换成表示性的模拟输出电压，所述电压根据数字输入码的特定增量变化发生增加(或保持不变)或减少(或保持不变)。如果希望DAC以线性方式将数字码转换成表示性的模拟信号，则单调性可能是理想的。在DAC输入码15中的增量变化可以是在DAC输入码15值的增加或减少。基于极性指示符和DAC输入码，开关逻辑单元经配置以在多个次级开关当中选择一次级开关，以对来自初级分压器的输入电压进行分压。每个次级开关被连接到次级分压器的次级电阻器串中的电阻器节点。开关逻辑单元经配置以在多个次级开关当中选择次级开关，以补偿从初级分压器到次级电阻器串的输入电压的极性改变。因而，作为非限制性实例，双串式DAC可以免除为初级电阻器串中的每个电阻器节点设置两个开关的需要，以保持单调性。
在此方面，次级分压器将已经被选择并也称为所选初级DAC输出电压的Vp进行分压。所选初级DAC输出电压施加在次级电阻器串两端并且被分成更精细的次级电压电平。更精细的次级电压电平被选择并且施加到DAC输出电压Vout38。次级开关单元包括多个次级开关，并且开关逻辑单元由解码器和极性逻辑开关单元组成。通过这种方式，施加于第二排序或次级电阻器串两端的电压的极性变化可以得到补偿，从而产生具有单调传递功能的双串式DAC。即使彼此连接的初级和次级分压器之间的隔离电路可能已经被去除，双串式DAC也会保持单调的传递功能。消除隔离电路将具有节省电路尺寸、半导体裸片面积、成本以及性能提高的优点。在可替代实施案中，隔离电路可以不被去除。
例如，图16示出非单调性双串式DAC98(在本文中被称作“DAC98”)。初级分压器30(11)通过将DAC输入电压(Vdac_in)在所选电阻器节点对Nr49(11)的初级电阻器串40(11)中的多个初级电阻R(0)-R(N-1)两端进行分压来提供粗略的初级分电压值。粗略的初级电压值由初级开关单元42(11)选择。初级开关单元42(11)在初级电阻器串40(11)中的多个所选电阻器节点对Nr(0)-Nr(N)当中选择所选的电阻器节点对Nr49(11)作为所选的粗略初级电压Vp。此所选的粗略初级电压Vp接着作为Vsec_in施加在次级电阻器串60(11)两端。
在此方面，继续参考图16，DAC98以与图1中的DAC10非常相似的方式来工作。然而，为了正确地将DAC输入码15转换成DAC输出电压Vout38，DAC98传递函数必须在整个可能的数字码范围内保持单调。保持单调是指双串式DAC要么单调地增加要么单调地减小。如果双串式DAC正在单调地增加，则电压要么增加要么保持不变。如果双串式DAC正在单调地增加，则电压要么增加要么保持不变。单调传递函数是指在DAC输入码15给定一递增量时，所选的粗略的初级分电压Vp和DAC输出电压Vout38对于一单调增加函数要么增加要么保持不变，或者对于一单调减少函数要么减小要么保持不变。例如，当DAC输入码15值增加时，所选的粗略的初级分电压Vp和DAC输出电压Vout38对于DAC98必须增加或保持不变(即，非减少)。同样，当DAC输入码15值增少时，所选的粗略的初级分电压Vp和DAC输出电压Vout38对于DAC98必须减小或保持不变。在可替代的实施方案中，所选的粗略的初级分电压Vp对于一递增地减小的DAC输入码15可以增加或保持不变，其中DAC输入码15已经反转。另外，在可替代的实施方案中，所选的粗略的初级分电压Vp对于一递增地增加的DAC输入码15可以减小或保持不变，其中DAC输入码15已经反转。对DAC输入码15的增量调节可以是增量调节的增加或减小。在这两种情况下，导致所选的粗略的初级分电压Vp发生单调的改变。在图1中，为了提供所选的粗略的初级分电压Vp的单调性，初级开关U(0)-U(2N-1)被提供并经配置以断开和闭合以无极性改变或极性翻转地选择电阻器节点Nr(0)-Nr(N)。初级开关U(0)-U(2N-1)经配置以使得这两个(2)所选的电阻器节点对Nr(i)49中的上部相应的所选电阻器节点Nr(i)H50的电压总是较大。然而，在图15中，当初级开关U(0)-U(2N-1)的一半被去除时存在一个问题。图16的示例性实施例只有一(1)个初级开关U(0)-U(2N-1)，其耦合到所选的电阻器节点Nr(0)-Nr(N)中。当初级开关单元42(11)增加或减小MSB码48(11)时，一个所选的电阻器节点被保持，而另一个将跳至下一个相继的所选电阻器节点。这导致所选的电阻器节点对49的每次其他选择交替改变所选的粗略的初级分电压Vp的电压极性。
作为图16中的电路的实例，MSB码48(11)码具有等于N-1的最大值，其中N＝2MSB。在此实例中，通过MSB码48(11)＝N-1或最大值将选择第一所选的电阻器节点对49。此选择导致初级开关单元42(11)选择所选的电阻器节点对Nr(N)和Nr(N-1)。所选的电阻器节点对Nr(N)和Nr(N-1)将被耦合到所选的粗略的初级分电压Vp，并然后通过次级电压分配器32(11)随后被进一步进行分压。初级开关单元42(11)导致较高的所选电阻器节点Nr(N)被耦合到粗略的初级输出电压端子34O(11)上，而且还导致较低的所选电阻器节点Nr(N-1)L52(11)被耦合到粗略的初级输出电压端子36O(11)端子上。然而，当MSB码48(11)被递减到N-2时，极性反转问题出现。然后，因为Vp的正极现在被耦合到所选的电阻器节点Nr(N-1)上，所以极性被反转。所选的电阻器节点Nr(N-1)被耦合到粗略的初级输出电压端子36O(11)上，并且粗略的初级输出电压端子34O(11)现在被耦合到所选的电阻器节点Nr(N-2)上。由于在Nr(N-1)处的电压大于在Nr(N-2)处的电压，所以施加在次级DAC输入电压端子34I(11)、36I(11)两端的次级DAC输入电压Vsec_in被反转，并且随着MSB码48(11)进一步递减，翻转正端子和负端子的这种模式将会继续。因为极性翻转或者反转，单调传递函数丢失。
在此方面，图17是次级分压器32(12)的一般化实施例。次级分压器32(12)被耦合到在粗略的初级输出电压端子34O(12)的顶端节点以及粗略的初级输出电压端子36O(12)的底部节点处的所选的粗略的初级分电压Vp。如上所述，并且作为非限制性实例，初级分压器(未示出)与次级分压器32(12)之间的耦合没有任何隔离电路。次级分压器32(12)包括次级电阻器串60(12)、次级开关单元64(12)以及开关逻辑单元100(12)。次级电阻器串60(12)包括以串联配置耦合的多个次级电阻器Rs(0)-Rs(Y-1)。以这种方式，在已被选择的粗略的初级输出电压端子34O(12)，36O(12)两端对粗略的初级输出电压Vp进行分压也称为所选的初级DAC输出电压。所选的初级DAC输出电压Vp施加在次级电阻器串60(12)两端并且分压成次级电压电平。
继续参考图17，次级开关单元64(12)包括多个次级开关(未示出)，其均被耦合到在多个次级电阻器节点Nsr(0)-Nsr(N-1)处的次级电阻器串60(12)。开关逻辑单元100(12)由解码器102(12)和极性逻辑开关单元104(12)组成。开关逻辑单元100(12)经配置以接收LSB码66(12)和极性指示符106。MSB码48(未示出)和LSB码66(12)可以递增和递减，导致阶梯式上升或阶梯式下降，选择相应地递增或递减的次级电阻器节点，如将在下文图19中讨论的。LSB码66(12)的每一位对应于次级电阻器串60(11)中的分压阶梯。在一个实施例中，LSB码66(12)被耦合到解码器102(12)，且在可替代的实施例中，如下所论述，LSB码66(12)被耦合到极性逻辑开关单元104(12)。继续参考图16，极性指示符106由MSB码48的最低有效位组成。
图17的一般化实施例通过随着极性指示符106的设定每次改变而反转次级开关单元64(12)的操作来操作。例如，当极性指示符106是零(0)时，次级开关单元64(12)中的次级开关不反转。如果次级开关单元64(12)中的次级开关不反转，则次级开关(未示出)的操作将递增地选择下一个所选的电阻器节点。选择从底部次级电阻器节点Nsr(0)移动至顶部次级电阻器节点Nsr(N-1)。然而，如果极性指示符106被设定为一(1)，则将指示粗略的初级输出电压端子34O(12)，36O(12)两端的粗略的初级输出电压具有反转的极性。以这种方式，次级开关单元64(12)的操作将反转。通过反转选择，下一个所选的电阻器节点Nsr(i)将从顶部电阻器节点Nsr(N-1)递增地移动到底部电阻器节点Nsr(0)。极性指示符106和LSB码66(12)的耦合提供DAC输入电压(Vdac_in)和DAC输出电压Vout38的单调传递函数。
在此方面，图18示出接收LSB码66(12)和极性指示符106的过程，极性指示符106指示施加在次级电阻器串60(12)两端的次级DAC输入电压Vsec_in的极性(方框108)。施加在次级DAC输入电压端子34I(12)，36I(12)两端的次级DAC输入电压Vsec_in是粗略的初级输出电压端子34O(12)，36O(12)两端的粗略的初级输出电压。在粗略的初级输出电压端子34O(12)，36O(12)处的所选的粗略的初级输出电压Vp从初级分压器30输出并且施加在次级DAC输入电压端子34I(12)，36I(12)的次级电阻器串60(12)的两端。在接收LSB码66(12)和极性指示符106之后，开关逻辑单元100确定是否有必要反转次级开关单元64(12)的操作以保持单调性。基于LSB码66(12)和极性指示符106，次级开关单元64(12)在次级开关单元64(12)内选择一次级开关。次级开关单元64被耦合到次级电阻器串60(12)内的所选的电阻器节点Nsr(0)-Nsr(N-1)。在次级开关单元64(12)内选择次级开关导致在所选的电阻器节点Nsr(0)-Nsr(N-1)处的分点压将分点压施加到双串式DAC28的DAC输出电压Vout38(方框110)。
图19是图18的过程的示例性实施例。在图19中，提供用于双串式DAC28的次级分压器32(13)，其包括次级电阻器串60(13)、次级开关单元64(13)以及开关逻辑单元100(13)。次级电阻器串60(13)包括多个次级电阻器Rs(0)-Rs(Y)，其中Y＝2LSB。次级电阻器串60(13)进一步包括顶部次级电阻器Rs(Y)，其耦合到顶部粗略的初级输出电压端子34O(13)，以及底部次级电阻器Rs(0)，其耦合到底部粗略的初级输出电压端子36O(13)。顶部次级电阻器Rs(Y)和底部次级电阻器Rs(0)等于多个次级电阻器Rs(1)-Rs(Y-1)中每个的值的一半。在可替代实施方案中，顶部次级电阻器Rs(Y)和底部次级电阻器Rs(0)可以被去除。顶部次级DAC输入电压端子34I(13)和底部次级DAC输入电压端子36I(13)经配置以接收作为次级DAC输入电压Vsec_in施加的所选的粗略的初级输出电压Vp。次级DAC输入电压Vsec_in施加在次级DAC输入电压端子34I(13)，36I(13)两端。如上所述，LSB码66(13)的每一位对应于次级电阻器串60(13)中的分压阶梯。因此，次级电阻器Rs(0)和次级电阻器Rs(Y)两端的分压阶梯将是LSB码66(13)的每一位的二分之一(1/2)也成立。次级开关单元64(13)由多个次级开关111U(0)到U(Y-1)组成，每个次级开关耦合到各自的电阻器节点Nsr(0)-Nsr(N-1)。次级开关单元64(13)进一步耦合到开关逻辑单元100(13)。以这种方式，开关逻辑单元100(13)控制次级开关111U(0)-U(Y-1)。开关逻辑单元100(13)包括解码器102(13)和极性逻辑开关单元104(13)。解码器102(13)被耦合到多个次级开关111U(0)到U(Y-1)，并且还耦合到极性逻辑开关单元104(13)。极性逻辑开关单元104(13)被耦合到极性指示符106和LSB码66(13)去，并且还耦合到解码器102(13)。极性逻辑开关单元104(13)将控制次级开关单元64(13)的反转或非反转，如将在下文中说明的。
在此方面，为了控制开关的反转或非反转操作，图19还示出包括多个异或(XOR)逻辑门112的极性逻辑开关单元104(13)。XOR逻辑门112包括第一XOR输入114和第二XOR输入116。第一XOR输入114被耦合到极性指示符106，并且第二XOR输入116被耦合到LSB码66(13)多个位中的每一位。如果XOR逻辑门输入114，116中仅一个被设定为一(1)，则多个XOR逻辑门112作用以将多个XOR逻辑门输出118(13)设定为一(1)。极性指示符106的功能是翻转或反转多个XOR逻辑门输出118(13)的多个相应的位输出的相应位。当极性指示符106被设定为一(1)时，将发生相应位的翻转或反转，表示反转极性模式。如果设定反转极性模式，则极性逻辑开关单元104(13)将反转次级开关单元64(13)的操作。反转操作会导致以从顶部次级节点Nsr(Y-1)到底部次级节点Nsr(0)的相反顺序依次选择电阻器节点Nsr(0)到Nsr(Y-1)。多个XOR逻辑门输出118(13)中的每一个被耦合到多个解码器输入120(13)。多个解码器输入120(13)可基于极性指示符106变成极性改变的LSB码66(13)。多个解码器输入120(13)的组合致使解码器102(13)输出多个解码器输出122(13)。多个解码器输出122(13)控制次级开关111U(0)-U(Y-1)，如将参考下文图20中的真值表进行讨论。
继续参考图19，次级电阻器串60(13)包括多个次级电阻Rs(0)-Rs(Y)中的二(2)个次级电阻Rs(0)和Rs(Y)。如上所述，二(2)个次级电阻Rs(0)和Rs(Y)分别被耦合到顶部粗略初级输出电压端子34O(13)和底部粗略初级输出电压端子36O(13)。顶部次级电阻器Rs(Y)和底部次级电阻器Rs(0)等于多个次级电阻器Rs(1)到Rs(Y-1)中每个的值的一半。将电阻值修改为等于其余电阻器Rs(1)-Rs(Y-1)的一半的目的是补偿次级电阻器串60(13)的功能枢转点。次级电阻器串60(13)的功能枢转点出现在顶部次级节点Nsr(Y-1)或底部次级节点Nsr(0)的周围。当极性指示符106指示极性反转时，次级电阻器串60(13)的功能枢转点出现。
在此方面，在图19中，如果次级电阻Rs(0)和Rs(Y)的值为零(0)，并且解码后的MSB码48和解码后的LSB码66均等于全一(11112)，则DAC输出电压Vout38为最大。随着码从<1111><0000>2到<1110><1111>2倒数计数，将存在一个问题，即这两个码将从在图16中的所选的电阻器节点Nr(N-1)中选择电压。这将导致次级开关111U(0)和U(N-1)的电压相等。产生(实质上等效的)DAC输出电压Vout38的两个相邻的码的问题将发生在MSB码48与LSB码66之间的每个进位或借位上。即使实际需要DAC输出电压Vout38中向上步进或向下步进，均将出现产生(实质上等效的)DAC输出电压Vout38的两个相邻的码的问题。顶部次级电阻器Rs(Y)和底部次级电阻器Rs(0)(每个等于多个次级电阻器Rs(1)到Rs(Y-1)中每个的值的一半)的包含可缓解此问题。无论次级分压器32(13)两端的多个电压如何，这些电阻器中的每一个均将产生一半LSB的分电压。因而，当任意MSB码48或LSB码66转变时，如上所述，将发生总共1LSB个输出电压的变化。在此示例性实施例中，DAC28的最高输出电压将是初级分压器顶部处电压减去一半LSB，并且最低的输出电压将是一半LSB的上述Vbot36(13)。以这种方式，实现单调的和线性的DAC传递函数。
MSB码48和LSB码66转变、解码器输入处120(13)、解码器输出122(13)以及图19的次级开关111U(0)-U(Y-1)的最终控制可以被示为真值表。图20中的示例性真值表示出具有4位LSB码66的次级分压器32(13)的实例。示例性真值表还示出极性指示符106可以导致反转极性模式反转次级开关单元64(13)的操作。如果极性指示符106被设定为零(0)，则指示非反转极性模式，并且LSB码66位将不被改变。例如，如果极性指示符106被设定为零(0)，并且相应的LSB码66四(4)位是10112，则根据真值表，多个XOR逻辑门输出118将是10112。10112的XOR逻辑门输出118将对应于次级开关U(11)的闭合。然而，如果极性指示符106因为它被设定为一(1)而指示反转极性模式，那么多个XOR逻辑门输出118将是01002，其将对应于次级开关111U(4)的闭合。图19的示例性实施例和图20的相应的示例性真值表示出极性切换逻辑驱动解码器102，这继而控制次级开关单元64(13)。在可替代的实施例中，可以交换开关逻辑单元100和解码器102的功能，使得开关逻辑单元100在解码器102接收LSB码66之后控制次级开关单元64(13)。
图21示出包括次级电阻器串60(14)、次级开关64(14)以及开关逻辑单元100(14)的示例性实施例。次级电阻器串60(14)包括多个次级电阻Rs(0)-Rs(Y-1)，其中Y等于2LSB，并且LSB是LSB码66中的位数。次级电阻器节点Nsr(0)-Nsr(Y-2)耦合到次级开关单元64(14)中的多个次级开关111U(0)-U(Y)的每一个。开关逻辑单元100(14)包括解码器102(14)，解码器102(14)经配置以接收DAC输入码15的LSB码66，并且对LSB码66进行解码以在多个解码器输出122(14)中的一个上产生DAC码选择输出。解码器102(14)可以是到2LSB解码器的LSB。开关逻辑单元100(14)进一步包括多个多路复用器123(14)。多个多路复用器123(14)中的每一个包括第一输入124(14)、第二输入126(14)、控制输入128(14)以及多路复用器输出130(14)。多个多路复用器123(14)的数量可以等于多个解码器输出122(14)的数量加一(1)。比多个解码器输出122(14)的数量多一(1)容纳对地的耦合。第一输入124(14)经配置以在非反转极性模式中接收多个解码器输出122(14)中的相应一个。第二输入126(14)经配置以在反转极性模式中接收多个解码器输出122(14)中的相应一个。基于经配置以接受极性指示符106的控制输入128(14)，选择第一输入124(14)和第二输入126(14)。在非反转极性模式中，解码器输出122(14)中的每一个，开始于与0002的LSB码66相对应的第一解码器输出G0，被耦合到多个多路复用器123(14)的相应的第一输入124。在等于0002的LSB码66的三(3)位实例中的多个多路复用器123(14)的相应的第一输入124是Mux0。从G1到G(Y-1)的解码器输出122(14)中的每一个依次耦合到从Mux0到Mux(Y)的第一输入124(14)。在反转极性模式中，多个解码器输出122(14)中的每一个，开始于与三(3)位实例中的1112的LSB码66相对应的上一个解码器输出G(Y-1)，被耦合到多个多路复用器123(14)中相应的第二输入126。在等于1112的LSB码66的三(3)位实例中的多个多路复用器123(14)的相应的第二输入124是Mux0。从G(N-2)到G(0)的解码器输出122(14)中的每一个依次耦合到从Mux0到Mux(Y)的第二输入126(14)。
继续参考图21，基于输入到解码器102(14)的LSB码66的解码结果，解码器102(14)将输出多个解码器输出122(14)中相应的一个。作为实例，多个解码器输出122(14)的一个G0被耦合到多个多路复用器123(14)的第一个的第一输入124(14)和多个多路复用器123(14)的第二个的第二输入126(14)。极性指示符106被耦合到多个多路复用器123(14)的每一个的控制输入。极性指示符106可以指示反转极性模式或非反转极性模式。如果极性指示符106指示非反转极性模式，则多个多路复用器123(14)的第一个将通过开关选择到与U(Y)相对应的次级开关111U(0)。如果极性指示符106指示反转极性模式，则多个多路复用器123(14)的第二个将通过开关选择到与U(Y)相对应的次级开关111U(0)。
在此方面，图22示出用于图21的示例性真值表，其包括用于LSB码66、多个解码器输出处122(14)、极性指示符106以及对应次级开关111U(0)到U(Y)的值。示例性真值表示出具有三(3)位LSB码66的次级分压器32(14)。示例性真值表还示出极性指示符106如何可以致使反转极性模式反转次级开关单元64(14)的操作。如果极性指示符106被设定为零(0)，则指示非反转极性模式，并且LSB码66位将不改变。例如，如果多个极性指示符106被设定为零(0)，并且相应的LSB码66是二进制码1012，则示例性真值表指示输出G5将是一组多个解码器输出122(14)。在G5上的解码器输出122将对应于次级开关111U(5)的闭合。然而，如果极性指示符106指示具有设定为一(1)的反转极性模式，并且相应的LSB码是二进制码1012，则这将对应于次级开关111U(2)的闭合。图20的示例性实施例和图21的相应的示例性真值表示出驱动多路复用器123(14)的极性切换逻辑，这继而控制次级开关单元64(13)。
根据本文公开的实施例的双串式DAC以及相关的电路、系统和方法可以被提供在任何基于处理器的装置或集成到任何基于处理器的装置。实例，包含但不限于机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便携式计算机、台式计算机、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星广播、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器以及便携式数字视频播放器。
在此方面，图23示出根据本文公开的任何实施例能采用双串式DAC28的基于处理器的系统132的实例。例如，在图23中的基于处理器的系统132中的双串式DAC28能够包含一或多个调节电路(未示出)，其经配置以在双串式DAC28中在次级分压电路32两端保持所选的电阻器节点对的理想电压。图23中的基于处理器的系统132中的双串式DAC28还可以包含双串式DAC28的极性补偿，其采用经配置以补偿双串式DAC28中极性变化的开关逻辑单元以保持双串式DAC28中的单调性。图22中的基于处理器的系统132中的双串式DAC28可包含上述两种调节电路，以在双串式DAC28中次级分压电路32两端保持所选的电阻器节点对的理想电压，以及开关逻辑单元，经配置以在双串式DAC28中补偿极性变化以保持双串式DAC28中的单调性。
在此方面，图23中的示例性的基于处理器的系统132包含一或多个中央处理器单元(CPU)134，每个中央处理器单元(CPU)134包含一或多个处理器136。CPU134可具有耦合到处理器136的高速缓冲存储器138，用于快速地接收临时存储数据。CPU134被耦合到系统总线140且能够彼此耦合包含在基于处理器的系统132中的主装置与从属装置。如已知的，CPU134通过在系统总线140上交换地址、控制以及数据信息与这些其他装置进行通信。例如，作为从属装置的实例，CPU134能够向存储控制器142传达总线事务请求。虽然在图23中未示出，但是可以设置多重系统总线140，其中每个系统总线140构成不同的构造。
其他主装置和从属装置可被连接到系统总线140。如图23所示，作为实例，这些装置可以包含存储系统144、一或多个输入装置146、一或多个输出装置148、一或多个网络接口装置150以及一或多个显示控制器152。输入装置146可以包含任何类型的输入装置，其包含但不限于输入键、开关、语音处理器等。输出装置148可以包含任何类型的输出装置，其包含但不限于音频、视频、其他视觉指示符等。网络接口装置150可以是经配置以允许交换数据到网络154和从网络154交换数据的任何装置。网络154可以是任何类型的网络，其包含但不限于有线网络或无线网络、专用网络或共用网络、局域网络(LAN)、广域局域网络(WLAN)以及因特网。网络接口装置150可以经配置以支持需要的任何类型的通信协议。存储系统144可以包含一或多个存储单元156(0-N)。可在系统总线140与耦合至系统总线140的主装置和从属装置之间设置总线互连仲裁器158，诸如，例如在存储器系统144中设置的存储单元156(0-N)。
CPU134还可以经配置以经由系统总线140访问显示控制器152以控制发送到一或多个显示器160的信息。显示控制器152将信息发送给显示器160，以通过一或多个视频处理器162被显示，视频处理器162将所述信息处理成用适于显示器160显示的格式进行显示。显示器160可以包含任何类型的显示器，其包含但不限于阴极射线管(CRT)、液晶显示(LCD)、等离子显示器等。
本领域技术人员还将理解，结合本文所公开的实施例描述的各种示例性逻辑块、模块、电路以及算法可实施为电子硬件、存储在存储器中或其他计算机可读媒体中的指令，并且指令由处理器或其他处理装置或两者的组合执行。本文所描述的仲裁器、主装置和从属装置可作为实例使用在任何电路、硬件部件、集成电路(IC)或IC芯片中。本文所公开的存储器可为任何类型和大小的存储器并可经配置以存储任何期望类型的信息。为了清楚说明这种可互换性，上文在功能性方面概括描述了各种示例性部件、块、模块、电路及步骤。这些功能性如何实施取决于特定应用、设计选择和/或施加在整个系统上的设计约束。对于每个特定应用来说，技术人员可以以不同的方式实施所描述的功能性，但这些实施决策不应被解释为会导致与本公开范围的偏离。
结合本文所公开的实施例描述的各种示例性逻辑块、模块和电路可由处理器、DSP、专用集成电路(ASIC)、FPGA或其他可编程逻辑装置、分立门或晶体管逻辑、分立硬件部件，或设计为执行本文所描述功能的上述任意组合来实施或执行。处理器可为微处理器，但在可替代实施方案中，处理器可为任何传统处理器、控制器、微控制器或状态机。处理器还可实施为计算装置(例如，DSP和微处理器的组合、多个微处理器、与DSP内核结合的一或多个微处理器或者任何其他这样的配置)的组合。
本文所公开的实施例可实现在硬件和存储在硬件中的指令中，并可驻留于，例如，随机存取存储器(RAM)、闪速存储器、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动盘、CD-ROM或本领域已知的任何其他形式的计算机可读媒体中。示例性存储媒体被耦合到处理器，使得处理器可从所述存储媒体读取信息并向所述存储媒体写入信息。在可替代实施方案中，存储媒体可集成到处理器。处理器和存储媒体可驻留于ASIC中。ASIC可驻留于远程站中。在可替代实施方案中，处理器和存储媒体可作为分立部件而驻留于远程站、基站或服务器中。
还应注意到，本文任何示例性实施例中所描述的操作步骤被描述以提供实例和讨论。除了所示序列之外，所描述的操作还可在许多不同序列中执行。此外，单个操作步骤中所描述的操作实际上可在许多不同步骤中执行。此外，示例性实施例中所讨论的一或多个操作步骤可进行组合。应理解，流程图中所示的操作步骤可易于进行多种不同修改，这对本领域技术人员是显而易见的。本领域技术人员还将理解，信息和信号可用多种不同技术和技艺中的任何一种来表示。例如，在上述描述通篇中提及的数据、指令、命令、信息、信号、位、符号以及芯片可由电压、电流、电磁波、磁场或粒子、光学场或粒子或它们的任意组合来表示。
前面提供了对本公开内容的描述，以使任何本领域技术人员可制造或使用本公开。对于本领域技术人员来说，对本公开的各种修改将会是显而易见的，并且本文所限定的一般性原理可应用到其他变型，而不背离本公开的精神或范围。因此，本公开并非旨在受限于本文所描述的实例和设计，而应给予与本文所公开的原理和新颖特征相一致的最宽范围。

Claims (28)

1.一种双串式数模转换器DAC的初级分压器，其包括：
初级电阻器串，其具有总电阻，所述初级电阻器串包括多个电阻器节点，所述多个电阻器节点经配置以将跨越所述初级电阻器串施加的DAC输入电压分成多个分电压电平；
初级开关单元，其经配置以接收DAC输入码，并且在多个电阻器节点电路当中选择一电阻器节点电路，所述电阻器节点电路包括基于所述DAC输入码在所述初级电阻器串的所述多个电阻器节点当中选择的电阻器节点对，以将跨越所述所选电阻器节点对的分电压电平耦合到所述双串式DAC的次级分压器电路；以及
至少一个调节电路，其包括至所述所选电阻器节点的至少一个第一部分电阻，所述至少一个第一部分电阻经配置以响应于所述初级开关单元选择所述所选电阻器节点对，跨越所述次级分压器电路保持所述所选电阻器节点对的理想电压，而无需所述初级分压器与所述次级分压器电路之间的阻抗隔离。
2.根据权利要求1所述的初级分压器，其不包括耦合在所述初级分压器与所述次级分压器电路之间的隔离电路。
3.根据权利要求1所述的初级分压器，其中所述至少一个调节电路由至少一个第一调节电路组成，所述至少一个第一调节电路将所述至少一个第一部分电阻提供到所述所选电阻器节点电路，所述所选电阻器节点电路包括所述至少一个第一调节电路。
4.根据权利要求3所述的初级分压器，其中：
所述所选电阻器节点对的电阻由初级电阻Rp和所述至少一个第一部分电阻Rfrac1组成；
所述次级分压器电路的电阻由提供总的次级分压器电路电阻(Rsd)的电阻组成；以及
所述初级电阻Rp为1/(1/(Rp+Rfrac1)+(1/Rsd))。
5.根据权利要求3所述的初级分压器，其中所述至少一个调节电路进一步包括：
第二调节电路，其经配置以响应于所述初级开关单元选择电阻器节点对，在所述初级电阻器串的所述总电阻中包含或不包含至少一个第二部分电阻；以及
第三调节电路，其经配置以响应于所述初级开关单元选择所述电阻器节点对，在所述初级电阻器串的所述总电阻中包含或不包含至少一个第三部分电阻；
所述第二调节电路和所述第三调节电路经配置以响应于所述初级开关单元选择所述电阻器节点对，跨越所述次级分压器电路保持所述所选电阻器节点对的所述理想电压。
6.根据权利要求5所述的初级分压器，其中：
所述第二调节电路进一步包括至少一个第二开关，所述至少一个第二开关经配置以在所述初级电阻器串的所述总电阻中包含或不包含所述至少一个第二部分电阻；以及
所述第三调节电路进一步包括至少一个第三开关，所述至少一个第三开关经配置以将所述至少一个第三部分电阻包含到所述初级电阻器串的所述总电阻或从所述初级电阻器串的所述总电阻不包含所述至少一个第三部分电阻。
7.根据权利要求5所述的初级分压器，其中：
所述第二调节电路经进一步配置以调节所述初级电阻器串的在所述初级电阻器串的电压轨节点与所述所选电阻器节点电路之间的电阻，以调节所述初级电阻器串的所述总电阻；以及
所述第三调节电路进一步经配置以调节所述初级电阻器串的在所述初级电阻器串的接地轨节点与所述所选电阻器节点电路之间的电阻，以调节所述初级电阻器串的所述总电阻。
8.根据权利要求5所述的初级分压器，其进一步包括：
其中：
所述所选电阻器节点对的所述电阻由初级电阻Rp和所述至少一个第一部分电阻组成；
所述DAC输入码i由多个二进制输入位n组成，所述多个二进制输入位的每一组合经配置以在所述初级电阻器串中选择独特的电阻器节点对；
所述初级电阻器串的在所述初级电阻器串的电压轨节点与所述所选电阻器节点电路之间的电阻由(N-i-1)*Rp表示；以及
所述初级电阻器串的在所述初级电阻器串的接地轨节点与所述所选电阻器节点电路之间的电阻由i*Rp表示。
9.根据权利要求8所述的初级分压器，其进一步包括：
第二偏压电阻Rbulk2，其经配置以改变所述第二调节电路的总电阻；以及
第三偏压电阻Rbulk1，其经配置以改变所述第三调节电路的总电阻；
其中：
所述初级电阻器串的在所述初级电阻器串的所述电压轨节点与所述所选电阻器节点电路之间的所述电阻由(N–i–1)*Rp+Rbulk2表示；以及
所述初级电阻器串的在所述初级电阻器串的所述接地轨节点与所述所选电阻器节点电路之间的所述电阻由i*Rp+Rbulk1表示。
10.根据权利要求3所述的初级分压器，其中所述所选电阻器节点对包括与所述至少一个第一调节电路串联耦合的初级电阻。
11.根据权利要求3所述的初级分压器，其中所述至少一个第一调节电路进一步包括至少一个第一开关，当所述至少一个第一开关被切换到耦合模式时，所述至少一个第一开关经配置以将所述至少一个第一部分电阻耦合到所述所选电阻器节点对。
12.根据权利要求3所述的初级分压器，其中所述至少一个第一调节电路进一步包括至少一个第一开关，当所述至少一个第一开关被切换到解耦模式时，所述至少一个第一开关经配置以不将所述至少一个第一部分电阻耦合到所述所选电阻器节点对。
13.根据权利要求3所述的初级分压器，其中：
所述至少一个第一部分电阻由分享部分电阻组成；以及
所述至少一个调节电路由至少一个第一调节电路组成，所述至少一个第一调节电路由至少一个第一开关组成，所述至少一个第一开关选择性地受所述DAC输入码控制，以将所述分享部分电阻提供到所述所选电阻器节点电路。
14.根据权利要求5所述的初级分压器，其中：
所述第二调节电路进一步包括至少一个第二开关，所述至少一个第二开关经配置以在所述初级电阻器串的所述总电阻中包含或不包含所述至少一个第二部分电阻；
所述第二调节电路经进一步配置以调节所述初级电阻器串的在所述初级电阻器串的电压轨节点与所述所选电阻器节点电路之间的电阻；
所述第三调节电路进一步包括至少一个第三开关，所述至少一个第三开关经配置以在所述初级电阻器串的所述总电阻中包含或不包含所述至少一个第三部分电阻；以及
所述第三调节电路经进一步配置以调节所述初级电阻器串的在所述初级电阻器串的接地轨节点与所述所选电阻器节点电路之间的电阻。
15.根据权利要求14所述的初级分压器，其中：
所述第二调节电路的所述至少一个第二部分电阻包括彼此串联耦合的多个第二部分电阻；
所述第二调节电路的所述至少一个第二开关经进一步配置以响应于所述DAC输入码的增加，在所述初级电阻器串的所述总电阻中包含所述多个第二部分电阻中的一第二部分电阻；
所述第三调节电路的所述至少一个第三部分电阻包括彼此串联耦合的多个第三部分电阻；以及
所述第三调节电路的所述至少一个第三开关经进一步配置以对于所述DAC输入码的每次增加，在所述初级电阻器串的所述总电阻中不包含所述多个第三部分电阻中的一第三部分电阻。
16.根据权利要求15所述的初级分压器，其中：
所述第二调节电路的所述至少一个第二开关经进一步配置以响应于所述DAC输入码的减少，在所述初级电阻器串的所述总电阻中不包含所述多个第二部分电阻中的所述第二部分电阻；以及
所述第三调节电路的所述至少一个第三开关经进一步配置以对于所述DAC输入码的每次减少，在所述初级电阻器串的所述总电阻中包含所述多个第三部分电阻中的所述第三部分电阻。
17.根据权利要求14所述的初级分压器，其中所述至少一个第一部分电阻在所述多个电阻器节点电路中的至少两个电阻器节点电路当中是共用的。
18.根据权利要求5所述的初级分压器，其中：
所述第二调节电路进一步包括单个第二开关，所述单个第二开关经配置以在所述初级电阻器串的所述总电阻中包含或不包含所述初级电阻器串的电压轨节点与所述所选电阻器节点电路之间的单个第二部分电阻；以及
所述第三调节电路进一步包括单个第三开关，所述单个第三开关经配置以在所述初级电阻器串的所述总电阻中包含或不包含所述初级电阻器串的接地轨节点与所述所选电阻器节点电路之间的单个第三部分电阻。
19.根据权利要求18所述的初级分压器，其中所述所选电阻器节点电路的所述至少一个第一部分电阻在所述多个电阻器节点电路中的至少两个电阻器节点电路当中是共用的。
20.根据权利要求3所述的初级分压器，其中所述至少一个调节电路包括耦合到所述初级分压器的至少一个电流源，所述至少一个电流源经配置以跨越所述次级分压器电路保持所述所选电阻器节点对的所述理想电压。
21.根据权利要求20所述的初级分压器，其中所述至少一个调节电路包括：
第二调节电路，其经配置以响应于所述初级开关单元选择所述电阻器节点对，在所述初级电阻器串的所述总电阻中选择性地包含至少一个第二部分电阻；以及
所述第二调节电路经配置以响应于所述初级开关单元选择所述电阻器节点对，跨越所述次级分压器电路保持所述所选电阻器节点对的所述理想电压。
22.根据权利要求21所述的初级分压器，其中：
所述所选电阻器节点对的电阻由初级电阻Rp和第一部分电阻Rfrac1组成；
所述次级分压器电路的电阻由提供总的次级分压器电路电阻Rsd的电阻组成；
所述初级电阻Rp为1/(1/(Rp+Rfrac1)+(1/Rsd))；以及
所述至少一个电流源调节电流I，使得所述理想电压Videal等于实际电压Vactual，其中Vactual＝I*1/(1/(Rp+Rfrac1)+(1/Rsd))。
23.根据权利要求1所述的初级分压器，其中所述至少一个调节电路包括耦合到所述次级分压器电路的至少一个电流源，所述至少一个电流源经配置以跨越所述次级分压器电路保持所述所选电阻器节点对的所述理想电压。
24.根据权利要求23所述的初级分压器，其中：
所述所选电阻器节点对的电阻由初级电阻Rp组成；
所述次级分压器电路的电阻由提供总的次级分压器电路电阻Rsd的电阻组成；
所述初级电阻Rp为1/(1/(Rp+Rfrac1)+(1/Rsd))；以及
所述至少一个电流源调节电流I，使得所述理想电压Videal等于实际电压Vactual，其中Vactual＝I*1/(1/(Rp+Rfrac1)+(1/Rsd))。
25.根据权利要求1所述的初级分压器，其被整合到的半导体裸片中。
26.根据权利要求1所述的初级分压器，其进一步包括选自由以下各者组成的群组的装置：机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便携式计算机、台式计算机、个人数字助理PDA、监视器、计算机监视器、电视机、调谐器、无线电装置、卫星无线电装置、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘DVD播放器以及便携式数字视频播放器，所述初级分压器被整合到所述装置中。
27.一种双串式数模转换器DAC的初级分压器，其用于对跨越一系列电阻节点的总电压进行分压，其中所述初级分压器包括：
用于对所述总电压进行分压的装置，初级电阻器串具有总电阻，所述初级电阻器串包括多个电阻器节点，所述多个电阻器节点经配置以将跨越所述初级电阻器串施加的DAC输入电压分为多个分电压电平；
用于选择电阻器节点电路的装置，所述电阻器节点电路包括基于DAC输入码在所述初级电阻器串的所述多个电阻器节点当中选择的电阻器节点对，以将跨越所述所选电阻器节点对的分电压电平耦合到所述双串式DAC的次级分压器电路；以及
用于响应于初级开关单元选择所述所选电阻器节点对，用至少一个第一部分电阻调节所述所选电阻器节点的电阻，以跨越所述次级分压器电路保持所述所选电阻器节点对的理想电压的装置。
28.一种用于在双串式数模转换器DAC中进行分压的方法，其包括：
对总电压进行分压，初级电阻器串具有总电阻，所述初级电阻器串包括多个电阻器节点，所述多个电阻器节点经配置以将跨越所述初级电阻器串施加的DAC输入电压分为多个分电压电平。
选择电阻器节点电路，所述电阻器节点电路包括基于DAC输入码在所述初级电阻器串的所述多个电阻器节点当中选择的电阻器节点对，以将跨越所述所选电阻器节点对的分电压电平耦合到所述双串式DAC的次级分压器电路；以及
响应于初级开关单元选择所述所选电阻器节点对，用至少一个第一部分电阻调节所述所选电阻器节点的电阻，以跨越所述次级分压器电路保持所述所选电阻器节点对的理想电压。
CN201480013562.8A 2013-03-15 2014-03-12 双串式数模转换器(dac)和相关电路、系统以及方法 Expired - Fee Related CN105191143B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/834,041 US8884799B2 (en) 2013-03-15 2013-03-15 Dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods
US13/834,041 2013-03-15
PCT/US2014/024352 WO2014150831A1 (en) 2013-03-15 2014-03-12 DUAL-STRING DIGITAL-TO-ANALOG CONVERTERS (DACs), AND RELATED CIRCUITS, SYSTEMS, AND METHODS

Publications (2)

Publication Number Publication Date
CN105191143A true CN105191143A (zh) 2015-12-23
CN105191143B CN105191143B (zh) 2017-08-22

Family

ID=50397342

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480013562.8A Expired - Fee Related CN105191143B (zh) 2013-03-15 2014-03-12 双串式数模转换器(dac)和相关电路、系统以及方法

Country Status (6)

Country Link
US (2) US8884799B2 (zh)
EP (1) EP2974030B1 (zh)
JP (2) JP6316927B2 (zh)
KR (1) KR101605478B1 (zh)
CN (1) CN105191143B (zh)
WO (1) WO2014150831A1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107561332A (zh) * 2016-07-01 2018-01-09 施耐德电器工业公司 电绝缘装置
CN109104195A (zh) * 2018-09-13 2018-12-28 京东方科技集团股份有限公司 一种数模转换电路、其使用方法及显示装置
CN109154854A (zh) * 2016-05-23 2019-01-04 高通股份有限公司 基于共享调节器当前供电电压来降低功耗且改善性能的系统和方法
CN112929029A (zh) * 2021-01-21 2021-06-08 电子科技大学 数模转换的电路、集成电路、pcb级电路和读出电路
CN113300710A (zh) * 2021-04-21 2021-08-24 北京大学 一种基于电阻分压和电压插值的转换电路和数模转换器
CN113595552A (zh) * 2021-07-22 2021-11-02 中国科学院微电子研究所 一种应用于数模转换器的非线性校准方法及装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8884799B2 (en) * 2013-03-15 2014-11-11 Qualcomm Incroporated Dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods
US9397688B2 (en) * 2014-09-10 2016-07-19 Texas Instruments Incorporated Hybrid digital-to-analog conversion system
TWI544750B (zh) * 2015-04-09 2016-08-01 聯詠科技股份有限公司 數位類比轉換器及相關的驅動模組
KR102463240B1 (ko) * 2015-10-01 2022-11-04 주식회사 엘엑스세미콘 디스플레이 구동 회로
US11222600B2 (en) 2015-10-01 2022-01-11 Silicon Works Co., Ltd. Source driver and display driving circuit including the same
CN106330194B (zh) * 2016-08-15 2017-11-10 京东方科技集团股份有限公司 一种数模转换电路、显示面板及显示装置
US9871532B1 (en) * 2016-09-09 2018-01-16 Mediatek Inc. Digital to-analog converters with non-binary weighted cell array
KR102615020B1 (ko) * 2016-11-17 2023-12-19 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US9941894B1 (en) * 2017-05-04 2018-04-10 Analog Devices Global Multiple string, multiple output digital to analog converter
KR102399537B1 (ko) * 2017-08-03 2022-05-19 삼성전자주식회사 기준전압 생성 장치 및 방법
CN109391270B (zh) 2017-08-08 2023-09-26 恩智浦美国有限公司 具有含有电阻器阵列的子dac的数/模转换器（dac）
CN111247742A (zh) * 2017-11-14 2020-06-05 松下知识产权经营株式会社 数模转换器
KR102553262B1 (ko) 2017-11-17 2023-07-07 삼성전자 주식회사 기준 전압 생성기 및 이를 포함하는 메모리 장치
WO2019134103A1 (en) 2018-01-05 2019-07-11 Texas Instruments Incorporated Digital-to-Analog Converter System
CN110557123A (zh) 2018-06-04 2019-12-10 恩智浦美国有限公司 分段式电阻型数模转换器
US10425095B1 (en) 2018-08-27 2019-09-24 Qualcomm Incorporated Multiple-bit parallel successive approximation (SA) flash analog-to-digital converter (ADC) circuits
US10447292B1 (en) 2018-08-27 2019-10-15 Qualcomm Incorporated Multiple-bit parallel successive approximation register (SAR) analog-to-digital converter (ADC) circuits
US10333544B1 (en) 2018-09-19 2019-06-25 Qualcomm Incorporated Digital-to-analog converter (DAC) circuits employing resistor rotator circuits configured to be included in analog-to-digital converter (ADC) circuits
CN112583410A (zh) 2019-09-27 2021-03-30 恩智浦美国有限公司 分段式数模转换器
GB2590513B (en) 2019-12-17 2021-11-24 Cirrus Logic Int Semiconductor Ltd Non-monotonic digital to analog converters
US10897267B1 (en) * 2019-12-31 2021-01-19 Texas Instruments Incorporated Multi-output digital to analog converter
US11855641B2 (en) * 2020-07-07 2023-12-26 Infineon Technologies LLC Integrated resistor network and method for fabricating the same
WO2022046832A1 (en) * 2020-08-25 2022-03-03 Trustees Of Tufts College D/a converter with resistive interpolation
KR20220029118A (ko) 2020-09-01 2022-03-08 삼성전자주식회사 전압 생성 회로 및 이를 포함하는 메모리 장치
CN115694507A (zh) 2021-07-29 2023-02-03 恩智浦美国有限公司 数模转换器
CN116094525A (zh) * 2022-12-13 2023-05-09 无锡前诺德半导体有限公司 Dac电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5703588A (en) * 1996-10-15 1997-12-30 Atmel Corporation Digital to analog converter with dual resistor string
US5943000A (en) * 1996-10-24 1999-08-24 Sgs-Thomson Microelectronics S.R.L. Compensated MOS string and DAC employing such a potentiometric string
US5969657A (en) * 1997-07-22 1999-10-19 Analog Devices, Inc. Digital to analog converter
CN101471669A (zh) * 2007-12-28 2009-07-01 上海华虹Nec电子有限公司 数模转换器和数模转换方法

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3453615A (en) 1965-04-05 1969-07-01 Sperry Rand Corp Analog-to-digital converters
US3810022A (en) 1972-07-21 1974-05-07 Zenith Radio Corp Digital to analog converter television tuning of varactor tuners
US4491825A (en) 1981-06-09 1985-01-01 Analog Devices, Incorporated High resolution digital-to-analog converter
JPS5944125A (ja) 1982-09-07 1984-03-12 Toshiba Corp デジタル−アナログ変換器
JPH05175849A (ja) * 1991-06-18 1993-07-13 Fujitsu Ltd Ｄａコンバータ
US5619203A (en) * 1994-10-21 1997-04-08 Lucent Technologies Inc. Current source driven converter
US5977898A (en) * 1997-12-22 1999-11-02 Texas Instruments Incorporated Decoding scheme for a dual resistor string DAC
KR100304955B1 (ko) * 1998-08-20 2001-09-24 김영환 디지털/아날로그변환기
US6121912A (en) 1998-09-30 2000-09-19 National Semiconductor Corporation Subranging analog-to-digital converter and method
US6225929B1 (en) 1998-12-02 2001-05-01 Hewlett-Packard Company Digital-to-analog converter having switchable current sources and resistor string
JP4299419B2 (ja) * 1999-11-08 2009-07-22 富士通マイクロエレクトロニクス株式会社 デジタルアナログ変換回路
US6201491B1 (en) * 2000-01-26 2001-03-13 Microchip Technology Incorporated Digitally switched potentiometer having improved linearity and settling time
JP2003224477A (ja) 2002-01-28 2003-08-08 Sharp Corp Ｄ／ａコンバータ回路およびそれを備えた携帯端末装置ならびにオーディオ装置
US6885236B2 (en) 2002-06-14 2005-04-26 Broadcom Corporation Reference ladder having improved feedback stability
WO2004088848A2 (en) 2003-03-28 2004-10-14 Ess Technology Inc. Improved voltage segmented digital to analog converter
US6781536B1 (en) * 2003-05-12 2004-08-24 Texas Instruments Incorporated Dual-stage digital-to-analog converter
US6995701B1 (en) 2004-03-02 2006-02-07 Maxim Integrated Products, Inc. Multichannel high resolution segmented resistor string digital-to-analog converters
US6958720B1 (en) 2004-04-22 2005-10-25 National Semiconductor Corporation Fine string compensation to minimize digital to analog converter differential nonlinearity error
US6914547B1 (en) 2004-05-04 2005-07-05 Analog Devices, Inc. Triple resistor string DAC architecture
KR100588745B1 (ko) * 2004-07-30 2006-06-12 매그나칩 반도체 유한회사 액정표시장치의 소스 드라이버
JP4525343B2 (ja) 2004-12-28 2010-08-18 カシオ計算機株式会社 表示駆動装置、表示装置及び表示駆動装置の駆動制御方法
US7015847B1 (en) 2005-02-11 2006-03-21 Analog Devices, Inc. Digital to analog converter
US7136002B2 (en) * 2005-04-15 2006-11-14 Analog Devices, Inc. Digital to analog converter
US7330066B2 (en) 2005-05-25 2008-02-12 Himax Technologies Limited Reference voltage generation circuit that generates gamma voltages for liquid crystal displays
ATE419678T1 (de) 2006-02-17 2009-01-15 Sicon Semiconductor Ab Flexibler analog-digital-wandler
JP4931704B2 (ja) 2007-06-21 2012-05-16 オンセミコンダクター・トレーディング・リミテッド Ｄａ変換回路
US7605735B2 (en) 2007-12-05 2009-10-20 Himax Technologies Limited Digital-to-analog converter with R-2R ladder network by polarity control
US7710302B2 (en) 2007-12-21 2010-05-04 International Business Machines Corporation Design structures and systems involving digital to analog converters
US7688240B2 (en) * 2008-05-02 2010-03-30 Analog Devices, Inc. Method and apparatus for calibrating an RDAC for end-to-end tolerance correction of output resistance
US7796060B2 (en) 2008-08-07 2010-09-14 Texas Instruments Incorporated Circuits and methods to minimize nonlinearity errors in interpolating circuits
JP2008293044A (ja) * 2008-08-12 2008-12-04 Seiko Epson Corp 表示装置および表示装置の制御方法
US7982581B2 (en) 2009-02-06 2011-07-19 Analog Devices, Inc. Digital potentiometer architecture with multiple string arrays allowing for independent calibration in rheostat mode
US8188899B2 (en) * 2009-03-31 2012-05-29 Intersil Americas, Inc. Un-buffered segmented R-DAC with switch current reduction
US7956786B2 (en) 2009-10-30 2011-06-07 Analog Devices, Inc. Digital-to-analogue converter
US8907832B2 (en) 2013-03-15 2014-12-09 Qualcomm Incorporated Polarity compensating dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods
US8884799B2 (en) * 2013-03-15 2014-11-11 Qualcomm Incroporated Dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5703588A (en) * 1996-10-15 1997-12-30 Atmel Corporation Digital to analog converter with dual resistor string
US5943000A (en) * 1996-10-24 1999-08-24 Sgs-Thomson Microelectronics S.R.L. Compensated MOS string and DAC employing such a potentiometric string
US5969657A (en) * 1997-07-22 1999-10-19 Analog Devices, Inc. Digital to analog converter
CN101471669A (zh) * 2007-12-28 2009-07-01 上海华虹Nec电子有限公司 数模转换器和数模转换方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109154854A (zh) * 2016-05-23 2019-01-04 高通股份有限公司 基于共享调节器当前供电电压来降低功耗且改善性能的系统和方法
CN109154854B (zh) * 2016-05-23 2022-02-18 高通股份有限公司 基于共享调节器当前供电电压来降低功耗且改善性能的系统和方法
CN107561332A (zh) * 2016-07-01 2018-01-09 施耐德电器工业公司 电绝缘装置
CN107561332B (zh) * 2016-07-01 2021-05-28 施耐德电器工业公司 电绝缘装置
CN109104195A (zh) * 2018-09-13 2018-12-28 京东方科技集团股份有限公司 一种数模转换电路、其使用方法及显示装置
CN109104195B (zh) * 2018-09-13 2022-04-12 京东方科技集团股份有限公司 一种数模转换电路、其使用方法及显示装置
CN112929029A (zh) * 2021-01-21 2021-06-08 电子科技大学 数模转换的电路、集成电路、pcb级电路和读出电路
CN113300710A (zh) * 2021-04-21 2021-08-24 北京大学 一种基于电阻分压和电压插值的转换电路和数模转换器
CN113300710B (zh) * 2021-04-21 2023-11-14 北京大学 一种基于电阻分压和电压插值的转换电路和数模转换器
CN113595552A (zh) * 2021-07-22 2021-11-02 中国科学院微电子研究所 一种应用于数模转换器的非线性校准方法及装置

Also Published As

Publication number Publication date
EP2974030A1 (en) 2016-01-20
CN105191143B (zh) 2017-08-22
US20140347202A1 (en) 2014-11-27
JP2017085660A (ja) 2017-05-18
US9083380B2 (en) 2015-07-14
KR101605478B1 (ko) 2016-03-22
JP2016515365A (ja) 2016-05-26
KR20150126412A (ko) 2015-11-11
US20140266835A1 (en) 2014-09-18
US8884799B2 (en) 2014-11-11
WO2014150831A1 (en) 2014-09-25
EP2974030B1 (en) 2018-04-18
JP6316927B2 (ja) 2018-04-25

Similar Documents

Publication Publication Date Title
CN105191143A (zh) 双串式数模转换器(dac)和相关电路、系统以及方法
US8907832B2 (en) Polarity compensating dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods
EP2710735B1 (en) Compensated current cell to scale switching glitches in digital to analog convertors
EP1738466B1 (en) Digital to analogue converters
JP5076001B2 (ja) 二段式デジタル／アナログ変換器
US5877717A (en) D/A converter with a Gamma correction circuit
JP4639153B2 (ja) ディジタル・アナログ変換器
US8013770B2 (en) Decoder architecture with sub-thermometer codes for DACs
KR100399558B1 (ko) 저전력액정표시드라이버
KR100691362B1 (ko) 분할형 디지털/아날로그 컨버터 및 이를 구비하는 표시장치의 소스 드라이버
WO2013165976A2 (en) Segmented digital-to-analog converter having weighted current sources
KR100780909B1 (ko) 디스플레이 패널 구동 장치 및 그에 사용되는디지털-아날로그 컨버터
JP4299419B2 (ja) デジタルアナログ変換回路
CN108540135A (zh) 一种数模转换器及转换电路
KR100723509B1 (ko) 저항 스트링 컨버터와 커패시터 컨버터를 결합하는디지털-아날로그 컨버팅 드라이버 및 디지털-아날로그컨버팅 방법
KR101684285B1 (ko) 레이아웃 면적을 감소시키는 분할형 디지털 아날로그 변환기
TWI438758B (zh) 灰階電壓解碼器以及包含該解碼器的數位至類比轉換器
JP2000049612A (ja) Ｄ／ａ変換器
JP2000224039A (ja) Ｄａ変換器
TW200903441A (en) Liquid crystal display device and driving device thereof
JP2006127247A (ja) 可変電圧発生回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170822

Termination date: 20210312

CF01 Termination of patent right due to non-payment of annual fee