KR100304955B1 - 디지털/아날로그변환기 - Google Patents

디지털/아날로그변환기 Download PDF

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Abstract

본 발명은 K(K = M + N)비트의 디지털을 아날로그로 변환시 커스 스테이지 (Coarse Stage)의 2M-1개의 제 1 저항들과 파인 스테이지(Fine Stage)를 직렬로 연결시키는 하나의 저항부를 포함하여 구성하므로 소자의 신뢰성 향상 및 소자의 단순화를 향상시키기 위한 디지털/아날로그 변환기에 관한 것이다.
본 발명의 디지털/아날로그 변환기는 디코더로부터 출력되는 디지탈신호를 아날로그신호로 변환함에 있어서, MSB의 비트수가 M이고 LSB의 비트수가 N이며 출력 비트수가 상기 두 비트수의 합인 디코더, 기준전압과 접지사이에 임의의 저항들로 구성된 제 1 저항렬과 상기 제 1 저항렬과 직렬로 연결되며 상기 제 1 저항렬중 어느 하나와 등가저항인 파인 스테이지로 구성된 커스 스테이지의 저항부, 상기 커스 스테이지의 출력 및 파인 스테이지의 출력을 각각 입력받아 그 입력을 매칭하여 각각 출력하며 제 1, 제 2 오피엠프로 구성된 버퍼부와, 상기 버퍼부의 출력 들을 입력받아 합산하여 입력 디지탈 신호에 해당하는 아날로그 신호를 출력하면 넌-인버팅인 제 3 오피엠프와 제 2, 제 3, 제 4, 제 5 저항으로 구성된 덧셈부를 포함하여 구성됨을 특징으로 한다.

Description

디지털/아날로그 변환기{DIGITAL TO ANALOG CONVERTER}
본 발명은 디지털/아날로그 변환기에 관한 것으로, 특히 소자의 신뢰성을 향상시키는 디지털/아날로그 변환기에 관한 것이다.
일반적인 저항렬 디지털/아날로그 변환기에서 디지털에 대응하는 아날로그를 얻기위한 저항렬은 비트(Bit)수에 제한을 받는다.
즉. 예로 10비트의 디지털에 대응하는 아날로그를 얻기위해 210개 즉 1024개의 많은 저항이 필요하기 때문에 차지하는 면적 등 많은 측면에서 저항렬은 비트수에 제한을 받는다.
상기와 같은 이유로 일정 한계 이상의 디지털 K비트에 대응하는 아날로그를 얻기위하여 커스 스테이지(Coarse Stage)와 파인(Fine) 스테이지의 2개의 스테이지로 나누어 사용한다.
여기서, K(bit) = M + N이라고 가정할 경우에 K(bit)에 대하여 전체적으로 커스 스테이지(MSB)는 2M개의 저항을 갖고 파인 스테이지(LSB)는 2N개의 저항을 갖으며, 상기 M은 상기 저항렬의 한계내의 상위 비트(MSB)수이고 상기 N은 그 나머지 하위 비트(LSB)수이다.
K(K = M + N)비트의 디지털을 아날로그로 변환할 때 종래의 저항렬 디지털/아날로그 변환기는 도 1에서와 같이, 커스 스테이지(11), 버퍼(Buffer)부(12), 파인 스테이지(13)와, 출력 버퍼부(14)로 구성된다.
여기서, 상기 커스 스테이지(11)는 기준전압(Vref)과 접지 사이에 직렬연결로 형성되는 2M개의 제 1 저항(15)들과 상기 제 1 저항(15)과 기준전압 사이 및 상기 제 1 저항(15)들 사이와 상기 제 1 저항(15)과 접지 사이에 서로 격번으로 연결된 다수개의 제 1, 제 2 스위치단자들을 포함하여 구성되어 MSB디코더(Decoder)(도시하지 않음)에 의해 제어되는 제 1, 제 2 선택라인(16,17)으로 구성된다.
그리고, 상기 버퍼부(12)는 상기 제 1, 제 2 선택라인(16,17)과 각각 연결된 제 1, 제 2 오피엠프(Op Amp:Operational Amplifier)(18,19)로 구성된다.
이어, 상기 파인 스테이지(13)는 상기 제 1, 제 2 오피엠프(18,19)의 출력라 인 사이에 직렬연결로 형성되는 2N개의 제 2 저항(20)들과 상기 제 2 저항(20)과 제 1 오피엠프(18) 사이 및 상기 제 2 저항(20)들 사이와 상기 제 2 저항(20)과 제 2 오피엠프(19) 사이에 각각 연결된 다수개의 제 3 스위치단자들을 포함하여 구성되어 LSB디코더(도시하지 않음)에 의해 제어되는 제 3 선택라인(21)으로 구성된다.
상기 하나의 제 1, 제 2 저항(15,20) 값은 서로 동일하다.
그리고, 상기 출력 버퍼부(14)는 상기 제 3 선택라인(21)과 연결된 제 3 오피엠프(22)로 구성된다.
상기와 같이 구성된 종래의 저항렬 디지털/아날로그 변환기의 동작 설명은 다음과 같다.
상기 커스 스테이지(11)는 상기 기준전압과 접지 사이에 형성되는 2M개의 제 1 저항(15)들에 의해 0∼기준전압 사이의 다수개의 전압을 갖는다.
이 상태에서 K(K = M + N)비트의 디지털을 아날로그로 변환하기 위한 변환신호가 디지털/아날로그 변환기에 입력되면 상기 커스 스테이지(11)는 상기 MSB디코더에서 상기 입력신호의 MSB에 해당하는 상기 제 1, 제 2 선택라인(16,17)의 제 1, 제 2 스위치단자를 선택 연결시켜 그 값을 상기 버퍼부(12)에 출력한다.
그리고, 상기 버퍼부(12)에서는 상기 선택된 제 1, 제 2 선택라인(16,17)의 출력을 각각 상기 제 1, 제 2 오피엠프(18,19)에서 입력받으며, 상기 제 1 오피엠프(18)의 출력전압을 상기 파인 스테이지(13)의 탑(Top)전압으로써 그리고 상기 제 2 오피엠프(19)의 출력전압을 상기 파인 스테이지(13)의 바텀(Bottom)전압으로써 상기 파인 스테이지(13)에 상기 제 1, 제 2 오피엠프(18,19)의 전압을 출력한다.
이어, 상기 파인 스테이지(13)에서는 상기 제 1, 제 2 오피엠프(18,19)의 출력라인 사이에 형성되는 2N개의 제 2 저항(20)들에 의해 제 1 오피엠프(18)의 전압 ∼제 2 오피엠프(19)의 전압 사이의 다수개의 전압을 갖으며 상기 LSB디코더에서 상기 입력신호의 LSB에 해당하는 상기 제 3 선택라인(21)의 제 3 스위치단자를 선택 연결시켜 그 값을 상기 출력 버퍼부(14)에 출력한다.
그리고, 상기 출력 버퍼부(14)는 상기 제 3 선택라인(21)과 연결된 제 3 오피엠프(22)를 통하여 입력디지탈신호에 해당하는 아날로그를 외부에 출력한다.
그러나 종래의 디지털/아날로그 변환기는 MSB디코더에 의해 제 1, 제 2 선택라인을 각각 선택하여 결정된 커스 스테이지의 출력전압이 제 1, 제 2 오피엠프를거쳐 파인 스테이지의 탑전압과 바텀전압이 되기 때문에, 오피엠프의 오프셋전압의 변동에 의해 파인 스테이지의 탑전압과 바텀전압이 변동되므로 파인 스테이지에서 오류가 발생된다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 K(K = M + N)비트 의 디지털을 아날로그로 변환시 커스 스테이지의 2M-1개의 제 1 저항들과 파인 스테이지를 직렬로 연결시키는 하나의 저항부를 포함하여 구성하므로 소자의 신뢰성 향상을 향상시키는 디지털/아날로그 변환기을 제공하는데 그 목적이 있다.
도 1은 종래의 저항렬 디지털/아날로그 변환기를 나타낸 회로도
도 2는 본 발명의 실시예에 따른 저항렬 디지털/아날로그 변환기를 나타낸 회로도
도 3은 본 발명의 실시예에 따른 저항렬 디지털/아날로그 변환기의 파인 스테이지의 저항 값 조절방법을 나타낸 회로도
도면의 주요부분에 대한 부호의 설명
31 : 저항부 32 : 커스 스테이지
33 : 파인 스테이지 34 : 버퍼부
35 : 덧셈부 36 : 제 1 저항
37 : 제 2 저항 38 : 제 3 저항
39 : 제 4 저항 40 : 제 1 선택라인
41 : 제 2 선택라인 42 : 제 1 오피엠프
43 : 제 2 오피엠프 44 : 제 3 오피엠프
45 : 제 5 저항 46 : 제 6 저항
47 : 제 7 저항 48 : 제 8 저항
본 발명의 디지털/아날로그 변환기는 디코더로부터 출력되는 디지탈신호를 아날로그신호로 변환함에 있어서, MSB의 비트수가 M이고 LSB의 비트수가 N이며 출력 비트수가 상기 두 비트수의 합인 디코더, 기준전압과 접지사이에 임의의 저항들로 구성된 제 1 저항렬과 상기 제 1 저항렬과 직렬로 연결되며 상기 제 1 저항렬중 어느 하나와 등가저항인 파인 스테이지로 구성된 커스 스테이지의 저항부, 상기 커스 스테이지의 출력 및 파인 스테이지의 출력을 각각 입력받아 그 입력을 매칭하여 각각 출력하며 제 1, 제 2 오피엠프로 구성된 버퍼부와, 상기 버퍼부의 출력 들을 입력받아 합산하여 입력 디지탈 신호에 해당하는 아날로그 신호를 출력하며 넌-인버팅인 제 3 오피엠프와 제 2, 제 3, 제 4, 제 5 저항으로 구성된 덧셈부를 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 디지털/아날로그 변환기의 바람직한 실시예를첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 저항렬 디지털/아날로그 변환기를 나타낸 회로도이고, 도 3은 본 발명의 실시예에 따른 저항렬 디지털/아날로그 변환기의 파인 스테이지의 저항 값 조절방법을 나타탠 회로도이다.
K(K = M + N)비트의 디지털을 아날로그로 변환할 때 본 발명의 실시예에 따른 저항렬 디지털/아날로그 변환기는 도 2에서와 같이, 커tm 스테이지(32)와 파인 스테이지(33) 그리고 제 1, 제 2 선택라인(40,41)으로 구성된 저항부(31), 버퍼부(34)와, 덧셈부(35)로 구성된다.
여기서, 상기 커스 스테이지(32)는 상기 기준전압과 접지 사이에 2M-1개의 제 1 저항(36)들과 상기 파인 스테이지(33)가 직렬연결되어 구성된다.
상기 제 1 선택라인(40)은 상기 기준전압과 제 1 저항(36) 및 상기 제 1 저항(36)들 사이 그리고 상기 제 1 저항(36)과 파인 스테이지(33) 사이 및 상기 파인 스테이지(33)와 접지 사이에 각각 연결된 다수개의 제 1 스위치단자들을 포함하여 구성되어 MSB디코더(도시하지 않음)에 의해 제어된다.
또한, 상기 파인 스테이지(33)는 병렬 연결된 저항 등가회로로, 상기 제 1 저항(36)들의 최하단 저항과 접지 사이에 직렬연결인 2N개의 제 2 저항(37)들과 직렬연결인 제 3, 제 4 저항(38,39)이 서로 병렬연결되어 구성된다.
상기 제 2 선택라인(41)은 상기 제 2 저항(37)들 사이에 각각 연결된 다수개의 제 2 스위치단자들 포함하여 구성되어 LSB디코더(도시하지 않음)에 의해 제어된다.
상기 하나의 제 1, 제 2, 제 3 저항(36,37,38) 값은 서로 동일하다.
그리고, 상기 버퍼부(34)는 상기 제 1, 제 2 선택라인(40,41)과 각각 연결된 제 1, 제 2 오피엠프(42,43)로 구성된다.
이어, 상기 덧셈부(35)는 넌-인버팅(Non-inverting)구조로서 제 3 오피엠프(44)와 제 5, 제 6, 제 7, 제 8, 저항(45,46,47,48)으로 구성되어 외부에 최종출력 전압 즉 입력디지탈신호에 해당하는 아날로그를 외부에 출력한다.
또한, 상기 덧셈부(35)의 넌-인버팅구조대신에 인버팅 구조 또는 스위치드 커패시터(Switched Capacitor)로 구성하여도 비슷한 결과를 얻는데 인버팅구조를 사용할 경우 아날로그 출력신호가 반전되어 외부에 출력된다.
상기 제 3 오피엠프(44)의 양의 입력단자는 상기 제 1, 제 2 오피엠프(42,43)의 출력전압을 각각 상기 제 5, 제 6 저항(45,46)을 거쳐 입력받으며, 상기 제 3 오피엠프(44)의 음의 입력단자는 출력단과 접지사이에 각각 연결된 상기 제 7, 제 8 저항(47,48)의 접점에 연결된다.
상기와 같이 구성된 본 발명의 실시예에 따른 저항렬 디지털/아날로그 변환기의 동작 설명은 다음과 같다.
K(K = M + N)비트의 디지털을 아날로그로 변환할 때, 먼저 상기 파인 스테이지(33)의 등가저항은 상기 하나의 제 1 저항(36)값과 같은 값이어야 하므로 상기 제 4 저항(39)의 저항값을 R/(2N-1)으로 한다.
이때, 상기 파인 스테이지(33)의 전체 저항값은 R = (2N-1)×RU가 된다.(RU=상기 제 4 저항(39)의 저항값)
그리고, 상기 제 4 저항(39)의 저항값을 계산하여 상기 파인 스테이지(33)의 전체 저항값을 조절하지만, 도 3에서와 같이 상기 제 4 저항(39)의 저항값보다 조금 작은저항 Ru-X??와 작은 값의 ??저항들 2X개를 직렬연결시켜 각 저항사이를 외부핀으로 빼내서 각각을 접지시켜 본 후 그 출력값을 검사하여 상기 제 4 저항(39)이 정확하게 그 계산값과 같은 저항값을 갖도록 한다.
여기서, 상기 ??값을 Ru/10정도로 작게하고, 저항들 사이의 각 노드(Node)는 칩(Chip)의 핀(Pin)수의 제한을 넘지 않는 정도로 그 수를 정해서 외부 핀으로 빼낸다.
이 상태에서 디지털/아날로그 변환기에 변환신호가 입력되면 먼저 상기 기준전압과 접지 사이에 형성되는 상기 2M-1개의 제 1 저항(36)들과 파인 스테이지(33)에 의해 0 ∼ 기준전압 사이의 다수개의 전압을 갖는 상기 저항부(31)에서는 상기 MSB디코더에서 상기 입력신호의 MSB에 해당하는 상기 제 1 선택라인(40)의 제 1 스위치단자를 선택 연결시켜 그 값을 상기 버퍼부(34)의 제 1 오피엠프(42)에 출력한다.
그리고, 상기 파인 스테이지(33)에서는 상기 LSB디코더에서 상기 입력신호의 LSB에 해당하는 상기 제 2 선택라인(41)의 제 2 스위치단자를 선택 연결시켜 그 값을 상기 버퍼부(34)의 제 2 오피앰프(43)에 출력한다.
이어, 상기 버퍼부(34)는 상기 제 1, 제 2 오피엠프(42,43)의 입력을 매칭(Matching)한 후 출력한다.
그리고, 상기 덧셈부(35)는 상기 제 1, 제 2 오피엠프(42,43)의 출력전압을 각각 상기 제 5, 제 6 저항(45,46)을 거쳐 양의 입력단자에 입력받으며, 양의 입력단자와 음의 입력단자는 내부적으로 서로 가상 단락회로(Virtual Short Circuit)를 구성하므로 양의 입력단자(Vi)는 음의 입력단자에 그대로 나타나서 음의 입력단자는 전위가 Vi가 된다. 또한 일반적으로 오피 엠프의 무한대의 입력 임피던스 (Impedance)의 특성으로 인해 Vi전위의 입력단자와 접지사이의 상기 제 8 저항(48)에 흐르는 전류는 상기 제 7 저항(47)으로만 흘러 최종적인 출력전압은 음의 입력 단자의 전압 Vi 및 상기 제 7 저항(47)과 제 8 저항(48)의 저항비와 부궤환상에 흐르는 전류가 곱해진 전압((제 8 저항/제 7 저항)×부궤환상의 전류)이 더해진 값이 최종출력전압으로 나타난다.
본 발명의 디지털/아날로그 변환기는 K(K = M + N)비트의 디지털을 아날로그 로 변환시 2M-1개의 제 1 저항들과 파인 스테이지를 직렬로 연결시키는 커스 스테이지의 하나의 저항부를 포함하여 구성하므로, 파인 스테이지의 탑전압과 바텀전압이 오피엠프들을 거치지 않고 결정되기 때문에 오피엠프의 오프셋전압의 변동에 파인 스테이지의 탑전압과 바텀전압이 영향을 받지 않으므로 파인 스테이지의 오류 발생이 억제되어 소자의 신뢰성 향상시키는 효과가 있습니다.

Claims (3)

  1. 디코더로부터 상위 비트수가 M이고 하위 비트수가 N인 K(K=M+N)비트의 디지털신호를 아날로그신호로 변환함에 있어서,
    기준전압과 접지단 사이에 동일 크기를 갖는 2M-1의 저항들이 직렬로 연결된 제 1 저항렬을 포함하여 구성되며 상기 디코더에 의해 상기 M에 해당하는 제 1 출력값을 출력하는 커스 스테이지;
    상기 제 1 저항렬과 접지단 사이의 상기 커스 스테이지내에 2N의 저항들이 직렬로 연결된 제 2 저항렬과, 상기 제 2 저항렬과 병렬로 연결된 제 3 저항과 상기 제 1 저항렬의 하나의 저항과 등가저항이 되도록 저항값을 조절할 수 있는 제 3 저항렬로 구성되어 상기 디코더에 의해 상기 N에 해당하는 제 2 출력값을 출력하는 파인 스테이지;
    상기 커스 스테이지와 상기 파인 스테이지의 상기 제 1, 제 2 출력값을 각각 입력받는 제 1, 제 2 오피엠프로 구성되며 그 입력을 매칭하여 각각 출력하는 버퍼부;
    상기 버퍼부의 출력들을 제 3 오피엠프의 양의 입력단자에 입력받으며, 최종적으로 입력 디지털 신호에 해당하는 아날로그 신호를 출력하는 덧셈부를 포함하여 구성됨을 특징으로 하는 디지털/아날로그 변환기.
  2. 제 1 항에 있어서,
    상기 파인 스테이지의 상기 제 3 저항렬은 상기 제 3 저항과 상기 접지단의 사이에 등가 저항값 테스트를 위해 복수개의 직렬연결된 저항들로 구성되며 각 복수개의 저항들의 사이에 외부핀이 연결되어 구성됨을 특징으로 하는 디지털/아날로그 변환기.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 커스 스테이지와 상기 파인 스테이지가 하나의 저항부를 이루며, 상기 저항부의 상기 커스 스테이지는 상기 기준전압과 제 1 저항렬 사이 및 상기 제 1 저항렬의 저항들 사이 그리고 상기 제 1 저항렬과 상기 파인 스테이지 사이 및 상기 파인 스테이지와 접지단 사이에 각각 연결된 다수개의 제 1 스위치단자를 갖고 이를 통해 상기 제 1 출력값을 출력하고, 상기 저항부의 파인 스테이지는 상기 제 2 저항렬의 저항들 사이에 각각 연결된 다수개의 제 2 스위치 단자를 갖고 이를 통해 상기 제 2 출력값을 출력하는 구성을 포함함을 특징으로 하는 디지털/아날로그 변환기.
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Cited By (1)

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Publication number Priority date Publication date Assignee Title
KR101103636B1 (ko) * 2009-11-05 2012-01-11 주식회사 티엘아이 파인 저항 스트링을 공유할 수 있는 디지털 아날로그 변환기

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3281621B2 (ja) * 1999-12-21 2002-05-13 松下電器産業株式会社 高精度ｄａ変換回路
KR100454129B1 (ko) * 2002-05-06 2004-10-26 삼성전자주식회사 코드 변환 장치, 디지털-아날로그 변환 장치, 그리고 지연동기 루프회로
US20040189370A1 (en) * 2003-03-26 2004-09-30 Sharma Navashil V. On die variable resistor
JP4131679B2 (ja) * 2003-05-20 2008-08-13 松下電器産業株式会社 レベルシフト回路
US6924761B2 (en) * 2003-06-19 2005-08-02 Intel Corporation Differential digital-to-analog converter
KR100588745B1 (ko) * 2004-07-30 2006-06-12 매그나칩 반도체 유한회사 액정표시장치의 소스 드라이버
KR100735493B1 (ko) * 2005-06-21 2007-07-04 삼성전기주식회사 디지털/아날로그 변환기
JP4654857B2 (ja) 2005-09-26 2011-03-23 ソニー株式会社 Ｄａ変換装置、ａｄ変換装置、半導体装置
US7580288B2 (en) * 2006-05-24 2009-08-25 Freescale Semiconductor, Inc. Multi-level voltage adjustment
KR100822801B1 (ko) 2006-08-02 2008-04-18 삼성전자주식회사 디지털-아날로그 변환기 및 그것을 포함하는 소스 드라이버
US7501970B2 (en) * 2006-10-30 2009-03-10 Texas Instruments Incorporated Digital to analog converter architecture and method having low switch count and small output impedance
KR100814255B1 (ko) 2006-12-22 2008-03-17 매그나칩 반도체 유한회사 디지털-아날로그 변환기
KR100912090B1 (ko) * 2007-02-14 2009-08-13 삼성전자주식회사 디지털-아날로그 변환기 및 디지털-아날로그 변환방법
US8242944B2 (en) * 2007-04-26 2012-08-14 Renesas Electronics Corporation Digital-to-analog converter circuit including adder drive circuit and display
TWI375806B (en) * 2007-08-07 2012-11-01 Himax Tech Ltd Apparatus for testing driving circuit in display
KR100892250B1 (ko) * 2007-08-22 2009-04-09 한국과학기술원 디스플레이 구동 장치
US7474245B1 (en) * 2007-09-13 2009-01-06 Himax Technologies Limited Digital-to-analog converter
US8188899B2 (en) * 2009-03-31 2012-05-29 Intersil Americas, Inc. Un-buffered segmented R-DAC with switch current reduction
US8907832B2 (en) 2013-03-15 2014-12-09 Qualcomm Incorporated Polarity compensating dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods
US8884799B2 (en) * 2013-03-15 2014-11-11 Qualcomm Incroporated Dual-string digital-to-analog converters (DACs), and related circuits, systems, and methods
KR102131746B1 (ko) * 2013-09-27 2020-07-08 인텔 코포레이션 Stt-mram 사이즈와 쓰기 오류율을 최적화하기 위한 장치 및 방법
US9478273B2 (en) 2013-10-31 2016-10-25 Intel Corporation Low resistance bitline and sourceline apparatus for improving read and write operations of a nonvolatile memory
WO2016201596A1 (en) * 2015-06-15 2016-12-22 Micron Technology, Inc. Apparatuses and methods for providing reference voltages
CN106330194B (zh) * 2016-08-15 2017-11-10 京东方科技集团股份有限公司 一种数模转换电路、显示面板及显示装置
KR101892826B1 (ko) * 2016-12-26 2018-08-28 삼성전기주식회사 스위칭 노이즈가 개선된 다단 저항열 디지털-아날로그 변환기
KR101892827B1 (ko) * 2016-12-28 2018-08-28 삼성전기주식회사 온도 보상 기능을 갖는 전압 생성 회로
US10088857B1 (en) * 2017-09-26 2018-10-02 Apple Inc. Highly granular voltage regulator
JP7075607B2 (ja) * 2018-09-25 2022-05-26 サンケン電気株式会社 アナログデジタル変換器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4543560A (en) 1984-02-17 1985-09-24 Analog Devices, Incorporated Two-stage high resolution digital-to-analog converter
JPH09270707A (ja) * 1996-04-03 1997-10-14 Rohm Co Ltd ディジタル／アナログ変換器及びそれを用いた制御装置
TW382858B (en) * 1998-03-10 2000-02-21 Winbond Elelctronics Corp Device for providing multiple reference voltages

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101103636B1 (ko) * 2009-11-05 2012-01-11 주식회사 티엘아이 파인 저항 스트링을 공유할 수 있는 디지털 아날로그 변환기

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Publication number Publication date
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KR20000014400A (ko) 2000-03-15

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