KR102131746B1 - Stt-mram 사이즈와 쓰기 오류율을 최적화하기 위한 장치 및 방법 - Google Patents

Stt-mram 사이즈와 쓰기 오류율을 최적화하기 위한 장치 및 방법 Download PDF

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Abstract

장치가 기술되어 있는데, 이 장치는: 제1 셀렉트-라인; 제2 셀렉트-라인; 비트-라인; 저항성 메모리 소자와 트랜지스터를 포함하는 제1 비트-셀 - 이 제1 비트-셀은 상기 제1 셀렉트-라인과 상기 비트-라인에 결합됨; 상기 제1 셀렉트-라인에 결합된 입력과 상기 제2 셀렉트-라인에 결합된 출력을 가진 버퍼; 및 저항성 메모리 소자와 트랜지스터를 포함하는 제2 비트-셀 - 이 제2 비트-셀은 상기 제2 셀렉트-라인과 상기 비트-라인에 결합됨 - 을 포함한다. 복수의 행을 포함하는 자기 랜덤 액세스 메모리(MRAM)가 기술되어 있는데, 각각의 행은: 복수의 비트-셀 - 각각의 비트-셀은 트랜지스터에 결합된 MTJ 디바이스를 가짐 -; 및 복수의 버퍼 - 각각은 상기 복수의 비트-셀 중 비트-셀들의 그룹에 대한 셀렉트-라인 신호를 버퍼링하는 것임 -; 및 복수의 비트-라인 - 각각의 행은 해당 행의 상기 복수의 비트-셀 사이에 단일 비트-라인을 공유함 - 을 포함한다.

Description

STT-MRAM 사이즈와 쓰기 오류율을 최적화하기 위한 장치 및 방법{APPARATUS AND METHOD TO OPTIMIZE STT-MRAM SIZE AND WRITE ERROR RATE}
비휘발성의 온칩 내장형 MRAM(magnetic random access memory)은 고밀도 SRAM(static random access memory)을 초과하는 메모리 밀도를 가지고 있어 에너지 및 계산 효율을 가능하게 할 수 있다. 그러나, 진보된 CMOS(예를 들어, 14nm 이하의 CMOS 공정 기술 노드들)와 통합된 선도적인 STT-MRAM(Spin-Transfer Torque Magnetic Random Access Memory)은 비트-셀의 프로그래밍(즉, 쓰기 동작) 동안에 고전압 및 고전류 밀도 문제들을 겪는다.
예를 들어, 진보된 CMOS 공정 기술과 통합된 STT-MRAM은 역평행(anti-parallel)에서 평행 상태로의 쓰기 동작 동안에 MRAM 디바이스의 고유한 높은 저항에 의해 야기되는 불충분한 구동 전류를 나타낸다. 진보된 CMOS 공정 기술과 통합된 STT-MRAM은 또한 불충분한 구동 전류로 인해 MTJ 기반 MRAM에서 높은 쓰기 오류율 및/또는 저속 스위칭(예를 들어, 20ns 초과)을 나타낸다. 진보된 CMOS 공정 기술과 통합된 STT-MRAM은 또한 쓰기 구동 회로 근처의 비트들의 과구동으로 인해 신뢰성 문제들을 나타낸다. 이들 및 다른 문제들은 CMOS 공정이 더 낮은 금속-0(M0) 피치들로 스케일링됨에 따라 커질 것으로 예상된다.
본 개시의 실시예들은, 이하에 주어지는 상세한 설명으로부터 그리고 본 개시의 다양한 실시예들의 첨부 도면들로부터 보다 충분히 이해될 것이지만, 이들은 본 개시내용을 특정 실시예들로 제한하는 것으로 해석되어서는 안 되며, 설명 및 이해만을 위한 것이다.
도 1a-b는 구동 측에 더 가까이 있는 비트-셀들에 대해 높은 응력을 생성하고 구동 측에서 더 멀리 있는 비트-셀들에 대해 높은 쓰기 오류율을 생성하는 MRAM(magnetic random access memory) 어레이의 행들을 예시한다.
도 2는 본 개시의 일 실시예에 따른, 셀렉트-라인(SL) 신호 경로에 리피터들이 내장된 MRAM 어레이의 행을 예시한다.
도 3a는 본 개시의 일 실시예에 따른 도 1a-b의 전통적인 스킴의 MTJ(magnetic tunneling junction) 디바이스들에 대한 구동 전압과 전류를 나타내는 플롯을 예시한다.
도 3b는 본 개시의 일 실시예에 따른, 도 2의 스킴에서 사용되는 MTJ 디바이스들에 대한 구동 전압과 전류를 나타내는 플롯을 예시한다.
도 4는 본 개시의 일 실시예에 따른, SL 신호 경로에 리피터가 있는 MRAM 어레이의 2개의 행의 부분의 레이아웃을 예시한다.
도 5는 본 개시의 일 실시예에 따른, SL 신호 경로에 2개의 리피터가 있는 MRAM 어레이의 2개의 행의 부분의 레이아웃을 예시한다.
도 6은 본 개시의 일 실시예에 따른, 리피터들이 내장된 MRAM 어레이를 형성하기 위한 방법의 흐름도이다.
도 7은 본 개시의 일 실시예에 따른, SL 신호 경로에 리피터들이 내장된 MRAM 어레이를 가진 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC (System-on-Chip)이다.
도 1a-b는 구동 측에 더 가까이 있는 비트-셀들에 대해 높은 응력을 생성하고 구동 측에서 더 멀리 있는 비트-셀들에 대해 높은 쓰기 오류율을 생성하는 MRAM 어레이의 행들을 예시한다. 도 1a는 복수의 MTJ 기반 비트-셀들(즉, 셀[0] 내지 셀[N], 여기서 'N'은 1보다 큰 정수임)에 대한 비트-라인(BL) 신호 경로를 구동하기 위한 쓰기 드라이버를 가진 MRAM 어레이의 행(100)을 예시한다. 각각의 비트-셀은, 자유 강자성층은 BL에 결합되고, 고정 강자성층은 트랜지스터, 예를 들어, n형 트랜지스터(선택 트랜지스터라고도 함)에 결합되고, 트랜지스터의 게이트 단자는 워드-라인(WL)에 결합된 MTJ 디바이스를 포함한다.
예를 들어, 셀[0]은 n형 트랜지스터 MN0와 직렬로 결합된 MTJ0 디바이스를 가지며 여기서 MN0의 드레인 단자는 고정 강자성층에 결합되고, MN0의 소스 단자는 셀렉트-라인(SL) 신호 경로에 결합되고, 게이트 단자는 워드-라인 WL[0]에 결합되도록 되어 있다. 마찬가지로, 셀[N]은 n형 트랜지스터 MNN과 직렬로 결합된 MTJN 디바이스를 가지며 여기서 MNN의 드레인 단자는 고정 강자성층에 결합되고, MNN의 소스 단자는 SL 신호 경로에 결합되고, 게이트 단자는 워드-라인 WL[N]에 결합되도록 되어 있다.
각각의 비트-셀에 대한 읽기 및 쓰기 전류 경로들은 동일하여, 많은 설계 절충들을 초래한다. 예를 들어, 읽기 동작 동안에는, 쓰기 동작 동안보다 MTJ 디바이스의 더 높은 저항이 요망된다. 그러나, 읽기 및 쓰기 전류들을 통과시키기 위해 동일한 전류 경로들을 가지는 것은 읽기 및 쓰기 동작들에 대해 상이한 저항들을 갖는 것을 단념시킨다. 비트-셀에 논리 하이를 쓰기 위해서는, BL이 SL에 비하여 높여지고, 비트-셀에 논리 로우를 쓰기 위해서는, BL이 SL에 비해 낮추어진다. 비트-셀로부터 읽기 위해서는, SL이 논리 로우로 설정되고 MTJ 디바이스 저항이 약한 전류(예를 들어, 쓰기 전류의 1/8)를 이용하여 감지된다. 동일한 행 내의 모든 비트-셀들은 동일한 BL 및 SL을 공유한다. 도 1a에서, WL[0]이 선택되고 다른 비트-셀들에 대한 WL은 논리 로우, 즉, 접지로 설정된다. 결과적인 전류 경로는 셀[0]에 높은 응력을 생성하는 점선 화살표 경로로 도시되어 있다.
비트-셀들은 터널 접합 기반 MTJ 디바이스들의 큰 쓰기 전류(예를 들어, 100μA 초과) 및 큰 전압(예를 들어, 0.7V 초과) 요건들을 가질 수 있다. 비트-셀들은 MTJ 기반 MRAM에서 높은 쓰기 오류율들 및/또는 저속 스위칭(예를 들어, 20ns 초과)을 가질 수 있다. 비트-셀들은 또한 자기 터널 접합들에서의 터널링 전류로 인해 신뢰성 문제들을 가질 수 있다. 예를 들어, MTJ 디바이스 내의 절연체층은 큰 전류의 흐름을 방해하는 배리어(예를 들어, 1KΩ 내지 10KΩ)이고, 낮은 전류 흐름일수록 더 많은 쓰기 오류들을 유발한다.
도 1b는 마지막 셀[N]이 WL[N]에 의해 선택되는 MRAM 어레이의 행(120)을 예시한다. 이 예에서, WL[N]은 논리 하이인 반면 다른 비트-셀들에 대한 WL들은 논리 로우이다. 셀[N]에 대한 쓰기 오류들을 피하기 위해서는, 쓰기 드라이버는 BL 및 SL 양쪽 모두의 신호 경로들에서의 기생 저항들에 의해 야기되는 IR(즉, 전류×저항) 강하를 보상할 큰 전류를 구동해야 한다. 전류 경로는 굵은 점선으로 도시되어 있다. 이 예에서는, 구동 측에서 더 멀리 있는 비트-셀들에 대한 쓰기 오류들을 줄이기 위해 높은 전류가 사용된다. 그러나, 구동 측에 더 가까이 있는 비트-셀들은 쓰기 오류들을 줄이기 위해 사용되는 높은 전류 때문에 높은 응력을 경험한다.
CMOS 공정 노드들이 축소되고, 더 높은 메모리 밀도들이 요구됨에 따라, MRAM들은 공정에서 하위 금속층들을 더 많이 사용하여 형성된다. 하위 금속층들은 상위 금속층들보다 더 작은 피치들을 제공하며, 따라서 더 조밀한 MRAM들을 가능하게 한다. 그러나, 하위 금속층들은 높은 IR(즉, 전류×저항) 강하를 가진다. 더 높은 IR 강하는 낮은 구동 전류에 대해 높은 쓰기 오류율 및/또는 저속 스위칭을 야기한다. 쓰기 오류율을 개선하고 스위칭 프로세스의 속도를 높이기 위해, 높은 구동 전류가 사용될 수 있지만, 그러한 전류는 쓰기 구동 회로 근처의 비트-셀들의 과구동으로 인해 신뢰성 문제들을 야기할 수 있다.
실시예들은 SL 신호 경로에 상이한 간격을 두고 리피터가 삽입되는 비트-셀 행을 설명한다. 일 실시예에서, 리피터들은 SL 신호 경로에 주기적인 간격을 두고 배치된다. 일 실시예에서, 리피터들은 쓰기 동작을 위해 MTJ 디바이스 기반 비트-셀들에 의해 사용되는 양방향 전류들을 보존한다. 일 실시예에서, BL 신호 경로는 MTJ 디바이스 기반 비트-셀들의 읽기를 허용하는 연속 신호 경로이다(즉, 신호 경로에 리피터들을 갖지 않는다). 일 실시예에서, 리피터는 하나의 인버터가 다른 하나의 인버터를 구동하도록 2개의 인버터가 직렬로 함께 결합된 CMOS 기반 버퍼이다.
실시예들은 쓰기 오류율을 낮추면서 MTJ 디바이스 기반 비트-셀들에 높은 응력을 야기하지 않고 MTJ 디바이스 기반 비트-셀들에 대한 구동 전류의 개선을 가능하게 한다. 일 실시예에서, 비트-셀에서 MTJ를 가로지르는 최대 인가 전압은 리피터의 Vcc-VSL로 제한되고, 여기서 Vcc는 전원이고 VSL은 SL 신호 경로상의 전압이다. 실시예들은 선택 트랜지스터들이 SL 신호 경로상의 소스 전압 신호 저항 강하의 감소된 저하를 겪는 것을 가능하게 한다. 상기 기술적 효과들은 비제한적인 기술적 효과들이다. 실시예들로부터 다른 기술적 효과들이 추론될 수 있다.
이하의 설명에서는, 본 개시의 실시예들의 보다 철저한 설명을 제공하기 위해 다수의 상세 사항들이 논의된다. 그러나, 통상의 기술자에게는, 본 개시의 실시예들이 이러한 특정 상세 사항들 없이도 실시될 수 있다는 점이 명백할 것이다. 다른 경우들에서는, 본 개시의 실시예들을 불명료하게 하는 것을 회피하기 위해서, 잘 알려진 구조들 및 디바이스들은, 상세하게보다는, 블록도 형태로 도시된다.
실시예들의 대응하는 도면들에서, 신호들은 라인들로 표현된다는 점에 유의한다. 일부 라인들은, 더 주요한 구성 신호 경로들을 표시하기 위해서, 더 두꺼울 수 있고/있거나, 주요 정보 흐름 방향을 표시하기 위해서, 하나 이상의 단부에 화살표들을 가질 수 있다. 이러한 표시들은 제한적인 것으로 의도되지 않는다. 오히려, 라인들은 회로 또는 논리 유닛의 보다 용이한 이해를 촉진하기 위해서 하나 이상의 예시적인 실시예들과 관련하여 사용된다. 설계 요구들 또는 선호도들에 의해 좌우되는, 임의의 표현된 신호는, 어느 방향으로도 이동할 수 있고 실제로는 임의의 적합한 유형의 신호 스킴으로 구현될 수 있는 하나 이상의 신호를 포함할 수 있다.
명세서 전체를 통해, 및 청구항들에서, 용어 "연결된"은, 임의의 중간 디바이스 없이, 연결되는 물체들 간의 직접적인 전기 연결을 의미한다. 용어 "결합된"은, 연결되는 물체들 간의 직접적인 전기 연결 또는 하나 이상의 수동 또는 능동 중간 디바이스들을 통한 간접 연결을 의미한다. 용어 "회로"는 원하는 기능을 제공하기 위해 서로 협력하도록 배열된 하나 이상의 수동 및/또는 능동 컴포넌트를 의미한다. 용어 "신호"는 적어도 하나의 전류 신호, 전압 신호, 또는 데이터/클록 신호를 의미한다. 단수 표현("a", "an" 및 "the")의 의미는 복수 참조를 포함한다. "에서(in)"의 의미는 "에서(in)" 및 "상에(on)"를 포함한다.
용어 "스케일링"이란 일반적으로 하나의 공정 기술로부터 또 다른 더 진보된 공정 기술로 설계(구성도 및 레이아웃)를 변환하는 것을 말한다. 용어 "스케일링"이란 또한, 동일한 기술 노드 내에서 레이아웃과 디바이스를 축소(downsize)하는 것을 말한다. 용어 "스케일링"이란 또한, 신호 주파수를, 또 다른 파라미터, 예를 들어 전원 레벨에 관하여 조절하는 것(예를 들어, 늦추는 것)을 말할 수도 있다. "실질적으로(substantially)", "근접한(close)", "대략(approximately)", "근처의(near)" 및 "약(about)"이라는 용어들은 일반적으로 목표 값의 +/- 20% 내에 있는 것을 말한다.
달리 특정되지 않는 한, 공통 대상을 설명하기 위해 서수 형용사 "제1", "제2" 및 "제3" 등을 이용하는 것은, 유사한 대상들의 상이한 경우들이 언급되고 있다는 것을 나타낼 뿐이며, 이렇게 설명된 대상들이, 시간적으로, 공간적으로, 순위적으로 또는 임의의 다른 방식으로, 주어진 순서로 있어야 한다는 것을 암시하려고 의도되는 것은 아니다.
실시예들을 위해, 트랜지스터들은, 드레인, 소스, 게이트 및 벌크 단자들을 포함하는 금속 산화물 반도체(MOS) 트랜지스터들이다. 트랜지스터들은 Tri-Gate 및 FinFet 트랜지스터들, GAA(Gate All Around) 실린더형 트랜지스터들, 또는 탄소 나노 튜브들이나 스핀트로닉(spintronic) 디바이스들과 같이 트랜지스터 기능성을 구현하는 다른 디바이스들을 또한 포함한다. 소스 및 드레인 단자들은, 동일한 단자들일 수 있으며, 본 명세서에서 교환가능하게 사용된다. 통상의 기술자들은 다른 트랜지스터들, 예를 들어, 바이폴라 접합 트랜지스터들―BJT PNP/NPN, BiCMOS, CMOS, eFET, 기타 등등이 본 개시의 범위를 벗어나지 않고 사용될 수 있다는 것을 알 것이다. 용어 "MN"은 본원에서 n형 트랜지스터(예를 들어, NMOS, NPN BJT 등)를 나타내고, 용어 "MP"는 p형 트랜지스터(예를 들어, PMOS, PNP BJT 등)를 나타낸다.
도 2는 본 개시의 일 실시예에 따른, 셀렉트-라인(SL) 신호 경로에 리피터들이 내장된 MRAM 어레이의 행(200)을 예시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 점을 지적한다.
일 실시예에서, 행(200)은 WL[0] 내지 WL[N]에 의해 각각 제어되는 복수의 MTJ 디바이스 기반 비트-셀들―셀[0]-셀[N]을 포함한다. 실시예들은 MTJ 디바이스들에 관련하여 기술되지만, 실시예들은 다른 저항성 메모리 디바이스들에 대해 이용될 수도 있다. 저항성 메모리 디바이스들은 다음에 언급한 것들 중 적어도 하나를 포함할 수 있다: 상변화 메모리 소자들, 강유전성 메모리 소자들, 금속-절연체 트랜지스터 메모리 소자들, 도전성 브리지 메모리 소자들, 산화물 저항성 메모리 소자들. 일 실시예에서, 각각의 MTJ 디바이스 기반 비트-셀은 각각의 MTJ 디바이스(예를 들어, MTJ0-MTJN) 및 선택 트랜지스터(예를 들어, MN0-MNN)를 포함한다. 일 실시예에서, 행(200)은 SL 신호 경로에 배치된 버퍼1(리피터라고도 불림)을 포함한다. 일 실시예에서, SL 드라이버는 SLin 신호를 SL 신호 경로상으로 구동한다. 일 실시예에서, 버퍼1은 SL 신호 경로상의 신호를 증폭하고 증폭된 SL 신호를 행(200) 내의 다른 셀들에 대한 SL_d 신호 경로상에 제공한다. 실시예는 단일 리피터 셀을 예시하지만, 다수의 리피터 셀이 SL 신호를 리피트(repeat)하기 위해 SL 신호 경로에 포함된다. 일 실시예에서, 쓰기 드라이버가 BLin 신호를 수신하고 BL 신호를 행(200) 내의 모든 비트-셀들에 결합되는 연속 BL 신호 경로를 통하여 구동한다.
일 실시예에서, 버퍼1은 제1 인버터와 제2 인버터를 포함한다. 일 실시예에서, 제1 인버터는 n형 트랜지스터 MNi1과 직렬 결합된 p형 트랜지스터 MPi1을 포함한다. 일 실시예에서, 제2 인버터는 n형 트랜지스터 MNi2과 직렬 결합된 p형 트랜지스터 MPi2를 포함한다. 일 실시예에서, 제1 인버터의 출력 n1은 제2 인버터의 입력 n1에 결합된다. 일 실시예에서, 제1 인버터의 입력은 SL 신호 경로에 결합되고, 제2 인버터의 출력은 SL_d 신호 경로에 결합된다.
MTJ 디바이스들은 양방향 쓰기 프로세스를 이용하며, 즉, 전류가 인에이블된 비트-셀의 MTJ 디바이스를 통하여 양방향으로 전달된다. 양방향 쓰기 프로세스를 이용하는 한 가지 이유는 스핀 토크를 평행에서 역평행 상태(즉, 논리 하이 상태)로 그리고 역평행 상태에서 평행 상태(즉, 논리 로우 상태)로 스위칭하기 위한 것이다. 일 실시예에서, 논리 하이가 MTJ 디바이스 기반 비트-셀에 기입되는 쓰기 동작 동안에는, 전류가 BL 신호 경로에서 MTJ 디바이스로 흐른다. 그러한 실시예에서, SL 신호 경로는 쓰기 드라이버에 의해 논리 로우 레벨(즉, VSS)에 유지되고 이는 MTJ 디바이스 전류가 MTJ 디바이스의 자유 강자성층에서 MTJ 디바이스의 고정 강자성층으로 흐르게 한다. 일 실시예에서, 논리 로우가 비트-셀에 기입되는 쓰기 동작에서의 전류는 논리 하이를 기입할 때 이용되는 것과 반대 방향이다.
일 실시예에서, 리피터들(예를 들어, 버퍼 1)은 도 1a-b에 관련하여 논의된 과구동(및 높은 응력) 문제들을 실질적으로 줄이기 위해 SL 신호를 구동하기 위한 SL 신호 경로에만 배치된다. 그러한 실시예에서, SL 신호 경로상의 구동 전압은 리피터들에 의해 국소적으로 생성된다.
도 3a는 도 1a-b의 전통적인 스킴의 MTJ(magnetic tunneling junction) 디바이스들에 대한 구동 전압과 전류를 나타내는 플롯(300)을 예시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3a의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 점을 지적한다.
이 예에서는, 전형적인 MRAM 어레이의 MTJ 디바이스를 가로지르는, 쓰기 전류와 쓰기 전압이 예시되어 있다. 이 예에서는, 512 비트 MRAM 어레이가 고려된다. 플롯(300)의 x-축은 선택된 비트-셀(즉, 선택된 WL에 대한 인덱스)이다. 플롯(300)의 왼쪽의 y-축은 μA 단위의 MTJ 구동 전류이다. 플롯(300)의 오른쪽의 y-축은 MTJ 디바이스를 가로지르는 전압이다. 상부의 수평 파선은 MTJ 기반 비트-셀에 인가될 수 있는 최대 신뢰 전압(VMaxReliable)이다. 하부의 수평 파선은 그 아래에서는 구동 전류(Idrive)가 쓰기 오류율이 임계 레벨 위로 초과하게 하는 전압 레벨이다.
이 예에서는, 60μA의 Idrive는 MTJ 디바이스의 쓰기 오류율(WER)을 충족시키기 위한 한계로 간주된다. 파형(301)은 512 MRAM 어레이에서 선택된 상이한 비트-셀들에 대한 MTJ 디바이스 구동 전류를 나타낸다. 이 예에서, VMaxReliable 목표는 MTJ 디바이스를 가로지르는 인가된 전압이 비트-셀 내의 MTJ 디바이스의 장시간 신뢰성에 영향을 미치지 않는 신뢰성 요건들을 충족시키기 위해 0.8V로 설정된다. 파형(302)은 512 MRAM 어레이에서 선택된 상이한 비트-셀들에 대한 MTJ 디바이스를 가로지르는 전압을 나타낸다.
도 3a에 도시된 것과 같은, 전통적인 스킴은 WL들(300-512)에 대해 증가된 쓰기 오류율을 겪는다(즉, 플롯(300)의 오른쪽의 음영 영역). 이 예에서, 드라이버에 더 가까이 있는 비트-셀들에 대해서는 VMaxReliable이 초과되어 WL들(1-50)에 대한 MTJ 디바이스들에서 신뢰성 문제들을 야기한다(즉, 플롯(300)의 왼쪽의 음영 영역).
도 3b는 일 실시예에 따른, 도 2의 스킴에서 사용되는 MTJ 디바이스들에 대한 구동 전압과 전류를 나타내는 플롯(320)을 예시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3b의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 점을 지적한다.
도 2의 실시예에서, MTJ 디바이스를 가로지르는 쓰기 전류는 쓰기 오류율 목표들을 충족시키기 위해 요구되는 Idrive보다 높게 유지된다. 파형(321)은 512 MRAM 어레이에서 선택된 상이한 비트-셀들에 대한 MTJ 디바이스 구동 전류를 나타낸다. (SL 신호 경로상의 리피터들을 이용하는) 도 2의 실시예에서, 512 비트 MRAM 어레이의 비트 행에서 어디든 인가되는 최대 전압은 리피트된 드라이버 및 선택 트랜지스터(즉, MTJ 디바이스에 결합된 n형 트랜지스터)의 Vcc-VSL 미만이다. 파형(322)은 512 MRAM 어레이에서 선택된 상이한 비트-셀들에 대한 MTJ 디바이스(들)를 가로지르는 전압을 나타낸다.
도 2의 실시예는 비트-셀에 대한 구동 전류를 개선하고 주어진 쓰기 펄스 폭에 대해 행을 가로질러 더 낮은 쓰기 오류율을 허용한다. 도 2의 실시예는 또한 MTJ 디바이스를 가로지르는 최대 인가 전압을 리피터의 VSS-VSL로 제한한다. 이 실시예들에서, 선택 트랜지스터들은 소스 전압의 감소된 저하를 겪는데 그 이유는 SL 저항 강하가 도 1a-b의 전통적인 스킴에 비해 감소되기 때문이다.
도 4는 일 실시예에 따른, SL 신호 경로에 리피터가 있는 MRAM 어레이의 2개의 행의 부분의 레이아웃(400)을 예시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 4의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 점을 지적한다.
레이아웃(400)은 하위 금속층들에 대한 단방향 설계 규칙과 일치하는 예시적인 레이아웃이다. 이 예시적인 실시예에서는, 총 4개의 비트-셀과 함께 2개의 비트-셀 행이 도시되어 있다. 첫 번째 행에서, 점선 박스들로 도시된 비트-셀들은 비트-셀 1_1 및 비트-셀 2_1이다. 두 번째 행에서, 점선 박스들로 도시된 비트-셀들은 비트-셀 1_2 및 비트-셀 2_2이다. 각각의 비트-셀은 WL에 결합된 그 각각의 MTJ 디바이스 및 선택 트랜지스터를 가진다. 이 예에서, 비트-셀 1_1은 WL1에 결합된 MTJ1_1 디바이스 및 선택 트랜지스터를 포함한다. 비트-셀 1_2는 WL1에 결합된 MTJ1_2 디바이스 및 선택 트랜지스터를 포함한다. 비트-셀 2_1은 WL2에 결합된 MTJ2_1 디바이스 및 선택 트랜지스터를 포함한다. 비트-셀 2_2는 WL2에 결합된 MTJ2_2 디바이스 및 선택 트랜지스터를 포함한다.
이 예에서, MTJ 기반 비트-셀들은 수직으로 2개의 M0 라인(금속 제로) 및 수평으로 1.5 폴리 피치들을 포함한다. 일 실시예에서, 선택 트랜지스터(즉, n형 트랜지스터)는 드레인 측에서 MTJ 디바이스와 접촉하고 메탈 M0를 통해 소스 측에서 SL과 접촉한다. 일 실시예에서, MTJ 디바이스는 BEOL(back-end-of-the line) 금속층들 M1-V1-M2-V2-M3-V3 사이에 형성되고, 여기서 M1은 제1 금속층이고, V1은 M1을 M2에 연결하는 비아이고, M2는 제2 금속층이고, V2는 M2를 M3에 연결하는 비아이고, M3는 제3 금속층이고, V3은 금속 3을 상위 금속에 연결하는 비아이다. 이 실시예에서, 각각의 비트-셀 내의 MTJ 디바이스는 한 측은 n형 트랜지스터의 드레인 단자와 접촉하고 다른 한 측은 M4(즉, 금속 4)로부터의 BL과 접촉한다. 여기서, 콘택트들(비아들을 나타냄)은 크로스 라인들을 가진 박스들로 도시되어 있다.
이 실시예에서, BL은 M2에 형성되는 데 반해 SL은 M0에 형성되는데, 즉, BL_1(행 1의 비트-라인)은 M2에 있고, BL_2(행 2의 비트-라인)은 M2에 있고, SL_1(행 1의 셀렉트 라인)은 M0에 있고, SL_1_d(리피트된 후의 행 1의 셀렉트 라인)은 M0에 있고, SL_1, 및 SL_2(행 2의 셀렉트 라인)는 M0에 있다. 일 실시예에서, BL은 연속이고 리피트되지 않는다.
일 실시예에서, 리피터(또는 버퍼1)가 도시된 바와 같이 비트-셀들 사이에 형성된다. 일 실시예에서, 리피터는 n 및 p 웰들을 이용하여 형성된다. 일 실시예에서, 전원(Vcc)과 접지는 M1을 이용하여 셀에 도입되고, 버퍼1에서 디바이스들의 게이트들의 방향에 평행하게 연장한다. 여기서, G1은 MNi1의 게이트 단자이고, G2는 MPi1의 게이트 단자이고, G3는 MNi2의 게이트 단자이고, G4는 MPi2의 게이트 단자이다. 이 실시예에서, MP1 및 MP2 확산 영역들은 전원 및 접지 레일들에 수직으로 연장한다. 일 실시예에서, 게이트에 평행한 MRAM 어레이의 길이는 게이트에 수직인 어레이의 길이보다 작다. 이 실시예에서, M1 라인에서의 전압 강하는 무시해도 될 정도이다. 이 실시예에서, 리피터 게이트들 G1 및 G2는 SL_1에 결합되고 게이트들 G3 및 G4는 SL_1_d에 결합된다. 그리고 SL_1_d는 MTJ2_1 디바이스의 소스 단자에 결합된다.
일 실시예에서, SL은 M1에 형성되고 BL은 M3에 형성된다. 그러한 실시예에서, MTJ 디바이스는 V1, M2, 및 V2 용으로 전용되는 영역에 형성된다. 일 실시예에서, SL은 M2에 형성되고 BL은 M4에 형성된다. 그러한 실시예에서, MTJ 디바이스는 V3, M3, 및 V4 용으로 전용되는 영역에 형성된다.
도 5는 본 개시의 일 실시예에 따른, SL 신호 경로에 2개의 리피터가 있는 MRAM 어레이의 2개의 행의 부분의 레이아웃(500)을 예시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 5의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 점을 지적한다.
레이아웃(500)은 레이아웃(400)의 하이 레벨 추상화이지만, 2개의 리피터가 있다. 이 실시에에서, 리피터 1(즉, 버퍼1)은 행 1에 대한 SL을 리피트하는 반면 리피터 2(즉, 버퍼 2)는 행 2에 대한 SL을 리피트한다. 일 실시예에서, 이 리피터들은 행들을 따라 톱니 방식으로 엇갈리게 배치된다. 리피터들을 보는 다른 방법은 그것들이 MRAM 어레이의 다수의 대각선을 따라 배치된다는 것이다. 실시예들에서, BL은 각각의 행 전체에 걸쳐 계속 연속이지만, 버퍼 영역 "위로 넘어야(fly over)" 할 것이다.
예를 들어, BL_1은 M2에서 연장하고 나서 버퍼2 영역 위로 M4를 이용하여 라우팅되고, 다시 M2로 돌아온다. 마찬가지로, BL_2는 버퍼1 영역 위로 M4를 이용하여 라우팅되고, 버퍼1 영역을 가로지른 후에 다시 M2로 돌아온다. 실시예들에서 도시된 바와 같이 행의 비트-셀들 사이에 리피터들을 채우는 것은 도 1a-b에 관련하여 논의된 불리한 점들을 겪지 않는 고밀도 MRAM 어레이들의 형성을 가능하게 한다.
도 6은 본 개시의 일 실시예에 따른, 리피터들이 내장된 MRAM 어레이를 형성하기 위한 방법의 흐름도(600)이다. 도 6을 참조한 흐름도 내의 블록들이 특정한 순서로 도시되어 있지만, 동작들의 순서는 수정될 수 있다. 따라서, 예시된 실시예들은 상이한 순서로 수행될 수 있고, 일부 액션들/블록들은 병행하여 수행될 수 있다. 도 6에 열거된 블록들 및/또는 동작들의 일부는 소정 실시예에 따라 임의적이다. 제시된 블록들의 번호 매기기는 명료성을 위한 것이며, 다양한 블록들이 발생해야 하는 동작들의 순서를 규정하기 위해 의도된 것은 아니다. 부가적으로, 다양한 흐름들로부터의 동작들은 다양한 조합으로 이용될 수 있다.
임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 점을 지적한다. 블록 601에서는, 비트-라인들의 행들이 형성된다. 블록 602에서는, 복수의 SL의 행들이 형성된다. 일 실시예에서, 각각의 행은 복수의 SL로부터의 다수의 SL을 가진다. 예를 들어, 하나의 SL 신호 경로는 리피터의 입력에 결합되고 또 다른 하나는 리피터의 출력에 결합된다. 블록 603에서는, 복수의 저항성 메모리 소자 기반 비트-셀(예를 들어, MTJ 또는 다른 저항성 메모리 소자들을 가진 것들)이 형성된다. 일 실시예에서, 한 행의 비트-셀들 각각은 비트-라인들의 행들 중 하나에 결합된다. 일 실시예에서, 한 행의 비트-셀들 중 일부는 다수의 SL에 결합된다. 블록 604에서는, 복수의 버퍼가 형성된다. 일 실시예에서, 한 행의 버퍼들 각각은 해당 행의 다수의 SL에 결합된다. 예를 들어, 하나의 SL은 버퍼의 입력에 결합되고 SL의 또 다른 하나는 버퍼의 출력에 결합된다.
도 7은 본 개시의 일 실시예에 따른, SL 신호 경로에 리피터들이 내장된 MRAM 어레이를 가진 스마트 디바이스 또는 컴퓨터 시스템(1600) 또는 SoC (System-on-Chip)이다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 7의 요소들은 기술된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 그러한 것에 한정되는 것은 아니라는 점을 지적한다.
도 7은 평면 인터페이스 커넥터들이 사용될 수 있는 모바일 디바이스의 일 실시예의 블록도를 도시한다. 일 실시예에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 태블릿, 모바일폰 또는 스마트폰, 무선 가능 e-리더기 또는 다른 무선 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 특정 컴포넌트들이 일반적으로 도시되어 있으며, 이러한 디바이스의 모든 컴포넌트가 컴퓨팅 디바이스(1600)에 도시되어 있지는 않다는 점이 이해될 것이다.
일 실시예에서, 컴퓨팅 디바이스(1600)는, 논의된 실시예들에 따른, SL 신호 경로에 리피터들이 내장된 MRAM 어레이를 가진 제1 프로세서(1610)를 포함한다. 컴퓨팅 디바이스(1600)의 다른 블록들도 실시예들의 SL 신호 경로에 리피터들이 내장된 MRAM 어레이를 포함할 수 있다. 본 개시의 다양한 실시예들은, 시스템 실시예가 무선 디바이스, 예를 들어 셀폰 또는 PDA(personal digital assistant)에 통합될 수 있도록 무선 인터페이스와 같은 1670 내의 네트워크 인터페이스를 또한 포함할 수 있다.
일 실시예에서, 프로세서(1610)(및/또는 프로세서(1690))는, 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그래머블 로직 디바이스들 또는 다른 처리 수단과 같은 하나 이상의 물리적 디바이스를 포함할 수 있다. 일 실시예에서, 프로세서(1690)는 임의적이다. 프로세서(1610)에 의해 수행되는 처리 동작들은, 애플리케이션 및/또는 디바이스 기능들이 실행되는 동작 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은 인간 사용자나 다른 디바이스들과의 I/O(입력/출력)에 관련된 동작들, 전력 관리에 관련된 동작들, 및/또는 컴퓨팅 디바이스(1600)를 다른 디바이스에 연결하는 것에 관련된 동작들을 포함한다. 처리 동작들은 오디오 I/O 및/또는 디스플레이 I/O에 관련된 동작들을 또한 포함할 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 관련된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타내는 오디오 서브시스템(1620)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 컴퓨팅 디바이스(1600)에 통합되거나, 또는 컴퓨팅 디바이스(1600)에 연결될 수 있다. 일 실시예에서, 사용자는, 프로세서(1610)에 의해 수신되고 처리되는 오디오 명령들을 제공함으로써 컴퓨팅 디바이스(1600)와 상호작용한다.
디스플레이 서브시스템(1630)은, 사용자가 컴퓨팅 디바이스(1600)와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(1630)은, 사용자에게 디스플레이를 제공하기 위해 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(1632)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(1632)는, 프로세서(1610)와는 별개이며 디스플레이에 관련된 적어도 일부 처리를 수행하기 위한 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(1630)은 사용자에 대해 출력 및 입력 양쪽 모두를 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다.
I/O 컨트롤러(1640)는 사용자와의 상호작용에 관련된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 컨트롤러(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)의 일부인 하드웨어를 관리하도록 동작가능하다. 부가적으로, I/O 컨트롤러(1640)는, 사용자가 시스템과 상호작용할 수 있게 하는 컴퓨팅 디바이스(1600)에 연결되는 부가적인 디바이스들에 대한 연결 포인트를 나타낸다. 예를 들어, 컴퓨팅 디바이스(1600)에 부착될 수 있는 디바이스로는, 마이크로폰 디바이스, 스피커 또는 스테레오 시스템, 비디오 시스템 또는 기타의 디스플레이 디바이스, 키보드 또는 키패드 디바이스, 또는 카드 리더기 또는 기타의 디바이스 등의 특정한 애플리케이션과 함께 사용하기 위한 기타의 I/O 디바이스가 포함될 수 있다.
위에서 언급된 바와 같이, I/O 컨트롤러(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(1600)의 하나 이상의 애플리케이션들 또는 기능들에 대한 입력 또는 명령들을 제공할 수 있다. 부가적으로, 오디오 출력이 디스플레이 출력 대신에 또는 디스플레이 출력에 부가하여 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템(1630)이 터치 스크린을 포함하는 경우, 디스플레이 디바이스는 또한 I/O 컨트롤러(1640)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스의 역할을 한다. I/O 컨트롤러(1640)에 의해 관리되는 I/O 기능들을 제공하기 위한 부가적인 버튼들 또는 스위치들이 컴퓨팅 디바이스(1600) 상에 또한 존재할 수 있다.
일 실시예에서, I/O 컨트롤러(1640)는, 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 또는 컴퓨팅 디바이스(1600)에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 직접 사용자 상호작용의 일부일 뿐만 아니라, 그것의 동작들(예컨대, 잡음의 필터링, 밝기 검출을 위한 디스플레이들의 조정, 카메라용 플래시 적용, 또는 다른 특징들)에 영향을 주기 위해 시스템에 환경적 입력을 제공하는 것일 수 있다.
일 실시예에서, 컴퓨팅 디바이스(1600)는, 배터리 전력 사용, 배터리의 충전, 및 전력 절감 동작에 관련된 특징들을 관리하는 전력 관리(1650)를 포함한다. 메모리 서브시스템(1660)은 컴퓨팅 디바이스(1600)에 정보를 저장하기 위한 메모리 디바이스들을 포함한다. 메모리는 비휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스에 대한 전력이 중단되는 경우에 상태가 확실하지 않음(indeterminate)) 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(1660)은 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 다른 데이터뿐만 아니라 컴퓨팅 디바이스(1600)의 애플리케이션들 및 기능들의 실행과 관련된 시스템 데이터(장기적이든 일시적이든)를 저장할 수 있다.
실시예들의 요소들은 컴퓨터 실행가능 명령어들(예를 들어, 본 명세서에서 논의된 임의의 다른 프로세스들을 구현하는 명령어들)을 저장하기 위한 머신 판독가능 매체(예를 들어, 메모리(1660))로서 또한 제공된다. 머신 판독가능 매체(예를 들어, 메모리(1660))는 플래시 메모리, 광학 디스크, CD-ROM, DVD ROM, RAM, EPROM, EEPROM, 자기 또는 광학 카드, 상변화 메모리(PCM), 또는 전자 또는 컴퓨터 실행가능 명령어들을 저장하기에 적합한 다른 유형의 머신 판독가능 매체를 포함할 수 있지만, 이에 제한되지는 않는다. 예를 들어, 본 개시의 실시예들은, 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)로 통신 링크(예를 들어, 모뎀 또는 네트워크 연결)를 통하여 데이터 신호에 의해 전송될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로드될 수 있다.
연결(connectivity)(1670)은, 컴퓨팅 디바이스(1600)가 외부 디바이스들과 통신하는 것을 가능하게 하기 위한 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는, 헤드셋들, 프린터들 또는 다른 디바이스들과 같은 주변 장치들뿐만 아니라, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들일 수 있다.
연결(1670)은 다수의 상이한 유형의 연결을 포함할 수 있다. 일반화하기 위해서, 컴퓨팅 디바이스(1600)는 셀룰러 연결(1672) 및 무선 연결(1674)을 갖는 것으로 예시되어 있다. 일반적으로, 셀룰러 연결(1672)은 무선 캐리어들에 의해 제공되는, 예컨대 GSM(global system for mobile communications) 또는 변형물들이나 파생물들, CDMA(code division multiple access) 또는 변형물들이나 파생물들, TDM(time division multiplexing) 또는 변형물들이나 파생물들, 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 셀룰러 네트워크 연결을 지칭한다. 무선 연결(또는 무선 인터페이스)(1674)은 셀룰러가 아닌 무선 연결을 지칭하며, (블루투스, 근접장(Near Field) 등과 같은) 개인 영역 네트워크들, (Wi-Fi와 같은) 로컬 영역 네트워크들, 및/또는 (WiMax와 같은) 광역 네트워크들, 또는 다른 무선 통신을 포함할 수 있다.
주변 장치 연결들(peripheral connections)(1680)은, 주변 장치 연결들을 구축하기 위한 하드웨어 인터페이스들과 커넥터들뿐만 아니라 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는 다른 컴퓨팅 디바이스로의 주변 장치("~로"(1682))일 수 있는 것은 물론, 자신에 연결된 주변 장치("~로부터의"(1684))를 가질 수 있다는 점을 이해할 것이다. 컴퓨팅 디바이스(1600)는 흔히, 컴퓨팅 디바이스(1600) 상에서 콘텐츠를 관리(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)하는 것 등의 목적을 위해 다른 컴퓨팅 디바이스에 연결하기 위한 "도킹" 커넥터를 가진다. 부가적으로, 도킹 커넥터는, 컴퓨팅 디바이스(1600)가 예를 들어 시청각 시스템 또는 다른 시스템에 대한 콘텐츠 출력을 제어할 수 있게 하는 특정 주변 장치들에 컴퓨팅 디바이스(1600)가 연결되는 것을 허용할 수 있다.
사유 도킹 커넥터(proprietary docking connector) 또는 다른 사유 접속 하드웨어에 부가하여, 컴퓨팅 디바이스(1600)는 공통 또는 표준 기반 커넥터들을 통해 주변 장치 연결들(1680)을 구축할 수 있다. 흔한 유형들은 USB(Universal Serial Bus) 커넥터(이것은 다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있음), MDP(MiniDisplayPort)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), 파이어와이어, 또는 다른 유형을 포함할 수 있다.
본 명세서에서 "실시예", "일 실시예', "일부 실시예", 또는 "기타 실시예"라는 언급은, 실시예들과 연계하여 설명된 특정한 특징, 구조, 또는 특성이, 반드시 모든 실시예가 아니라, 적어도 일부의 실시예에 포함된다는 것을 의미한다. "실시예", "일 실시예", 또는 "일부 실시예"의 다양한 등장들은 모두가 반드시 동일 실시예를 참조하는 것은 아니다. 명세서에서 컴포넌트, 특징, 구조, 또는 특성이 "포함될 수도(may, might)", 또는 "포함될 수(could)" 있다고 진술한다면, 그 특정한 컴포넌트, 특징, 구조, 또는 특성은 포함될 것이 요구되는 것은 아니다. 명세서 또는 청구항에서 "한(a, an)" 요소를 언급한다면, 이것은 그 요소가 단 하나만 있다는 것을 의미하는 것은 아니다. 명세서 또는 청구항에서 "추가적(additional)" 요소를 언급하고 있다면, 그것은 하나보다 많은 추가적 요소가 있다는 것을 배제하지 않는다.
또한, 특정 특징들, 구조들, 기능들 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 2개의 실시예들과 관련되는 특정 특징들, 구조들, 기능들 또는 특성들이 상호 배타적이지 않은 임의의 경우에 제1 실시예는 제2 실시예와 조합될 수 있다.
본 개시내용은 그 특정 실시예들과 관련하여 설명되었지만, 전술한 설명에 비추어, 관련 기술분야의 통상의 기술자에게 이러한 실시예들의 많은 대안물들, 수정물들 및 변형물들이 명백할 것이다. 예를 들어, 다른 메모리 아키텍처들, 예를 들어, DRAM(Dynamic RAM)이 논의된 실시예들을 사용할 수 있다. 본 개시내용의 실시예들은, 첨부된 청구항들의 광범위한 범위 내에 있는 이러한 모든 대안물들, 수정물들 및 변형물들을 포괄하는 것으로 의도된다.
게다가, 집적 회로(IC) 칩들 및 다른 컴포넌트들에 대한 잘 알려진 전력/접지 연결들은, 예시 및 논의의 단순함을 위해, 그리고 본 개시내용을 불명료하게 하지 않도록, 제시된 도면들 내에 도시될 수도 있고 도시되지 않을 수도 있다. 또한, 배열들은 본 개시내용을 불명료하게 하는 것을 회피하기 위해서, 또한 이러한 블록도 배열들의 구현과 관련한 구체사항들이 본 개시내용이 구현되어야 하는 플랫폼에 크게 의존한다(즉, 이러한 구체사항들은 관련 기술분야의 통상의 기술자의 범위 내에 있어야 한다)는 사실을 고려하여, 블록도 형태로 도시될 수 있다. 본 개시내용의 예시적인 실시예들을 설명하기 위해 특정 상세사항들(예를 들어, 회로들)이 제시되지만, 본 개시내용은 이들 특정 상세사항들 없이 또는 이들 특정 상세사항의 변형물에 의해 실시될 수 있다는 점이 관련 기술분야의 통상의 기술자에게 명백할 것이다. 따라서, 본 설명은 제한하는 것 대신에 예시적인 것으로 간주되어야 한다.
다음의 예들은 추가 실시예들과 관련된다. 이러한 예들에서의 구체사항들은 하나 이상의 실시예의 어디에서나 사용될 수 있다. 본 명세서에 설명되는 장치의 모든 옵션의 특징들은 방법 또는 프로세스에 관련하여 또한 구현될 수 있다.
예를 들어, 일 실시예에서 장치가 제공되는데 이 장치는: 제1 셀렉트-라인; 제2 셀렉트-라인; 비트-라인; 저항성 메모리 소자와 트랜지스터를 포함하는 제1 비트-셀 - 이 제1 비트-셀은 상기 제1 셀렉트-라인과 상기 비트-라인에 결합됨; 상기 제1 셀렉트-라인에 결합된 입력과 상기 제2 셀렉트-라인에 결합된 출력을 가진 버퍼; 및 저항성 메모리 소자와 트랜지스터를 포함하는 제2 비트-셀 - 이 제2 비트-셀은 상기 제2 셀렉트-라인과 상기 비트-라인에 결합됨 - 을 포함한다.
일 실시예에서, 상기 제1 비트-셀은: 상기 비트-라인에 결합된 제1 단자; 상기 제1 셀렉트-라인에 결합된 제2 단자; 및 워드-라인에 결합된 제3 단자를 포함한다. 일 실시예에서, 상기 제2 비트-셀은: 상기 비트-라인에 결합된 제1 단자; 상기 제2 셀렉트-라인에 결합된 제2 단자; 및 워드-라인에 결합된 제3 단자를 포함한다. 일 실시예에서, 상기 제1 및 제2 비트-셀들의 상기 저항성 메모리 소자들 각각은 하나의 그의 단자들이 상기 비트-라인에 결합된 MTJ 디바이스를 포함한다.
일 실시예에서, 상기 비트-라인은 상기 제1 및 제2 비트-셀들에 결합되는 연속 비트-라인이다. 일 실시예에서, 상기 버퍼는: 상기 제1 셀렉트-라인에 결합된 입력을 가진 제1 인버터; 및 상기 제1 인버터의 출력에 결합된 입력을 가진 제2 인버터를 포함하고, 상기 제2 인버터는 상기 제2 셀렉트-라인에 결합된다. 일 실시예에서, 상기 제1 및 제2 셀렉트-라인들 및 상기 비트-라인은 서로 평행한 방향으로 연장한다.
다른 예에서, 시스템이 제공되는데, 이 시스템은: 메모리; 이 메모리에 결합된 프로세서 - 이 프로세서는 위에 논의된 장치에 따른 또 다른 메모리를 포함함 -; 및 상기 프로세서가 또 다른 디바이스와 통신하는 것을 가능하게 하는 무선 인터페이스를 포함한다.
또 다른 예에서, 자기 랜덤 액세스 메모리(MRAM)가 제공되는데, 이 자기 랜덤 액세스 메모리는: 복수의 행을 포함하고, 각각의 행은: 복수의 비트-셀 - 각각의 비트-셀은 트랜지스터에 결합된 MTJ 디바이스를 가짐 -; 및 복수의 버퍼 - 각각은 상기 복수의 비트-셀 중 비트-셀들의 그룹에 대한 셀렉트-라인 신호를 버퍼링하는 것임 -; 및 복수의 비트-라인 - 각각의 행은 해당 행의 상기 복수의 비트-셀 사이에 단일 비트-라인을 공유함 - 을 포함한다.
일 실시예에서, 상기 MRAM은 복수의 열을 더 포함하고, 각각의 열은 상기 복수의 비트-셀로부터의 비트-셀들의 열에 워드-라인을 제공한다. 일 실시예에서, 각각의 행은 복수의 셀렉트-라인을 더 포함하고, 그 중 일부는 상기 버퍼의 입력에 결합되고, 그 중 일부는 상기 버퍼의 출력에 결합된다. 일 실시예에서, 각각의 행에 대한 상기 복수의 셀렉트-라인 및 상기 비트-라인은 서로 평행한 방향으로 연장한다.
또 다른 예에서, 시스템이 제공되는데, 이 시스템은: 프로세서; 및 이 프로세서에 결합된 메모리 - 이 메모리는 위에 논의된 MRAM에 따른 것임 -; 및 상기 프로세서가 또 다른 디바이스와 통신하는 것을 가능하게 하는 무선 인터페이스를 포함한다.
또 다른 예에서, 방법이 제공되는데, 이 방법은: 비트-라인들의 행들을 형성하는 단계; 복수의 셀렉트-라인의 행들을 형성하는 단계 - 각각의 행은 상기 복수의 셀렉트-라인으로부터의 다수의 셀렉트-라인을 가짐 -; 복수의 저항성 메모리 소자 기반 비트-셀을 형성하는 단계 - 한 행의 상기 저항성 메모리 소자 기반 비트-셀들 각각은 상기 비트-라인들의 행들 중 하나에 결합되고, 한 행의 상기 저항성 메모리 소자 기반 비트-셀들 중 일부는 다수의 셀렉트-라인에 결합됨 -; 및 복수의 버퍼를 형성하는 단계 - 한 행의 상기 버퍼들 각각은 해당 행의 다수의 셀렉트-라인에 결합됨 - 를 포함한다.
일 실시예에서, 상기 비트-라인들의 행들 각각은 제1 방향으로 연장하는 연속 비트-라인이다. 일 실시예에서, 상기 복수의 셀렉트-라인 각각은 상기 제1 방향으로 연장한다. 일 실시예에서, 상기 복수의 버퍼는 복수의 저항성 메모리 소자 기반 비트-셀의 어레이에 대각선 위치에 배치된다. 일 실시예에서, 상기 복수의 저항성 메모리 소자 기반 비트-셀은 복수의 MTJ 기반 비트-셀이다.
독자가 본 기술적 개시내용의 속성 및 요점을 확인하게 할 요약서가 제공된다. 이러한 요약서는 청구항들의 범위나 의미를 제한하는데 사용되지 않을 것이라는 이해와 함께 제출된다. 이로써 이하의 청구항들은 상세한 설명에 포함되고, 각각의 청구항은 개별 실시예로서 자체로 독립한다.

Claims (18)

  1. 자기 랜덤 액세스 메모리 (MRAM; magnetic random access memory) 어레이로서,
    부분(SL_1_1 및 SL_1_d)을 갖는 제1 셀렉트-라인(SL_1);
    부분(SL_2_1 및 SL_2_d)을 갖는 제2 셀렉트-라인(SL_2);
    제1 비트-라인(BL_1) 및 제2 비트-라인(BL_2);
    비트-셀의 제1행 - 상기 비트-셀의 제1행 중 각각의 비트-셀은 자기 터널 접합(MTJ; magnetic tunnel junction) 저항성 메모리 소자, 및 트랜지스터를 포함하고, 상기 비트-셀의 제1행은 상기 제1 셀렉트-라인(SL_1)의 부분(SL_1_1 및 SL_1_d)과 상기 제1 비트-라인(BL_1) 둘 다에 결합됨 -;
    상기 제1 셀렉트-라인(SL_1)의 부분(SL_1_1 및 SL_1_d) 사이에 결합되어 상기 제1 셀렉트-라인(SL_1)의 부분(SL_1_1)으로부터 상기 제1 셀렉트-라인(SL_1)의 부분(SL_1_d)까지 신호를 리피트(repeat)하도록 구성된 제1 버퍼;
    비트-셀의 제2행 - 상기 비트-셀의 제2행 중 각각의 비트-셀은 MTJ 저항성 메모리 소자, 및 트랜지스터를 포함하고, 상기 비트-셀의 제2행은 상기 제2 셀렉트-라인(SL_2)의 부분(SL_2_1 및 SL_2_d)과 상기 제2 비트-라인(BL_2) 둘 다에 결합됨 -; 및
    상기 제2 셀렉트-라인(SL_2)의 부분(SL_2_1 및 SL_2_d) 사이에 결합되어 상기 제2 셀렉트-라인(SL_2)의 부분(SL_2_1)으로부터 상기 제2 셀렉트-라인(SL_2)의 부분(SL_2_d)까지 신호를 리피트하도록 구성된 제2 버퍼
    를 포함하고,
    상기 제1 비트-라인(BL_1)은 제1 금속층(M2)에서 연장하고, 상기 제2 버퍼를 포함하는 제2 버퍼 영역 위로 제2 금속층(M4)을 이용하여 라우팅되며, 상기 제2 버퍼 영역을 가로지른 후에 다시 상기 제1 금속층(M2)으로 돌아오고;
    상기 제2 비트-라인(BL_2)은 상기 제1 금속층(M2)에서 연장하고, 상기 제1 버퍼를 포함하는 제1 버퍼 영역 위로 상기 제2 금속층(M4)을 이용하여 라우팅되며, 상기 제1 버퍼 영역을 가로지른 후에 다시 상기 제1 금속층(M2)으로 돌아오는, MRAM 어레이.
  2. 제1항에 있어서,
    상기 비트-셀의 제1행 중 각각의 비트-셀은:
    상기 제1 비트-라인(BL_1)에 결합된 제1 단자;
    상기 제1 셀렉트-라인(SL_1)에 결합된 제2 단자; 및
    워드-라인에 결합된 제3 단자
    를 포함하는, MRAM 어레이.
  3. 제1항에 있어서,
    상기 비트-셀의 제2행 중 각각의 비트-셀은:
    상기 제2 비트-라인(BL_2)에 결합된 제1 단자;
    상기 제2 셀렉트-라인(SL_2)에 결합된 제2 단자; 및
    워드-라인에 결합된 제3 단자
    를 포함하는 MRAM 어레이.
  4. 제1항에 있어서,
    상기 제1행의 상기 MTJ 저항성 메모리 소자 각각은 그의 단자들 중 하나가 상기 제1 비트-라인(BL_1)에 결합되고, 상기 제2행의 상기 MTJ 저항성 메모리 소자 각각은 그의 단자들 중 하나가 상기 제2 비트-라인(BL_2)에 결합되고, 상기 제1 비트-라인(BL_1)은 상기 제1행의 비트-셀에 결합되는 연속 비트-라인이고, 상기 제2 비트-라인(BL_2)은 상기 제2행의 비트-셀에 결합되는 연속 비트-라인인, MRAM 어레이.
  5. 제1항에 있어서,
    상기 제1 버퍼는:
    상기 제1 셀렉트-라인(SL_1)의 부분(SL_1_1)에 결합된 입력을 가진 제1 인버터; 및
    상기 제1 인버터의 출력에 결합된 입력을 가진 제2 인버터 - 상기 제2 인버터의 출력은 상기 제1 셀렉트-라인(SL_1)의 부분(SL_1_d)에 결합됨 -
    를 포함하고,
    ,
    상기 제2 버퍼는:
    상기 제2 셀렉트-라인(SL_2)의 부분(SL_2_1)에 결합된 입력을 가진 제1 인버터; 및
    상기 제1 인버터의 출력에 결합된 입력을 가진 제2 인버터 - 상기 제2 인버터의 출력은 상기 제2 셀렉트-라인(SL_2)의 부분(SL_2_d)에 결합됨 -
    를 포함하는, MRAM 어레이.
  6. 제1항에 있어서,
    상기 제1 셀렉트-라인(SL_1), 상기 제2 셀렉트-라인(SL_2). 상기 제1 비트-라인(BL_1), 및 상기 제2 비트-라인(BL_2)은 서로 평행한 방향들로 연장하는, MRAM 어레이.
  7. 시스템으로서,
    프로세서; 및
    상기 프로세서에 결합된, 제1항 내지 제6항 중 어느 한 항에 따른 MRAM 어레이; 및
    상기 프로세서가 또 다른 디바이스와 통신하는 것을 가능하게 하기 위한 무선 인터페이스
    를 포함하는 시스템.
  8. 제1항 내지 제6항 중 어느 한 항에 따른 자기 랜덤 액세스 메모리(MRAM) 어레이를 형성하기 위한 방법으로서,
    부분(SL_1_1 및 SL_1_d)을 갖는 제1 셀렉트-라인(SL_1), 부분(SL_2_1 및 SL_2_d)을 갖는 제2 셀렉트-라인(SL_2), 제1 비트-라인(BL_1) 및 제2 비트-라인(BL_2)을 형성하는 단계;
    비트-셀의 제1행을 형성하는 단계 - 상기 비트-셀의 제1행 중 각각의 비트-셀은 자기 터널 접합(MTJ; magnetic tunnel junction) 저항성 메모리 소자, 및 트랜지스터를 포함하고, 상기 비트-셀의 제1행은 상기 제1 셀렉트-라인(SL_1)의 부분(SL_1_1 및 SL_1_d)과 상기 제1 비트-라인(BL_1) 둘 다에 결합됨 -;
    상기 제1 셀렉트-라인(SL_1)의 부분(SL_1_1 및 SL_1_d) 사이에 결합되어 상기 제1 셀렉트-라인(SL_1)의 부분(SL_1_1)으로부터 상기 제1 셀렉트-라인(SL_1)의 부분(SL_1_d)까지 신호를 리피트(repeat)하도록 구성된 제1 버퍼를 형성하는 단계;
    비트-셀의 제2행을 형성하는 단계 - 상기 비트-셀의 제2행 중 각각의 비트-셀은 MTJ 저항성 메모리 소자, 및 트랜지스터를 포함하고, 상기 비트-셀의 제2행은 상기 제2 셀렉트-라인(SL_2)의 부분(SL_2_1 및 SL_2_d)과 상기 제2 비트-라인(BL_2) 둘 다 에 결합됨 -; 및
    상기 제2 셀렉트-라인(SL_2)의 부분(SL_2_1 및 SL_2_d) 사이에 결합되어 상기 제2 셀렉트-라인(SL_2)의 부분(SL_2_1)으로부터 상기 제2 셀렉트-라인(SL_2)의 부분(SL_2_d)까지 신호를 리피트하도록 구성된 제2 버퍼를 형성하는 단계
    를 포함하고,
    상기 제1 비트-라인(BL_1)은 제1 금속층(M2)에서 연장하고, 상기 제2 버퍼를 포함하는 제2 버퍼 영역 위로 제2 금속층(M4)을 이용하여 라우팅되며, 상기 제2 버퍼 영역을 가로지른 후에 다시 상기 제1 금속층(M2)으로 돌아오고;
    상기 제2 비트-라인(BL_2)은 상기 제1 금속층(M2)에서 연장하고, 상기 제1 버퍼를 포함하는 제1 버퍼 영역 위로 상기 제2 금속층(M4)을 이용하여 라우팅되며, 상기 제1 버퍼 영역을 가로지른 후에 다시 상기 제1 금속층(M2)으로 돌아오는, 방법.
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