JP4131679B2 - レベルシフト回路 - Google Patents
レベルシフト回路 Download PDFInfo
- Publication number
- JP4131679B2 JP4131679B2 JP2003142160A JP2003142160A JP4131679B2 JP 4131679 B2 JP4131679 B2 JP 4131679B2 JP 2003142160 A JP2003142160 A JP 2003142160A JP 2003142160 A JP2003142160 A JP 2003142160A JP 4131679 B2 JP4131679 B2 JP 4131679B2
- Authority
- JP
- Japan
- Prior art keywords
- operational amplifier
- output
- resistor
- input terminal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
- H03F3/45932—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by using feedback means
- H03F3/45937—Measuring at the loading circuit of the differential amplifier
- H03F3/45941—Controlling the input circuit of the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
- H03F3/4595—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by using feedforward means
- H03F3/45955—Measuring at the input circuit of the differential amplifier
- H03F3/45959—Controlling the input circuit of the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45212—Indexing scheme relating to differential amplifiers the differential amplifier being designed to have a reduced offset
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45588—Indexing scheme relating to differential amplifiers the IC comprising offset compensating means
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Analogue/Digital Conversion (AREA)
- Amplifiers (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路化されたアナログインターフェースに適用して有効な技術に関し、例えば変調器、音声コーデックなどの通信機器に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
従来、差動ディジタル／アナログ変換器に用いられているレベルシフト回路がある。これは差動演算増幅器と単相の演算増幅器を備え、差動演算増幅器の２つの入力端子に電流加算型ディジタルアナログ変換器の正相出力及び逆相出力が各々接続されている。また差動演算増幅器の２つの入力端子の電位差を単相の演算増幅器で増幅し電流加算型ディジタルアナログ変換器にフィードバックすることで、電流加算型ディジタルアナログ変換器の正相及び逆相の出力電流を微調整し、差動演算増幅器の第１の出力端子及び第２の出力端子のオフセット電圧を微調整し、オフセット誤差を低減している（例えば、特許文献１参照）。
【０００３】
図１は従来技術により実現可能なレベルシフト回路の構成を示す回路図である。図１に示された回路は、各々がビット毎の重み付けがされたｎ個の電流源１ａ（１）〜１ａ（ｎ）と、ｎビットのディジタル入力１ｂにより対の何れか一方のみがオンになるｎ対のスイッチとからなり、正相出力１ｃ及び逆相出力１ｄを持つ電流加算型ディジタル／アナログ変換器１ａと、正相出力１ｃ及び逆相出力１ｄの２つの入力端子が各々接続され差動出力を持つ第１の演算増幅器１ｅと、第１の演算増幅器１ｅの第１の出力１ｆと正相出力１ｃとの間に接続された第１の抵抗器１ｇと、第２の出力１ｈと逆相出力１ｄとの間に接続された第２の抵抗器１ｉと、正相出力１ｃとＤＣ基準電位１ｊとの差を増幅し第１の補正用電流源１ｋにフィードバックする第２の演算増幅器１ｌと、逆相出力１ｄとＤＣ基準電位１ｊとの差を増幅し第２の補正用電流源１ｍにフィードバックする第３の演算増幅器１ｎとを備えている。
【０００４】
電流加算型ディジタル／アナログ変換器１ａは、その出力が電流値で得られることから、正相出力１ｃと逆相出力１ｄの各電位は任意の電圧値を取ることが出来る。第１の演算増幅器１ｅは、フィードバック動作により、第１の出力１ｆの電位を正相出力１ｃの電位から第１の抵抗器１ｇに現れる電圧降下分を減じた電位に、また第２の出力１ｈの電位を逆相出力１ｄの電位から第２の抵抗器１ｉに現れる電圧降下分を減じた電位に、それぞれ変化させる。
【０００５】
また第２の演算増幅器１ｌは正相出力１ｃの電位がＤＣ基準電位１ｊと等しくなるように第１の補正用電流源１ｋを制御し、第３の演算増幅器１ｎは逆相出力１ｄの電位がＤＣ基準電位１ｊと等しくなるように第２の補正用電流源１ｍを制御する。
【０００６】
これら動作の結果、正相出力１ｃと逆相出力１ｄの電位がともにＤＣ基準電位１ｊと等しくなるため、第１の出力１ｆの電位と第２の出力１ｈの電位は、それぞれＤＣ基準電位１ｊを最大電圧とする差動出力となる。
【０００７】
このように図１に示された回路では、第１の演算増幅器１ｅから第３の演算増幅器１ｎまでの部分が、電流加算型ディジタル／アナログ変換器１ａの正相出力１ｃと逆相出力１ｄに対するレベルシフト回路として機能している。
【０００８】
【特許文献１】
特開平９−２３８０７８号公報（第６頁、第３図）
【０００９】
【発明が解決しようとする課題】
しかしながら前記構成では、第１の演算増幅器１ｅ自身の持つオフセット誤差を検出し補正する手段が無いため、第１の出力１ｆと第２の出力１ｈには第１の演算増幅器１ｅ自身の持つオフセット誤差が加算されてしまい、高精度化が困難となる。この問題を解決するためには、第１の出力１ｆと第２の出力１ｈに対してオフセット誤差を検出し補正する手段が必要である。
【００１０】
本発明は前記問題点を解決するためになされたものであり、演算増幅器自身の持つオフセット誤差も含めた系全体のオフセット誤差を補正することが可能なレベルシフト回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１のレベルシフト回路は、第１の入力端子が反転入力端子に接続され第２の入力端子が正相入力端子に接続された第１の演算増幅器と、第１の演算増幅器の反転入力端子と正相出力端子との間に接続された第１の抵抗器と、第１の演算増幅器の正相入力端子と反転出力端子との間に接続された第２の抵抗器と、第１の入力端子を電流出力とする第１の電圧制御電流源と、第２の入力端子を電流出力とする第２の電圧制御電流源と、反転入力端子が基準電位に接続され出力が第１の電圧制御電流源の制御端子及び第２の電圧制御電流源の制御端子に接続された第２の演算増幅器と、第１の演算増幅器の正相出力端子と第２の演算増幅器の正相入力端子との間に接続された第３の抵抗器と、第１の演算増幅器の反転出力端子と第２の演算増幅器の正相入力端子との間に接続され第３の抵抗器と同じ抵抗値を持つ第４の抵抗器とを備えている。
【００１２】
上記構成によれば、第２の演算増幅器は、第１の演算増幅器の正相出力と反転出力の中点電圧がともにオフセット誤差に依存せず基準電位と等しくなるように第１及び第２の電圧制御電流源を制御するため、第１の演算増幅器の正相出力及び反転出力にはオフセット誤差が現れず、高精度のレベルシフト回路を実現することができる。
【００１３】
本発明の請求項２のレベルシフト回路は、第１の演算増幅器と、第１の入力端子と第１の演算増幅器の反転入力端子との間に接続された第１の抵抗器と、第１の演算増幅器の反転入力端子と正相出力端子との間に接続された第２の抵抗器と、第２の入力端子と第１の演算増幅器の正相入力端子との間に接続された第３の抵抗器と、第１の演算増幅器の正相入力端子と反転出力端子との間に接続された第４の抵抗器と、第１の入力端子を電流出力とする第１の電圧制御電流源と、第２の入力端子を電流出力とする第２の電圧制御電流源と、反転入力端子が基準電位に接続され出力が第１の電圧制御電流源の制御端子及び第２の電圧制御電流源の制御端子に接続された第２の演算増幅器と、第１の演算増幅器の正相出力端子と第２の演算増幅器の正相入力端子との間に接続された第５の抵抗器と、第１の演算増幅器の反転出力端子と第２の演算増幅器の正相入力端子との間に接続され第５の抵抗器と同じ抵抗値を持つ第６の抵抗器と、第１の入力端子を接地電位に接続する第７の抵抗器と、第２の入力端子を接地電位に接続する第８の抵抗器とを備えている。
【００１４】
上記構成によれば、第１の演算増幅器の正相出力と反転出力が、電流加算型ディジタル／アナログ変換器の出力ダイナミックレンジを超えた電圧範囲であっても、第１の入力端子及び第２の入力端子が第７の抵抗器及び第８の抵抗器で接地電位に接続されていることで、正相出力及び逆相出力を出力ダイナミックレンジの電圧範囲内に設定することができるため、第１の演算増幅器の正相出力及び反転出力にはオフセット誤差が現れず、かつ出力ダイナミックレンジに依存しない、高精度かつ高機能のレベルシフト回路を実現することができる。
【００１５】
本発明の請求項３のレベルシフト回路は、第１の演算増幅器と、第１の入力端子と第１の演算増幅器の反転入力端子との間に接続された第１の抵抗器と、第１の演算増幅器の反転入力端子と出力端子との間に接続された第２の抵抗器と、第２の演算増幅器と、第２の入力端子と第２の演算増幅器の反転入力端子との間に接続された第３の抵抗器と、第２の演算増幅器の反転入力端子と出力端子との間に接続された第４の抵抗器と、正相入力端子が基準電位に接続され出力が第１の演算増幅器の正相入力端子及び第２の演算増幅器の正相入力端子に接続された第３の演算増幅器と、第１の演算増幅器の出力端子と第３の演算増幅器の反転入力端子との間に接続された第５の抵抗器と、第２の演算増幅器の出力端子と第３の演算増幅器の反転入力端子との間に接続され第５の抵抗器と同じ抵抗値を持つ第６の抵抗器と、第１の入力端子を接地電位に接続する第７の抵抗器と、第２の入力端子を接地電位に接続する第８の抵抗器とを備えている。
【００１６】
上記構成によれば、第１の演算増幅器及び第２の演算増幅器の差動出力信号の中点電圧がフィードバック動作により基準電位と等しくなるため、第１の演算増幅器や第２の演算増幅器にオフセット誤差があっても出力にはその誤差が現れず、かつ出力ダイナミックレンジに依存しない、高精度かつ高機能のレベルシフト回路を実現することができる。
【００１７】
本発明の請求項４のレベルシフト回路は、請求項２または３記載のレベルシフト回路において、前記第２の抵抗器と並列に第１の容量が接続され、前記第４の抵抗器と並列に第２の容量が接続されている。
【００１８】
上記構成によれば、第１の容量及び第２の容量の追加により、第１の演算増幅器と第２の演算増幅器の回路はともに１次のアクティブＬＰＦの機能を有することができるため、第１の演算増幅器や第２の演算増幅器にオフセット誤差があっても出力にはその誤差が現れず、かつ出力ダイナミックレンジに依存せず、しかもフィルタ機能も併せ持つ、高精度かつ高機能のレベルシフト回路を実現することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。図２は本発明の第１の実施形態に係るレベルシフト回路の構成を示す回路図である。図２に示された回路は、各々がビット毎の重み付けがされたｎ個の電流源２ａ（１）〜２ａ（ｎ）と、ｎビットのディジタル入力２ｂにより対の何れか一方のみがオンになるｎ対のスイッチとからなり、正相出力２ｃ及び逆相出力２ｄを持つ電流加算型ディジタル／アナログ変換器２ａと、正相出力２ｃ及び逆相出力２ｄに２つの入力端子が各々接続され差動出力を持つ第１の演算増幅器２ｅと、第１の演算増幅器２ｅの第１の出力２ｆと正相出力２ｃとの間に接続された第１の抵抗器２ｇと、第２の出力２ｈと逆相出力２ｄとの間に接続された第２の抵抗器２ｉと、第１の出力２ｆと第２の出力２ｈとの間に直列に接続された、大きさの等しい第３の抵抗器２ｊ及び第４の抵抗器２ｋと、第３の抵抗器２ｊと第４の抵抗器２ｋの接続点に発生する第１の出力２ｆと第２の出力２ｈの中点電位とＤＣ基準電位２ｌとの差を増幅し、第１の補正用電流源２ｍ及び第２の補正用電流源２ｎにフィードバックする第２の演算増幅器２ｏとを備えている。
【００２０】
電流加算型ディジタル／アナログ変換器２ａは、その出力が電流値で得られることから、正相出力２ｃと逆相出力２ｄの各電位は任意の電圧値を取ることが出来る。第１の演算増幅器２ｅは、フィードバック動作により、第１の出力２ｆの電位を正相出力２ｃの電位から第１の抵抗器２ｇに現れる電圧降下分を減じた電位に、また第２の出力２ｈの電位を逆相出力２ｄの電位から第２の抵抗器２ｉに現れる電圧降下分を減じた電位に、それぞれ変化させる。
【００２１】
また大きさの等しい第３の抵抗器２ｊと第４の抵抗器２ｋにより第１の出力２ｆと第２の出力２ｈの中点電位が生成される。この中点電位は差動信号である第１の出力２ｆと第２の出力２ｈの平均電圧となる。第２の演算増幅器２ｏは、第１の出力２ｆの平均電圧と第２の出力２ｈの平均電圧がともにＤＣ基準電位２ｌと等しくなるように第１の補正用電流源２ｍと第２の補正用電流源２ｎを制御する。
【００２２】
このように図２に示された回路では、第１の演算増幅器２ｅから第２の演算増幅器２ｏまでの部分が、電流加算型ディジタル／アナログ変換器２ａの正相出力２ｃと逆相出力２ｄに対するレベルシフト回路として機能している。また、第１の出力２ｆの平均電圧と第２の出力２ｈの平均電圧は、第１の演算増幅器２ｅのオフセット誤差に依存せず、常にＤＣ基準電位２ｌと等しくなる。
【００２３】
このように本実施形態のレベルシフト回路によれば、第１の演算増幅器２ｅにオフセット誤差があっても、第１の出力２ｆと第２の出力２ｈにはその誤差が現れず、高精度のレベルシフト回路を実現することができる。
【００２４】
図３は本発明の第２の実施形態に係るレベルシフト回路の構成を示す回路図である。図３に示された回路は、各々がビット毎の重み付けがされたｎ個の電流源３ａ（１）〜３ａ（ｎ）と、ｎビットのディジタル入力３ｂにより対の何れか一方のみがオンになるｎ対のスイッチとからなり、正相出力３ｃ及び逆相出力３ｄを持つ電流加算型ディジタル／アナログ変換器３ａと、正相出力３ｃ及び逆相出力３ｄに２つの入力端子がそれぞれ抵抗器３ｐ及び抵抗器３ｑを介して接続され差動出力を持つ第１の演算増幅器３ｅと、第１の演算増幅器３ｅの第１の出力３ｆと反転入力端子との間に接続された第１の抵抗器３ｇと、第２の出力３ｈと正相入力端子との間に接続された第２の抵抗器３ｉと、第１の出力３ｆと第２の出力３ｈとの間に直列に接続された、大きさの等しい第３の抵抗器３ｊ及び第４の抵抗器３ｋと、第３の抵抗器３ｊと第４の抵抗器３ｋの接続点に発生する第１の出力３ｆと第２の出力３ｈの中点電位とＤＣ基準電位３ｌとの差を増幅し、第１の補正用電流源３ｍ及び第２の補正用電流源３ｎにフィードバックする第２の演算増幅器３ｏと、正相出力３ｃ及び逆相出力３ｄを接地電位に接続する抵抗器３ｒ及び抵抗器３ｓを備えている。
【００２５】
図３の回路は図２のそれに類似しているが、図２の回路と異なる点は、電流加算型ディジタル／アナログ変換器３ａの正相出力３ｃ及び逆相出力３ｄを差動出力を持つ第１の演算増幅器３ｅに直接接続するのではなく、第５の抵抗器３ｐと第６の抵抗器３ｑとを介して接続していることと、正相出力３ｃ及び逆相出力３ｄが第７の抵抗器３ｒ及び第８の抵抗器３ｓを介して接地電位に接続していることである。
【００２６】
図３の回路によれば、第５の抵抗器３ｐと第６の抵抗器３ｑにより、第１の演算増幅器３ｅの２つの入力電圧と電流加算型ディジタル／アナログ変換器３ａの正相出力３ｃ及び逆相出力３ｄとの間に任意の電位差の設定が可能となる。
【００２７】
また、第１の出力３ｆ及び第２の出力３ｈからの出力電圧が常に電流加算型ディジタル／アナログ変換器３ａの出力ダイナミックレンジを超えた電圧範囲であっても、正相出力３ｃ及び逆相出力３ｄが第７の抵抗器３ｒ及び第８の抵抗器３ｓで接地電位に接続されていることで、正相出力３ｃ及び逆相出力３ｄの出力を出力ダイナミックレンジの電圧範囲内の電圧に設定することができる。
【００２８】
これらの効果により、レベルシフト後の第１の出力３ｆ及び第２の出力３ｈからの出力電圧が常に電流加算型ディジタル／アナログ変換器３ａの出力ダイナミックレンジを超えた電圧範囲であっても、第１の出力３ｆ及び第２の出力３ｈからの出力が可能となる。
【００２９】
このように図３に示された回路では、第１の演算増幅器３ｅから第８の抵抗器３ｓまでの部分が、電流加算型ディジタル／アナログ変換器３ａの正相出力３ｃと逆相出力３ｄに対するレベルシフト回路として機能している。また、第１の出力３ｆの平均電圧と第２の出力３ｈの平均電圧は、電流加算型ディジタル／アナログ変換器３ａの出力ダイナミックレンジや第１の演算増幅器３ｅのオフセット誤差に依存せず、常にＤＣ基準電位３ｌと等しくなる。
【００３０】
このように本実施形態のレベルシフト回路によれば、第１の演算増幅器３ｅにオフセット誤差があっても、第１の出力３ｆと第２の出力３ｈにはその誤差が現れず、かつ電流加算型ディジタル／アナログ変換器３ａの出力ダイナミックレンジに依存しない、高精度かつ高機能のレベルシフト回路を実現することができる。
【００３１】
図４は本発明の第３の実施形態に係るレベルシフト回路の構成を示す回路図である。図４に示された回路は、各々がビット毎の重み付けがされたｎ個の電流源４ａ（１）〜４ａ（ｎ）と、ｎビットのディジタル入力４ｂにより対の何れか一方のみがオンになるｎ対のスイッチとからなり、正相出力４ｃ及び逆相出力４ｄを持つ電流加算型ディジタル／アナログ変換器４ａと、正相出力４ｃと接地電位との間に接続された第１の抵抗器４ｅと、逆相出力４ｄと接地電位との間に接続された第２の抵抗器４ｆと、第１の演算増幅器４ｇと、正相出力４ｃと第１の演算増幅器４ｇの反転入力端子との間に接続された第３の抵抗器４ｈと、第１の演算増幅器４ｇの反転入力端子と第１の出力端子４ｉとの間に接続された第４の抵抗器４ｊと、第２の演算増幅器４ｋと、逆相出力４ｄと第２の演算増幅器４ｋの反転入力端子との間に接続された第５の抵抗器４ｌと、第２の演算増幅器４ｋの反転入力端子と第２の出力端子４ｍとの間に接続された第６の抵抗器４ｎと、第１の出力端子４ｉと第２の出力端子４ｍとの間に直列に接続された抵抗値の等しい第７の抵抗器４ｏ及び第８の抵抗器４ｐと、ＤＣ基準電位４ｑが正相入力端子に接続され、第７の抵抗器４ｏと第８の抵抗器４ｐの接続点が反転入力端子に接続され、出力が第１の演算増幅器４ｇの正相入力端子と第２の演算増幅器４ｋの正相入力端子とに共通接続された第３の演算増幅器４ｒとを備えている。
【００３２】
電流加算型ディジタル／アナログ変換器４ａは、第１の抵抗器４ｅと第２の抵抗器４ｆにより、正相出力４ｃと逆相出力４ｄから差動電圧信号を出力する。また第１の演算増幅器４ｇ、第３の抵抗器４ｈ、第４の抵抗器４ｊは第１の反転増幅回路を、第２の演算増幅器４ｋ、第５の抵抗器４ｌ、第６の抵抗器４ｎは第２の反転増幅回路を構成しており、ともに第３の演算増幅器４ｒの出力電圧を共通の基準とした反転増幅動作を行う。
【００３３】
ここで第３の演算増幅器４ｒの出力電圧は、第１の反転増幅回路の出力である第１の出力端子４ｉと、第２の反転増幅回路の出力である第２の出力端子４ｍとの中点電位、すなわち差動出力信号の各々の平均電圧とＤＣ基準電位４ｑの差を増幅した電圧となる。
【００３４】
この第３の演算増幅器４ｒの出力と、前出の第１の反転増幅回路及び第２の反転増幅回路とは、第１の出力端子４ｉと第２の出力端子４ｍの個々の出力電圧を同じ方向に増減するようなフィードバックループを構成しており、第１の出力端子４ｉと第２の出力端子４ｍの中点電圧、すなわち差動出力信号の個々の平均電圧がＤＣ基準電位４ｑの値と等しくなるようなフィードバック動作を行う。
【００３５】
このように図４に示された回路では、第１の抵抗器４ｅから第３の演算増幅器４ｒまでの部分が、電流加算型ディジタル／アナログ変換器４ａの正相出力４ｃと逆相出力４ｄに対するレベルシフト回路として機能している。また、第１の出力４ｉの平均電圧と第２の出力４ｍの平均電圧は、電流加算型ディジタル／アナログ変換器４ａの出力ダイナミックレンジや、第１の演算増幅器４ｇや第２の演算増幅器４ｋのオフセット誤差に依存せず、常にＤＣ基準電位４ｑと等しくなる。
【００３６】
このように本実施形態のレベルシフト回路によれば、第１の演算増幅器４ｇや第２の演算増幅器４ｋにオフセット誤差があっても第１の出力４ｉと第２の出力４ｍにはその誤差が現れず、かつ電流加算型ディジタル／アナログ変換器４ａの出力ダイナミックレンジに依存しない、高精度かつ高機能のレベルシフト回路を実現することができる。
【００３７】
図５は本発明の第４の実施形態に係るレベルシフト回路の構成を示す回路図である。図５に示された回路は、各々がビット毎の重み付けがされたｎ個の電流源５ａ（１）〜５ａ（ｎ）と、ｎビットのディジタル入力５ｂにより対の何れか一方のみがオンになるｎ対のスイッチとからなり、正相出力５ｃ及び逆相出力５ｄを持つ電流加算型ディジタル／アナログ変換器５ａと、正相出力５ｃと接地電位との間に接続された第１の抵抗器５ｅと、逆相出力５ｄと接地電位との間に接続された第２の抵抗器５ｆと、第１の演算増幅器５ｇと、正相出力５ｃと第１の演算増幅器５ｇの反転入力端子との間に接続された第３の抵抗器５ｈと、第１の演算増幅器５ｇの反転入力端子と第１の出力端子５ｉとの間に並列に接続された第４の抵抗器５ｊ及び第１の容量５ｓと、第２の演算増幅器５ｋと、逆相出力５ｄと第２の演算増幅器５ｋの反転入力端子との間に接続された第５の抵抗器５ｌと、第２の演算増幅器５ｋの反転入力端子と第２の出力端子５ｍとの間に並列に接続された第６の抵抗器５ｎ及び第２の容量５ｔと、第１の出力端子５ｉと第２の出力端子５ｍとの間に直列に接続された抵抗値の等しい第７の抵抗器５ｏ及び第８の抵抗器５ｐと、ＤＣ基準電位５ｑが正相入力端子に接続され、第７の抵抗器５ｏと第８の抵抗器５ｐの接続点が反転入力端子に接続され、出力が第１の演算増幅器５ｇの正相入力端子と第２の演算増幅器５ｋの正相入力端子とに共通接続された第３の演算増幅器５ｒとを備えている。
【００３８】
図５の回路は図４のそれに類似しているが、図４の回路と異なる点は、第１の容量５ｓが第４の抵抗５ｊと並列に接続され、第２の容量５ｔが第６の抵抗５ｎと並列に接続されていることである。
【００３９】
図５の回路のうち、第１の演算増幅器５ｇ、第３の抵抗器５ｈ、第４の抵抗器５ｊは第１の反転増幅回路を、第２の演算増幅器５ｋ、第５の抵抗器５ｌ、第６の抵抗器５ｎは第２の反転増幅回路を構成している。よって第１の反転増幅回路と第２の反転増幅回路の部分には、容量の追加によりフィルタ機能を追加することが可能である。
【００４０】
本実施形態の場合には、第１の容量５ｓ及び第２の容量５ｔの追加により、第１の反転増幅回路と第２の反転増幅回路はともに１次のアクティブＬＰＦの機能を有することができる。またこのようにフィルタ機能の追加が容易に可能であることから、さらに高次のＬＰＦやＨＰＦと組み合わせ、より複雑なフィルタ回路も構成できることが容易に推測できる。
【００４１】
このように本実施形態のレベルシフト回路によれば、第１の演算増幅器５ｇや第２の演算増幅器５ｋにオフセット誤差があっても第１の出力５ｉと第２の出力５ｍにはその誤差が現れず、かつ電流加算型ディジタル／アナログ変換器５ａの出力ダイナミックレンジに依存しない、しかもフィルタ機能も併せ持つ、高精度かつ高機能のレベルシフト回路を実現することができる。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、差動信号を出力するための演算増幅器に加え、コモンモード電位フィードバックを行うための抵抗値の等しい２つの抵抗器と演算増幅器を備えることにより、差動信号を出力するための演算増幅器自体の持つオフセット誤差を自己補正することが可能になる。また、フィルタ機能の追加等、高機能化も容易であるため、高精度、小規模、高機能なアナログインターフェース回路を容易に実現することができる。
【図面の簡単な説明】
【図１】従来技術により実現可能なレベルシフト回路の構成を示す回路図。
【図２】本発明の第１の実施形態に係るレベルシフト回路の構成を示す回路図。
【図３】本発明の第２の実施形態に係るレベルシフト回路の構成を示す回路図。
【図４】本発明の第３の実施形態に係るレベルシフト回路の構成を示す回路図。
【図５】本発明の第４の実施形態に係るレベルシフト回路の構成を示す回路図。
【符号の説明】
１ａ、２ａ、３ａ、４ａ、５ａ 電流加算型ディジタル／アナログ変換器
１ｂ、２ｂ、３ｂ、４ｂ、５ｂ ディジタル入力
１ｃ、２ｃ、３ｃ、４ｃ、５ｃ 正相出力
１ｄ、２ｄ、３ｄ、４ｄ、５ｄ 逆相出力
１ｅ、２ｅ、３ｅ 差動出力を持つ第１の演算増幅器
１ｆ、２ｆ、３ｆ 差動出力を持つ第１の演算増幅器の第１の出力
１ｇ、２ｇ、３ｇ 差動出力を持つ第１の演算増幅器の第２の出力
４ｇ、５ｇ 単相出力を持つ第１の演算増幅器
４ｉ、５ｉ 単相出力を持つ第１の演算増幅器の第１の出力
１ｊ、２ｌ、３ｌ、４ｑ、５ｑ ＤＣ基準電位
１ｋ、２ｍ、３ｍ 第１の補正用電流源
１ｌ、２o、３o、４ｋ、５ｋ 単相出力を持つ第２の演算増幅器
４ｍ、５ｍ 単相出力を持つ第２の演算増幅器の第２の出力
１ｍ、２ｎ、３ｎ 第２の補正用電流源
１ｎ、４ｒ、５ｒ 単相出力を持つ第３の演算増幅器
１ｇ、１ｉ、２ｇ、２ｉ、２ｊ、２ｋ、
３ｇ、３ｉ、３ｊ、３ｋ、３ｐ、３ｑ、３ｒ、３ｓ、
４ｅ、４ｆ、４ｈ、４ｊ、４ｌ、４ｎ、４ｏ、４ｐ、
５ｅ、５ｆ、５ｈ、５ｊ、５ｌ、５ｎ、５ｏ、５ｐ 抵抗器
５ｓ、５ｔ 容量
【発明の属する技術分野】
本発明は、半導体集積回路化されたアナログインターフェースに適用して有効な技術に関し、例えば変調器、音声コーデックなどの通信機器に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
従来、差動ディジタル／アナログ変換器に用いられているレベルシフト回路がある。これは差動演算増幅器と単相の演算増幅器を備え、差動演算増幅器の２つの入力端子に電流加算型ディジタルアナログ変換器の正相出力及び逆相出力が各々接続されている。また差動演算増幅器の２つの入力端子の電位差を単相の演算増幅器で増幅し電流加算型ディジタルアナログ変換器にフィードバックすることで、電流加算型ディジタルアナログ変換器の正相及び逆相の出力電流を微調整し、差動演算増幅器の第１の出力端子及び第２の出力端子のオフセット電圧を微調整し、オフセット誤差を低減している（例えば、特許文献１参照）。
【０００３】
図１は従来技術により実現可能なレベルシフト回路の構成を示す回路図である。図１に示された回路は、各々がビット毎の重み付けがされたｎ個の電流源１ａ（１）〜１ａ（ｎ）と、ｎビットのディジタル入力１ｂにより対の何れか一方のみがオンになるｎ対のスイッチとからなり、正相出力１ｃ及び逆相出力１ｄを持つ電流加算型ディジタル／アナログ変換器１ａと、正相出力１ｃ及び逆相出力１ｄの２つの入力端子が各々接続され差動出力を持つ第１の演算増幅器１ｅと、第１の演算増幅器１ｅの第１の出力１ｆと正相出力１ｃとの間に接続された第１の抵抗器１ｇと、第２の出力１ｈと逆相出力１ｄとの間に接続された第２の抵抗器１ｉと、正相出力１ｃとＤＣ基準電位１ｊとの差を増幅し第１の補正用電流源１ｋにフィードバックする第２の演算増幅器１ｌと、逆相出力１ｄとＤＣ基準電位１ｊとの差を増幅し第２の補正用電流源１ｍにフィードバックする第３の演算増幅器１ｎとを備えている。
【０００４】
電流加算型ディジタル／アナログ変換器１ａは、その出力が電流値で得られることから、正相出力１ｃと逆相出力１ｄの各電位は任意の電圧値を取ることが出来る。第１の演算増幅器１ｅは、フィードバック動作により、第１の出力１ｆの電位を正相出力１ｃの電位から第１の抵抗器１ｇに現れる電圧降下分を減じた電位に、また第２の出力１ｈの電位を逆相出力１ｄの電位から第２の抵抗器１ｉに現れる電圧降下分を減じた電位に、それぞれ変化させる。
【０００５】
また第２の演算増幅器１ｌは正相出力１ｃの電位がＤＣ基準電位１ｊと等しくなるように第１の補正用電流源１ｋを制御し、第３の演算増幅器１ｎは逆相出力１ｄの電位がＤＣ基準電位１ｊと等しくなるように第２の補正用電流源１ｍを制御する。
【０００６】
これら動作の結果、正相出力１ｃと逆相出力１ｄの電位がともにＤＣ基準電位１ｊと等しくなるため、第１の出力１ｆの電位と第２の出力１ｈの電位は、それぞれＤＣ基準電位１ｊを最大電圧とする差動出力となる。
【０００７】
このように図１に示された回路では、第１の演算増幅器１ｅから第３の演算増幅器１ｎまでの部分が、電流加算型ディジタル／アナログ変換器１ａの正相出力１ｃと逆相出力１ｄに対するレベルシフト回路として機能している。
【０００８】
【特許文献１】
特開平９−２３８０７８号公報（第６頁、第３図）
【０００９】
【発明が解決しようとする課題】
しかしながら前記構成では、第１の演算増幅器１ｅ自身の持つオフセット誤差を検出し補正する手段が無いため、第１の出力１ｆと第２の出力１ｈには第１の演算増幅器１ｅ自身の持つオフセット誤差が加算されてしまい、高精度化が困難となる。この問題を解決するためには、第１の出力１ｆと第２の出力１ｈに対してオフセット誤差を検出し補正する手段が必要である。
【００１０】
本発明は前記問題点を解決するためになされたものであり、演算増幅器自身の持つオフセット誤差も含めた系全体のオフセット誤差を補正することが可能なレベルシフト回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１のレベルシフト回路は、第１の入力端子が反転入力端子に接続され第２の入力端子が正相入力端子に接続された第１の演算増幅器と、第１の演算増幅器の反転入力端子と正相出力端子との間に接続された第１の抵抗器と、第１の演算増幅器の正相入力端子と反転出力端子との間に接続された第２の抵抗器と、第１の入力端子を電流出力とする第１の電圧制御電流源と、第２の入力端子を電流出力とする第２の電圧制御電流源と、反転入力端子が基準電位に接続され出力が第１の電圧制御電流源の制御端子及び第２の電圧制御電流源の制御端子に接続された第２の演算増幅器と、第１の演算増幅器の正相出力端子と第２の演算増幅器の正相入力端子との間に接続された第３の抵抗器と、第１の演算増幅器の反転出力端子と第２の演算増幅器の正相入力端子との間に接続され第３の抵抗器と同じ抵抗値を持つ第４の抵抗器とを備えている。
【００１２】
上記構成によれば、第２の演算増幅器は、第１の演算増幅器の正相出力と反転出力の中点電圧がともにオフセット誤差に依存せず基準電位と等しくなるように第１及び第２の電圧制御電流源を制御するため、第１の演算増幅器の正相出力及び反転出力にはオフセット誤差が現れず、高精度のレベルシフト回路を実現することができる。
【００１３】
本発明の請求項２のレベルシフト回路は、第１の演算増幅器と、第１の入力端子と第１の演算増幅器の反転入力端子との間に接続された第１の抵抗器と、第１の演算増幅器の反転入力端子と正相出力端子との間に接続された第２の抵抗器と、第２の入力端子と第１の演算増幅器の正相入力端子との間に接続された第３の抵抗器と、第１の演算増幅器の正相入力端子と反転出力端子との間に接続された第４の抵抗器と、第１の入力端子を電流出力とする第１の電圧制御電流源と、第２の入力端子を電流出力とする第２の電圧制御電流源と、反転入力端子が基準電位に接続され出力が第１の電圧制御電流源の制御端子及び第２の電圧制御電流源の制御端子に接続された第２の演算増幅器と、第１の演算増幅器の正相出力端子と第２の演算増幅器の正相入力端子との間に接続された第５の抵抗器と、第１の演算増幅器の反転出力端子と第２の演算増幅器の正相入力端子との間に接続され第５の抵抗器と同じ抵抗値を持つ第６の抵抗器と、第１の入力端子を接地電位に接続する第７の抵抗器と、第２の入力端子を接地電位に接続する第８の抵抗器とを備えている。
【００１４】
上記構成によれば、第１の演算増幅器の正相出力と反転出力が、電流加算型ディジタル／アナログ変換器の出力ダイナミックレンジを超えた電圧範囲であっても、第１の入力端子及び第２の入力端子が第７の抵抗器及び第８の抵抗器で接地電位に接続されていることで、正相出力及び逆相出力を出力ダイナミックレンジの電圧範囲内に設定することができるため、第１の演算増幅器の正相出力及び反転出力にはオフセット誤差が現れず、かつ出力ダイナミックレンジに依存しない、高精度かつ高機能のレベルシフト回路を実現することができる。
【００１５】
本発明の請求項３のレベルシフト回路は、第１の演算増幅器と、第１の入力端子と第１の演算増幅器の反転入力端子との間に接続された第１の抵抗器と、第１の演算増幅器の反転入力端子と出力端子との間に接続された第２の抵抗器と、第２の演算増幅器と、第２の入力端子と第２の演算増幅器の反転入力端子との間に接続された第３の抵抗器と、第２の演算増幅器の反転入力端子と出力端子との間に接続された第４の抵抗器と、正相入力端子が基準電位に接続され出力が第１の演算増幅器の正相入力端子及び第２の演算増幅器の正相入力端子に接続された第３の演算増幅器と、第１の演算増幅器の出力端子と第３の演算増幅器の反転入力端子との間に接続された第５の抵抗器と、第２の演算増幅器の出力端子と第３の演算増幅器の反転入力端子との間に接続され第５の抵抗器と同じ抵抗値を持つ第６の抵抗器と、第１の入力端子を接地電位に接続する第７の抵抗器と、第２の入力端子を接地電位に接続する第８の抵抗器とを備えている。
【００１６】
上記構成によれば、第１の演算増幅器及び第２の演算増幅器の差動出力信号の中点電圧がフィードバック動作により基準電位と等しくなるため、第１の演算増幅器や第２の演算増幅器にオフセット誤差があっても出力にはその誤差が現れず、かつ出力ダイナミックレンジに依存しない、高精度かつ高機能のレベルシフト回路を実現することができる。
【００１７】
本発明の請求項４のレベルシフト回路は、請求項２または３記載のレベルシフト回路において、前記第２の抵抗器と並列に第１の容量が接続され、前記第４の抵抗器と並列に第２の容量が接続されている。
【００１８】
上記構成によれば、第１の容量及び第２の容量の追加により、第１の演算増幅器と第２の演算増幅器の回路はともに１次のアクティブＬＰＦの機能を有することができるため、第１の演算増幅器や第２の演算増幅器にオフセット誤差があっても出力にはその誤差が現れず、かつ出力ダイナミックレンジに依存せず、しかもフィルタ機能も併せ持つ、高精度かつ高機能のレベルシフト回路を実現することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。図２は本発明の第１の実施形態に係るレベルシフト回路の構成を示す回路図である。図２に示された回路は、各々がビット毎の重み付けがされたｎ個の電流源２ａ（１）〜２ａ（ｎ）と、ｎビットのディジタル入力２ｂにより対の何れか一方のみがオンになるｎ対のスイッチとからなり、正相出力２ｃ及び逆相出力２ｄを持つ電流加算型ディジタル／アナログ変換器２ａと、正相出力２ｃ及び逆相出力２ｄに２つの入力端子が各々接続され差動出力を持つ第１の演算増幅器２ｅと、第１の演算増幅器２ｅの第１の出力２ｆと正相出力２ｃとの間に接続された第１の抵抗器２ｇと、第２の出力２ｈと逆相出力２ｄとの間に接続された第２の抵抗器２ｉと、第１の出力２ｆと第２の出力２ｈとの間に直列に接続された、大きさの等しい第３の抵抗器２ｊ及び第４の抵抗器２ｋと、第３の抵抗器２ｊと第４の抵抗器２ｋの接続点に発生する第１の出力２ｆと第２の出力２ｈの中点電位とＤＣ基準電位２ｌとの差を増幅し、第１の補正用電流源２ｍ及び第２の補正用電流源２ｎにフィードバックする第２の演算増幅器２ｏとを備えている。
【００２０】
電流加算型ディジタル／アナログ変換器２ａは、その出力が電流値で得られることから、正相出力２ｃと逆相出力２ｄの各電位は任意の電圧値を取ることが出来る。第１の演算増幅器２ｅは、フィードバック動作により、第１の出力２ｆの電位を正相出力２ｃの電位から第１の抵抗器２ｇに現れる電圧降下分を減じた電位に、また第２の出力２ｈの電位を逆相出力２ｄの電位から第２の抵抗器２ｉに現れる電圧降下分を減じた電位に、それぞれ変化させる。
【００２１】
また大きさの等しい第３の抵抗器２ｊと第４の抵抗器２ｋにより第１の出力２ｆと第２の出力２ｈの中点電位が生成される。この中点電位は差動信号である第１の出力２ｆと第２の出力２ｈの平均電圧となる。第２の演算増幅器２ｏは、第１の出力２ｆの平均電圧と第２の出力２ｈの平均電圧がともにＤＣ基準電位２ｌと等しくなるように第１の補正用電流源２ｍと第２の補正用電流源２ｎを制御する。
【００２２】
このように図２に示された回路では、第１の演算増幅器２ｅから第２の演算増幅器２ｏまでの部分が、電流加算型ディジタル／アナログ変換器２ａの正相出力２ｃと逆相出力２ｄに対するレベルシフト回路として機能している。また、第１の出力２ｆの平均電圧と第２の出力２ｈの平均電圧は、第１の演算増幅器２ｅのオフセット誤差に依存せず、常にＤＣ基準電位２ｌと等しくなる。
【００２３】
このように本実施形態のレベルシフト回路によれば、第１の演算増幅器２ｅにオフセット誤差があっても、第１の出力２ｆと第２の出力２ｈにはその誤差が現れず、高精度のレベルシフト回路を実現することができる。
【００２４】
図３は本発明の第２の実施形態に係るレベルシフト回路の構成を示す回路図である。図３に示された回路は、各々がビット毎の重み付けがされたｎ個の電流源３ａ（１）〜３ａ（ｎ）と、ｎビットのディジタル入力３ｂにより対の何れか一方のみがオンになるｎ対のスイッチとからなり、正相出力３ｃ及び逆相出力３ｄを持つ電流加算型ディジタル／アナログ変換器３ａと、正相出力３ｃ及び逆相出力３ｄに２つの入力端子がそれぞれ抵抗器３ｐ及び抵抗器３ｑを介して接続され差動出力を持つ第１の演算増幅器３ｅと、第１の演算増幅器３ｅの第１の出力３ｆと反転入力端子との間に接続された第１の抵抗器３ｇと、第２の出力３ｈと正相入力端子との間に接続された第２の抵抗器３ｉと、第１の出力３ｆと第２の出力３ｈとの間に直列に接続された、大きさの等しい第３の抵抗器３ｊ及び第４の抵抗器３ｋと、第３の抵抗器３ｊと第４の抵抗器３ｋの接続点に発生する第１の出力３ｆと第２の出力３ｈの中点電位とＤＣ基準電位３ｌとの差を増幅し、第１の補正用電流源３ｍ及び第２の補正用電流源３ｎにフィードバックする第２の演算増幅器３ｏと、正相出力３ｃ及び逆相出力３ｄを接地電位に接続する抵抗器３ｒ及び抵抗器３ｓを備えている。
【００２５】
図３の回路は図２のそれに類似しているが、図２の回路と異なる点は、電流加算型ディジタル／アナログ変換器３ａの正相出力３ｃ及び逆相出力３ｄを差動出力を持つ第１の演算増幅器３ｅに直接接続するのではなく、第５の抵抗器３ｐと第６の抵抗器３ｑとを介して接続していることと、正相出力３ｃ及び逆相出力３ｄが第７の抵抗器３ｒ及び第８の抵抗器３ｓを介して接地電位に接続していることである。
【００２６】
図３の回路によれば、第５の抵抗器３ｐと第６の抵抗器３ｑにより、第１の演算増幅器３ｅの２つの入力電圧と電流加算型ディジタル／アナログ変換器３ａの正相出力３ｃ及び逆相出力３ｄとの間に任意の電位差の設定が可能となる。
【００２７】
また、第１の出力３ｆ及び第２の出力３ｈからの出力電圧が常に電流加算型ディジタル／アナログ変換器３ａの出力ダイナミックレンジを超えた電圧範囲であっても、正相出力３ｃ及び逆相出力３ｄが第７の抵抗器３ｒ及び第８の抵抗器３ｓで接地電位に接続されていることで、正相出力３ｃ及び逆相出力３ｄの出力を出力ダイナミックレンジの電圧範囲内の電圧に設定することができる。
【００２８】
これらの効果により、レベルシフト後の第１の出力３ｆ及び第２の出力３ｈからの出力電圧が常に電流加算型ディジタル／アナログ変換器３ａの出力ダイナミックレンジを超えた電圧範囲であっても、第１の出力３ｆ及び第２の出力３ｈからの出力が可能となる。
【００２９】
このように図３に示された回路では、第１の演算増幅器３ｅから第８の抵抗器３ｓまでの部分が、電流加算型ディジタル／アナログ変換器３ａの正相出力３ｃと逆相出力３ｄに対するレベルシフト回路として機能している。また、第１の出力３ｆの平均電圧と第２の出力３ｈの平均電圧は、電流加算型ディジタル／アナログ変換器３ａの出力ダイナミックレンジや第１の演算増幅器３ｅのオフセット誤差に依存せず、常にＤＣ基準電位３ｌと等しくなる。
【００３０】
このように本実施形態のレベルシフト回路によれば、第１の演算増幅器３ｅにオフセット誤差があっても、第１の出力３ｆと第２の出力３ｈにはその誤差が現れず、かつ電流加算型ディジタル／アナログ変換器３ａの出力ダイナミックレンジに依存しない、高精度かつ高機能のレベルシフト回路を実現することができる。
【００３１】
図４は本発明の第３の実施形態に係るレベルシフト回路の構成を示す回路図である。図４に示された回路は、各々がビット毎の重み付けがされたｎ個の電流源４ａ（１）〜４ａ（ｎ）と、ｎビットのディジタル入力４ｂにより対の何れか一方のみがオンになるｎ対のスイッチとからなり、正相出力４ｃ及び逆相出力４ｄを持つ電流加算型ディジタル／アナログ変換器４ａと、正相出力４ｃと接地電位との間に接続された第１の抵抗器４ｅと、逆相出力４ｄと接地電位との間に接続された第２の抵抗器４ｆと、第１の演算増幅器４ｇと、正相出力４ｃと第１の演算増幅器４ｇの反転入力端子との間に接続された第３の抵抗器４ｈと、第１の演算増幅器４ｇの反転入力端子と第１の出力端子４ｉとの間に接続された第４の抵抗器４ｊと、第２の演算増幅器４ｋと、逆相出力４ｄと第２の演算増幅器４ｋの反転入力端子との間に接続された第５の抵抗器４ｌと、第２の演算増幅器４ｋの反転入力端子と第２の出力端子４ｍとの間に接続された第６の抵抗器４ｎと、第１の出力端子４ｉと第２の出力端子４ｍとの間に直列に接続された抵抗値の等しい第７の抵抗器４ｏ及び第８の抵抗器４ｐと、ＤＣ基準電位４ｑが正相入力端子に接続され、第７の抵抗器４ｏと第８の抵抗器４ｐの接続点が反転入力端子に接続され、出力が第１の演算増幅器４ｇの正相入力端子と第２の演算増幅器４ｋの正相入力端子とに共通接続された第３の演算増幅器４ｒとを備えている。
【００３２】
電流加算型ディジタル／アナログ変換器４ａは、第１の抵抗器４ｅと第２の抵抗器４ｆにより、正相出力４ｃと逆相出力４ｄから差動電圧信号を出力する。また第１の演算増幅器４ｇ、第３の抵抗器４ｈ、第４の抵抗器４ｊは第１の反転増幅回路を、第２の演算増幅器４ｋ、第５の抵抗器４ｌ、第６の抵抗器４ｎは第２の反転増幅回路を構成しており、ともに第３の演算増幅器４ｒの出力電圧を共通の基準とした反転増幅動作を行う。
【００３３】
ここで第３の演算増幅器４ｒの出力電圧は、第１の反転増幅回路の出力である第１の出力端子４ｉと、第２の反転増幅回路の出力である第２の出力端子４ｍとの中点電位、すなわち差動出力信号の各々の平均電圧とＤＣ基準電位４ｑの差を増幅した電圧となる。
【００３４】
この第３の演算増幅器４ｒの出力と、前出の第１の反転増幅回路及び第２の反転増幅回路とは、第１の出力端子４ｉと第２の出力端子４ｍの個々の出力電圧を同じ方向に増減するようなフィードバックループを構成しており、第１の出力端子４ｉと第２の出力端子４ｍの中点電圧、すなわち差動出力信号の個々の平均電圧がＤＣ基準電位４ｑの値と等しくなるようなフィードバック動作を行う。
【００３５】
このように図４に示された回路では、第１の抵抗器４ｅから第３の演算増幅器４ｒまでの部分が、電流加算型ディジタル／アナログ変換器４ａの正相出力４ｃと逆相出力４ｄに対するレベルシフト回路として機能している。また、第１の出力４ｉの平均電圧と第２の出力４ｍの平均電圧は、電流加算型ディジタル／アナログ変換器４ａの出力ダイナミックレンジや、第１の演算増幅器４ｇや第２の演算増幅器４ｋのオフセット誤差に依存せず、常にＤＣ基準電位４ｑと等しくなる。
【００３６】
このように本実施形態のレベルシフト回路によれば、第１の演算増幅器４ｇや第２の演算増幅器４ｋにオフセット誤差があっても第１の出力４ｉと第２の出力４ｍにはその誤差が現れず、かつ電流加算型ディジタル／アナログ変換器４ａの出力ダイナミックレンジに依存しない、高精度かつ高機能のレベルシフト回路を実現することができる。
【００３７】
図５は本発明の第４の実施形態に係るレベルシフト回路の構成を示す回路図である。図５に示された回路は、各々がビット毎の重み付けがされたｎ個の電流源５ａ（１）〜５ａ（ｎ）と、ｎビットのディジタル入力５ｂにより対の何れか一方のみがオンになるｎ対のスイッチとからなり、正相出力５ｃ及び逆相出力５ｄを持つ電流加算型ディジタル／アナログ変換器５ａと、正相出力５ｃと接地電位との間に接続された第１の抵抗器５ｅと、逆相出力５ｄと接地電位との間に接続された第２の抵抗器５ｆと、第１の演算増幅器５ｇと、正相出力５ｃと第１の演算増幅器５ｇの反転入力端子との間に接続された第３の抵抗器５ｈと、第１の演算増幅器５ｇの反転入力端子と第１の出力端子５ｉとの間に並列に接続された第４の抵抗器５ｊ及び第１の容量５ｓと、第２の演算増幅器５ｋと、逆相出力５ｄと第２の演算増幅器５ｋの反転入力端子との間に接続された第５の抵抗器５ｌと、第２の演算増幅器５ｋの反転入力端子と第２の出力端子５ｍとの間に並列に接続された第６の抵抗器５ｎ及び第２の容量５ｔと、第１の出力端子５ｉと第２の出力端子５ｍとの間に直列に接続された抵抗値の等しい第７の抵抗器５ｏ及び第８の抵抗器５ｐと、ＤＣ基準電位５ｑが正相入力端子に接続され、第７の抵抗器５ｏと第８の抵抗器５ｐの接続点が反転入力端子に接続され、出力が第１の演算増幅器５ｇの正相入力端子と第２の演算増幅器５ｋの正相入力端子とに共通接続された第３の演算増幅器５ｒとを備えている。
【００３８】
図５の回路は図４のそれに類似しているが、図４の回路と異なる点は、第１の容量５ｓが第４の抵抗５ｊと並列に接続され、第２の容量５ｔが第６の抵抗５ｎと並列に接続されていることである。
【００３９】
図５の回路のうち、第１の演算増幅器５ｇ、第３の抵抗器５ｈ、第４の抵抗器５ｊは第１の反転増幅回路を、第２の演算増幅器５ｋ、第５の抵抗器５ｌ、第６の抵抗器５ｎは第２の反転増幅回路を構成している。よって第１の反転増幅回路と第２の反転増幅回路の部分には、容量の追加によりフィルタ機能を追加することが可能である。
【００４０】
本実施形態の場合には、第１の容量５ｓ及び第２の容量５ｔの追加により、第１の反転増幅回路と第２の反転増幅回路はともに１次のアクティブＬＰＦの機能を有することができる。またこのようにフィルタ機能の追加が容易に可能であることから、さらに高次のＬＰＦやＨＰＦと組み合わせ、より複雑なフィルタ回路も構成できることが容易に推測できる。
【００４１】
このように本実施形態のレベルシフト回路によれば、第１の演算増幅器５ｇや第２の演算増幅器５ｋにオフセット誤差があっても第１の出力５ｉと第２の出力５ｍにはその誤差が現れず、かつ電流加算型ディジタル／アナログ変換器５ａの出力ダイナミックレンジに依存しない、しかもフィルタ機能も併せ持つ、高精度かつ高機能のレベルシフト回路を実現することができる。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、差動信号を出力するための演算増幅器に加え、コモンモード電位フィードバックを行うための抵抗値の等しい２つの抵抗器と演算増幅器を備えることにより、差動信号を出力するための演算増幅器自体の持つオフセット誤差を自己補正することが可能になる。また、フィルタ機能の追加等、高機能化も容易であるため、高精度、小規模、高機能なアナログインターフェース回路を容易に実現することができる。
【図面の簡単な説明】
【図１】従来技術により実現可能なレベルシフト回路の構成を示す回路図。
【図２】本発明の第１の実施形態に係るレベルシフト回路の構成を示す回路図。
【図３】本発明の第２の実施形態に係るレベルシフト回路の構成を示す回路図。
【図４】本発明の第３の実施形態に係るレベルシフト回路の構成を示す回路図。
【図５】本発明の第４の実施形態に係るレベルシフト回路の構成を示す回路図。
【符号の説明】
１ａ、２ａ、３ａ、４ａ、５ａ 電流加算型ディジタル／アナログ変換器
１ｂ、２ｂ、３ｂ、４ｂ、５ｂ ディジタル入力
１ｃ、２ｃ、３ｃ、４ｃ、５ｃ 正相出力
１ｄ、２ｄ、３ｄ、４ｄ、５ｄ 逆相出力
１ｅ、２ｅ、３ｅ 差動出力を持つ第１の演算増幅器
１ｆ、２ｆ、３ｆ 差動出力を持つ第１の演算増幅器の第１の出力
１ｇ、２ｇ、３ｇ 差動出力を持つ第１の演算増幅器の第２の出力
４ｇ、５ｇ 単相出力を持つ第１の演算増幅器
４ｉ、５ｉ 単相出力を持つ第１の演算増幅器の第１の出力
１ｊ、２ｌ、３ｌ、４ｑ、５ｑ ＤＣ基準電位
１ｋ、２ｍ、３ｍ 第１の補正用電流源
１ｌ、２o、３o、４ｋ、５ｋ 単相出力を持つ第２の演算増幅器
４ｍ、５ｍ 単相出力を持つ第２の演算増幅器の第２の出力
１ｍ、２ｎ、３ｎ 第２の補正用電流源
１ｎ、４ｒ、５ｒ 単相出力を持つ第３の演算増幅器
１ｇ、１ｉ、２ｇ、２ｉ、２ｊ、２ｋ、
３ｇ、３ｉ、３ｊ、３ｋ、３ｐ、３ｑ、３ｒ、３ｓ、
４ｅ、４ｆ、４ｈ、４ｊ、４ｌ、４ｎ、４ｏ、４ｐ、
５ｅ、５ｆ、５ｈ、５ｊ、５ｌ、５ｎ、５ｏ、５ｐ 抵抗器
５ｓ、５ｔ 容量
Claims (4)
- 第１の入力端子が反転入力端子に接続され第２の入力端子が正相入力端子に接続された第１の演算増幅器と、前記第１の演算増幅器の反転入力端子と正相出力端子との間に接続された第１の抵抗器と、前記第１の演算増幅器の正相入力端子と反転出力端子との間に接続された第２の抵抗器と、前記第１の入力端子を電流出力とする第１の電圧制御電流源と、前記第２の入力端子を電流出力とする第２の電圧制御電流源と、反転入力端子が基準電位に接続され出力が前記第１の電圧制御電流源の制御端子及び前記第２の電圧制御電流源の制御端子に接続された第２の演算増幅器と、前記第１の演算増幅器の正相出力端子と前記第２の演算増幅器の正相入力端子との間に接続された第３の抵抗器と、前記第１の演算増幅器の反転出力端子と前記第２の演算増幅器の正相入力端子との間に接続され前記第３の抵抗器と同じ抵抗値を持つ第４の抵抗器と、を備えるレベルシフト回路。
- 第１の演算増幅器と、第１の入力端子と前記第１の演算増幅器の反転入力端子との間に接続された第１の抵抗器と、前記第１の演算増幅器の反転入力端子と正相出力端子との間に接続された第２の抵抗器と、第２の入力端子と前記第１の演算増幅器の正相出力端子との間に接続された第３の抵抗器と、前記第１の演算増幅器の正相入力端子と反転出力端子との間に接続された第４の抵抗器と、前記第１の入力端子を電流出力とする第１の電圧制御電流源と、前記第２の入力端子を電流出力とする第２の電圧制御電流源と、反転入力端子が基準電位に接続され出力が前記第１の電圧制御電流源の制御端子及び前記第２の電圧制御電流源の制御端子に接続された第２の演算増幅器と、前記第１の演算増幅器の正相出力端子と前記第２の演算増幅器の正相入力端子との間に接続された第５の抵抗器と、前記第１の演算増幅器の反転出力端子と前記第２の演算増幅器の正相入力端子との間に接続され前記第５の抵抗器と同じ抵抗値を持つ第６の抵抗器と、前記第１の入力端子を接地電位に接続する第７の抵抗器と、前記第２の入力端子を接地電位に接続する第８の抵抗器と、を備えるレベルシフト回路。
- 第１の演算増幅器と、第１の入力端子と前記第１の演算増幅器の反転入力端子との間に接続された第１の抵抗器と、前記第１の演算増幅器の反転入力端子と出力端子との間に接続された第２の抵抗器と、第２の演算増幅器と、第２の入力端子と前記第２の演算増幅器の反転入力端子との間に接続された第３の抵抗器と、前記第２の演算増幅器の反転入力端子と出力端子との間に接続された第４の抵抗器と、正相入力端子が基準電位に接続され出力が前記第１の演算増幅器の正相入力端子及び前記第２の演算増幅器の正相入力端子に接続された第３の演算増幅器と、前記第１の演算増幅器の出力端子と前記第３の演算増幅器の反転入力端子との間に接続された第５の抵抗器と、前記第２の演算増幅器の出力端子と前記第３の演算増幅器の反転入力端子との間に接続され前記第５の抵抗器と同じ抵抗値を持つ第６の抵抗器と、前記第１の入力端子を接地電位に接続する第７の抵抗器と、前記第２の入力端子を接地電位に接続する第８の抵抗器と、を備えるレベルシフト回路。
- 前記第２の抵抗器と並列に第１の容量が接続され、前記第４の抵抗器と並列に第２の容量が接続された請求項２または３記載のレベルシフト回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003142160A JP4131679B2 (ja) | 2003-05-20 | 2003-05-20 | レベルシフト回路 |
| EP04011686A EP1480343B1 (en) | 2003-05-20 | 2004-05-17 | Level shift circuit |
| DE602004007433T DE602004007433T2 (de) | 2003-05-20 | 2004-05-17 | Pegelverschiebungsschaltung |
| CNB2004100714239A CN100379155C (zh) | 2003-05-20 | 2004-05-20 | 电平移动电路 |
| US10/849,200 US6963238B2 (en) | 2003-05-20 | 2004-05-20 | Level shift circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003142160A JP4131679B2 (ja) | 2003-05-20 | 2003-05-20 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004349830A JP2004349830A (ja) | 2004-12-09 |
| JP4131679B2 true JP4131679B2 (ja) | 2008-08-13 |
Family
ID=33095414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003142160A Expired - Fee Related JP4131679B2 (ja) | 2003-05-20 | 2003-05-20 | レベルシフト回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6963238B2 (ja) |
| EP (1) | EP1480343B1 (ja) |
| JP (1) | JP4131679B2 (ja) |
| CN (1) | CN100379155C (ja) |
| DE (1) | DE602004007433T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005130020A (ja) * | 2003-10-21 | 2005-05-19 | Toshiba Corp | アナログレベルシフタ |
| DE102004060212A1 (de) * | 2004-12-14 | 2006-07-06 | Infineon Technologies Ag | Pegelumsetzer |
| DE102006014355B3 (de) * | 2006-03-28 | 2007-06-06 | Infineon Technologies Ag | Stromgesteuerter Pegelumsetzer mit Signalrückkopplung |
| US7876155B2 (en) * | 2009-05-16 | 2011-01-25 | Alcatel-Lucent Usa Inc. | Transimpedance amplifier with distributed control of feedback line |
| CN102594351B (zh) * | 2012-02-27 | 2014-08-20 | 张禹瑄 | 模拟数字转换装置 |
| JP2015089047A (ja) * | 2013-10-31 | 2015-05-07 | 富士通オプティカルコンポーネンツ株式会社 | 光受信装置及び伝送装置 |
| KR102150503B1 (ko) * | 2014-02-12 | 2020-09-01 | 한국전자통신연구원 | 공통 모드 궤환 회로를 포함하는 완전 차동 신호 시스템 |
| US9454171B2 (en) * | 2015-01-07 | 2016-09-27 | Delphi Technologies, Inc. | Validation circuit for reference voltage shifted data |
| CN108696278B (zh) * | 2017-04-12 | 2020-10-27 | 华为技术有限公司 | 一种数模转换器 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3530395A (en) * | 1967-12-29 | 1970-09-22 | George J Prusha | Differential amplifier system |
| US3980966A (en) * | 1970-09-29 | 1976-09-14 | Siemens Aktiengesellschaft | Circuit arrangement for the receiving of binary direct current signals which are transmitted with low transmission voltage over galvanically connected lines |
| US3851259A (en) * | 1973-03-30 | 1974-11-26 | Bendix Corp | Deadzone circuit |
| US4105975A (en) * | 1977-02-01 | 1978-08-08 | Ncr Corporation | Offset correction circuit for phase detectors |
| US5282580A (en) * | 1991-09-20 | 1994-02-01 | Bryan Kent | Method and apparatus for winding ring-shaped articles |
| US5283580A (en) * | 1992-09-28 | 1994-02-01 | Motorola, Inc. | Current/resistor digital-to-analog converter having enhanced integral linearity and method of operation |
| JP2889803B2 (ja) * | 1993-11-22 | 1999-05-10 | 三洋電機株式会社 | レベル設定回路 |
| FR2719425B1 (fr) * | 1994-04-29 | 1996-08-09 | Sgs Thomson Microelectronics | Amplificateur différentiel à réglage de mode commun. |
| US5481217A (en) * | 1994-09-21 | 1996-01-02 | Houston Industries Incorporated | High current test signal converter circuit |
| FR2744304B1 (fr) | 1996-01-26 | 1998-04-30 | Texas Instruments France | Convertisseur numerique-analogique differentiel a fonction de filtrage et compensation de decalage |
| US5936391A (en) * | 1997-10-01 | 1999-08-10 | Lucent Technologies, Inc. | Partially temperature compensated low noise voltage reference |
| EP0911978B1 (en) * | 1997-10-23 | 2002-02-13 | STMicroelectronics S.r.l. | Generation of temperature compensated low noise symmetrical reference voltages |
| US5867056A (en) * | 1997-11-14 | 1999-02-02 | Fluke Corporation | Voltage reference support circuit |
| KR100304955B1 (ko) * | 1998-08-20 | 2001-09-24 | 김영환 | 디지털/아날로그변환기 |
| GB2344902B (en) * | 1998-12-18 | 2003-04-23 | Ericsson Telefon Ab L M | Level shift circuit |
| JP3292167B2 (ja) * | 1999-02-18 | 2002-06-17 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 差動入力インターフェイス |
| US6507223B2 (en) * | 2001-02-22 | 2003-01-14 | Sigmatel, Inc. | Differential line driver having adjustable common mode operation |
| US6853174B1 (en) * | 2003-08-11 | 2005-02-08 | Micrel, Inc. | Selective high-side and low-side current sensing in switching power supplies |
-
2003
- 2003-05-20 JP JP2003142160A patent/JP4131679B2/ja not_active Expired - Fee Related
-
2004
- 2004-05-17 EP EP04011686A patent/EP1480343B1/en not_active Expired - Fee Related
- 2004-05-17 DE DE602004007433T patent/DE602004007433T2/de not_active Expired - Lifetime
- 2004-05-20 US US10/849,200 patent/US6963238B2/en not_active Expired - Fee Related
- 2004-05-20 CN CNB2004100714239A patent/CN100379155C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1480343B1 (en) | 2007-07-11 |
| DE602004007433D1 (de) | 2007-08-23 |
| JP2004349830A (ja) | 2004-12-09 |
| US6963238B2 (en) | 2005-11-08 |
| CN1574646A (zh) | 2005-02-02 |
| EP1480343A1 (en) | 2004-11-24 |
| US20040232970A1 (en) | 2004-11-25 |
| CN100379155C (zh) | 2008-04-02 |
| DE602004007433T2 (de) | 2007-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4131679B2 (ja) | レベルシフト回路 | |
| JP4748534B2 (ja) | 平衡増幅器及び電子回路 | |
| JP2006174122A (ja) | 出力増幅回路及びそれを用いたセンサ装置 | |
| US6791415B2 (en) | Integrated circuit arrangement with a transconductance amplifier | |
| JP2004214811A (ja) | 電流帰還回路 | |
| JP7440255B2 (ja) | 増幅装置 | |
| JP2005535215A (ja) | 変換直線性の改善手段を備えたデジタル・アナログ変換器 | |
| US7239259B1 (en) | Digitizer with enhanced accuracy | |
| JP2000013159A (ja) | 増幅回路 | |
| JP4276745B2 (ja) | ２つのａ／ｄ変換器を有する信号合成回路 | |
| JP2019161556A (ja) | データ収録装置 | |
| Dutta et al. | Low offset, low noise, variable gain interfacing circuit with a novel scheme for sensor sensitivity and offset compensation for MEMS based, Wheatstone bridge type, resistive smart sensor | |
| JPWO2003084059A1 (ja) | 半導体集積回路 | |
| JP4461480B2 (ja) | 増幅器 | |
| KR102029554B1 (ko) | 엔벨로프 바이어스 회로 및 파워 증폭 장치 | |
| JP2501683B2 (ja) | 平衡増幅器 | |
| JP3064973B2 (ja) | 利得可変増幅器 | |
| JP3326294B2 (ja) | 乗算器 | |
| JP2006129107A (ja) | 信号増幅装置 | |
| JPH0198308A (ja) | 電圧制御増幅器 | |
| JP3901938B2 (ja) | ビデオａｇｃ回路 | |
| JPH0346407A (ja) | 可変利得増幅器 | |
| JP3099679B2 (ja) | 低域ろ波回路 | |
| JP2000031760A (ja) | 増幅器 | |
| JPS61289711A (ja) | 信号合成切換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060120 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060325 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071114 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071121 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071128 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071205 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071212 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080422 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080430 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080527 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110606 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120606 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130606 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |