JP4131679B2 - レベルシフト回路 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体集積回路化されたアナログインターフェースに適用して有効な技術に関し、例えば変調器、音声コーデックなどの通信機器に利用して有効な技術に関するものである。
【0002】
【従来の技術】
従来、差動ディジタル/アナログ変換器に用いられているレベルシフト回路がある。これは差動演算増幅器と単相の演算増幅器を備え、差動演算増幅器の2つの入力端子に電流加算型ディジタルアナログ変換器の正相出力及び逆相出力が各々接続されている。また差動演算増幅器の2つの入力端子の電位差を単相の演算増幅器で増幅し電流加算型ディジタルアナログ変換器にフィードバックすることで、電流加算型ディジタルアナログ変換器の正相及び逆相の出力電流を微調整し、差動演算増幅器の第1の出力端子及び第2の出力端子のオフセット電圧を微調整し、オフセット誤差を低減している(例えば、特許文献1参照)。
【0003】
図1は従来技術により実現可能なレベルシフト回路の構成を示す回路図である。図1に示された回路は、各々がビット毎の重み付けがされたn個の電流源1a(1)〜1a(n)と、nビットのディジタル入力1bにより対の何れか一方のみがオンになるn対のスイッチとからなり、正相出力1c及び逆相出力1dを持つ電流加算型ディジタル/アナログ変換器1aと、正相出力1c及び逆相出力1dの2つの入力端子が各々接続され差動出力を持つ第1の演算増幅器1eと、第1の演算増幅器1eの第1の出力1fと正相出力1cとの間に接続された第1の抵抗器1gと、第2の出力1hと逆相出力1dとの間に接続された第2の抵抗器1iと、正相出力1cとDC基準電位1jとの差を増幅し第1の補正用電流源1kにフィードバックする第2の演算増幅器1lと、逆相出力1dとDC基準電位1jとの差を増幅し第2の補正用電流源1mにフィードバックする第3の演算増幅器1nとを備えている。
【0004】
電流加算型ディジタル/アナログ変換器1aは、その出力が電流値で得られることから、正相出力1cと逆相出力1dの各電位は任意の電圧値を取ることが出来る。第1の演算増幅器1eは、フィードバック動作により、第1の出力1fの電位を正相出力1cの電位から第1の抵抗器1gに現れる電圧降下分を減じた電位に、また第2の出力1hの電位を逆相出力1dの電位から第2の抵抗器1iに現れる電圧降下分を減じた電位に、それぞれ変化させる。
【0005】
また第2の演算増幅器1lは正相出力1cの電位がDC基準電位1jと等しくなるように第1の補正用電流源1kを制御し、第3の演算増幅器1nは逆相出力1dの電位がDC基準電位1jと等しくなるように第2の補正用電流源1mを制御する。
【0006】
これら動作の結果、正相出力1cと逆相出力1dの電位がともにDC基準電位1jと等しくなるため、第1の出力1fの電位と第2の出力1hの電位は、それぞれDC基準電位1jを最大電圧とする差動出力となる。
【0007】
このように図1に示された回路では、第1の演算増幅器1eから第3の演算増幅器1nまでの部分が、電流加算型ディジタル/アナログ変換器1aの正相出力1cと逆相出力1dに対するレベルシフト回路として機能している。
【0008】
【特許文献1】
特開平9−238078号公報(第6頁、第3図)
【0009】
【発明が解決しようとする課題】
しかしながら前記構成では、第1の演算増幅器1e自身の持つオフセット誤差を検出し補正する手段が無いため、第1の出力1fと第2の出力1hには第1の演算増幅器1e自身の持つオフセット誤差が加算されてしまい、高精度化が困難となる。この問題を解決するためには、第1の出力1fと第2の出力1hに対してオフセット誤差を検出し補正する手段が必要である。
【0010】
本発明は前記問題点を解決するためになされたものであり、演算増幅器自身の持つオフセット誤差も含めた系全体のオフセット誤差を補正することが可能なレベルシフト回路を提供することを目的とする。
【0011】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項1のレベルシフト回路は、第1の入力端子が反転入力端子に接続され第2の入力端子が正相入力端子に接続された第1の演算増幅器と、第1の演算増幅器の反転入力端子と正相出力端子との間に接続された第1の抵抗器と、第1の演算増幅器の正相入力端子と反転出力端子との間に接続された第2の抵抗器と、第1の入力端子を電流出力とする第1の電圧制御電流源と、第2の入力端子を電流出力とする第2の電圧制御電流源と、反転入力端子が基準電位に接続され出力が第1の電圧制御電流源の制御端子及び第2の電圧制御電流源の制御端子に接続された第2の演算増幅器と、第1の演算増幅器の正相出力端子と第2の演算増幅器の正相入力端子との間に接続された第3の抵抗器と、第1の演算増幅器の反転出力端子と第2の演算増幅器の正相入力端子との間に接続され第3の抵抗器と同じ抵抗値を持つ第4の抵抗器とを備えている。
【0012】
上記構成によれば、第2の演算増幅器は、第1の演算増幅器の正相出力と反転出力の中点電圧がともにオフセット誤差に依存せず基準電位と等しくなるように第1及び第2の電圧制御電流源を制御するため、第1の演算増幅器の正相出力及び反転出力にはオフセット誤差が現れず、高精度のレベルシフト回路を実現することができる。
【0013】
本発明の請求項2のレベルシフト回路は、第1の演算増幅器と、第1の入力端子と第1の演算増幅器の反転入力端子との間に接続された第1の抵抗器と、第1の演算増幅器の反転入力端子と正相出力端子との間に接続された第2の抵抗器と、第2の入力端子と第1の演算増幅器の正相入力端子との間に接続された第3の抵抗器と、第1の演算増幅器の正相入力端子と反転出力端子との間に接続された第4の抵抗器と、第1の入力端子を電流出力とする第1の電圧制御電流源と、第2の入力端子を電流出力とする第2の電圧制御電流源と、反転入力端子が基準電位に接続され出力が第1の電圧制御電流源の制御端子及び第2の電圧制御電流源の制御端子に接続された第2の演算増幅器と、第1の演算増幅器の正相出力端子と第2の演算増幅器の正相入力端子との間に接続された第5の抵抗器と、第1の演算増幅器の反転出力端子と第2の演算増幅器の正相入力端子との間に接続され第5の抵抗器と同じ抵抗値を持つ第6の抵抗器と、第1の入力端子を接地電位に接続する第7の抵抗器と、第2の入力端子を接地電位に接続する第8の抵抗器とを備えている。
【0014】
上記構成によれば、第1の演算増幅器の正相出力と反転出力が、電流加算型ディジタル/アナログ変換器の出力ダイナミックレンジを超えた電圧範囲であっても、第1の入力端子及び第2の入力端子が第7の抵抗器及び第8の抵抗器で接地電位に接続されていることで、正相出力及び逆相出力を出力ダイナミックレンジの電圧範囲内に設定することができるため、第1の演算増幅器の正相出力及び反転出力にはオフセット誤差が現れず、かつ出力ダイナミックレンジに依存しない、高精度かつ高機能のレベルシフト回路を実現することができる。
【0015】
本発明の請求項3のレベルシフト回路は、第1の演算増幅器と、第1の入力端子と第1の演算増幅器の反転入力端子との間に接続された第1の抵抗器と、第1の演算増幅器の反転入力端子と出力端子との間に接続された第2の抵抗器と、第2の演算増幅器と、第2の入力端子と第2の演算増幅器の反転入力端子との間に接続された第3の抵抗器と、第2の演算増幅器の反転入力端子と出力端子との間に接続された第4の抵抗器と、正相入力端子が基準電位に接続され出力が第1の演算増幅器の正相入力端子及び第2の演算増幅器の正相入力端子に接続された第3の演算増幅器と、第1の演算増幅器の出力端子と第3の演算増幅器の反転入力端子との間に接続された第5の抵抗器と、第2の演算増幅器の出力端子と第3の演算増幅器の反転入力端子との間に接続され第5の抵抗器と同じ抵抗値を持つ第6の抵抗器と、第1の入力端子を接地電位に接続する第7の抵抗器と、第2の入力端子を接地電位に接続する第8の抵抗器とを備えている。
【0016】
上記構成によれば、第1の演算増幅器及び第2の演算増幅器の差動出力信号の中点電圧がフィードバック動作により基準電位と等しくなるため、第1の演算増幅器や第2の演算増幅器にオフセット誤差があっても出力にはその誤差が現れず、かつ出力ダイナミックレンジに依存しない、高精度かつ高機能のレベルシフト回路を実現することができる。
【0017】
本発明の請求項4のレベルシフト回路は、請求項2または3記載のレベルシフト回路において、前記第2の抵抗器と並列に第1の容量が接続され、前記第4の抵抗器と並列に第2の容量が接続されている。
【0018】
上記構成によれば、第1の容量及び第2の容量の追加により、第1の演算増幅器と第2の演算増幅器の回路はともに1次のアクティブLPFの機能を有することができるため、第1の演算増幅器や第2の演算増幅器にオフセット誤差があっても出力にはその誤差が現れず、かつ出力ダイナミックレンジに依存せず、しかもフィルタ機能も併せ持つ、高精度かつ高機能のレベルシフト回路を実現することができる。
【0019】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。図2は本発明の第1の実施形態に係るレベルシフト回路の構成を示す回路図である。図2に示された回路は、各々がビット毎の重み付けがされたn個の電流源2a(1)〜2a(n)と、nビットのディジタル入力2bにより対の何れか一方のみがオンになるn対のスイッチとからなり、正相出力2c及び逆相出力2dを持つ電流加算型ディジタル/アナログ変換器2aと、正相出力2c及び逆相出力2dに2つの入力端子が各々接続され差動出力を持つ第1の演算増幅器2eと、第1の演算増幅器2eの第1の出力2fと正相出力2cとの間に接続された第1の抵抗器2gと、第2の出力2hと逆相出力2dとの間に接続された第2の抵抗器2iと、第1の出力2fと第2の出力2hとの間に直列に接続された、大きさの等しい第3の抵抗器2j及び第4の抵抗器2kと、第3の抵抗器2jと第4の抵抗器2kの接続点に発生する第1の出力2fと第2の出力2hの中点電位とDC基準電位2lとの差を増幅し、第1の補正用電流源2m及び第2の補正用電流源2nにフィードバックする第2の演算増幅器2oとを備えている。
【0020】
電流加算型ディジタル/アナログ変換器2aは、その出力が電流値で得られることから、正相出力2cと逆相出力2dの各電位は任意の電圧値を取ることが出来る。第1の演算増幅器2eは、フィードバック動作により、第1の出力2fの電位を正相出力2cの電位から第1の抵抗器2gに現れる電圧降下分を減じた電位に、また第2の出力2hの電位を逆相出力2dの電位から第2の抵抗器2iに現れる電圧降下分を減じた電位に、それぞれ変化させる。
【0021】
また大きさの等しい第3の抵抗器2jと第4の抵抗器2kにより第1の出力2fと第2の出力2hの中点電位が生成される。この中点電位は差動信号である第1の出力2fと第2の出力2hの平均電圧となる。第2の演算増幅器2oは、第1の出力2fの平均電圧と第2の出力2hの平均電圧がともにDC基準電位2lと等しくなるように第1の補正用電流源2mと第2の補正用電流源2nを制御する。
【0022】
このように図2に示された回路では、第1の演算増幅器2eから第2の演算増幅器2oまでの部分が、電流加算型ディジタル/アナログ変換器2aの正相出力2cと逆相出力2dに対するレベルシフト回路として機能している。また、第1の出力2fの平均電圧と第2の出力2hの平均電圧は、第1の演算増幅器2eのオフセット誤差に依存せず、常にDC基準電位2lと等しくなる。
【0023】
このように本実施形態のレベルシフト回路によれば、第1の演算増幅器2eにオフセット誤差があっても、第1の出力2fと第2の出力2hにはその誤差が現れず、高精度のレベルシフト回路を実現することができる。
【0024】
図3は本発明の第2の実施形態に係るレベルシフト回路の構成を示す回路図である。図3に示された回路は、各々がビット毎の重み付けがされたn個の電流源3a(1)〜3a(n)と、nビットのディジタル入力3bにより対の何れか一方のみがオンになるn対のスイッチとからなり、正相出力3c及び逆相出力3dを持つ電流加算型ディジタル/アナログ変換器3aと、正相出力3c及び逆相出力3dに2つの入力端子がそれぞれ抵抗器3p及び抵抗器3qを介して接続され差動出力を持つ第1の演算増幅器3eと、第1の演算増幅器3eの第1の出力3fと反転入力端子との間に接続された第1の抵抗器3gと、第2の出力3hと正相入力端子との間に接続された第2の抵抗器3iと、第1の出力3fと第2の出力3hとの間に直列に接続された、大きさの等しい第3の抵抗器3j及び第4の抵抗器3kと、第3の抵抗器3jと第4の抵抗器3kの接続点に発生する第1の出力3fと第2の出力3hの中点電位とDC基準電位3lとの差を増幅し、第1の補正用電流源3m及び第2の補正用電流源3nにフィードバックする第2の演算増幅器3oと、正相出力3c及び逆相出力3dを接地電位に接続する抵抗器3r及び抵抗器3sを備えている。
【0025】
図3の回路は図2のそれに類似しているが、図2の回路と異なる点は、電流加算型ディジタル/アナログ変換器3aの正相出力3c及び逆相出力3dを差動出力を持つ第1の演算増幅器3eに直接接続するのではなく、第5の抵抗器3pと第6の抵抗器3qとを介して接続していることと、正相出力3c及び逆相出力3dが第7の抵抗器3r及び第8の抵抗器3sを介して接地電位に接続していることである。
【0026】
図3の回路によれば、第5の抵抗器3pと第6の抵抗器3qにより、第1の演算増幅器3eの2つの入力電圧と電流加算型ディジタル/アナログ変換器3aの正相出力3c及び逆相出力3dとの間に任意の電位差の設定が可能となる。
【0027】
また、第1の出力3f及び第2の出力3hからの出力電圧が常に電流加算型ディジタル/アナログ変換器3aの出力ダイナミックレンジを超えた電圧範囲であっても、正相出力3c及び逆相出力3dが第7の抵抗器3r及び第8の抵抗器3sで接地電位に接続されていることで、正相出力3c及び逆相出力3dの出力を出力ダイナミックレンジの電圧範囲内の電圧に設定することができる。
【0028】
これらの効果により、レベルシフト後の第1の出力3f及び第2の出力3hからの出力電圧が常に電流加算型ディジタル/アナログ変換器3aの出力ダイナミックレンジを超えた電圧範囲であっても、第1の出力3f及び第2の出力3hからの出力が可能となる。
【0029】
このように図3に示された回路では、第1の演算増幅器3eから第8の抵抗器3sまでの部分が、電流加算型ディジタル/アナログ変換器3aの正相出力3cと逆相出力3dに対するレベルシフト回路として機能している。また、第1の出力3fの平均電圧と第2の出力3hの平均電圧は、電流加算型ディジタル/アナログ変換器3aの出力ダイナミックレンジや第1の演算増幅器3eのオフセット誤差に依存せず、常にDC基準電位3lと等しくなる。
【0030】
このように本実施形態のレベルシフト回路によれば、第1の演算増幅器3eにオフセット誤差があっても、第1の出力3fと第2の出力3hにはその誤差が現れず、かつ電流加算型ディジタル/アナログ変換器3aの出力ダイナミックレンジに依存しない、高精度かつ高機能のレベルシフト回路を実現することができる。
【0031】
図4は本発明の第3の実施形態に係るレベルシフト回路の構成を示す回路図である。図4に示された回路は、各々がビット毎の重み付けがされたn個の電流源4a(1)〜4a(n)と、nビットのディジタル入力4bにより対の何れか一方のみがオンになるn対のスイッチとからなり、正相出力4c及び逆相出力4dを持つ電流加算型ディジタル/アナログ変換器4aと、正相出力4cと接地電位との間に接続された第1の抵抗器4eと、逆相出力4dと接地電位との間に接続された第2の抵抗器4fと、第1の演算増幅器4gと、正相出力4cと第1の演算増幅器4gの反転入力端子との間に接続された第3の抵抗器4hと、第1の演算増幅器4gの反転入力端子と第1の出力端子4iとの間に接続された第4の抵抗器4jと、第2の演算増幅器4kと、逆相出力4dと第2の演算増幅器4kの反転入力端子との間に接続された第5の抵抗器4lと、第2の演算増幅器4kの反転入力端子と第2の出力端子4mとの間に接続された第6の抵抗器4nと、第1の出力端子4iと第2の出力端子4mとの間に直列に接続された抵抗値の等しい第7の抵抗器4o及び第8の抵抗器4pと、DC基準電位4qが正相入力端子に接続され、第7の抵抗器4oと第8の抵抗器4pの接続点が反転入力端子に接続され、出力が第1の演算増幅器4gの正相入力端子と第2の演算増幅器4kの正相入力端子とに共通接続された第3の演算増幅器4rとを備えている。
【0032】
電流加算型ディジタル/アナログ変換器4aは、第1の抵抗器4eと第2の抵抗器4fにより、正相出力4cと逆相出力4dから差動電圧信号を出力する。また第1の演算増幅器4g、第3の抵抗器4h、第4の抵抗器4jは第1の反転増幅回路を、第2の演算増幅器4k、第5の抵抗器4l、第6の抵抗器4nは第2の反転増幅回路を構成しており、ともに第3の演算増幅器4rの出力電圧を共通の基準とした反転増幅動作を行う。
【0033】
ここで第3の演算増幅器4rの出力電圧は、第1の反転増幅回路の出力である第1の出力端子4iと、第2の反転増幅回路の出力である第2の出力端子4mとの中点電位、すなわち差動出力信号の各々の平均電圧とDC基準電位4qの差を増幅した電圧となる。
【0034】
この第3の演算増幅器4rの出力と、前出の第1の反転増幅回路及び第2の反転増幅回路とは、第1の出力端子4iと第2の出力端子4mの個々の出力電圧を同じ方向に増減するようなフィードバックループを構成しており、第1の出力端子4iと第2の出力端子4mの中点電圧、すなわち差動出力信号の個々の平均電圧がDC基準電位4qの値と等しくなるようなフィードバック動作を行う。
【0035】
このように図4に示された回路では、第1の抵抗器4eから第3の演算増幅器4rまでの部分が、電流加算型ディジタル/アナログ変換器4aの正相出力4cと逆相出力4dに対するレベルシフト回路として機能している。また、第1の出力4iの平均電圧と第2の出力4mの平均電圧は、電流加算型ディジタル/アナログ変換器4aの出力ダイナミックレンジや、第1の演算増幅器4gや第2の演算増幅器4kのオフセット誤差に依存せず、常にDC基準電位4qと等しくなる。
【0036】
このように本実施形態のレベルシフト回路によれば、第1の演算増幅器4gや第2の演算増幅器4kにオフセット誤差があっても第1の出力4iと第2の出力4mにはその誤差が現れず、かつ電流加算型ディジタル/アナログ変換器4aの出力ダイナミックレンジに依存しない、高精度かつ高機能のレベルシフト回路を実現することができる。
【0037】
図5は本発明の第4の実施形態に係るレベルシフト回路の構成を示す回路図である。図5に示された回路は、各々がビット毎の重み付けがされたn個の電流源5a(1)〜5a(n)と、nビットのディジタル入力5bにより対の何れか一方のみがオンになるn対のスイッチとからなり、正相出力5c及び逆相出力5dを持つ電流加算型ディジタル/アナログ変換器5aと、正相出力5cと接地電位との間に接続された第1の抵抗器5eと、逆相出力5dと接地電位との間に接続された第2の抵抗器5fと、第1の演算増幅器5gと、正相出力5cと第1の演算増幅器5gの反転入力端子との間に接続された第3の抵抗器5hと、第1の演算増幅器5gの反転入力端子と第1の出力端子5iとの間に並列に接続された第4の抵抗器5j及び第1の容量5sと、第2の演算増幅器5kと、逆相出力5dと第2の演算増幅器5kの反転入力端子との間に接続された第5の抵抗器5lと、第2の演算増幅器5kの反転入力端子と第2の出力端子5mとの間に並列に接続された第6の抵抗器5n及び第2の容量5tと、第1の出力端子5iと第2の出力端子5mとの間に直列に接続された抵抗値の等しい第7の抵抗器5o及び第8の抵抗器5pと、DC基準電位5qが正相入力端子に接続され、第7の抵抗器5oと第8の抵抗器5pの接続点が反転入力端子に接続され、出力が第1の演算増幅器5gの正相入力端子と第2の演算増幅器5kの正相入力端子とに共通接続された第3の演算増幅器5rとを備えている。
【0038】
図5の回路は図4のそれに類似しているが、図4の回路と異なる点は、第1の容量5sが第4の抵抗5jと並列に接続され、第2の容量5tが第6の抵抗5nと並列に接続されていることである。
【0039】
図5の回路のうち、第1の演算増幅器5g、第3の抵抗器5h、第4の抵抗器5jは第1の反転増幅回路を、第2の演算増幅器5k、第5の抵抗器5l、第6の抵抗器5nは第2の反転増幅回路を構成している。よって第1の反転増幅回路と第2の反転増幅回路の部分には、容量の追加によりフィルタ機能を追加することが可能である。
【0040】
本実施形態の場合には、第1の容量5s及び第2の容量5tの追加により、第1の反転増幅回路と第2の反転増幅回路はともに1次のアクティブLPFの機能を有することができる。またこのようにフィルタ機能の追加が容易に可能であることから、さらに高次のLPFやHPFと組み合わせ、より複雑なフィルタ回路も構成できることが容易に推測できる。
【0041】
このように本実施形態のレベルシフト回路によれば、第1の演算増幅器5gや第2の演算増幅器5kにオフセット誤差があっても第1の出力5iと第2の出力5mにはその誤差が現れず、かつ電流加算型ディジタル/アナログ変換器5aの出力ダイナミックレンジに依存しない、しかもフィルタ機能も併せ持つ、高精度かつ高機能のレベルシフト回路を実現することができる。
【0042】
【発明の効果】
以上説明したように、本発明によれば、差動信号を出力するための演算増幅器に加え、コモンモード電位フィードバックを行うための抵抗値の等しい2つの抵抗器と演算増幅器を備えることにより、差動信号を出力するための演算増幅器自体の持つオフセット誤差を自己補正することが可能になる。また、フィルタ機能の追加等、高機能化も容易であるため、高精度、小規模、高機能なアナログインターフェース回路を容易に実現することができる。
【図面の簡単な説明】
【図1】従来技術により実現可能なレベルシフト回路の構成を示す回路図。
【図2】本発明の第1の実施形態に係るレベルシフト回路の構成を示す回路図。
【図3】本発明の第2の実施形態に係るレベルシフト回路の構成を示す回路図。
【図4】本発明の第3の実施形態に係るレベルシフト回路の構成を示す回路図。
【図5】本発明の第4の実施形態に係るレベルシフト回路の構成を示す回路図。
【符号の説明】
1a、2a、3a、4a、5a 電流加算型ディジタル/アナログ変換器
1b、2b、3b、4b、5b ディジタル入力
1c、2c、3c、4c、5c 正相出力
1d、2d、3d、4d、5d 逆相出力
1e、2e、3e 差動出力を持つ第1の演算増幅器
1f、2f、3f 差動出力を持つ第1の演算増幅器の第1の出力
1g、2g、3g 差動出力を持つ第1の演算増幅器の第2の出力
4g、5g 単相出力を持つ第1の演算増幅器
4i、5i 単相出力を持つ第1の演算増幅器の第1の出力
1j、2l、3l、4q、5q DC基準電位
1k、2m、3m 第1の補正用電流源
1l、2o、3o、4k、5k 単相出力を持つ第2の演算増幅器
4m、5m 単相出力を持つ第2の演算増幅器の第2の出力
1m、2n、3n 第2の補正用電流源
1n、4r、5r 単相出力を持つ第3の演算増幅器
1g、1i、2g、2i、2j、2k、
3g、3i、3j、3k、3p、3q、3r、3s、
4e、4f、4h、4j、4l、4n、4o、4p、
5e、5f、5h、5j、5l、5n、5o、5p 抵抗器
5s、5t 容量

Claims (4)

  1. 第1の入力端子が反転入力端子に接続され第2の入力端子が正相入力端子に接続された第1の演算増幅器と、前記第1の演算増幅器の反転入力端子と正相出力端子との間に接続された第1の抵抗器と、前記第1の演算増幅器の正相入力端子と反転出力端子との間に接続された第2の抵抗器と、前記第1の入力端子を電流出力とする第1の電圧制御電流源と、前記第2の入力端子を電流出力とする第2の電圧制御電流源と、反転入力端子が基準電位に接続され出力が前記第1の電圧制御電流源の制御端子及び前記第2の電圧制御電流源の制御端子に接続された第2の演算増幅器と、前記第1の演算増幅器の正相出力端子と前記第2の演算増幅器の正相入力端子との間に接続された第3の抵抗器と、前記第1の演算増幅器の反転出力端子と前記第2の演算増幅器の正相入力端子との間に接続され前記第3の抵抗器と同じ抵抗値を持つ第4の抵抗器と、を備えるレベルシフト回路。
  2. 第1の演算増幅器と、第1の入力端子と前記第1の演算増幅器の反転入力端子との間に接続された第1の抵抗器と、前記第1の演算増幅器の反転入力端子と正相出力端子との間に接続された第2の抵抗器と、第2の入力端子と前記第1の演算増幅器の正相出力端子との間に接続された第3の抵抗器と、前記第1の演算増幅器の正相入力端子と反転出力端子との間に接続された第4の抵抗器と、前記第1の入力端子を電流出力とする第1の電圧制御電流源と、前記第2の入力端子を電流出力とする第2の電圧制御電流源と、反転入力端子が基準電位に接続され出力が前記第1の電圧制御電流源の制御端子及び前記第2の電圧制御電流源の制御端子に接続された第2の演算増幅器と、前記第1の演算増幅器の正相出力端子と前記第2の演算増幅器の正相入力端子との間に接続された第5の抵抗器と、前記第1の演算増幅器の反転出力端子と前記第2の演算増幅器の正相入力端子との間に接続され前記第5の抵抗器と同じ抵抗値を持つ第6の抵抗器と、前記第1の入力端子を接地電位に接続する第7の抵抗器と、前記第2の入力端子を接地電位に接続する第8の抵抗器と、を備えるレベルシフト回路。
  3. 第1の演算増幅器と、第1の入力端子と前記第1の演算増幅器の反転入力端子との間に接続された第1の抵抗器と、前記第1の演算増幅器の反転入力端子と出力端子との間に接続された第2の抵抗器と、第2の演算増幅器と、第2の入力端子と前記第2の演算増幅器の反転入力端子との間に接続された第3の抵抗器と、前記第2の演算増幅器の反転入力端子と出力端子との間に接続された第4の抵抗器と、正相入力端子が基準電位に接続され出力が前記第1の演算増幅器の正相入力端子及び前記第2の演算増幅器の正相入力端子に接続された第3の演算増幅器と、前記第1の演算増幅器の出力端子と前記第3の演算増幅器の反転入力端子との間に接続された第5の抵抗器と、前記第2の演算増幅器の出力端子と前記第3の演算増幅器の反転入力端子との間に接続され前記第5の抵抗器と同じ抵抗値を持つ第6の抵抗器と、前記第1の入力端子を接地電位に接続する第7の抵抗器と、前記第2の入力端子を接地電位に接続する第8の抵抗器と、を備えるレベルシフト回路。
  4. 前記第2の抵抗器と並列に第1の容量が接続され、前記第4の抵抗器と並列に第2の容量が接続された請求項2または3記載のレベルシフト回路。
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